JP2022174154A - ガラスベースの空基板集積導波路デバイス - Google Patents

ガラスベースの空基板集積導波路デバイス Download PDF

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Abstract

【課題】ガラスベースの空基板集積導波路デバイスを提供する。【解決手段】感光性ガラスセラミック基板において機械的及び熱的に安定化された、低損失の高Ｑ空基板集積導波路デバイス及び／又はシステムを作成する方法を含む。感光性ガラスセラミックプロセスにより、高性能、高品質、及び／又は低コスト構造が可能になる。コンパクトな低損失ＲＦ空基板集積導波路デバイスは、ＲＦシステムの、特に、ポータブルシステムの基本的な技術要件である。【選択図】図４

Description

関連出願の相互参照
なし。
本発明は概して、ガラスベースの空基板集積導波路デバイスの分野に関する。より具体的には、本発明は、同じ基板上又は１つのパッケージ内のＲＦ容量性共振フィルタにおけるフリンジ容量からの寄生容量の低減に関する。
連邦政府による資金提供を受けた研究の記載
なし。
本発明の範囲を限定することなく、その背景をフリンジ容量からの寄生容量の低減に関連して説明する。
伝送媒体線路とのトレードオフは、その減衰特性で始まる。伝統的な空導波路（ＥＷ，Empty waveguide）デバイスは多くの用途において用いられてきたが、これらは他の伝統
的な導波路デバイスに対してかなりの数の利点及び欠点を有する。図１は、先行技術の伝統的な導波路デバイス１０の画像を示す。
Belenguer, et al.によって開発されたもの、A.Belenguer, H. Esteban, and V. E. Boria, “Novel emptysubstrate integrated waveguide for high-performance microwave integratedcircuits,” IEEE Trans. Microw. Theory Techn., vol. 62,no. 4, pp. 832-839, 2014、及びB. A. Belenguer, J. L. Cano,H. Esteban, E. Artal, and V. E. Boria, “Empty substrateintegrated waveguide technology for E plane high-frequency and high-performancecircuits,” Radio Sci., vol. 52, no. 1, pp. 49-69, 2017のような、空基板集積導波路（ＥＳＩＷ，empty substrate integrated waveguide）デバイスを含むいくつかの進歩がなされてきた。初期の取り組みでは、ＥＳＩＷの底部を支持する基板を用いるＥＳＩＷを示している。他のバージョンでは、ＥＳＩＷの底部としてプリント回路基板（ＰＣＢ，printed circuit board）上の金属板を用い、これにより、Ｐ
ＣＢ基板の上部に、又はその一部としてあることによる基板損失をなくした。ＰＣＢ上の金属板という設計により、基板に関連する誘電損失が排除又は実質的に削減されたが、ＰＣＢ基板の表面粗さ及び機械的歪みに関連する追加の損失がもたらされた。一般に、表面粗さの損失は誘電損失より少ないが、歪みからのＰＣＢの機械損失は、ＥＳＩＷデバイスが完全に非機能的になるのに十分に大きくなる可能性がある。図２は、先行技術の集積された矩形基板２０の寸法定義を示す。
伝統的なＥＳＩＷデバイスの利点は、（１）少ない金属を用いて、マイクロストリップ又はストリップラインデバイスの場合よりはるかに大きい信号を運んだ、（２）低コストで製造することができ、標準のプリント回路基板（ＰＣＢ）の基板を用いて製造が容易であり得る、（３）他の平面伝送線路より低い伝送損失及び高いＱ共振器及びフィルタ、（４）伝統的な導波路より低いカットオフ周波数、及び（５）より高いピーク電力処理能力、を含む。しかしながら、伝統的なＥＳＩＷデバイスのこれらの利点は、これらとともに、（１）ビアの間隔がどれだけ狭いかに基づく、かなりの漏れ損失、（２）基板集積導波路（ＳＩＷ，substrate integrate waveguide）デバイスの全体的な誘電損失（損失正接
）の要因となる充填又は部分的に充填されたガイド構造の誘電損失、結果として、誘電体充填ＳＩＷはミリメートル波周波数用に適用可能とは見なされない、（３）時間の経過に
つれて歪まない滑らかな基板が選択されれば、自立型金属基板の導電性による損失がゼロに近くなる、（４）ＥＳＩＷは、誘電体充填ＳＩＷと比較して大きなフットプリントを有する、（５）ＥＳＩＷデバイスの銅箔上部及び底部の外面の粗さ。銅箔／板（Rogers 5880基板上で０．３μｍ）の、及び内面（０．４μｍ）上の粗さ、この粗さがＲＦ損失の要
因となる、を含む、いくつかの重大な欠点をもたらす。
ＥＳＩＷは、誘電率が１であり損失正接がゼロである誘電体充填導波路（ＤＦＷ，dielectric filledwaveguide）として考えることができる。ＴＥ１０モードでは、寸法「ｂ
」は導波路のカットオフ周波数に影響しないため、重要ではない。基板は任意の厚さにすることができ、これは誘電損失にのみ影響する（厚くなる＝損失が低くなる）。矩形の空基板集積導波路では、任意のモードのカットオフ周波数が次の式によって求められる。
空基板集積導波路は、次の式によって導かれる。
Figure 2022174154000002
ここで、ｃは光速であり、ｍ、ｎはモード番号であり、ａ、ｂは導波路の垂直及び水平寸法である。
ＥＳＩＷ設計に関する公開された文献では、次の２つの条件を満たすことが要求される。
Figure 2022174154000003
誘電体のないＳＩＷ（ＤＳＩＷ，dielectricless SIW）又は空ＳＩＷは、２０１６年に最初に発表された。先行技術のこの設計において、厚い基板がミリングされ、金属化され、次いでプリプレグ層（予備含浸複合繊維、エポキシのような熱硬化性ポリマーマトリクス材料が存在する）を貼り付けた上部金属カバーで覆われ、そのためほとんど誘電体がな
い。
最初期のＥＳＩＷはBelenguerによって提案され、彼らは基板において誘電体の一部を
除去して誘電体において消費される電力を削減した。空になった基板は、上部及び底部導電層で閉じなければならなかった。これらの層は簡素で低コストのＦＲ４基板とすることができ、著者らは、プリプレグＰＣＢを用いてこれらの層を中央基板に貼り付けることを提案した。導波路の壁を形成するビアホールは、めっきスルー、埋め込み、又はブラインドタイプのいずれかとすることができる。ビア及び横壁は、ＰＣＢの標準的な手順を用いて金属化される。結果として、導波路の横壁が形成される。導波路は、主要ＰＣＢ基板に２つの金属カバーを取り付けることによって閉じる。カバーの一方が上部導波路壁として作用する一方、他方は導波路３０の下面になる（先行技術の図３を参照）。これらの異なる層間の電気接続は非常に高品質でなければならず、そうでなければ、デバイスは適切に機能しないだろう。この高品質の層間接続は、はんだ付けによって達成される。スズはんだペーストを用いて異なる層をはんだ付けした。このはんだペーストは、主層の上部及び底部に分布している。構造を組み立て、最後に、はんだペーストをリフローオーブンで乾燥させる。
しかしながら、これらの改善にもかかわらず、現在のＥＳＩＷの重大な欠点なしに、一般的に利用可能な機器及び方法を用いて製造することができる低損失ＲＦ ＥＳＩＷ構造の必要性が残っている。
A. Belenguer, H. Esteban, and V. E. Boria, "Novel empty substrate integrated waveguide for high-performancemicrowave integrated circuits,"IEEE Trans. Microw. Theory Techn., vol. 62, no. 4, pp.832-839, 2014 A. Belenguer, J. L. Cano, H. Esteban, E.Artal, and V. E. Boria, "Empty substrate integratedwaveguide technology for E plane high-frequency and high-performance circuits," Radio Sci., vol. 52, no. 1, pp. 49-69, 2017
一実施形態において、本発明は、アンテナ及びＲＦ信号発射要素を含む空基板集積導波路（ＥＳＩＷ）デバイスを作製する方法であって、リチウムイオンを含むウエハ上にＥＳＩＷパターン、ＥＳＩＷサポート、ＲＦ信号発射、周辺のグランドパターン、及び１又は２以上の導波路のエッジを形成する、ステップと、銀イオンが銀ナノ粒子に合体することが可能になる温度で銀イオンの存在下で露出した前記パターンをアニーリングし、温度を５２０℃～６２０℃の間に上昇させて銀ナノ粒子の周りに酸化リチウムを形成するステップと、ウエハの上面をフォトレジストでコーティングするステップと、グランドパターンを露出させたまま、パターンを露光及び現像して前記導波路のパターンを保護するステップと、ウエハの裏面にブランケットフォトレジストをスピンオンし、露出したグランドセラミック部分をＨＦ浴においてエッチングするステップと、フォトレジストを除去して１又は２以上のグランドパターン開口及びセラミック導波路を残すステップと、すべてのグランド開口が充填されるまで、開口したグランドパターン上に銅を電気めっきするステップと、ウエハの裏面をフォトレジストでコーティングするステップと、１又は２以上の小さなエッチングリリースフィーチャを備えた矩形要素を露光及び現像するステップと、２００Å～２，０００Åのチタン金属を堆積させて第１のチタン層を形成し、続いてウエハの裏面へ銅を１μｍ堆積させるステップと、フォトレジストを除去して矩形の銅要素を残し、グランドパターンの銅及び導波路発射要素に電気的に接続される前記ＥＳＩＷ構造の底部を形成するステップと、１又は２以上のエッチングリリースフィーチャを備えたセラ
ミックＥＳＩＷパターンを超えるサイズであるフォトレジストにおいて矩形要素を露光及び現像するステップと、ＥＳＩＷ構造の剛性を向上させるために銅で露出した銅領域上に５～５０μｍの間の銅を電気めっきするステップと、２００Å～２，０００Åのチタン金属を堆積させて第２のチタン層を形成し、続いてウエハの上面上へ銅を０．５μｍ～１μｍ堆積させるステップと、ウエハの上面をフォトレジストでコーティングするステップと、上面ＥＳＩＷパターンを露光及び現像するステップと、標準のフォトレジストストリッパ、銅エッチャント及びチタンエッチャントを用いてフォトレジストを除去し、あらゆる露出した堆積金属をエッチングし、電気めっきされた銅のＥＳＩＷパターンを残すステップと、０．５％～５０％のＨＦ超音波浴にウエハを置くステップと、ウエハを洗浄してＨＦを除去し、アンテナ及びＲＦ信号発射要素を含む空基板集積導波路デバイスを得るステップと、を含む、本質的にこれらからなる、又はこれらからなる、方法を含む。一態様において、ＥＳＩＷは、４０より大きいＱを有する。他の一態様において、ＥＳＩＷは、同じ周波数でプリント回路基板導波路デバイスより低いカットオフ周波数を有する。他の一態様において、ＥＳＩＷは、同じ周波数でプリント回路基板導波路デバイスより高いピーク電力処理能力を有する。他の一態様において、第１のチタン層、第２のチタン層、又は第１及び第２の両方のチタン層は、３００Åの厚さを有する。
他の一実施形態において、本発明は、アンテナ及びＲＦ信号発射要素に接続された、位相整合、時間遅延、クロスオーバー又はフィルタ要素の少なくとも１又は２以上を含む空基板集積導波路システムを作成する方法であって、ＥＳＩＷパターンを形成するステップであって、ＥＳＩＷパターン、ＥＳＩＷサポート、ＲＦ信号発射、周辺グランドパターン及び導波路のエッジを形成するステップと、銀イオンが銀ナノ粒子に合体することが可能になる温度で露出したパターンをアニーリングするステップと、露出したパターンを５２０℃～６２０℃の間で加熱される温度範囲でアニーリングし、銀ナノ粒子の周りに酸化リチウムを形成するステップと、ウエハの上面をフォトレジストでコーティングし、グランドパターンを露出させたまま、パターンを露光及び現像して前記導波路のパターンを保護するステップと、ウエハの裏面及びＨＦ浴上にブランケットフォトレジストをスピンオンして、露出したグランドセラミック部分をエッチングするステップと、フォトレジストを除去してグランドパターン開口及びセラミック導波路を残すステップと、すべてのグランド開口が充填されるまで、開口したグランドパターン上に銅を電気めっきするステップと、ウエハの裏面をフォトレジストでコーティングするステップと、１又は２以上の小さなエッチングリリースフィーチャを備えた矩形要素を露光及び現像するステップと、２００Å～２，０００Åのチタン金属を堆積させて第１のチタン層を形成し、続いてウエハの裏面へ銅を１μｍ堆積させるステップと、フォトレジストを除去して、グランドパターンの銅及び導波路発射要素に電気的に接続されるＥＳＩＷ構造の底部のために矩形の銅要素を残すステップと、１又は２以上のエッチングリリースフィーチャを備えたセラミックＥＳＩＷパターンの大きなサイズであるフォトレジストにおいて矩形要素を露光及び現像するステップと、ＥＳＩＷ構造の剛性を向上させるために銅で露出した銅領域上に５～５０μｍの間の銅を電気めっきするステップと、２００Å～２，０００Åのチタン金属を堆積させて第２のチタン層を形成し、続いてウエハの上面上へ銅を０．５μｍ～１μｍ堆積させるステップと、ウエハの上面をフォトレジストでコーティングするステップと、上面ＥＳＩＷパターン、並びにＲＦ信号発射要素とアンテナ要素、及び位相整合要素、時間遅延要素、又はフィルタ要素のためのパターンを露光及び現像するステップと、標準のフォトレジストストリッパ、銅エッチャント及びチタンエッチャントを用いてフォトレジストを除去し、あらゆる露出した堆積金属をエッチングし、電気めっきされた銅のＥＳＩＷパターンを残すステップと、超音波浴における０．５％～５０％のＨＦ内へウエハを入れるステップと、ウエハを洗浄してＨＦを除去するステップと、を含む、本質的にこれらからなる、又はこれらからなる、方法を含む。他の一態様において、ＥＳＩＷは、２０、３０、３５、３６、３７、３８、３９、又は４０より大きいＱを有する。他の一態様において、ＥＳＩＷは、同じ周波数でプリント回路基板導波路デバイスより低いカットオフ周波数を有
する。他の一態様において、ＥＳＩＷは、ＥＳＩＷより高いピーク電力処理能力を有する。他の一態様において、第１のチタン層、第２のチタン層、又は第１及び第２の両方のチタン層は、３００Åの厚さを有する。
一実施形態において、本発明は、感光性（photodefinable）ガラスセラミック基板において機械的及び熱的に安定化された、低損失の高Ｑ空基板集積導波路デバイス及び／又はシステムを含む。一態様において、ＥＳＩＷは、２０、３０、３５、３６、３７、３８、３９、又は４０より大きいＱを有する。他の一態様において、ＥＳＩＷは、同じ周波数でプリント回路基板導波路デバイスより低いカットオフ周波数を有する。他の一態様において、ＥＳＩＷは、プリント回路ＥＳＩＷより高いピーク電力処理能力を有する。
本発明の特徴及び利点のより完全な理解のため、ここで本発明の詳細な説明を添付の図とともに参照する。
先行技術の伝統を用いる伝統的な空導波路デバイスを示す図である。 先行技術の集積された矩形基板の寸法定義を示す図である。 先行技術のBelenguerによって公開されたＰＣＢにおける基本的な空表面集積導波路構造を示す図である。 プリント回路基板に作製されたマイクロストリップラインから空基板集積導波路（ＥＳＩＷ）の接続を示す図である。 本発明のＥＳＩＷシステムの一部となり得るＲＦフィルタを示す上面図である。 本発明のＥＳＩＷシステムの一部となり得るＲＦフィルタを示す斜視図である。 本発明のＥＳＩＷシステムの一部となり得る空洞ＲＦフィルタを示す上面図である。 本発明のＥＳＩＷシステムの一部となり得る空洞ＲＦフィルタを示す斜視図である。 本発明のＥＳＩＷシステムの一部となり得るＲＦフィルタカプラを示す上面図である。 本発明のＥＳＩＷシステムの一部となり得るＲＦフィルタカプラを示す斜視図である。
本発明の様々な実施形態の作製及び使用を以下で詳細に議論するが、本発明は、多種多様な具体的な文脈において具現化することができる多くの適用可能な発明の概念を提供するということが理解されるべきである。本明細書で議論する具体的な実施形態は、本発明を作製及び使用する具体的な方法の単なる例示であり、本発明の範囲を限定するものではない。
本発明の理解を容易にするため、いくつかの用語を以下に定義する。本明細書で定義する用語は、本発明に関連する領域における当業者によって通常理解されるような意味を有する。「ａ」、「ａｎ」及び「ｔｈｅ」のような用語は、単数のエンティティのみを指すように意図されたものではなく、具体的な例を例示に用いることができる一般的な部類を含む。本明細書の用語は、本発明の具体的な実施形態を説明するために用いられるが、それらの使用法は、特許請求の範囲に概説されたときを除いて、本発明を限定するものではない。
本発明は概して、ガラスベースの空基板集積導波路デバイスの分野に関する。より具体的には、本発明は、同じ基板上又は１つのパッケージ内のＲＦ容量性共振フィルタにおけ
るフリンジ容量からの寄生容量の低減に関する。いくつかの態様において、本発明は、接続された伝送線路共振フィルタのフリンジ容量低減である。
感光性ガラス構造は、他の要素システム又はサブシステムと併せた集積電子要素のようないくつかのマイクロマシニング及び微細加工プロセスのために提案されてきた。半導体、絶縁又は導電性基板上での薄膜付加プロセスを用いる半導体微細加工は、高価で低収率且つ性能のばらつきが大きい。付加的なマイクロトランスミッションの一例を、Tian et al.によるSemiconductor MicrofabricationProcessesの記事に見ることができるが、こ
れは、高価な資本設備、一般にそれぞれ百万ドルを超える費用がかかり、数百万から数十億より多くの費用がかかる超クリーンで高生産のシリコン製造施設が要求される、フォトリソグラフィ及び反応性イオンエッチング又はイオンビームミリングツールに依存する。本発明は、反応性イオンエッチング又はイオンビームミリングの必要性なしに、低損失でＲＦ周波数に対する均一な応答のための費用効果の高いガラスセラミック電子個別デバイスを又は受動デバイスのアレイとして提供する。
本発明は、機械的安定化及び電気的絶縁を備えた多数の構造を感光性ガラスセラミックに形成する際に用いるためにＡＰＥＸガラス構造に低損失ＲＦ空基板集積導波路（ＥＳＩＷ）構造を製造するための新規な方法を含む。概して、本発明は、感光性ガラスセラミック基板の複数の平面に作成するＥＳＩＷ構造を含み、このようなプロセスは、（ａ）励起エネルギーへ曝露して、基板又はエネルギー源のいずれかの向きを変更することによって様々な角度で曝露が起こるようにすること、（ｂ）ベイクステップ及び（ｃ）エッチングステップを使用する。
感光性ガラス基板は、６０～７６重量％のシリカ、Ｋ２ＯとＮａ２Ｏの組み合わせの６重量％～１６重量％を備えた少なくとも３重量％のＫ２Ｏ、Ａｇ２Ｏ及びＡｕ２Ｏからなる群から選択される少なくとも１つの酸化物の０．００３～１重量％、０．００３～２重量％のＣｕ２Ｏ、０．７５重量％～７重量％のＢ２Ｏ３、及び６～７重量％のＡｌ２Ｏ３、とＢ２Ｏ３の組み合わせ、及び１３重量％を超えないＡｌ２Ｏ３、８～１５重量％のＬｉ２Ｏ、及び０．００１～０．１重量％のＣｅＯ２、の組成を含むガラス基板とすることができる。他の一態様において、感光性ガラス基板は、３５～７６重量％のシリカ、３～１６重量％のＫ２Ｏ、０．００３～１重量％のＡｇ２Ｏ、８～１５重量％のＬｉ２Ｏ、及び０．００１～０．１重量％のＣｅＯ２、の組成を含むガラス基板である。他の一態様において、感光性ガラス基板は、少なくとも０．１重量％のＳｂ２Ｏ３又はＡｓ２Ｏ３を含む感光性ガラス基板、０．００３～１重量％のＡｕ２Ｏを含む感光性ガラス基板、ＣａＯ、ＺｎＯ、ＰｂＯ、ＭｇＯ、ＳｒＯ及びＢａＯからなる群から選択される酸化物の１～１８重量％を含む感光性ガラス基板、の少なくとも１つである。
本発明は、低損失で、感光性ガラスセラミック基板において機械的及び熱的に安定化された、高Ｑ空基板集積導波路デバイス及び／又はシステムを含む。概して、このＥＳＩＷは、２０、３０、３５、３６、３７、３８、３９、又は４０より大きいＱを有する。他の一態様において、ＥＳＩＷは、同じ周波数でプリント回路基板導波路デバイスより低いカットオフ周波数を有する。他の一態様において、ＥＳＩＷは、プリント回路ＥＳＩＷより高いピーク電力処理能力を有する。
本発明は、感光性ガラスセラミック基板について垂直並びに水平面の両方に機械的支持要素を含む低損失ＲＦ ＥＳＩＷ構造をこのように製造することを生み出す能力を生み出した。
全般的なプロセス。
ステップ１．感光性ガラスセラミック基板又はウエハをラップ及び研磨する。
ステップ２．感光性ガラスセラミック基板を次いでＥＳＩＷパターン、ＥＳＩＷサポート及び周辺のグランドパターンに露出させる。ＥＳＩＷパターンは、ガラスのない領域を画定する導波路の基本パターンである。ＥＳＩＷ支持要素は、円筒形パターンとすることができ、５μｍ～１５０μｍまでの範囲の直径を有することができるが、好ましくは直径が３５μｍである。周辺のグランドパターンは、導波路のエッジを画定するパターンである。３１０ｎｍの光の約２０Ｊ／ｃｍ２の２～２０分間の露光を用いてパターンを露光する。
ステップ３．銀イオンを銀ナノ粒子に合体させるため、４２０℃～５２０℃の間で加熱された温度範囲で１０分～２時間の間、そして５２０℃～６２０℃の間で加熱された温度範囲で１０分と２時間との間アニーリングし、銀ナノ粒子の周りに酸化リチウムを形成する。
ステップ４．ウエハの上面をフォトレジストでコーティングし、グランドパターンを露出させたまま、パターンを露光及び現像して導波路のパターンを保護する。
ステップ５．ウエハの裏面へブランケットフォトレジストをスピンオンし、冷却したウエハをＨＦ浴内へ入れて、露出したグランドセラミック部分をエッチングする。
ステップ６．標準のフォトレジストストリッパを用いて、フォトレジストを除去してグランドパターン開口及びセラミック導波路領域をウエハに残す。
ステップ７．ウエハを銅の電気めっき浴内へ入れ、すべてのグランド開口が充填されるまで、開口したグランドパターンを銅でめっきする。
ステップ８．ウエハの裏面をフォトレジストでコーティングし、小さなエッチングリリースフィーチャを備えた矩形要素を露光及び現像すると、これがＥＳＩＷの裏面になる。
ステップ９．スパッタリングシステムのようなメタライゼーションツールを用いて２００Å～２，０００Åのチタン金属、例えば、３００Åを堆積させ、続いてウエハの裏面へ銅を１μｍ堆積させる。
ステップ１０．標準のフォトレジストストリッパを用いてフォトレジストを除去し、グランドパターンの銅に電気的に接続されるＥＳＩＷ構造の底部のために矩形の銅要素を残す。
ステップ１１．ウエハの裏面をフォトレジストでコーティングし、エッチングリリースフィーチャを備えたセラミックＥＳＩＷパターンの大きなサイズである矩形要素を露光及び現像する。
ステップ１２．ウエハを銅の電気めっき浴内へ入れ、ＥＳＩＷ構造の剛性を向上させるために５～５０μｍの間の銅で露出した銅領域をめっきする。
ステップ１３．スパッタリングシステムのようなメタライゼーションツールを用いて２００Å～２，０００Åのチタン金属、例えば、３００Åを堆積させ、続いてウエハの上面上へ銅を０．５μｍ～１μｍ堆積させる。
ステップ１４．ウエハの上面をフォトレジストでコーティングし、上面ＥＳＩＷパター
ン、並びにＲＦ信号発射要素、位相整合要素、時間遅延要素、フィルタ要素及びアンテナ要素のためのパターンを露光及び現像する。
ステップ１５．標準のフォトレジストストリッパ、銅エッチャント及びチタンエッチャントを用いてフォトレジストを除去し、あらゆる露出した堆積金属をエッチングし、電気めっきされた銅のＥＳＩＷパターンを残す。
ステップ１６．ウエハを次いで超音波浴における０．５％～５０％のＨＦ内へ入れる。
１ｍｍと２５０μｍとの間の厚さである感光性ガラス基板又はウエハで始め、２００Åと１０Åとの間、好ましくは５０Åの二乗平均平方根（ＲＭＳ，root mean square）表面粗さまで感光性ガラス基板をラップ及び研磨する。感光性ガラスセラミック基板を次いで、ＥＳＩＷサポート及び周辺のグランドパターンを含むＥＳＩＷパターンに露出させる。ＥＳＩＷパターンは、導波路画定領域の基本的な矩形パターンである。矩形パターンの体積は、０％～１００％の間の誘電体の範囲とすることができる。通常、矩形パターンの体積は誘電材料を有することがない。ＥＳＩＷ支持要素は、５μｍ～２００μｍまでの範囲の直径を備えた、しかし好ましくは直径が３５μｍの円筒形パターン、六角形又は他のパターンとすることができる。矩形の周辺は導波路のエッジを画定し、グランドに電気的に接続することができる。これらのパターンは、３１０ｎｍの光の約２０Ｊ／ｃｍ２の２～２０分の露光を用いて露光する。露光後、感光性ガラス基板は、４２０℃～５２０℃の間で加熱された温度範囲で１０分～２時間の間アニーリングされる。このアニーリングプロセスにより、銀イオンが銀ナノ粒子に合体する。感光性ガラス基板は、５２０℃～６２０℃の間で加熱された温度範囲で１０分と２時間との間アニーリングされ、酸化リチウムを移動させて銀ナノ粒子の周りに形成する。感光性ガラス基板の上面が次いでフォトレジストでコーティングされ、グランドパターンを露出させたまま、パターンを露光及び現像して導波路のパターンを保護する。感光性ガラス基板の裏面はブランケットフォトレジストでコーティングされ、次いでＨＦ浴内へ入れて露出したグランドセラミック部分をエッチングする。ＨＦエッチャント浴は、室温で２％と２０％との間、しかし大抵１０％の濃度を有することができる。図４を参照すると、本発明の空基板集積導波路４０を示している。標準のフォトレジストストリッパを用いてフォトレジストを除去し、グランドパターン開口及びセラミック導波路領域をウエハに残す。ウエハを銅の電気めっき浴内へ入れ、すべてのグランド開口が充填されるまで、開口したグランドパターンを銅でめっきする。銅めっきは、５μｍ～５０μｍまでの範囲とすることができるが、好ましくは２０μｍの厚さであり得る。感光性ガラス基板の裏面がフォトレジストでコーティングされる。小さなエッチングリリースフィーチャを含む矩形要素が露光及び現像される。これがＥＳＩＷの裏面になる。これらのエッチングリリースフィーチャは、サイズが１０～２００μｍの間の、ＥＳＩＷセラミックパターン全体をカバーして０．０５と１ｍｍとの間で均等に間隔を空けた、矩形、円形又は方形の開口とすることができる。スパッタリングシステム又は他のメタライゼーションツールのようなメタライゼーションツールを用いて２００Å～２，０００Åのチタン金属、例えば、３００Åを堆積させ、続いて０．５μｍ～１５μｍの間、例えば、１μｍの銅を感光性ガラス基板の裏面へ堆積させる。次いで標準のフォトレジストストリッパを用いてフォトレジストを除去し、グランドパターンの銅に電気的に接続されるＥＳＩＷ構造の底部のために矩形の銅要素を残す。次に、感光性ガラス基板の裏面をフォトレジストでコーティングし、エッチングリリースフィーチャを備えたセラミックＥＳＩＷパターンの５～３５％、しかし好ましくは１５％大のサイズである矩形要素を露光及び現像する。
感光性ガラス基板を銅の電気めっき浴に入れ、ＥＳＩＷ構造の剛性を向上させるために５～１００μｍの間の銅で露出した銅領域をめっきする。スパッタリングシステムのようなメタライゼーションツールを用いて２００Å～２，０００Åのチタン金属、好ましくは
３００Åを堆積させ、続いて感光性ガラス基板の上面上へ銅を０．５μｍ～５μｍ、例えば、１μｍ堆積させる。感光性ガラス基板は次いで上面がフォトレジストでコーティングされ、上面ＥＳＩＷパターンで露光及び現像される。このパターンは、ＲＦ信号発射要素、位相整合要素、時間遅延要素、フィルタ要素及びアンテナ要素のためのパターンを含む。感光性ガラス基板を次いで銅の電気めっき浴内へ入れ、５～１００μｍの間の銅で露出した銅領域をめっきする。感光性ガラス基板上のフォトレジストを標準のフォトレジストストリッパ、銅エッチャント及びチタンエッチャントを用いて除去し、フォトレジストを除去し、あらゆる露出した堆積金属をエッチングして、電気めっきされた銅のＥＳＩＷパターンを残す。感光性ガラス基板を次いで０．５％～５０％、好ましくは１０％のＨＦ溶液内へ入れる。エッチングプロセスは、超音波浴の使用によって加速することができる。超音波浴は、２８Ｋｈｚ～２００Ｋｈｚまでの周波数でパルス、スイープ及び固定モードで動作させてＥＳＩＷ構造を解放するとともに画定されたセラミック構造のすべてを除去することができる。感光性ガラス基板を次いで脱イオン水（ＤＩ，deionized water）リ
ンス浴内へ入れてエッチングプロセス基板を停止する。感光性ガラス基板は、リンスされて乾燥したウエハである。感光性ガラス基板は次いでウエハダイシングシステムに移されてＥＳＩＷデバイス／システムを解放する。ＥＳＩＷデバイスは、ＲＦ信号発射要素と組み合わせられた簡素なアンテナである。ＥＳＩＷシステムは、アンテナ及びＲＦ信号発射要素に加えて、位相整合要素、時間遅延要素、フィルタ要素を含む。
図４は、本発明の空基板集積導波路４０を示しており、基板４２、この場合は感光性ガラス基板がデバイスへと形成されている。相互接続領域４４及び導波路領域４５が導波路４０と集積されている。エッジグランドビア４８（ＥＧＶ，edge ground via）は、除去
されたガラスの各側のアンカーポイントビアであり、上部メタライゼーション５０及び下部メタライゼーション５２に接触する。上部メタライゼーション５０では、追加の回路又はフィーチャが可能になるようにプロセスを設計することができる。穿孔領域５４に加えて不支持金属領域５６も示されており、これはエッジグランドビア４８と電気的に接触していない。スルービアのための拡大図５８が示され、下部メタライゼーション領域５２をカットイン又はアンダーカットするための選択肢も示されている。
図５Ａは、本発明のＥＳＩＷシステムの一部となり得るＲＦフィルタの上面図、図５Ｂは斜視図を示す。図６Ａは、本発明のＥＳＩＷシステムの一部となり得る空洞ＲＦフィルタの上面図、図６Ｂは斜視図を示す。図７Ａは、本発明のＥＳＩＷシステムの一部となり得るＲＦフィルタカプラの上面図、図７Ｂは斜視図を示す。５Ａ～７Ｂの上面図及び斜視図のそれぞれを用いて、図４に示すデバイスを形成することができる。
本明細書において議論した任意の実施形態は、本発明の任意の方法、キット、試薬、又は組成物に関して実施することができ、逆もまた同様であると考えられる。さらに、本発明の組成物を用いて本発明の方法を達成することができる。
本明細書に記載の特定の実施形態は、本発明の限定としてではなく例示として示されているということが理解されよう。本発明の主な特徴は、本発明の範囲から逸脱することなく様々な実施形態において使用することができる。当業者は、ただの日常的な実験を用いて、本明細書に記載の具体的な手順に対する多数の均等物を認識する、又は確認することができるであろう。このような均等物は、本発明の範囲内にあると見なされ、特許請求の範囲によってカバーされる。
本明細書に記載のすべての刊行物及び特許出願は、本発明が関係する当業者の技能のレベルを示している。すべての刊行物及び特許出願が、各個々の刊行物又は特許出願が参照により組み込まれると具体的且つ個々に示された場合と同程度に、参照により本明細書に組み込まれる。
特許請求の範囲及び／又は明細書において「含む（comprising）」という用語と併せて用いられるときの「ａ」又は「ａｎ」という単語の使用は、「１」を意味することができるが、これは「１又は２以上」、「少なくとも１つ」、及び「１又は１より多い」の意味とも一致する。特許請求の範囲における「又は」という用語の使用は、本開示は代替物及び「及び／又は」のみに言及する定義をサポートしているが、代替物のみを指すように明示的に示され、又はこれらの代替物が相互に排他的でない限り、「及び／又は」を意味するように用いられる。本願を通して、「約」という用語は、ある値が、この方法がその値を決定するために使用され、デバイスについての固有の誤差の変動又は研究対象間に存在する変動を含むということを示すために用いられる。
本明細書及び請求項において用いられるとき、「ｃｏｍｐｒｉｓｉｎｇ（含む）」（及び「ｃｏｍｐｒｉｓｅ」及び「ｃｏｍｐｒｉｓｅｓ」のような、ｃｏｍｐｒｉｓｉｎｇの任意の形態）、「ｈａｖｉｎｇ（有する）」（及び「ｈａｖｅ」及び「ｈａｓ」のような、ｈａｖｉｎｇの任意の形態）、「ｉｎｃｌｕｄｉｎｇ（含む）」（及び「ｉｎｃｌｕｄｅｓ」及び「ｉｎｃｌｕｄｅ」のような、ｉｎｃｌｕｄｉｎｇの任意の形態）又は「ｃｏｎｔａｉｎｉｎｇ（含む）」（及び「ｃｏｎｔａｉｎｓ」及び「ｃｏｎｔａｉｎ」のような、ｃｏｎｔａｉｎｉｎｇの任意の形態）は、包括的すなわちオープンエンドであり、追加の、記載されていない要素又は方法ステップを除外しない。本明細書で提供される構成物及び方法のいずれかの実施形態において、「ｃｏｍｐｒｉｓｉｎｇ（含む）」は、「ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ（本質的に～からなる）」又は「ｃｏｎｓｉｓｔｉｎｇ ｏｆ（～からなる）」に置き換えることができる。本明細書で用いられるとき、「ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ（本質的に～からなる）」という句には、指定された完全体（integer）又はステップ、並びに特許請求さ
れた発明の特徴又は機能に実質的に影響を及ぼさないものが要求される。本明細書で用いられるとき、「ｃｏｎｓｉｓｔｉｎｇ（構成する）」という用語は、記載された完全体（integer）（例えば、特徴、要素、特色、特性、方法／プロセスステップ又は限定）又は
完全体（integer）（例えば、特徴、要素、特色、特性、方法／プロセスステップ、又は
限定）の群のみの存在を示すために用いられる。
本明細書で用いられるような「又はこれらの組み合わせ」という用語は、その用語に先行する列挙された項目のすべての順列及び組み合わせを指す。例えば、「Ａ、Ｂ、Ｃ、又はこれらの組み合わせ」は、Ａ、Ｂ、Ｃ、ＡＢ、ＡＣ、ＢＣ、又はＡＢＣの少なくとも１つを、そして特定の文脈において順序が重要であれば、ＢＡ、ＣＡ、ＣＢ、ＣＢＡ、ＢＣＡ、ＡＣＢ、ＢＡＣ、又はＣＡＢも含むように意図されている。この例で続けると、ＢＢ、ＡＡＡ、ＡＢ、ＢＢＣ、ＡＡＡＢＣＣＣＣ、ＣＢＢＡＡＡ、ＣＡＢＡＢＢ、などのような、１又は２以上の項目又は用語の繰り返しを含む組み合わせが明示的に含まれる。当業者は、別段文脈から明らかでない限り、通常、任意の組み合わせにおける項目又は用語の数に制限がないということを理解するであろう。
本明細書で用いられるとき、限定はしないが、「約」、「実質的な」又は「実質的に」のような近似の言葉は、そのように修正されたとき、必ずしも絶対的又は完全ではないと理解される状態であるが、その状態を存在するものとして指定することを保証するのに十分に近いと当業者に見なされるであろう状態を指す。説明が変動し得る程度は、どれくらい大きく変化が起こり、それでも当業者に、修正された特徴を、修正されていない特徴の要求される特色及び能力を依然として有するものとして認識させることができるかに依存することになる。一般に、しかし先行する議論を条件として、「約」のような近似の語によって修正される本明細書の数値は、記載された値から少なくとも±１、２、３、４、５、６、７、１０、１２又は１５％だけ変動し得る。
本明細書で開示及び特許請求された構成物及び／又は方法のすべては、本開示に照らして過度の実験なしに作製及び実行することができる。本発明の構成物及び方法を好ましい実施形態の観点において説明してきたが、本発明の概念、趣旨及び範囲から逸脱することなく、本明細書に記載の構成物及び／又は方法に、並びに方法のステップ又はステップのシーケンスにおいて変形を適用することができるということは当業者には明らかであろう。当業者に明らかなすべてのこのような同様の代替例及び修正例は、添付の特許請求の範囲によって定義されたような本発明の趣旨、範囲及び概念の範囲内であると見なされる。
特許庁、及び本願に関して発行されるいかなる特許のいかなる読者も本明細書に添付の特許請求の範囲を解釈するのを支援するため、出願人は、米国特許法第１１２条の段落（ｆ）項の段落６、又は均等物が本願の出願の日に存在しているため、「のための手段」又は「のためのステップ」という言葉が特定の請求項において明示的に用いられていない限り、添付の請求項のいずれもこれを適用するように意図していないということを特記したい。
請求項のそれぞれについて、各従属請求項は、前の請求項が請求項の用語又は要素のための適切な先行詞を提供する限り、独立請求項及びそれぞれすべての請求項のための前の従属請求項のそれぞれの両方から従属することができる。
様々な異なるテクノロジー及び技術のいずれかを用いて情報及び信号を表現することができる（例えば、データ、命令、コマンド、情報、信号、ビット、シンボル、及びチップを、電圧、電流、電磁波、磁場又は粒子、光学場又は粒子、或いはこれらの任意の組み合わせによって表現することができる）ということが当業者によって理解されるであろう。同様に、本明細書に記載の様々な例示的な論理ブロック、モジュール、回路、及びアルゴリズムステップを、用途及び機能性に応じて、電子ハードウェア、コンピュータソフトウェア、又は両方の組み合わせとして実装することができる。また、本明細書に記載の様々な論理ブロック、モジュール、及び回路は、汎用プロセッサ（例えば、マイクロプロセッサ、従来のプロセッサ、コントローラ、マイクロコントローラ、ステートマシン又はコンピューティングデバイスの組み合わせ）、デジタル信号プロセッサ（「ＤＳＰ，digital signal processor」）、特定用途向け集積回路（「ＡＳＩＣ，applicationspecific integrated circuit」）、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ，fieldprogrammable gate array」）又は他のプログラマブルロジックデバイス、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェアコンポーネント、或いは本明細書に記載の機能を実行するように設計されたこれらの任意の組み合わせで実装又は実行することができる。同様に、本明細書に記載の方法又はプロセスのステップは、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、又はこの２つの組み合わせにおいて直接具現化することができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、又は当技術分野において知られている任意の他の形式の記憶媒体に存在することができる。
本明細書で開示及び特許請求されたシステム、デバイス、コンピュータプログラム、構成物及び／又は方法のすべては、本開示に照らして過度の実験なしに作製及び実行することができる。本発明のシステム、デバイス、コンピュータプログラム、構成物及び方法を、好ましい実施形態の観点において説明してきたが、本発明の概念、趣旨及び範囲から逸脱することなく、本明細書に記載のシステム、デバイス、コンピュータプログラム、構成物及び／又は方法に、並びに方法のステップ又はステップのシーケンスにおいて変形を適用することができるということは当業者には明らかであろう。当業者に明らかなすべてのこのような同様の代替例及び修正例は、添付の特許請求の範囲によって定義されたような本発明の趣旨、範囲及び概念の範囲内であると見なされる。

Claims (1)

  1. 明細書に記載の発明。
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