KR102453374B1 - 감광성 유리를 이용한 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일실시예에 따르면, 칩수용부를 포함하는 감광성 유리로 형성된 기판, 상기 칩수용부에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 기판에 형성되되 적어도 일부가 상기 기판과 이격되도록 현수되고, 상기 반도체칩과 전기적으로 연결되는 전송선로를 포함하는 구조여서, 전송선로의 대부분이 유리 기판과 접촉하지 않는 구조를 형성하여 고주파 대역에서 전기적 손실을 최소화할 수 있는 감광성 유리를 이용한 반도체 패키지 및 그 제조방법을 제공한다.

Description

감광성 유리를 이용한 반도체 패키지 및 그 제조방법{Semiconductor package using photosensitive glass and manufacturing method thereof}
본 발명은 감광성 유리를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
감광성 유리(photosensitive glass)는 감광된 부분과 그렇지 않은 부분 간에 화학적 내구성 차이를 이용하여 미세구조물의 가공이 가능하다. 감광되어 결정화된 부분은 빠르게 에칭되고 감광되지 않은 부분은 상대적으로 매우 느리게 에칭된다. 이러한 에칭속도의 차이를 이용하여 미세한 가공이 가능하다. 이러한 특성은 반도체 패키지를 제조할 때 비아홀(via hole)의 가공성이 좋다는 장점이 된다. 다만, 감광성 유리 기판은 일부 불순물을 포함하고 있어서 고주파 대역에서 전기적 손실이 큰 단점이 있다. 따라서 감광성 유리에 인쇄회로 공정으로 구현되는 전송선로의 경우 기판의 특성으로 인해 밀리미터파 고주파 영역에서 높은 전기적 손실을 가지는 문제가 있다. 그리고, 주파수가 높아짐에 따라 반도체 칩과 반도체 패키지 사이의 전기적 연결의 최소화가 요구되고 있으나, 현재의 패키지 구조는 반도체 칩이 표면에 실장되는 구조로 와이어 본딩(wire-bonding) 연결시 반도체 칩의 높이로 인해 큰 기생 성분이 발생되는 문제점이 있다.
KR 10-1468680 B1
본 발명의 일실시예에 따른 목적은, 반도체 패키지의 전송선로를 형성함에 있어서, 감광성 유리 기판 상에 전송선로를 형성하고 전송선로를 지지하는 일부 유리 기둥을 제외한 나머지 유리 기판을 제거하여 전송선로의 대부분이 유리 기판과 접촉하지 않는 구조로 형성된 감광성 유리를 이용한 반도체 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지는, 칩수용부를 포함하는 감광성 유리로 형성된 기판, 상기 칩수용부에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 기판에 형성되되 적어도 일부가 상기 기판과 이격되도록 현수되고, 상기 반도체칩과 전기적으로 연결되는 전송선로를 포함할 수 있다.
또한, 상기 전송선로는 전기신호를 전달하는 신호라인을 포함하고, 상기 신호라인은 상기 기판의 상면에서 하면 방향으로 정해진 깊이로 형성된 캐비티에 의해 둘러싸인 폴로 지지되어 공기중에 현수될 수 있다.
또한, 상기 폴은 상기 신호라인을 따라 서로 이격되어 복수개 형성될 수 있다.
또한, 상기 폴은 상기 폴의 폭이 상기 신호라인의 폭보다 작게 형성될 수 있다.
또한, 상기 신호라인은 상기 기판의 상면에서 하면 방향으로 정해진 깊이로 형성되고 서로 이격되며 나란히 형성된 제1 캐비티와 제2 캐비티에 의해, 상기 제1 캐비티와 제2 캐비티 사이에 형성된 월에 의해 지지되어 공기중에 현수될 수 있다.
또한, 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지는, 상기 반도체칩의 후면, 상기 기판의 하면의 일부를 커버하는 방열층을 더 포함할 수 있다.
또한, 상기 전송선로는 상기 기판에 상기 신호라인의 일측면을 따라 일정한 간격으로 이격되도록 형성되는 제1 그라운드라인, 및 상기 기판에 상기 신호라인의 타측면을 따라 일정한 간격으로 이격되도록 형성되는 제2 그라운드라인을 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지는, 상기 기판의 상면에서 하면까지 관통하는 전도성비아를 더 포함하고, 상기 제1 그라운드라인은 상기 기판의 상면에 상기 신호라인의 일측면을 따라 일정한 간격으로 이격되도록 형성되며, 상기 기판에 형성된 전도성비아에 연결되어 상기 기판의 하면의 그라운드와 연결되며, 상기 제2 그라운드라인은 상기 기판의 상면에 상기 신호라인의 타측면을 따라 일정한 간격으로 이격되도록 형성되며, 상기 기판에 형성된 전도성비아에 연결되어 상기 기판의 하면의 그라운드와 연결될 수 있다.
본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지 제조방법은, 감광성 유리로 형성된 기판을 준비하는 단계, 폴이 형성될 영역을 제외하고 상기 기판의 상면에서 하면 방향으로 정해진 깊이까지 노광된 제2 노광영역을 형성하는 단계, 반도체칩에 대응하는 크기로 상기 기판의 상면에서 하면까지 이어지는 제3 노광영역을 형성하는 단계, 상기 기판에 열을 가하여 상기 제2 노광영역이 결정화되어 제2 결정영역이 형성되고, 제3 노광영역이 결정화되어 제3 결정영역이 형성되는 제2 열처리 단계, 상기 기판의 상면에 상기 폴이 형성될 영역을 커버하도록 신호라인을 형성하는 전송선로 형성단계, 상기 제2 결정영역을 식각하여 폴을 둘러싸는 캐비티를 형성하고, 상기 제3 결정영역을 식각하여 칩수용부를 형성하는 제2 식각단계, 및 상기 칩수용부에 반도체칩을 실장하고 상기 신호라인과 상기 반도체칩의 접속패드를 와이어 본딩을 이용하여 전기적으로 연결하는 실장단계를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지 제조방법은, 상기 제2 노광영역을 형성하는 단계 이전에, 전도성비아를 형성하는 단계를 더 포함하며, 상기 전도성비아를 형성하는 단계는 비아홀에 대응하는 크기로 상기 기판의 상면에서 하면까지 노광하여 제1 노광영역을 형성하는 단계, 상기 기판에 열을 가하여 상기 제1 노광영역을 결정화하여 제1 결정영역을 형성하는 제1 열처리 단계, 및 상기 제1 결정영역을 식각하여 제거하는 단계를 포함하고, 상기 신호라인을 형성하는 단계는 상기 신호라인을 형성하면서 상기 비아홀의 내측면에 도전층을 더 형성할 수 있다.
또한, 상기 신호라인을 형성하는 단계는 상기 기판의 상면에 상기 신호라인의 일측면을 따라 일정한 간격으로 이격되도록 형성되는 제1 그라운드라인을 더 형성하고, 상기 기판의 상면에 상기 신호라인의 타측면을 따라 일정한 간격으로 이격되도록 형성되는 제2 그라운드라인을 더 형성할 수 있다.
또한, 상기 신호라인을 형성하는 단계는 상기 기판의 하면의 일부와 상기 제3 결정영역의 하면을 커버하도록 방열층을 더 형성할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일실시예에 따르면, 반도체 패키지의 전송선로를 형성함에 있어서, 감광성 유리 기판 상에 전송선로를 형성하고 전송선로를 지지하는 일부 유리 기둥을 제외한 나머지 유리 기판을 제거하여 전송선로의 대부분이 유리 기판과 접촉하지 않는 구조를 형성하여 고주파 대역에서 전기적 손실을 최소화할 수 있다.
도 1은 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지를 나타낸 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 도 1의 B-B'에 따른 단면도이다.
도 4는 본 발명의 일실시예에 따라 전송선로를 지지하는 구성이 월(wall) 형상인 감광성 유리를 이용한 반도체 패키지를 나타낸 평면도이다.
도 5는 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지 제조방법의 각 단계를 나타낸 흐름도이다.
도 6에서 도 13는 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지 제조방법의 각 단계를 나타낸 도면이다.
본 발명의 일실시예의 목적, 장점, 및 특징들은 첨부된 도면들과 연관되는 이하의 일실시예의 설명들에 의해 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 용어들에 의해 제한되는 것은 아니다. "연결된다"거나 "연결한다" 라는 표현은 두 구성 사이에 다른 구성을 통해 전기적 또는 물리적으로 연결되는 구조를 포함할 수 있다. 예를 들어, 제1 구성이 제2 구성과 연결된다는 표현은 제1 구성이 제3 구성에 연결되고 제3 구성이 제2 구성에 연결되는 구조를 포함할 수 있다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지(10)를 나타낸 평면도이다. 도 2는 도 1의 A-A'에 따른 단면도이다. 도 3은 도 1의 B-B'에 따른 단면도이다. 도 1, 도 2, 도 3을 참조한다.
본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지(10)는, 칩수용부(103)를 포함하는 감광성 유리로 형성된 기판(100), 칩수용부(103)에 배치되며, 접속패드(111)가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 반도체칩(110), 및 기판(100)에 형성되되 적어도 일부가 기판(100)과 이격되도록 현수되고, 반도체칩(110)과 전기적으로 연결되는 전송선로(120)를 포함할 수 있다. 전송선로(120)는 전기신호를 전달하는 신호라인(121)을 포함하고, 신호라인(121)은 기판(100)의 상면(100a)에서 하면(100b) 방향으로 정해진 깊이로 형성된 캐비티(102)에 의해 둘러싸인 폴(104)로 지지되어 공기중에 현수될 수 있다.
기판(100)은 감광성 유리(photosensitive glass)로 형성된다. 기판(100)은 반도체 패키지의 몸체가 된다. 기판(100)의 상면(100a)에는 반도체칩(110)을 수용하는 칩수용부(103)가 형성된다. 칩수용부(103)는 반도체칩(110)에 대응하는 크기로 형성될 수 있다. 칩수용부(103)는 하나 이상 형성될 수 있다. 칩수용부(103)는 기판(100)의 상면(100a)에서 하면(100b)까지 관통하도록 형성될 수 있다. 칩수용부(103)는 기판(100)의 상면(100a)에서 정해진 깊이를 갖는 홈으로 형성될 수 있다. 도 1 및 도 2는 칩수용부(103)는 전송선로(120)의 양쪽에 하나씩 형성된 구조를 예시적으로 나타낸다.
반도체칩(110)은 고주파수 대역의 전기신호를 이용할 수 있다. 반도체칩(110)에서 접속패드(111)가 배치된 면을 활성면이라 하고, 활성면의 반대면을 비활성면이라고 할 수 있다. 반도체칩(110)은 기판(100)에 형성된 신호라인(121)을 통해 전기신호를 입출력할 수 있다. 반도체칩(110)은 기판(100)에 하나 이상 실장될 수 있다. 반도체칩(110)은 비활성면에 그라운드패드(112)를 더 포함할 수 있다. 그라운드패드(112)는 방열층(140)과 연결되어 반도체칩(110)에 전기적 그라운드를 제공할 수 있다. 도 1 및 도 2는 전송선로(120)의 양쪽에 형성된 칩수용부(103)에 반도체칩(110)이 하나씩 실장된 구조를 예시적으로 나타낸다.
전송선로(120)는 기판(100)에 형성되어 전기신호를 전달한다. 전송선로(120)는 전기신호를 전달하는 신호라인(121)을 포함한다. 신호라인(121)은 전기전도성 재질로 형성될 수 있다. 신호라인(121)은 기판(100)의 일 지점에서 다른 지점으로 연속으로 형성된다. 신호라인(121)은 기판(100)에 형성된 폴(104)로 지지된다. 폴(104)은 기판(100)의 일부이다. 폴(104)은 기판(100)의 상면(100a)에서 하면(100b) 방향으로 형성된 캐비티(102)에 의해 둘러싸여 형성된다. 캐비티(102)는 기판(100)의 상면(100a)에서 하면(100b) 방향으로 정해진 깊이로 형성된 홈이고, 내부에 폴(104)을 하나 이상 포함하도록 형성될 수 있다. 캐비티(102)는 기판(100)의 상면(100a)에 정해진 높이로 형성된 홈이다. 즉, 폴(104)은 기판(100)의 일부 영역을 둘러싸도록 홈을 형성함에 의해 남겨지는 기판(100)의 일부이다. 캐비티(102)의 폭(W4)은 폴(104)의 폭(W1), 폴(104)의 일측과 기판(100) 사이의 간격(D1), 폴(104)의 타측과 기판(100) 사이의 간격(D1)을 더한 것이다.
폴(104)은 신호라인(121)을 따라 서로 이격되어 복수개 형성될 수 있다. 도 1 및 도 2에는 5개의 폴(104)이 형성된 반도체 패키지를 예시적으로 도시하였다. 폴(104)은 신호라인(121)이 지나가는 경로에 형성될 수 있다. 폴(104)의 폭(W1)은 신호라인(121)의 폭(W2)보다 작게 형성될 수 있다. 폴(104)의 폭(W1)이 신호라인(121)의 폭(W2)보다 작기 때문에 신호라인(121)을 통과하는 전기신호의 특성 저하를 최소화할 수 있다. 신호라인(121)의 양단은 기판(100)에 의해 지지되고, 신호라인(121)의 중심부는 폴(104)에 의해 지지되어 공기중에 현수(suspend)된다. 신호라인(121)의 대부분의 영역은 공기중에 현수되므로 기판(100) 또는 폴(104)과 신호라인(121)이 접촉되는 면적이 최소화되고 전기신호의 전달 특성이 향상될 수 있다.
종래, 감광성 유리 기판 상에 형성된 신호라인은 감광성 유리 기판에 포함된 불순물에 의해 고주파 대역의 전기신호의 손실이 크게 발생한다. 이에 비하여, 본 발명의 일실시예에 따른 신호라인(121)은, 신호라인(121)을 지지하기 위한 폴(104)을 제외한 나머지 영역의 기판(100)을 제거하여 신호라인(121)이 공기중에 떠 있으므로 고주파 대역의 전기신호가 전송되더라도 전기적 손실을 최소화할 수 있다. 특히, 두개의 반도체칩(110) 사이에서 전기신호를 전달할 때, 이와 같이 현수된 구조의 전송선로(120)를 이용하면, 현수되지 않고 기판(100) 상에 형성된 전송선로보다 전기신호의 손실을 크게 줄일 수 있는 이점이 있다.
전송선로(120)는 기판(100)에 신호라인(121)의 일측면을 따라 일정한 간격으로 이격되도록 형성되는 제1 그라운드라인(122a), 및 기판(100)에 신호라인(121)의 타측면을 따라 일정한 간격으로 이격되도록 형성되는 제2 그라운드라인(122b)을 더 포함할 수 있다. 제1 그라운드라인(122a) 및 제2 그라운드라인(122b)은 신호라인(121)을 중심으로 양측에 형성될 수 있다. 제1 그라운드라인(122a) 및 제2 그라운드라인(122b)은 전기적으로 그라운드(GND)를 제공할 수 있다. 전송선로(120)는 가운데에 신호라인(121)이 형성되고, 신호라인(121)의 양측에 제1 그라운드라인(122a)과 제2 그라운드라인(122b)이 형성된 구조일 수 있다.
제1 그라운드라인(122a)에서 신호라인(121)과 마주보는 일측(122a1)은 캐비티(102) 위로 돌출되도록 형성되고, 신호라인(121)과 마주보지 않는 타측(122a2)은 기판(100) 상에 형성되어 제1 그라운드라인(122a)을 지지한다. 유사하게, 제2 그라운드라인(122b)에서 신호라인(121)과 마주보는 일측(122b1)은 캐비티(102) 위로 돌출되도록 형성되고, 신호라인(121)과 마주보지 않는 타측(122b2)은 기판(100) 상에 형성되어 제2 그라운드라인(122b)을 지지한다. 신호라인(121)의 폭(W2), 신호라인(121)과 그라운드라인(122a, 122b) 사이의 간격(D2)은 신호라인(121)을 따라 흐르는 전기신호의 주파수를 고려하여 결정될 수 있다. 그라운드라인(122a, 122b)의 일측(122a1, 122b1)이 신호라인(121) 방향으로 돌출되는 폭(W3)은 신호라인(121)을 따라 흐르는 전기신호의 주파수를 고려하여 결정될 수 있다. 제1 그라운드라인(122a)과 제2 그라운드라인(122b)에서 신호라인(121)과 가까운 일측(122a1, 122b1)이 공기중에 떠 있으므로, 신호라인(121)에 고주파수 대역의 전기신호가 흐르는 경우 전기신호의 전기적 손실을 최소화할 수 있다.
기판(100)에는 전도성비아(130)가 더 형성될 수 있다. 전도성비아(130)는 전기신호를 전달한다. 전도성비아(130)는 기판(100)의 상면(100a)에서 하면(100b)까지 관통하도록 형성될 수 있다. 즉, 전도성비아(130)는 기판(100)의 상면(100a)에서 하면(100b)으로 전기신호를 전달한다. 전도성비아(130)는 반도체칩(110)의 접속패드(111)와 와이어본딩(150)으로 연결되어, 반도체칩(110)에서 전달되는 전기신호를 기판(100)의 하면(100b)까지 전달할 수 있다. 전도성비아(130)는 신호라인(121)의 일단에 연결될 수도 있다. 감광성 유리를 이용한 반도체 패키지(10)는 패키지의 하면을 이용하여 외부 회로에 실장될 수 있다. 이때 전도성비아(130)는 외부 회로와 연결되어 전기신호를 전달할 수 있다.
전도성비아(130)는 기판(100)에 형성된 비아홀(101)의 내측면에 도전층(131)이 형성되는 구조일 수 있다. 전도성비아(130)는 신호라인(121), 제1 그라운드라인(122a), 또는 제2 그라운드라인(122b)과 연결될 수 있다.
예를 들어, 도 1에 도시된 바와 같이, 제1 그라운드라인(122a)은 기판(100)의 상면(100a)에 신호라인(121)의 일측면을 따라 일정한 간격으로 이격되도록 형성되며, 기판(100)에 형성된 전도성비아(130)에 연결되어 기판(100)의 하면(100b)의 그라운드와 연결될 수 있으며, 제2 그라운드라인(122b)은 기판(100)의 상면(100a)에 신호라인(121)의 타측면을 따라 일정한 간격으로 이격되도록 형성되며, 기판(100)에 형성된 전도성비아(130)에 연결되어 기판(100)의 하면(100b)의 그라운드와 연결될 수 있다. 여기에서 하면의 그라운드는 방열층(140)일 수 있다. 제1 그라운드라인(122a)과 제2 그라운드라인(122b)은 전도성비아(130)에 연결되고, 전도성비아(130)는 기판(100)의 하면(100b)으로 이어져 기판(100)의 하면(100b)의 그라운드에 연결될 수 있다.
기판(100)의 하면(100b)에는 방열층(140)이 더 형성될 수 있다. 방열층(140)은 반도체칩(110)의 후면, 기판(100)의 하면(100b)의 일부를 커버할 수 있다. 방열층(140)은 반도체칩(110)을 지지할 수 있다. 방열층(140)은 열전도도가 높은 재질로 형성될 수 있다. 방열층(140)은 전기전도성을 갖는 재질로 형성되어, 외부와 연결되어 그라운드로 이용될 수 있다. 방열층(140)은 외부 회로나 히트싱크에 연결될 수 있다.
일반적인 PCB 보드는 공기중에 현수되는 구조의 전송선로를 제조하기 어렵고, 반도체칩을 삽입하기 위한 칩수용부의 형성이 어렵다. 그리고 일반적인 PCB는 PCB를 관통하여 칩수용부를 형성하므로 반도체칩을 지지하기 위한 별도의 기판이나 구조물이 요구된다. 이에 비하여, 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지(10)는 기판(100)의 하면(100b)에 방열층(140)이 형성되므로 반도체칩(110)이 방열층(140)에 의해 지지되어 반도체칩(110)을 칩수용부(103)에 실장하기 용이하다.
도 4는 본 발명의 일실시예에 따라 전송선로(120)를 지지하는 구성이 월(wall, 105) 형상인 감광성 유리를 이용한 반도체 패키지(10)를 나타낸 평면도이다. 도 4의 B-B'에 따른 단면도는 도 3과 동일한 형상이므로 생략하고 도 3을 함께 참조하기로 한다.
도 4에 도시된 바와 같이, 신호라인(121)은 기판(100)의 상면(100a)에서 하면(100b) 방향으로 정해진 깊이로 형성되고 서로 이격되며 나란히 형성된 제1 캐비티(102a)와 제2 캐비티(102b)에 의해, 제1 캐비티(102a)와 제2 캐비티(102b) 사이에 형성된 월(105)에 의해 지지되어 공기중에 현수될 수 있다. 제1 캐비티(102a)와 제2 캐비티(102b)의 사이에는 월(105)이 형성된다. 월(105)은 기판(100)에 제1 캐비티(102a)와 제2 캐비티(102b)가 형성됨에 의하여 제1 캐비티(102a)와 제2 캐비티(102b) 사이에 형성되는 구조이다. 월(105)은 신호라인(121)을 따라 길게 형성된 벽 구조이다. 월(105)의 폭은 신호라인(121)의 폭보다 작게 형성되어, 신호라인(121)의 양측이 공기중에 현수될 수 있다. 월의 폭은 폴(104)의 폭(W1)과 대응한다. 월(105) 구조는 폴(104)을 제조하는 공정보다 더 간단하게 제조할 수 있다.
도 5는 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지(10) 제조방법의 각 단계를 나타낸 흐름도이다.
도 5에 도시된 바와 같이, 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지(10) 제조방법은, 감광성 유리로 형성된 기판(100)을 준비하는 단계(S10), 폴(104)이 형성될 영역을 제외하고 기판(100)의 상면(100a)에서 하면(100b) 방향으로 정해진 깊이까지 노광된 제2 노광영역(32)을 형성하는 단계(S30), 반도체칩(110)에 대응하는 크기로 기판(100)의 상면(100a)에서 하면(100b)까지 이어지는 제3 노광영역(33)을 형성하는 단계(S40), 기판(100)에 열을 가하여 제2 노광영역(32)이 결정화되어 제2 결정영역(42)이 형성되고, 제3 노광영역(33)이 결정화되어 제3 결정영역(43)이 형성되는 제2 열처리 단계(S50), 기판(100)의 상면(100a)에 폴(104)이 형성될 영역을 커버하도록 신호라인(121)을 형성하는 전송선로(120) 형성단계(S60), 제2 결정영역(42)을 식각하여 폴(104)을 둘러싸는 캐비티(102)를 형성하고, 제3 결정영역(43)을 식각하여 칩수용부(103)를 형성하는 제2 제거 단계(S70), 칩수용부(103)에 반도체칩(110)을 실장하고 신호라인(121)과 반도체칩(110)의 접속패드(111)를 와이어본딩(150)을 이용하여 전기적으로 연결하는 실장단계(S80)를 포함할 수 있다.
그리고, 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지(10) 제조방법은, 제2 노광영역(32)을 형성하는 단계(S30) 이전에, 전도성비아를 형성하는 단계(S20)를 더 포함할 수 있다. 전도성비아를 형성하는 단계(S20)는, 비아홀(101)에 대응하는 크기로 기판(100)의 상면(100a)에서 하면(100b)까지 노광하여 제1 노광영역(31)을 형성하는 단계(S21), 기판(100)에 열을 가하여 제1 노광영역(31)을 결정화하여 제1 결정영역(41)을 형성하는 제1 열처리 단계(S22), 및 제1 결정영역(41)을 식각하여 제거하는 제1 제거 단계(S23)를 포함할 수 있다.
도 6에서 도 13은 본 발명의 일실시예에 따른 감광성 유리를 이용한 반도체 패키지(10) 제조방법의 각 단계를 나타낸 도면이다. 도 4를 함께 참조한다.
도 6은 감광성 유리 재질의 기판(100)을 나타내는 도면이다. 도 5에 도시된 바와같이, 먼저 감광성 유리로 형성된 기판(100)을 준비하는 단계(S10)를 수행한다. 하나의 기판(100)에 복수의 반도체 패키지를 동시에 형성하고, 반도체 패키지 사이의 경계를 절단하여 각각의 반도체 패키지를 제조할 수 있다.
도 7은 기판(100)에 비아홀(101)이 형성될 영역을 노광하는 과정을 나타낸 도면이다. 도 7에 도시된 바와 같이, 제1 노광영역(31)을 형성하는 단계(S21)는 마스크를 이용하여 기판(100)을 노광한다. 제1 마스크(21)는 비아홀(101)이 형성될 영역을 노출하고, 비아홀(101)이 형성되지 않는 영역은 커버한다. 비아홀(101)은 하나 이상 형성될 수 있으므로 제1 마스크(21)에서 노출된 부분은 하나 이상 존재할 수 있다. 노광은 자외선(UV)을 이용하여 수행될 수 있다. 제1 노광영역(31)은 비아홀(101)이 형성될 위치에, 비아홀(101)에 대응하는 크기로, 기판(100)의 상면(100a)에서 하면(100b)까지 형성된다. 제1 노광영역(31)은 하나 이상 형성될 수 있다.
도 8은 제1 열처리 단계(S22)를 수행한 기판(100)을 나타낸 도면이다. 도 7 및 도 8을 함께 참조한다. 도 7에 도시된 바와 같이, 제1 열처리 단계(S22)를 수행하면 제1 노광영역(31)이 제1 결정역역(41)으로 형성된다. 제1 열처리 단계(S22)에서 기판(100)에 열을 가하면 제1 노광영역(31)의 감광성 유리는 결정화가 일어나서 제1 결정영역(41)으로 변화한다.
제1 제거 단계(S23)는 제1 결정영역(41)을 식각하여 기판(100)에 비아홀(101)을 형성하는 것이다. 기판(100)을 식각하면 결정화된 제1 결정영역(41)과 결정화되지 않은 기판(100)의 나머지 부분의 식각 속도 차이로 인하여 제1 결정영역(41)이 먼저 제거된다. 제1 결정영역(41)이 제거되면, 도 8에 도시된 바와 같은 비아홀(101)이 형성된다.
도 9는 제1 제거단계가 수행된 이후에, 기판(100)에 캐비티(102)가 형성될 영역을 노광하는 과정을 나타낸 도면이다. 도 8 및 도 9를 함께 참조한다. 도 9에 도시된 바와 같이, 제1 결정영역(41)이 제거되면서 기판(100)에 비아홀(101)이 형성된다.
일반적인 유리를 식각하는 경우 유리의 비등방성 식각특성으로 인해 식각 깊이와 식각 영역의 조절이 어렵다. 이에 비하여, 본 발명은 감광성 유리를 사용함으로서 노광과 열처리에 의해 결정화된 영역의 유리를 쉽고 정확하게 제거가 가능하다.
제2 노광영역(32)을 형성하는 단계(S30)는 마스크를 이용하여 캐비티(102)가 형성될 영역을 노광한다. 제2 마스크(22)는 캐비티(102)가 형성될 영역을 노출하고, 캐비티(102)가 형성되지 않는 영역 및 폴(104)이 형성될 영역은 커버한다. 폴(104)은 하나 이상 형성될 수 있으므로 제2 마스크(22)에서 캐비티(102)가 형성될 영역 내에 커버된 부분이 하나 이상 존재할 수 있다. 캐비티(102)는 하나 이상 형성될 수 있으므로, 제2 마스크(22)에서 캐비티(102)가 형성될 영역을 노출하는 부분은 하나 이상 존재할 수 있다. 노광은 자외선(UV)을 이용하여 수행될 수 있다. 제2 노광영역(32)은 노광 시간을 조절하여 정해진 깊이만큼 수행될 수 있다. 제2 노광영역(32)은 기판(100)의 상면(100a)에서 폴(104)의 높이에 해당하는 깊이까지 형성될 수 있다. 제2 노광영역(32)에서 캐비티(102)가 형성될 영역의 폭(즉 캐비티의 폭(W4))은 폴(104)의 폭(W1), 폴(104)과 기판(100) 사이의 간격(D1), 신호라인(121)의 폭(W2), 신호라인(121)과 그라운드라인(122a, 122b) 사이의 간격(D2), 그라운드라인(122a, 122b)의 일측이 신호라인(121) 방향으로 돌출되는 폭(W3)을 고려하여 형성될 수 있다.
도 10은 기판(100)에 칩수용부(103)가 형성될 영역을 노광하는 과정을 나타낸 도면이다. 기판(100)에 제2 노광영역(32)을 형성하고, 기판(100)의 다른 위치에 제3 노광영역(33)을 곧바로 형성할 수 있다. 도 10에 도시된 바와 같이, 제3 노광영역(33)을 형성하는 단계(S40)는 마스크를 이용하여 캐비티(102)가 형성될 영역을 노광한다. 제3 마스크(23)는 칩수용부(103)가 형성될 영역을 노출하고, 칩수용부(103)가 형성되지 않는 영역은 커버한다. 칩수용부(103)는 하나 이상 형성될 수 있으므로 제3 마스크(23)에서 칩수용부(103)가 형성될 영역을 노출하는 부분이 하나 이상 존재할 수 있다. 노광은 자외선(UV)을 이용하여 수행될 수 있다. 제3 노광영역(33)은 기판(100)의 상면(100a)에서 하면(100b)까지 형성될 수 있다.
도 11은 제2 열처리 단계(S50)를 수행한 다음 전송선로(120) 형성단계(S60)를 수행한 기판(100)을 나타낸 도면이다. 도 10 및 도 11을 함께 참조한다. 도 11에 도시된 바와 같이, 제2 열처리 단계(S50)를 수행하면 제2 노광영역(32)이 제2 결정영역(42)으로 형성된다. 그리고, 제3 노광영역(33)이 제3 결정영역(43)으로 형성된다. 제2 열처리 단계(S50)에서 기판(100)에 열을 가하면 제2 노광영역(32)의 감광성 유리와 제3 노광영역(33)의 감광성 유리는 결정화가 일어나서 제2 결정영역(42)과 제3 결정영역(43)으로 변화한다.
전송선로(120) 형성단계(S60)는 기판(100) 상에 전기신호가 흐르는 전극패턴을 형성하는 것이다. 전송선로(120) 형성단계(S60)에서 기판(100) 상에 신호라인(121)을 형성한다. 신호라인(121)은 제2 결정영역(42)의 내부에 존재하는 폴(104)이 형성될 영역을 덮도록 형성된다. 그리고, 신호라인(121)은 일단과 타단이 기판(100) 상에 위치하도록 형성될 수 있다. 신호라인(121)은 금속층을 형성하는 알려진 공정을 이용하여 수행될 수 있다. 신호라인(121)은 구리(Cu), 알루미늄(Al), 은(Ag) 등의 전기전도성을 갖는 금속이나, 이러한 금속을 포함하는 합금, 전도성 고분자 등의 전기전도성을 갖는 재료을 이용하여 형성될 수 있다.
신호라인(121)을 형성하는 단계는 신호라인(121)을 형성하면서 비아홀(101)의 내측면에 도전층(131)을 더 형성할 수 있다. 비아홀(101)의 내부에 전기전도성을 갖는 재료를 충진하거나 전기전도성을 갖는 층을 형성하여, 전도성 비아를 형성한다. 비아홀(101)의 내부에 형성되는 도전층(131)은 기판(100)의 상면(100a)에서 하면(100b)까지 이어지도록 형성될 수 있다. 비아홀(101)의 내측면에 도전층(131)을 형성하는 것은 기판(100)의 상면(100a)에 신호라인(121)을 형성하는 과정과 함께 또는 별도로 수행될 수 있다.
신호라인(121)을 형성하는 단계는 기판(100)의 상면(100a)에 신호라인(121)의 일측면을 따라 일정한 간격으로 이격되도록 형성되는 제1 그라운드라인(122a)을 더 형성하고, 기판(100)의 상면(100a)에 신호라인(121)의 타측면을 따라 일정한 간격으로 이격되도록 형성되는 제2 그라운드라인(122b)을 더 형성할 수 있다. 제1 그라운드라인(122a) 및 제2 그라운드라인(122b)은 신호라인(121)과 함께 형성될 수 있다. 제1 그라운드라인(122a)은 신호라인(121)과 일정간격 이격되어 신호라인(121)의 일측면을 따라 형성되되, 제2 결정영역(42) 상에 일측이 형성되고 타측이 기판(100) 상에 형성될 수 있다. 유사하게, 제2 그라운드라인(122b)은 신호라인(121)과 일정간격 이격되어 신호라인(121)의 타측면을 따라 형성되되, 제2 결정영역(42) 상에 일측이 형성되고 타측이 기판(100) 상에 형성될 수 있다.
신호라인(121)을 형성하는 단계는 기판(100)의 하면(100b)의 일부와 제3 결정영역(43)의 하면을 커버하도록 방열층(140)을 더 형성할 수 있다. 방열층(140)은 열전도도가 높은 금속, 합금 등의 재질로 형성될 수 있다. 방열층(140)은 신호라인(121)과 동일한 재질이나 다른 재질로 형성될 수 있다. 방열층(140)을 형성하는 것은 기판(100)의 상면(100a)에 신호라인(121)을 형성하는 과정과 함께 또는 별도로 수행될 수 있다.
전송선로(120) 형성단계(S60)는 신호라인(121), 제1 및 제2 그라운드라인(122b), 비아홀(101) 내부의 도전층(131), 기판(100) 하면의 방열층(140)을 따로 또는 동시에 형성할 수 있다. 전송선로(120) 형성단계(S60)에서 양면 도금 공정을 이용하여 신호라인(121), 그라운드라인, 비아홀(101) 내부의 도전층(131), 방열층(140)을 함께 형성할 수 있다. 전송선로(120) 형성단계(S60)에서 외부 회로와 연결되기 위한 전극패턴 또는 단자를 더 형성할 수 있다. 기판(100)의 하면(100b)에 외부 회로와 접속하기 위한 접속단자를 더 형성할 수 있다.
도 12는 제2 제거 단계(S70)를 수행한 상태를 나타내는 도면이다. 도 12에 도시된 바와 같이, 제2 제거 단계(S70)는 제2 결정영역(42)과 제3 결정영역(43)을 식각하여 제거하고 캐비티(102)와 칩수용부(103)를 형성하는 과정이다. 제2 제거 단계(S70)에서 제2 결정영역(42)이 제거되면 기판(100)의 상면(100a)에 캐비티(102)가 형성되고, 캐비티(102) 내에 기판(100)의 일부로서 제거되지 않은 부분인 폴(104)이 형성된다. 제2 결정영역(42)은 신호라인(121) 또는 제1 그라운드라인(122a), 제2 그라운드라인(122b)으로 커버되지 않고 노출된 부분으로 식각이 수행된다. 제2 결정영역(42)이 제거됨에 따라 신호라인(121)은 기판(100)과 폴(104)에 의해 지지되어 공기중에 현수된다. 그리고 제1 그라운드라인(122a)과 제2 그라운드라인(122b)의 일측은 캐비티(102) 상에 떠 있게 된다.
제2 제거 단계(S70)에서 제3 결정영역(43)이 제거되면 기판(100)에 칩수용부(103)가 형성된다. 칩수용부(103)는 기판(100)의 상면(100a)에서 하면(100b)까지 관통하는 홀 형상으로 형성될 수 있다. 그리고 칩수용부(103)의 아래에는 방열층(140)이 위치할 수 있다. 제3 결정영역(43)은 기판(100)의 상부에서부터 하부까지 식각이 진행될 수 있다.
제2 제거 단계(S70)는 크기와 형상이 다른 제2 결정영역(42)과 제3 결정영역(43)을 함께 제거할 수 있다. 이는 결정화된 감광성 유리 기판(100)의 식각속도가 결정화되지 않은 감광성 유리 기판(100)의 식각속도보다 매우 빠르기 때문에 가능하다. 즉, 서로 크기와 형태가 다른 결정 영역을 한번의 식각 과정에서 동시에 제거할 수 있다. 그렇기 때문에 하나의 기판(100)에 여러번의 선택적 노광을 수행할 수 있고, 각기 다른 노광 조건으로 복수의 노광을 수행하고, 동시에 식각을 수행할 수 있다. 따라서 캐비티(102)와 칩수용부(103)와 같이 다른 깊이의 공간을 형성할 수 있다.
도 13은 실장 단계를 수행한 반도체 패키지를 나타낸 도면이다. 도 13에 도시된 바와 같이, 기판(100)의 칩수용부(103)에 반도체칩(110)을 실장하고 반도체칩(110)의 접속패드(111)와 기판(100) 상의 전극패턴을 와이어본딩(150)으로 연결한다. 칩수용부(103)의 하면에는 방열층(140)이 형성되어 방열층(140)이 반도체칩(110)을 지지한다. 따라서, 반도체칩(110)을 실장할 때 반도체칩(110)을 고정하기 위한 추가 구성요소가 필요하지 않다.
상술한 감광성 유리를 이용한 반도체 패키지(10) 제조방법은, 감광성 유리의 결정화된 영역과 나머지 영역의 식각 속도 차이를 이용하여 비아홀(101), 캐비티(102), 칩수용부(103)를 형성하므로 정밀한 형상을 제조할 수 있다. 그리고, 노광 시간을 조절하여 기판(100)의 상면(100a)에서 정해진 깊이까지 노광영역을 형성하고, 다른 위치에 깊이가 다른 노광영역을 형성한 다음, 한번의 식각 과정을 이용하여 깊이와 형태가 다른 공간을 형성할 수 있다. 이러한 과정은 기존의 실리콘 기판(100)을 이용한 패키징 공정에 비하여 제조공정이 쉽고 간단하며, 미세 가공이 가능하므로 회로의 집적도를 향상시킬 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으며, 실시예는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
10: 감광성 유리를 이용한 반도체 패키지
100: 기판 100a: 기판의 상면
100b: 기판의 하면 101: 비아홀
102: 캐비티 W4: 캐비티의 폭
102a: 제1 캐비티 102b: 제2 캐비티
103: 칩수용부 104: 폴
W1: 폴의 폭 D1: 폴과 기판 사이의 간격
105: 월 110: 반도체칩
111: 접속패드 112: 그라운드패드
120: 전송선로 121: 신호라인
W2: 신호라인의 폭 D2: 신호라인과 그라운드라인 사이의 간격
122a: 제1 그라운드라인 122b: 제2 그라운드라인
W3: 그라운드라인이 돌출된 폭 130: 전도성비아
131: 도전층 140: 방열층
150: 와이어본딩 21: 제1 마스크
22: 제2 마스크 23: 제3 마스크
31: 제1 노광영역 32: 제2 노광영역
33: 제3 노광영역 41: 제1 결정영역
42: 제2 결정영역 43: 제3 결정영역

Claims (12)

  1. 칩수용부를 포함하는 감광성 유리로 형성된 기판;
    상기 칩수용부에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩;
    상기 기판에 형성되되 적어도 일부가 상기 기판과 이격되도록 현수되고, 상기 반도체칩과 전기적으로 연결되는 전송선로를 포함하는, 감광성 유리를 이용한 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 전송선로는
    전기신호를 전달하는 신호라인을 포함하고,
    상기 신호라인은
    상기 기판의 상면에서 하면 방향으로 정해진 깊이로 형성된 캐비티에 의해 둘러싸인 폴로 지지되어 공기중에 현수되는, 감광성 유리를 이용한 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 폴은
    상기 폴의 폭이 상기 신호라인의 폭보다 작게 형성되는, 감광성 유리를 이용한 반도체 패키지.
  4. 청구항 2에 있어서,
    상기 폴은
    상기 신호라인을 따라 서로 이격되어 복수개 형성되는, 감광성 유리를 이용한 반도체 패키지.
  5. 청구항 2에 있어서,
    상기 신호라인은
    상기 기판의 상면에서 하면 방향으로 정해진 깊이로 형성되고 서로 이격되며 나란히 형성된 제1 캐비티와 제2 캐비티에 의해, 상기 제1 캐비티와 제2 캐비티 사이에 형성된 월에 의해 지지되어 공기중에 현수되는, 감광성 유리를 이용한 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 반도체칩의 후면, 상기 기판의 하면의 일부를 커버하는 방열층을 더 포함하는, 감광성 유리를 이용한 반도체 패키지.
  7. 청구항 2에 있어서,
    상기 전송선로는
    상기 기판에 상기 신호라인의 일측면을 따라 일정한 간격으로 이격되도록 형성되는 제1 그라운드라인; 및
    상기 기판에 상기 신호라인의 타측면을 따라 일정한 간격으로 이격되도록 형성되는 제2 그라운드라인을 더 포함하는, 감광성 유리를 이용한 반도체 패키지.
  8. 청구항 7에 있어서,
    상기 기판의 상면에서 하면까지 관통하는 전도성비아를 더 포함하고,
    상기 제1 그라운드라인은
    상기 기판의 상면에 상기 신호라인의 일측면을 따라 일정한 간격으로 이격되도록 형성되며, 상기 기판에 형성된 전도성비아에 연결되어 상기 기판의 하면의 그라운드와 연결되며,
    상기 제2 그라운드라인은
    상기 기판의 상면에 상기 신호라인의 타측면을 따라 일정한 간격으로 이격되도록 형성되며, 상기 기판에 형성된 전도성비아에 연결되어 상기 기판의 하면의 그라운드와 연결되는, 감광성 유리를 이용한 반도체 패키지.
  9. 감광성 유리로 형성된 기판을 준비하는 단계;
    폴이 형성될 영역을 제외하고 상기 기판의 상면에서 하면 방향으로 정해진 깊이까지 노광된 제2 노광영역을 형성하는 단계;
    반도체칩에 대응하는 크기로 상기 기판의 상면에서 하면까지 이어지는 제3 노광영역을 형성하는 단계;
    상기 기판에 열을 가하여 상기 제2 노광영역이 결정화되어 제2 결정영역이 형성되고, 제3 노광영역이 결정화되어 제3 결정영역이 형성되는 제2 열처리 단계;
    상기 기판의 상면에 상기 폴이 형성될 영역을 커버하도록 신호라인을 형성하는 전송선로 형성단계;
    상기 제2 결정영역을 식각하여 폴을 둘러싸는 캐비티를 형성하고, 상기 제3 결정영역을 식각하여 칩수용부를 형성하는 제2 제거 단계;
    상기 칩수용부에 반도체칩을 실장하고 상기 신호라인과 상기 반도체칩의 접속패드를 와이어 본딩을 이용하여 전기적으로 연결하는 실장단계를 포함하는, 감광성 유리를 이용한 반도체 패키지 제조방법.
  10. 청구항 9에 있어서,
    상기 제2 노광영역을 형성하는 단계 이전에, 전도성비아를 형성하는 단계를 더 포함하며,
    상기 전도성비아를 형성하는 단계는
    비아홀에 대응하는 크기로 상기 기판의 상면에서 하면까지 노광하여 제1 노광영역을 형성하는 단계;
    상기 기판에 열을 가하여 상기 제1 노광영역을 결정화하여 제1 결정영역을 형성하는 제1 열처리 단계; 및
    상기 제1 결정영역을 식각하는 제1 제거 단계를 포함하고,
    상기 신호라인을 형성하는 단계는
    상기 신호라인을 형성하면서 상기 비아홀의 내측면에 도전층을 더 형성하는, 감광성 유리를 이용한 반도체 패키지 제조방법.
  11. 청구항 10에 있어서,
    상기 신호라인을 형성하는 단계는
    상기 기판의 상면에 상기 신호라인의 일측면을 따라 일정한 간격으로 이격되도록 형성되는 제1 그라운드라인을 더 형성하고,
    상기 기판의 상면에 상기 신호라인의 타측면을 따라 일정한 간격으로 이격되도록 형성되는 제2 그라운드라인을 더 형성하는, 감광성 유리를 이용한 반도체 패키지 제조방법.
  12. 청구항 11에 있어서,
    상기 신호라인을 형성하는 단계는
    상기 기판의 하면의 일부와 상기 제3 결정영역의 하면을 커버하도록 방열층을 더 형성하는, 감광성 유리를 이용한 반도체 패키지 제조방법.
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