JP4503632B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は金属基板を用いた樹脂封止型のＬＳＩ（大規模集積回路）等の半導体装置の製造方法に係わり、特に、ＳＯＮ（Small Outline Non-Leaded Package），ＱＦＮ（Quad Flat Non-Leaded Package）のように、パッケージの側方に意図的に外部電極端子を突出させることなく実装面側に外部電極端子を露出させる半導体装置（ノンリード型半導体装置）の製造に適用して有効な技術に関する。
樹脂封止型半導体装置は、その製造においてリードフレームが使用される。リードフレームは、金属板を精密プレスによる打ち抜きやエッチングによって所望パターンに形成することによって製造される。リードフレームは半導体素子（半導体チップ）を固定するためのタブ，ダイパッド等と呼称される支持部や、前記支持部の周囲に先端（内端）を臨ませる複数のリードを有する。前記タブはリードフレームの枠部から延在するタブ吊りリードによって支持されている。
このようなリードフレームを使用して樹脂封止型半導体装置を製造する場合、前記リードフレームのタブ上に半導体チップを固定するとともに、前記半導体チップの電極と前記リードの先端を導電性のワイヤで接続し、その後ワイヤや半導体チップを含むリード内端側を絶縁性の樹脂（レジン）で封止して空隙を埋めて封止体（樹脂封止体：パッケージ）を形成し、ついで不要なリードフレーム部分を切断除去するとともにパッケージから突出するリードやタブ吊りリードを切断する。
一方、リードフレームを用いて製造する樹脂封止型半導体装置の一つとして、リードフレームの一面（主面）側に片面モールドを行ってパッケージを形成し、パッケージの一面に外部電極端子であるリードを露出させる半導体装置構造（ノンリード型半導体装置）が知られている。この半導体装置は、パッケージの一面の両側縁にリードを露出させるＳＯＮや、四角形状のパッケージの一面の４辺側にリードを露出させるＱＦＮが知られている。
特開2000-286376 号公報には、四角形のアイランドの４隅をそれぞれ吊りリードで吊り、隣接する吊りリードを繋ぎ前記アイランドを一重に囲むように配置される連結体と、前記一重の連結体の内側からアイランドに向かう第１の接続片を等間隔に突出させるとともに、連結体から外に向かって第２の接続片を突出させるフレームを使用するノンリード型の半導体装置の製造方法が開示されている。前記第１の接続片と第２の接続片は千鳥足跡状の配置になっている。
このフレームを用いる半導体装置の製造においては、アイランド上に半導体チップを固定し、半導体チップの表面のボンディングパッドと第１の接続片及び第２の接続片を金属細線を介して固定し、半導体チップや金属細線を樹脂封止体で被い、連結体に沿い連結体を除去するようにダイシングで切断して第１の接続片と第２の接続片を分離し、必要に応じて前記溝を樹脂で埋め、その後フレームと樹脂封止体を切断（フルカット）してノンリード型の半導体装置を製造する。また、アイランドはチップよりも大きくあるいは小さく形成される。
一方、特開2000-216280 号公報には、フレーム本体の一面側に突出形成されたランド構成体を格子状に配置したターミナルランドフレームを用いてノンリード型の半導体装置を製造する技術が開示されている。ランド構成体はフレーム本体を打ち抜き加工によって突出させることによって形成され、打ち抜き方向に対してさらに剪断力を加えることによって打ち抜きの段差部分が破断して、フレーム本体からランド構成体が分離できるようになっている。
ランド構成体の突出面の表面には溝部が形成され、ランド構成体の窪み面の中央には表面が平坦となる突出部が形成されている。この突出部の平坦面は半導体装置の外部電極端子の実装面を形成することになる。また、前記溝部には封止用の樹脂が食い込み、外部電極端子を構成するランド構成体と樹脂との密着性を向上させるようになっている。
このようなターミナルランドフレームを用いる半導体装置の製造においては、１乃至複数のランド構成体の突出面上に導電性接着剤または絶縁性ペーストで半導体素子を接合し、半導体素子の電極と半導体素子の周囲に位置するランド構成体を金属細線で電気的に接続し、ターミナルランドフレームの主面側を樹脂で封止（片面モールド）して半導体素子及び金属細線等を樹脂層で被い、所定箇所の樹脂層部分を切断して個別化し、ターミナルランドフレームを固定した状態でターミナルランドフレームの裏面からランド構成体を押圧してランド構成体の段差部分で破断させてノンリード型の半導体装置を製造する。
特開２０００−２８６３７６号公報 特開２０００−２１６２８０号公報
半導体装置の小型化、外部電極端子となるリードのリード曲がり防止等の観点から片面モールドによるＳＯＮやＱＦＮ等のノンリード型半導体装置が使用されている。ノンリード型半導体装置は、パッケージの一面に露出するリード面が実装面となることから、パッケージの側面からリードを突出させるＳＯＰ（Small Outline Package)やＱＦＰ等の半導体装置に比較して、実装面積が小さい。
ＱＦＮのようなノンリード型半導体装置は、実装面側の外部電極端子の配列は一列構造である。このため、外部電極端子の数（ピン数とも呼称）が多くなると、リードがパッケージの周囲に沿って一列に並ぶ構造では、半導体素子（半導体チップ）のサイズに比較してパッケージのサイズが大きくなる。そこで、パッケージサイズの小型化を目的として、前記文献で示すような半導体装置製造技術が開発されている。
前者の公知例（特開2000-286376 号）では、半導体チップが固定されるアイランド（チップ固定部）を支持する吊りリードを有するとともに、隣接する吊りリードを連結する連結体の内側と外側に交互に外部電極端子となる接続片（第１の接続片，第２の接続片）を有する構造となっている。そして、連結体の幅よりも幅が広いダイシングブレードを連結体の延在方向に沿って移動させながら連結体を切断する。
しかし、連結体から外れるフレームの４隅は接続片が配置されない空いた領域となり、フレームの有効利用が図られていない。このフレームの有効利用と言う観点からすれば、吊りリードが設けられる領域には外部電極端子が形成できない難点がある。
一方、アイランドに向かって延在する第１の接続片は片持梁構造となっている。このため、上下型からなるモールド金型にフレームを型締めして行うモールド時、片持梁構造の第１の接続片の先端が下型のパーティング面に密着しない場合もある。この密着不良部分には、モールド時に樹脂が入り込み、外部電極端子の実装面となる面に樹脂が付着（樹脂バリ）する。この樹脂バリはそのままでは実装不良を起こすため、半導体装置の製造工程として樹脂バリ除去工程が新たに必要となり、製造コストの低減が妨げられる。なお、アイランドを連結体で二重に囲む構造では、連結体から突出する全ての接続片は片持梁構造となり、樹脂バリの問題はさらに大きくなる。
他方、第１の接続片と第２の接続片は千鳥足跡状に配置されていることから、３列目以上の場合、切断箇所と同一軸の部分に発生するため、その部分（主に４コーナー部）は外部端子として使用する事が困難となる問題がある。
後者の公知例（特開2000-216280 号）では、フレーム本体を打ち抜き加工によって部分的に突出させて形成したランド構成体を半導体装置の外部電極端子等にするものである。この外部電極端子は、所定箇所の封止樹脂部分を切断して個別化した半導体装置の最終製造段階において、ターミナルランドフレームを固定した状態でターミナルランドフレームの裏面からランド構成体をランド構成体を形成する際の打ち抜き方向に再度押圧してランド構成体の段差部分で破断させてノンリード型の半導体装置を製造する。
しかし、外部電極端子となるランド構成体は打ち抜きによって形成するため、そのサイズ形状は高精度にはでき難くばらつきやすい。また、ランド構成体を押圧して剪断によって外部電極端子を形成する場合も、剪断によって外部電極端子の外形が決められるため、破断位置も高精度にはでき難くなる。この結果、外部電極端子の外形形状，寸法，位置がばらつきやすくなる。従って、実装の信頼性が低くなる。
また、外部電極端子は押圧による破断（剪断）によって形成されるため、縁に突起（バリ）が発生しやすくなる。この突起（バリ）は、半導体装置の半田実装において確実な実装が行えなくなるばかりでなく、突起に起因して隣接する外部電極端子同士間が電気的に接触したりし好ましくない。
本発明の目的は、小型のノンリード型の樹脂封止型の半導体装置を製造できる半導体装置の製造方法を提供することにある。
本発明の他の目的は、外部電極端子数を多くすることができるノンリード型の半導体装置の製造方法を提供することにある。
本発明の他の目的は、半導体装置の辺に沿って２列以上外部電極端子を配置することができるノンリード型の半導体装置の製造方法を提供することにある。
本発明の他の目的は、外部電極端子の形状や寸法精度を高精度に形成することができるノンリード型の半導体装置の製造方法を提供することにある。
本発明の他の目的は、実装の信頼性が高いノンリード型の半導体装置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）銅板や銅合金板のような導電性の平坦な基板（金属板）を用意する工程と、前記基板の主面の所定箇所にそれぞれ半導体素子を絶縁性の接着剤で固定する工程と、前記半導体素子の表面の各電極と前記半導体素子から外れた前記基板の所定の区画部分を導電性のワイヤで電気的に接続する工程と、前記基板の主面の略全域に絶縁性の樹脂層を形成して前記半導体素子及び前記ワイヤを被う工程と、前記基板を基板の裏面側から選択的に除去して少なくとも一部が外部電極端子となる電気的に独立した区画部分（区画領域）を複数形成する工程と、前記樹脂層を選択的に除去して、前記半導体素子と前記半導体素子の周囲に位置する複数の区画部分を含む領域ごとに個片化する工程によってノンリード型の樹脂封止型半導体装置を製造する。
例えば、基板を碁盤の目のように区画部分（区画領域）を想定し、複数の区画部分による矩形領域を単位基板部分（単位基板領域）とする。この単位基板部分は基板に縦横に配置するものとする。そして、例えば、各単位基板部分の中央に半導体素子を固定するとともに、この半導体素子の電極と半導体素子から外れた所定の区画部分をワイヤで接続する。ワイヤが接続される区画部分は半導体素子の外側に２列以上あるようにしておく。つぎに、半導体素子やワイヤを被う樹脂層をトランスファモールドによる片面モールドによって均一の厚さに形成する。つぎに、樹脂層の表面全域に支持部材としのテープを貼り付ける。つぎに、基板を縦横に切断させて各区画部分を電気的に分離させる。分離した区画部分の多くはノンリード型半導体装置の実装用の外部電極端子となる。つぎに、単位基板領域を相互に独立させるべく樹脂層を縦横に切断する。つぎに、テープを剥離することによって複数のノンリード型半導体装置を製造する。前記基板及び樹脂層の選択的除去（分離）は、例えばダイシングブレードによる格子縞状の切断によって行う。
また、半導体素子の固定前、半導体素子に塞がれる半導体素子の下に位置する区画部分と半導体素子の外側に位置しかつワイヤが接続される区画部分を導電性のワイヤで接続しておく。そして、半導体素子の固定時、半導体素子を基板に接着する接着剤中に前記ワイヤを押し潰すようにして半導体素子を固定する。
（２）上記（１）の構成において、平坦な導電性の基板の一面にエッチングによって縦横に複数の溝を設けて碁盤の目状に溝に囲まれた区画部分（区画領域）を形成するとともに、複数の区画部分を含む矩形領域をノンリード型半導体装置を形成するための単位基板部分（単位基板領域）とする。この単位基板部分は基板に縦横に整列形成（マトリックス状配置）されることになる。
このような基板を使用するノンリード型の半導体装置の製造方法は以下のようになる。溝が存在する面または溝が存在しない面の各単位基板部分に半導体素子を固定する。例えば、単位基板部分の中央に半導体素子を固定する。半導体素子の外側には複数列（２列以上）の区画部分が位置するように基板は形成されている。つぎに、半導体素子の電極と半導体素子の外側に位置する所定の区画部分または所定の区画部分の裏面とをワイヤで接続する。つぎに、半導体素子及びワイヤを被うようにトランスファモールドによる片面モールドで均一な厚さの樹脂層を形成する。つぎに、樹脂層の表面全域にテープを貼り付ける。その後、ダイシングブレードを溝の延在方向に沿って相対的に移動させながら溝底を切断し、基板の分離、即ち区画領域の分離を行う。つぎに、単位基板部分を相互に独立させるべく樹脂層を縦横に切断する。独立した単位基板部分はテープに支持されている。つぎに、テープを剥離することによって複数のノンリード型半導体装置を製造する。
半導体素子の周縁部分を支持する区画部分の厚さに比較して半導体素子の中央寄りの領域の区画部分を薄くしたり、あるいは無くし、半導体装置において半導体素子の下方部分の実装面と実装基板との間に所定の隙間を発生させる（スタンドオフ構造）。
また、溝が存在する面に半導体素子を固定する場合、区画部分の溝底の除去による分離を、基板を一定厚さ研磨やエッチングで除去するようにしてもよい。
エッチングを採用した半導体装置の製造方法は、
表面と、前記表面と反対側の裏面と、前記表面に形成されたチップ固定部分と、前記表面に形成された複数の溝と、前記複数の溝に囲まれた複数の区画部分とを有する金属基板を準備する工程と、
その主面に複数の電極を有する半導体チップを準備する工程と、
前記半導体チップを前記金属基板の表面側に形成された前記チップ固定部分に搭載する工程と、
前記半導体チップの電極と前記複数の溝に囲まれた複数の区画部分とを複数の導電性ワイヤで電気的に接続する工程と、
前記半導体チップ、前記複数の導電性ワイヤ、前記複数の溝の内部、及び前記複数の区画部分とを封止する樹脂体を形成する工程と、
前記樹脂体を形成する工程の後に、前記金属基板の裏面をエッチングすることにより、前記金属基板の複数の区画部分を互いに電気的に分離する工程と、
前記金属基板の複数の区画部分を互いに電気的に分離する工程の後に、前記エッチングにより露出した前記金属基板の複数の区画部分の裏面に、印刷法により半田層を形成する工程とを有することを特徴とする。
（３）上記（２）の構成において、平坦な導電性の基板の表裏面にエッチングによって相互に重なるように対面する縦横に延在する複数の溝を設けて碁盤の目状に溝に囲まれた区画部分を形成するとともに、複数の区画部分を含む矩形領域をノンリード型半導体装置を形成するための単位基板部分（単位基板領域）とする。この単位基板部分は基板に縦横に整列形成されることになる。このような基板を使用するノンリード型の半導体装置の製造方法は、上記（２）の場合と異なり、常に溝が存在する面に半導体素子を固定することになる。
（４）上記（２）及び（３）の構成において基板における単位基板部分のパターンが異なる。単位基板部分は半導体素子を固定するタブと、このタブの各辺から平行に突出する複数のリードによって構成され、リードは隣接する他の単位基板部分のリードに連なるかあるいは基板枠に連なるようになる。単位基板部分は基板に縦横に整列配置形成（マトリックス状配置）されている。半導体装置の製造において、タブは半導体素子よりも大きい形態あるいは小さい形態（小タブ）が取られる。
単位基板部分がタブとリードで構成される構成では、以下の工程によってノンリード型の半導体装置を製造する。
即ち、導電性の基板をパターニングして、半導体素子を固定する矩形のタブと、このタブの所定の辺から相互に平行に延在し隣接する前記タブから延在するリードまたは基板枠に繋がりかつリードの途中にワイヤ接続領域を二箇所以上有する複数のリードとからなる単位基板部分を複数形成する工程と、
前記基板の主面側の各タブ上に半導体素子を接着剤を介してそれぞれ固定する工程と、
前記半導体素子の表面の各電極と、前記リードの所定の前記ワイヤ接続領域を導電性のワイヤで電気的に接続する工程と、
前記基板の主面側の略全域に絶縁性の樹脂層を形成して前記半導体素子及び前記ワイヤを被う工程と、
前記前記樹脂層の表面全域に１枚のテープを張り付ける工程と、
前記リードをリード幅全長に亘って選択的に除去して前記タブ、前記基板枠、前記隣接する単位基板領域のリード及び隣接するワイヤ接続領域と電気的に独立させて外部電極端子を形成する工程と、
前記樹脂層を選択的に除去して、前記単位基板部分を含む単位基板領域ごとに個片化するとともに、テープを剥離する工程とによってノンリード型の半導体装置を製造する。
前記リードの選択的除去部分は前記基板の縦横に沿う各直線上に位置するように形成しダイシングによって除去する。リードの選択的除去時、前記半導体素子の表面を除去しないように除去する。前記リードの選択的除去はリードの長さ方向に沿って複数箇所行われ、外部電極端子が半導体装置の縁に沿って２列以上になるように形成する。前記樹脂層はトランスファモールドによる片面モールドによって形成するが、基板がモールド型の載置面に密着するようにタブ面を真空吸引してモールド型の載置面に密着させながらトランスファモールドを行う。
前記（１）の手段によれば、（ａ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、外部電極端子を多くすることができる。
（ｂ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、半導体装置の小型化が達成できる。
（ｃ）外部電極端子は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子の形状や寸法精度を高精度に形成することができる。
（ｄ）外部電極端子は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子の周縁には切断による長い突起（加工バリ）は発生し難くなって電極平坦度が向上する。この結果、半田等を用いて実装基板にノンリード型半導体装置を実装した場合、前記突起による外部電極端子の実装基板のランド（配線）との接続不良が起き難くなり、実装強度の向上や実装の信頼性が向上する。
（ｅ）半導体素子に塞がれる領域の区画部分と、半導体素子の外側のワイヤが接続される区画部分をワイヤで接続した構造では、半導体素子の下の領域にも外部電極端子を配置できることになり、実装基板における配線パターン形成の余裕度が向上するばかりでなく、配線パターンの変更により実装基板の小型化も達成することができる。
（ｆ）１枚の金属板の切断で容易に区画部分（外部電極端子）を形成できるため、半導体装置の製造コストの低減が達成できる。
上記（２）の手段によれば、（ａ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、外部電極端子を多くすることができる。
（ｂ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、半導体装置の小型化が達成できる。
（ｃ）外部電極端子は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子の形状や寸法精度を高精度に形成することができる。
（ｄ）外部電極端子は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子の周縁には切断による長い突起（加工バリ）は発生し難くなって電極平坦度が向上する。この結果、半田等を用いて実装基板にノンリード型半導体装置を実装した場合、前記突起による外部電極端子の実装基板のランド（配線）との接続不良が起き難くなり、実装強度の向上や実装の信頼性が向上する。
（ｅ）１枚の金属板を縦横にダイシングブレードでダイシングするだけで複数の半導体装置の外部電極端子を形成できるため、半導体装置の製造コストの低減が達成できる。
（ｆ）基板に溝を設け、樹脂層形成後に溝底を除去することによって電気的に分離した区画領域を形成することができるので、区画部分の分離時間がより短時間になり半導体装置の製造時間の短縮が図れる。また、切断時間の短縮により、ダイシングブレードの磨耗も少なくなりブレードの寿命も長くなる。これらにより、半導体装置の製造コストの低減が達成できる。
（ｇ）溝はエッチングによって形成できることから、溝の縁に加工バリが発生しない。従って、溝が存在しない面に半導体素子を固定する製造方法の場合では、区画部分によって形成される外部電極端子の電極平坦度が良好になり、半導体装置の実装の信頼性が高くなる。
（ｈ）スタンドオフ構造とすることによって、実装時、仮に実装基板上に異物が存在していても支障が起きなくなる。
（ｉ）溝が存在する面に半導体素子を固定する場合、区画部分の溝底の除去による分離を、基板を一定厚さ研磨やエッチングで除去するようにしてもよい。この場合、外部電極端子の電極平坦度を良好とすることができる。
（ｊ）基板を縦横に分断する交差箇所に貫通孔を設けておくことによって、ダイシングブレードによる切断時間を短くすることができるとともに、ブレードの長寿命化が図れる。
（ｋ）溝が存在する面に半導体素子を固定する場合、半導体素子が固定される領域の溝を充填物で埋めることによって半導体素子と基板との間に空隙が発生しなくなり、半導体素子と基板との固定面に水分が溜まらなくなり、半導体装置の半田リフローによる実装時、前記水分の膨張に起因する実装不良が発生し難くなる。
上記（３）の手段によれば、上記（２）の構成による効果を有するとともに、（ａ）基板の表裏面に対面して溝を設け、基板の区画領域の分離時は、ダイシングブレードを溝の延在方向に沿って相対的に移動させながら表裏の溝の溝底を切断するだけであることから、区画部分の分離時間がより短時間になり半導体装置の製造時間の短縮が図れる。また、切断時間の短縮により、ダイシングブレードの磨耗も少なくなりブレードの寿命も長くなる。これらにより、半導体装置の製造コストの低減が達成できる。
上記（４）の手段によれば、（ａ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、外部電極端子を多くすることができる。
（ｂ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、半導体装置の小型化が達成できる。
（ｃ）外部電極端子は金属板（リード）をダイシングブレードによって数箇所で切断することによって形成することから、外部電極端子の形状や寸法精度を高精度に形成することができる。
（ｄ）外部電極端子は金属板（リード）をダイシングブレードによって数箇所で切断することによって形成することから、外部電極端子の周縁には切断による長い突起（加工バリ）は発生し難くなって電極平坦度が向上する。この結果、半田等を用いて実装基板にノンリード型半導体装置を実装した場合、前記突起による外部電極端子の実装基板のランド（配線）との接続不良が起き難くなり、実装強度の向上や実装の信頼性が向上する。
（ｅ）１枚の金属板を縦横にダイシングブレードでダイシングするだけで複数の半導体装置の外部電極端子を形成できるため、半導体装置の製造コストの低減が達成できる。
（ｆ）外部電極端子の形成はダイシングブレードでリードをその幅方向に切断することによって形成することができるので、切断時間の短縮が図れるとともに、切断時間が短いためダイシングブレードの磨耗も少なくなりブレードの寿命も長くなる。これらにより、半導体装置の製造コストの低減が達成できる。
（ｇ）トランスファモールドによる樹脂層の形成時、基板がモールド型の載置面に真空吸引によって密着することから、リード面も前記載置面に密着するため、タブの裏面及びリードの裏面に樹脂が回り込まなくなる。この結果、外部電極端子の実装面の樹脂による汚染が防止でき、実装の信頼性が高いノンリード型の半導体装置を製造することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。本発明は、ここに記載する全ての効果を達成する構成に限定する物ではなく、ここに記載する効果の一部を達成する構成も本発明の構成として含む物である。
（１）小型のノンリード型の半導体装置を提供することができる。
（２）外部電極端子数を多くできるノンリード型の半導体装置を提供することができる。
（３）半導体装置の辺に沿って２列以上外部電極端子を配置することができるノンリード型の半導体装置の製造方法を提供することができる。
（４）外部電極端子の形状や寸法精度を高精度に形成することができるノンリード型の半導体装置の製造方法を提供することができる。
（５）実装の信頼性が高いノンリード型の半導体装置を提供することができる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
図１乃至図１３は本発明の一実施形態（実施形態１）のノンリード型の樹脂封止型の半導体装置の製造方法に係わる図である。本実施形態１では、図１乃至図４に示すように、四角形の樹脂封止体３３の裏面に導電体（金属）からなる外部電極端子２が露出するノンリード型の半導体装置１の製造方法に本発明を適用した例について説明する。
本実施形態１では、図１及び図２に示すように、所定の厚さの矩形からなる樹脂封止体３の裏面（実装面側）に碁盤の目状に電気的に独立した区画部分（区画領域）４を有する構造となっている。本実施形態１では、四角形となる樹脂封止体３の各辺に沿って並ぶ２列の区画部分４を外部電極端子２として使用する半導体装置について説明する。
区画部分（区画領域）４は、例えば、縦横がそれぞれ０．５ｍｍとなる四角形である。また、区画領域４と区画領域４の間の隙間は、例えば、約０．１５ｍｍである。外部電極端子ピッチを０．５ｍｍとした場合は区画領域４は縦横の寸法がそれぞれ０．３５ｍｍとなる。樹脂封止体３内には半導体素子（半導体チップ）５が位置するとともに、この半導体素子５の電極６（図３参照）と、所定の区画部分４の樹脂封止体３で被われる面側は導電性のワイヤ７で電気的に接続されている。ワイヤ７も樹脂封止体３で被われている。
半導体素子５は複数の区画部分４に接着剤９で固定されている。接着剤９は導電性のものでも絶縁性のものでもよい。この例では導電性の接着剤、例えば、銀（Ａｇ）ペーストが使用されている。従って、例えば、半導体チップの区画部分４に接触する基板部分が電気的に使用されない層である場合は、半導体素子５に導電性の接着剤９を介して接続される各区画部分４は外部電極端子としては使用されない。しかし、この場合も実装用の端子としては使用可能である。また、この場合、後述する他の実施形態のように、半導体素子５の外側に位置するワイヤ７が接続された区画部分４と、半導体素子５に被われる下に位置する一部の区画部分４をワイヤや区画部分４を形成する材質部分で接続状態とすることによって、半導体素子５の下に位置する区画部分４も外部電極端子２として使用することができる。
また、半導体チップの区画部分４に接触する基板部分がグランド電位として使用される場合は、半導体素子５に接着剤９を介して接続された区画部分４は、外部電極端子２としてのグランド電極として使用できる。
接着剤９として絶縁性のものを使用すれば、半導体素子５に接着剤９を介して接続される各区画部分４はそれぞれ電気的に独立したものとなる。なお、外部電極端子２として使用されない区画部分４も半導体装置１の実装時半田等の接合材を用いて配線基板等に固定する構造とすることによって実装強度を高めることができる。また、放熱性の向上も可能となる。この構造においても、前述のように半導体素子５の外側に位置するワイヤ７が接続された区画部分４と、半導体素子５に被われる下に位置する一部の区画部分４をワイヤや区画部分４を形成する材質部分で接続状態とすることによって、半導体素子５の下に位置する区画部分４も外部電極端子２として使用することができる。
区画部分４のワイヤ７が接続される面（内面１０）には、図５に示すようにメッキ膜１１が設けられている。このメッキ膜１１は、ワイヤ７との接着性を良好とするために設けられるものである。例えば、ワイヤ７は、例えば、Ａｕ線が使用され、メッキ膜１１は、例えば、Ａｇメッキ膜，Ａｕメッキ膜またはＰｄメッキ膜となる。
また、区画部分４の裏面（実装面１２）には実装時使用する外装メッキ膜１３が設けられている。この外装メッキ膜１３は、半導体装置１をモジュール基板等の配線基板に実装する際使用する接合材との接合性（濡れ性）を良好にするため設けられるものである。接合材としてＰｂＳｎ半田を使用する場合は、外装メッキ膜１３はＰｂＳｎ半田メッキ膜が好ましく、本実施形態１ではＰｂＳｎ半田メッキ膜が使用されている。
本実施形態１では、半導体素子５の外側に位置する区画部分４は、矩形の樹脂封止体３の各辺に沿って２列となっている。また、この２列の区画部分４、即ち、外部電極端子２においては、図２及び図３に示すようにワイヤ７が接続されない外部電極端子も存在している。
図６は本実施形態１の半導体装置１を電子機器に組み込んだ状態、即ち、電子機器のマザーボードやモジュール基板等の配線基板１５に実装した状態を示す断面図である。多層配線構造からなる配線基板１５の主面には、配線１６の一部によって半導体装置１の各外部電極端子２に対応するランド１７が設けられている。そして、これらランド１７に半田（ＰｂＳｎ半田）１８を介して半導体装置１の外部電極端子２が電気的に接続されている。
つぎに、このような半導体装置の製造方法について説明する。即ち、半導体装置は、金属板からなる基板の一面に所定の間隔を隔てて半導体素子を固定した後、半導体素子の各電極と半導体素子の外側の所定の基板領域を導電性のワイヤで接続し、ついで基板の一面をトランスファモールドによる片面モールドによって一定厚さの樹脂層を形成して半導体素子やワイヤを被い、その後基板を格子縞状に縦横に切断して碁盤の目状に区画部分（区画領域）を形成し、さらに樹脂層を縦横に切断して個片化することによって製造される。そして、ワイヤ接続部分はいずれかの区画部分に接続されるようにする。また、個片化は、一つの半導体素子と、この半導体素子の周囲に位置する複数の区画部分を含む矩形領域ごとの分断となる。また、前記樹脂層を切断することによって半導体装置の樹脂封止体が形成されることになる。
つぎに、図７の工程断面図を参照しながら半導体装置の製造についてより具体的に説明する。工程断面図では、図が不明瞭となることからハッチングを入れない図を用いて説明する。なお、以下の各実施形態においても同様にハッチングを入れない図を用いて説明する場合もある。
ノンリード型の半導体装置の製造においては、最初に図７（ａ）に示すように、一枚の導電性の基板２０を用意する。この基板２０は、半導体装置の製造において通常使用される銅合金板、銅板、鉄−ニッケル合金板等の金属板からなっている。本実施形態１では、平坦な銅板を使用する。また、この基板２０は、図８に示すように、一度に複数の半導体装置を製造できる大きさの矩形状の平板（長方形板）となり、例えば、３行８列で２４個の半導体装置を製造できるものとなっている。また、基板２０の一面、即ち、半導体素子を固定する主面には、半導体素子の接合性やワイヤの接続性を向上させるため、図７では図示しないがＡｇからなるメッキ膜１１（図５参照）が設けられている。基板２０の厚さは、例えば、０．１２５〜０．２ｍｍの厚さとなっている。
つぎに、図７（ｂ）及び図８に示すように、図示しない常用のチップボンディング装置を用いて基板２０の主面に半導体素子５を固定する。半導体素子５は、図５に示すように、Ａｇペーストからなる接着剤９で固定する。この際、後工程のダイシングブレードによる基板２０の切断時、半導体素子５の裏面（固定面）を切断しないようにするため、接着剤９の厚さを例えば、３０〜１００μｍ程度と厚くし、ダイシングブレードの先端が接着剤９の中層で止まるようにする。このチップボンディングにおいて、半導体素子５は基板２０の主面に縦横に所定の間隔を隔てて整列配置（マトリックス状に配置）固定される。各半導体素子５の間には所定の間隔の領域が広がり、この領域が各半導体装置の外周縁となる。従って、基板２０は何らパターニングされていないが、前記各半導体素子の外周縁で囲まれる矩形の領域部分がノンリード型の半導体装置を一つ形成するための単位基板部分（単位基板領域）となる。
つぎに、図７（ｃ）及び図８に示すように、半導体素子５の表面の電極６（図３参照）と、半導体素子５の周囲に広がる矩形枠領域の所定の区画部分となる領域４を導電性のワイヤ７で接続する。ワイヤ７は例えば、金線を用い、図示しないワイヤボンディング装置を用いて行う。
つぎに、図７（ｄ）に示すように、半導体素子５及びワイヤ７を被うように、例えば、図示しないトランスファモールド装置を用いて、基板２０の主面上に絶縁性の樹脂による樹脂層３ａを形成する。樹脂層３ａは均一な厚さに形成され、半導体素子５やワイヤ７は隙間なく樹脂に被われることになる。この樹脂層３ａの厚さは半導体素子５やワイヤ７を被い、半導体装置の耐湿性を低下させないことを条件として、半導体装置の薄型化のために薄い程よい。樹脂層３ａを形成する絶縁性樹脂としては、例えばエポキシ樹脂が使用される。樹脂層３ａはトランスファモールド以外の樹脂充填方法で形成してもよい。即ち、マルチノズルを有するディスペンサによる塗布等によって形成してもよい。
つぎに、図７（ｅ）に示すように、基板２０の裏面に外装メッキ膜１３を形成する。図７（ｅ）では符号のみ示す。外装メッキ膜１３については図５に示されている。また、例えば、外装メッキ膜１３はＰｂＳｎ半田で形成され、例えば、電界メッキ法によって形成される。外装メッキ膜１３の厚さは５〜２０μｍ程度に形成される。
つぎに、図７（ｆ）に示すように、樹脂層３ａの表面全域に支持部材としてのテープ２１を貼りつける。その後、基板２０を上面となるようにしてダイシングブレード２２で基板２０を縦横に切断し、四角形（矩形）からなる区画部分４を形成する。ダイシングブレード２２による切断部分は、図４に示すように、格子縞になり、その間には碁盤の目状に区画部分４が形成されることになる。ダイシングブレード２２は、例えば、厚さ１５０μｍのものを用いる結果、一辺が０．５ｍｍの区画部分４が碁盤の目状に０．６５ｍｍピッチで形成される。このダイシングにおいては基板２０を確実に切断するため、ダイシングブレードの先端は基板２０を通り越す深さまでダイシングされるが、半導体素子５の裏面を切削しないようにする。このため、ダイシング溝底は半導体素子５を基板２０に固定する接着剤９の途中深さに位置するようにする。樹脂層３ａの内側の表層部分にダイシング溝が形成されても特に支障はない。
また、単位基板領域と単位基板領域との境は、前記ダイシングブレード２２で切断されるが、樹脂層３ａも同時に切断される。樹脂層３ａの切断によって個片化が図られ、テープ２１に貼り着いた状態ではあるが半導体装置１が複数製造される。半導体素子５やワイヤ７を被う樹脂層３ａは、この切断によって樹脂封止体３となる。
また、樹脂層３ａの切断ではテープ２１を完全に切断しないようにする。これは切断がＸＹ方向の２方向の切断であることから、一方向の切断の後も各部はテープ２１に保持されていることが望ましいことによる。
また、ダイシングブレード２２は１枚刃でもよく、また複数枚のブレードを有し、同時に平行に複数本の切断を行うダイシングブレードでもよい。
また、上記実施形態では区画部分４の形成時及び個片化の際、樹脂層３ａの表面全域に支持部材としてテープ２１を貼り付けてダイシングブレードで切断する例を説明したが、必ずしもこれに限定されるものではなく、テープ２１の代わりに固定用治具で樹脂層３ａを支持することもできる。
つぎに、図７（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が多数製造される。本実施形態１の半導体装置１は、外部電極端子２が半導体装置１の縁（辺）に沿ってそれぞれ２列になる構造になっている。
本実施形態１によれば以下の効果を有する。
（１）ノンリード型の半導体装置の周縁（辺）に沿って外部電極端子２を２列に配置する構造となることから、外部電極端子２を多くすることができる。
（２）外部電極端子を多く必要とするノンリード型の半導体装置では、樹脂封止体の一辺に沿って一列に外部電極端子を並べることから、樹脂封止体の一辺の長さを長くしなければならず、樹脂封止体が大きくなり、半導体装置が大型化するが、本実施形態１の場合は、半導体装置の各辺に沿って２列に外部電極端子２を配置する構成となることから、樹脂封止体３３を小さくでき、半導体装置１の小型化が達成できる。
（３）上記（１）及び（２）により、小さい樹脂封止体でも外部電極端子２の数を多くすることができ、多端子化が達成できる。これは多機能半導体装置としては望ましい。
（４）外部電極端子２は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子２の形状や寸法精度を高精度に形成することができる。
（５）外部電極端子２は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子２の周縁には切断による長い突起（加工バリ）は発生し難くなって電極平坦度が向上する。この結果、半田等を用いてマザーボード，モジュール基板，実装基板等の配線基板１５にノンリード型半導体装置１を実装した場合、前記突起による外部電極端子２の実装基板のランド（配線）１７との接続不良が起き難くなり、実装強度の向上や実装の信頼性が向上する。
（６）１枚の金属板の切断で容易に区画部分（外部電極端子）を形成できるため、半導体装置の製造コストの低減が達成できる。
（７）上記（１）〜（６）によれば、実装の信頼性が高く、小型で外部電極端子数の多いノンリード型の半導体装置を安価に製造することができる。
つぎに、本実施形態１の変形例について説明する。図９乃至図１１は本実施形態１の半導体装置の製造方法によって製造された他のノンリード型の半導体装置に係わる図である。これらの図には外部電極端子２が３列配置された３列端子構造のノンリード型の半導体装置が示されている。即ち、この半導体装置１では、半導体素子５から外れる３列の区画部分４にワイヤ７が接続されている。ワイヤ相互の接触を嫌うため、一部の区画部分４にはワイヤを接続していない。ワイヤ７が接続されたそれぞれ３列の区画部分４が外部電極端子２として使用される。しかしながら、実装強度を増大させるために、半導体素子５の下の領域に位置する各区画部分４を実装に使用する場合もある。
図１２は本実施形態１の半導体装置の製造方法の変形例による外部電極端子の形状を示す図である。図１２（ａ）は、区画部分４の平面図であり、図１２（ｂ）は断面図である。これは基板２０をダイシングに変えてエッチングによって形成したものである。即ち、基板２０を区画部分に形成するには、ホトレジスト膜を選択的に露光した後現像して所定のエッチング用マスクを形成し、所定のエッチング液で基板２０をエッチングすることによって、図１２（ａ），（ｂ）に示す区画部分４を形成することができる。
エッチングで区画部分を形成する場合、エッチング用マスクのパターンによって自由な形状の区画部分を形成することができる。従って、半導体素子固定領域に略対応するような大きな区画部分を形成することも可能になり、単一の区画部分に半導体素子を固定できる。この場合、半導体素子５が発生する熱を半導体素子の下方に均一に分散させながら放熱ができる効果がある。
また、基板２０の切断は、他の方法、例えば、レーザビーム照射による溶融によっても切断できる。このような切断技術は樹脂層３ａの切断（個片化）にも同様に適用できる。即ち、ダイシングやレーザビーム照射によっても樹脂層３ａの切断は可能である。
本実施形態１では単位基板部分に１個の半導体素子を組み込む構造としたが、単位基板部分に複数の半導体素子を固定し、各半導体素子の電極と周囲の区画部分をワイヤで接続し、複数の半導体素子と複数の区画部分を含む単位基板領域毎に個片化すれば、さらに高機能化，高集積化したノンリード型の半導体装置を製造することができる。
また、前記基板２０の主面において、前記半導体素子５を固定する領域から外れた前記外部電極端子となる領域と、前記半導体素子５が固定される所定の区画部分４を導電性のワイヤ７で電気的に接続した後、前記ワイヤ７の一部を挟むようにして絶縁性接着剤９で前記半導体素子５を基板２０に固定して前記半導体素子５の下にも外部電極端子２を形成するようにすれば、半導体素子の下にも外部電極端子２を配置できることになり、実装基板の配線パターン等の設計の自由度も増す。また、前記ワイヤが接続される半導体素子５の下の区画部分と、半導体素子５の下の他の区画部分４を導電性のワイヤ７で接続することによってさらに中央側の領域でも外部電極端子２として区画部分４を使用することができるようになる。
また、基板２０を縦横に分断する交差箇所に貫通孔を設けておけば、ダイシング時、切削時間が短くなり、区画部分（外部電極端子）の形成時間が短縮される。また、ダイシングブレードによる切断交差部分の加工バリの発生もさらに起き難くなる。
また、区画部分４が封止用樹脂（樹脂封止体）に強固に接着されるように基板２０の主面に接着強度促進加工を施すことが望ましい。その一つとしては、例えば、図１３に示すように、前記メッキ膜１１を区画部分４の中央部分だけとし、その周囲を粗面２５にしておく（粗面化）。また、本実施形態１では図示しないが、溝や窪み等を設けて樹脂封止体３３との接着面積を増大化させる。このような手法の採用により、半導体装置１の外部電極端子２の実装の信頼性が高くなる。
また、トランスファモールド装置を用いて基板２０上の半導体素子５及びワイヤ７の全てを樹脂でモールドする例を示したが、基板２０上の各半導体素子５を個々にモールドすることもできる。この場合、基板２０を切断するだけで、半導体装置１に個片化することができる。
また、実施形態１では、単位基板部分ごとに個片化を行った例を説明したが、相互に関連する半導体素子を単位基板それぞれに固定し、それら複数の単位基板で１つの半導体装置を構成するように切断することもできる。この場合、チップセットを１パッケージ化することができる。
なお、実施形態では基板としてマトリックスタイプの基板を使用したが個片タイプの基板を使用してもよい。
（実施形態２）
図１４及び図１５は本発明の他の実施形態（実施形態２）であるノンリード型の半導体装置の製造方法に係わる図であり、図１４は半導体装置の製造方法を示す各工程の断面図、図１５は半導体素子が固定されかつワイヤが取り付けられた基板の平面図である。
本実施形態２では、実施形態１において、基板２０を切断する線に沿って溝２５を形成しておくものである。溝２５は、ダイシングブレードによっても、エッチングによっても形成できるが、本実施形態１ではエッチングによって形成するものである。溝２５の形成については、図示しないが、基板２０の一面全域にホトレジスト膜を設けた後、所定のパターンに露光し、その後ホトレジスト膜を現像して格子縞状の溝を形成し、ついでエッチングによって基板２０の一面に格子縞状の溝２５を設ける。本実施形態２では、実施形態１と同様に基板２０として、例えば厚さ０．１２５〜０．２ｍｍの銅板を用いる。そして、溝２５の溝底の厚さを、例えば５０μｍ程度としておく。
このような方法によれば、ダイシングブレード２２による切断深さが溝２５の溝底だけとなり、切削量の低減から、外部電極端子化及び個片化の時間が短縮できる。
また、切削量の低減からダイシングブレード２２の磨耗も少なく、ダイシングブレード２２の長寿命化が達成できる。
本実施形態２は、溝２５を基板２０の裏面に設けてノンリード型の半導体装置１を製造する例である。半導体装置の製造方法について図１４の工程断面図を参照しながら説明する。図１４（ａ）に示すように、実施形態１と同様に一枚の導電性の基板２０を用意する。その後、この基板２０の裏面に前述のようにエッチングによって縦横に溝２５を形成する。前記格子縞の溝２５によって、図１５に示すように、マトリックス状に区画部分４が形成される。区画部分４の寸法は実施形態１と同様に縦横の各辺は０．５ｍｍである。図１５は溝が存在しない面、即ち、基板２０の主面に半導体素子５を固定し、ワイヤ７の接続が終了した基板２０の平面図である。同図には溝２５及び区画部分４が破線によって示されている。また、溝２５を形成する前または後の段階で、半導体素子５やワイヤ７の固定（接続）を良好とするためのメッキ膜１１を形成する（図示せず）。
つぎに、溝が存在しない面、即ち基板２０の主面に前記実施形態１と同様に半導体素子５を固定するとともに、図１４（ｃ）に示すように半導体素子５の電極と、半導体素子５から外れた区画部分４の裏面となる基板主面側を導電性のワイヤ７で接続する（図１５参照）。
つぎに、図１４（ｄ）に示すように、半導体素子５及びワイヤ７を被うように、トランスファモールドによって基板２０の主面上に絶縁性の樹脂による樹脂層３ａを形成する。樹脂層３ａは均一な厚さに形成される。また、半導体素子５やワイヤ７は隙間なく樹脂に被われる。
つぎに、図１４（ｅ）に示すように、実施形態１と同様に、基板２０の裏面（区画部分４の表面）に図示しない外装メッキ膜１３を形成する。
つぎに、図１４（ｆ）に示すように、樹脂層３ａの表面全域に支持部材としてのテープ２１を貼りつけ、その後、基板２０を上面となるようにしてダイシングブレード２２で基板２０を縦横に切断する。ダイシングブレード２２は前記溝２５の延在方向に沿って相対的に移動しながら、溝２５の溝底を切断除去する。この場合も半導体素子５の裏面をダイシングブレードで切断しないようにする。
また、単位基板部分間は、ダイシングブレード２２によって基板２０と、この基板２０に貼り付く樹脂層３ａとを切断し、個片化を図る。基板２０の切断によって区画部分４は電気的に独立した区画部分４になる。また、樹脂層３ａの切断によって樹脂封止体３が形成される。
つぎに、図１４（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が複数製造される。
本実施形態２では、等ピッチの格子縞状に溝２５を設けた例について説明したがこれに限定されるものではない。即ち、溝は区画部分を正方形にする場合には等しいピッチで設けられるが、区画部分を長方形にする場合には、縦、横の溝ピッチは異なる。また、部分的に寸法が異なるような区画部分を形成してもよい。また、基板の切断分離をレーザビーム照射による分断やエッチングによる分断で行う場合は区画部分の形状は隣接する区画部分間でも形状や寸法を変えることも可能である。
本実施形態２によれば以下の効果を有する。
（１）ノンリード型の半導体装置の周縁（辺）に沿って外部電極端子２を２列に配置する構造となることから、外部電極端子２を多くすることができる。
（２）外部電極端子を多く必要とするノンリード型の半導体装置では、樹脂封止体の一辺に沿って一列に外部電極端子を並べることから、樹脂封止体の一辺の長さを長くしなければならず、樹脂封止体が大きくなり、半導体装置が大型化するが、本実施形態１の場合は、半導体装置の各辺に沿って２列に外部電極端子２を配置する構成となることから、樹脂封止体３を小さくでき、半導体装置１の小型化が達成できる。
（３）上記（１）及び（２）により、小さい樹脂封止体でも外部電極端子２の数を多くすることができ、多端子化が達成できる。これは多機能半導体装置としては望ましい。
（４）外部電極端子２は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子２の形状や寸法精度を高精度に形成することができる。
（５）外部電極端子２は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子２の周縁には切断による長い突起（加工バリ）は発生し難くなって電極平坦度が向上する。この結果、半田等を用いてマザーボード，モジュール基板，実装基板等の配線基板１５にノンリード型半導体装置１を実装した場合、前記突起による外部電極端子２の実装基板のランド（配線）１７との接続不良が起き難くなり、実装強度の向上や実装の信頼性が向上する。
（６）１枚の金属板の切断で容易に区画部分（外部電極端子）を形成できるため、半導体装置の製造コストの低減が達成できる。
（７）基板２０の切断において、ダイシングブレード２２による切断深さが溝２５の溝底だけとなり、切削量の低減から、外部電極端子化及び個片化の時間が短縮できる。
（８）上記（７）により、切削量の低減からダイシングブレード２２の磨耗も少なく、ダイシングブレード２２の長寿命化が達成でき、半導体装置１の製造コストの低減も達成できる。
（９）上記（１）〜（８）によれば、実装の信頼性が高く、小型で外部電極端子数の多いノンリード型の半導体装置を安価に製造することができる。
本実施形態２においても、実施形態１と同様に種々の変形構成の採用が可能であり、その場合前記実施形態１の場合と同様な効果を有する。
（実施形態３）
図１６は本発明の他の実施形態（実施形態３）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。本実施形態３においては、半導体装置１の製造に用いる基板２０は、実施形態２とは逆に半導体素子を固定する面側に格子縞状に溝２５を設けた構造になっている。換言するならば、実施形態２で使用した溝２５を有する基板２０を裏返して使用するものである。
本実施形態３のノンリード型の半導体装置の製造方法について図１６の工程断面図を参照しながら説明する。図１６（ａ）に示すように、格子縞状の溝２５が上面（表面）になるようにした後、溝２５が存在する面に前記実施形態１及び実施形態２と同様に半導体素子５を固定する。
つぎに、図１６（ｃ）に示すように半導体素子５の電極と、半導体素子５から外れた区画部分４の裏面となる基板主面側を導電性のワイヤ７で接続する。
つぎに、図１６（ｄ）に示すように、半導体素子５及びワイヤ７を被うように、トランスファモールドによって基板２０の主面上に絶縁性の樹脂による樹脂層３ａを形成する。樹脂層３ａは均一な厚さに形成される。また、半導体素子５やワイヤ７は隙間なく樹脂に被われる。
つぎに、図１６（ｅ）に示すように、実施形態１と同様に、基板２０の裏面（区画部分４の表面）に図示しない外装メッキ膜１３を形成する。
つぎに、図１６（ｆ）に示すように、樹脂層３ａの表面全域に支持部材としてのテープ２１を貼りつけ、その後、基板２０を上面となるようにしてダイシングブレード２２で基板２０を縦横に切断する。ダイシングブレード２２は前記溝２５の延在方向に沿って相対的に移動しながら、溝２５の溝底を切断除去する。この場合も半導体素子５の裏面をダイシングブレードで切断しないようにする。
また、単位基板領域間は、ダイシングブレード２２によって基板２０と、この基板２０に貼り付く樹脂層３ａとを切断し、個片化を図る。基板２０の切断によって区画部分４は電気的に独立した区画部分４になる。また、樹脂層３ａの切断によって樹脂封止体３が形成される。
つぎに、図１６（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が複数製造される。
本実施形態３は実施形態２と同様な効果を有する。また、本実施形態３においても、実施形態１と同様に種々の変形構成の採用が可能であり、その場合前記実施形態１の場合と同様な効果を有する。
図１７乃至図１９は実施形態３の変形例１による半導体装置の製造に係わる図であり、図１７は半導体装置の製造におけるダイシング状態を示す断面図、図１８は製造された半導体装置の底面図、図１９は半導体装置の一部の拡大断面図である。
本変形例１では、基板２０の溝２５の溝底を切断するダイシングブレード２２において、図１７に示すように、単位基板領域と単位基板領域を分離するダイシングは、実施形態２と同様に溝２５の幅と同じ厚さのダイシングブレード２２で切断し、区画部分４（外部電極端子２）を形成するためのダイシングは溝２５の溝幅よりも広い（厚い）ダイシングブレード２２ａで切断する。
この変形例１の場合、図１８及び図１９に示すように、外部電極端子２の実装面での間隔が広くなり、この結果、実装時の接合材であるＰｂＳｎ半田による外部電極端子２間のショート不良が起き難くなる。
図２０及び図２１は実施形態３の変形例２による半導体装置の製造に係わる図であり、図２０は製造された半導体装置の断面図、図２１は半導体装置の一部の拡大断面図である。本変形例２は、変形例１と逆に区画部分４（外部電極端子２）を切断するダイシングブレードは溝２５の溝幅よりも狭い（薄い）ダイシングブレードで切断する。
本変形例２では、切削量の低減よりダイシングブレードの長寿命化が達成できる。
図２２及び図２３は実施形態３の変形例３による半導体装置の製造に係わる図であり、図２２は半導体装置の製造において研磨によって外部電極端子を形成する状態を示す模式的断面図、図２３は基板表面を研磨する状態を示す模式的平面図である。本変形例３では、図２３に示すように、回転するグラインダ３０を基板２０の一端側から他端側に向けて接触移動させ、溝２５の溝底部分を研削によって除去するものである。なお、説明の便宜上、図２２では回転軸３０ａによって支持されるグラインダ３０を小さく図示してある。
この研磨に先立って、本変形例３では、トランスファモールドによる樹脂層３ａの形成後、テープ２１は貼らない。また、個片化はダイシング、レーザビーム照射によって行う。
本変形例３では、端子の個片化が短時間で行える効果がある。
図２４は実施形態３の変形例４の半導体装置の製造における外部電極端子の形状を示す図である。本変形例４では、区画部分４の樹脂層３ａに対面する面に溝３１を設けたものである。この溝３１内には樹脂封止体３を構成する絶縁性の樹脂が入り込むことから、区画部分４（外部電極端子２）との接着強度が向上し、半導体装置１から区画部分４（外部電極端子２）が脱落し難くなり、製品の信頼性が高くなる。
図２５は実施形態３の変形例５の半導体装置の製造における外部電極端子の形状を示す図である。本変形例５では、区画部分４の樹脂層３ａに対面する面に窪み３２を複数設けたものである。この窪み３２には樹脂封止体３を構成する絶縁性の樹脂が入り込むことから、区画部分４（外部電極端子２）との接着強度が向上し、半導体装置１から区画部分４（外部電極端子２）が脱落し難くなり、製品の信頼性が高くなる。
（実施形態４）
図２６は本発明の他の実施形態（実施形態４）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。本実施形態４は、実施形態２や実施形態３のように、基板２０の一面に溝２５を設ける構造ではなく、基板２０の両面にそれぞれが対面するように溝２５を設けた例である。基板２０の両面に溝２５を設け、その溝底は、機械的強度を必要とするため所定の厚さとなる。例えば、溝２５の底の厚さは５０μｍとなっている。
本実施形態４のノンリード型の半導体装置の製造方法について図２６の工程断面図を参照しながら説明する。図２６（ａ）に示すように、両面にそれぞれが対応しかつ格子縞状に溝２５が設けられた基板２０の一面に、前記実施形態３と同様に半導体素子５を固定する（図２６（ｂ）参照）。
つぎに、図２６（ｃ）に示すように半導体素子５の電極と、半導体素子５から外れた区画部分４の裏面となる基板主面側を導電性のワイヤ７で接続する。
つぎに、図２６（ｄ）に示すように、半導体素子５及びワイヤ７を被うように、トランスファモールドによって基板２０の主面上に絶縁性の樹脂による樹脂層３ａを形成する。樹脂層３ａは均一な厚さに形成される。また、半導体素子５やワイヤ７は隙間なく樹脂に被われる。
つぎに、図２６（ｅ）に示すように、実施形態１と同様に、基板２０の裏面（区画部分４の表面）に図示しない外装メッキ膜１３を形成する。
つぎに、図２６（ｆ）に示すように、樹脂層３ａの表面全域に支持部材としてのテープ２１を貼りつけ、その後、基板２０を上面となるようにしてダイシングブレード２２で基板２０を縦横に切断する。ダイシングブレード２２は前記溝２５の延在方向に沿って相対的に移動しながら、溝２５の溝底を切断除去する。この場合も半導体素子５の裏面をダイシングブレードで切断しないようにする。
また、単位基板領域間は、ダイシングブレード２２によって基板２０と、この基板２０に貼り付く樹脂層３ａとを切断し、個片化を図る。基板２０の切断によって区画部分４は電気的に独立した区画部分４になる。また、樹脂層３ａの切断によって樹脂封止体３が形成される。
つぎに、図２６（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が複数製造される。
本実施形態４は実施形態２及び実施形態３の効果の一部の効果を有する。また、本実施形態４においても、実施形態１と同様に種々の変形構成の採用が可能であり、その場合前記実施形態１の場合と同様な効果を有する。
本実施形態４では、区画部分４（外部電極端子２）の実装面での輪郭部分は、最小に溝２５で決められていることから、正確な形状の区画部分４（外部電極端子２）を形成できる点が特長である。
図２７乃至図２９は本実施形態４の変形例１による半導体装置の製造に係わる図であり、図２７はダイシング状態を示す断面図、図２８は製造された半導体装置の断面図、図２９は半導体装置の一部の拡大断面図である。
本実施形態４は、基板２０の溝２５の溝底を切断するダイシングブレード２２において、図２７に示すように、単位基板領域と単位基板領域を分離するダイシングは、実施形態２と同様に溝２５の幅と同じ厚さ若しくは同じくらいの厚さのダイシングブレード２２で切断し、区画部分４（外部電極端子２）を形成するためのダイシングは溝２５の溝幅よりも狭い（薄い）ダイシングブレード２２ｂで切断する。
本変形例４では、実装面での隣接する外部電極端子２（区画部分４）の間隔が溝底部分よりも広いことから、ＰｂＳｎ半田によるノンリード型の半導体装置の実装の際、隣接する区画部分４（外部電極端子２）がＰｂＳｎ半田で電気的に接触することもなくなり、実装の信頼性が高くなる。
また、本実施形態４の変形例１では、外部電極端子２は半導体装置１の各辺に沿って３列に設けられている。従って、半導体装置１の更なる小型化や、多端子化が達成できる。
図３０は実施形態４の変形例２による半導体装置の製造方法の一部の工程の断面図である。実施形態４の変形例２では、図３０（ａ）〜（ｄ）に示すように、基板２０用意（ａ）、半導体素子取り付け面側の溝２５の充填材３３による埋め込み（ｂ）、半導体素子固定（ｃ）、ワイヤボンディング（ｄ）のみを図示する。溝２５を埋め込む充填材３３としては、例えば、絶縁性のエポキシ樹脂をスクリーン印刷法によって埋め込む。充填材３３の表面は、半導体素子の固定に支障を来さないように基板２０の表面と略一致させる。
半導体素子５が固定される面の溝２５を充填材３３で埋めることで、ダイシングなどによる外部電極端子２（区画部分４）の形成時にも必ず半導体素子５の裏面が必ず隠れることから、溝２５を伝わる水分の浸入を防止でき、半導体装置の信頼性を高めることができる。
（実施形態５）
図３１は本発明の他の実施形態（実施形態５）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図、図３２は半導体装置の底面図である。本実施形態５は半導体装置１の各辺に沿って並ぶ３列の外部電極端子２の内側の区画部分４を排除して半導体素子５の裏面と、実装時の配線基板の表面との間に所定の空隙ができる構造、いわゆるスタンドオフ構造となっている。これは、基板２０の状態で単位基板部分の中央部分にスタンドオフとなる矩形の穴を設けておき、その後チップボンディング，ワイヤボンディング，トランスファモールド，ダイシング及び個片化を行うことによって図３１の構造の半導体装置１を製造することができる。図３２は半導体装置１の底面図であり、中央部分には区画部分４（外部電極端子２）は存在していない。
このようなスタンドオフ構造にすることによって、実装時、仮に実装基板上に異物が存在していても半導体素子５の下には空間があることから、異物による支障が起き難くなる。
（実施形態６）
図３３は本発明の他の実施形態（実施形態６）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図、図３４は半導体装置の底面図である。本実施形態６は実施形態５と同様にスタンドオフ構造とするものである。この実施形態では基板２０の状態でスタンドオフを必要とする基板領域面側をハーフエッチングして薄くさせたものである。この構造においても実施形態５と同様に実装時、異物がこのハーフエッチングされた区画部分４に対面する場合は異物による支障が起き難くなる。
（実施形態７）
図３５乃至図３８は本発明の他の実施形態（実施形態７）であるノンリード型の半導体装置の製造方法に係わる図であり、図３５は製造されたノンリード型の半導体装置の断面図、図３６は半導体装置の平面配置を表す透視図、図３７は半導体装置の底面図、図３８は半導体装置の一部の拡大断面図である。
本実施形態７の半導体装置の製造方法では、溝底の除去は数本おきの溝２５の溝底を除去して外部電極端子２を形成するものである。この例では１本おきの溝２５の溝底を切断して除去したものである。このような手法を採用することによって外部電極端子２の大きさやピッチを自由に選択できる利点がある。
（実施形態８）
図３９乃至図４１は本発明の他の実施形態（実施形態８）であるノンリード型の半導体装置の製造方法に係わる図であり、図３９は製造されたノンリード型の半導体装置の断面図、図４０は半導体装置の平面配置を表す透視図、図４１は半導体装置の底面図である。
本実施形態８は半導体装置１の各辺に沿って最外周の列を含む相互に隣接した３列の区画部分４を外部電極端子２とした例であるが、外側から内側に向かう４列目の所定の区画部分４を外部電極端子２として使用する例である。即ち、これらで示すようにＡの部分が３列目の所定の区画部分４と４列目の所定の区画部分４を電気的に接続している。これは、例えば、実施形態３で用いる基板２０において、Ａの部分はエッチングせず隣接する区画部分４の部分を繋げた構造としておくことによって製造することができる。図では半導体素子５の下の一つの区画部分４と半導体素子５の外側の一つの区画部分４を電気的に接続したが、半導体素子５の下の区画部分４をさらに電気的に接続することもでき、また、半導体素子５の外側の他の区画部分４も半導体素子５の下の区画部分４と電気的に接続することも可能である。
本実施形態８によれば、半導体素子５の真下の区画部分４も外部電極端子２として使用することができる。この結果、実装に使用する配線基板における配線レイアウト設計の自由度が増す。
（実施形態９）
図４２及び図４４は本発明の他の実施形態（実施形態９）であるノンリード型の半導体装置の製造方法に係わる図であり、図４２は半導体装置の製造方法において用いる基板の模式的平面図、図４３は図４２のＡ−Ａ線に沿う断面図、図４４は図４２のＢ−Ｂ線に沿う断面図である。
本実施形態９においては、基板２０形成時、溝２５が縦横に交差する基板箇所に貫通孔４０を設けておくものである。このように溝２５が交差する基板箇所に貫通孔４０を設けておくことによってダイシング部分が少なくなるため、切削時間を短くすることができ、区画部分（外部電極端子）形成時間の短縮も可能になる。また、ダイシングブレードによる切断交差部分の加工バリの発生もさらに起き難くなる。
図４３及び図４４において隣接する区画部分４を連結する連結部分４１もハッチングを施されて示されている。図４２では連結部分４１にハッチングが施されている。
（実施形態１０）
図４５乃至図４８は本発明の他の実施形態（実施形態１０）であるノンリード型の半導体装置の製造方法に係わる図であり、図４５は製造されたノンリード型の半導体装置の断面図、図４６は半導体装置の平面配置を表す透視図、図４７は半導体装置の底面図、図４８は半導体装置の製造方法を示す一部の工程の断面図である。
本実施形態１０では、半導体素子５が固定される区画部分４を一体化して半導体素子５が充分固定できる大きさのチップ固定区画部分４２とし、半導体素子５を支持する部分の機械的強度を向上させるとともに、半導体素子５から発生する熱を効果的に伝達して熱放散性を向上させるものである。
この例は、例えば実施形態４で用いる基板２０において、区画部分４をダイシング後も連結させておきたい部分間をエッチングせず隣接する区画部分４の部分を繋げた構造（チップ固定区画部分４２）としておくことによって製造することができる。
即ち、図４８は本実施形態１０による半導体装置の製造方法の一部の工程の断面図である。図４８（ａ）〜（ｃ）に示すように、基板２０用意（ａ）、半導体素子固定（ｂ）、ワイヤボンディング（ｃ）のみを図示する。図４８（ａ）に示すように、区画部分４をダイシング後も連結させておきたい部分間をエッチングせず隣接する区画部分４の部分を繋げた構造（チップ固定区画部分４２）としてある。
（実施形態１１）
図４９乃至図５１は本発明の他の実施形態（実施形態１１）である半導体装置の製造方法に係わる図であり、図４９は半導体装置の断面図、図５０は半導体装置の平面配置を表す透視図、図５１は半導体装置の製造方法を示す一部の工程の断面図である。
本実施形態１１は、実施形態８と同様に半導体素子５の真下の区画部分４も外部電極端子２として使用する技術思想である。図５１（ａ）〜（ｄ）に示すように、基板２０用意（ａ）、区画部分４間を電気的に接続するためのワイヤボンディング（ｂ）、半導体素子固定（ｃ）、ワイヤボンディング（ｄ）のみを図示する。
本実施形態１１では、図５１（ａ）に示すように、両面に溝２５を有する基板２０を用意した後、基板２０の半導体素子５を固定する面（主面）において、図５１（ｂ）に示すように、半導体素子５を固定する領域から外れた外部電極端子２となる領域と、半導体素子５が固定される所定の区画部分４を導電性のワイヤ４３で電気的に接続する。
つぎに、前記ワイヤ４３の一部を挟むようにして絶縁性接着剤９（図４９参照）で前記半導体素子５を基板２０に固定する。この状態ではワイヤ４３は見えないので、図４９及び図５０に示す。本実施形態１１では、図５０に示すように、半導体素子５から外れた区画部分４同士もワイヤ４３で電気的に接続してそれぞれ外部電極端子２として使用できるようになっている。
つぎに、図５１（ｄ）に示すように、ワイヤボンディングを行い、その後は実施形態４と同様に順次加工を施して図４９及び図５０で示す半導体装置１を製造する。
本実施形態１１においても、実施形態８と同様に半導体素子５の下にも外部電極端子２を形成することができる。この結果、実装基板の配線パターン等の設計の自由度も増す。
（実施形態１２）
図５２は本発明の他の実施形態（実施形態１２）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図、図５３は半導体装置の製造方法を示す一部の工程の断面図である。図５３（ａ）〜（ｃ）では、基板２０用意（ａ）、半導体素子固定（ｂ）、ワイヤボンディング（ｃ）のみを図示する。
本実施形態１２は両面に溝２５が設けられた基板２０において、図５３（ａ）に示すように、半導体素子５を固定する前に半導体素子５を固定する領域の溝２５を充填材４４で埋め込み、その後図５３（ｂ）に示すように、所定箇所にそれぞれ半導体素子５を固定し、ついで図５３（ｃ）に示すように半導体素子５の電極と区画部分４をワイヤ７で接続する。その後は実施形態１１の製造方法に従って順次加工を行い、図５２に示すような半導体装置１を製造する。
本実施形態１２によれば、半導体素子５が固定される領域に位置する溝２５部分を充填材４４で埋めることで、ダイシングなどによる外部電極端子２（区画部分４）の形成時にも必ず半導体素子５の裏面が必ず隠れることから、溝２５を伝わる水分の浸入を防止でき、半導体装置の信頼性を高めることができる。なお、領域の溝２５の埋め込み材として、充填材４４と接着剤９を併用しても良い。
（実施形態１３）
図５４は本発明の他の実施形態（実施形態１３）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の平面配置を表す透視図である。
本実施形態１３は、直交して縦横に設けられる溝２５に半導体素子５の辺が交差するようにして基板２０に半導体素子５を固定して製造した半導体装置１である。このようにすることによって、さらに外部電極端子２として使用できる区画部分４を得ることができる。
（実施形態１４）
図５５は本発明の他の実施形態（実施形態１４）である半導体装置の製造方法を示す各工程の断面図である。本実施形態１４は樹脂層３ａをトランスファモールド法以外の方法で形成する例であり、例えば、ディスペンサで形成する例である。
基板２０は特に限定はされないが、両面に溝２５を有する基板２０を使用して半導体装置を製造する例について説明する。図５５（ａ）に示すように、両面にそれぞれが対応しかつ格子縞状に溝２５が設けられた基板２０を用意した後、基板２０の一面に、前記実施形態４と同様に半導体素子５を固定する（図５５（ｂ）参照）。
つぎに、図５５（ｃ）に示すように半導体素子５の電極と、半導体素子５から外れた所定の区画部分４を導電性のワイヤ７で接続する。
つぎに、図５５（ｄ）に示すように、ディスペンサのノズル４５からエポキシ樹脂等の絶縁性樹脂液４６を基板２０の上から所定量流し込み、半導体素子５及びワイヤ７を被わせる。樹脂で確実に半導体素子５及びワイヤ７を被い、かつ基板２０の端から流出しないような手段を講ずる必要がある。即ち、樹脂の粘度を選択するとともに、図示はしないが、例えば基板２０から樹脂が外側に流出しないように、基板２０の周面に所定高さのストッパを配置してダムとさせる。図では１本のノズル４５しか示していないが、実際には多数のノズルを有するディスペンサによって樹脂供給を行う。
つぎに、絶縁性樹脂液４６を所定の条件でベークして、図５５（ｅ）に示すように、半導体素子５及びワイヤ７を被う樹脂層３ａを形成する。樹脂層３ａは半導体素子５やワイヤ７が存在することから、表面は凹凸があるが、半導体素子５やワイヤ７は隙間なく樹脂に被われる。表面に凹凸を作らないために、ディスペンサで絶縁性樹脂液４６を供給した後、スキージ等の治具を用い平面に加工しても良い。また、絶縁性樹脂液４６としてＵＶ硬化樹脂（紫外線硬治型樹脂）を使用しても良い。
つぎに、図５５（ｅ）に示すように、基板２０の裏面に図示しない外装メッキ膜１３（図では符号のみ記載）を形成する。
つぎに、図５５（ｆ）に示すように、樹脂層３ａに支持部材としてのテープ２１を貼りつけ、その後、基板２０を上面となるようにして２種類のダイシングブレードで基板２０を縦横に切断する。即ち、溝２５よりも幅が狭い（薄い）ダイシングブレード２２ｂでは溝２５の溝底を切断して独立した区画部分４を形成し、溝２５の溝幅と略同じ厚さのダイシングブレード２２で単位基板領域間を切断する（個片化）。この単位基板領域間の切断も溝２５の部分となる。また、樹脂層３ａの切断によって樹脂封止体３が形成される。
つぎに、図５５（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が複数製造される。
本実施形態１４は実施形態３の効果の一部の効果を有する。樹脂供給はディスペンサ以外のものでもよい。
（実施形態１５）
図５６乃至図６３は本発明の他の実施形態（実施形態１５）である半導体装置の製造方法に係わる図である。本実施形態１５は基板の一面に半導体素子を固定するとともに、半導体素子の電極と基板の所定箇所を導電性のワイヤで接続し、半導体素子等を被うように片面モールドを行い、その後基板を切断して外部電極端子を形成するとともに、不要な基板を除去する点では、前記各実施形態と同様である。
しかし、本実施形態１５では、半導体装置を製造する際使用する基板は、半導体素子を固定する矩形のタブと、このタブの所定の辺から相互に平行に延在し隣接する前記タブから延在するリードまたは基板枠に繋がる複数のリードとで単位基板部分を構成する点で異なる。また、前記リードはその途中にワイヤ接続領域を二箇所以上有する構成になっている。
つぎに、半導体装置の製造方法について図６０を参照しながら説明する。図６０（ａ）に示すように、基板２０を用意する。基板２０は図６１に示すようなパターンになっている。この基板２０の材質，厚さ等は前記各実施形態と略同様である。また、パターンは基板２０を選択的にエッチングまたは打ち抜き加工することによって製造されている。
基板２０は、矩形（長方形）の基板枠５０と、この基板枠５０内に縦横に整列配置される単位基板部分とで構成されている。単位基板部分を含む矩形の領域を単位基板領域と呼称する。単位基板部分は、半導体素子５を固定する矩形のタブ５１と、このタブ５１の所定の辺から相互に平行に延在し隣接する前記タブ５１から延在するリード５２または基板枠５０に繋がる複数のリード５２からなっている。従って、いずれのリード５２も基板枠５０に平行になっている。また、基板２０の主面の少なくとも半導体素子やワイヤが接続される部分にはメッキ膜１１が形成されている（図５９参照）。
図６１に示す基板２０は、特に限定はされないが、３行７列で合計２１個の単位基板部分が整列配置され、１枚の基板２０から２１個の半導体装置１を製造できるようになっている。なお、図６１は既に半導体素子５が固定され、半導体素子５の電極６とリード５２の所定の箇所（ワイヤボンディング箇所）がワイヤ７で接続されているものを示してある。
つぎに、図６０（ｂ）及び図６１に示すように、基板２０の一面（主面）の各タブ５１上に接着剤９を介して半導体素子５を固定する（図５９参照）。接着剤９は絶縁性接着剤でも導電性接着剤でもよい。本実施形態１では、タブ５１は半導体素子５よりも大きい例で説明する。
つぎに、図６０（ｃ）及び図６１に示すように半導体素子５の電極と、リード５２の所定のワイヤボンディング箇所を導電性のワイヤ７で接続する（図５６及び図５７参照）。本実施形態１では、ワイヤを固定する領域はリード５２の長さ方向に沿って２箇所設けられている。その２箇所が分かるように、図６１には破線を入れてある。
つぎに、図６０（ｄ）に示すように、トランスファモールドによって半導体素子５及びワイヤ７を絶縁性の樹脂（樹脂層３ａ）で被い封止を行う。このトランスファモールド時、真空吸引用のノズル５３で基板２０のタブ５１部分をモールド金型の下型の面に密着させる。この状態を図６３に示す。なお、図６０（ｄ）では、ノズル５３は模式的に記載してある。
図６３に示すように、モールド金型５４の下型５５と上型５６との間に基板２０は型締めされる。基板２０の基板枠５０の内側の領域は上型５６のパーティング面に設けられた矩形窪みからなるキャビティ５７内に位置し、各半導体素子５やワイヤ７はキャビティ５７内に位置する。トランスファモールドでは、図示しないゲートから樹脂が圧入され、キャビティ５７内が樹脂で充満されるわけであるが、この際各タブ５１の下面、即ち、タブ５１の下型５５に接触する面に樹脂が入り込むおそれがある。そこで、図６２に模式的に示すように下型５５に設けたノズル５３を用いてタブ５１を矢印で示すように真空吸引して、各タブ５１を下型５５の平坦なパーティング面に密着させて樹脂の浸入を防止する。
これにより、タブ５１及びリード５２の下面に樹脂が付着しない状態で基板２０の主面側には、キャビティ５７の形状で規定された一定厚さの樹脂層３ａが形成される（図６０（ｄ）参照）。
つぎに、図６０（ｅ）に示すように、基板２０の裏面に図示しない外装メッキ膜１３（図では符号のみ記載，図５９参照）を形成する。
つぎに、図６０（ｆ）に示すように、樹脂層３ａに支持部材としてのテープ２１を貼りつけ、その後、基板２０を上面となるようにしてダイシングブレードで基板２０を縦横に切断する。
ダイシングブレード２２による切断は、リード５２に直交する方向に横切って行われる。また、リード５２のタブ５１のつけ根部分、２箇所のワイヤボンディング箇所の境部分、単位基板部分（単位基板領域）と単位基板部分（単位基板領域）の境の部分、単位基板部分（単位基板領域）と基板枠５０との境で切断が行われる。
また、単位基板部分（単位基板領域）と単位基板部分（単位基板領域）の境の切断及び単位基板部分（単位基板領域）と基板枠５０との境での切断では、同時に樹脂層３ａも切断される。樹脂層３ａの切断によって半導体装置１が製造され、半導体素子５やワイヤ７を被う樹脂層３ａは樹脂封止体３となる。樹脂層３ａの切断ではテープ２１を完全に切断しないようにする。これは切断がＸＹ方向の２方向の切断であることから、一方向の切断の後も各部はテープ２１に保持されていることが望ましいことによる。
つぎに、図６０（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が複数製造される。図５６乃至図５９は、このようにして製造された半導体装置１に係わる図である。図５６は製造されたノンリード型の半導体装置の断面図、図５７は半導体装置の樹脂封止を除き樹脂封止の外形輪郭線を表示した状態の平面図、図５８は半導体装置の底面図、図５９は半導体装置の一部の拡大断面図である。
半導体装置１は、その実装面側は、図５８に示すように、中央に四角のタブ５１が位置し、前記タブ５１の各辺に沿って２列に外部電極端子２が整列配置する構造になる。
本実施形態１５による半導体装置１は、その実装において配線基板に外部電極端子２のみを固定するようにしてもよく、また、外部電極端子２及びタブ５１を固定するようにしてもよい。
本実施形態１５はノンリード型の半導体装置１を製造する点で、前記各実施形態で有する効果の一部を同様に有している。
また、本実施形態１５では、外部電極端子２に形成されるリード５２は両端が支持される構造となり、片持梁構造とならないことから、モールド時、浮き上がることもない。従って外部電極端子２の実装面に樹脂が付着することもない。
また、本実施形態１５ではリード５２はワイヤボンディング箇所を２箇所としたが、さらに複数箇所としてもよい。即ち、ダイシングブレードによる更なる複数分割が可能であるならば１本のリード５２からさらに多数の外部電極端子２を形成することができる。
（実施形態１６）
図６４乃至図６９は本発明の他の実施形態（実施形態１６）である半導体装置の製造方法に係わる図である。本実施形態１６では、実施形態１５の単位基板部分はタブ５１とリード５２によって構成されていることから、矩形の単位基板領域の四隅は有効利用されていない。そこで、４隅も有効に利用するのが本実施形態である。
本実施形態１６では、図６８に示す基板２０を使用する。単位基板領域が明瞭とするために、図６９に部分的に拡大図を示してある。図６８及び図６９はチップボンディング及びワイヤボンディングが終了した状態の平面図である。
本実施形態１６では、基板２０をパターニングする際、単位基板領域の４隅の領域に基板枠５０やリード５２に直接または補助片６０を介して両端が連結されかつその長さ方向に複数のワイヤ接続領域を有するコーナリード６１を複数形成したパターンとする。そして、コーナリード６１のワイヤ接続領域にも半導体素子の電極に接続されるワイヤ７を接続し、リードの選択的除去時、コーナリード６１の各ワイヤ接続領域間の分断、前記補助片６０の除去を行うものである。図６８には、指示箇所が不明瞭になることから、基板２０及び基板枠５０を除く符号は省略する。
図６８に示す基板２０を用いて実施形態１５と同様の工程で半導体装置１を製造する。リード５２を切断する際、ダイシングブレードをそのまま直線的に進めることでコーナリード６１の切断が行え外部電極端子２を形成できるとともに、補助片６０はダイシングブレードの幅よりも狭い幅になり、かつダイシングブレードの進行方向に沿うため、ダイシングブレードによって切断除去される。
この結果、図６４乃至図６７に示すような半導体装置１が製造される。図６４は半導体装置の断面図、図６５は半導体装置の平面配置を表す透視図、図６６は半導体装置の底面図、図６７は半導体装置の一部の拡大断面図である。図６５及び図６６に示すように、単位基板領域の４隅にも外部電極端子２が形成されることになる。
本実施形態１６では、外部電極端子２に形成されるリード５２及びコーナリード６１は両端が支持される構造となり、片持梁構造とならないことから、モールド時、浮き上がることもない。従って、外部電極端子２の実装面に樹脂が付着することもない。
本実施形態１６はノンリード型の半導体装置１を製造する点で、前記各実施形態で有する効果の一部を同様に有している。
（実施形態１７）
図７０乃至図７２は本発明の他の実施形態（実施形態１７）である半導体装置の製造方法に係わる図であって、図７０は半導体装置の断面図、図７１は半導体装置の平面配置を表す透視図、図７２は半導体装置の底面図である。
本実施形態１７は、図７１に示すように、半導体素子５に対してタブ５１が小さい小タブ構造の半導体装置の製造に適用した例である。小タブ構造は半導体素子５の大小に対して適用性が高く、基板２０としては汎用性がある。
（実施形態１８）
図７３乃至図７５は本発明の他の実施形態（実施形態１８）である半導体装置の製造方法に係わる図であって、図７３は製造されたノンリード型の半導体装置の断面図、図７４は半導体装置の平面配置を表す透視図、図７５は半導体装置の底面図である。
本実施形態１８は、実施形態１７と同様に小タブ構造の半導体装置の製造に適用した例である。本実施形態１８では、外部電極端子２は樹脂封止体３の各辺に沿って３列に外部電極端子２が並ぶ構造になっている。
本実施形態１８では、さらに外部電極端子２を多くすることができる。
（実施形態１９）
図７６乃至図７８は本発明の他の実施形態（実施形態１９）である半導体装置の製造方法に係わる図であって、図７６は製造されたノンリード型の半導体装置の断面図、図７７は半導体装置の平面配置を表す透視図、図７８は半導体装置の底面図である。
本実施形態１９は、半導体素子５が固定されないタブ面（裏面）を所定厚さエッチングして周囲のリード５２よりも薄く形成し、トランスファモールドによる樹脂層３ａの形成時に半導体素子５が固定されないタブ面（裏面）側にも樹脂層３ｂを形成させた例である。
本実施形態１９の半導体装置１は、実装時、タブ５１と配線基板との間に樹脂層３ｂが介在することから、タブ５１を電気的に絶縁することができる。
（実施形態２０）
図７９乃至図８２は本発明の他の実施形態（実施形態２０）である半導体装置の製造方法に係わる図であって、図７９は半導体装置の模式的断面図、図８０は半導体装置の平面配置を表す透視図、図８１は半導体装置の底面図、図８２は半導体装置の一部の拡大断面図である。
本実施形態２０は実施形態３の変形例３において、基板２０の下面を研磨して区画部分４を形成する方法において採用できる例である。即ち、この場合、基板２０のパターニング時、半導体素子５が固定される領域には溝２５を設けないものである。このようにすることによって、半導体素子５の接着面積が大きくなり、接着強度が高くなるとともに、半導体素子５から発生する熱を大面積の区画部分４から外部に迅速に放熱できる効果がある。
なお、基板２０の下面を研磨する代わりにエッチングして除去して区画部分４を形成してもよい。
（実施形態２１）
図８３は本発明の他の実施形態（実施形態２１）である半導体装置の製造方法によって製造された半導体装置の模式的断面図である。
本実施形態２１は、実施形態１５の例において、タブ５１を一段高くし、トランスファモールド時にタブ５１の裏面に樹脂層３ｂが形成されるようにした例である。本実施形態２１ではリード５２を４箇所で切断して１本のリード５２から３個の外部電極端子２を形成している。
本実施形態２１の半導体装置１も、実装時、タブ５１と配線基板との間に樹脂層３ｂが介在することから、タブ５１を電気的に絶縁することができる。
（実施形態２２）
図８４乃至図９７は本発明の他の実施形態（実施形態２２）のノンリード型半導体装置に係わる図である。本実施形態２２は、実施形態１０と同様に半導体素子５よりも僅かに大きいチップ固定区画部分４２を有し、かつ溝２５がチップ固定面側に設けられる基板２０を用いる例である。
また、本実施形態２２の半導体装置１は、樹脂封止体３を形成する樹脂層の表面よりも外部電極端子２の表面が突出した構造（スタンドオフ構造）になっている。
さらに、単一の区画部分（区画領域）４で形成されるチップ固定区画部分４２の１辺には方向識別部としてノッチ２６が設けられている。チップ固定区画部分４２は樹脂封止体３の底面、即ち実装される面（実装面）に露出することから、ノッチ２６を目視でき、四角形状の半導体装置１の方向性を識別することができる。なお、チップ固定区画部分４２の角部を面取りすることでも、同様に識別効果を得ることができる。
以下、図面を参照しながら本実施形態２２の半導体装置１及びその製造方法について説明する。図８４乃至図８７は半導体装置の構造に係わる図であり、図８８乃至図９４はノンリード型半導体装置の製造方法に係わる図である。
図８４に示すように、樹脂封止体３の下面にはチップ固定区画部分４２の下面が露出するとともに、図８６に示すように、四角形状となるチップ固定区画部分４２の周囲には３列に亘って外部電極端子２が配列される構造になっている。
チップ固定区画部分４２の一辺にはノッチ２６が設けられている。チップ固定区画部分４２は外部電極端子２を形成する区画部分（区画領域）４が部分的に溝２５を設けないで形成した面積の大きな区画部分（区画領域）４である。半導体素子５が接着剤９（図８７参照）を介して固定されるチップ固定区画部分４２は、半導体素子５よりも僅かに大きくなっている。半導体素子５の表面の電極と外部電極端子２は樹脂封止体３内において導電性のワイヤ７によって電気的に接続されている（図８５，図８７参照）。
また、これが本発明の特徴の一つであるが、図８７及び図８４に示すように、樹脂封止体３の下面（実装面）から外部電極端子２及びチップ固定区画部分４２が僅かに突出している。この突出は、半導体装置の製造における溝２５の溝底を除去するエッチング後の外部電極端子２やチップ固定区画部分４２の表面に形成するメッキ膜２７によって発生し、その突出長さｚは、例えば数１０〜数１００μｍとなる。この外部電極端子２の突出（スタンドオフ構造）により、半導体装置１の実装基板への搭載時、外部電極端子２が確実に実装基板の配線（ランド）に接続されるようになる。
このような実施形態２２の半導体装置１は、図８８（ａ）〜（ｇ）に示すような各工程を経て製造される。また、本実施形態２２の半導体装置１の製造では、図８９に示すような基板２０が使用される。基板２０は長方形となり、その長辺に沿ってガイド孔３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｅが設けられている。これらガイド孔３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｅは、基板２０の組み立てライン上での移送や位置決めのガイド孔として使用される。基板２０には短辺に沿って２列、長辺に沿って１２行の単位基板部分３７が配置されている。各単位基板部分３７が最終的にはそれぞれ半導体装置１になる。単位基板部分３７が配置される長方形領域の外側には幅がｅ，ｆとなる溝２５ａが設けられている。この溝２５ａの外側は枠部３８となる。
図９０は単位基板部分３７を示す模式的拡大平面図であり、図９１は単位基板部分３７を示す拡大断面図である。図９０に示すように、チップ固定区画部分４２となる四角形状の区画部分４の一辺にはノッチ２６が設けられている。また、チップ固定区画部分４２の周囲には３列に亘って外部電極端子２となる区画部分４が配列されている。各区画部分４の間は溝２５となっている。
半導体装置の製造方法においては、図８８（ａ）に示すように、チップボンディングを行って、チップ固定区画部分４２となる区画部分４に半導体素子５を固定する。
つぎに、図８８（ａ）に示すように、ワイヤボンディングを行って、外部電極端子２となる区画部分４と半導体素子５の電極とを導電性のワイヤ７で接続する。
つぎに、図８８（ｃ）に示すように、トランスファモールドによる片面モールドを行って、半導体素子５やワイヤ７を絶縁性の樹脂封止体３で被う。図９２及び図９３（ａ）は片面モールドされた基板２０を示す一部の断面図である。これらの図に示すように、樹脂封止体３の外周縁は枠部３８にまで延在せず、溝２５ａの途中までとなる。これは後述するエッチングによって枠部３８が外れるようにするためである。
つぎに、図８８（ｄ）に示すように、エッチング液２８に基板２０を漬けて溝２５の溝底を除去して区画部分４を外部電極端子２及びチップ固定区画部分４２に形成する。図９３（ｂ）はエッチング後の樹脂封止体３等を示す一部の拡大断面図である。エッチングによって溝２５，２５ａの底にまで充填された樹脂封止体３の底（下面）は露出する。基板２０は板状を維持できなくなり、枠部３８，外部電極端子２及びチップ固定区画部分４２はエッチングによってそれぞれ分離された状態になる。枠部３８に強い力を加えれば、簡単に枠部３８は樹脂封止体３から外れる状態になる。なお、基板２０を研磨して区画部分４を分離する方法においても枠部３８は樹脂封止体３から外せる状態になる。
つぎに、図８８（ｅ）に示すように、メッキ処理を行い樹脂封止体３の底面に露出する外部電極端子２及びチップ固定区画部分４２の表面にメッキ膜２７を形成する。メッキは、例えば、ＰｂＳｎのメッキを行い、メッキ膜２７の厚さを数１０〜数１００μｍ程度形成する。メッキされた外部電極端子２及びチップ固定区画部分４２の底面は、エッチングによって露出した樹脂封止体３の下面よりも突出する（スタンドオフ構造）。
図９３（ｃ）はメッキ処理後の樹脂封止体３等を示す一部の拡大断面図である。メッキ処理後、枠部３８に力を加えて樹脂封止体３から枠部３８を外す。図９４は枠部が取り除かれた樹脂封止体３等を示す一部の断面図である。
つぎに、図８８（ｆ）に示すように、切断処理を行って、チップ固定区画部分４２や外部電極端子２が存在する面に対して裏面となる樹脂封止体３の面にテープ２１を張り付けて樹脂封止体３をダイシングブレード２２で縦横に切断して単位基板部分の個片化を図る。図９３（ｃ）及び図９４において示す一点鎖線部分が樹脂封止体３を切断する部分である。これらの図から分かるように、切断部分には金属は存在せず、樹脂封止体３を構成する樹脂層部分のみである。これにより、切断に使用するダイシングブレードの寿命が長くなる。
つぎに、図８８（ｇ）に示すように、分離された各樹脂封止体３からテープ２１を剥がし複数の半導体装置１を製造する。
本実施形態２２では、図８８（ａ）のチップボンディングでは、チップ固定区画部分４２となる区画部分４のチップ固定面が平坦であることから、溝があり、その溝に半導体素子５を固定するための接着剤が入り込むことがないことから、接着剤の使用量が減り、半導体装置の製造コストの低減が達成できる。また、平坦であることから、チップボンディングの安定化も図ることができる。
また、図８８（ｂ）のワイヤボンディングでは、基板２０の裏面（下面）が平坦であることから、半導体素子５が固定されるチップ固定区画部分４２となる区画部分４や、外部電極端子２となる区画部分４を真空吸着パッド２９で真空吸着保持できることになり、ワイヤボンディングの品質が安定する。即ち、真空吸着による基板の固定により、超音波ワイヤボンディングが確実にできることになる。
本実施形態の半導体装置１は樹脂封止体３の実装面にチップ固定区画部分４２が露出するため、半導体素子５で発生した熱をチップ固定区画部分４２を利用して外部に速やかに放散できる特長があり、半導体装置１の安定動作が可能になる。
また、溝２５の溝底を除去して区画部分４を外部電極端子２やチップ固定区画部分４２に形成する場合、研磨やエッチングによって基板２０の裏面を一定の厚さ除去する方法が採用できる。図の例では、エッチングによって区画部分４の分離を図っている〔図８８（ｄ）〕。また、図８８（ｅ）のメッキ処理（例えば、ＰｂＳｎ等による外装メッキ）は、メッキ膜厚さの制御が容易な印刷メッキ方法が適している。このメッキ方法によりスタンドオフ高さの制御が正確になる。なお、前記エッチングにおいて、チップ固定区画部分や外部電極端子となる部分の基板２０の裏面にエッチング用マスクを形成することによって、エッチングによってもスタンドオフ構造とすることができる。
図９５乃至図９７は、本実施形態２２の変形例であるノンリード型半導体装置に係わる図である。図９５はノンリード型の半導体装置の模式的断面図、図９６は外部電極端子等の平面配置を示す透視図、図９７は半導体装置の底面図である。本変形例は、半導体素子５よりもチップ固定区画部分４２が小さくなる例である。この構造によれば、半導体装置の製造に用いる基板は、サイズの異なる半導体素子の製造に対しても使用でき、基板の汎用性が高くなる。
（実施形態２３）
図９８は本発明の他の実施形態（実施形態２３）であるノンリード型の半導体装置の製造方法を示す各工程の断面図、図９９はノンリード型の半導体装置の一部を示す拡大断面図である。
本実施形態２３は実施形態２２において、表裏面に対応して溝２５及び溝２５ａ（図示せず）を有する基板２０を用いて半導体装置１を製造する例を示すものである。製造工程としての図９８（ａ）〜（ｇ）は図８８（ａ）〜（ｇ）と同じである。このように一面のみに溝を有するものでなくても本発明の半導体装置の製造は可能である。
（実施形態２４）
図１００乃至図１０５は本発明の他の実施形態（実施形態２４）であるノンリード型の半導体装置に係わる図である。図１００乃至図１０３はノンリード型半導体装置の構造に係わる図であり、図１００は半導体装置１の断面図、図１０１は半導体装置１の透視平面図、図１０２は半導体装置１の底面図、図１０３は一部の拡大断面図である。
図１０４（ａ）〜（ｇ）は半導体装置の製造方法を示す工程断面図、図１０５（ａ），（ｂ）は半導体装置の製造に用いる基板２０の単位基板部分３７を示す模式図であり、図１０５（ａ）は透視平面図であり、図１０５（ｂ）は断面図である。
本実施形態２４は、図１０５に示すように、基板２０における単位基板部分３７において、チップ固定区画部分４２の裏面（実装面）にあって、縁を除いて窪み７１とした例である。図１０４（ａ）〜（ｇ）に示すこの例による半導体装置の製造は、区画部分４の分離を行う手段がエッチングに代わるグラインダ３０〔図１０４（ｄ）参照〕による研磨に変わる以外は、図８８（ａ）〜（ｇ）に示す実施形態２２と同じである。
図１０５（ａ），（ｂ）に示すように、チップ固定区画部分４２の裏面に窪み７１を設けることによって、研磨面積が大幅に少なくなり、グラインダ３０の長寿命化が図れるとともに、研磨時間の短縮が図れ、製造コストの低減が達成できる。
また、製品となった時点では、チップ固定区画部分４２に異物が付着しても縁から外れて窪み７１に付着した場合には、小さな異物である場合、実装基板との間で障害物として作用しなくなり、半導体装置１の実装が確実になる特長がある。
また、区画部分４の分離化をエッチングで行う場合には、本実施形態の場合、チップ固定区画部分４２の裏面に窪み７１が存在することから、窪み７１の大きさを選択することによってエッチングによる基板部分の溶解量を制御することができる。窪み７１の縁のエッチングだけでよく、チップ固定区画部分４２の裏面の縁の平坦性を確保することができる。
（実施形態２５）
図１０６乃至図１１０は本発明の他の実施形態（実施形態２５）であるノンリード型の半導体装置に係わる図である。図１０６乃至図１０９はノンリード型半導体装置の構造に係わる図であり、図１０６は半導体装置の模式的断面図、図１０７は外部電極端子等の平面配置を示す透視図、図１０８は半導体装置の底面図、図１０９は半導体装置の一部の拡大断面図である。また、図１１０は本実施形態２５のノンリード型半導体装置の実装状態における実装基板の配線とノンリード型半導体装置の外部電極端子との相関を示す説明図である。
本実施形態２５は、実施形態２２において、図１０７及び図１０８に示すように、外部電極端子２を円形としたものである。これにより、斜め方向に位置する外部電極端子２の縁間の間隔ｕは、矩形の場合と比べて広くなる。この結果、図１１０に示すように、半導体装置１を実装する実装基板（配線基板）１５において、外部電極端子２を搭載するためのランド１７間にも配線１６を配置でき、実装基板１５の配線のレイアウト余裕が大きくなり、配線設計が容易になる。なお、図１１０における７２はスルーホール７２であり、配線基板１５において上下の配線を接続する導体が充填される部分である。このように、外部電極端子２を円形にすることによって、斜め方向に隣接する外部電極端子２同士のピッチが広くなることから、配線１６やスルーホール７２を外部電極端子２間にも配置することができる。
外部電極端子２の形状は必ずしも円形に限定されるものではなく、斜め方向に隣接する外部電極端子同士のピッチを広げることができる形状ならばどのような形状でもよい。
実施形態２２乃至実施形態２５に記載のノンリード型半導体装置においては、各外部電極端子２の側面の少なくとも一部を樹脂封止体３によって保持しており、また外部電極端子２を分離する工程を、ダイシングに比べて外部電極端子２に対するダメージの小さいエッチングによって行うことによって、外部電極端子２の樹脂封止体３からの脱落を防ぐことができる。
また特に、図８７に示すように外部電極端子２が、その上面の幅Ａに比較して幅の狭い部分（幅Ｂの部分）を有しており、かつ前記幅Ｂの部分を樹脂封止体３によって保持することにより、外部電極端子２の樹脂封止体３からの脱落を確実に防ぐことができる。
このように幅の狭い部分を有する外部電極端子２は、基板２０に溝２５を形成する際、基板２０上面でのエッチング速度が、幅Ｂの部分でエッチング速度に比べて遅くなるように制御することにより形成することができる。そして、このようなエッチング速度の制御には、ウエットエッチング法を利用するのが有効である。
即ち、エッチングマスクを基板上面の上に配置した状態で、エッチング液に基板２０を浸すことによってエッチングを行うウエットエッチング法を採用することにより、基板上面近傍でのエッチング液のリフレッシュ速度を、幅Ｂの部分の近傍でのエッチング液のリフレッシュ速度よりも遅くすることができ、このエッチング液のリフレッシュ速度の差に応じて生じるエッチング速度の差を利用することで、図８７に記載されたような電極形状を容易に形成することが可能となる。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施形態では、ＱＦＮ型の半導体装置の製造に本発明を適用した例について説明したが、例えば、ＳＯＮ型半導体装置の製造に対しても本発明を同様に適用でき、同様の効果を有することができる。
本発明の一実施形態（実施形態１）であるノンリード型の樹脂封止型半導体装置の模式的断面図である。 前記半導体装置の樹脂封止体の一部を取り除きかつ除去部に封止用樹脂を薄く残留させた状態の平面図である。 前記半導体装置の平面配置を表す透視図である。 前記半導体装置の底面図である。 前記半導体装置の一部の拡大断面図である。 前記ノンリード型の半導体装置の実装状態を示す断面図である。 前記ノンリード型の半導体装置の製造方法を示す各工程の断面図である。 前記ノンリード型半導体装置の製造において基板に半導体素子が固定されかつワイヤが取り付けられた状態を示す平面図である。 本実施形態１の半導体装置の製造方法によって製造された３列端子によるノンリード型の半導体装置の模式的断面図である。 前記３列端子構造の半導体装置の平面配置を表す透視図である。 前記３列端子構造の半導体装置の一部の拡大断面図である。 本実施形態１の半導体装置の製造方法の変形例による外部電極端子の形状を示す図である。 本実施形態１の半導体装置の製造方法の他の変形例による外部電極端子の形状を示す図である。 本発明の他の実施形態（実施形態２）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。 本実施形態２の半導体装置の製造において基板に半導体素子が固定されかつワイヤが取り付けられた状態を示す平面図である。 本発明の他の実施形態（実施形態３）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。 本実施形態３の変形例１によるノンリード型の半導体装置の製造におけるダイシング状態を示す断面図である。 本実施形態３の変形例１によって製造された半導体装置の底面図である。 本実施形態３の変形例１によって製造された半導体装置の一部の拡大断面図である。 本実施形態３の変形例２によって製造された半導体装置の断面図である。 本実施形態３の変形例２によって製造された半導体装置の一部の拡大断面図である。 本実施形態３の変形例３による半導体装置の製造において研磨によって外部電極端子を形成する状態を示す模式的断面図である。 本実施形態３の変形例３における基板表面を研磨する状態を示す模式的平面図である。 本実施形態３の変形例４における外部電極端子の形状を示す図である。 本実施形態３の変形例５における外部電極端子の形状を示す図である。 本発明の他の実施形態（実施形態４）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。 本実施形態４の変形例１による半導体装置の製造におけるダイシング状態を示す断面図である。 本実施形態４の変形例１によって製造された半導体装置の断面図である。 本実施形態４の変形例１によって製造された半導体装置の一部の拡大断面図である。 本実施形態４の変形例２による半導体装置の製造方法の一部の工程の断面図である。 本発明の他の実施形態（実施形態５）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態５の半導体装置の底面図である。 本発明の他の実施形態（実施形態６）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態６の半導体装置の底面図である。 本発明の他の実施形態（実施形態７）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態７の半導体装置の平面配置を表す透視図である。 本実施形態７の半導体装置の底面図である。 本実施形態７の半導体装置の一部の拡大断面図である。 本発明の他の実施形態（実施形態８）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態８の半導体装置の平面配置を表す透視図である。 本実施形態８の半導体装置の底面図である。 本発明の他の実施形態（実施形態９）である半導体装置の製造方法において用いる基板の模式的平面図である。 図４２のＡ−Ａ線に沿う断面図である。 図４２のＢ−Ｂ線に沿う断面図である。 本発明の他の実施形態（実施形態１０）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態１０の半導体装置の平面配置を表す透視図である。 本実施形態１０の半導体装置の底面図である。 本実施形態１０による半導体装置の製造方法を示す一部の工程の断面図である。 本発明の他の実施形態（実施形態１１）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態１１の半導体装置の平面配置を表す透視図である。 本実施形態１１による半導体装置の製造方法を示す一部の工程の断面図である。 本発明の他の実施形態（実施形態１２）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態１２による半導体装置の製造方法を示す一部の工程の断面図である。 本発明の他の実施形態（実施形態１３）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の平面配置を表す透視図である。 本発明の他の実施形態（実施形態１４）である半導体装置の製造方法を示す各工程の断面図である。 本発明の他の実施形態（実施形態１５）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態１５の半導体装置の樹脂封止体を除き樹脂封止体の外形輪郭線を表示した状態の平面図である。 本実施形態１５の半導体装置の底面図である。 本実施形態１５の半導体装置の一部の拡大断面図である。 本実施形態１５による半導体装置の製造方法を示す各工程の断面図である。 本実施形態１５による半導体装置の製造方法において用いるリードフレームと、固定された半導体チップ等を示す模式的平面図である。 本実施形態１５による半導体装置の製造方法におけるトランスファモールド時のリードフレームを真空吸引するバキュームパッドの配置状態を示す模式図である。 本実施形態１５による半導体装置の製造方法におけるトランスファモールド時のリードフレームの真空吸引状態を示す模式的断面図である。 本発明の他の実施形態（実施形態１６）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態１６の半導体装置の平面配置を表す透視図である。 本実施形態１６の半導体装置の底面図である。 本実施形態１６の半導体装置の一部の拡大断面図である。 本実施形態１６による半導体装置の製造方法において用いるリードフレームと、固定された半導体チップ等を示す模式的平面図である。 本実施形態１６において用いるリードフレームの一部を示す拡大平面図である。 本発明の他の実施形態（実施形態１７）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態１７の半導体装置の平面配置を表す透視図である。 本実施形態１６の半導体装置の底面図である。 本発明の他の実施形態（実施形態１８）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態１８の半導体装置の平面配置を表す透視図である。 本実施形態１８の半導体装置の底面図である。 本発明の他の実施形態（実施形態１９）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。 本実施形態１９の半導体装置の平面配置を表す透視図である。 本実施形態１９の半導体装置の底面図である。 本発明の他の実施形態（実施形態２０）であるノンリード型の半導体装置の模式的断面図である。 本実施形態２０の半導体装置の平面配置を表す透視図である。 本実施形態２０の半導体装置の底面図である。 本実施形態２０の半導体装置の一部の拡大断面図である。 本発明の他の実施形態（実施形態２１）であるノンリード型の半導体装置の模式的断面図である。 本発明の他の実施形態（実施形態２２）であるノンリード型の半導体装置の模式的断面図である。 本実施形態２２のノンリード型半導体装置の外部電極端子等の平面配置を示す透視図である。 本実施形態２２のノンリード型半導体装置の底面図である。 本実施形態２２のノンリード型半導体装置の一部の拡大断面図である。 本実施形態２２のノンリード型半導体装置の製造方法を示す各工程の断面図である。 本実施形態２２のノンリード型半導体装置の製造において用いる基板の模式的平面図である。 本実施形態２２の半導体装置の製造に用いる基板の単位基板領域を示す模式的拡大平面図である。 本実施形態２２の半導体装置の製造に用いる基板の単位基板領域を示す拡大断面図である。 本実施形態２２の半導体装置の製造における片面モールドされた基板を示す一部の断面図である。 前記片面モールドされた基板及び基板裏面がエッチングされた基板等を示す製造各工程での一部の拡大断面図である。 前記基板裏面がエッチングされて枠部が取り除かれた樹脂封止体等を示す一部の断面図である。 本実施形態２２の変形例であるノンリード型の半導体装置の模式的断面図である。 前記変形例の半導体装置の外部電極端子等の平面配置を示す透視図である。 前記変形例の半導体装置の底面図である。 本発明の他の実施形態（実施形態２３）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。 本実施形態２３のノンリード型の半導体装置の一部を示す拡大断面図である。 本発明の他の実施形態（実施形態２４）であるノンリード型の半導体装置の模式的断面図である。 本実施形態２４のノンリード型の半導体装置の外部電極端子等の平面配置を示す透視図である。 本実施形態２４のノンリード型半導体装置の底面図である。 本実施形態２４のノンリード型半導体装置の一部の拡大断面図である。 本実施形態２４のノンリード型半導体装置の製造方法を示す各工程の断面図である。 本実施形態２４のノンリード型半導体装置の製造において用いる基板における単位基板領域を示す模式的拡大図である。 本発明の他の実施形態（実施形態２５）であるノンリード型の半導体装置を示す模式的断面図である。 本実施形態２５のノンリード型の半導体装置の外部電極端子等の平面配置を示す透視図である。 本実施形態２５のノンリード型半導体装置の底面図である。 本実施形態２５のノンリード型半導体装置の一部の拡大断面図である。 本実施形態２５のノンリード型半導体装置の実装状態における実装基板の配線とノンリード型半導体装置の外部電極端子との相関を示す説明図である。
符号の説明
１…半導体装置、２…外部電極端子、３…樹脂封止体、３ａ，３ｂ…樹脂層、４…区画部分（区画領域）、５…半導体素子、６…電極、７…ワイヤ、９…接着剤、１０…内面、１１…メッキ膜、１２…実装面、１３…外装メッキ膜、１５…配線基板、１６…配線、１７…ランド、１８…半田、２０…基板、２１…テープ、２２，２２ａ，２２ｂ，２２ｃ…ダイシングブレード、２５，２５ａ…溝、２６…ノッチ、２７…メッキ膜、２８…エッチング液、２９…真空吸着パッド、３０…グラインダ、３０ａ…回転軸、３１…溝、３２…窪み、３３…充填材、３５ａ，３５ｂ，３５ｃ…ガイド孔、３７…単位基板部分、３８…枠部、４０…貫通孔、４１…連結部分、４２…連結部、４３…ワイヤ、４４…充填材、４５…ノズル、４６…絶縁性樹脂液、５０…基板枠、５１…タブ、５２…リード、５３…ノズル、５４…モールド金型、５５…下型、５６…上型、５７…キャビティ、６０…補助片、６１…コーナリード、７１…窪み、７２…スルーホール。

Claims (6)

  1. 表面と、前記表面と反対側の裏面と、前記表面に形成された複数の第１溝と、前記複数の第１溝と対向する位置であり、前記裏面に形成された複数の第２溝と、前記複数の第１溝に囲まれた複数の区画部分とを有する金属基板を準備する工程と、
    その主面に複数の電極を有する半導体チップを準備する工程と、
    前記半導体チップを前記金属基板の表面側に搭載する工程と、
    前記半導体チップの電極と前記複数の第１溝に囲まれた複数の区画部分とを複数の導電性ワイヤで電気的に接続する工程と、
    前記半導体チップ、前記複数の導電性ワイヤ、前記複数の第１溝の内部、及び前記複数の区画部分とを封止する樹脂体を形成する工程と、
    前記第２溝に沿って前記金属基板をダイシングブレードにより切断する工程と、
    前記複数の区画部分の裏面に、半田層を形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記金属基板を切断する工程では、前記樹脂体の表面に支持部材を貼りつけた状態で、前記金属基板の裏面側からダイシングブレードにより切断することを特徴とする半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記金属基板を切断する工程では、前記第２溝の幅よりも細いダイシングブレードにより切断することを特徴とする半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記金属基板を切断する工程では、前記複数の区画部分を互いに電気的に分離させるために、前記複数の区画部分の間をダイシングブレードにより切断することを特徴とする半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記複数の区画部分のそれぞれの表面の中央部にはメッキ膜が形成され、前記メッキ膜の周辺は粗面化されていることを特徴とする半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記半導体チップは、前記金属基板のチップ固定部分に搭載され、前記チップ固定部分の一辺にはノッチが設けられていることを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP5195647B2 (ja) 2009-06-01 2013-05-08 セイコーエプソン株式会社 リードフレームの製造方法及び半導体装置の製造方法
JP6955918B2 (ja) * 2017-07-03 2021-10-27 株式会社ディスコ 基板の加工方法
KR102591697B1 (ko) * 2019-03-06 2023-10-20 에스케이하이닉스 주식회사 하이브리드 와이어 본딩 구조를 포함한 스택 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02240940A (ja) * 1989-03-15 1990-09-25 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
JPH05166985A (ja) * 1991-12-17 1993-07-02 Ibiden Co Ltd 電子部品搭載装置の製造方法
JP2000150760A (ja) * 1998-11-11 2000-05-30 Matsushita Electronics Industry Corp ターミナルランドフレームおよびその製造方法
JP2001024135A (ja) * 1999-07-07 2001-01-26 Mitsui High Tec Inc 半導体装置の製造方法
JP2001210743A (ja) * 2000-01-24 2001-08-03 Nec Corp 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02240940A (ja) * 1989-03-15 1990-09-25 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
JPH05166985A (ja) * 1991-12-17 1993-07-02 Ibiden Co Ltd 電子部品搭載装置の製造方法
JP2000150760A (ja) * 1998-11-11 2000-05-30 Matsushita Electronics Industry Corp ターミナルランドフレームおよびその製造方法
JP2001024135A (ja) * 1999-07-07 2001-01-26 Mitsui High Tec Inc 半導体装置の製造方法
JP2001210743A (ja) * 2000-01-24 2001-08-03 Nec Corp 半導体装置及びその製造方法

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