JP4503632B2 - Manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a miniaturized non-leaded semiconductor device with a large number of electrode terminals. <P>SOLUTION: A non-leaded resin sealed semiconductor device 1 is manufactured by the steps of preparing a conductive flat substrate 20 (metal plate) of copper plate or the like, fixing semiconductor elements 5 respectively to predetermined positions on the principal surface of the substrate 20 by an insulating adhesive, electrically connecting each electrode on the surfaces of the semiconductor elements 5 with predetermined partitions 4 of the substrate 20 separate from the semiconductor elements 5 by conductive wires 7, forming an insulating resin layer 3a on substantially an entire region of the principal surface of the substrate 20 to cover the semiconductor elements 5 and wires 7, selectively removing the substrate 20 from the rear side to form a plurality of electrically independent partitions 4 whereof at least some are external electrode terminals 2, and selectively removing the resin layer 3a to fragment the device into regions containing the semiconductor elements 5 and a plurality of partitions 4 positioned around the semiconductor elements 5. Thus, a non-leaded resin sealed semiconductor device 1 having a large number of electrode terminals is manufactured. <P>COPYRIGHT: (C)2008,JPO&amp;INPIT

Description

本発明は金属基板を用いた樹脂封止型のＬＳＩ（大規模集積回路）等の半導体装置の製造方法に係わり、特に、ＳＯＮ（Small Outline Non-Leaded Package），ＱＦＮ（Quad Flat Non-Leaded Package）のように、パッケージの側方に意図的に外部電極端子を突出させることなく実装面側に外部電極端子を露出させる半導体装置（ノンリード型半導体装置）の製造に適用して有効な技術に関する。   The present invention relates to a method of manufacturing a semiconductor device such as a resin-encapsulated LSI (Large Scale Integrated Circuit) using a metal substrate, and in particular, SON (Small Outline Non-Leaded Package), QFN (Quad Flat Non-Leaded Package). The present invention relates to a technique effective when applied to the manufacture of a semiconductor device (non-lead type semiconductor device) in which the external electrode terminals are exposed on the mounting surface side without intentionally projecting the external electrode terminals to the side of the package.

樹脂封止型半導体装置は、その製造においてリードフレームが使用される。リードフレームは、金属板を精密プレスによる打ち抜きやエッチングによって所望パターンに形成することによって製造される。リードフレームは半導体素子（半導体チップ）を固定するためのタブ，ダイパッド等と呼称される支持部や、前記支持部の周囲に先端（内端）を臨ませる複数のリードを有する。前記タブはリードフレームの枠部から延在するタブ吊りリードによって支持されている。   A resin-encapsulated semiconductor device uses a lead frame in its manufacture. The lead frame is manufactured by forming a metal plate into a desired pattern by punching or etching with a precision press. The lead frame has a support portion called a tab, a die pad, or the like for fixing a semiconductor element (semiconductor chip), and a plurality of leads that make the tip (inner end) face the periphery of the support portion. The tab is supported by a tab suspension lead extending from the frame portion of the lead frame.

このようなリードフレームを使用して樹脂封止型半導体装置を製造する場合、前記リードフレームのタブ上に半導体チップを固定するとともに、前記半導体チップの電極と前記リードの先端を導電性のワイヤで接続し、その後ワイヤや半導体チップを含むリード内端側を絶縁性の樹脂（レジン）で封止して空隙を埋めて封止体（樹脂封止体：パッケージ）を形成し、ついで不要なリードフレーム部分を切断除去するとともにパッケージから突出するリードやタブ吊りリードを切断する。   When manufacturing a resin-encapsulated semiconductor device using such a lead frame, the semiconductor chip is fixed on the tab of the lead frame, and the electrode of the semiconductor chip and the tip of the lead are connected with a conductive wire. Then, the inner end side of the lead including the wire and the semiconductor chip is sealed with an insulating resin (resin) to fill the gap to form a sealed body (resin sealed body: package), and then unnecessary leads The frame portion is cut and removed, and leads and tab suspension leads protruding from the package are cut.

一方、リードフレームを用いて製造する樹脂封止型半導体装置の一つとして、リードフレームの一面（主面）側に片面モールドを行ってパッケージを形成し、パッケージの一面に外部電極端子であるリードを露出させる半導体装置構造（ノンリード型半導体装置）が知られている。この半導体装置は、パッケージの一面の両側縁にリードを露出させるＳＯＮや、四角形状のパッケージの一面の４辺側にリードを露出させるＱＦＮが知られている。   On the other hand, as one of the resin-encapsulated semiconductor devices manufactured using a lead frame, a single-sided mold is formed on one side (main surface) side of the lead frame to form a package, and the lead which is an external electrode terminal on one side of the package A semiconductor device structure (non-lead type semiconductor device) that exposes the substrate is known. In this semiconductor device, SON that exposes leads on both side edges of one surface of the package and QFN that exposes leads on four sides of one surface of a rectangular package are known.

特開2000-286376 号公報には、四角形のアイランドの４隅をそれぞれ吊りリードで吊り、隣接する吊りリードを繋ぎ前記アイランドを一重に囲むように配置される連結体と、前記一重の連結体の内側からアイランドに向かう第１の接続片を等間隔に突出させるとともに、連結体から外に向かって第２の接続片を突出させるフレームを使用するノンリード型の半導体装置の製造方法が開示されている。前記第１の接続片と第２の接続片は千鳥足跡状の配置になっている。   Japanese Patent Laid-Open No. 2000-286376 discloses a connection body arranged so that four corners of a quadrangular island are respectively suspended by suspension leads, adjacent suspension leads are connected to surround the island, and a single connection body. A method of manufacturing a non-lead type semiconductor device is disclosed that uses a frame in which the first connection pieces directed from the inside toward the island are projected at equal intervals and the second connection pieces are projected outward from the coupling body. . The first connection piece and the second connection piece are arranged in a staggered footprint.

このフレームを用いる半導体装置の製造においては、アイランド上に半導体チップを固定し、半導体チップの表面のボンディングパッドと第１の接続片及び第２の接続片を金属細線を介して固定し、半導体チップや金属細線を樹脂封止体で被い、連結体に沿い連結体を除去するようにダイシングで切断して第１の接続片と第２の接続片を分離し、必要に応じて前記溝を樹脂で埋め、その後フレームと樹脂封止体を切断（フルカット）してノンリード型の半導体装置を製造する。また、アイランドはチップよりも大きくあるいは小さく形成される。   In manufacturing a semiconductor device using this frame, a semiconductor chip is fixed on an island, and a bonding pad on the surface of the semiconductor chip, a first connection piece, and a second connection piece are fixed through a thin metal wire. Or by covering the metal thin wire with a resin sealing body, cutting along the connecting body by dicing so as to remove the connecting body, separating the first connecting piece and the second connecting piece, and if necessary, forming the groove After filling with resin, the frame and the resin sealing body are cut (full cut) to manufacture a non-lead type semiconductor device. The island is formed larger or smaller than the chip.

一方、特開2000-216280 号公報には、フレーム本体の一面側に突出形成されたランド構成体を格子状に配置したターミナルランドフレームを用いてノンリード型の半導体装置を製造する技術が開示されている。ランド構成体はフレーム本体を打ち抜き加工によって突出させることによって形成され、打ち抜き方向に対してさらに剪断力を加えることによって打ち抜きの段差部分が破断して、フレーム本体からランド構成体が分離できるようになっている。   On the other hand, Japanese Patent Application Laid-Open No. 2000-216280 discloses a technique for manufacturing a non-lead type semiconductor device using a terminal land frame in which land structures projectingly formed on one side of a frame body are arranged in a lattice shape. Yes. The land structure is formed by projecting the frame body by punching, and by applying further shearing force in the punching direction, the stepped portion of the punching breaks and the land structure can be separated from the frame body. ing.

ランド構成体の突出面の表面には溝部が形成され、ランド構成体の窪み面の中央には表面が平坦となる突出部が形成されている。この突出部の平坦面は半導体装置の外部電極端子の実装面を形成することになる。また、前記溝部には封止用の樹脂が食い込み、外部電極端子を構成するランド構成体と樹脂との密着性を向上させるようになっている。   A groove is formed on the surface of the protruding surface of the land structure, and a protrusion having a flat surface is formed at the center of the recessed surface of the land structure. The flat surface of the protrusion forms a mounting surface for the external electrode terminal of the semiconductor device. Further, the sealing resin bites into the groove portion, and the adhesion between the land constituting body constituting the external electrode terminal and the resin is improved.

このようなターミナルランドフレームを用いる半導体装置の製造においては、１乃至複数のランド構成体の突出面上に導電性接着剤または絶縁性ペーストで半導体素子を接合し、半導体素子の電極と半導体素子の周囲に位置するランド構成体を金属細線で電気的に接続し、ターミナルランドフレームの主面側を樹脂で封止（片面モールド）して半導体素子及び金属細線等を樹脂層で被い、所定箇所の樹脂層部分を切断して個別化し、ターミナルランドフレームを固定した状態でターミナルランドフレームの裏面からランド構成体を押圧してランド構成体の段差部分で破断させてノンリード型の半導体装置を製造する。
特開２０００−２８６３７６号公報 特開２０００−２１６２８０号公報 In manufacturing a semiconductor device using such a terminal land frame, a semiconductor element is bonded to the projecting surface of one or more land constituents with a conductive adhesive or an insulating paste, and an electrode of the semiconductor element and the semiconductor element are bonded. The surrounding land components are electrically connected with fine metal wires, the main surface side of the terminal land frame is sealed with resin (single-sided molding), and the semiconductor elements and fine metal wires are covered with a resin layer. The resin layer portion is cut and individualized, and with the terminal land frame fixed, the land structure is pressed from the back surface of the terminal land frame to be broken at the step portion of the land structure to manufacture a non-lead type semiconductor device. .
JP 2000-286376 A JP 2000-216280 A

半導体装置の小型化、外部電極端子となるリードのリード曲がり防止等の観点から片面モールドによるＳＯＮやＱＦＮ等のノンリード型半導体装置が使用されている。ノンリード型半導体装置は、パッケージの一面に露出するリード面が実装面となることから、パッケージの側面からリードを突出させるＳＯＰ（Small Outline Package)やＱＦＰ等の半導体装置に比較して、実装面積が小さい。   Non-lead type semiconductor devices such as SON and QFN by single-sided molding are used from the viewpoint of miniaturization of semiconductor devices and prevention of lead bending of leads serving as external electrode terminals. Since the lead surface exposed on one surface of the package is a mounting surface, the non-lead type semiconductor device has a mounting area that is smaller than that of a semiconductor device such as SOP (Small Outline Package) or QFP in which the lead protrudes from the side surface of the package. small.

ＱＦＮのようなノンリード型半導体装置は、実装面側の外部電極端子の配列は一列構造である。このため、外部電極端子の数（ピン数とも呼称）が多くなると、リードがパッケージの周囲に沿って一列に並ぶ構造では、半導体素子（半導体チップ）のサイズに比較してパッケージのサイズが大きくなる。そこで、パッケージサイズの小型化を目的として、前記文献で示すような半導体装置製造技術が開発されている。   In a non-lead type semiconductor device such as QFN, the arrangement of the external electrode terminals on the mounting surface side is a one-row structure. Therefore, when the number of external electrode terminals (also referred to as the number of pins) increases, the size of the package becomes larger than the size of the semiconductor element (semiconductor chip) in the structure in which the leads are arranged in a line along the periphery of the package. . Therefore, for the purpose of reducing the package size, a semiconductor device manufacturing technique as shown in the above document has been developed.

前者の公知例（特開2000-286376 号）では、半導体チップが固定されるアイランド（チップ固定部）を支持する吊りリードを有するとともに、隣接する吊りリードを連結する連結体の内側と外側に交互に外部電極端子となる接続片（第１の接続片，第２の接続片）を有する構造となっている。そして、連結体の幅よりも幅が広いダイシングブレードを連結体の延在方向に沿って移動させながら連結体を切断する。   The former known example (Japanese Patent Laid-Open No. 2000-286376) has suspension leads that support islands (chip fixing portions) to which semiconductor chips are fixed, and alternates between the inside and outside of a connecting body that connects adjacent suspension leads. The structure has a connection piece (first connection piece, second connection piece) to be an external electrode terminal. Then, the connecting body is cut while moving the dicing blade having a width wider than the width of the connecting body along the extending direction of the connecting body.

しかし、連結体から外れるフレームの４隅は接続片が配置されない空いた領域となり、フレームの有効利用が図られていない。このフレームの有効利用と言う観点からすれば、吊りリードが設けられる領域には外部電極端子が形成できない難点がある。   However, the four corners of the frame coming off the connection body are vacant areas where no connection pieces are arranged, and the frame is not effectively used. From the standpoint of effective use of the frame, there is a difficulty that external electrode terminals cannot be formed in the region where the suspension leads are provided.

一方、アイランドに向かって延在する第１の接続片は片持梁構造となっている。このため、上下型からなるモールド金型にフレームを型締めして行うモールド時、片持梁構造の第１の接続片の先端が下型のパーティング面に密着しない場合もある。この密着不良部分には、モールド時に樹脂が入り込み、外部電極端子の実装面となる面に樹脂が付着（樹脂バリ）する。この樹脂バリはそのままでは実装不良を起こすため、半導体装置の製造工程として樹脂バリ除去工程が新たに必要となり、製造コストの低減が妨げられる。なお、アイランドを連結体で二重に囲む構造では、連結体から突出する全ての接続片は片持梁構造となり、樹脂バリの問題はさらに大きくなる。   On the other hand, the first connection piece extending toward the island has a cantilever structure. For this reason, the tip of the first connecting piece of the cantilever structure may not be in close contact with the parting surface of the lower mold when molding is performed by clamping the frame to the upper and lower molds. Resin enters the poorly bonded portion at the time of molding, and the resin adheres (resin burr) to the surface to be the mounting surface of the external electrode terminal. Since this resin burr causes a mounting failure as it is, a resin burr removing step is newly required as a semiconductor device manufacturing step, which hinders reduction in manufacturing cost. Note that, in a structure in which the islands are doubly surrounded by a connecting body, all connection pieces protruding from the connecting body have a cantilever structure, and the problem of resin burrs becomes even greater.

他方、第１の接続片と第２の接続片は千鳥足跡状に配置されていることから、３列目以上の場合、切断箇所と同一軸の部分に発生するため、その部分（主に４コーナー部）は外部端子として使用する事が困難となる問題がある。   On the other hand, since the first connection piece and the second connection piece are arranged in a zigzag footprint, in the case of the third row or more, the first connection piece and the second connection piece are generated in a portion of the same axis as the cut portion, so that portion (mainly 4 There is a problem that it is difficult to use the corner portion as an external terminal.

後者の公知例（特開2000-216280 号）では、フレーム本体を打ち抜き加工によって部分的に突出させて形成したランド構成体を半導体装置の外部電極端子等にするものである。この外部電極端子は、所定箇所の封止樹脂部分を切断して個別化した半導体装置の最終製造段階において、ターミナルランドフレームを固定した状態でターミナルランドフレームの裏面からランド構成体をランド構成体を形成する際の打ち抜き方向に再度押圧してランド構成体の段差部分で破断させてノンリード型の半導体装置を製造する。   In the latter known example (Japanese Patent Laid-Open No. 2000-216280), a land structure formed by partially projecting a frame main body by punching is used as an external electrode terminal or the like of a semiconductor device. In the final manufacturing stage of the semiconductor device in which the external electrode terminal is cut and separated from a predetermined portion of the sealing resin portion, the land structure is formed from the back surface of the terminal land frame with the terminal land frame fixed. A non-lead type semiconductor device is manufactured by pressing again in the punching direction at the time of formation and breaking at the step portion of the land structure.

しかし、外部電極端子となるランド構成体は打ち抜きによって形成するため、そのサイズ形状は高精度にはでき難くばらつきやすい。また、ランド構成体を押圧して剪断によって外部電極端子を形成する場合も、剪断によって外部電極端子の外形が決められるため、破断位置も高精度にはでき難くなる。この結果、外部電極端子の外形形状，寸法，位置がばらつきやすくなる。従って、実装の信頼性が低くなる。   However, since the land structure to be the external electrode terminal is formed by punching, the size and shape of the land structure is difficult to achieve with high accuracy and tends to vary. Also, when the external electrode terminal is formed by pressing the land structure and shearing, the external electrode terminal has an external shape determined by shearing. As a result, the external shape, dimensions, and position of the external electrode terminals are likely to vary. Therefore, the mounting reliability is lowered.

また、外部電極端子は押圧による破断（剪断）によって形成されるため、縁に突起（バリ）が発生しやすくなる。この突起（バリ）は、半導体装置の半田実装において確実な実装が行えなくなるばかりでなく、突起に起因して隣接する外部電極端子同士間が電気的に接触したりし好ましくない。   Further, since the external electrode terminal is formed by breaking (shearing) due to pressing, protrusions (burrs) are likely to occur at the edges. This protrusion (burr) is not preferable because not only can not be surely mounted in solder mounting of the semiconductor device, but also the adjacent external electrode terminals are in electrical contact due to the protrusion.

本発明の目的は、小型のノンリード型の樹脂封止型の半導体装置を製造できる半導体装置の製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device manufacturing method capable of manufacturing a small non-lead type resin-encapsulated semiconductor device.

本発明の他の目的は、外部電極端子数を多くすることができるノンリード型の半導体装置の製造方法を提供することにある。   Another object of the present invention is to provide a manufacturing method of a non-lead type semiconductor device capable of increasing the number of external electrode terminals.

本発明の他の目的は、半導体装置の辺に沿って２列以上外部電極端子を配置することができるノンリード型の半導体装置の製造方法を提供することにある。   Another object of the present invention is to provide a method for manufacturing a non-lead type semiconductor device in which two or more rows of external electrode terminals can be arranged along the side of the semiconductor device.

本発明の他の目的は、外部電極端子の形状や寸法精度を高精度に形成することができるノンリード型の半導体装置の製造方法を提供することにある。   Another object of the present invention is to provide a method for manufacturing a non-lead type semiconductor device capable of forming the shape and dimensional accuracy of an external electrode terminal with high accuracy.

本発明の他の目的は、実装の信頼性が高いノンリード型の半導体装置の製造方法を提供することにある。   Another object of the present invention is to provide a method of manufacturing a non-lead type semiconductor device with high mounting reliability.

本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。   The following is a brief description of an outline of typical inventions disclosed in the present application.

（１）銅板や銅合金板のような導電性の平坦な基板（金属板）を用意する工程と、前記基板の主面の所定箇所にそれぞれ半導体素子を絶縁性の接着剤で固定する工程と、前記半導体素子の表面の各電極と前記半導体素子から外れた前記基板の所定の区画部分を導電性のワイヤで電気的に接続する工程と、前記基板の主面の略全域に絶縁性の樹脂層を形成して前記半導体素子及び前記ワイヤを被う工程と、前記基板を基板の裏面側から選択的に除去して少なくとも一部が外部電極端子となる電気的に独立した区画部分（区画領域）を複数形成する工程と、前記樹脂層を選択的に除去して、前記半導体素子と前記半導体素子の周囲に位置する複数の区画部分を含む領域ごとに個片化する工程によってノンリード型の樹脂封止型半導体装置を製造する。   (1) A step of preparing a conductive flat substrate (metal plate) such as a copper plate or a copper alloy plate, and a step of fixing a semiconductor element to a predetermined portion of the main surface of the substrate with an insulating adhesive, Electrically connecting each electrode on the surface of the semiconductor element to a predetermined section of the substrate that is removed from the semiconductor element with a conductive wire; and insulating resin over substantially the entire main surface of the substrate Forming a layer so as to cover the semiconductor element and the wire, and electrically removing a partition part (partition region) in which at least a part becomes an external electrode terminal by selectively removing the substrate from the back side of the substrate ) And a step of selectively removing the resin layer and separating the semiconductor element into regions including a plurality of partition portions located around the semiconductor element and the semiconductor element. Manufacturing sealed semiconductor devices .

例えば、基板を碁盤の目のように区画部分（区画領域）を想定し、複数の区画部分による矩形領域を単位基板部分（単位基板領域）とする。この単位基板部分は基板に縦横に配置するものとする。そして、例えば、各単位基板部分の中央に半導体素子を固定するとともに、この半導体素子の電極と半導体素子から外れた所定の区画部分をワイヤで接続する。ワイヤが接続される区画部分は半導体素子の外側に２列以上あるようにしておく。つぎに、半導体素子やワイヤを被う樹脂層をトランスファモールドによる片面モールドによって均一の厚さに形成する。つぎに、樹脂層の表面全域に支持部材としのテープを貼り付ける。つぎに、基板を縦横に切断させて各区画部分を電気的に分離させる。分離した区画部分の多くはノンリード型半導体装置の実装用の外部電極端子となる。つぎに、単位基板領域を相互に独立させるべく樹脂層を縦横に切断する。つぎに、テープを剥離することによって複数のノンリード型半導体装置を製造する。前記基板及び樹脂層の選択的除去（分離）は、例えばダイシングブレードによる格子縞状の切断によって行う。   For example, a substrate is assumed to have a partition portion (partition region) like a grid, and a rectangular region including a plurality of partition portions is defined as a unit substrate portion (unit substrate region). This unit substrate portion is arranged vertically and horizontally on the substrate. Then, for example, a semiconductor element is fixed at the center of each unit substrate portion, and an electrode of the semiconductor element and a predetermined partition portion removed from the semiconductor element are connected by a wire. There are two or more partitions where wires are connected outside the semiconductor element. Next, a resin layer covering the semiconductor element and the wire is formed to a uniform thickness by single-sided molding by transfer molding. Next, a tape as a support member is attached to the entire surface of the resin layer. Next, the substrate is cut vertically and horizontally to electrically separate the partition portions. Many of the separated sections become external electrode terminals for mounting a non-lead type semiconductor device. Next, the resin layer is cut vertically and horizontally to make the unit substrate regions independent of each other. Next, a plurality of non-lead type semiconductor devices are manufactured by peeling off the tape. The selective removal (separation) of the substrate and the resin layer is performed by, for example, cutting a lattice pattern with a dicing blade.

また、半導体素子の固定前、半導体素子に塞がれる半導体素子の下に位置する区画部分と半導体素子の外側に位置しかつワイヤが接続される区画部分を導電性のワイヤで接続しておく。そして、半導体素子の固定時、半導体素子を基板に接着する接着剤中に前記ワイヤを押し潰すようにして半導体素子を固定する。   In addition, before fixing the semiconductor element, a partition portion located under the semiconductor element that is blocked by the semiconductor element and a partition portion that is located outside the semiconductor element and to which the wire is connected are connected by a conductive wire. When the semiconductor element is fixed, the semiconductor element is fixed by crushing the wire in an adhesive that bonds the semiconductor element to the substrate.

（２）上記（１）の構成において、平坦な導電性の基板の一面にエッチングによって縦横に複数の溝を設けて碁盤の目状に溝に囲まれた区画部分（区画領域）を形成するとともに、複数の区画部分を含む矩形領域をノンリード型半導体装置を形成するための単位基板部分（単位基板領域）とする。この単位基板部分は基板に縦横に整列形成（マトリックス状配置）されることになる。   (2) In the configuration of (1) above, a plurality of grooves are formed vertically and horizontally by etching on one surface of a flat conductive substrate to form partition portions (partition regions) surrounded by grooves in a grid pattern. A rectangular region including a plurality of partition portions is defined as a unit substrate portion (unit substrate region) for forming a non-lead type semiconductor device. The unit substrate portions are aligned and formed (matrix-like arrangement) on the substrate.

このような基板を使用するノンリード型の半導体装置の製造方法は以下のようになる。溝が存在する面または溝が存在しない面の各単位基板部分に半導体素子を固定する。例えば、単位基板部分の中央に半導体素子を固定する。半導体素子の外側には複数列（２列以上）の区画部分が位置するように基板は形成されている。つぎに、半導体素子の電極と半導体素子の外側に位置する所定の区画部分または所定の区画部分の裏面とをワイヤで接続する。つぎに、半導体素子及びワイヤを被うようにトランスファモールドによる片面モールドで均一な厚さの樹脂層を形成する。つぎに、樹脂層の表面全域にテープを貼り付ける。その後、ダイシングブレードを溝の延在方向に沿って相対的に移動させながら溝底を切断し、基板の分離、即ち区画領域の分離を行う。つぎに、単位基板部分を相互に独立させるべく樹脂層を縦横に切断する。独立した単位基板部分はテープに支持されている。つぎに、テープを剥離することによって複数のノンリード型半導体装置を製造する。   A method of manufacturing a non-lead type semiconductor device using such a substrate is as follows. The semiconductor element is fixed to each unit substrate portion on the surface where the groove exists or the surface where the groove does not exist. For example, the semiconductor element is fixed at the center of the unit substrate portion. The substrate is formed so that a plurality of rows (two or more rows) of partition portions are located outside the semiconductor element. Next, the electrode of the semiconductor element and the predetermined partition portion located outside the semiconductor element or the back surface of the predetermined partition portion are connected by a wire. Next, a resin layer having a uniform thickness is formed by single-sided molding by transfer molding so as to cover the semiconductor element and the wire. Next, a tape is applied to the entire surface of the resin layer. Thereafter, the groove bottom is cut while relatively moving the dicing blade along the extending direction of the groove, and the substrate is separated, that is, the partitioned region is separated. Next, the resin layer is cut vertically and horizontally to make the unit substrate portions independent of each other. The independent unit substrate portion is supported by the tape. Next, a plurality of non-lead type semiconductor devices are manufactured by peeling off the tape.

半導体素子の周縁部分を支持する区画部分の厚さに比較して半導体素子の中央寄りの領域の区画部分を薄くしたり、あるいは無くし、半導体装置において半導体素子の下方部分の実装面と実装基板との間に所定の隙間を発生させる（スタンドオフ構造）。   Compared with the thickness of the partition part supporting the peripheral part of the semiconductor element, the partition part of the region near the center of the semiconductor element is made thin or eliminated, and the mounting surface and the mounting substrate of the lower part of the semiconductor element in the semiconductor device A predetermined gap is generated between them (standoff structure).

また、溝が存在する面に半導体素子を固定する場合、区画部分の溝底の除去による分離を、基板を一定厚さ研磨やエッチングで除去するようにしてもよい。
エッチングを採用した半導体装置の製造方法は、
表面と、前記表面と反対側の裏面と、前記表面に形成されたチップ固定部分と、前記表面に形成された複数の溝と、前記複数の溝に囲まれた複数の区画部分とを有する金属基板を準備する工程と、
その主面に複数の電極を有する半導体チップを準備する工程と、
前記半導体チップを前記金属基板の表面側に形成された前記チップ固定部分に搭載する工程と、
前記半導体チップの電極と前記複数の溝に囲まれた複数の区画部分とを複数の導電性ワイヤで電気的に接続する工程と、
前記半導体チップ、前記複数の導電性ワイヤ、前記複数の溝の内部、及び前記複数の区画部分とを封止する樹脂体を形成する工程と、
前記樹脂体を形成する工程の後に、前記金属基板の裏面をエッチングすることにより、前記金属基板の複数の区画部分を互いに電気的に分離する工程と、
前記金属基板の複数の区画部分を互いに電気的に分離する工程の後に、前記エッチングにより露出した前記金属基板の複数の区画部分の裏面に、印刷法により半田層を形成する工程とを有することを特徴とする。 Further, when the semiconductor element is fixed to the surface where the groove exists, the substrate may be removed by polishing or etching with a certain thickness for the separation by removing the groove bottom of the partition portion.
A method for manufacturing a semiconductor device employing etching is as follows:
Metal having a front surface, a back surface opposite to the front surface, a chip fixing portion formed on the front surface, a plurality of grooves formed on the front surface, and a plurality of partition portions surrounded by the plurality of grooves Preparing a substrate;
Preparing a semiconductor chip having a plurality of electrodes on its main surface;
Mounting the semiconductor chip on the chip fixing portion formed on the surface side of the metal substrate;
Electrically connecting the electrodes of the semiconductor chip and the plurality of partition portions surrounded by the plurality of grooves with a plurality of conductive wires;
Forming a resin body that seals the semiconductor chip, the plurality of conductive wires, the inside of the plurality of grooves, and the plurality of partition portions;
After the step of forming the resin body, a step of electrically separating a plurality of partition portions of the metal substrate from each other by etching a back surface of the metal substrate;
Forming a solder layer on a back surface of the plurality of partition portions of the metal substrate exposed by the etching by a printing method after the step of electrically separating the plurality of partition portions of the metal substrate from each other. Features.

（３）上記（２）の構成において、平坦な導電性の基板の表裏面にエッチングによって相互に重なるように対面する縦横に延在する複数の溝を設けて碁盤の目状に溝に囲まれた区画部分を形成するとともに、複数の区画部分を含む矩形領域をノンリード型半導体装置を形成するための単位基板部分（単位基板領域）とする。この単位基板部分は基板に縦横に整列形成されることになる。このような基板を使用するノンリード型の半導体装置の製造方法は、上記（２）の場合と異なり、常に溝が存在する面に半導体素子を固定することになる。   (3) In the configuration of (2) above, a plurality of grooves extending vertically and horizontally facing each other so as to overlap each other by etching are provided on the front and back surfaces of a flat conductive substrate, and surrounded by the grooves in a grid pattern A rectangular region including a plurality of partition portions is formed as a unit substrate portion (unit substrate region) for forming a non-lead type semiconductor device. This unit substrate portion is aligned and formed vertically and horizontally on the substrate. In the manufacturing method of a non-lead type semiconductor device using such a substrate, the semiconductor element is always fixed to the surface where the groove exists unlike the case (2).

（４）上記（２）及び（３）の構成において基板における単位基板部分のパターンが異なる。単位基板部分は半導体素子を固定するタブと、このタブの各辺から平行に突出する複数のリードによって構成され、リードは隣接する他の単位基板部分のリードに連なるかあるいは基板枠に連なるようになる。単位基板部分は基板に縦横に整列配置形成（マトリックス状配置）されている。半導体装置の製造において、タブは半導体素子よりも大きい形態あるいは小さい形態（小タブ）が取られる。   (4) In the configurations of (2) and (3) above, the pattern of the unit substrate portion in the substrate is different. The unit substrate portion is composed of a tab for fixing the semiconductor element and a plurality of leads protruding in parallel from each side of the tab, and the lead is connected to the lead of another adjacent unit substrate portion or to the substrate frame. Become. The unit substrate portions are arranged and arranged (matrix-like arrangement) in the vertical and horizontal directions on the substrate. In the manufacture of a semiconductor device, the tab takes a form larger or smaller than the semiconductor element (small tab).

単位基板部分がタブとリードで構成される構成では、以下の工程によってノンリード型の半導体装置を製造する。   In the configuration in which the unit substrate portion is composed of tabs and leads, a non-lead type semiconductor device is manufactured by the following process.

即ち、導電性の基板をパターニングして、半導体素子を固定する矩形のタブと、このタブの所定の辺から相互に平行に延在し隣接する前記タブから延在するリードまたは基板枠に繋がりかつリードの途中にワイヤ接続領域を二箇所以上有する複数のリードとからなる単位基板部分を複数形成する工程と、
前記基板の主面側の各タブ上に半導体素子を接着剤を介してそれぞれ固定する工程と、
前記半導体素子の表面の各電極と、前記リードの所定の前記ワイヤ接続領域を導電性のワイヤで電気的に接続する工程と、
前記基板の主面側の略全域に絶縁性の樹脂層を形成して前記半導体素子及び前記ワイヤを被う工程と、
前記前記樹脂層の表面全域に１枚のテープを張り付ける工程と、
前記リードをリード幅全長に亘って選択的に除去して前記タブ、前記基板枠、前記隣接する単位基板領域のリード及び隣接するワイヤ接続領域と電気的に独立させて外部電極端子を形成する工程と、
前記樹脂層を選択的に除去して、前記単位基板部分を含む単位基板領域ごとに個片化するとともに、テープを剥離する工程とによってノンリード型の半導体装置を製造する。 That is, by patterning a conductive substrate, it is connected to a rectangular tab for fixing a semiconductor element, a lead extending from a predetermined side of the tab in parallel to each other, and extending from the adjacent tab or a substrate frame, and A step of forming a plurality of unit substrate portions composed of a plurality of leads having two or more wire connection regions in the middle of the leads;
Fixing each semiconductor element via an adhesive on each tab on the main surface side of the substrate;
Electrically connecting each electrode on the surface of the semiconductor element and the predetermined wire connection region of the lead with a conductive wire;
Forming an insulating resin layer over substantially the entire main surface of the substrate and covering the semiconductor element and the wire;
A step of applying a single tape to the entire surface of the resin layer;
Selectively removing the leads over the entire length of the lead width to form external electrode terminals electrically independent from the tabs, the substrate frame, the leads of the adjacent unit substrate regions and the adjacent wire connection regions; When,
The resin layer is selectively removed to separate each unit substrate region including the unit substrate portion, and a non-lead type semiconductor device is manufactured through a process of peeling the tape.

前記リードの選択的除去部分は前記基板の縦横に沿う各直線上に位置するように形成しダイシングによって除去する。リードの選択的除去時、前記半導体素子の表面を除去しないように除去する。前記リードの選択的除去はリードの長さ方向に沿って複数箇所行われ、外部電極端子が半導体装置の縁に沿って２列以上になるように形成する。前記樹脂層はトランスファモールドによる片面モールドによって形成するが、基板がモールド型の載置面に密着するようにタブ面を真空吸引してモールド型の載置面に密着させながらトランスファモールドを行う。   The selective removal portion of the lead is formed so as to be positioned on each straight line along the vertical and horizontal directions of the substrate and removed by dicing. When the lead is selectively removed, the surface of the semiconductor element is removed so as not to be removed. The lead is selectively removed at a plurality of locations along the length direction of the lead, and the external electrode terminals are formed in two or more rows along the edge of the semiconductor device. The resin layer is formed by single-sided molding by transfer molding, and transfer molding is performed while vacuuming the tab surface so that the substrate is in close contact with the mounting surface of the mold, and in close contact with the mounting surface of the mold.

前記（１）の手段によれば、（ａ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、外部電極端子を多くすることができる。   According to the means (1), (a) since the structure is such that two or more rows of external electrode terminals are arranged along the side of the non-lead type semiconductor device, the number of external electrode terminals can be increased.

（ｂ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、半導体装置の小型化が達成できる。   (B) Since the external electrode terminals are arranged in two or more rows along the side of the non-lead type semiconductor device, the semiconductor device can be miniaturized.

（ｃ）外部電極端子は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子の形状や寸法精度を高精度に形成することができる。   (C) Since the external electrode terminal is formed by cutting a metal plate vertically and horizontally with a dicing blade, the shape and dimensional accuracy of the external electrode terminal can be formed with high accuracy.

（ｄ）外部電極端子は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子の周縁には切断による長い突起（加工バリ）は発生し難くなって電極平坦度が向上する。この結果、半田等を用いて実装基板にノンリード型半導体装置を実装した場合、前記突起による外部電極端子の実装基板のランド（配線）との接続不良が起き難くなり、実装強度の向上や実装の信頼性が向上する。   (D) Since the external electrode terminal is formed by cutting a metal plate vertically and horizontally with a dicing blade, long protrusions (processing burrs) due to cutting are less likely to occur on the periphery of the external electrode terminal, and the electrode flatness is improved. To do. As a result, when a non-lead type semiconductor device is mounted on a mounting board using solder or the like, poor connection between the external electrode terminals and the land (wiring) of the mounting board due to the protrusions is unlikely to occur. Reliability is improved.

（ｅ）半導体素子に塞がれる領域の区画部分と、半導体素子の外側のワイヤが接続される区画部分をワイヤで接続した構造では、半導体素子の下の領域にも外部電極端子を配置できることになり、実装基板における配線パターン形成の余裕度が向上するばかりでなく、配線パターンの変更により実装基板の小型化も達成することができる。   (E) In the structure in which the partition part of the region closed by the semiconductor element and the partition part to which the wire outside the semiconductor element is connected are connected by wires, the external electrode terminals can be arranged also in the region below the semiconductor element. Thus, not only the margin of wiring pattern formation on the mounting board is improved, but also the downsizing of the mounting board can be achieved by changing the wiring pattern.

（ｆ）１枚の金属板の切断で容易に区画部分（外部電極端子）を形成できるため、半導体装置の製造コストの低減が達成できる。   (F) Since the partition portion (external electrode terminal) can be easily formed by cutting one metal plate, the manufacturing cost of the semiconductor device can be reduced.

上記（２）の手段によれば、（ａ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、外部電極端子を多くすることができる。   According to the above means (2), (a) since the structure is such that two or more rows of external electrode terminals are arranged along the side of the non-lead type semiconductor device, the number of external electrode terminals can be increased.

（ｂ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、半導体装置の小型化が達成できる。   (B) Since the external electrode terminals are arranged in two or more rows along the side of the non-lead type semiconductor device, the semiconductor device can be miniaturized.

（ｃ）外部電極端子は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子の形状や寸法精度を高精度に形成することができる。   (C) Since the external electrode terminal is formed by cutting a metal plate vertically and horizontally with a dicing blade, the shape and dimensional accuracy of the external electrode terminal can be formed with high accuracy.

（ｄ）外部電極端子は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子の周縁には切断による長い突起（加工バリ）は発生し難くなって電極平坦度が向上する。この結果、半田等を用いて実装基板にノンリード型半導体装置を実装した場合、前記突起による外部電極端子の実装基板のランド（配線）との接続不良が起き難くなり、実装強度の向上や実装の信頼性が向上する。   (D) Since the external electrode terminal is formed by cutting a metal plate vertically and horizontally with a dicing blade, long protrusions (processing burrs) due to cutting are less likely to occur on the periphery of the external electrode terminal, and the electrode flatness is improved. To do. As a result, when a non-lead type semiconductor device is mounted on a mounting board using solder or the like, poor connection between the external electrode terminals and the land (wiring) of the mounting board due to the protrusions is unlikely to occur. Reliability is improved.

（ｅ）１枚の金属板を縦横にダイシングブレードでダイシングするだけで複数の半導体装置の外部電極端子を形成できるため、半導体装置の製造コストの低減が達成できる。   (E) Since the external electrode terminals of a plurality of semiconductor devices can be formed simply by dicing a single metal plate vertically and horizontally with a dicing blade, the manufacturing cost of the semiconductor device can be reduced.

（ｆ）基板に溝を設け、樹脂層形成後に溝底を除去することによって電気的に分離した区画領域を形成することができるので、区画部分の分離時間がより短時間になり半導体装置の製造時間の短縮が図れる。また、切断時間の短縮により、ダイシングブレードの磨耗も少なくなりブレードの寿命も長くなる。これらにより、半導体装置の製造コストの低減が達成できる。   (F) Since the partition region electrically separated can be formed by providing the substrate with a groove and removing the groove bottom after the resin layer is formed, the separation time of the partition portion can be shortened and the semiconductor device can be manufactured. Time can be shortened. In addition, the shortening of the cutting time results in less dicing blade wear and longer blade life. As a result, the manufacturing cost of the semiconductor device can be reduced.

（ｇ）溝はエッチングによって形成できることから、溝の縁に加工バリが発生しない。従って、溝が存在しない面に半導体素子を固定する製造方法の場合では、区画部分によって形成される外部電極端子の電極平坦度が良好になり、半導体装置の実装の信頼性が高くなる。   (G) Since the groove can be formed by etching, no processing burr is generated at the edge of the groove. Therefore, in the case of the manufacturing method in which the semiconductor element is fixed to the surface where no groove exists, the electrode flatness of the external electrode terminal formed by the partition portion is improved, and the reliability of mounting the semiconductor device is increased.

（ｈ）スタンドオフ構造とすることによって、実装時、仮に実装基板上に異物が存在していても支障が起きなくなる。   (H) By adopting a stand-off structure, no trouble occurs even if foreign matter exists on the mounting substrate during mounting.

（ｉ）溝が存在する面に半導体素子を固定する場合、区画部分の溝底の除去による分離を、基板を一定厚さ研磨やエッチングで除去するようにしてもよい。この場合、外部電極端子の電極平坦度を良好とすることができる。   (I) When the semiconductor element is fixed to the surface where the groove exists, the separation by removing the groove bottom of the partition portion may be removed by polishing or etching the substrate with a certain thickness. In this case, the electrode flatness of the external electrode terminal can be improved.

（ｊ）基板を縦横に分断する交差箇所に貫通孔を設けておくことによって、ダイシングブレードによる切断時間を短くすることができるとともに、ブレードの長寿命化が図れる。   (J) By providing through holes at intersections where the substrate is divided vertically and horizontally, the cutting time by the dicing blade can be shortened and the life of the blade can be extended.

（ｋ）溝が存在する面に半導体素子を固定する場合、半導体素子が固定される領域の溝を充填物で埋めることによって半導体素子と基板との間に空隙が発生しなくなり、半導体素子と基板との固定面に水分が溜まらなくなり、半導体装置の半田リフローによる実装時、前記水分の膨張に起因する実装不良が発生し難くなる。   (K) When fixing a semiconductor element on a surface where a groove exists, a gap is not generated between the semiconductor element and the substrate by filling the groove in a region where the semiconductor element is fixed with a filler, and the semiconductor element and the substrate Moisture does not accumulate on the fixed surface, and mounting failure due to the expansion of the moisture is less likely to occur when the semiconductor device is mounted by solder reflow.

上記（３）の手段によれば、上記（２）の構成による効果を有するとともに、（ａ）基板の表裏面に対面して溝を設け、基板の区画領域の分離時は、ダイシングブレードを溝の延在方向に沿って相対的に移動させながら表裏の溝の溝底を切断するだけであることから、区画部分の分離時間がより短時間になり半導体装置の製造時間の短縮が図れる。また、切断時間の短縮により、ダイシングブレードの磨耗も少なくなりブレードの寿命も長くなる。これらにより、半導体装置の製造コストの低減が達成できる。   According to the means of (3) above, the effect of the configuration of (2) above is obtained, and (a) a groove is provided facing the front and back surfaces of the substrate, and the dicing blade is grooved when separating the partition area of the substrate. Since the groove bottoms of the front and back grooves are only cut while being relatively moved along the extending direction, the separation time of the partition portion becomes shorter and the manufacturing time of the semiconductor device can be shortened. In addition, the shortening of the cutting time results in less dicing blade wear and longer blade life. As a result, the manufacturing cost of the semiconductor device can be reduced.

上記（４）の手段によれば、（ａ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、外部電極端子を多くすることができる。   According to the above means (4), (a) since the structure is such that two or more rows of external electrode terminals are arranged along the side of the non-lead type semiconductor device, the number of external electrode terminals can be increased.

（ｂ）ノンリード型半導体装置の辺に沿って２列以上外部電極端子を配置する構造となることから、半導体装置の小型化が達成できる。   (B) Since the external electrode terminals are arranged in two or more rows along the side of the non-lead type semiconductor device, the semiconductor device can be miniaturized.

（ｃ）外部電極端子は金属板（リード）をダイシングブレードによって数箇所で切断することによって形成することから、外部電極端子の形状や寸法精度を高精度に形成することができる。   (C) Since the external electrode terminal is formed by cutting a metal plate (lead) at several points with a dicing blade, the shape and dimensional accuracy of the external electrode terminal can be formed with high accuracy.

（ｄ）外部電極端子は金属板（リード）をダイシングブレードによって数箇所で切断することによって形成することから、外部電極端子の周縁には切断による長い突起（加工バリ）は発生し難くなって電極平坦度が向上する。この結果、半田等を用いて実装基板にノンリード型半導体装置を実装した場合、前記突起による外部電極端子の実装基板のランド（配線）との接続不良が起き難くなり、実装強度の向上や実装の信頼性が向上する。   (D) Since the external electrode terminal is formed by cutting a metal plate (lead) at several points with a dicing blade, long protrusions (processing burrs) due to cutting are hardly generated on the periphery of the external electrode terminal. Flatness is improved. As a result, when a non-lead type semiconductor device is mounted on a mounting board using solder or the like, poor connection between the external electrode terminals and the land (wiring) of the mounting board due to the protrusions is unlikely to occur. Reliability is improved.

（ｅ）１枚の金属板を縦横にダイシングブレードでダイシングするだけで複数の半導体装置の外部電極端子を形成できるため、半導体装置の製造コストの低減が達成できる。   (E) Since the external electrode terminals of a plurality of semiconductor devices can be formed simply by dicing a single metal plate vertically and horizontally with a dicing blade, the manufacturing cost of the semiconductor device can be reduced.

（ｆ）外部電極端子の形成はダイシングブレードでリードをその幅方向に切断することによって形成することができるので、切断時間の短縮が図れるとともに、切断時間が短いためダイシングブレードの磨耗も少なくなりブレードの寿命も長くなる。これらにより、半導体装置の製造コストの低減が達成できる。   (F) The external electrode terminal can be formed by cutting the lead in the width direction with a dicing blade, so that the cutting time can be shortened and the wear of the dicing blade is reduced because the cutting time is short. The lifespan of the product will be longer. As a result, the manufacturing cost of the semiconductor device can be reduced.

（ｇ）トランスファモールドによる樹脂層の形成時、基板がモールド型の載置面に真空吸引によって密着することから、リード面も前記載置面に密着するため、タブの裏面及びリードの裏面に樹脂が回り込まなくなる。この結果、外部電極端子の実装面の樹脂による汚染が防止でき、実装の信頼性が高いノンリード型の半導体装置を製造することができる。   (G) When the resin layer is formed by transfer molding, the substrate is brought into close contact with the mounting surface of the mold by vacuum suction. Therefore, the lead surface is also in close contact with the mounting surface described above. Will not wrap around. As a result, contamination of the mounting surface of the external electrode terminal with the resin can be prevented, and a non-lead type semiconductor device with high mounting reliability can be manufactured.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。本発明は、ここに記載する全ての効果を達成する構成に限定する物ではなく、ここに記載する効果の一部を達成する構成も本発明の構成として含む物である。
（１）小型のノンリード型の半導体装置を提供することができる。
（２）外部電極端子数を多くできるノンリード型の半導体装置を提供することができる。
（３）半導体装置の辺に沿って２列以上外部電極端子を配置することができるノンリード型の半導体装置の製造方法を提供することができる。
（４）外部電極端子の形状や寸法精度を高精度に形成することができるノンリード型の半導体装置の製造方法を提供することができる。
（５）実装の信頼性が高いノンリード型の半導体装置を提供することができる。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows. The present invention is not limited to a configuration that achieves all the effects described herein, and includes a configuration that achieves part of the effects described herein as a configuration of the present invention.
(1) A small non-lead type semiconductor device can be provided.
(2) A non-lead type semiconductor device capable of increasing the number of external electrode terminals can be provided.
(3) It is possible to provide a manufacturing method of a non-lead type semiconductor device in which two or more rows of external electrode terminals can be arranged along the side of the semiconductor device.
(4) It is possible to provide a method for manufacturing a non-lead type semiconductor device capable of forming the external electrode terminal in shape and dimensional accuracy with high accuracy.
(5) A non-lead type semiconductor device with high mounting reliability can be provided.

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
図１乃至図１３は本発明の一実施形態（実施形態１）のノンリード型の樹脂封止型の半導体装置の製造方法に係わる図である。本実施形態１では、図１乃至図４に示すように、四角形の樹脂封止体３３の裏面に導電体（金属）からなる外部電極端子２が露出するノンリード型の半導体装置１の製造方法に本発明を適用した例について説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment of the invention, and the repetitive description thereof is omitted.
(Embodiment 1)
1 to 13 are diagrams relating to a method of manufacturing a non-lead type resin-encapsulated semiconductor device according to an embodiment (Embodiment 1) of the present invention. In the first embodiment, as shown in FIGS. 1 to 4, the manufacturing method of the non-lead type semiconductor device 1 in which the external electrode terminal 2 made of a conductor (metal) is exposed on the back surface of the rectangular resin sealing body 33. An example to which the present invention is applied will be described.

本実施形態１では、図１及び図２に示すように、所定の厚さの矩形からなる樹脂封止体３の裏面（実装面側）に碁盤の目状に電気的に独立した区画部分（区画領域）４を有する構造となっている。本実施形態１では、四角形となる樹脂封止体３の各辺に沿って並ぶ２列の区画部分４を外部電極端子２として使用する半導体装置について説明する。   In the first embodiment, as shown in FIG. 1 and FIG. 2, a partition portion (electrically independent) in a grid pattern on the back surface (mounting surface side) of the resin sealing body 3 made of a rectangle having a predetermined thickness. It has a structure having a partition area 4. In the first embodiment, a semiconductor device using two rows of partition portions 4 arranged along each side of a resin sealing body 3 having a quadrangular shape as external electrode terminals 2 will be described.

区画部分（区画領域）４は、例えば、縦横がそれぞれ０．５ｍｍとなる四角形である。また、区画領域４と区画領域４の間の隙間は、例えば、約０．１５ｍｍである。外部電極端子ピッチを０．５ｍｍとした場合は区画領域４は縦横の寸法がそれぞれ０．３５ｍｍとなる。樹脂封止体３内には半導体素子（半導体チップ）５が位置するとともに、この半導体素子５の電極６（図３参照）と、所定の区画部分４の樹脂封止体３で被われる面側は導電性のワイヤ７で電気的に接続されている。ワイヤ７も樹脂封止体３で被われている。   The partition part (partition region) 4 is, for example, a quadrangle whose length and width are each 0.5 mm. Moreover, the clearance gap between the division area 4 and the division area 4 is about 0.15 mm, for example. When the external electrode terminal pitch is 0.5 mm, the vertical and horizontal dimensions of the partition region 4 are each 0.35 mm. A semiconductor element (semiconductor chip) 5 is located in the resin sealing body 3, and the surface of the semiconductor element 5 covered with the resin sealing body 3 of the electrode 6 (see FIG. 3) and the predetermined partition portion 4. Are electrically connected by a conductive wire 7. The wire 7 is also covered with the resin sealing body 3.

半導体素子５は複数の区画部分４に接着剤９で固定されている。接着剤９は導電性のものでも絶縁性のものでもよい。この例では導電性の接着剤、例えば、銀（Ａｇ）ペーストが使用されている。従って、例えば、半導体チップの区画部分４に接触する基板部分が電気的に使用されない層である場合は、半導体素子５に導電性の接着剤９を介して接続される各区画部分４は外部電極端子としては使用されない。しかし、この場合も実装用の端子としては使用可能である。また、この場合、後述する他の実施形態のように、半導体素子５の外側に位置するワイヤ７が接続された区画部分４と、半導体素子５に被われる下に位置する一部の区画部分４をワイヤや区画部分４を形成する材質部分で接続状態とすることによって、半導体素子５の下に位置する区画部分４も外部電極端子２として使用することができる。   The semiconductor element 5 is fixed to the plurality of partition portions 4 with an adhesive 9. The adhesive 9 may be conductive or insulating. In this example, a conductive adhesive such as silver (Ag) paste is used. Therefore, for example, when the substrate portion that contacts the partition portion 4 of the semiconductor chip is a layer that is not electrically used, each partition portion 4 connected to the semiconductor element 5 via the conductive adhesive 9 is an external electrode. It is not used as a terminal. However, in this case as well, it can be used as a mounting terminal. Further, in this case, as in other embodiments described later, the partition part 4 to which the wire 7 located outside the semiconductor element 5 is connected and the part of the partition part 4 positioned below the semiconductor element 5 are covered. Is connected to the material portion forming the wire and the partition portion 4, the partition portion 4 positioned below the semiconductor element 5 can also be used as the external electrode terminal 2.

また、半導体チップの区画部分４に接触する基板部分がグランド電位として使用される場合は、半導体素子５に接着剤９を介して接続された区画部分４は、外部電極端子２としてのグランド電極として使用できる。   In addition, when the substrate portion that contacts the partition portion 4 of the semiconductor chip is used as a ground potential, the partition portion 4 connected to the semiconductor element 5 via the adhesive 9 serves as a ground electrode as the external electrode terminal 2. Can be used.

接着剤９として絶縁性のものを使用すれば、半導体素子５に接着剤９を介して接続される各区画部分４はそれぞれ電気的に独立したものとなる。なお、外部電極端子２として使用されない区画部分４も半導体装置１の実装時半田等の接合材を用いて配線基板等に固定する構造とすることによって実装強度を高めることができる。また、放熱性の向上も可能となる。この構造においても、前述のように半導体素子５の外側に位置するワイヤ７が接続された区画部分４と、半導体素子５に被われる下に位置する一部の区画部分４をワイヤや区画部分４を形成する材質部分で接続状態とすることによって、半導体素子５の下に位置する区画部分４も外部電極端子２として使用することができる。   If an insulating material is used as the adhesive 9, each partition portion 4 connected to the semiconductor element 5 via the adhesive 9 becomes electrically independent. In addition, the partition strength 4 that is not used as the external electrode terminal 2 can be increased in mounting strength by adopting a structure in which a bonding material such as solder is used for mounting the semiconductor device 1 to a wiring board or the like. In addition, heat dissipation can be improved. Also in this structure, as described above, the partition part 4 to which the wire 7 located outside the semiconductor element 5 is connected and the part of the partition part 4 located under the semiconductor element 5 are connected to the wire or the partition part 4. The partition portion 4 positioned below the semiconductor element 5 can also be used as the external electrode terminal 2 by making the connection state with the material portion forming the.

区画部分４のワイヤ７が接続される面（内面１０）には、図５に示すようにメッキ膜１１が設けられている。このメッキ膜１１は、ワイヤ７との接着性を良好とするために設けられるものである。例えば、ワイヤ７は、例えば、Ａｕ線が使用され、メッキ膜１１は、例えば、Ａｇメッキ膜，Ａｕメッキ膜またはＰｄメッキ膜となる。   As shown in FIG. 5, a plating film 11 is provided on the surface (inner surface 10) to which the wire 7 of the partition portion 4 is connected. The plating film 11 is provided in order to improve the adhesiveness with the wire 7. For example, the wire 7 is made of, for example, Au wire, and the plating film 11 is, for example, an Ag plating film, an Au plating film, or a Pd plating film.

また、区画部分４の裏面（実装面１２）には実装時使用する外装メッキ膜１３が設けられている。この外装メッキ膜１３は、半導体装置１をモジュール基板等の配線基板に実装する際使用する接合材との接合性（濡れ性）を良好にするため設けられるものである。接合材としてＰｂＳｎ半田を使用する場合は、外装メッキ膜１３はＰｂＳｎ半田メッキ膜が好ましく、本実施形態１ではＰｂＳｎ半田メッキ膜が使用されている。   An exterior plating film 13 used for mounting is provided on the back surface (mounting surface 12) of the partition portion 4. The exterior plating film 13 is provided in order to improve the bonding property (wetting property) with a bonding material used when the semiconductor device 1 is mounted on a wiring substrate such as a module substrate. When PbSn solder is used as the bonding material, the exterior plating film 13 is preferably a PbSn solder plating film. In the first embodiment, a PbSn solder plating film is used.

本実施形態１では、半導体素子５の外側に位置する区画部分４は、矩形の樹脂封止体３の各辺に沿って２列となっている。また、この２列の区画部分４、即ち、外部電極端子２においては、図２及び図３に示すようにワイヤ７が接続されない外部電極端子も存在している。   In the first embodiment, the partition portions 4 located outside the semiconductor element 5 are in two rows along each side of the rectangular resin sealing body 3. Further, in the two rows of partition portions 4, that is, the external electrode terminals 2, there are also external electrode terminals to which the wires 7 are not connected as shown in FIGS. 2 and 3.

図６は本実施形態１の半導体装置１を電子機器に組み込んだ状態、即ち、電子機器のマザーボードやモジュール基板等の配線基板１５に実装した状態を示す断面図である。多層配線構造からなる配線基板１５の主面には、配線１６の一部によって半導体装置１の各外部電極端子２に対応するランド１７が設けられている。そして、これらランド１７に半田（ＰｂＳｎ半田）１８を介して半導体装置１の外部電極端子２が電気的に接続されている。   FIG. 6 is a cross-sectional view showing a state in which the semiconductor device 1 of Embodiment 1 is incorporated in an electronic device, that is, a state in which the semiconductor device 1 is mounted on a wiring substrate 15 such as a mother board or a module substrate of the electronic device. A land 17 corresponding to each external electrode terminal 2 of the semiconductor device 1 is provided by a part of the wiring 16 on the main surface of the wiring substrate 15 having a multilayer wiring structure. The external electrode terminals 2 of the semiconductor device 1 are electrically connected to these lands 17 via solder (PbSn solder) 18.

つぎに、このような半導体装置の製造方法について説明する。即ち、半導体装置は、金属板からなる基板の一面に所定の間隔を隔てて半導体素子を固定した後、半導体素子の各電極と半導体素子の外側の所定の基板領域を導電性のワイヤで接続し、ついで基板の一面をトランスファモールドによる片面モールドによって一定厚さの樹脂層を形成して半導体素子やワイヤを被い、その後基板を格子縞状に縦横に切断して碁盤の目状に区画部分（区画領域）を形成し、さらに樹脂層を縦横に切断して個片化することによって製造される。そして、ワイヤ接続部分はいずれかの区画部分に接続されるようにする。また、個片化は、一つの半導体素子と、この半導体素子の周囲に位置する複数の区画部分を含む矩形領域ごとの分断となる。また、前記樹脂層を切断することによって半導体装置の樹脂封止体が形成されることになる。   Next, a method for manufacturing such a semiconductor device will be described. That is, in a semiconductor device, a semiconductor element is fixed to one surface of a substrate made of a metal plate at a predetermined interval, and then each electrode of the semiconductor element is connected to a predetermined substrate region outside the semiconductor element with a conductive wire. Then, a resin layer having a certain thickness is formed on one surface of the substrate by single-sided molding by transfer molding, and a semiconductor element or wire is covered, and then the substrate is cut vertically and horizontally in a checkered pattern to form a partition portion (partition) Region), and the resin layer is further cut vertically and horizontally into individual pieces. Then, the wire connection portion is connected to any one of the partition portions. Further, the singulation is a division for each rectangular region including one semiconductor element and a plurality of partition portions located around the semiconductor element. Further, the resin sealing body of the semiconductor device is formed by cutting the resin layer.

つぎに、図７の工程断面図を参照しながら半導体装置の製造についてより具体的に説明する。工程断面図では、図が不明瞭となることからハッチングを入れない図を用いて説明する。なお、以下の各実施形態においても同様にハッチングを入れない図を用いて説明する場合もある。   Next, the manufacturing of the semiconductor device will be described more specifically with reference to the process cross-sectional view of FIG. In the process cross-sectional view, since the figure becomes unclear, the description will be made with reference to a drawing without hatching. In each of the following embodiments, there is a case where the description is similarly made with reference to a diagram without hatching.

ノンリード型の半導体装置の製造においては、最初に図７（ａ）に示すように、一枚の導電性の基板２０を用意する。この基板２０は、半導体装置の製造において通常使用される銅合金板、銅板、鉄−ニッケル合金板等の金属板からなっている。本実施形態１では、平坦な銅板を使用する。また、この基板２０は、図８に示すように、一度に複数の半導体装置を製造できる大きさの矩形状の平板（長方形板）となり、例えば、３行８列で２４個の半導体装置を製造できるものとなっている。また、基板２０の一面、即ち、半導体素子を固定する主面には、半導体素子の接合性やワイヤの接続性を向上させるため、図７では図示しないがＡｇからなるメッキ膜１１（図５参照）が設けられている。基板２０の厚さは、例えば、０．１２５〜０．２ｍｍの厚さとなっている。   In the manufacture of a non-lead type semiconductor device, first, as shown in FIG. 7A, a single conductive substrate 20 is prepared. The substrate 20 is made of a metal plate such as a copper alloy plate, a copper plate, or an iron-nickel alloy plate that is usually used in manufacturing a semiconductor device. In the first embodiment, a flat copper plate is used. Further, as shown in FIG. 8, the substrate 20 is a rectangular flat plate (rectangular plate) large enough to manufacture a plurality of semiconductor devices at a time. For example, 24 semiconductor devices are manufactured in 3 rows and 8 columns. It is possible. Further, although not shown in FIG. 7, a plated film 11 made of Ag (see FIG. 5) is provided on one surface of the substrate 20, that is, the main surface on which the semiconductor element is fixed, in order to improve the bonding property of the semiconductor device and the wire connectivity. ) Is provided. The thickness of the substrate 20 is, for example, 0.125 to 0.2 mm.

つぎに、図７（ｂ）及び図８に示すように、図示しない常用のチップボンディング装置を用いて基板２０の主面に半導体素子５を固定する。半導体素子５は、図５に示すように、Ａｇペーストからなる接着剤９で固定する。この際、後工程のダイシングブレードによる基板２０の切断時、半導体素子５の裏面（固定面）を切断しないようにするため、接着剤９の厚さを例えば、３０〜１００μｍ程度と厚くし、ダイシングブレードの先端が接着剤９の中層で止まるようにする。このチップボンディングにおいて、半導体素子５は基板２０の主面に縦横に所定の間隔を隔てて整列配置（マトリックス状に配置）固定される。各半導体素子５の間には所定の間隔の領域が広がり、この領域が各半導体装置の外周縁となる。従って、基板２０は何らパターニングされていないが、前記各半導体素子の外周縁で囲まれる矩形の領域部分がノンリード型の半導体装置を一つ形成するための単位基板部分（単位基板領域）となる。   Next, as shown in FIGS. 7B and 8, the semiconductor element 5 is fixed to the main surface of the substrate 20 by using a not-shown ordinary chip bonding apparatus. As shown in FIG. 5, the semiconductor element 5 is fixed with an adhesive 9 made of Ag paste. At this time, the thickness of the adhesive 9 is increased to, for example, about 30 to 100 μm so as not to cut the back surface (fixed surface) of the semiconductor element 5 when the substrate 20 is cut by a dicing blade in a later process. The tip of the blade is stopped at the middle layer of the adhesive 9. In this chip bonding, the semiconductor elements 5 are fixed to the main surface of the substrate 20 in alignment (arranged in a matrix) at predetermined intervals in the vertical and horizontal directions. A region having a predetermined interval extends between the semiconductor elements 5, and this region becomes the outer peripheral edge of each semiconductor device. Accordingly, the substrate 20 is not patterned at all, but a rectangular region surrounded by the outer peripheral edge of each semiconductor element becomes a unit substrate portion (unit substrate region) for forming one non-lead type semiconductor device.

つぎに、図７（ｃ）及び図８に示すように、半導体素子５の表面の電極６（図３参照）と、半導体素子５の周囲に広がる矩形枠領域の所定の区画部分となる領域４を導電性のワイヤ７で接続する。ワイヤ７は例えば、金線を用い、図示しないワイヤボンディング装置を用いて行う。   Next, as shown in FIG. 7C and FIG. 8, the electrode 6 on the surface of the semiconductor element 5 (see FIG. 3) and the region 4 which becomes a predetermined partition portion of the rectangular frame region extending around the semiconductor element 5. Are connected by a conductive wire 7. For example, a gold wire is used as the wire 7 and a wire bonding apparatus (not shown) is used.

つぎに、図７（ｄ）に示すように、半導体素子５及びワイヤ７を被うように、例えば、図示しないトランスファモールド装置を用いて、基板２０の主面上に絶縁性の樹脂による樹脂層３ａを形成する。樹脂層３ａは均一な厚さに形成され、半導体素子５やワイヤ７は隙間なく樹脂に被われることになる。この樹脂層３ａの厚さは半導体素子５やワイヤ７を被い、半導体装置の耐湿性を低下させないことを条件として、半導体装置の薄型化のために薄い程よい。樹脂層３ａを形成する絶縁性樹脂としては、例えばエポキシ樹脂が使用される。樹脂層３ａはトランスファモールド以外の樹脂充填方法で形成してもよい。即ち、マルチノズルを有するディスペンサによる塗布等によって形成してもよい。   Next, as shown in FIG. 7D, a resin layer made of an insulating resin is formed on the main surface of the substrate 20 by using, for example, a transfer mold apparatus (not shown) so as to cover the semiconductor element 5 and the wire 7. 3a is formed. The resin layer 3a is formed with a uniform thickness, and the semiconductor element 5 and the wire 7 are covered with the resin without any gap. The thickness of the resin layer 3a is preferably as thin as possible to reduce the thickness of the semiconductor device on the condition that it covers the semiconductor element 5 and the wire 7 and does not deteriorate the moisture resistance of the semiconductor device. For example, an epoxy resin is used as the insulating resin for forming the resin layer 3a. The resin layer 3a may be formed by a resin filling method other than transfer molding. That is, it may be formed by application using a dispenser having a multi-nozzle.

つぎに、図７（ｅ）に示すように、基板２０の裏面に外装メッキ膜１３を形成する。図７（ｅ）では符号のみ示す。外装メッキ膜１３については図５に示されている。また、例えば、外装メッキ膜１３はＰｂＳｎ半田で形成され、例えば、電界メッキ法によって形成される。外装メッキ膜１３の厚さは５〜２０μｍ程度に形成される。   Next, as shown in FIG. 7E, an exterior plating film 13 is formed on the back surface of the substrate 20. In FIG. 7 (e), only the reference numerals are shown. The exterior plating film 13 is shown in FIG. For example, the exterior plating film 13 is formed of PbSn solder, and is formed by, for example, an electroplating method. The thickness of the outer plating film 13 is formed to be about 5 to 20 μm.

つぎに、図７（ｆ）に示すように、樹脂層３ａの表面全域に支持部材としてのテープ２１を貼りつける。その後、基板２０を上面となるようにしてダイシングブレード２２で基板２０を縦横に切断し、四角形（矩形）からなる区画部分４を形成する。ダイシングブレード２２による切断部分は、図４に示すように、格子縞になり、その間には碁盤の目状に区画部分４が形成されることになる。ダイシングブレード２２は、例えば、厚さ１５０μｍのものを用いる結果、一辺が０．５ｍｍの区画部分４が碁盤の目状に０．６５ｍｍピッチで形成される。このダイシングにおいては基板２０を確実に切断するため、ダイシングブレードの先端は基板２０を通り越す深さまでダイシングされるが、半導体素子５の裏面を切削しないようにする。このため、ダイシング溝底は半導体素子５を基板２０に固定する接着剤９の途中深さに位置するようにする。樹脂層３ａの内側の表層部分にダイシング溝が形成されても特に支障はない。   Next, as shown in FIG. 7F, a tape 21 as a support member is attached to the entire surface of the resin layer 3a. After that, the substrate 20 is cut vertically and horizontally with the dicing blade 22 so that the substrate 20 becomes the upper surface, and the partition part 4 made of a quadrangle (rectangle) is formed. As shown in FIG. 4, the cut portion by the dicing blade 22 becomes a checkered pattern, and the partition portion 4 is formed in a grid pattern therebetween. For example, the dicing blade 22 having a thickness of 150 μm is used, and as a result, the partition portions 4 having a side of 0.5 mm are formed in a grid pattern at a pitch of 0.65 mm. In this dicing, in order to cut the substrate 20 reliably, the tip of the dicing blade is diced to a depth that passes through the substrate 20, but the back surface of the semiconductor element 5 is not cut. For this reason, the bottom of the dicing groove is positioned at an intermediate depth of the adhesive 9 that fixes the semiconductor element 5 to the substrate 20. There is no particular problem even if a dicing groove is formed in the surface layer portion inside the resin layer 3a.

また、単位基板領域と単位基板領域との境は、前記ダイシングブレード２２で切断されるが、樹脂層３ａも同時に切断される。樹脂層３ａの切断によって個片化が図られ、テープ２１に貼り着いた状態ではあるが半導体装置１が複数製造される。半導体素子５やワイヤ７を被う樹脂層３ａは、この切断によって樹脂封止体３となる。   Further, the boundary between the unit substrate region and the unit substrate region is cut by the dicing blade 22, but the resin layer 3a is also cut at the same time. The semiconductor layer 1a is cut into pieces, and a plurality of semiconductor devices 1 are manufactured although they are attached to the tape 21. The resin layer 3a covering the semiconductor element 5 and the wire 7 becomes the resin sealing body 3 by this cutting.

また、樹脂層３ａの切断ではテープ２１を完全に切断しないようにする。これは切断がＸＹ方向の２方向の切断であることから、一方向の切断の後も各部はテープ２１に保持されていることが望ましいことによる。   Further, the tape 21 is not completely cut by cutting the resin layer 3a. This is because the cutting is performed in two directions in the XY directions, and therefore it is desirable that each part is held on the tape 21 even after the cutting in one direction.

また、ダイシングブレード２２は１枚刃でもよく、また複数枚のブレードを有し、同時に平行に複数本の切断を行うダイシングブレードでもよい。   The dicing blade 22 may be a single blade or a dicing blade having a plurality of blades and simultaneously cutting a plurality of blades.

また、上記実施形態では区画部分４の形成時及び個片化の際、樹脂層３ａの表面全域に支持部材としてテープ２１を貼り付けてダイシングブレードで切断する例を説明したが、必ずしもこれに限定されるものではなく、テープ２１の代わりに固定用治具で樹脂層３ａを支持することもできる。   In the above-described embodiment, the example in which the tape 21 is attached as a support member to the entire surface of the resin layer 3a and cut with a dicing blade at the time of forming the partition portion 4 and dividing into pieces is described. However, the resin layer 3 a can be supported by a fixing jig instead of the tape 21.

つぎに、図７（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が多数製造される。本実施形態１の半導体装置１は、外部電極端子２が半導体装置１の縁（辺）に沿ってそれぞれ２列になる構造になっている。   Next, as shown in FIG. 7G, a large number of non-lead type semiconductor devices 1 are manufactured by peeling and removing the tape 21 from the resin sealing body 3. The semiconductor device 1 according to the first embodiment has a structure in which the external electrode terminals 2 are arranged in two rows along the edge (side) of the semiconductor device 1.

本実施形態１によれば以下の効果を有する。   The first embodiment has the following effects.

（１）ノンリード型の半導体装置の周縁（辺）に沿って外部電極端子２を２列に配置する構造となることから、外部電極端子２を多くすることができる。   (1) Since the external electrode terminals 2 are arranged in two rows along the periphery (side) of the non-lead type semiconductor device, the number of external electrode terminals 2 can be increased.

（２）外部電極端子を多く必要とするノンリード型の半導体装置では、樹脂封止体の一辺に沿って一列に外部電極端子を並べることから、樹脂封止体の一辺の長さを長くしなければならず、樹脂封止体が大きくなり、半導体装置が大型化するが、本実施形態１の場合は、半導体装置の各辺に沿って２列に外部電極端子２を配置する構成となることから、樹脂封止体３３を小さくでき、半導体装置１の小型化が達成できる。   (2) In a non-lead-type semiconductor device that requires a large number of external electrode terminals, the external electrode terminals are arranged in a line along one side of the resin sealing body, so the length of one side of the resin sealing body must be increased. However, in the case of the first embodiment, the external electrode terminals 2 are arranged in two rows along each side of the semiconductor device. Therefore, the resin sealing body 33 can be made small, and the semiconductor device 1 can be downsized.

（３）上記（１）及び（２）により、小さい樹脂封止体でも外部電極端子２の数を多くすることができ、多端子化が達成できる。これは多機能半導体装置としては望ましい。   (3) According to the above (1) and (2), the number of external electrode terminals 2 can be increased even with a small resin-encapsulated body, and the number of terminals can be increased. This is desirable as a multifunctional semiconductor device.

（４）外部電極端子２は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子２の形状や寸法精度を高精度に形成することができる。   (4) Since the external electrode terminal 2 is formed by cutting a metal plate vertically and horizontally with a dicing blade, the shape and dimensional accuracy of the external electrode terminal 2 can be formed with high accuracy.

（５）外部電極端子２は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子２の周縁には切断による長い突起（加工バリ）は発生し難くなって電極平坦度が向上する。この結果、半田等を用いてマザーボード，モジュール基板，実装基板等の配線基板１５にノンリード型半導体装置１を実装した場合、前記突起による外部電極端子２の実装基板のランド（配線）１７との接続不良が起き難くなり、実装強度の向上や実装の信頼性が向上する。   (5) Since the external electrode terminal 2 is formed by cutting a metal plate longitudinally and laterally with a dicing blade, long protrusions (processing burrs) due to cutting hardly occur on the periphery of the external electrode terminal 2, and the electrode flatness Will improve. As a result, when the non-lead type semiconductor device 1 is mounted on the wiring board 15 such as a mother board, a module board, or a mounting board using solder or the like, the external electrode terminal 2 is connected to the land (wiring) 17 of the mounting board by the protrusion. Defects are less likely to occur, improving mounting strength and mounting reliability.

（６）１枚の金属板の切断で容易に区画部分（外部電極端子）を形成できるため、半導体装置の製造コストの低減が達成できる。   (6) Since the partition portion (external electrode terminal) can be easily formed by cutting one metal plate, the manufacturing cost of the semiconductor device can be reduced.

（７）上記（１）〜（６）によれば、実装の信頼性が高く、小型で外部電極端子数の多いノンリード型の半導体装置を安価に製造することができる。   (7) According to the above (1) to (6), it is possible to manufacture a non-lead type semiconductor device with high mounting reliability, a small size, and a large number of external electrode terminals at low cost.

つぎに、本実施形態１の変形例について説明する。図９乃至図１１は本実施形態１の半導体装置の製造方法によって製造された他のノンリード型の半導体装置に係わる図である。これらの図には外部電極端子２が３列配置された３列端子構造のノンリード型の半導体装置が示されている。即ち、この半導体装置１では、半導体素子５から外れる３列の区画部分４にワイヤ７が接続されている。ワイヤ相互の接触を嫌うため、一部の区画部分４にはワイヤを接続していない。ワイヤ７が接続されたそれぞれ３列の区画部分４が外部電極端子２として使用される。しかしながら、実装強度を増大させるために、半導体素子５の下の領域に位置する各区画部分４を実装に使用する場合もある。   Next, a modification of the first embodiment will be described. 9 to 11 are diagrams relating to another non-lead type semiconductor device manufactured by the semiconductor device manufacturing method of the first embodiment. In these drawings, a non-lead type semiconductor device having a three-row terminal structure in which three rows of external electrode terminals 2 are arranged is shown. That is, in the semiconductor device 1, the wires 7 are connected to the three rows of partition portions 4 that are separated from the semiconductor elements 5. In order to dislike the contact between the wires, no wire is connected to some of the partition portions 4. Each of the three rows of partition portions 4 to which the wires 7 are connected is used as the external electrode terminal 2. However, in order to increase the mounting strength, each partition portion 4 located in the region below the semiconductor element 5 may be used for mounting.

図１２は本実施形態１の半導体装置の製造方法の変形例による外部電極端子の形状を示す図である。図１２（ａ）は、区画部分４の平面図であり、図１２（ｂ）は断面図である。これは基板２０をダイシングに変えてエッチングによって形成したものである。即ち、基板２０を区画部分に形成するには、ホトレジスト膜を選択的に露光した後現像して所定のエッチング用マスクを形成し、所定のエッチング液で基板２０をエッチングすることによって、図１２（ａ），（ｂ）に示す区画部分４を形成することができる。   FIG. 12 is a diagram showing the shape of the external electrode terminal according to a modification of the method for manufacturing the semiconductor device of the first embodiment. 12A is a plan view of the partition portion 4, and FIG. 12B is a cross-sectional view. This is formed by etching the substrate 20 instead of dicing. That is, in order to form the substrate 20 in the partition portion, the photoresist film is selectively exposed and developed to form a predetermined etching mask, and the substrate 20 is etched with a predetermined etching solution, thereby FIG. The partition part 4 shown to a) and (b) can be formed.

エッチングで区画部分を形成する場合、エッチング用マスクのパターンによって自由な形状の区画部分を形成することができる。従って、半導体素子固定領域に略対応するような大きな区画部分を形成することも可能になり、単一の区画部分に半導体素子を固定できる。この場合、半導体素子５が発生する熱を半導体素子の下方に均一に分散させながら放熱ができる効果がある。   When the partition portion is formed by etching, the partition portion having a free shape can be formed by the pattern of the etching mask. Accordingly, it is possible to form a large partition portion that substantially corresponds to the semiconductor element fixing region, and the semiconductor element can be fixed to a single partition portion. In this case, there is an effect that the heat generated by the semiconductor element 5 can be dissipated while being uniformly distributed below the semiconductor element.

また、基板２０の切断は、他の方法、例えば、レーザビーム照射による溶融によっても切断できる。このような切断技術は樹脂層３ａの切断（個片化）にも同様に適用できる。即ち、ダイシングやレーザビーム照射によっても樹脂層３ａの切断は可能である。   The substrate 20 can be cut by other methods, for example, melting by laser beam irradiation. Such a cutting technique can be similarly applied to cutting (separation) of the resin layer 3a. That is, the resin layer 3a can be cut by dicing or laser beam irradiation.

本実施形態１では単位基板部分に１個の半導体素子を組み込む構造としたが、単位基板部分に複数の半導体素子を固定し、各半導体素子の電極と周囲の区画部分をワイヤで接続し、複数の半導体素子と複数の区画部分を含む単位基板領域毎に個片化すれば、さらに高機能化，高集積化したノンリード型の半導体装置を製造することができる。   In the first embodiment, a single semiconductor element is incorporated in the unit substrate portion. However, a plurality of semiconductor elements are fixed to the unit substrate portion, and the electrodes of each semiconductor element and surrounding partition portions are connected by wires. If each semiconductor substrate and a unit substrate region including a plurality of partition parts are separated into individual pieces, a non-lead type semiconductor device with higher functionality and higher integration can be manufactured.

また、前記基板２０の主面において、前記半導体素子５を固定する領域から外れた前記外部電極端子となる領域と、前記半導体素子５が固定される所定の区画部分４を導電性のワイヤ７で電気的に接続した後、前記ワイヤ７の一部を挟むようにして絶縁性接着剤９で前記半導体素子５を基板２０に固定して前記半導体素子５の下にも外部電極端子２を形成するようにすれば、半導体素子の下にも外部電極端子２を配置できることになり、実装基板の配線パターン等の設計の自由度も増す。また、前記ワイヤが接続される半導体素子５の下の区画部分と、半導体素子５の下の他の区画部分４を導電性のワイヤ７で接続することによってさらに中央側の領域でも外部電極端子２として区画部分４を使用することができるようになる。   Further, on the main surface of the substrate 20, a region serving as the external electrode terminal outside the region where the semiconductor element 5 is fixed and a predetermined partition portion 4 where the semiconductor element 5 is fixed are formed by a conductive wire 7. After the electrical connection, the semiconductor element 5 is fixed to the substrate 20 with an insulating adhesive 9 so as to sandwich a part of the wire 7, and the external electrode terminal 2 is formed under the semiconductor element 5. In this case, the external electrode terminal 2 can be arranged under the semiconductor element, and the degree of freedom in designing the wiring pattern of the mounting board is increased. Further, the external electrode terminal 2 can be formed in a further central region by connecting the partition portion below the semiconductor element 5 to which the wire is connected and the other partition portion 4 below the semiconductor element 5 with the conductive wire 7. As a result, the partition portion 4 can be used.

また、基板２０を縦横に分断する交差箇所に貫通孔を設けておけば、ダイシング時、切削時間が短くなり、区画部分（外部電極端子）の形成時間が短縮される。また、ダイシングブレードによる切断交差部分の加工バリの発生もさらに起き難くなる。   In addition, if through holes are provided at intersections where the substrate 20 is divided vertically and horizontally, the cutting time is shortened during dicing, and the formation time of the partition portion (external electrode terminal) is shortened. In addition, the occurrence of processing burrs at the cutting intersection due to the dicing blade is further less likely to occur.

また、区画部分４が封止用樹脂（樹脂封止体）に強固に接着されるように基板２０の主面に接着強度促進加工を施すことが望ましい。その一つとしては、例えば、図１３に示すように、前記メッキ膜１１を区画部分４の中央部分だけとし、その周囲を粗面２５にしておく（粗面化）。また、本実施形態１では図示しないが、溝や窪み等を設けて樹脂封止体３３との接着面積を増大化させる。このような手法の採用により、半導体装置１の外部電極端子２の実装の信頼性が高くなる。   In addition, it is desirable to perform an adhesion strength promoting process on the main surface of the substrate 20 so that the partition portion 4 is firmly bonded to the sealing resin (resin sealing body). As one of them, for example, as shown in FIG. 13, the plating film 11 is made only in the center part of the partition part 4, and the periphery thereof is made a rough surface 25 (roughening). Although not shown in the first embodiment, a bonding area with the resin sealing body 33 is increased by providing grooves, depressions, and the like. By adopting such a method, the mounting reliability of the external electrode terminal 2 of the semiconductor device 1 is increased.

また、トランスファモールド装置を用いて基板２０上の半導体素子５及びワイヤ７の全てを樹脂でモールドする例を示したが、基板２０上の各半導体素子５を個々にモールドすることもできる。この場合、基板２０を切断するだけで、半導体装置１に個片化することができる。   Moreover, although the example which molds all the semiconductor elements 5 on the board | substrate 20 and the wire 7 with resin using the transfer mold apparatus was shown, each semiconductor element 5 on the board | substrate 20 can also be molded individually. In this case, the semiconductor device 1 can be separated into pieces by simply cutting the substrate 20.

また、実施形態１では、単位基板部分ごとに個片化を行った例を説明したが、相互に関連する半導体素子を単位基板それぞれに固定し、それら複数の単位基板で１つの半導体装置を構成するように切断することもできる。この場合、チップセットを１パッケージ化することができる。   In the first embodiment, the example in which the unit substrate is divided into individual pieces has been described. However, the semiconductor elements related to each other are fixed to each unit substrate, and one semiconductor device is configured by the plurality of unit substrates. It can be cut as well. In this case, the chip set can be made into one package.

なお、実施形態では基板としてマトリックスタイプの基板を使用したが個片タイプの基板を使用してもよい。   In the embodiment, a matrix type substrate is used as the substrate, but an individual type substrate may be used.

（実施形態２）
図１４及び図１５は本発明の他の実施形態（実施形態２）であるノンリード型の半導体装置の製造方法に係わる図であり、図１４は半導体装置の製造方法を示す各工程の断面図、図１５は半導体素子が固定されかつワイヤが取り付けられた基板の平面図である。 (Embodiment 2)
14 and 15 are diagrams relating to a method of manufacturing a non-lead type semiconductor device according to another embodiment (Embodiment 2) of the present invention, and FIG. 14 is a cross-sectional view of each process showing the method of manufacturing the semiconductor device. FIG. 15 is a plan view of a substrate to which a semiconductor element is fixed and a wire is attached.

本実施形態２では、実施形態１において、基板２０を切断する線に沿って溝２５を形成しておくものである。溝２５は、ダイシングブレードによっても、エッチングによっても形成できるが、本実施形態１ではエッチングによって形成するものである。溝２５の形成については、図示しないが、基板２０の一面全域にホトレジスト膜を設けた後、所定のパターンに露光し、その後ホトレジスト膜を現像して格子縞状の溝を形成し、ついでエッチングによって基板２０の一面に格子縞状の溝２５を設ける。本実施形態２では、実施形態１と同様に基板２０として、例えば厚さ０．１２５〜０．２ｍｍの銅板を用いる。そして、溝２５の溝底の厚さを、例えば５０μｍ程度としておく。   In the second embodiment, the groove 25 is formed along the line for cutting the substrate 20 in the first embodiment. The groove 25 can be formed by a dicing blade or by etching, but in the first embodiment, it is formed by etching. The formation of the grooves 25 is not shown, but a photoresist film is provided over the entire surface of the substrate 20 and then exposed to a predetermined pattern. Thereafter, the photoresist film is developed to form latticed grooves, and then etched to form the substrate. A checkered groove 25 is provided on one surface. In the second embodiment, a copper plate having a thickness of 0.125 to 0.2 mm, for example, is used as the substrate 20 as in the first embodiment. And the thickness of the groove bottom of the groove | channel 25 shall be about 50 micrometers, for example.

このような方法によれば、ダイシングブレード２２による切断深さが溝２５の溝底だけとなり、切削量の低減から、外部電極端子化及び個片化の時間が短縮できる。   According to such a method, the cutting depth by the dicing blade 22 is only the groove bottom of the groove 25, and the amount of cutting can be reduced, so that the time for external electrode terminals and individualization can be shortened.

また、切削量の低減からダイシングブレード２２の磨耗も少なく、ダイシングブレード２２の長寿命化が達成できる。   Further, since the cutting amount is reduced, the dicing blade 22 is less worn and the life of the dicing blade 22 can be extended.

本実施形態２は、溝２５を基板２０の裏面に設けてノンリード型の半導体装置１を製造する例である。半導体装置の製造方法について図１４の工程断面図を参照しながら説明する。図１４（ａ）に示すように、実施形態１と同様に一枚の導電性の基板２０を用意する。その後、この基板２０の裏面に前述のようにエッチングによって縦横に溝２５を形成する。前記格子縞の溝２５によって、図１５に示すように、マトリックス状に区画部分４が形成される。区画部分４の寸法は実施形態１と同様に縦横の各辺は０．５ｍｍである。図１５は溝が存在しない面、即ち、基板２０の主面に半導体素子５を固定し、ワイヤ７の接続が終了した基板２０の平面図である。同図には溝２５及び区画部分４が破線によって示されている。また、溝２５を形成する前または後の段階で、半導体素子５やワイヤ７の固定（接続）を良好とするためのメッキ膜１１を形成する（図示せず）。   The second embodiment is an example in which the non-lead type semiconductor device 1 is manufactured by providing the groove 25 on the back surface of the substrate 20. A method for manufacturing a semiconductor device will be described with reference to the process cross-sectional view of FIG. As shown in FIG. 14A, a single conductive substrate 20 is prepared as in the first embodiment. Thereafter, grooves 25 are formed vertically and horizontally on the back surface of the substrate 20 by etching as described above. As shown in FIG. 15, partition portions 4 are formed in a matrix by the lattice-shaped grooves 25. The dimension of the partition part 4 is 0.5 mm in each of the vertical and horizontal sides as in the first embodiment. FIG. 15 is a plan view of the substrate 20 in which the semiconductor element 5 is fixed to the surface where no groove exists, that is, the main surface of the substrate 20 and the connection of the wires 7 is completed. In the drawing, the groove 25 and the partition portion 4 are indicated by broken lines. In addition, before or after the formation of the groove 25, a plating film 11 for improving the fixing (connection) of the semiconductor element 5 and the wire 7 is formed (not shown).

つぎに、溝が存在しない面、即ち基板２０の主面に前記実施形態１と同様に半導体素子５を固定するとともに、図１４（ｃ）に示すように半導体素子５の電極と、半導体素子５から外れた区画部分４の裏面となる基板主面側を導電性のワイヤ７で接続する（図１５参照）。   Next, the semiconductor element 5 is fixed to the surface where no groove exists, that is, the main surface of the substrate 20 as in the first embodiment, and the electrodes of the semiconductor element 5 and the semiconductor element 5 as shown in FIG. The main surface side of the substrate, which is the back surface of the partition portion 4 that is removed from the substrate, is connected by a conductive wire 7 (see FIG. 15).

つぎに、図１４（ｄ）に示すように、半導体素子５及びワイヤ７を被うように、トランスファモールドによって基板２０の主面上に絶縁性の樹脂による樹脂層３ａを形成する。樹脂層３ａは均一な厚さに形成される。また、半導体素子５やワイヤ７は隙間なく樹脂に被われる。   Next, as shown in FIG. 14D, a resin layer 3 a made of an insulating resin is formed on the main surface of the substrate 20 by transfer molding so as to cover the semiconductor element 5 and the wires 7. The resin layer 3a is formed with a uniform thickness. Further, the semiconductor element 5 and the wire 7 are covered with the resin without a gap.

つぎに、図１４（ｅ）に示すように、実施形態１と同様に、基板２０の裏面（区画部分４の表面）に図示しない外装メッキ膜１３を形成する。   Next, as shown in FIG. 14E, an exterior plating film 13 (not shown) is formed on the back surface of the substrate 20 (the surface of the partition portion 4), as in the first embodiment.

つぎに、図１４（ｆ）に示すように、樹脂層３ａの表面全域に支持部材としてのテープ２１を貼りつけ、その後、基板２０を上面となるようにしてダイシングブレード２２で基板２０を縦横に切断する。ダイシングブレード２２は前記溝２５の延在方向に沿って相対的に移動しながら、溝２５の溝底を切断除去する。この場合も半導体素子５の裏面をダイシングブレードで切断しないようにする。   Next, as shown in FIG. 14 (f), a tape 21 as a supporting member is applied to the entire surface of the resin layer 3a, and then the substrate 20 is vertically and horizontally with a dicing blade 22 so that the substrate 20 becomes the upper surface. Disconnect. The dicing blade 22 cuts and removes the groove bottom of the groove 25 while relatively moving along the extending direction of the groove 25. Also in this case, the back surface of the semiconductor element 5 is not cut by a dicing blade.

また、単位基板部分間は、ダイシングブレード２２によって基板２０と、この基板２０に貼り付く樹脂層３ａとを切断し、個片化を図る。基板２０の切断によって区画部分４は電気的に独立した区画部分４になる。また、樹脂層３ａの切断によって樹脂封止体３が形成される。   Further, between the unit substrate portions, the substrate 20 and the resin layer 3a attached to the substrate 20 are cut by the dicing blade 22 so as to be separated into individual pieces. The partition part 4 becomes an electrically independent partition part 4 by cutting the substrate 20. Further, the resin sealing body 3 is formed by cutting the resin layer 3a.

つぎに、図１４（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が複数製造される。   Next, as shown in FIG. 14G, a plurality of non-lead type semiconductor devices 1 are manufactured by peeling and removing the tape 21 from the resin sealing body 3.

本実施形態２では、等ピッチの格子縞状に溝２５を設けた例について説明したがこれに限定されるものではない。即ち、溝は区画部分を正方形にする場合には等しいピッチで設けられるが、区画部分を長方形にする場合には、縦、横の溝ピッチは異なる。また、部分的に寸法が異なるような区画部分を形成してもよい。また、基板の切断分離をレーザビーム照射による分断やエッチングによる分断で行う場合は区画部分の形状は隣接する区画部分間でも形状や寸法を変えることも可能である。   In the second embodiment, an example in which the grooves 25 are provided in a lattice pattern with an equal pitch has been described. However, the present invention is not limited to this. That is, the grooves are provided at an equal pitch when the partition portion is square, but the vertical and horizontal groove pitches are different when the partition portion is rectangular. Moreover, you may form the division part from which a dimension differs partially. When the substrate is separated by laser beam irradiation or etching, the shape of the partition portion can be changed between adjacent partition portions.

本実施形態２によれば以下の効果を有する。   The second embodiment has the following effects.

（１）ノンリード型の半導体装置の周縁（辺）に沿って外部電極端子２を２列に配置する構造となることから、外部電極端子２を多くすることができる。   (1) Since the external electrode terminals 2 are arranged in two rows along the periphery (side) of the non-lead type semiconductor device, the number of external electrode terminals 2 can be increased.

（２）外部電極端子を多く必要とするノンリード型の半導体装置では、樹脂封止体の一辺に沿って一列に外部電極端子を並べることから、樹脂封止体の一辺の長さを長くしなければならず、樹脂封止体が大きくなり、半導体装置が大型化するが、本実施形態１の場合は、半導体装置の各辺に沿って２列に外部電極端子２を配置する構成となることから、樹脂封止体３を小さくでき、半導体装置１の小型化が達成できる。   (2) In a non-lead type semiconductor device that requires a large number of external electrode terminals, the external electrode terminals are arranged in a line along one side of the resin sealing body, so the length of one side of the resin sealing body must be increased. However, in the case of the first embodiment, the external electrode terminals 2 are arranged in two rows along each side of the semiconductor device. Therefore, the resin sealing body 3 can be made small, and the semiconductor device 1 can be miniaturized.

（３）上記（１）及び（２）により、小さい樹脂封止体でも外部電極端子２の数を多くすることができ、多端子化が達成できる。これは多機能半導体装置としては望ましい。   (3) According to the above (1) and (2), the number of external electrode terminals 2 can be increased even with a small resin-encapsulated body, and the number of terminals can be increased. This is desirable as a multifunctional semiconductor device.

（４）外部電極端子２は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子２の形状や寸法精度を高精度に形成することができる。   (4) Since the external electrode terminal 2 is formed by cutting a metal plate vertically and horizontally with a dicing blade, the shape and dimensional accuracy of the external electrode terminal 2 can be formed with high accuracy.

（５）外部電極端子２は金属板をダイシングブレードによって縦横に切断することによって形成することから、外部電極端子２の周縁には切断による長い突起（加工バリ）は発生し難くなって電極平坦度が向上する。この結果、半田等を用いてマザーボード，モジュール基板，実装基板等の配線基板１５にノンリード型半導体装置１を実装した場合、前記突起による外部電極端子２の実装基板のランド（配線）１７との接続不良が起き難くなり、実装強度の向上や実装の信頼性が向上する。   (5) Since the external electrode terminal 2 is formed by cutting a metal plate longitudinally and laterally with a dicing blade, long protrusions (processing burrs) due to cutting hardly occur on the periphery of the external electrode terminal 2, and the electrode flatness Will improve. As a result, when the non-lead type semiconductor device 1 is mounted on the wiring board 15 such as a mother board, a module board, or a mounting board using solder or the like, the external electrode terminal 2 is connected to the land (wiring) 17 of the mounting board by the protrusion. Defects are less likely to occur, improving mounting strength and mounting reliability.

（６）１枚の金属板の切断で容易に区画部分（外部電極端子）を形成できるため、半導体装置の製造コストの低減が達成できる。   (6) Since the partition portion (external electrode terminal) can be easily formed by cutting one metal plate, the manufacturing cost of the semiconductor device can be reduced.

（７）基板２０の切断において、ダイシングブレード２２による切断深さが溝２５の溝底だけとなり、切削量の低減から、外部電極端子化及び個片化の時間が短縮できる。   (7) In the cutting of the substrate 20, the cutting depth by the dicing blade 22 is only the groove bottom of the groove 25, and the amount of cutting can be reduced, and the time for external electrode terminals and individualization can be shortened.

（８）上記（７）により、切削量の低減からダイシングブレード２２の磨耗も少なく、ダイシングブレード２２の長寿命化が達成でき、半導体装置１の製造コストの低減も達成できる。   (8) According to the above (7), the cutting amount is reduced, the wear of the dicing blade 22 is less, the life of the dicing blade 22 can be extended, and the manufacturing cost of the semiconductor device 1 can also be reduced.

（９）上記（１）〜（８）によれば、実装の信頼性が高く、小型で外部電極端子数の多いノンリード型の半導体装置を安価に製造することができる。   (9) According to the above (1) to (8), it is possible to manufacture a non-lead type semiconductor device with high mounting reliability, a small size, and a large number of external electrode terminals at low cost.

本実施形態２においても、実施形態１と同様に種々の変形構成の採用が可能であり、その場合前記実施形態１の場合と同様な効果を有する。   Also in the second embodiment, various modified configurations can be adopted as in the first embodiment, and in that case, the same effects as those in the first embodiment can be obtained.

（実施形態３）
図１６は本発明の他の実施形態（実施形態３）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。本実施形態３においては、半導体装置１の製造に用いる基板２０は、実施形態２とは逆に半導体素子を固定する面側に格子縞状に溝２５を設けた構造になっている。換言するならば、実施形態２で使用した溝２５を有する基板２０を裏返して使用するものである。 (Embodiment 3)
FIG. 16 is a cross-sectional view of each step showing a method for manufacturing a non-leaded semiconductor device according to another embodiment (Embodiment 3) of the present invention. In the third embodiment, the substrate 20 used for manufacturing the semiconductor device 1 has a structure in which grooves 25 are provided in a lattice pattern on the surface side on which a semiconductor element is fixed, contrary to the second embodiment. In other words, the substrate 20 having the grooves 25 used in the second embodiment is turned over and used.

本実施形態３のノンリード型の半導体装置の製造方法について図１６の工程断面図を参照しながら説明する。図１６（ａ）に示すように、格子縞状の溝２５が上面（表面）になるようにした後、溝２５が存在する面に前記実施形態１及び実施形態２と同様に半導体素子５を固定する。   A method for manufacturing the non-leaded semiconductor device of Embodiment 3 will be described with reference to the process cross-sectional view of FIG. As shown in FIG. 16A, after the lattice stripe-like grooves 25 are formed on the upper surface (front surface), the semiconductor element 5 is fixed to the surface where the grooves 25 exist as in the first and second embodiments. To do.

つぎに、図１６（ｃ）に示すように半導体素子５の電極と、半導体素子５から外れた区画部分４の裏面となる基板主面側を導電性のワイヤ７で接続する。   Next, as shown in FIG. 16C, the electrode of the semiconductor element 5 and the substrate main surface side which is the back surface of the partition part 4 removed from the semiconductor element 5 are connected by a conductive wire 7.

つぎに、図１６（ｄ）に示すように、半導体素子５及びワイヤ７を被うように、トランスファモールドによって基板２０の主面上に絶縁性の樹脂による樹脂層３ａを形成する。樹脂層３ａは均一な厚さに形成される。また、半導体素子５やワイヤ７は隙間なく樹脂に被われる。   Next, as shown in FIG. 16D, a resin layer 3 a made of an insulating resin is formed on the main surface of the substrate 20 by transfer molding so as to cover the semiconductor element 5 and the wires 7. The resin layer 3a is formed with a uniform thickness. Further, the semiconductor element 5 and the wire 7 are covered with the resin without a gap.

つぎに、図１６（ｅ）に示すように、実施形態１と同様に、基板２０の裏面（区画部分４の表面）に図示しない外装メッキ膜１３を形成する。   Next, as shown in FIG. 16 (e), an exterior plating film 13 (not shown) is formed on the back surface of the substrate 20 (the surface of the partition portion 4) as in the first embodiment.

つぎに、図１６（ｆ）に示すように、樹脂層３ａの表面全域に支持部材としてのテープ２１を貼りつけ、その後、基板２０を上面となるようにしてダイシングブレード２２で基板２０を縦横に切断する。ダイシングブレード２２は前記溝２５の延在方向に沿って相対的に移動しながら、溝２５の溝底を切断除去する。この場合も半導体素子５の裏面をダイシングブレードで切断しないようにする。   Next, as shown in FIG. 16F, a tape 21 as a support member is applied to the entire surface of the resin layer 3a, and then the substrate 20 is vertically and horizontally with a dicing blade 22 so that the substrate 20 becomes the upper surface. Disconnect. The dicing blade 22 cuts and removes the groove bottom of the groove 25 while relatively moving along the extending direction of the groove 25. Also in this case, the back surface of the semiconductor element 5 is not cut by a dicing blade.

また、単位基板領域間は、ダイシングブレード２２によって基板２０と、この基板２０に貼り付く樹脂層３ａとを切断し、個片化を図る。基板２０の切断によって区画部分４は電気的に独立した区画部分４になる。また、樹脂層３ａの切断によって樹脂封止体３が形成される。   Further, between the unit substrate regions, the substrate 20 and the resin layer 3a attached to the substrate 20 are cut by the dicing blade 22 so as to be separated into individual pieces. The partition part 4 becomes an electrically independent partition part 4 by cutting the substrate 20. Further, the resin sealing body 3 is formed by cutting the resin layer 3a.

つぎに、図１６（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が複数製造される。   Next, as shown in FIG. 16G, a plurality of non-lead type semiconductor devices 1 are manufactured by peeling and removing the tape 21 from the resin sealing body 3.

本実施形態３は実施形態２と同様な効果を有する。また、本実施形態３においても、実施形態１と同様に種々の変形構成の採用が可能であり、その場合前記実施形態１の場合と同様な効果を有する。   The third embodiment has the same effect as the second embodiment. Also in the third embodiment, various modified configurations can be adopted as in the first embodiment, and in that case, the same effect as in the first embodiment can be obtained.

図１７乃至図１９は実施形態３の変形例１による半導体装置の製造に係わる図であり、図１７は半導体装置の製造におけるダイシング状態を示す断面図、図１８は製造された半導体装置の底面図、図１９は半導体装置の一部の拡大断面図である。   FIGS. 17 to 19 are diagrams related to the manufacture of the semiconductor device according to the first modification of the third embodiment, FIG. 17 is a cross-sectional view showing a dicing state in the manufacture of the semiconductor device, and FIG. 18 is a bottom view of the manufactured semiconductor device. FIG. 19 is an enlarged sectional view of a part of the semiconductor device.

本変形例１では、基板２０の溝２５の溝底を切断するダイシングブレード２２において、図１７に示すように、単位基板領域と単位基板領域を分離するダイシングは、実施形態２と同様に溝２５の幅と同じ厚さのダイシングブレード２２で切断し、区画部分４（外部電極端子２）を形成するためのダイシングは溝２５の溝幅よりも広い（厚い）ダイシングブレード２２ａで切断する。   In the first modification, in the dicing blade 22 that cuts the groove bottom of the groove 25 of the substrate 20, as shown in FIG. 17, the dicing for separating the unit substrate region and the unit substrate region is performed in the same manner as in the second embodiment. The dicing blade 22 is cut with a dicing blade 22 having a thickness equal to the width of the dicing blade 22 to form the partition portion 4 (external electrode terminal 2).

この変形例１の場合、図１８及び図１９に示すように、外部電極端子２の実装面での間隔が広くなり、この結果、実装時の接合材であるＰｂＳｎ半田による外部電極端子２間のショート不良が起き難くなる。   In the case of the first modification, as shown in FIGS. 18 and 19, the interval between the mounting surfaces of the external electrode terminals 2 is widened. Short-circuit defects are less likely to occur.

図２０及び図２１は実施形態３の変形例２による半導体装置の製造に係わる図であり、図２０は製造された半導体装置の断面図、図２１は半導体装置の一部の拡大断面図である。本変形例２は、変形例１と逆に区画部分４（外部電極端子２）を切断するダイシングブレードは溝２５の溝幅よりも狭い（薄い）ダイシングブレードで切断する。   20 and 21 are diagrams related to the manufacture of the semiconductor device according to the second modification of the third embodiment, FIG. 20 is a cross-sectional view of the manufactured semiconductor device, and FIG. 21 is an enlarged cross-sectional view of a part of the semiconductor device. . In the second modification, the dicing blade that cuts the partition portion 4 (external electrode terminal 2) is cut with a dicing blade that is narrower (thinner) than the groove width of the groove 25, contrary to the first modification.

本変形例２では、切削量の低減よりダイシングブレードの長寿命化が達成できる。   In the second modification, the life of the dicing blade can be extended by reducing the cutting amount.

図２２及び図２３は実施形態３の変形例３による半導体装置の製造に係わる図であり、図２２は半導体装置の製造において研磨によって外部電極端子を形成する状態を示す模式的断面図、図２３は基板表面を研磨する状態を示す模式的平面図である。本変形例３では、図２３に示すように、回転するグラインダ３０を基板２０の一端側から他端側に向けて接触移動させ、溝２５の溝底部分を研削によって除去するものである。なお、説明の便宜上、図２２では回転軸３０ａによって支持されるグラインダ３０を小さく図示してある。   22 and 23 are diagrams related to the manufacture of the semiconductor device according to the third modification of the third embodiment, and FIG. 22 is a schematic cross-sectional view showing a state in which external electrode terminals are formed by polishing in the manufacture of the semiconductor device. FIG. 2 is a schematic plan view showing a state in which a substrate surface is polished. In the third modification, as shown in FIG. 23, the rotating grinder 30 is moved in contact from one end side to the other end side of the substrate 20, and the groove bottom portion of the groove 25 is removed by grinding. For convenience of explanation, FIG. 22 shows the grinder 30 supported by the rotating shaft 30a small.

この研磨に先立って、本変形例３では、トランスファモールドによる樹脂層３ａの形成後、テープ２１は貼らない。また、個片化はダイシング、レーザビーム照射によって行う。   Prior to this polishing, in the third modification, the tape 21 is not pasted after the resin layer 3a is formed by transfer molding. Further, the singulation is performed by dicing or laser beam irradiation.

本変形例３では、端子の個片化が短時間で行える効果がある。   In the third modification, there is an effect that the terminals can be separated in a short time.

図２４は実施形態３の変形例４の半導体装置の製造における外部電極端子の形状を示す図である。本変形例４では、区画部分４の樹脂層３ａに対面する面に溝３１を設けたものである。この溝３１内には樹脂封止体３を構成する絶縁性の樹脂が入り込むことから、区画部分４（外部電極端子２）との接着強度が向上し、半導体装置１から区画部分４（外部電極端子２）が脱落し難くなり、製品の信頼性が高くなる。   FIG. 24 is a diagram showing the shape of the external electrode terminal in the manufacture of the semiconductor device of Modification 4 of Embodiment 3. In this modification 4, the groove | channel 31 is provided in the surface which faces the resin layer 3a of the division part 4. FIG. Since the insulating resin constituting the resin sealing body 3 enters the groove 31, the adhesive strength with the partition portion 4 (external electrode terminal 2) is improved, and the partition portion 4 (external electrode) from the semiconductor device 1 is improved. The terminal 2) is less likely to fall off and the product reliability is increased.

図２５は実施形態３の変形例５の半導体装置の製造における外部電極端子の形状を示す図である。本変形例５では、区画部分４の樹脂層３ａに対面する面に窪み３２を複数設けたものである。この窪み３２には樹脂封止体３を構成する絶縁性の樹脂が入り込むことから、区画部分４（外部電極端子２）との接着強度が向上し、半導体装置１から区画部分４（外部電極端子２）が脱落し難くなり、製品の信頼性が高くなる。   FIG. 25 is a diagram illustrating the shape of the external electrode terminal in the manufacture of the semiconductor device of Modification 5 of Embodiment 3. In the fifth modification, a plurality of depressions 32 are provided on the surface of the partition portion 4 facing the resin layer 3a. Since the insulating resin constituting the resin sealing body 3 enters the recess 32, the adhesive strength with the partition portion 4 (external electrode terminal 2) is improved, and the partition portion 4 (external electrode terminal) is improved from the semiconductor device 1. 2) is difficult to drop off, and the reliability of the product is increased.

（実施形態４）
図２６は本発明の他の実施形態（実施形態４）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。本実施形態４は、実施形態２や実施形態３のように、基板２０の一面に溝２５を設ける構造ではなく、基板２０の両面にそれぞれが対面するように溝２５を設けた例である。基板２０の両面に溝２５を設け、その溝底は、機械的強度を必要とするため所定の厚さとなる。例えば、溝２５の底の厚さは５０μｍとなっている。 (Embodiment 4)
FIG. 26 is a cross-sectional view of each step showing a method for manufacturing a non-leaded semiconductor device according to another embodiment (Embodiment 4) of the present invention. The fourth embodiment is an example in which the groove 25 is provided on both surfaces of the substrate 20 instead of the structure in which the groove 25 is provided on one surface of the substrate 20 as in the second and third embodiments. Grooves 25 are provided on both surfaces of the substrate 20, and the groove bottoms have a predetermined thickness because they require mechanical strength. For example, the bottom thickness of the groove 25 is 50 μm.

本実施形態４のノンリード型の半導体装置の製造方法について図２６の工程断面図を参照しながら説明する。図２６（ａ）に示すように、両面にそれぞれが対応しかつ格子縞状に溝２５が設けられた基板２０の一面に、前記実施形態３と同様に半導体素子５を固定する（図２６（ｂ）参照）。   A method of manufacturing the non-leaded semiconductor device according to the fourth embodiment will be described with reference to the process cross-sectional view of FIG. As shown in FIG. 26A, the semiconductor element 5 is fixed to one surface of the substrate 20 corresponding to both surfaces and provided with the grooves 25 in a checkered pattern as in the third embodiment (FIG. 26B )reference).

つぎに、図２６（ｃ）に示すように半導体素子５の電極と、半導体素子５から外れた区画部分４の裏面となる基板主面側を導電性のワイヤ７で接続する。   Next, as shown in FIG. 26C, the electrode of the semiconductor element 5 and the substrate main surface side which is the back surface of the partition part 4 removed from the semiconductor element 5 are connected by a conductive wire 7.

つぎに、図２６（ｄ）に示すように、半導体素子５及びワイヤ７を被うように、トランスファモールドによって基板２０の主面上に絶縁性の樹脂による樹脂層３ａを形成する。樹脂層３ａは均一な厚さに形成される。また、半導体素子５やワイヤ７は隙間なく樹脂に被われる。   Next, as shown in FIG. 26 (d), a resin layer 3 a made of an insulating resin is formed on the main surface of the substrate 20 by transfer molding so as to cover the semiconductor element 5 and the wires 7. The resin layer 3a is formed with a uniform thickness. Further, the semiconductor element 5 and the wire 7 are covered with the resin without a gap.

つぎに、図２６（ｅ）に示すように、実施形態１と同様に、基板２０の裏面（区画部分４の表面）に図示しない外装メッキ膜１３を形成する。   Next, as shown in FIG. 26E, as in the first embodiment, an exterior plating film 13 (not shown) is formed on the back surface of the substrate 20 (the surface of the partition portion 4).

つぎに、図２６（ｆ）に示すように、樹脂層３ａの表面全域に支持部材としてのテープ２１を貼りつけ、その後、基板２０を上面となるようにしてダイシングブレード２２で基板２０を縦横に切断する。ダイシングブレード２２は前記溝２５の延在方向に沿って相対的に移動しながら、溝２５の溝底を切断除去する。この場合も半導体素子５の裏面をダイシングブレードで切断しないようにする。   Next, as shown in FIG. 26 (f), a tape 21 as a supporting member is applied to the entire surface of the resin layer 3a, and then the substrate 20 is vertically and horizontally with a dicing blade 22 so that the substrate 20 becomes the upper surface. Disconnect. The dicing blade 22 cuts and removes the groove bottom of the groove 25 while relatively moving along the extending direction of the groove 25. Also in this case, the back surface of the semiconductor element 5 is not cut by a dicing blade.

また、単位基板領域間は、ダイシングブレード２２によって基板２０と、この基板２０に貼り付く樹脂層３ａとを切断し、個片化を図る。基板２０の切断によって区画部分４は電気的に独立した区画部分４になる。また、樹脂層３ａの切断によって樹脂封止体３が形成される。   Further, between the unit substrate regions, the substrate 20 and the resin layer 3a attached to the substrate 20 are cut by the dicing blade 22 so as to be separated into individual pieces. The partition part 4 becomes an electrically independent partition part 4 by cutting the substrate 20. Further, the resin sealing body 3 is formed by cutting the resin layer 3a.

つぎに、図２６（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が複数製造される。   Next, as shown in FIG. 26G, a plurality of non-lead type semiconductor devices 1 are manufactured by peeling and removing the tape 21 from the resin sealing body 3.

本実施形態４は実施形態２及び実施形態３の効果の一部の効果を有する。また、本実施形態４においても、実施形態１と同様に種々の変形構成の採用が可能であり、その場合前記実施形態１の場合と同様な効果を有する。   The fourth embodiment has some of the effects of the second and third embodiments. Also in the fourth embodiment, various modified configurations can be adopted as in the first embodiment, and in that case, the same effects as in the first embodiment can be obtained.

本実施形態４では、区画部分４（外部電極端子２）の実装面での輪郭部分は、最小に溝２５で決められていることから、正確な形状の区画部分４（外部電極端子２）を形成できる点が特長である。   In the fourth embodiment, the contour portion on the mounting surface of the partition portion 4 (external electrode terminal 2) is determined by the groove 25 to the minimum, so that the partition portion 4 (external electrode terminal 2) having an accurate shape is provided. The feature is that it can be formed.

図２７乃至図２９は本実施形態４の変形例１による半導体装置の製造に係わる図であり、図２７はダイシング状態を示す断面図、図２８は製造された半導体装置の断面図、図２９は半導体装置の一部の拡大断面図である。   27 to 29 are diagrams related to the manufacture of the semiconductor device according to the first modification of the fourth embodiment. FIG. 27 is a cross-sectional view showing a dicing state, FIG. 28 is a cross-sectional view of the manufactured semiconductor device, and FIG. It is a partial expanded sectional view of a semiconductor device.

本実施形態４は、基板２０の溝２５の溝底を切断するダイシングブレード２２において、図２７に示すように、単位基板領域と単位基板領域を分離するダイシングは、実施形態２と同様に溝２５の幅と同じ厚さ若しくは同じくらいの厚さのダイシングブレード２２で切断し、区画部分４（外部電極端子２）を形成するためのダイシングは溝２５の溝幅よりも狭い（薄い）ダイシングブレード２２ｂで切断する。   In the fourth embodiment, in the dicing blade 22 for cutting the groove bottom of the groove 25 of the substrate 20, as shown in FIG. 27, the dicing for separating the unit substrate region and the unit substrate region is performed in the same manner as in the second embodiment. The dicing blade 22b is cut (thin) to be narrower (thinner) than the groove width of the groove 25 by cutting with a dicing blade 22 having the same thickness as or the same thickness as the width of the groove 25 and forming the partition portion 4 (external electrode terminal 2). Disconnect with.

本変形例４では、実装面での隣接する外部電極端子２（区画部分４）の間隔が溝底部分よりも広いことから、ＰｂＳｎ半田によるノンリード型の半導体装置の実装の際、隣接する区画部分４（外部電極端子２）がＰｂＳｎ半田で電気的に接触することもなくなり、実装の信頼性が高くなる。   In the fourth modification, the interval between adjacent external electrode terminals 2 (partition portions 4) on the mounting surface is wider than the groove bottom portion. Therefore, when mounting a non-lead type semiconductor device using PbSn solder, adjacent partition portions are provided. 4 (external electrode terminal 2) is not electrically contacted with PbSn solder, and the mounting reliability is increased.

また、本実施形態４の変形例１では、外部電極端子２は半導体装置１の各辺に沿って３列に設けられている。従って、半導体装置１の更なる小型化や、多端子化が達成できる。   In the first modification of the fourth embodiment, the external electrode terminals 2 are provided in three rows along each side of the semiconductor device 1. Therefore, the semiconductor device 1 can be further reduced in size and increased in number of terminals.

図３０は実施形態４の変形例２による半導体装置の製造方法の一部の工程の断面図である。実施形態４の変形例２では、図３０（ａ）〜（ｄ）に示すように、基板２０用意（ａ）、半導体素子取り付け面側の溝２５の充填材３３による埋め込み（ｂ）、半導体素子固定（ｃ）、ワイヤボンディング（ｄ）のみを図示する。溝２５を埋め込む充填材３３としては、例えば、絶縁性のエポキシ樹脂をスクリーン印刷法によって埋め込む。充填材３３の表面は、半導体素子の固定に支障を来さないように基板２０の表面と略一致させる。   FIG. 30 is a cross-sectional view of a part of the manufacturing method of the semiconductor device according to the second modification of the fourth embodiment. In Modification 2 of Embodiment 4, as shown in FIGS. 30A to 30D, the substrate 20 is prepared (a), the groove 25 on the semiconductor element mounting surface side is filled with the filler 33 (b), the semiconductor element Only fixing (c) and wire bonding (d) are shown. As the filler 33 for embedding the groove 25, for example, an insulating epoxy resin is embedded by a screen printing method. The surface of the filler 33 is made to substantially coincide with the surface of the substrate 20 so as not to hinder the fixing of the semiconductor element.

半導体素子５が固定される面の溝２５を充填材３３で埋めることで、ダイシングなどによる外部電極端子２（区画部分４）の形成時にも必ず半導体素子５の裏面が必ず隠れることから、溝２５を伝わる水分の浸入を防止でき、半導体装置の信頼性を高めることができる。   Since the groove 25 on the surface to which the semiconductor element 5 is fixed is filled with the filler 33, the back surface of the semiconductor element 5 is always hidden even when the external electrode terminal 2 (partition part 4) is formed by dicing or the like. Intrusion of moisture transmitted through the semiconductor device can be prevented, and the reliability of the semiconductor device can be improved.

（実施形態５）
図３１は本発明の他の実施形態（実施形態５）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図、図３２は半導体装置の底面図である。本実施形態５は半導体装置１の各辺に沿って並ぶ３列の外部電極端子２の内側の区画部分４を排除して半導体素子５の裏面と、実装時の配線基板の表面との間に所定の空隙ができる構造、いわゆるスタンドオフ構造となっている。これは、基板２０の状態で単位基板部分の中央部分にスタンドオフとなる矩形の穴を設けておき、その後チップボンディング，ワイヤボンディング，トランスファモールド，ダイシング及び個片化を行うことによって図３１の構造の半導体装置１を製造することができる。図３２は半導体装置１の底面図であり、中央部分には区画部分４（外部電極端子２）は存在していない。 (Embodiment 5)
FIG. 31 is a cross-sectional view of a non-lead type semiconductor device manufactured by a method of manufacturing a semiconductor device according to another embodiment (Embodiment 5) of the present invention, and FIG. 32 is a bottom view of the semiconductor device. In the fifth embodiment, the partition portions 4 inside the three rows of external electrode terminals 2 arranged along each side of the semiconductor device 1 are excluded, and the gap between the back surface of the semiconductor element 5 and the front surface of the wiring board when mounted. It has a so-called stand-off structure in which a predetermined gap is formed. The structure shown in FIG. 31 is obtained by providing a rectangular hole as a standoff in the central portion of the unit substrate portion in the state of the substrate 20, and then performing chip bonding, wire bonding, transfer molding, dicing and singulation. The semiconductor device 1 can be manufactured. FIG. 32 is a bottom view of the semiconductor device 1, and the partition portion 4 (external electrode terminal 2) does not exist in the central portion.

このようなスタンドオフ構造にすることによって、実装時、仮に実装基板上に異物が存在していても半導体素子５の下には空間があることから、異物による支障が起き難くなる。   With such a stand-off structure, even if foreign matter exists on the mounting substrate during mounting, there is a space under the semiconductor element 5, so that trouble due to the foreign matter is less likely to occur.

（実施形態６）
図３３は本発明の他の実施形態（実施形態６）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図、図３４は半導体装置の底面図である。本実施形態６は実施形態５と同様にスタンドオフ構造とするものである。この実施形態では基板２０の状態でスタンドオフを必要とする基板領域面側をハーフエッチングして薄くさせたものである。この構造においても実施形態５と同様に実装時、異物がこのハーフエッチングされた区画部分４に対面する場合は異物による支障が起き難くなる。 (Embodiment 6)
FIG. 33 is a cross-sectional view of a non-lead type semiconductor device manufactured by a semiconductor device manufacturing method according to another embodiment (Embodiment 6) of the present invention, and FIG. 34 is a bottom view of the semiconductor device. The sixth embodiment has a stand-off structure as in the fifth embodiment. In this embodiment, the substrate region surface side that requires stand-off in the state of the substrate 20 is thinned by half etching. In this structure as well, in the same way as in the fifth embodiment, when the foreign substance faces the half-etched partition portion 4 at the time of mounting, trouble due to the foreign substance is less likely to occur.

（実施形態７）
図３５乃至図３８は本発明の他の実施形態（実施形態７）であるノンリード型の半導体装置の製造方法に係わる図であり、図３５は製造されたノンリード型の半導体装置の断面図、図３６は半導体装置の平面配置を表す透視図、図３７は半導体装置の底面図、図３８は半導体装置の一部の拡大断面図である。 (Embodiment 7)
35 to 38 are views relating to a method of manufacturing a non-lead type semiconductor device according to another embodiment (Embodiment 7) of the present invention. FIG. 35 is a cross-sectional view of the manufactured non-lead type semiconductor device. 36 is a perspective view showing a planar arrangement of the semiconductor device, FIG. 37 is a bottom view of the semiconductor device, and FIG. 38 is an enlarged sectional view of a part of the semiconductor device.

本実施形態７の半導体装置の製造方法では、溝底の除去は数本おきの溝２５の溝底を除去して外部電極端子２を形成するものである。この例では１本おきの溝２５の溝底を切断して除去したものである。このような手法を採用することによって外部電極端子２の大きさやピッチを自由に選択できる利点がある。   In the method of manufacturing the semiconductor device according to the seventh embodiment, the removal of the groove bottom is performed by removing the groove bottoms of every several grooves 25 to form the external electrode terminals 2. In this example, the groove bottom of every other groove 25 is cut and removed. By adopting such a method, there is an advantage that the size and pitch of the external electrode terminal 2 can be freely selected.

（実施形態８）
図３９乃至図４１は本発明の他の実施形態（実施形態８）であるノンリード型の半導体装置の製造方法に係わる図であり、図３９は製造されたノンリード型の半導体装置の断面図、図４０は半導体装置の平面配置を表す透視図、図４１は半導体装置の底面図である。 (Embodiment 8)
39 to 41 are views relating to a method of manufacturing a non-lead type semiconductor device according to another embodiment (Embodiment 8) of the present invention. FIG. 39 is a cross-sectional view of the manufactured non-lead type semiconductor device. 40 is a perspective view showing a planar arrangement of the semiconductor device, and FIG. 41 is a bottom view of the semiconductor device.

本実施形態８は半導体装置１の各辺に沿って最外周の列を含む相互に隣接した３列の区画部分４を外部電極端子２とした例であるが、外側から内側に向かう４列目の所定の区画部分４を外部電極端子２として使用する例である。即ち、これらで示すようにＡの部分が３列目の所定の区画部分４と４列目の所定の区画部分４を電気的に接続している。これは、例えば、実施形態３で用いる基板２０において、Ａの部分はエッチングせず隣接する区画部分４の部分を繋げた構造としておくことによって製造することができる。図では半導体素子５の下の一つの区画部分４と半導体素子５の外側の一つの区画部分４を電気的に接続したが、半導体素子５の下の区画部分４をさらに電気的に接続することもでき、また、半導体素子５の外側の他の区画部分４も半導体素子５の下の区画部分４と電気的に接続することも可能である。   The eighth embodiment is an example in which three rows of adjacent partition portions 4 including the outermost row along each side of the semiconductor device 1 are external electrode terminals 2, but the fourth row is directed from the outside to the inside. This is an example in which the predetermined partition portion 4 is used as the external electrode terminal 2. That is, as shown in these, the portion A electrically connects the predetermined partition portion 4 in the third row and the predetermined partition portion 4 in the fourth row. For example, in the substrate 20 used in the third embodiment, the portion A can be manufactured by connecting the adjacent partition portions 4 without etching the portion A. In the drawing, one partition part 4 under the semiconductor element 5 and one partition part 4 outside the semiconductor element 5 are electrically connected. However, the partition part 4 under the semiconductor element 5 is further electrically connected. In addition, the other partition part 4 outside the semiconductor element 5 can be electrically connected to the partition part 4 under the semiconductor element 5.

本実施形態８によれば、半導体素子５の真下の区画部分４も外部電極端子２として使用することができる。この結果、実装に使用する配線基板における配線レイアウト設計の自由度が増す。   According to the eighth embodiment, the partition portion 4 directly below the semiconductor element 5 can also be used as the external electrode terminal 2. As a result, the degree of freedom of wiring layout design in the wiring board used for mounting is increased.

（実施形態９）
図４２及び図４４は本発明の他の実施形態（実施形態９）であるノンリード型の半導体装置の製造方法に係わる図であり、図４２は半導体装置の製造方法において用いる基板の模式的平面図、図４３は図４２のＡ−Ａ線に沿う断面図、図４４は図４２のＢ−Ｂ線に沿う断面図である。 (Embodiment 9)
42 and 44 are diagrams relating to a method of manufacturing a non-lead type semiconductor device according to another embodiment (Embodiment 9) of the present invention. FIG. 42 is a schematic plan view of a substrate used in the method of manufacturing a semiconductor device. 43 is a sectional view taken along line AA in FIG. 42, and FIG. 44 is a sectional view taken along line BB in FIG.

本実施形態９においては、基板２０形成時、溝２５が縦横に交差する基板箇所に貫通孔４０を設けておくものである。このように溝２５が交差する基板箇所に貫通孔４０を設けておくことによってダイシング部分が少なくなるため、切削時間を短くすることができ、区画部分（外部電極端子）形成時間の短縮も可能になる。また、ダイシングブレードによる切断交差部分の加工バリの発生もさらに起き難くなる。   In the ninth embodiment, when the substrate 20 is formed, the through holes 40 are provided in the substrate portions where the grooves 25 intersect vertically and horizontally. Since the dicing portion is reduced by providing the through hole 40 at the substrate portion where the groove 25 intersects in this way, the cutting time can be shortened and the time for forming the partition portion (external electrode terminal) can be shortened. Become. In addition, the occurrence of processing burrs at the cutting intersection due to the dicing blade is further less likely to occur.

図４３及び図４４において隣接する区画部分４を連結する連結部分４１もハッチングを施されて示されている。図４２では連結部分４１にハッチングが施されている。   43 and 44, the connecting portion 41 that connects the adjacent partition portions 4 is also shown hatched. In FIG. 42, the connecting portion 41 is hatched.

（実施形態１０）
図４５乃至図４８は本発明の他の実施形態（実施形態１０）であるノンリード型の半導体装置の製造方法に係わる図であり、図４５は製造されたノンリード型の半導体装置の断面図、図４６は半導体装置の平面配置を表す透視図、図４７は半導体装置の底面図、図４８は半導体装置の製造方法を示す一部の工程の断面図である。 (Embodiment 10)
45 to 48 are views relating to a method of manufacturing a non-lead type semiconductor device according to another embodiment (Embodiment 10) of the present invention. FIG. 45 is a cross-sectional view of the manufactured non-lead type semiconductor device. 46 is a perspective view showing a planar arrangement of the semiconductor device, FIG. 47 is a bottom view of the semiconductor device, and FIG. 48 is a cross-sectional view of a part of the process showing the method of manufacturing the semiconductor device.

本実施形態１０では、半導体素子５が固定される区画部分４を一体化して半導体素子５が充分固定できる大きさのチップ固定区画部分４２とし、半導体素子５を支持する部分の機械的強度を向上させるとともに、半導体素子５から発生する熱を効果的に伝達して熱放散性を向上させるものである。   In the tenth embodiment, the partition portion 4 to which the semiconductor element 5 is fixed is integrated into a chip fixing partition portion 42 that is large enough to fix the semiconductor element 5, and the mechanical strength of the portion that supports the semiconductor element 5 is improved. In addition, the heat generated from the semiconductor element 5 is effectively transmitted to improve heat dissipation.

この例は、例えば実施形態４で用いる基板２０において、区画部分４をダイシング後も連結させておきたい部分間をエッチングせず隣接する区画部分４の部分を繋げた構造（チップ固定区画部分４２）としておくことによって製造することができる。   In this example, for example, in the substrate 20 used in the fourth embodiment, a structure in which adjacent partition portions 4 are connected without etching portions between the partition portions 4 that are desired to be connected after dicing is connected (chip fixing partition portion 42). Can be manufactured.

即ち、図４８は本実施形態１０による半導体装置の製造方法の一部の工程の断面図である。図４８（ａ）〜（ｃ）に示すように、基板２０用意（ａ）、半導体素子固定（ｂ）、ワイヤボンディング（ｃ）のみを図示する。図４８（ａ）に示すように、区画部分４をダイシング後も連結させておきたい部分間をエッチングせず隣接する区画部分４の部分を繋げた構造（チップ固定区画部分４２）としてある。   That is, FIG. 48 is a cross-sectional view of a part of the manufacturing method of the semiconductor device according to the tenth embodiment. As shown in FIGS. 48A to 48C, only the substrate 20 preparation (a), the semiconductor element fixing (b), and the wire bonding (c) are shown. As shown in FIG. 48A, a structure (chip fixing partition portion 42) is formed in which the portions of the partition portions 4 that are desired to be connected after dicing are not etched and the adjacent partition portions 4 are connected.

（実施形態１１）
図４９乃至図５１は本発明の他の実施形態（実施形態１１）である半導体装置の製造方法に係わる図であり、図４９は半導体装置の断面図、図５０は半導体装置の平面配置を表す透視図、図５１は半導体装置の製造方法を示す一部の工程の断面図である。 (Embodiment 11)
49 to 51 are diagrams relating to a method for manufacturing a semiconductor device according to another embodiment (Embodiment 11) of the present invention, FIG. 49 is a cross-sectional view of the semiconductor device, and FIG. 50 is a plan view of the semiconductor device. FIG. 51 is a cross-sectional view of a part of the process showing the method of manufacturing the semiconductor device.

本実施形態１１は、実施形態８と同様に半導体素子５の真下の区画部分４も外部電極端子２として使用する技術思想である。図５１（ａ）〜（ｄ）に示すように、基板２０用意（ａ）、区画部分４間を電気的に接続するためのワイヤボンディング（ｂ）、半導体素子固定（ｃ）、ワイヤボンディング（ｄ）のみを図示する。   The eleventh embodiment is a technical idea in which the partition portion 4 directly below the semiconductor element 5 is used as the external electrode terminal 2 as in the eighth embodiment. As shown in FIGS. 51A to 51D, the substrate 20 is prepared (a), wire bonding (b) for electrically connecting the partition portions 4, the semiconductor element fixing (c), and wire bonding (d Only).

本実施形態１１では、図５１（ａ）に示すように、両面に溝２５を有する基板２０を用意した後、基板２０の半導体素子５を固定する面（主面）において、図５１（ｂ）に示すように、半導体素子５を固定する領域から外れた外部電極端子２となる領域と、半導体素子５が固定される所定の区画部分４を導電性のワイヤ４３で電気的に接続する。   In the eleventh embodiment, as shown in FIG. 51A, after the substrate 20 having the grooves 25 on both sides is prepared, the surface (main surface) of the substrate 20 on which the semiconductor element 5 is fixed is shown in FIG. As shown in FIG. 6, a region that becomes the external electrode terminal 2 that is out of the region where the semiconductor element 5 is fixed and a predetermined partition portion 4 where the semiconductor element 5 is fixed are electrically connected by a conductive wire 43.

つぎに、前記ワイヤ４３の一部を挟むようにして絶縁性接着剤９（図４９参照）で前記半導体素子５を基板２０に固定する。この状態ではワイヤ４３は見えないので、図４９及び図５０に示す。本実施形態１１では、図５０に示すように、半導体素子５から外れた区画部分４同士もワイヤ４３で電気的に接続してそれぞれ外部電極端子２として使用できるようになっている。   Next, the semiconductor element 5 is fixed to the substrate 20 with an insulating adhesive 9 (see FIG. 49) so as to sandwich a part of the wire 43. Since the wire 43 cannot be seen in this state, it is shown in FIG. 49 and FIG. In the eleventh embodiment, as shown in FIG. 50, the partition portions 4 separated from the semiconductor element 5 are also electrically connected by the wire 43 and can be used as the external electrode terminals 2 respectively.

つぎに、図５１（ｄ）に示すように、ワイヤボンディングを行い、その後は実施形態４と同様に順次加工を施して図４９及び図５０で示す半導体装置１を製造する。   Next, as shown in FIG. 51 (d), wire bonding is performed, and thereafter, processing is sequentially performed in the same manner as in the fourth embodiment to manufacture the semiconductor device 1 shown in FIGS.

本実施形態１１においても、実施形態８と同様に半導体素子５の下にも外部電極端子２を形成することができる。この結果、実装基板の配線パターン等の設計の自由度も増す。   Also in the eleventh embodiment, the external electrode terminal 2 can be formed under the semiconductor element 5 as in the eighth embodiment. As a result, the degree of freedom in designing the wiring pattern of the mounting board is also increased.

（実施形態１２）
図５２は本発明の他の実施形態（実施形態１２）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図、図５３は半導体装置の製造方法を示す一部の工程の断面図である。図５３（ａ）〜（ｃ）では、基板２０用意（ａ）、半導体素子固定（ｂ）、ワイヤボンディング（ｃ）のみを図示する。 Embodiment 12
52 is a cross-sectional view of a non-lead type semiconductor device manufactured by a semiconductor device manufacturing method according to another embodiment (Embodiment 12) of the present invention, and FIG. 53 is a partial process showing the method of manufacturing the semiconductor device. It is sectional drawing. 53A to 53C show only the substrate 20 preparation (a), the semiconductor element fixing (b), and the wire bonding (c).

本実施形態１２は両面に溝２５が設けられた基板２０において、図５３（ａ）に示すように、半導体素子５を固定する前に半導体素子５を固定する領域の溝２５を充填材４４で埋め込み、その後図５３（ｂ）に示すように、所定箇所にそれぞれ半導体素子５を固定し、ついで図５３（ｃ）に示すように半導体素子５の電極と区画部分４をワイヤ７で接続する。その後は実施形態１１の製造方法に従って順次加工を行い、図５２に示すような半導体装置１を製造する。   In the twelfth embodiment, in the substrate 20 provided with the grooves 25 on both sides, as shown in FIG. 53A, before the semiconductor elements 5 are fixed, the grooves 25 in the region for fixing the semiconductor elements 5 are filled with the filler 44. Then, as shown in FIG. 53 (b), the semiconductor elements 5 are fixed at predetermined positions, respectively, and then the electrodes of the semiconductor elements 5 and the partition portions 4 are connected by wires 7 as shown in FIG. 53 (c). After that, the semiconductor device 1 as shown in FIG. 52 is manufactured by sequentially processing according to the manufacturing method of the eleventh embodiment.

本実施形態１２によれば、半導体素子５が固定される領域に位置する溝２５部分を充填材４４で埋めることで、ダイシングなどによる外部電極端子２（区画部分４）の形成時にも必ず半導体素子５の裏面が必ず隠れることから、溝２５を伝わる水分の浸入を防止でき、半導体装置の信頼性を高めることができる。なお、領域の溝２５の埋め込み材として、充填材４４と接着剤９を併用しても良い。   According to the twelfth embodiment, by filling the groove 25 located in the region where the semiconductor element 5 is fixed with the filler 44, the semiconductor element is always formed even when the external electrode terminal 2 (partition part 4) is formed by dicing or the like. Since the back surface of 5 is necessarily hidden, it is possible to prevent intrusion of moisture transmitted through the groove 25 and to improve the reliability of the semiconductor device. Note that the filler 44 and the adhesive 9 may be used in combination as a filling material for the groove 25 in the region.

（実施形態１３）
図５４は本発明の他の実施形態（実施形態１３）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の平面配置を表す透視図である。 (Embodiment 13)
FIG. 54 is a perspective view showing a planar arrangement of a non-lead type semiconductor device manufactured by a method for manufacturing a semiconductor device according to another embodiment (embodiment 13) of the present invention.

本実施形態１３は、直交して縦横に設けられる溝２５に半導体素子５の辺が交差するようにして基板２０に半導体素子５を固定して製造した半導体装置１である。このようにすることによって、さらに外部電極端子２として使用できる区画部分４を得ることができる。   The thirteenth embodiment is a semiconductor device 1 manufactured by fixing the semiconductor element 5 to the substrate 20 so that the sides of the semiconductor element 5 intersect the grooves 25 that are provided vertically and horizontally. By doing in this way, the division part 4 which can be further used as the external electrode terminal 2 can be obtained.

（実施形態１４）
図５５は本発明の他の実施形態（実施形態１４）である半導体装置の製造方法を示す各工程の断面図である。本実施形態１４は樹脂層３ａをトランスファモールド法以外の方法で形成する例であり、例えば、ディスペンサで形成する例である。 (Embodiment 14)
FIG. 55 is a cross-sectional view of each step showing a method for manufacturing a semiconductor device in another embodiment (Embodiment 14) of the present invention. The fourteenth embodiment is an example in which the resin layer 3a is formed by a method other than the transfer molding method, for example, a dispenser.

基板２０は特に限定はされないが、両面に溝２５を有する基板２０を使用して半導体装置を製造する例について説明する。図５５（ａ）に示すように、両面にそれぞれが対応しかつ格子縞状に溝２５が設けられた基板２０を用意した後、基板２０の一面に、前記実施形態４と同様に半導体素子５を固定する（図５５（ｂ）参照）。   Although the board | substrate 20 is not specifically limited, The example which manufactures a semiconductor device using the board | substrate 20 which has the groove | channel 25 on both surfaces is demonstrated. As shown in FIG. 55A, after preparing the substrate 20 corresponding to both surfaces and provided with the grooves 25 in a checkered pattern, the semiconductor element 5 is formed on one surface of the substrate 20 as in the fourth embodiment. It fixes (refer FIG.55 (b)).

つぎに、図５５（ｃ）に示すように半導体素子５の電極と、半導体素子５から外れた所定の区画部分４を導電性のワイヤ７で接続する。   Next, as shown in FIG. 55 (c), the electrode of the semiconductor element 5 is connected to a predetermined partition portion 4 removed from the semiconductor element 5 with a conductive wire 7.

つぎに、図５５（ｄ）に示すように、ディスペンサのノズル４５からエポキシ樹脂等の絶縁性樹脂液４６を基板２０の上から所定量流し込み、半導体素子５及びワイヤ７を被わせる。樹脂で確実に半導体素子５及びワイヤ７を被い、かつ基板２０の端から流出しないような手段を講ずる必要がある。即ち、樹脂の粘度を選択するとともに、図示はしないが、例えば基板２０から樹脂が外側に流出しないように、基板２０の周面に所定高さのストッパを配置してダムとさせる。図では１本のノズル４５しか示していないが、実際には多数のノズルを有するディスペンサによって樹脂供給を行う。   Next, as shown in FIG. 55 (d), a predetermined amount of an insulating resin liquid 46 such as an epoxy resin is poured from above the substrate 20 from the nozzle 45 of the dispenser to cover the semiconductor element 5 and the wire 7. It is necessary to take measures to ensure that the semiconductor element 5 and the wire 7 are covered with resin and do not flow out from the end of the substrate 20. That is, the viscosity of the resin is selected, and although not shown, for example, a stopper having a predetermined height is disposed on the peripheral surface of the substrate 20 so that the resin does not flow out of the substrate 20 to form a dam. Although only one nozzle 45 is shown in the figure, the resin is actually supplied by a dispenser having a large number of nozzles.

つぎに、絶縁性樹脂液４６を所定の条件でベークして、図５５（ｅ）に示すように、半導体素子５及びワイヤ７を被う樹脂層３ａを形成する。樹脂層３ａは半導体素子５やワイヤ７が存在することから、表面は凹凸があるが、半導体素子５やワイヤ７は隙間なく樹脂に被われる。表面に凹凸を作らないために、ディスペンサで絶縁性樹脂液４６を供給した後、スキージ等の治具を用い平面に加工しても良い。また、絶縁性樹脂液４６としてＵＶ硬化樹脂（紫外線硬治型樹脂）を使用しても良い。   Next, the insulating resin liquid 46 is baked under predetermined conditions to form the resin layer 3a covering the semiconductor element 5 and the wires 7 as shown in FIG. 55 (e). Since the resin layer 3a has the semiconductor elements 5 and the wires 7, the surface is uneven, but the semiconductor elements 5 and the wires 7 are covered with the resin without any gaps. In order not to make unevenness on the surface, after supplying the insulating resin liquid 46 with a dispenser, it may be processed into a flat surface using a jig such as a squeegee. Further, as the insulating resin liquid 46, a UV curable resin (ultraviolet curing resin) may be used.

つぎに、図５５（ｅ）に示すように、基板２０の裏面に図示しない外装メッキ膜１３（図では符号のみ記載）を形成する。   Next, as shown in FIG. 55E, an exterior plating film 13 (not shown) is formed on the back surface of the substrate 20.

つぎに、図５５（ｆ）に示すように、樹脂層３ａに支持部材としてのテープ２１を貼りつけ、その後、基板２０を上面となるようにして２種類のダイシングブレードで基板２０を縦横に切断する。即ち、溝２５よりも幅が狭い（薄い）ダイシングブレード２２ｂでは溝２５の溝底を切断して独立した区画部分４を形成し、溝２５の溝幅と略同じ厚さのダイシングブレード２２で単位基板領域間を切断する（個片化）。この単位基板領域間の切断も溝２５の部分となる。また、樹脂層３ａの切断によって樹脂封止体３が形成される。   Next, as shown in FIG. 55 (f), a tape 21 as a support member is applied to the resin layer 3a, and then the substrate 20 is cut vertically and horizontally with two kinds of dicing blades so that the substrate 20 is the upper surface. To do. That is, in the dicing blade 22b whose width is narrower (thinner) than the groove 25, the groove bottom of the groove 25 is cut to form an independent partition portion 4, and the dicing blade 22 having the same thickness as the groove width of the groove 25 is used as a unit. Cut between the substrate regions (divide into pieces). The cutting between the unit substrate regions also becomes a portion of the groove 25. Further, the resin sealing body 3 is formed by cutting the resin layer 3a.

つぎに、図５５（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が複数製造される。   Next, as shown in FIG. 55G, a plurality of non-lead type semiconductor devices 1 are manufactured by peeling and removing the tape 21 from the resin sealing body 3.

本実施形態１４は実施形態３の効果の一部の効果を有する。樹脂供給はディスペンサ以外のものでもよい。   The fourteenth embodiment has some effects of the third embodiment. The resin supply may be other than the dispenser.

（実施形態１５）
図５６乃至図６３は本発明の他の実施形態（実施形態１５）である半導体装置の製造方法に係わる図である。本実施形態１５は基板の一面に半導体素子を固定するとともに、半導体素子の電極と基板の所定箇所を導電性のワイヤで接続し、半導体素子等を被うように片面モールドを行い、その後基板を切断して外部電極端子を形成するとともに、不要な基板を除去する点では、前記各実施形態と同様である。 (Embodiment 15)
56 to 63 are views relating to a method of manufacturing a semiconductor device according to another embodiment (fifteenth embodiment) of the present invention. In the fifteenth embodiment, the semiconductor element is fixed to one surface of the substrate, the electrode of the semiconductor element and a predetermined portion of the substrate are connected by a conductive wire, and single-sided molding is performed so as to cover the semiconductor element, etc. This is the same as the above embodiments in that the external electrode terminals are formed by cutting and unnecessary substrates are removed.

しかし、本実施形態１５では、半導体装置を製造する際使用する基板は、半導体素子を固定する矩形のタブと、このタブの所定の辺から相互に平行に延在し隣接する前記タブから延在するリードまたは基板枠に繋がる複数のリードとで単位基板部分を構成する点で異なる。また、前記リードはその途中にワイヤ接続領域を二箇所以上有する構成になっている。   However, in the fifteenth embodiment, the substrate used when manufacturing the semiconductor device has a rectangular tab for fixing the semiconductor element, and extends from a predetermined side of the tab in parallel to each other and from the adjacent tab. The difference is that the unit substrate portion is composed of a lead to be connected or a plurality of leads connected to the substrate frame. The lead has a structure having two or more wire connection regions in the middle thereof.

つぎに、半導体装置の製造方法について図６０を参照しながら説明する。図６０（ａ）に示すように、基板２０を用意する。基板２０は図６１に示すようなパターンになっている。この基板２０の材質，厚さ等は前記各実施形態と略同様である。また、パターンは基板２０を選択的にエッチングまたは打ち抜き加工することによって製造されている。   Next, a method for manufacturing a semiconductor device will be described with reference to FIG. As shown in FIG. 60A, a substrate 20 is prepared. The substrate 20 has a pattern as shown in FIG. The material, thickness, etc. of the substrate 20 are substantially the same as those in the above embodiments. The pattern is manufactured by selectively etching or punching the substrate 20.

基板２０は、矩形（長方形）の基板枠５０と、この基板枠５０内に縦横に整列配置される単位基板部分とで構成されている。単位基板部分を含む矩形の領域を単位基板領域と呼称する。単位基板部分は、半導体素子５を固定する矩形のタブ５１と、このタブ５１の所定の辺から相互に平行に延在し隣接する前記タブ５１から延在するリード５２または基板枠５０に繋がる複数のリード５２からなっている。従って、いずれのリード５２も基板枠５０に平行になっている。また、基板２０の主面の少なくとも半導体素子やワイヤが接続される部分にはメッキ膜１１が形成されている（図５９参照）。   The substrate 20 is composed of a rectangular (rectangular) substrate frame 50 and unit substrate portions that are arranged vertically and horizontally in the substrate frame 50. A rectangular region including the unit substrate portion is referred to as a unit substrate region. The unit substrate portion includes a rectangular tab 51 for fixing the semiconductor element 5, and a plurality of leads 52 or substrate frames 50 extending in parallel with each other from predetermined sides of the tab 51 and extending from the adjacent tabs 51. Lead 52. Accordingly, all the leads 52 are parallel to the substrate frame 50. A plating film 11 is formed on at least a portion of the main surface of the substrate 20 to which a semiconductor element or wire is connected (see FIG. 59).

図６１に示す基板２０は、特に限定はされないが、３行７列で合計２１個の単位基板部分が整列配置され、１枚の基板２０から２１個の半導体装置１を製造できるようになっている。なお、図６１は既に半導体素子５が固定され、半導体素子５の電極６とリード５２の所定の箇所（ワイヤボンディング箇所）がワイヤ７で接続されているものを示してある。   The substrate 20 shown in FIG. 61 is not particularly limited, but a total of 21 unit substrate portions are arranged in 3 rows and 7 columns so that 21 semiconductor devices 1 can be manufactured from one substrate 20. Yes. FIG. 61 shows that the semiconductor element 5 is already fixed and the electrode 6 of the semiconductor element 5 and a predetermined portion (wire bonding portion) of the lead 52 are connected by the wire 7.

つぎに、図６０（ｂ）及び図６１に示すように、基板２０の一面（主面）の各タブ５１上に接着剤９を介して半導体素子５を固定する（図５９参照）。接着剤９は絶縁性接着剤でも導電性接着剤でもよい。本実施形態１では、タブ５１は半導体素子５よりも大きい例で説明する。   Next, as shown in FIGS. 60B and 61, the semiconductor element 5 is fixed on each tab 51 on one surface (main surface) of the substrate 20 with an adhesive 9 (see FIG. 59). The adhesive 9 may be an insulating adhesive or a conductive adhesive. In the first embodiment, an example in which the tab 51 is larger than the semiconductor element 5 will be described.

つぎに、図６０（ｃ）及び図６１に示すように半導体素子５の電極と、リード５２の所定のワイヤボンディング箇所を導電性のワイヤ７で接続する（図５６及び図５７参照）。本実施形態１では、ワイヤを固定する領域はリード５２の長さ方向に沿って２箇所設けられている。その２箇所が分かるように、図６１には破線を入れてある。   Next, as shown in FIGS. 60C and 61, the electrode of the semiconductor element 5 and a predetermined wire bonding portion of the lead 52 are connected by the conductive wire 7 (see FIGS. 56 and 57). In the first embodiment, two regions for fixing the wire are provided along the length direction of the lead 52. 61 shows a broken line so that the two locations can be seen.

つぎに、図６０（ｄ）に示すように、トランスファモールドによって半導体素子５及びワイヤ７を絶縁性の樹脂（樹脂層３ａ）で被い封止を行う。このトランスファモールド時、真空吸引用のノズル５３で基板２０のタブ５１部分をモールド金型の下型の面に密着させる。この状態を図６３に示す。なお、図６０（ｄ）では、ノズル５３は模式的に記載してある。   Next, as shown in FIG. 60 (d), the semiconductor element 5 and the wire 7 are covered with an insulating resin (resin layer 3a) and sealed by transfer molding. At the time of this transfer molding, the tab 51 portion of the substrate 20 is brought into close contact with the lower mold surface of the mold by the vacuum suction nozzle 53. This state is shown in FIG. In addition, in FIG.60 (d), the nozzle 53 is described typically.

図６３に示すように、モールド金型５４の下型５５と上型５６との間に基板２０は型締めされる。基板２０の基板枠５０の内側の領域は上型５６のパーティング面に設けられた矩形窪みからなるキャビティ５７内に位置し、各半導体素子５やワイヤ７はキャビティ５７内に位置する。トランスファモールドでは、図示しないゲートから樹脂が圧入され、キャビティ５７内が樹脂で充満されるわけであるが、この際各タブ５１の下面、即ち、タブ５１の下型５５に接触する面に樹脂が入り込むおそれがある。そこで、図６２に模式的に示すように下型５５に設けたノズル５３を用いてタブ５１を矢印で示すように真空吸引して、各タブ５１を下型５５の平坦なパーティング面に密着させて樹脂の浸入を防止する。   As shown in FIG. 63, the substrate 20 is clamped between the lower mold 55 and the upper mold 56 of the mold 54. A region inside the substrate frame 50 of the substrate 20 is located in a cavity 57 formed of a rectangular recess provided on the parting surface of the upper die 56, and each semiconductor element 5 and the wire 7 are located in the cavity 57. In the transfer mold, resin is press-fitted from a gate (not shown) and the cavity 57 is filled with resin. At this time, the resin is applied to the lower surface of each tab 51, that is, the surface contacting the lower mold 55 of the tab 51. There is a risk of getting in. Therefore, as shown schematically in FIG. 62, the tabs 51 are vacuum-sucked as indicated by arrows using the nozzles 53 provided on the lower die 55, and the tabs 51 are brought into close contact with the flat parting surface of the lower die 55. To prevent the infiltration of the resin.

これにより、タブ５１及びリード５２の下面に樹脂が付着しない状態で基板２０の主面側には、キャビティ５７の形状で規定された一定厚さの樹脂層３ａが形成される（図６０（ｄ）参照）。   Thereby, a resin layer 3a having a constant thickness defined by the shape of the cavity 57 is formed on the main surface side of the substrate 20 in a state where the resin does not adhere to the lower surfaces of the tab 51 and the lead 52 (FIG. 60D). )reference).

つぎに、図６０（ｅ）に示すように、基板２０の裏面に図示しない外装メッキ膜１３（図では符号のみ記載，図５９参照）を形成する。   Next, as shown in FIG. 60E, an exterior plating film 13 (not shown) is formed on the back surface of the substrate 20 (see only the reference numerals in the figure, see FIG. 59).

つぎに、図６０（ｆ）に示すように、樹脂層３ａに支持部材としてのテープ２１を貼りつけ、その後、基板２０を上面となるようにしてダイシングブレードで基板２０を縦横に切断する。   Next, as shown in FIG. 60F, a tape 21 as a supporting member is attached to the resin layer 3a, and then the substrate 20 is cut vertically and horizontally with a dicing blade so that the substrate 20 becomes the upper surface.

ダイシングブレード２２による切断は、リード５２に直交する方向に横切って行われる。また、リード５２のタブ５１のつけ根部分、２箇所のワイヤボンディング箇所の境部分、単位基板部分（単位基板領域）と単位基板部分（単位基板領域）の境の部分、単位基板部分（単位基板領域）と基板枠５０との境で切断が行われる。   The cutting by the dicing blade 22 is performed across the direction orthogonal to the lead 52. Further, the base portion of the tab 51 of the lead 52, the boundary portion between the two wire bonding locations, the boundary portion between the unit substrate portion (unit substrate region) and the unit substrate portion (unit substrate region), the unit substrate portion (unit substrate region) ) And the substrate frame 50 is cut.

また、単位基板部分（単位基板領域）と単位基板部分（単位基板領域）の境の切断及び単位基板部分（単位基板領域）と基板枠５０との境での切断では、同時に樹脂層３ａも切断される。樹脂層３ａの切断によって半導体装置１が製造され、半導体素子５やワイヤ７を被う樹脂層３ａは樹脂封止体３となる。樹脂層３ａの切断ではテープ２１を完全に切断しないようにする。これは切断がＸＹ方向の２方向の切断であることから、一方向の切断の後も各部はテープ２１に保持されていることが望ましいことによる。   In the cutting at the boundary between the unit substrate portion (unit substrate region) and the unit substrate portion (unit substrate region) and at the boundary between the unit substrate portion (unit substrate region) and the substrate frame 50, the resin layer 3a is also cut at the same time. Is done. The semiconductor device 1 is manufactured by cutting the resin layer 3 a, and the resin layer 3 a covering the semiconductor element 5 and the wire 7 becomes the resin sealing body 3. In cutting the resin layer 3a, the tape 21 is not completely cut. This is because the cutting is performed in two directions in the XY directions, and therefore it is desirable that each part is held on the tape 21 even after the cutting in one direction.

つぎに、図６０（ｇ）に示すように、テープ２１を樹脂封止体３から剥離除去させることによってノンリード型の半導体装置１が複数製造される。図５６乃至図５９は、このようにして製造された半導体装置１に係わる図である。図５６は製造されたノンリード型の半導体装置の断面図、図５７は半導体装置の樹脂封止を除き樹脂封止の外形輪郭線を表示した状態の平面図、図５８は半導体装置の底面図、図５９は半導体装置の一部の拡大断面図である。   Next, as shown in FIG. 60G, a plurality of non-lead type semiconductor devices 1 are manufactured by peeling and removing the tape 21 from the resin sealing body 3. 56 to 59 are diagrams relating to the semiconductor device 1 manufactured as described above. 56 is a cross-sectional view of the manufactured non-lead type semiconductor device, FIG. 57 is a plan view showing the outline of the resin sealing except for the resin sealing of the semiconductor device, FIG. 58 is a bottom view of the semiconductor device, FIG. 59 is an enlarged cross-sectional view of a part of the semiconductor device.

半導体装置１は、その実装面側は、図５８に示すように、中央に四角のタブ５１が位置し、前記タブ５１の各辺に沿って２列に外部電極端子２が整列配置する構造になる。   As shown in FIG. 58, the semiconductor device 1 has a structure in which a square tab 51 is located at the center and the external electrode terminals 2 are arranged in two rows along each side of the tab 51, as shown in FIG. Become.

本実施形態１５による半導体装置１は、その実装において配線基板に外部電極端子２のみを固定するようにしてもよく、また、外部電極端子２及びタブ５１を固定するようにしてもよい。   In the mounting of the semiconductor device 1 according to the fifteenth embodiment, only the external electrode terminal 2 may be fixed to the wiring board, or the external electrode terminal 2 and the tab 51 may be fixed.

本実施形態１５はノンリード型の半導体装置１を製造する点で、前記各実施形態で有する効果の一部を同様に有している。   The fifteenth embodiment also has some of the effects of the above embodiments in that the non-leaded semiconductor device 1 is manufactured.

また、本実施形態１５では、外部電極端子２に形成されるリード５２は両端が支持される構造となり、片持梁構造とならないことから、モールド時、浮き上がることもない。従って外部電極端子２の実装面に樹脂が付着することもない。   In the fifteenth embodiment, the lead 52 formed on the external electrode terminal 2 has a structure in which both ends are supported and does not have a cantilever structure, and therefore does not float during molding. Therefore, the resin does not adhere to the mounting surface of the external electrode terminal 2.

また、本実施形態１５ではリード５２はワイヤボンディング箇所を２箇所としたが、さらに複数箇所としてもよい。即ち、ダイシングブレードによる更なる複数分割が可能であるならば１本のリード５２からさらに多数の外部電極端子２を形成することができる。   In the fifteenth embodiment, the lead 52 has two wire bonding locations, but may have a plurality of locations. In other words, if a plurality of divisions by a dicing blade is possible, a larger number of external electrode terminals 2 can be formed from one lead 52.

（実施形態１６）
図６４乃至図６９は本発明の他の実施形態（実施形態１６）である半導体装置の製造方法に係わる図である。本実施形態１６では、実施形態１５の単位基板部分はタブ５１とリード５２によって構成されていることから、矩形の単位基板領域の四隅は有効利用されていない。そこで、４隅も有効に利用するのが本実施形態である。 (Embodiment 16)
64 to 69 are views relating to a method for manufacturing a semiconductor device according to another embodiment (Embodiment 16) of the present invention. In the sixteenth embodiment, since the unit substrate portion of the fifteenth embodiment is constituted by the tab 51 and the lead 52, the four corners of the rectangular unit substrate region are not effectively used. Therefore, the present embodiment effectively uses the four corners.

本実施形態１６では、図６８に示す基板２０を使用する。単位基板領域が明瞭とするために、図６９に部分的に拡大図を示してある。図６８及び図６９はチップボンディング及びワイヤボンディングが終了した状態の平面図である。   In the sixteenth embodiment, a substrate 20 shown in FIG. 68 is used. In order to clarify the unit substrate region, FIG. 69 is a partially enlarged view. 68 and 69 are plan views showing a state in which chip bonding and wire bonding are completed.

本実施形態１６では、基板２０をパターニングする際、単位基板領域の４隅の領域に基板枠５０やリード５２に直接または補助片６０を介して両端が連結されかつその長さ方向に複数のワイヤ接続領域を有するコーナリード６１を複数形成したパターンとする。そして、コーナリード６１のワイヤ接続領域にも半導体素子の電極に接続されるワイヤ７を接続し、リードの選択的除去時、コーナリード６１の各ワイヤ接続領域間の分断、前記補助片６０の除去を行うものである。図６８には、指示箇所が不明瞭になることから、基板２０及び基板枠５０を除く符号は省略する。   In the sixteenth embodiment, when patterning the substrate 20, both ends are connected to the four corner regions of the unit substrate region either directly to the substrate frame 50 or the lead 52 or via the auxiliary piece 60, and a plurality of wires are arranged in the length direction thereof. A pattern in which a plurality of corner leads 61 having connection areas are formed is used. The wire 7 connected to the electrode of the semiconductor element is also connected to the wire connection region of the corner lead 61. When the lead is selectively removed, the wire connection region of the corner lead 61 is divided, and the auxiliary piece 60 is removed. Is to do. In FIG. 68, since the indicated location is unclear, the reference numerals excluding the substrate 20 and the substrate frame 50 are omitted.

図６８に示す基板２０を用いて実施形態１５と同様の工程で半導体装置１を製造する。リード５２を切断する際、ダイシングブレードをそのまま直線的に進めることでコーナリード６１の切断が行え外部電極端子２を形成できるとともに、補助片６０はダイシングブレードの幅よりも狭い幅になり、かつダイシングブレードの進行方向に沿うため、ダイシングブレードによって切断除去される。   The semiconductor device 1 is manufactured by the same process as that of the fifteenth embodiment using the substrate 20 shown in FIG. When cutting the lead 52, the corner lead 61 can be cut and the external electrode terminal 2 can be formed by linearly advancing the dicing blade, and the auxiliary piece 60 has a width narrower than the width of the dicing blade, and the dicing is performed. In order to follow the moving direction of the blade, it is cut and removed by the dicing blade.

この結果、図６４乃至図６７に示すような半導体装置１が製造される。図６４は半導体装置の断面図、図６５は半導体装置の平面配置を表す透視図、図６６は半導体装置の底面図、図６７は半導体装置の一部の拡大断面図である。図６５及び図６６に示すように、単位基板領域の４隅にも外部電極端子２が形成されることになる。   As a result, the semiconductor device 1 as shown in FIGS. 64 to 67 is manufactured. 64 is a cross-sectional view of the semiconductor device, FIG. 65 is a perspective view showing a planar arrangement of the semiconductor device, FIG. 66 is a bottom view of the semiconductor device, and FIG. 67 is an enlarged cross-sectional view of a part of the semiconductor device. As shown in FIGS. 65 and 66, the external electrode terminals 2 are also formed at the four corners of the unit substrate region.

本実施形態１６では、外部電極端子２に形成されるリード５２及びコーナリード６１は両端が支持される構造となり、片持梁構造とならないことから、モールド時、浮き上がることもない。従って、外部電極端子２の実装面に樹脂が付着することもない。   In the sixteenth embodiment, the lead 52 and the corner lead 61 formed on the external electrode terminal 2 have a structure in which both ends are supported and do not have a cantilever structure, and therefore do not float during molding. Therefore, the resin does not adhere to the mounting surface of the external electrode terminal 2.

本実施形態１６はノンリード型の半導体装置１を製造する点で、前記各実施形態で有する効果の一部を同様に有している。   The sixteenth embodiment similarly has some of the effects of the above embodiments in that the non-leaded semiconductor device 1 is manufactured.

（実施形態１７）
図７０乃至図７２は本発明の他の実施形態（実施形態１７）である半導体装置の製造方法に係わる図であって、図７０は半導体装置の断面図、図７１は半導体装置の平面配置を表す透視図、図７２は半導体装置の底面図である。 (Embodiment 17)
70 to 72 are views relating to a method of manufacturing a semiconductor device according to another embodiment (Embodiment 17) of the present invention. FIG. 70 is a cross-sectional view of the semiconductor device, and FIG. 71 is a plan view of the semiconductor device. FIG. 72 is a bottom view of the semiconductor device.

本実施形態１７は、図７１に示すように、半導体素子５に対してタブ５１が小さい小タブ構造の半導体装置の製造に適用した例である。小タブ構造は半導体素子５の大小に対して適用性が高く、基板２０としては汎用性がある。   The embodiment 17 is an example applied to the manufacture of a semiconductor device having a small tab structure in which the tab 51 is smaller than the semiconductor element 5 as shown in FIG. The small tab structure has high applicability to the size of the semiconductor element 5, and is versatile as the substrate 20.

（実施形態１８）
図７３乃至図７５は本発明の他の実施形態（実施形態１８）である半導体装置の製造方法に係わる図であって、図７３は製造されたノンリード型の半導体装置の断面図、図７４は半導体装置の平面配置を表す透視図、図７５は半導体装置の底面図である。 (Embodiment 18)
73 to 75 are views relating to a method of manufacturing a semiconductor device according to another embodiment (Embodiment 18) of the present invention. FIG. 73 is a sectional view of the manufactured non-lead type semiconductor device, and FIG. FIG. 75 is a perspective view showing a planar arrangement of the semiconductor device, and FIG. 75 is a bottom view of the semiconductor device.

本実施形態１８は、実施形態１７と同様に小タブ構造の半導体装置の製造に適用した例である。本実施形態１８では、外部電極端子２は樹脂封止体３の各辺に沿って３列に外部電極端子２が並ぶ構造になっている。   The eighteenth embodiment is an example applied to the manufacture of a semiconductor device having a small tab structure as in the seventeenth embodiment. In the eighteenth embodiment, the external electrode terminals 2 have a structure in which the external electrode terminals 2 are arranged in three rows along each side of the resin sealing body 3.

本実施形態１８では、さらに外部電極端子２を多くすることができる。   In the eighteenth embodiment, the number of external electrode terminals 2 can be increased.

（実施形態１９）
図７６乃至図７８は本発明の他の実施形態（実施形態１９）である半導体装置の製造方法に係わる図であって、図７６は製造されたノンリード型の半導体装置の断面図、図７７は半導体装置の平面配置を表す透視図、図７８は半導体装置の底面図である。 (Embodiment 19)
76 to 78 are views relating to a method of manufacturing a semiconductor device according to another embodiment (Embodiment 19) of the present invention. FIG. 76 is a sectional view of the manufactured non-lead type semiconductor device, and FIG. FIG. 78 is a perspective view showing a planar arrangement of the semiconductor device, and FIG. 78 is a bottom view of the semiconductor device.

本実施形態１９は、半導体素子５が固定されないタブ面（裏面）を所定厚さエッチングして周囲のリード５２よりも薄く形成し、トランスファモールドによる樹脂層３ａの形成時に半導体素子５が固定されないタブ面（裏面）側にも樹脂層３ｂを形成させた例である。   In the nineteenth embodiment, a tab surface (back surface) to which the semiconductor element 5 is not fixed is etched to a predetermined thickness so as to be thinner than the surrounding leads 52, and the semiconductor element 5 is not fixed when the resin layer 3a is formed by transfer molding. In this example, the resin layer 3b is also formed on the surface (back surface) side.

本実施形態１９の半導体装置１は、実装時、タブ５１と配線基板との間に樹脂層３ｂが介在することから、タブ５１を電気的に絶縁することができる。   The semiconductor device 1 according to the nineteenth embodiment can electrically insulate the tab 51 because the resin layer 3b is interposed between the tab 51 and the wiring board during mounting.

（実施形態２０）
図７９乃至図８２は本発明の他の実施形態（実施形態２０）である半導体装置の製造方法に係わる図であって、図７９は半導体装置の模式的断面図、図８０は半導体装置の平面配置を表す透視図、図８１は半導体装置の底面図、図８２は半導体装置の一部の拡大断面図である。 (Embodiment 20)
79 to 82 are views relating to a method for manufacturing a semiconductor device according to another embodiment (Embodiment 20) of the present invention, in which FIG. 79 is a schematic sectional view of the semiconductor device, and FIG. 80 is a plan view of the semiconductor device. FIG. 81 is a bottom view of the semiconductor device, and FIG. 82 is an enlarged cross-sectional view of a part of the semiconductor device.

本実施形態２０は実施形態３の変形例３において、基板２０の下面を研磨して区画部分４を形成する方法において採用できる例である。即ち、この場合、基板２０のパターニング時、半導体素子５が固定される領域には溝２５を設けないものである。このようにすることによって、半導体素子５の接着面積が大きくなり、接着強度が高くなるとともに、半導体素子５から発生する熱を大面積の区画部分４から外部に迅速に放熱できる効果がある。   The present embodiment 20 is an example that can be employed in the method of forming the partition portion 4 by polishing the lower surface of the substrate 20 in the third modification of the third embodiment. That is, in this case, the groove 25 is not provided in the region where the semiconductor element 5 is fixed when the substrate 20 is patterned. By doing so, the bonding area of the semiconductor element 5 is increased, the bonding strength is increased, and the heat generated from the semiconductor element 5 can be quickly radiated from the partition area 4 having a large area to the outside.

なお、基板２０の下面を研磨する代わりにエッチングして除去して区画部分４を形成してもよい。   Instead of polishing the lower surface of the substrate 20, the partition portion 4 may be formed by etching and removing.

（実施形態２１）
図８３は本発明の他の実施形態（実施形態２１）である半導体装置の製造方法によって製造された半導体装置の模式的断面図である。 (Embodiment 21)
FIG. 83 is a schematic cross-sectional view of a semiconductor device manufactured by a method for manufacturing a semiconductor device according to another embodiment (Embodiment 21) of the present invention.

本実施形態２１は、実施形態１５の例において、タブ５１を一段高くし、トランスファモールド時にタブ５１の裏面に樹脂層３ｂが形成されるようにした例である。本実施形態２１ではリード５２を４箇所で切断して１本のリード５２から３個の外部電極端子２を形成している。   Embodiment 21 is an example in which, in the example of Embodiment 15, the tab 51 is raised one step higher, and the resin layer 3b is formed on the back surface of the tab 51 during transfer molding. In the twenty-first embodiment, the lead 52 is cut at four locations to form three external electrode terminals 2 from one lead 52.

本実施形態２１の半導体装置１も、実装時、タブ５１と配線基板との間に樹脂層３ｂが介在することから、タブ５１を電気的に絶縁することができる。   The semiconductor device 1 according to the twenty-first embodiment can also electrically insulate the tab 51 since the resin layer 3b is interposed between the tab 51 and the wiring board during mounting.

（実施形態２２）
図８４乃至図９７は本発明の他の実施形態（実施形態２２）のノンリード型半導体装置に係わる図である。本実施形態２２は、実施形態１０と同様に半導体素子５よりも僅かに大きいチップ固定区画部分４２を有し、かつ溝２５がチップ固定面側に設けられる基板２０を用いる例である。 (Embodiment 22)
84 to 97 are views relating to a non-leaded semiconductor device according to another embodiment (Embodiment 22) of the present invention. This Embodiment 22 is an example using the board | substrate 20 which has the chip fixed division part 42 slightly larger than the semiconductor element 5 similarly to Embodiment 10, and the groove | channel 25 is provided in the chip fixing surface side.

また、本実施形態２２の半導体装置１は、樹脂封止体３を形成する樹脂層の表面よりも外部電極端子２の表面が突出した構造（スタンドオフ構造）になっている。   In addition, the semiconductor device 1 of the twenty-second embodiment has a structure (standoff structure) in which the surface of the external electrode terminal 2 protrudes from the surface of the resin layer forming the resin sealing body 3.

さらに、単一の区画部分（区画領域）４で形成されるチップ固定区画部分４２の１辺には方向識別部としてノッチ２６が設けられている。チップ固定区画部分４２は樹脂封止体３の底面、即ち実装される面（実装面）に露出することから、ノッチ２６を目視でき、四角形状の半導体装置１の方向性を識別することができる。なお、チップ固定区画部分４２の角部を面取りすることでも、同様に識別効果を得ることができる。   Further, a notch 26 is provided as a direction identification portion on one side of the chip fixing partition portion 42 formed by the single partition portion (partition region) 4. Since the chip fixing section 42 is exposed on the bottom surface of the resin sealing body 3, that is, the mounting surface (mounting surface), the notch 26 can be visually observed, and the directionality of the rectangular semiconductor device 1 can be identified. . The identification effect can also be obtained by chamfering the corners of the chip fixing section 42.

以下、図面を参照しながら本実施形態２２の半導体装置１及びその製造方法について説明する。図８４乃至図８７は半導体装置の構造に係わる図であり、図８８乃至図９４はノンリード型半導体装置の製造方法に係わる図である。   Hereinafter, the semiconductor device 1 and the manufacturing method thereof according to the twenty-second embodiment will be described with reference to the drawings. 84 to 87 are diagrams related to the structure of the semiconductor device, and FIGS. 88 to 94 are diagrams related to the method of manufacturing the non-lead type semiconductor device.

図８４に示すように、樹脂封止体３の下面にはチップ固定区画部分４２の下面が露出するとともに、図８６に示すように、四角形状となるチップ固定区画部分４２の周囲には３列に亘って外部電極端子２が配列される構造になっている。   As shown in FIG. 84, the lower surface of the chip fixing partition portion 42 is exposed on the lower surface of the resin sealing body 3, and as shown in FIG. 86, there are three rows around the rectangular chip fixing partition portion 42. The external electrode terminals 2 are arranged over the entire area.

チップ固定区画部分４２の一辺にはノッチ２６が設けられている。チップ固定区画部分４２は外部電極端子２を形成する区画部分（区画領域）４が部分的に溝２５を設けないで形成した面積の大きな区画部分（区画領域）４である。半導体素子５が接着剤９（図８７参照）を介して固定されるチップ固定区画部分４２は、半導体素子５よりも僅かに大きくなっている。半導体素子５の表面の電極と外部電極端子２は樹脂封止体３内において導電性のワイヤ７によって電気的に接続されている（図８５，図８７参照）。   A notch 26 is provided on one side of the chip fixing section 42. The chip fixing partition portion 42 is a partition portion (partition region) 4 having a large area formed by the partition portion (partition region) 4 forming the external electrode terminal 2 without partially providing the groove 25. The chip fixing section 42 where the semiconductor element 5 is fixed via the adhesive 9 (see FIG. 87) is slightly larger than the semiconductor element 5. The electrode on the surface of the semiconductor element 5 and the external electrode terminal 2 are electrically connected by a conductive wire 7 in the resin sealing body 3 (see FIGS. 85 and 87).

また、これが本発明の特徴の一つであるが、図８７及び図８４に示すように、樹脂封止体３の下面（実装面）から外部電極端子２及びチップ固定区画部分４２が僅かに突出している。この突出は、半導体装置の製造における溝２５の溝底を除去するエッチング後の外部電極端子２やチップ固定区画部分４２の表面に形成するメッキ膜２７によって発生し、その突出長さｚは、例えば数１０〜数１００μｍとなる。この外部電極端子２の突出（スタンドオフ構造）により、半導体装置１の実装基板への搭載時、外部電極端子２が確実に実装基板の配線（ランド）に接続されるようになる。   This is one of the features of the present invention. As shown in FIGS. 87 and 84, the external electrode terminal 2 and the chip fixing partition portion 42 slightly protrude from the lower surface (mounting surface) of the resin sealing body 3. ing. This protrusion is generated by the plating film 27 formed on the surface of the external electrode terminal 2 after etching and the chip fixing partition part 42 for removing the groove bottom of the groove 25 in the manufacture of the semiconductor device, and the protrusion length z is, for example, It becomes several 10 to several 100 μm. The protrusion (stand-off structure) of the external electrode terminal 2 ensures that the external electrode terminal 2 is connected to the wiring (land) of the mounting board when the semiconductor device 1 is mounted on the mounting board.

このような実施形態２２の半導体装置１は、図８８（ａ）〜（ｇ）に示すような各工程を経て製造される。また、本実施形態２２の半導体装置１の製造では、図８９に示すような基板２０が使用される。基板２０は長方形となり、その長辺に沿ってガイド孔３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｅが設けられている。これらガイド孔３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｅは、基板２０の組み立てライン上での移送や位置決めのガイド孔として使用される。基板２０には短辺に沿って２列、長辺に沿って１２行の単位基板部分３７が配置されている。各単位基板部分３７が最終的にはそれぞれ半導体装置１になる。単位基板部分３７が配置される長方形領域の外側には幅がｅ，ｆとなる溝２５ａが設けられている。この溝２５ａの外側は枠部３８となる。   The semiconductor device 1 according to the twenty-second embodiment is manufactured through the processes as shown in FIGS. In the manufacture of the semiconductor device 1 according to the twenty-second embodiment, a substrate 20 as shown in FIG. 89 is used. The board | substrate 20 becomes a rectangle and the guide holes 35a, 35b, 35c, 35d, and 35e are provided along the long side. These guide holes 35a, 35b, 35c, 35d, and 35e are used as guide holes for transferring and positioning the substrate 20 on the assembly line. The substrate 20 has unit substrate portions 37 arranged in two columns along the short side and 12 rows along the long side. Each unit substrate portion 37 finally becomes the semiconductor device 1. Grooves 25a having widths e and f are provided outside the rectangular region where the unit substrate portion 37 is disposed. The outside of the groove 25a is a frame portion 38.

図９０は単位基板部分３７を示す模式的拡大平面図であり、図９１は単位基板部分３７を示す拡大断面図である。図９０に示すように、チップ固定区画部分４２となる四角形状の区画部分４の一辺にはノッチ２６が設けられている。また、チップ固定区画部分４２の周囲には３列に亘って外部電極端子２となる区画部分４が配列されている。各区画部分４の間は溝２５となっている。   90 is a schematic enlarged plan view showing the unit substrate portion 37, and FIG. 91 is an enlarged cross-sectional view showing the unit substrate portion 37. As shown in FIG. 90, a notch 26 is provided on one side of the quadrangular partition portion 4 that becomes the chip fixing partition portion 42. In addition, around the chip fixing partition portion 42, partition portions 4 to be the external electrode terminals 2 are arranged in three rows. A groove 25 is formed between the partition portions 4.

半導体装置の製造方法においては、図８８（ａ）に示すように、チップボンディングを行って、チップ固定区画部分４２となる区画部分４に半導体素子５を固定する。   In the manufacturing method of the semiconductor device, as shown in FIG. 88A, chip bonding is performed to fix the semiconductor element 5 to the partition portion 4 that becomes the chip fixing partition portion 42.

つぎに、図８８（ａ）に示すように、ワイヤボンディングを行って、外部電極端子２となる区画部分４と半導体素子５の電極とを導電性のワイヤ７で接続する。   Next, as shown in FIG. 88 (a), wire bonding is performed to connect the partition portion 4 to be the external electrode terminal 2 and the electrode of the semiconductor element 5 with the conductive wire 7.

つぎに、図８８（ｃ）に示すように、トランスファモールドによる片面モールドを行って、半導体素子５やワイヤ７を絶縁性の樹脂封止体３で被う。図９２及び図９３（ａ）は片面モールドされた基板２０を示す一部の断面図である。これらの図に示すように、樹脂封止体３の外周縁は枠部３８にまで延在せず、溝２５ａの途中までとなる。これは後述するエッチングによって枠部３８が外れるようにするためである。   Next, as shown in FIG. 88 (c), single-sided molding is performed by transfer molding, and the semiconductor element 5 and the wire 7 are covered with the insulating resin sealing body 3. 92 and 93 (a) are partial cross-sectional views showing the substrate 20 molded on one side. As shown in these drawings, the outer peripheral edge of the resin sealing body 3 does not extend to the frame portion 38 but extends to the middle of the groove 25a. This is because the frame portion 38 is removed by etching which will be described later.

つぎに、図８８（ｄ）に示すように、エッチング液２８に基板２０を漬けて溝２５の溝底を除去して区画部分４を外部電極端子２及びチップ固定区画部分４２に形成する。図９３（ｂ）はエッチング後の樹脂封止体３等を示す一部の拡大断面図である。エッチングによって溝２５，２５ａの底にまで充填された樹脂封止体３の底（下面）は露出する。基板２０は板状を維持できなくなり、枠部３８，外部電極端子２及びチップ固定区画部分４２はエッチングによってそれぞれ分離された状態になる。枠部３８に強い力を加えれば、簡単に枠部３８は樹脂封止体３から外れる状態になる。なお、基板２０を研磨して区画部分４を分離する方法においても枠部３８は樹脂封止体３から外せる状態になる。   Next, as shown in FIG. 88 (d), the substrate 20 is immersed in the etching solution 28 to remove the groove bottom of the groove 25, thereby forming the partition portion 4 in the external electrode terminal 2 and the chip fixing partition portion 42. FIG. 93B is a partial enlarged cross-sectional view showing the resin sealing body 3 and the like after etching. The bottom (lower surface) of the resin sealing body 3 filled to the bottom of the grooves 25 and 25a by etching is exposed. The substrate 20 cannot maintain a plate shape, and the frame portion 38, the external electrode terminal 2, and the chip fixing partition portion 42 are separated from each other by etching. If a strong force is applied to the frame portion 38, the frame portion 38 is easily detached from the resin sealing body 3. In the method of polishing the substrate 20 and separating the partition portion 4, the frame portion 38 can be removed from the resin sealing body 3.

つぎに、図８８（ｅ）に示すように、メッキ処理を行い樹脂封止体３の底面に露出する外部電極端子２及びチップ固定区画部分４２の表面にメッキ膜２７を形成する。メッキは、例えば、ＰｂＳｎのメッキを行い、メッキ膜２７の厚さを数１０〜数１００μｍ程度形成する。メッキされた外部電極端子２及びチップ固定区画部分４２の底面は、エッチングによって露出した樹脂封止体３の下面よりも突出する（スタンドオフ構造）。   Next, as shown in FIG. 88 (e), a plating film 27 is formed on the surface of the external electrode terminal 2 and the chip fixing section 42 exposed on the bottom surface of the resin sealing body 3 by performing a plating process. For example, PbSn is plated, and the plating film 27 is formed to have a thickness of several tens to several hundreds of micrometers. The bottom surfaces of the plated external electrode terminal 2 and the chip fixing partition part 42 protrude from the lower surface of the resin sealing body 3 exposed by etching (standoff structure).

図９３（ｃ）はメッキ処理後の樹脂封止体３等を示す一部の拡大断面図である。メッキ処理後、枠部３８に力を加えて樹脂封止体３から枠部３８を外す。図９４は枠部が取り除かれた樹脂封止体３等を示す一部の断面図である。   FIG. 93 (c) is a partial enlarged sectional view showing the resin sealing body 3 and the like after the plating process. After the plating process, a force is applied to the frame portion 38 to remove the frame portion 38 from the resin sealing body 3. FIG. 94 is a partial cross-sectional view showing the resin sealing body 3 and the like from which the frame portion has been removed.

つぎに、図８８（ｆ）に示すように、切断処理を行って、チップ固定区画部分４２や外部電極端子２が存在する面に対して裏面となる樹脂封止体３の面にテープ２１を張り付けて樹脂封止体３をダイシングブレード２２で縦横に切断して単位基板部分の個片化を図る。図９３（ｃ）及び図９４において示す一点鎖線部分が樹脂封止体３を切断する部分である。これらの図から分かるように、切断部分には金属は存在せず、樹脂封止体３を構成する樹脂層部分のみである。これにより、切断に使用するダイシングブレードの寿命が長くなる。   Next, as shown in FIG. 88 (f), a cutting process is performed, and the tape 21 is placed on the surface of the resin sealing body 3 that is the back surface with respect to the surface on which the chip fixing partition portion 42 and the external electrode terminal 2 are present. The resin sealing body 3 is pasted and cut in the horizontal and vertical directions with a dicing blade 22 so as to separate the unit substrate portion. A chain line portion shown in FIGS. 93C and 94 is a portion for cutting the resin sealing body 3. As can be seen from these drawings, no metal exists in the cut portion, and only the resin layer portion constituting the resin sealing body 3. Thereby, the lifetime of the dicing blade used for cutting is extended.

つぎに、図８８（ｇ）に示すように、分離された各樹脂封止体３からテープ２１を剥がし複数の半導体装置１を製造する。   Next, as shown in FIG. 88 (g), the tape 21 is peeled off from each separated resin sealing body 3 to manufacture a plurality of semiconductor devices 1.

本実施形態２２では、図８８（ａ）のチップボンディングでは、チップ固定区画部分４２となる区画部分４のチップ固定面が平坦であることから、溝があり、その溝に半導体素子５を固定するための接着剤が入り込むことがないことから、接着剤の使用量が減り、半導体装置の製造コストの低減が達成できる。また、平坦であることから、チップボンディングの安定化も図ることができる。   In the twenty-second embodiment, in the chip bonding of FIG. 88 (a), the chip fixing surface of the partition portion 4 to be the chip fixing partition portion 42 is flat, so there is a groove, and the semiconductor element 5 is fixed to the groove. Therefore, the amount of adhesive used is reduced and the manufacturing cost of the semiconductor device can be reduced. Moreover, since it is flat, the chip bonding can be stabilized.

また、図８８（ｂ）のワイヤボンディングでは、基板２０の裏面（下面）が平坦であることから、半導体素子５が固定されるチップ固定区画部分４２となる区画部分４や、外部電極端子２となる区画部分４を真空吸着パッド２９で真空吸着保持できることになり、ワイヤボンディングの品質が安定する。即ち、真空吸着による基板の固定により、超音波ワイヤボンディングが確実にできることになる。   In the wire bonding shown in FIG. 88 (b), since the back surface (lower surface) of the substrate 20 is flat, the partition portion 4 to be the chip fixing partition portion 42 to which the semiconductor element 5 is fixed, the external electrode terminal 2 and the like. Thus, the partition portion 4 can be held by vacuum suction with the vacuum suction pad 29, and the quality of wire bonding is stabilized. That is, ultrasonic wire bonding can be reliably performed by fixing the substrate by vacuum suction.

本実施形態の半導体装置１は樹脂封止体３の実装面にチップ固定区画部分４２が露出するため、半導体素子５で発生した熱をチップ固定区画部分４２を利用して外部に速やかに放散できる特長があり、半導体装置１の安定動作が可能になる。   In the semiconductor device 1 of the present embodiment, since the chip fixing partition portion 42 is exposed on the mounting surface of the resin sealing body 3, the heat generated in the semiconductor element 5 can be quickly dissipated to the outside using the chip fixing partition portion 42. There is a feature, and the semiconductor device 1 can be stably operated.

また、溝２５の溝底を除去して区画部分４を外部電極端子２やチップ固定区画部分４２に形成する場合、研磨やエッチングによって基板２０の裏面を一定の厚さ除去する方法が採用できる。図の例では、エッチングによって区画部分４の分離を図っている〔図８８（ｄ）〕。また、図８８（ｅ）のメッキ処理（例えば、ＰｂＳｎ等による外装メッキ）は、メッキ膜厚さの制御が容易な印刷メッキ方法が適している。このメッキ方法によりスタンドオフ高さの制御が正確になる。なお、前記エッチングにおいて、チップ固定区画部分や外部電極端子となる部分の基板２０の裏面にエッチング用マスクを形成することによって、エッチングによってもスタンドオフ構造とすることができる。   Further, when the partition portion 4 is formed in the external electrode terminal 2 or the chip fixing partition portion 42 by removing the groove bottom of the groove 25, a method of removing the back surface of the substrate 20 by a certain thickness by polishing or etching can be employed. In the example shown in the figure, the partition portion 4 is separated by etching [FIG. 88 (d)]. Also, the plating process shown in FIG. 88 (e) (for example, exterior plating using PbSn) is suitable for a printing plating method in which the plating film thickness can be easily controlled. This plating method makes it possible to accurately control the standoff height. In the etching, a stand-off structure can also be obtained by etching by forming an etching mask on the back surface of the substrate 20 at the chip fixing partition part or the part serving as the external electrode terminal.

図９５乃至図９７は、本実施形態２２の変形例であるノンリード型半導体装置に係わる図である。図９５はノンリード型の半導体装置の模式的断面図、図９６は外部電極端子等の平面配置を示す透視図、図９７は半導体装置の底面図である。本変形例は、半導体素子５よりもチップ固定区画部分４２が小さくなる例である。この構造によれば、半導体装置の製造に用いる基板は、サイズの異なる半導体素子の製造に対しても使用でき、基板の汎用性が高くなる。   95 to 97 are diagrams relating to a non-leaded semiconductor device which is a modification of the twenty-second embodiment. 95 is a schematic cross-sectional view of a non-lead type semiconductor device, FIG. 96 is a perspective view showing a planar arrangement of external electrode terminals and the like, and FIG. 97 is a bottom view of the semiconductor device. This modification is an example in which the chip fixing section 42 is smaller than the semiconductor element 5. According to this structure, the substrate used for manufacturing the semiconductor device can be used for manufacturing semiconductor elements having different sizes, and the versatility of the substrate is increased.

（実施形態２３）
図９８は本発明の他の実施形態（実施形態２３）であるノンリード型の半導体装置の製造方法を示す各工程の断面図、図９９はノンリード型の半導体装置の一部を示す拡大断面図である。 (Embodiment 23)
98 is a cross-sectional view of each step showing a method for manufacturing a non-lead type semiconductor device according to another embodiment (Embodiment 23) of the present invention, and FIG. 99 is an enlarged cross-sectional view showing a part of the non-lead type semiconductor device. is there.

本実施形態２３は実施形態２２において、表裏面に対応して溝２５及び溝２５ａ（図示せず）を有する基板２０を用いて半導体装置１を製造する例を示すものである。製造工程としての図９８（ａ）〜（ｇ）は図８８（ａ）〜（ｇ）と同じである。このように一面のみに溝を有するものでなくても本発明の半導体装置の製造は可能である。   The twenty-third embodiment shows an example in which the semiconductor device 1 is manufactured using the substrate 20 having the grooves 25 and the grooves 25a (not shown) corresponding to the front and back surfaces in the twenty-second embodiment. FIGS. 98A to 98G as manufacturing steps are the same as FIGS. 88A to 88G. As described above, the semiconductor device of the present invention can be manufactured even if the groove is not provided on only one surface.

（実施形態２４）
図１００乃至図１０５は本発明の他の実施形態（実施形態２４）であるノンリード型の半導体装置に係わる図である。図１００乃至図１０３はノンリード型半導体装置の構造に係わる図であり、図１００は半導体装置１の断面図、図１０１は半導体装置１の透視平面図、図１０２は半導体装置１の底面図、図１０３は一部の拡大断面図である。 (Embodiment 24)
100 to 105 are diagrams relating to a non-lead type semiconductor device according to another embodiment (Embodiment 24) of the present invention. 100 to 103 are diagrams related to the structure of the non-lead type semiconductor device. FIG. 100 is a cross-sectional view of the semiconductor device 1, FIG. 101 is a perspective plan view of the semiconductor device 1, and FIG. 103 is a partial enlarged sectional view.

図１０４（ａ）〜（ｇ）は半導体装置の製造方法を示す工程断面図、図１０５（ａ），（ｂ）は半導体装置の製造に用いる基板２０の単位基板部分３７を示す模式図であり、図１０５（ａ）は透視平面図であり、図１０５（ｂ）は断面図である。   104A to 104G are process cross-sectional views illustrating a method for manufacturing a semiconductor device, and FIGS. 105A and 105B are schematic views illustrating a unit substrate portion 37 of the substrate 20 used for manufacturing the semiconductor device. 105 (a) is a perspective plan view, and FIG. 105 (b) is a sectional view.

本実施形態２４は、図１０５に示すように、基板２０における単位基板部分３７において、チップ固定区画部分４２の裏面（実装面）にあって、縁を除いて窪み７１とした例である。図１０４（ａ）〜（ｇ）に示すこの例による半導体装置の製造は、区画部分４の分離を行う手段がエッチングに代わるグラインダ３０〔図１０４（ｄ）参照〕による研磨に変わる以外は、図８８（ａ）〜（ｇ）に示す実施形態２２と同じである。   In the embodiment 24, as shown in FIG. 105, in the unit substrate portion 37 of the substrate 20, there is a recess 71 on the back surface (mounting surface) of the chip fixing partition portion 42 except for the edge. The manufacturing of the semiconductor device according to this example shown in FIGS. 104A to 104G is the same as that shown in FIG. 104 except that the means for separating the partition portion 4 is changed to polishing by the grinder 30 (see FIG. 104D) instead of etching. 88 (a) to 88 (g).

図１０５（ａ），（ｂ）に示すように、チップ固定区画部分４２の裏面に窪み７１を設けることによって、研磨面積が大幅に少なくなり、グラインダ３０の長寿命化が図れるとともに、研磨時間の短縮が図れ、製造コストの低減が達成できる。   As shown in FIGS. 105 (a) and 105 (b), by providing a recess 71 on the back surface of the chip fixing section 42, the polishing area is greatly reduced, the life of the grinder 30 can be extended, and the polishing time can be reduced. Shortening can be achieved and manufacturing cost can be reduced.

また、製品となった時点では、チップ固定区画部分４２に異物が付着しても縁から外れて窪み７１に付着した場合には、小さな異物である場合、実装基板との間で障害物として作用しなくなり、半導体装置１の実装が確実になる特長がある。   Further, at the time of becoming a product, even if a foreign matter adheres to the chip fixing partition portion 42, if it is off the edge and adheres to the depression 71, it acts as an obstacle with the mounting substrate if it is a small foreign matter. There is a feature that the mounting of the semiconductor device 1 is ensured.

また、区画部分４の分離化をエッチングで行う場合には、本実施形態の場合、チップ固定区画部分４２の裏面に窪み７１が存在することから、窪み７１の大きさを選択することによってエッチングによる基板部分の溶解量を制御することができる。窪み７１の縁のエッチングだけでよく、チップ固定区画部分４２の裏面の縁の平坦性を確保することができる。   Further, in the case of separating the partition portion 4 by etching, in the case of the present embodiment, since the recess 71 exists on the back surface of the chip fixing partition portion 42, the size of the recess 71 is selected by etching. The amount of dissolution of the substrate portion can be controlled. It is only necessary to etch the edge of the recess 71, and the flatness of the edge on the back surface of the chip fixing partition portion 42 can be ensured.

（実施形態２５）
図１０６乃至図１１０は本発明の他の実施形態（実施形態２５）であるノンリード型の半導体装置に係わる図である。図１０６乃至図１０９はノンリード型半導体装置の構造に係わる図であり、図１０６は半導体装置の模式的断面図、図１０７は外部電極端子等の平面配置を示す透視図、図１０８は半導体装置の底面図、図１０９は半導体装置の一部の拡大断面図である。また、図１１０は本実施形態２５のノンリード型半導体装置の実装状態における実装基板の配線とノンリード型半導体装置の外部電極端子との相関を示す説明図である。 (Embodiment 25)
106 to 110 are diagrams relating to a non-lead type semiconductor device according to another embodiment (Embodiment 25) of the present invention. 106 to 109 are diagrams related to the structure of the non-lead type semiconductor device, FIG. 106 is a schematic cross-sectional view of the semiconductor device, FIG. 107 is a perspective view showing a planar arrangement of external electrode terminals and the like, and FIG. FIG. 109 is a partially enlarged cross-sectional view of the semiconductor device. FIG. 110 is an explanatory diagram showing the correlation between the wiring of the mounting substrate and the external electrode terminals of the non-lead type semiconductor device in the mounting state of the non-lead type semiconductor device of the twenty-fifth embodiment.

本実施形態２５は、実施形態２２において、図１０７及び図１０８に示すように、外部電極端子２を円形としたものである。これにより、斜め方向に位置する外部電極端子２の縁間の間隔ｕは、矩形の場合と比べて広くなる。この結果、図１１０に示すように、半導体装置１を実装する実装基板（配線基板）１５において、外部電極端子２を搭載するためのランド１７間にも配線１６を配置でき、実装基板１５の配線のレイアウト余裕が大きくなり、配線設計が容易になる。なお、図１１０における７２はスルーホール７２であり、配線基板１５において上下の配線を接続する導体が充填される部分である。このように、外部電極端子２を円形にすることによって、斜め方向に隣接する外部電極端子２同士のピッチが広くなることから、配線１６やスルーホール７２を外部電極端子２間にも配置することができる。   In the twenty-fifth embodiment, the external electrode terminal 2 is circular as shown in FIGS. 107 and 108 in the twenty-second embodiment. Thereby, the space | interval u between the edges of the external electrode terminal 2 located in the diagonal direction becomes wide compared with the case of a rectangle. As a result, as shown in FIG. 110, in the mounting substrate (wiring substrate) 15 on which the semiconductor device 1 is mounted, the wiring 16 can be arranged also between the lands 17 for mounting the external electrode terminals 2. The layout margin becomes larger and the wiring design becomes easier. In FIG. 110, reference numeral 72 denotes a through hole 72, which is a portion of the wiring board 15 that is filled with a conductor connecting upper and lower wirings. As described above, since the external electrode terminals 2 are circular, the pitch between the external electrode terminals 2 adjacent to each other in the oblique direction is widened. Therefore, the wiring 16 and the through holes 72 are also arranged between the external electrode terminals 2. Can do.

外部電極端子２の形状は必ずしも円形に限定されるものではなく、斜め方向に隣接する外部電極端子同士のピッチを広げることができる形状ならばどのような形状でもよい。   The shape of the external electrode terminal 2 is not necessarily limited to a circle, and may be any shape as long as the pitch between the external electrode terminals adjacent in the oblique direction can be increased.

実施形態２２乃至実施形態２５に記載のノンリード型半導体装置においては、各外部電極端子２の側面の少なくとも一部を樹脂封止体３によって保持しており、また外部電極端子２を分離する工程を、ダイシングに比べて外部電極端子２に対するダメージの小さいエッチングによって行うことによって、外部電極端子２の樹脂封止体３からの脱落を防ぐことができる。   In the non-leaded semiconductor device described in the twenty-second to twenty-fifth embodiments, at least a part of the side surface of each external electrode terminal 2 is held by the resin sealing body 3 and the step of separating the external electrode terminal 2 is performed. By performing etching with less damage to the external electrode terminal 2 than dicing, the external electrode terminal 2 can be prevented from falling off from the resin sealing body 3.

また特に、図８７に示すように外部電極端子２が、その上面の幅Ａに比較して幅の狭い部分（幅Ｂの部分）を有しており、かつ前記幅Ｂの部分を樹脂封止体３によって保持することにより、外部電極端子２の樹脂封止体３からの脱落を確実に防ぐことができる。   In particular, as shown in FIG. 87, the external electrode terminal 2 has a portion (width B portion) that is narrower than the width A of the upper surface, and the width B portion is resin-sealed. By holding by the body 3, it is possible to reliably prevent the external electrode terminal 2 from falling off from the resin sealing body 3.

このように幅の狭い部分を有する外部電極端子２は、基板２０に溝２５を形成する際、基板２０上面でのエッチング速度が、幅Ｂの部分でエッチング速度に比べて遅くなるように制御することにより形成することができる。そして、このようなエッチング速度の制御には、ウエットエッチング法を利用するのが有効である。   The external electrode terminal 2 having such a narrow portion controls the etching rate on the upper surface of the substrate 20 to be lower than the etching rate at the width B portion when the groove 25 is formed in the substrate 20. Can be formed. In order to control the etching rate, it is effective to use a wet etching method.

即ち、エッチングマスクを基板上面の上に配置した状態で、エッチング液に基板２０を浸すことによってエッチングを行うウエットエッチング法を採用することにより、基板上面近傍でのエッチング液のリフレッシュ速度を、幅Ｂの部分の近傍でのエッチング液のリフレッシュ速度よりも遅くすることができ、このエッチング液のリフレッシュ速度の差に応じて生じるエッチング速度の差を利用することで、図８７に記載されたような電極形状を容易に形成することが可能となる。   That is, by adopting a wet etching method in which etching is performed by immersing the substrate 20 in an etching solution in a state where the etching mask is disposed on the upper surface of the substrate, the refresh rate of the etching solution in the vicinity of the upper surface of the substrate is set to a width B 87 can be made slower than the refresh rate of the etchant in the vicinity of this portion, and by utilizing the difference in the etch rate generated according to the difference in the refresh rate of the etchant, the electrode as shown in FIG. The shape can be easily formed.

以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施形態では、ＱＦＮ型の半導体装置の製造に本発明を適用した例について説明したが、例えば、ＳＯＮ型半導体装置の製造に対しても本発明を同様に適用でき、同様の効果を有することができる。 Although the invention made by the present inventor has been specifically described based on the embodiment, the present invention is not limited to the embodiment described above, and various modifications can be made without departing from the scope of the invention. Nor.
In the above-described embodiment, the example in which the present invention is applied to the manufacture of a QFN type semiconductor device has been described. However, the present invention can also be applied to the manufacture of a SON type semiconductor device, for example, and has the same effect. Can do.

本発明の一実施形態（実施形態１）であるノンリード型の樹脂封止型半導体装置の模式的断面図である。1 is a schematic cross-sectional view of a non-lead type resin-encapsulated semiconductor device according to an embodiment (Embodiment 1) of the present invention. 前記半導体装置の樹脂封止体の一部を取り除きかつ除去部に封止用樹脂を薄く残留させた状態の平面図である。It is a top view in the state where a part of the resin sealing body of the semiconductor device was removed and the sealing resin was left thinly in the removed portion. 前記半導体装置の平面配置を表す透視図である。FIG. 3 is a perspective view illustrating a planar arrangement of the semiconductor device. 前記半導体装置の底面図である。It is a bottom view of the semiconductor device. 前記半導体装置の一部の拡大断面図である。FIG. 3 is an enlarged cross-sectional view of a part of the semiconductor device. 前記ノンリード型の半導体装置の実装状態を示す断面図である。It is sectional drawing which shows the mounting state of the said non-lead-type semiconductor device. 前記ノンリード型の半導体装置の製造方法を示す各工程の断面図である。It is sectional drawing of each process which shows the manufacturing method of the said non-lead type semiconductor device. 前記ノンリード型半導体装置の製造において基板に半導体素子が固定されかつワイヤが取り付けられた状態を示す平面図である。It is a top view which shows the state by which the semiconductor element was fixed to the board | substrate in the manufacture of the said non-lead-type semiconductor device, and the wire was attached. 本実施形態１の半導体装置の製造方法によって製造された３列端子によるノンリード型の半導体装置の模式的断面図である。FIG. 3 is a schematic cross-sectional view of a non-lead type semiconductor device having three row terminals manufactured by the method for manufacturing a semiconductor device according to the first embodiment. 前記３列端子構造の半導体装置の平面配置を表す透視図である。It is a perspective view showing the planar arrangement of the semiconductor device having the three-row terminal structure. 前記３列端子構造の半導体装置の一部の拡大断面図である。FIG. 4 is an enlarged cross-sectional view of a part of the semiconductor device having the three-row terminal structure. 本実施形態１の半導体装置の製造方法の変形例による外部電極端子の形状を示す図である。It is a figure which shows the shape of the external electrode terminal by the modification of the manufacturing method of the semiconductor device of this Embodiment 1. FIG. 本実施形態１の半導体装置の製造方法の他の変形例による外部電極端子の形状を示す図である。It is a figure which shows the shape of the external electrode terminal by the other modification of the manufacturing method of the semiconductor device of this Embodiment 1. FIG. 本発明の他の実施形態（実施形態２）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。It is sectional drawing of each process which shows the manufacturing method of the non-lead-type semiconductor device which is other embodiment (Embodiment 2) of this invention. 本実施形態２の半導体装置の製造において基板に半導体素子が固定されかつワイヤが取り付けられた状態を示す平面図である。It is a top view which shows the state by which the semiconductor element was fixed to the board | substrate in the manufacture of the semiconductor device of this Embodiment 2, and the wire was attached. 本発明の他の実施形態（実施形態３）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。It is sectional drawing of each process which shows the manufacturing method of the non-lead-type semiconductor device which is other embodiment (Embodiment 3) of this invention. 本実施形態３の変形例１によるノンリード型の半導体装置の製造におけるダイシング状態を示す断面図である。14 is a cross-sectional view showing a dicing state in manufacturing a non-leaded semiconductor device according to Modification 1 of Embodiment 3. FIG. 本実施形態３の変形例１によって製造された半導体装置の底面図である。It is a bottom view of the semiconductor device manufactured by the modification 1 of this Embodiment 3. 本実施形態３の変形例１によって製造された半導体装置の一部の拡大断面図である。10 is an enlarged cross-sectional view of a part of a semiconductor device manufactured according to Modification 1 of Embodiment 3. FIG. 本実施形態３の変形例２によって製造された半導体装置の断面図である。It is sectional drawing of the semiconductor device manufactured by the modification 2 of this Embodiment 3. FIG. 本実施形態３の変形例２によって製造された半導体装置の一部の拡大断面図である。10 is an enlarged cross-sectional view of a part of a semiconductor device manufactured according to Modification 2 of Embodiment 3. FIG. 本実施形態３の変形例３による半導体装置の製造において研磨によって外部電極端子を形成する状態を示す模式的断面図である。FIG. 10 is a schematic cross-sectional view showing a state in which external electrode terminals are formed by polishing in the manufacture of a semiconductor device according to Modification 3 of Embodiment 3. 本実施形態３の変形例３における基板表面を研磨する状態を示す模式的平面図である。It is a typical top view which shows the state which grind | polishes the substrate surface in the modification 3 of this Embodiment 3. FIG. 本実施形態３の変形例４における外部電極端子の形状を示す図である。It is a figure which shows the shape of the external electrode terminal in the modification 4 of this Embodiment 3. FIG. 本実施形態３の変形例５における外部電極端子の形状を示す図である。It is a figure which shows the shape of the external electrode terminal in the modification 5 of this Embodiment 3. FIG. 本発明の他の実施形態（実施形態４）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。It is sectional drawing of each process which shows the manufacturing method of the non-lead-type semiconductor device which is other embodiment (Embodiment 4) of this invention. 本実施形態４の変形例１による半導体装置の製造におけるダイシング状態を示す断面図である。It is sectional drawing which shows the dicing state in manufacture of the semiconductor device by the modification 1 of this Embodiment 4. 本実施形態４の変形例１によって製造された半導体装置の断面図である。It is sectional drawing of the semiconductor device manufactured by the modification 1 of this Embodiment 4. 本実施形態４の変形例１によって製造された半導体装置の一部の拡大断面図である。14 is an enlarged cross-sectional view of a part of a semiconductor device manufactured according to Modification 1 of Embodiment 4. FIG. 本実施形態４の変形例２による半導体装置の製造方法の一部の工程の断面図である。It is sectional drawing of the one part process of the manufacturing method of the semiconductor device by the modification 2 of this Embodiment 4. 本発明の他の実施形態（実施形態５）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 5) of this invention. 本実施形態５の半導体装置の底面図である。It is a bottom view of the semiconductor device of the fifth embodiment. 本発明の他の実施形態（実施形態６）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 6) of this invention. 本実施形態６の半導体装置の底面図である。It is a bottom view of the semiconductor device of this Embodiment 6. 本発明の他の実施形態（実施形態７）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 7) of this invention. 本実施形態７の半導体装置の平面配置を表す透視図である。It is a perspective view showing the planar arrangement of the semiconductor device of the seventh embodiment. 本実施形態７の半導体装置の底面図である。It is a bottom view of the semiconductor device of the seventh embodiment. 本実施形態７の半導体装置の一部の拡大断面図である。It is a partial expanded sectional view of the semiconductor device of this Embodiment 7. 本発明の他の実施形態（実施形態８）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 8) of this invention. 本実施形態８の半導体装置の平面配置を表す透視図である。FIG. 10 is a perspective view illustrating a planar arrangement of a semiconductor device according to an eighth embodiment. 本実施形態８の半導体装置の底面図である。It is a bottom view of the semiconductor device of the eighth embodiment. 本発明の他の実施形態（実施形態９）である半導体装置の製造方法において用いる基板の模式的平面図である。It is a schematic plan view of the board | substrate used in the manufacturing method of the semiconductor device which is other embodiment (Embodiment 9) of this invention. 図４２のＡ−Ａ線に沿う断面図である。It is sectional drawing which follows the AA line of FIG. 図４２のＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 本発明の他の実施形態（実施形態１０）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 10) of this invention. 本実施形態１０の半導体装置の平面配置を表す透視図である。It is a perspective view showing the planar arrangement of the semiconductor device of the tenth embodiment. 本実施形態１０の半導体装置の底面図である。It is a bottom view of the semiconductor device of the tenth embodiment. 本実施形態１０による半導体装置の製造方法を示す一部の工程の断面図である。It is sectional drawing of the one part process which shows the manufacturing method of the semiconductor device by this Embodiment 10. 本発明の他の実施形態（実施形態１１）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 11) of this invention. 本実施形態１１の半導体装置の平面配置を表す透視図である。It is a perspective view showing the planar arrangement of the semiconductor device of the eleventh embodiment. 本実施形態１１による半導体装置の製造方法を示す一部の工程の断面図である。It is sectional drawing of the one part process which shows the manufacturing method of the semiconductor device by this Embodiment 11. FIG. 本発明の他の実施形態（実施形態１２）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 12) of this invention. 本実施形態１２による半導体装置の製造方法を示す一部の工程の断面図である。It is sectional drawing of the one part process which shows the manufacturing method of the semiconductor device by this Embodiment 12. 本発明の他の実施形態（実施形態１３）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の平面配置を表す透視図である。It is a perspective view showing the planar arrangement | positioning of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 13) of this invention. 本発明の他の実施形態（実施形態１４）である半導体装置の製造方法を示す各工程の断面図である。It is sectional drawing of each process which shows the manufacturing method of the semiconductor device which is other embodiment (Embodiment 14) of this invention. 本発明の他の実施形態（実施形態１５）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 15) of this invention. 本実施形態１５の半導体装置の樹脂封止体を除き樹脂封止体の外形輪郭線を表示した状態の平面図である。It is a top view of the state which displayed the outline outline of the resin sealing body except the resin sealing body of the semiconductor device of this Embodiment 15. 本実施形態１５の半導体装置の底面図である。It is a bottom view of the semiconductor device of this Embodiment 15. 本実施形態１５の半導体装置の一部の拡大断面図である。22 is an enlarged cross-sectional view of a part of the semiconductor device of Embodiment 15. FIG. 本実施形態１５による半導体装置の製造方法を示す各工程の断面図である。It is sectional drawing of each process which shows the manufacturing method of the semiconductor device by this 15th Embodiment. 本実施形態１５による半導体装置の製造方法において用いるリードフレームと、固定された半導体チップ等を示す模式的平面図である。FIG. 22 is a schematic plan view showing a lead frame and a fixed semiconductor chip used in the method for manufacturing a semiconductor device according to Embodiment 15. 本実施形態１５による半導体装置の製造方法におけるトランスファモールド時のリードフレームを真空吸引するバキュームパッドの配置状態を示す模式図である。FIG. 22 is a schematic diagram showing an arrangement state of a vacuum pad for vacuum-sucking a lead frame during transfer molding in the semiconductor device manufacturing method according to the fifteenth embodiment. 本実施形態１５による半導体装置の製造方法におけるトランスファモールド時のリードフレームの真空吸引状態を示す模式的断面図である。FIG. 17 is a schematic cross-sectional view showing a vacuum suction state of a lead frame during transfer molding in the semiconductor device manufacturing method according to the fifteenth embodiment. 本発明の他の実施形態（実施形態１６）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 16) of this invention. 本実施形態１６の半導体装置の平面配置を表す透視図である。22 is a perspective view illustrating a planar arrangement of a semiconductor device according to a sixteenth embodiment. FIG. 本実施形態１６の半導体装置の底面図である。It is a bottom view of the semiconductor device of this Embodiment 16. 本実施形態１６の半導体装置の一部の拡大断面図である。22 is an enlarged cross-sectional view of a part of the semiconductor device of Embodiment 16. FIG. 本実施形態１６による半導体装置の製造方法において用いるリードフレームと、固定された半導体チップ等を示す模式的平面図である。FIG. 22 is a schematic plan view showing a lead frame and a fixed semiconductor chip used in the method for manufacturing a semiconductor device according to a sixteenth embodiment. 本実施形態１６において用いるリードフレームの一部を示す拡大平面図である。22 is an enlarged plan view showing a part of a lead frame used in Embodiment 16. FIG. 本発明の他の実施形態（実施形態１７）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 17) of this invention. 本実施形態１７の半導体装置の平面配置を表す透視図である。FIG. 25 is a perspective view illustrating a planar arrangement of a semiconductor device according to a seventeenth embodiment. 本実施形態１６の半導体装置の底面図である。It is a bottom view of the semiconductor device of this Embodiment 16. 本発明の他の実施形態（実施形態１８）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 18) of this invention. 本実施形態１８の半導体装置の平面配置を表す透視図である。FIG. 26 is a perspective view illustrating a planar arrangement of a semiconductor device according to an eighteenth embodiment. 本実施形態１８の半導体装置の底面図である。It is a bottom view of the semiconductor device of this Embodiment 18. 本発明の他の実施形態（実施形態１９）である半導体装置の製造方法によって製造されたノンリード型の半導体装置の断面図である。It is sectional drawing of the non-lead-type semiconductor device manufactured by the manufacturing method of the semiconductor device which is other embodiment (Embodiment 19) of this invention. 本実施形態１９の半導体装置の平面配置を表す透視図である。FIG. 38 is a perspective view illustrating a planar arrangement of a semiconductor device according to a nineteenth embodiment. 本実施形態１９の半導体装置の底面図である。It is a bottom view of the semiconductor device of this 19th embodiment. 本発明の他の実施形態（実施形態２０）であるノンリード型の半導体装置の模式的断面図である。It is typical sectional drawing of the non-lead-type semiconductor device which is other embodiment (Embodiment 20) of this invention. 本実施形態２０の半導体装置の平面配置を表す透視図である。FIG. 42 is a perspective view illustrating a planar arrangement of a semiconductor device according to a twentieth embodiment. 本実施形態２０の半導体装置の底面図である。It is a bottom view of the semiconductor device of this Embodiment 20. 本実施形態２０の半導体装置の一部の拡大断面図である。22 is an enlarged cross-sectional view of a part of the semiconductor device of Embodiment 20. FIG. 本発明の他の実施形態（実施形態２１）であるノンリード型の半導体装置の模式的断面図である。It is typical sectional drawing of the non-lead-type semiconductor device which is other embodiment (Embodiment 21) of this invention. 本発明の他の実施形態（実施形態２２）であるノンリード型の半導体装置の模式的断面図である。It is typical sectional drawing of the non-lead-type semiconductor device which is other embodiment (Embodiment 22) of this invention. 本実施形態２２のノンリード型半導体装置の外部電極端子等の平面配置を示す透視図である。FIG. 25 is a perspective view illustrating a planar arrangement of external electrode terminals and the like of a non-leaded semiconductor device according to a twenty-second embodiment. 本実施形態２２のノンリード型半導体装置の底面図である。FIG. 23 is a bottom view of the non-leaded semiconductor device according to the twenty-second embodiment. 本実施形態２２のノンリード型半導体装置の一部の拡大断面図である。23 is an enlarged cross-sectional view of a part of the non-leaded semiconductor device of Embodiment 22. FIG. 本実施形態２２のノンリード型半導体装置の製造方法を示す各工程の断面図である。It is sectional drawing of each process which shows the manufacturing method of the non-lead-type semiconductor device of this Embodiment 22. 本実施形態２２のノンリード型半導体装置の製造において用いる基板の模式的平面図である。FIG. 24 is a schematic plan view of a substrate used in manufacturing a non-leaded semiconductor device according to Embodiment 22. 本実施形態２２の半導体装置の製造に用いる基板の単位基板領域を示す模式的拡大平面図である。FIG. 25 is a schematic enlarged plan view showing a unit substrate region of a substrate used for manufacturing a semiconductor device according to a twenty-second embodiment. 本実施形態２２の半導体装置の製造に用いる基板の単位基板領域を示す拡大断面図である。FIG. 23 is an enlarged cross-sectional view showing a unit substrate region of a substrate used for manufacturing a semiconductor device according to a twenty-second embodiment. 本実施形態２２の半導体装置の製造における片面モールドされた基板を示す一部の断面図である。23 is a partial cross-sectional view showing a single-sided molded substrate in the manufacture of a semiconductor device of Embodiment 22. FIG. 前記片面モールドされた基板及び基板裏面がエッチングされた基板等を示す製造各工程での一部の拡大断面図である。It is a partial expanded sectional view in each manufacture process which shows the board | substrate by which the said single-sided molded board | substrate and the board | substrate back surface were etched. 前記基板裏面がエッチングされて枠部が取り除かれた樹脂封止体等を示す一部の断面図である。It is a partial cross section figure which shows the resin sealing body etc. from which the said substrate back surface was etched and the frame part was removed. 本実施形態２２の変形例であるノンリード型の半導体装置の模式的断面図である。FIG. 29 is a schematic cross-sectional view of a non-leaded semiconductor device that is a modification of the twenty-second embodiment. 前記変形例の半導体装置の外部電極端子等の平面配置を示す透視図である。It is a perspective view which shows planar arrangement | positioning, such as an external electrode terminal of the semiconductor device of the said modification. 前記変形例の半導体装置の底面図である。It is a bottom view of the semiconductor device of the modification. 本発明の他の実施形態（実施形態２３）であるノンリード型の半導体装置の製造方法を示す各工程の断面図である。It is sectional drawing of each process which shows the manufacturing method of the non-lead-type semiconductor device which is other embodiment (Embodiment 23) of this invention. 本実施形態２３のノンリード型の半導体装置の一部を示す拡大断面図である。24 is an enlarged cross-sectional view showing a part of a non-leaded semiconductor device according to Embodiment 23. FIG. 本発明の他の実施形態（実施形態２４）であるノンリード型の半導体装置の模式的断面図である。It is typical sectional drawing of the non-lead-type semiconductor device which is other embodiment (Embodiment 24) of this invention. 本実施形態２４のノンリード型の半導体装置の外部電極端子等の平面配置を示す透視図である。FIG. 26 is a perspective view illustrating a planar arrangement of external electrode terminals and the like of a non-leaded semiconductor device according to Embodiment 24. 本実施形態２４のノンリード型半導体装置の底面図である。FIG. 26 is a bottom view of the non-leaded semiconductor device according to the twenty-fourth embodiment. 本実施形態２４のノンリード型半導体装置の一部の拡大断面図である。FIG. 26 is an enlarged cross-sectional view of a part of the non-leaded semiconductor device of Embodiment 24. 本実施形態２４のノンリード型半導体装置の製造方法を示す各工程の断面図である。It is sectional drawing of each process which shows the manufacturing method of the non-lead-type semiconductor device of this Embodiment 24. 本実施形態２４のノンリード型半導体装置の製造において用いる基板における単位基板領域を示す模式的拡大図である。FIG. 25 is a schematic enlarged view showing a unit substrate region in a substrate used in manufacturing the non-leaded semiconductor device of Embodiment 24. 本発明の他の実施形態（実施形態２５）であるノンリード型の半導体装置を示す模式的断面図である。It is typical sectional drawing which shows the non-lead-type semiconductor device which is other embodiment (Embodiment 25) of this invention. 本実施形態２５のノンリード型の半導体装置の外部電極端子等の平面配置を示す透視図である。FIG. 26 is a perspective view illustrating a planar arrangement of external electrode terminals and the like of a non-leaded semiconductor device according to Embodiment 25. 本実施形態２５のノンリード型半導体装置の底面図である。FIG. 26 is a bottom view of the non-leaded semiconductor device according to the twenty-fifth embodiment. 本実施形態２５のノンリード型半導体装置の一部の拡大断面図である。27 is an enlarged cross-sectional view of a part of the non-leaded semiconductor device of Embodiment 25. FIG. 本実施形態２５のノンリード型半導体装置の実装状態における実装基板の配線とノンリード型半導体装置の外部電極端子との相関を示す説明図である。FIG. 38 is an explanatory diagram illustrating a correlation between wiring on a mounting board and external electrode terminals of a non-lead type semiconductor device in a mounted state of the non-lead type semiconductor device of Embodiment 25.

符号の説明Explanation of symbols

１…半導体装置、２…外部電極端子、３…樹脂封止体、３ａ，３ｂ…樹脂層、４…区画部分（区画領域）、５…半導体素子、６…電極、７…ワイヤ、９…接着剤、１０…内面、１１…メッキ膜、１２…実装面、１３…外装メッキ膜、１５…配線基板、１６…配線、１７…ランド、１８…半田、２０…基板、２１…テープ、２２，２２ａ，２２ｂ，２２ｃ…ダイシングブレード、２５，２５ａ…溝、２６…ノッチ、２７…メッキ膜、２８…エッチング液、２９…真空吸着パッド、３０…グラインダ、３０ａ…回転軸、３１…溝、３２…窪み、３３…充填材、３５ａ，３５ｂ，３５ｃ…ガイド孔、３７…単位基板部分、３８…枠部、４０…貫通孔、４１…連結部分、４２…連結部、４３…ワイヤ、４４…充填材、４５…ノズル、４６…絶縁性樹脂液、５０…基板枠、５１…タブ、５２…リード、５３…ノズル、５４…モールド金型、５５…下型、５６…上型、５７…キャビティ、６０…補助片、６１…コーナリード、７１…窪み、７２…スルーホール。   DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... External electrode terminal, 3 ... Resin sealing body, 3a, 3b ... Resin layer, 4 ... Partition part (partition area | region), 5 ... Semiconductor element, 6 ... Electrode, 7 ... Wire, 9 ... Adhesion Agent, 10 ... inner surface, 11 ... plating film, 12 ... mounting surface, 13 ... exterior plating film, 15 ... wiring board, 16 ... wiring, 17 ... land, 18 ... solder, 20 ... substrate, 21 ... tape, 22, 22a , 22b, 22c ... dicing blade, 25, 25a ... groove, 26 ... notch, 27 ... plating film, 28 ... etching solution, 29 ... vacuum suction pad, 30 ... grinder, 30a ... rotating shaft, 31 ... groove, 32 ... depression 33 ... filler, 35a, 35b, 35c ... guide hole, 37 ... unit substrate part, 38 ... frame part, 40 ... through hole, 41 ... connecting part, 42 ... connecting part, 43 ... wire, 44 ... filler, 45 ... Nozzle, 46 ... Insulating resin 50 ... Substrate frame, 51 ... Tab, 52 ... Lead, 53 ... Nozzle, 54 ... Mold, 55 ... Lower die, 56 ... Upper die, 57 ... Cavity, 60 ... Auxiliary piece, 61 ... Corner lead, 71 ... Recess, 72 ... through hole.

Claims (6)

表面と、前記表面と反対側の裏面と、前記表面に形成された複数の第１溝と、前記複数の第１溝と対向する位置であり、前記裏面に形成された複数の第２溝と、前記複数の第１溝に囲まれた複数の区画部分とを有する金属基板を準備する工程と、
その主面に複数の電極を有する半導体チップを準備する工程と、
前記半導体チップを前記金属基板の表面側に搭載する工程と、
前記半導体チップの電極と前記複数の第１溝に囲まれた複数の区画部分とを複数の導電性ワイヤで電気的に接続する工程と、
前記半導体チップ、前記複数の導電性ワイヤ、前記複数の第１溝の内部、及び前記複数の区画部分とを封止する樹脂体を形成する工程と、
前記第２溝に沿って前記金属基板をダイシングブレードにより切断する工程と、
前記複数の区画部分の裏面に、半田層を形成する工程とを有することを特徴とする半導体装置の製造方法。 A front surface, a back surface opposite to the front surface, a plurality of first grooves formed on the front surface, and a plurality of second grooves formed on the back surface at positions facing the plurality of first grooves; Preparing a metal substrate having a plurality of partition portions surrounded by the plurality of first grooves;
Preparing a semiconductor chip having a plurality of electrodes on its main surface;
Mounting the semiconductor chip on the surface side of the metal substrate;
Electrically connecting the electrodes of the semiconductor chip and the plurality of partition portions surrounded by the plurality of first grooves with a plurality of conductive wires;
Forming a resin body that seals the semiconductor chip, the plurality of conductive wires, the plurality of first grooves, and the plurality of partition portions;
Cutting the metal substrate with a dicing blade along the second groove;
And a step of forming a solder layer on the back surface of the plurality of partition portions. 請求項１に記載の半導体装置の製造方法において、
前記金属基板を切断する工程では、前記樹脂体の表面に支持部材を貼りつけた状態で、前記金属基板の裏面側からダイシングブレードにより切断することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step of cutting the metal substrate, a method of manufacturing a semiconductor device is characterized in that the substrate is cut from the back side of the metal substrate with a dicing blade in a state where a support member is attached to the surface of the resin body. 請求項２に記載の半導体装置の製造方法において、
前記金属基板を切断する工程では、前記第２溝の幅よりも細いダイシングブレードにより切断することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2,
In the step of cutting the metal substrate, the semiconductor device is manufactured by cutting with a dicing blade narrower than the width of the second groove. 請求項１に記載の半導体装置の製造方法において、
前記金属基板を切断する工程では、前記複数の区画部分を互いに電気的に分離させるために、前記複数の区画部分の間をダイシングブレードにより切断することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step of cutting the metal substrate, in order to electrically separate the plurality of partition portions from each other, the plurality of partition portions are cut by a dicing blade. 請求項１に記載の半導体装置の製造方法において、
前記複数の区画部分のそれぞれの表面の中央部にはメッキ膜が形成され、前記メッキ膜の周辺は粗面化されていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein a plating film is formed at a central portion of the surface of each of the plurality of partition portions, and a periphery of the plating film is roughened. 請求項１に記載の半導体装置の製造方法において、
前記半導体チップは、前記金属基板のチップ固定部分に搭載され、前記チップ固定部分の一辺にはノッチが設けられていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the semiconductor chip is mounted on a chip fixing portion of the metal substrate, and a notch is provided on one side of the chip fixing portion.
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