KR100665150B1 - 회로 장치 및 그 제조 방법 - Google Patents

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다까하시고우지
구사노가즈히사
사까모또노리아끼
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산요덴키가부시키가이샤
간또 산요 세미컨덕터즈 가부시끼가이샤
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Abstract

다이패드(11) 표면에 제2 도금막(14B)을 형성하여, 납재(19)가 다이패드(11)로부터 유출되는 것을 방지한다. 반도체 소자(13)가 실장되는 영역을 둘러싸도록 하여, 다이패드(11) 표면의 주변부에 제2 도금막(14B)을 형성한다. 반도체 소자(13)를, 납재(19)를 개재하여 다이패드(11)에 실장하는 공정에서는, 반도체 소자(13)를 융해시킨 납재(19) 상부에 탑재함으로써, 납재(19)가 제1 도금막(14A)으로부터 유출되지만, 제2 도금막(14B)의 유출을 방지하는 저지 영역으로서 기능한다. 따라서, 넓어진 납재(19)에 의한 다이패드(11)와 본딩 패드(12)와의 쇼트를 방지할 수 있다.
다이패드, 본딩 패드, 도금막, 반도체 소자

Description

회로 장치 및 그 제조 방법{CIRCUIT DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 회로 장치를 설명하는 평면도(A), 단면도(B).
도 2는 본 발명의 회로 장치를 설명하는 평면도(A), 이면도(B), 단면도(C).
도 3은 본 발명의 회로 장치를 설명하는 이면도(A), 단면도(B).
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(A), 평면도(B).
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(A), 평면도(B).
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(A), 평면도(B).
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(A), 평면도(B).
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(A), 평면도(B).
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(A), 평면도(B).
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(A), 평면도(B).
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(A), 단면도(B), 평면도(C).
도 13은 종래의 회로 장치를 설명하는 단면도.
도 14는 종래의 회로 장치를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 69 : 다이패드
12B : 본딩 패드
13 : 반도체 소자
19 : 납재
65 : 유리 에폭시 기판
66 : CSP
67 : 제1 전극
68 : 제2 전극
70 : 제1 이면 전극
71 : 제2 이면 전극
본 발명은 반도체 소자를 고착하는 납재의 유출을 방지할 수 있는 회로 장치 및 그 제조 방법에 관한 것이다.
종래, 전자 기기에 세트되는 회로 장치는, 휴대 전화, 휴대용 컴퓨터 등에 채용되기 때문에, 소형화, 박형화, 경량화가 요구되고 있다. 예를 들면, 회로 장 치로서 반도체 장치를 예를 들어 설명하면, 일반적인 반도체 장치로서, 종래 통상의 트랜스퍼 몰드로 밀봉된 패키지형 반도체 장치가 있다. 이 반도체 장치는, 도 13과 같이 프린트 기판 PS에 실장된다.
또한 이 패키지형 반도체 장치(61)는 반도체 칩(62) 주위를 수지층(63)으로 피복하고, 이 수지층(63)의 측부로부터 외부 접속용 리드 단자(64)가 도출된 것이다. 그러나, 이 패키지형 반도체 장치(61)는 리드 단자(64)가 수지층(63)으로부터 밖으로 돌출되어 있어, 전체 사이즈가 커, 소형화, 박형화 및 경량화를 만족시키지 못했다. 그 때문에, 각 회사가 앞다퉈 소형화, 박형화 및 경량화를 실현하고자, 다양한 구조를 개발하고, 최근에는 CSP(칩 사이즈 패키지)라고 하는, 칩 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다도 약간 큰 사이즈의 CSP가 개발되고 있다.
도 14는, 지지 기판으로서 유리 에폭시 기판(65)을 채용한, 칩 사이즈보다도 약간 큰 CSP(66)를 도시한 것이다. 여기서는 유리 에폭시 기판(65)에 트랜지스터 칩 T가 실장된 것으로서 설명해 간다.
이 유리 에폭시 기판(65)의 표면에는, 제1 전극(67), 제2 전극(68) 및 다이패드(69)가 형성되고, 이면에는 제1 이면 전극(70)과 제2 이면 전극(71)이 형성되어 있다. 그리고 관통 홀 TH를 통해, 상기 제1 전극(67)과 제1 이면 전극(70)이, 제2 전극(68)과 제2 이면 전극(71)이 전기적으로 접속되어 있다. 또한 다이패드(69)에는 상기 베어의 트랜지스터 칩 T가 고착되고, 트랜지스터의 에미터 전극과 제1 전극(67)이 금속 세선(72)을 통해 접속되고, 트랜지스터의 베이스 전극 과 제2 전극(68)이 금속 세선(72)을 통해 접속되어 있다. 또한 트랜지스터 칩 T를 피복하도록 유리 에폭시 기판(65)에 수지층(73)이 형성되어 있다.
상기 CSP(66)는 유리 에폭시 기판(65)을 채용하지만, 웨이퍼 스케일 CSP와 달리, 칩 T로부터 외부 접속용의 이면 전극(70, 71)까지의 연장 구조가 간단하여, 염가로 제조할 수 있는 장점을 갖는다. 또한 상기 CSP(66)는, 도 13과 마찬가지로 프린트 기판 PS에 실장된다. 프린트 기판 PS에는, 전기 회로를 구성하는 전극, 배선이 형성되고, 상기 CSP(66), 패키지형 반도체 장치(61), 칩 저항 CR 또는 칩 컨덴서 CC 등이 전기적으로 접속되어 고착된다. 그리고 이 프린트 기판에 구성된 회로는 다양한 세트 내에 설치되어 있었다.
그러나, 상술한 바와 같은 반도체 장치에서는, 트랜지스터 T는 다이패드(69) 위에 도포된 땜납 등의 납재를 융해시키는 리플로우 공정에 의해 고착되어 있었다. 따라서, 트랜지스터 T를 융해시킨 땜납 위에 탑재하면, 땜납이 다이패드(69) 위로부터 유출되어, 다이패드(69)와 다른 전극이 쇼트되는 문제가 있었다.
또한, 다이패드(69)로부터 유출된 땜납이, 제2 전극(68)에 도달하는 것을 방지하기 위해, 다이패드(69)와 제2 전극(68)을 이격시키고 있어, 이것이 장치 전체의 대형화를 초래하였다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로, 본 발명의 주된 목적은 납재를 개재하여 반도체 소자를 다이패드에 실장할 때에, 납재가 다이패드로부터 유출되는 것을 방지하는 회로 장치를 제공하는 것에 있다.
본 발명은, 납재를 개재하여 반도체 소자가 실장되는 다이패드와, 상기 다이패드에 근접하여 형성된 본딩 패드와, 상기 다이패드 및 상기 본딩 패드의 표면에 형성된 도금막을 갖고, 상기 다이패드의 상기 반도체 소자를 탑재하는 제1 도금막 주위에 이격하여, 상기 납재의 유출 방지용 제2 도금막을 형성하고, 상기 제1 도금막으로부터 오버 플로우한 상기 납재를 양 도금 사이의 스페이스로 유출 방지하는 것을 특징으로 한다.
또한 본 발명은, 상기 제1 도금막의 양측면에 볼록부를 형성하여, 상기 볼록부로부터 상기 납재를 유출시켜 주위로 납재를 퍼지게 하는 것을 특징으로 한다.
또한 본 발명은, 상기 볼록부에서 상기 납재를 주위로 퍼지게 함으로써 상기 반도체 소자를 평행하게 유지하는 것을 특징으로 한다.
또한 본 발명은, 상기 반도체 장치는 IC 칩인 것을 특징으로 한다.
또한 본 발명은, 상기 반도체 소자는 금속 세선을 통하여 원하는 상기 본딩 패드와 전기적으로 접속되는 것을 특징으로 한다.
또한 본 발명은, 반도체 소자가 실장되는 다이패드와, 상기 다이패드에 근접하여 형성되면서 상기 다이패드와는 전기적으로 분리된 제1 본딩 패드와, 상기 다이패드에 근접하여 형성되면서 상기 다이패드와 일체로 형성된 제2 본딩 패드와, 상기 다이패드, 상기 제1 본딩 패드 및 상기 제2 본딩 패드의 이면을 노출시켜, 상기 반도체 소자, 상기 다이패드, 상기 제1 본딩 패드 및 상기 제2 본딩 패드를 밀봉하는 절연성 수지를 갖고, 상기 제2 본딩 패드가 폭이 좁게 형성된 배선부를 개재하여 상기 다이패드와 연속됨으로써, 상기 제2 본딩 패드와 상기 절연성 수지가 접촉하는 면적을 증대시켜, 본딩 패드와 상기 절연성 수지와의 접합을 강화시킨 것을 특징으로 한다.
또한 본 발명은, 상기 제1 본딩 패드는 상기 다이패드의 대향하는 2개의 변을 따라 복수개가 형성되는 것을 특징으로 한다.
또한 본 발명은, 상기 제2 본딩 패드는 상기 다이패드의 대향하는 다른 2개의 변을 따라 복수개가 형성되는 것을 특징으로 한다.
또한 본 발명은, 상기 반도체 소자는 금속 세선을 통하여 원하는 상기 제1 본딩 패드 및 제2 본딩 패드와 전기적으로 접속되는 것을 특징으로 한다.
또한 본 발명은, 상기 제1 본딩 패드 및 상기 제2 본딩 패드는 원형으로 형성되는 것을 특징으로 한다.
또한 본 발명은, 반도체 소자가 실장되는 다이패드와, 상기 다이패드를 둘러싸도록 하여 형성한 본딩 패드와, 상기 다이패드의 이면에 형성한 제1 외부 전극과, 상기 본딩 패드의 이면에 형성한 제2 외부 전극과, 상기 양 외부 전극에 대응하는 개소에 개구부를 형성하면서 이면을 피복하는 레지스트를 갖고, 상기 제2 외부 전극에 대응하는 개소에 형성되는 상기 레지스트의 개구부를, 상기 본딩 패드보다도 크게 형성하여, 상기 개구부로부터 노출되는 상기 본딩 패드의 이면의 습윤성과, 상기 본딩 패드의 이면에 도포되는 외부 전극의 재료인 납재의 양으로, 상기 제2 외부 전극의 크기를 규제하는 것을 특징으로 한다.
또한 본 발명은, 상기 제1 외부 전극은, 상기 레지스트의 개구부에 의해 위 치 및 크기를 규제하는 것을 특징으로 한다.
또한 본 발명은, 도전박을 준비하는 공정과, 상기 도전박에 그 두께보다도 얇은 분리 홈을 형성하여 복수개의 회로 장치부를 구성하는 다이패드 및 본딩 패드를 형성하는 공정과, 고착 예정의 반도체 소자의 영역에 대응한 상기 다이패드의 표면에 제1 도금막을 형성하고, 동시에 상기 영역을 둘러싸도록 제2 도금막을 형성하는 공정과, 상기 제1 도금막 위에 납재를 개재하여 반도체 소자를 고착하는 공정과, 상기 반도체 소자와 원하는 상기 도전 패턴과의 와이어 본딩을 행하는 공정과, 상기 반도체 소자를 피복하고, 상기 분리 홈에 충전되도록 절연성 수지로 공통 몰드하는 공정과, 상기 절연성 수지가 노출될 때까지 상기 도전박의 이면을 제거하는 공정과, 상기 절연성 수지를 다이싱함으로써 각 회로 장치로 분리하는 공정을 포함하는 것을 특징으로 한다.
또한 본 발명은, 상기 제1 도금막의 주단부에 볼록부를 형성하고, 상기 볼록부로부터 상기 납재를 유출시킴에 의해, 상기 반도체 소자를 평행하게 유지하는 것을 특징으로 한다.
또한 본 발명은, 상기 볼록부로부터 유출된 상기 납재를 상기 제2 도금막을 따라 유출시킴으로써, 상기 납재가 상기 다이패드 표면으로부터 유출되는 것을 방지하는 것을 특징으로 한다.
또한 본 발명은, 상기 납재는 땜납 또는 Ag 페이스트인 것을 특징으로 한다.
(회로 장치(10)의 구성을 설명하는 제1 실시 형태)
도 1을 참조하여, 본 발명의 회로 장치(10)의 구성 등을 설명한다. 도 1의 (a)는 회로 장치(10)의 평면도이고, 도 1의 (b)는 회로 장치(10)의 단면도이다.
도 1의 (a) 및 도 1의 (b)를 참조하면, 회로 장치(10)는 다음과 같은 구성을 갖는다. 즉, 납재(19)를 개재하여 반도체 소자(13)가 실장되는 다이패드(11)와, 다이패드(11)에 근접하여 형성된 본딩 패드(12)와, 다이패드(11) 및 본딩 패드(12)의 표면에 형성된 도금막을 갖고, 다이패드(11)의 반도체 소자(13)를 탑재하는 제1 도금막(14A) 주위로 이격하여, 납재(19)의 유출 방지용의 제2 도금막(14B)을 형성하고, 제1 도금막(14A)으로부터 오버 플로우한 납재(19)를 양 도금 사이의 스페이스로 유출 방지하는 구성으로 되어 있다. 이러한 각 구성 요소를 이하에서 설명한다.
다이패드(11)는 반도체 소자(13)가 실장되는 도전 패턴으로서, 동박 등의 금속으로 이루어지며, 이면을 노출시켜 절연성 수지(16)에 매립되어 있다. 그리고 다이패드(11)의 평면적인 크기는 실장되는 반도체 소자(13)보다도 약간 크게 형성되고, 그 주변부에는 제2 도금막(14B)이 형성되어 있다. 도 1의 (a)에서는 다이패드(11)가 중앙부에 형성되고, IC 칩 등으로 이루어지는 반도체 소자(13)가 납재(19)를 개재하여 실장되어 있다. 또한, 반도체 소자(13)가 실장되는 영역에 대응하는 다이패드(11)의 표면에는 Ag 등으로 이루어지는 제1 도금막(14A)이 형성되어 있다.
본딩 패드(12)는, 금속 세선(15)이 본딩되는 도전 패턴으로서, 이면을 노출시켜 절연성 수지(16)에 매립되어 있다. 여기서는, 장치의 중앙부에 형성된 다이패드(11)를 둘러싸도록 원 형상의 다수개의 본딩 패드(12)가 형성되어 있다. 도 1 의 (a)에서, 다이패드(11)의 좌우 양측에 형성된 본딩 패드(12A)는 전기적으로 독립하여 형성되어 있다. 그리고, 다이패드(11)의 상하 양측에 형성된 본딩 패드(12B)는 다이패드(11)와 연속하여 형성되어 있고, 전기적으로도 연결되어 있다. 그리고, 본딩 패드(12)의 표면에는 본딩되는 금속 세선의 접착성을 향상시키기 위해, Ag 등으로 이루어지는 제3 도금막(14C)이 형성되어 있다.
반도체 소자(13)는 납재(19)를 개재하여 다이패드(11)의 표면에 실장되고, 여기서는 반도체 소자 중에서도 비교적 대형의 IC 칩이 납재(19)를 개재하여 실장되어 있다. 그리고, 금속 세선(15)을 통해 반도체 소자(13)의 표면에 형성된 전극과, 본딩 패드(12)와는 전기적으로 접속되어 있다. 또한, 전기적으로 다이패드(11)와 접속된 본딩 패드(12)도 금속 세선(15)을 통해 반도체 소자(13)에 전기적으로 접속되어 있다. 여기서 사용하는 납재로서는, 땜납이나 Ag 페이스트 등의 도전성 접착제를 사용할 수 있다.
절연성 수지(16)는, 다이패드(11) 및 본딩 패드(12)의 이면을 노출시켜, 전체를 밀봉하고 있다. 또한, 다이패드(11)의 표면에 형성된 홈(14)에도 절연성 수지(16)는 충전되어 있다. 여기서는, 반도체 소자(13), 금속 세선(15), 다이패드(11) 및 본딩 패드(12)를 밀봉하고 있다. 절연성 수지(16)의 재료로서는, 트랜스퍼 몰드에 의해 형성되는 열경화성 수지나, 주입 몰드에 의해 형성되는 열가소성 수지를 채용할 수 있다.
납재(19)는, 땜납이나 Ag 페이스트 등의 도전성의 페이스트로서, 반도체 소자(13)와 다이패드(11)를 접착시키는 기능을 갖는다. 납재(19)는 도전성의 재료이 므로, 반도체 소자(13)의 이면과 다이패드(11)는 전기적으로 접속된다. 또한, 다이패드(11)의 상하 양측에 형성된 본딩 패드(12B)는 다이패드(11)와 전기적으로도 접속하고 있다. 따라서, 금속 세선(15)을 이용하여, 반도체 소자(13)의 전극과 본딩 패드(12B)를 접속함으로써, 반도체 소자(13)의 표면에 형성된 회로와 반도체 소자(13)의 이면을 전기적으로 접속할 수 있다.
도 2의 (b)을 참조하여, 다이패드(11) 및 본딩 패드(12)의 표면에 형성되는 도금막에 관하여 설명한다. 도 2의 (b)의 평면도에서는, 다이패드(11), 본딩 패드(12) 및 양자의 표면에 형성되는 도금막만을 도시하고 있고, 반도체 소자(13) 및 금속 세선(15)을 생략하여 도시하고 있다. 다이패드(11)의 표면에는, 반도체 소자(13)의 탑재 영역에 대응한 제1 도금막(14A)과, 제1 도금막(14A)에 이격하여 둘러싸도록 형성된 제2 도금막(14B)이 형성되어 있다. 그리고, 본딩 패드(12)의 표면에는 제3 도금막(14C)이 형성되어 있다. 상기한 도금막(14)의 재료로서는, 은, 니켈 또는 금 등을 채용할 수 있다.
제1 도금막(14A)은 반도체 소자(13)의 탑재 영역에 대응하여 형성되어 있으며, 그 형상 및 크기는 반도체 소자(13)와 동등하게 형성되어 있다. 또한, 납재를 개재하여 반도체 소자(13)를 실장할 때에, 좌우 균등하게 납재(19)를 유출시키는 것을 목적으로 하여, 제1 도금막(14A)이 대향하는 변의 중앙부 부근에는 볼록부(14D)가 형성되어 있다. 볼록부(14D)는 제1 도금막(14A) 주변부의 일부를 변형시킨 개소이며, 여기서는 볼록부(14D)는 외측으로 돌출하도록 형성되어 있다.
제2 도금막(14B)은 상술한 제1 도금막(14A)으로부터 이격되어 둘러싸도록, 다이패드(11)의 주변부에 형성되어 있다. 납재(19)를 개재하여 반도체 소자(13)를 실장하면, 제1 도금막(14A)에 형성된 볼록부(14D) 부근으로부터 납재(19)가 오버 플로우한다. 그리고, 제2 도금막(14B)에 의해 형성되는 단차에 의해, 납재(19)가 다이패드(11)로부터 유출되는 것을 방지하고 있다. 또, 제2 도금막(14B)의 재료는 납재의 습윤성이 좋은 것이므로, 제1 도금막(14A)으로부터 오버 플로우하여 제2 도금막(14B)에 도달한 납재(19)는 제2 도금막(14B)의 내측을 따라 흐른다.
본 발명의 특징은, 제2 본딩 패드(12B)가 폭이 좁게 형성된 배선부(20)를 개재하여, 다이패드(11)와 연속됨으로써, 제2 본딩 패드(12B)와 절연성 수지(16)가 접촉하는 면적을 증대시키고, 본딩 패드(12A)와 절연성 수지(16)와의 접합을 강화한 것에 있다. 구체적으로 설명하면, 상술한 바와 같이, 다이패드(11)와 제2 본딩 패드(12B)는 전기적으로 연속하고 있으므로, 양자를 일체화시킨 구형의 랜드를 형성할 수도 있다. 그러나, 본 발명에서는 제2 본딩 패드(12B)는 원형으로 형성되고, 폭이 좁게 형성된 배선부(20)를 개재하여, 구형의 다이패드(11)와 일체화되고 있다. 이와 같이 구성함으로써, 제2 본딩 패드(12B)와 배선 측면의 면적을 증대시키는 것이 가능해지고, 절연성 수지(16)와 접촉하는 면적이 증대한다. 따라서, 배선부(20)를 개재하여 일체화시킨 본딩 패드(12B) 및 다이패드(11)와, 절연성 수지(16)와의 접합은 매우 강고하게 되어 있다. 이 때문에, 본딩 패드 및 다이패드(11)가 절연성 수지(16)로부터 박리되는 것을 방지할 수 있다.
도 2의 (b), 도 2의 (c)를 참조하여, 회로 장치(10)의 이면에 형성되는 외부 전극(17)에 대하여 설명한다. 본 발명의 회로 장치(10)는 반도체 소자(13)가 실장 되는 다이패드(11)와, 다이패드(11)를 둘러싸도록 하여 형성된 본딩 패드(12)와, 다이패드(11)의 이면에 형성한 제1 외부 전극(17A)과, 본딩 패드(12)의 이면에 형성한 제2 외부 전극(17B)과, 양 외부 전극에 대응하는 개소에 개구부(21)를 형성하면서 이면을 피복하는 레지스트를 갖고, 제2 외부 전극(17B)에 대응하는 개소에 형성되는 레지스트(18)의 개구부(21A)를, 본딩 패드(12)보다도 크게 형성하고, 개구부(21A)로부터 노출되는 본딩 패드(12)의 이면의 습윤성과, 본딩 패드(12) 이면에 도포되는 외부 전극(17)의 재료인 납재의 양으로, 제2 외부 전극(17B)의 크기를 규제하는 구성으로 되어 있다. 이러한 구성 요소를 이하에 설명한다. 또한, 도 1을 참조하여 설명한 구성 요소에 관해서는 동일하므로, 그 설명을 생략한다.
제1 외부 전극(17A)은 다이패드(11)의 이면에 매트릭스 형상으로 복수개가 형성되고, 땜납 등의 납재로 형성되어 있다. 또한, 제1 외부 전극(17A)의 위치 및 크기는 레지스트(18)에 형성된 제1 개구부(21A)에 의해 규제되어 있다. 따라서, 제1 외부 전극(17A)의 평면적인 크기는 레지스트(18)에 형성된 제1 개구부(21A)와 동등하다.
제2 외부 전극(17B)은 다이패드(11)를 둘러싸도록 형성된 본딩 패드(12)의 이면에 형성되어 있다. 또한, 본딩 패드(12)는 레지스트(18)의 제2 개구부(21B)로부터 노출되어 있으므로, 제2 개구부(21B)의 내부에 제2 외부 전극(17B)은 형성되어 있다. 여기서, 레지스트(18)에 형성된 제2 개구부(21B)의 크기는, 그곳으로부터 노출되는 본딩 패드(12B)의 이면보다도 크게 형성되어 있다. 따라서, 제2 개구부(21B)로부터는, 본딩 패드(12)와 절연성 수지(16)의 이면이 노출되어 있다. 이 때문에, 외부 전극(17)을 형성하는 공정에서, 본딩 패드(12) 위에 납재를 도포하여 융해시키면, 땜납의 습윤성이 좋은 본딩 패드(12)의 개소에만 외부 전극(17B)이 형성된다. 따라서, 제2 외부 전극(17B)의 평면적인 형상은 본딩 패드(12)와 동등한 형상으로 된다.
배선부(20)는 본딩 패드(12)와 다이패드(11)를 연속시키는 부분이며, 본딩 패드(12)의 직경보다도 폭이 좁게 형성되어 있다. 이와 같이 배선부(20)의 폭을 좁게 형성함으로써, 일체로 형성되는 다이패드(11) 및 본딩 패드(12)의 측면부 면적을 증대시킬 수 있다. 또한, 본딩 패드(12)보다도 크게 형성된 제2 개구부(21B)로부터, 배선부(20)의 일부는 노출되지만, 이와 같이 폭을 좁게 형성함으로써 노출되는 부분의 면적을 최소한으로 할 수 있다. 제2 외부 전극(17B)을 형성할 때에, 노출된 배선부(20)에도 융해된 납재가 굳지 않아, 제2 외부 전극(17B)의 형상이 원형으로부터 변형되는 경우도 생각할 수 있다. 그래서, 상기한 바와 같이 배선부(20)의 폭을 좁게 함으로써, 배선부(20)에 납재가 굳지 않아 발생하는 제2 외부 전극(17B)의 변형을 최소한으로 할 수 있다.
회로 장치(10)의 이면에는, 상술한 제1 외부 전극(17A) 및 제2 외부 전극(17B)이 매트릭스 형상으로 등간격으로 배치되어 있다. 그리고, 외부 전극(17)은 각각이 거의 동등한 크기로 형성되어 있다. 따라서, 외부 전극(17)을 통해 마더 보드 등의 실장 기판에 회로 장치(10)를 실장함으로써, 각 외부 전극(17)에 작용하는 응력을 저감시킬 수 있다.
도 3을 참조하여, 회로 장치의 이면에 형성되는 외부 전극(17)에 대하여 설 명한다. 외부 전극(17)은 다이패드(11)을 둘러싸도록 하여 형성된 본딩 패드(12)의 이면에 형성되어 있다. 또한, 다이패드(11)의 이면에도 다수개의 외부 전극이 형성되어 있고, 따라서 외부 전극(17)은 회로 장치(10) 이면의 전역에 매트릭스 형상으로 등간격으로 다수개가 형성되어 있다. 이에 의해, 외부 전극(17)을 통해, 마더 보드 등의 실장 기판에 회로 장치(10)를 실장했을 때에, 외부 전극(17)에 작용하는 응력을 작게 할 수 있다.
도 3의 (b)를 참조하여, 다이패드(11)의 이면에 형성되는 외부 전극(17)의 위치 및 크기는 레지스트(18)의 개구부에 의해 규제되어 있다. 그리고, 본딩 패드(12)의 이면에 형성되는 외부 전극(17)의 위치 및 크기는 본딩 패드(12)의 이면에 의해 규제되어 있다. 본딩 패드(12)의 재료인 구리 등의 금속은 습윤성이 좋은 재료이며, 이 습윤성에 의해 외부 전극(17)의 위치 및 크기는 규제되고 있다. 이와 같이, 본딩 패드(12)의 이면에 형성되는 외부 전극(17)의 위치 및 크기를 본딩 패드(12)의 습윤성을 이용하여 규제함으로써, 레지스트(18)의 개구부 위치가 어긋난 경우라도 정밀하게 외부 전극(17)을 형성할 수 있다.
본 발명의 특징은, 다이패드(11)의 반도체 소자(13)가 탑재되는 영역에 형성된 제1 도금막(14A)으로부터 이격하여, 제1 도금막(14A)을 둘러싸도록 제2 도금막(14B)을 형성하는 것에 있다. 제1 도금막(14A)에 납재(19)를 개재하여 반도체 소자(13)를 실장하면, 반도체 소자(13)의 무게 등에 의해, 융해된 납재(19)가 제1 도금막(14A)으로부터 유출된다. 그리고, 제1 도금막(14A)을 둘러싸도록 형성된 제2 도금막(14B)에 의해 단차가 형성되고, 이 단차가 납재(19)의 유출을 방지하 는 저지 영역으로서 기능하고 있다. 따라서, 제1 도금막(14A)으로부터 유출된 납재(19)는 제1 도금막(14A)과 제2 도금막(14B)과의 사이에 형성된 스페이스에 축적된다. 따라서, 반도체 소자(13)를 실장함으로써, 제1 도금막(14A)으로부터 오버 플로우한 납재(19)가, 다이패드(11)로부터 유출되는 것을 방지할 수 있다. 이 때문에, 유출된 납재(19)에 의해 다이패드(11)와 본딩 패드(12)가 쇼트되는 것을 방지할 수 있다.
또한, 본 발명의 특징은 제1 도금막(14A)의 양측면에 볼록부(14D)를 형성한 것에 있다. 이에 의해, 융해한 납재(19)를 개재하여 반도체 소자(13)를 실장할 때에, 양측면으로부터 균등하게 납재(19)를 유출시킬 수 있다. 따라서, 납재(19)가 기울어 유출되는 것에 의해 반도체 소자(13)가 기울어지는 것을 방지할 수 있게 된다. 또한, 납재(19)의 두께를 균일하게 할 수 있다.
제2 도금막(14B)을 형성하는 것에 따른 장점을 더 설명한다. 납재(19)는 디스펜서 등의 납재를 공급하는 기계를 이용하여, 다이패드(11)의 표면에 도포되지만, 이 디스펜서로 공급할 수 있는 납재(20)의 최소 도포량은 정해져 있다. 따라서, 반도체 소자(13)를 다이패드(11)에 실장하는 데 필요한 납재(19)의 양보다도, 디스펜서의 최소 도포량이 많은 경우에는, 납재(19)가 다이패드(11)의 표면으로부터 유출될 우려가 있다. 이 때문에, 제2 도금막(14B)을 형성함으로써, 납재(19)가 유출되는 것을 방지할 수 있다.
(회로 장치(10)의 제조 방법을 설명하는 제2 실시 형태)
본 실시예에서는, 회로 장치(10)의 제조 방법을 설명한다. 본 실시의 형태 에서는, 회로 장치(10)는 다음과 같은 공정으로 제조된다. 즉, 도전박(40)을 준비하는 공정과, 도전박(40)에 그 두께보다도 얇은 분리 홈(16)을 형성하여 복수개의 회로 장치부(45)를 구성하는 다이패드(11) 및 본딩 패드(12)를 형성하는 공정과, 고착 예정의 반도체 소자(13)의 영역에 대응한 다이패드(11) 표면에 제1 도금막(14A)을 형성하고, 동시에 상기 영역을 둘러싸도록 제2 도금막(14B)을 형성하는 공정과, 제1 도금(14A)막 위에 납재(19)를 개재하여 반도체 소자(13)을 고착하는 공정과, 반도체 소자(13)와 원하는 본딩 패드(12)와의 와이어 본딩을 행하는 공정과, 반도체 소자(13)를 피복하고, 분리 홈(16)에 충전되도록 절연성 수지(16)로 공통 몰드하는 공정과, 절연성 수지(16)가 노출될 때까지 도전박(40)의 이면을 제거하는 공정과, 절연성 수지(16)를 다이싱함으로써 각 회로 장치로 분리하는 공정으로 구성되어 있다. 이하에, 본 발명의 각 공정을 도 4∼도 12를 참조하여 설명한다.
본 발명의 제1 공정은, 도 4 내지 도 6에 도시한 바와 같이, 도전박(40)을 준비하고, 도전박(40)에 그 두께보다도 얇은 분리 홈(16)을 형성하여 복수개의 회로 장치부(45)를 구성하는 다이패드(11) 및 본딩 패드(12)를 형성하는 것에 있다.
본 공정에서는, 우선 도 4의 (a)와 마찬가지로, 시트형 도전박(40)을 준비한다. 이 도전박(40)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되고, 재료로는 Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다.
도전박의 두께는, 나중의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하지 만, 300㎛ 이상이든 10㎛ 이하이든 기본적으로는 무방하다. 후술한 바와 같이, 도전박(40)의 두께보다도 얇은 분리 홈(16)을 형성할 수 있으면 된다.
또한, 시트형 도전박(40)은, 소정의 폭, 예를 들면 45㎜의 롤 형상으로 감겨 준비되며, 이것이 후술된 각 공정으로 반송되어도 되며, 소정의 크기로 절단된 단책 형상의 도전박(40)이 준비되고, 후술하는 각 공정으로 반송되어도 된다.
구체적으로는, 도 4의 (b)에 도시한 바와 같이, 단책 형상의 도전박(40)에 다수의 회로 장치부(45)가 형성되는 블록(42)이 4∼5개 이격되어 배열된다. 각 블록(42) 사이에는 슬릿(43)이 형성되고, 몰드 공정 등에서의 가열 처리에서 발생하는 도전박(40)의 응력을 흡수한다. 또한 도전박(40)의 상하 주단에는 인덱스 홀(44)이 일정한 간격으로 형성되고, 각 공정에서의 위치 결정에 이용된다.
이어서, 도전 패턴을 형성한다. 우선, 도 5에 도시한 바와 같이, 도전박(40) 위에, 포토레지스트(내 에칭 마스크) PR을 형성하고, 도전 패턴(51)으로 되는 영역을 제외한 도전박(40)이 노출되도록 포토레지스트 PR을 패터닝한다. 그리고, 도 6의 (a)에 도시한 바와 같이, 도전박(40)을 선택적으로 에칭한다. 여기서는, 도전 패턴(51)은 각 회로 장치부(45)의 다이패드(11) 및 본딩 패드(12)를 형성하고 있다.
도 6의 (b)에 다이패드(11) 및 본딩 패드(12)를 형성하는 도전 패턴(51)을 도시한다. 도 6은 도 4의 (b)에서 도시한 블록(42) 중 하나를 확대한 것에 대응한다. 해칭 부분 중 하나가 하나의 회로 장치부(45)이며, 하나의 블록(42)에는 2행 2열의 매트릭스 형상으로 다수의 회로 장치부(45)가 배열되고, 각 회로 장치부(45) 마다 동일한 도전 패턴(51)이 형성되어 있다. 각 블록 주변에는 프레임 형상의 패턴(46)이 형성되고, 그것과 조금 이격되어 그 내측에 다이싱 시의 위치 정렬 마크(47)가 형성되어 있다. 프레임 형상의 패턴(46)은 몰드 금형과의 감합하여 사용하고, 또한 도전박(40)의 이면 에칭 후에는 절연성 수지(16)를 보강하는 기능을 갖는다. 또한, 각 회로 장치부에서, 다이패드(11)의 상하 양측에 형성되는 본딩 패드(12)는 다이패드(11)와 일체화되어 있고, 전기적으로도 양자는 접속되어 있다.
본 발명의 제2 공정은, 도 7에 도시한 바와 같이, 고착 예정의 반도체 소자(13)의 영역에 대응한 다이패드(11) 표면에 제1 도금막(14A)을 형성하고, 동시에 상기 영역을 둘러싸도록 제2 도금막(14B)을 형성하는 것에 있다. 또한, 본 공정에서는 본딩 패드(12)의 표면에 제3 도금막(14C)이 형성된다.
본 공정에서는, 우선 형성 예정의 제1 도금막(14A), 제2 도금막(14B) 및 제3 도금막(14C)을 제외한 개소에 레지스트를 형성한다. 그리고, 전계 도금법 또는 무전계 도금법에 의해, 도금막을 형성한다. 여기서, 상기한 도금막의 재료로서는, 은, 니켈 또는 금 등을 채용할 수 있다. 또한, 구형으로 형성되는 제1 도금막(14A)의 양측면에는 볼록부(14D)가 형성된다.
본 발명의 제3 공정은, 도 8 및 도 9에 도시한 바와 같이, 제1 도금막(14A) 위에 납재(19)를 개재하여 반도체 소자(13)를 고착하는 것에 있다.
도 8의 (a)를 참조하면, 다이패드(11)의 표면에 형성된 제1 도금막(14A)에 납재(19)를 개재하여 반도체 소자(13)를 실장한다. 여기서, 납재(19)로서는 땜납 또는 Ag 페이스트 등의 도전성의 페이스트가 사용된다. 본 공정에서는, 납재(19) 는 융해된 상태이므로, 납재(19)의 상부에 반도체 소자(13)를 탑재하면, 반도체 소자(13)의 무게 등에 의해 납재(19)는 제1 도금막(14A)으로부터 오버 플로우한다. 여기서, 반도체 소자(13)가 탑재되는 영역을 둘러싸도록, 다이패드(11) 주변부에는 제2 도금막(14B)이 형성되어 있으므로, 넓어진 납재(19)는 다이패드(11)로부터 유출되지 않는다. 제2 도금막(14B)에 도달한 납재(19)는 제1 도금막(14A)과 제2 도금막(14B)과의 사이의 스페이스에 축적된다. 따라서, 제2 도금막(14B)은 납재(19)의 유출을 저지하는 저지 영역으로서 기능하고 있다. 따라서, 납재(19)는 다이패드(11)의 표면으로부터 오버 플로우하지 않고, 다이패드(11)와 본딩 패드(12)가 쇼트되는 것을 방지할 수 있다.
도 9를 참조하여, 제1 도금막(14A)의 양측면에 형성한 볼록부(14D) 작용에 대하여 설명한다. 도 9의 (a)는 본 공정에서 납재(19)가 제1 도금막(14A)으로부터 유출된 상태를 도시한 단면도이고, 도 9의 (b)는 그 평면도이다.
도 9의 (a) 및 도 9의 (b)을 참조하여, 융해된 납재(19) 상부에 반도체 소자(13)를 실장함으로써, 납땜(19)은 제1 도금막(14A)으로부터 오버 플로우한다. 여기서, 제1 도금막(14A)의 양측면(여기서는 좌우의 양측면)에는 볼록부(14D)가 형성되어 있으므로, 납재(19)는 볼록부(14D)가 형성된 개소로부터 우선적으로, 좌우 균등하게 유출된다. 이 때문에, 납재(19)의 두께는 일정하게 유지되고, 또한 납재(19)를 개재하여 고착되는 반도체 소자(13)는 평행성을 유지하며 실장된다. 납재(19)의 두께를 일정하게 함으로써, 반도체 소자(13)의 방열성을 향상시킬 수 있다. 반도체 소자(13)가 병행하게 실장됨으로써, 반도체 소자(13) 표면의 빛의 반사를 이용하여 행하는 그 위치 인식을 정확하게 행할 수 있다. 따라서, 위치 인식을 행하고나서 행하는 와이어 본딩의 공정을 안정적으로 행할 수 있다.
본 발명의 제4 공정은, 도 10에 도시한 바와 같이, 반도체 소자(13)와 원하는 본딩 패드(12)와의 와이어 본딩을 행하는 것에 있다.
구체적으로는, 각 회로 장치부(45)에 실장된 반도체 소자(13)의 전극과 원하는 본딩 패드(12)를, 열압착에 의한 볼 본딩 및 초음파에 의한 웨지(wedge) 본딩에 의해 일괄적으로 와이어 본딩을 행한다.
본 공정에서는, 반도체 소자(13)의 표면에 조사된 광의 반사를 이용한 위치 인식을 행하지만, 앞공정에서 반도체 소자(13)는 도전박(40)에 대하여 평행하게 실장되어 있으므로, 반도체 소자(13)의 위치 인식을 정확하게 행할 수 있다.
본 발명의 제5 공정은, 도 11에 도시한 바와 같이, 반도체 소자(13)를 피복하고, 분리 홈(16) 및 홈(14)에 충전되도록 절연성 수지(16)로 공통 몰드하는 것에 있다.
본 공정에서는, 도 11의 (a)에 도시한 바와 같이, 절연성 수지(16)는 반도체 소자(13) 및 복수의 다이패드(11) 및 본딩 패드(12)를 완전히 피복하고, 분리 홈(16) 및 홈(14)에는 절연성 수지(16)가 충전되며, 분리 홈(41)과 감합하여 강고하게 결합된다. 그리고 절연성 수지(16)에 의해 다이패드(11) 및 본딩 패드(12)가 지지되어 있다.
또한 본 공정에서는 트랜스퍼 몰드, 주입 몰드, 또는 포팅에 의해 실현할 수 있다. 수지 재료로서는 에폭시 수지 등의 열경화성 수지를 트랜스퍼 몰드로 실현 할 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 주입 몰드로 실현할 수 있다.
또한, 본 공정에서 트랜스퍼 몰드 혹은 주입 몰드할 때에, 도 11의 (b)에 도시한 바와 같이 각 블록(42)은 하나의 공통된 몰드 금형에 회로 장치부(63)를 수용하고, 각 블록마다 하나의 절연성 수지(16)로 공통으로 몰드를 행한다. 이 때문에 종래의 트랜스퍼 몰드 등과 같이 각 회로 장치부를 개별로 몰드하는 방법과 비교하여, 대폭적인 수지량의 삭감을 도모할 수 있다.
본 공정의 특징은, 절연성 수지(16)를 피복하기 까지는, 도전 패턴(51)이 되는 도전박(40)이 지지 기판으로 되는 것이다. 종래에는, 본래 필요하지 않은 지지 기판을 채용하여 도전 패턴을 형성하고 있지만, 본 발명에서는 지지 기판이 되는 도전박(40)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 적극적으로 생략하여 작업할 수 있는 장점을 가지며, 비용의 저하도 실현할 수 있다.
또한 분리 홈(41)은 도전박의 두께보다도 얕게 형성되어 있기 때문에, 도전박(40)이 도전 패턴(51)으로서 개개로 분리되어 있지 않다. 따라서 시트 형상의 도전박(40)으로서 일체로 취급할 수 있으며, 절연성 수지(16)를 몰드할 때, 금형으로의 반송, 금형으로의 실장 작업이 매우 편해지는 특징을 갖는다.
본 발명의 제6 공정은 절연성 수지가 노출되기 까지 도전박(40)의 이면을 제거하는 것에 있다.
본 공정은 도전박(40)의 이면을 화학적 및/또는 물리적으로 제거하여, 도전 패턴(51)으로서 분리하는 것이다. 이 공정은 연마, 연삭, 에칭, 레이저의 금속 증 발 등에 의해 실시된다.
실험에서는 도전박(40)을 전면 웨트 에칭하고, 분리 홈(41)으로부터 절연성 수지(16)를 노출시키고 있다. 이 노출되는 면을 도 11의 (a)에서는 점선으로 나타내고 있다. 그 결과, 도전 패턴(51)으로 되어 분리된다. 그 결과, 절연성 수지(16)에 도전 패턴(51)의 이면이 노출되는 구조로 된다. 즉, 분리 홈(41)에 충전된 절연성 수지(16)의 표면과 도전 패턴(51)의 표면은 실질적으로 일치하고 있는 구조로 되어 있다.
또한, 도전 패턴(51)의 이면 처리를 행하고, 예를 들면 도 1에 도시한 최종 구조를 얻는다. 즉, 필요에 따라 노출된 도전 패턴(51)에 땜납 등의 도전재를 피착하여, 회로 장치로서 완성한다.
본 발명의 제7 공정은, 도 12의 (a), 도 12의 (b)를 참조하여, 다이패드(11) 및 본딩 패드(12) 이면에 외부 전극을 형성하는 것에 있다.
우선 도 12의 (a)를 참조하여, 절연성 수지(16)의 다이패드(11) 및 본딩 패드(12B)가 노출되는 면에, 레지스트(18)를 도포하고, 외부 전극(17)이 형성되는 개소에 개구부(21)를 형성한다. 구체적으로는, 다이패드(11)의 이면에는 매트릭스 형상으로 제1 개구부(21A)를 형성하고, 본딩 패드(12B)가 노출되는 개소에는 제2 개구부(21B)를 형성한다. 제2 개구부(21B)의 크기는 본딩 패드(12)보다도 크게 형성된다. 따라서, 레지스트(18)에 형성되는 개구부(21)의 평면적인 위치에 어긋남이 생겨도, 본딩 패드(12) 이면에 형성되는 제2 외부 전극의 위치는 본딩 패드(12) 이면의 습윤성에 의해 규제되므로, 제2 외부 전극(17B)은 정확하게 형성된다.
이어서, 도 12의 (b)를 참조하여, 레지스트의 개구부(21) 각각에 납재를 피착하여 융해시킴에 의해, 제1 외부 전극(17A) 및 제2 외부 전극(17B)을 형성한다. 여기서는, 다이패드(11)의 이면에 형성되는 제1 외부 전극(17A)의 위치 및 크기는 제1 개구부(21A)에 의해 규제되고 있다. 그리고, 본딩 패드(12)의 이면에 형성되는 제2 외부 전극(17B)의 위치 및 크기는 본딩 패드(12) 이면의 습윤성에 의해 규제되고 있다.
본 발명의 제8 공정은, 도 12의 (c)에 도시한 바와 같이, 절연성 수지(16)를 각 회로 장치부(45)마다 다이싱에 의해 분리하는 것에 있다.
본 공정에서는, 블록(42)을 다이싱 장치의 탑재대에 진공으로 흡착시키고, 다이싱 블레이드(49)로 각 회로 장치부(45) 사이의 다이싱 라인(일점 쇄선)을 따라 분리 홈(41)의 절연성 수지(16)를 다이싱하여, 개별 회로 장치로 분리한다.
본 공정에서, 다이싱 블레이드(49)는 거의 절연성 수지(16)를 절단하는 절삭 깊이로 행하며, 다이싱 장치로부터 블록(42)을 추출한 후에 롤러로 초코릿 형상으로 브레이크하면 된다. 다이싱 시에는 이미 상술한 제1 공정에서 형성한 각 블록의 위치 정렬 마크(47)를 인식하고, 이것을 기준으로 하여 다이싱을 행한다. 주지된 사실이긴 하지만, 다이싱은 세로 방향으로 모든 다이싱 라인을 다이싱한 후, 탑재대를 90도 회전시켜 가로 방향의 다이싱 라인을 따라 다이싱한다.
본 발명에서는, 이하에 기재한 바와 같은 효과를 발휘할 수 있다.
첫째, 본 발명에서는 반도체 소자(13)를 둘러싸도록 다이패드(11) 주변부에 제2 도금막(14B)을 형성하여, 반도체 소자(13)를 고착하는 납재(19)가 유출되는 것을 방지했으므로, 유출된 납재(19)에 의해, 도전 패턴끼리 쇼트되는 것을 방지하는 것이 가능하다.
둘째, 홈(14)에 의해 납재(19)의 유출을 방지할 수 있으므로, 다이패드(11)와 본딩 패드(12)를 접근시키는 것이 가능해지며, 장치 전체를 소형화할 수 있다.
셋째, 반도체 소자(13)가 실장되는 제1 도금막(14A)의 양측면에 볼록부(14D)를 형성했으므로, 반도체 소자(13)를 실장하는 공정에서, 납재(19)를 볼록부(14D)가 형성된 개소로부터 유출시킬 수 있다. 따라서, 납재(19)를 균등하게 유출시킬 수 있으므로, 납재(19)의 두께를 일정하게 할 수 있다.
또한, 반도체 소자(13)를 도전박에 대하여 병행하게 실장할 수 있다.
넷째, 절연성 수지(16)에 의해 밀봉되는 제2 본딩 패드(12B) 및 다이패드(11)가 배선부(20)를 개재하여 연속하고 있으므로, 제2 본딩 패드(12B) 및 다이패드(11) 측면의 면적을 증대시킬 수 있다. 따라서, 본딩 패드(12B) 및 다이패드(11)와 절연성 수지(16)가 접촉하는 면적을 증대시킬 수 있으므로, 양자의 결합력을 증대시킬 수 있다. 이 때문에, 본딩 패드(12) 및 다이패드(11)가 절연성 수지(16)로부터 박리하는 것을 방지할 수 있다.
다섯째, 다이패드(11)의 이면에 형성되는 제1 외부 전극은 레지스트(18)의 제1 개구부(21A)에 의해 그 위치와 크기가 규제되고, 본딩 패드(12)의 이면에 형성되는 제2 외부 전극(17B)은 본딩 패드(12) 이면의 습윤성에 의해 그 위치와 크기가 규제되고 있다. 따라서, 레지스트(18)의 개구부(21)의 위치에 어긋남이 발생한 경우라도, 제2 외부 전극(17B)이 변형되는 것을 방지할 수 있다.

Claims (21)

  1. 납재를 개재하여 반도체 소자가 실장되는 다이패드와,
    상기 다이패드에 근접하여 형성된 본딩 패드와,
    상기 다이패드 및 상기 본딩 패드의 표면에 형성된 도금막을 갖고,
    상기 다이패드의 상기 반도체 소자를 탑재하는 제1 도금막 주위에 이격하여 제2 도금막을 형성한 회로 장치.
  2. 제1항에 있어서,
    상기 제2 도금막에 의해 상기 납재의 유출을 방지하는 회로 장치.
  3. 제1항에 있어서,
    상기 제2 도금막에 의해, 상기 제1 도금막으로부터 오버플로우된 상기 납재를, 상기 제1 도금막과 상기 제2 도금막 사이의 공간으로 유출 방지하는 회로 장치.
  4. 제1항에 있어서,
    상기 제1 도금막의 양측면에 볼록부를 형성한 회로 장치.
  5. 제4항에 있어서,
    상기 볼록부로부터 상기 납재를 유출시켜 주위로 퍼지게 하는 회로 장치.
  6. 제4항에 있어서,
    상기 볼록부에서 상기 납재를 주위로 퍼지게 함으로써 상기 반도체 소자를 평행하게 유지하는 회로 장치.
  7. 제1항에 있어서,
    상기 반도체 장치는 IC 칩인 회로 장치.
  8. 제1항에 있어서,
    상기 반도체 소자는 금속 세선을 개재하여 원하는 상기 본딩 패드와 전기적으로 접속되는 회로 장치.
  9. 반도체 소자가 실장되는 다이패드와, 상기 다이패드에 근접하여 형성되면서 상기 다이패드와 전기적으로 분리된 제1 본딩 패드와, 상기 다이패드에 근접하여 형성되면서 상기 다이패드와 일체로 형성된 제2 본딩 패드와, 상기 다이패드, 상기 제1 본딩 패드 및 상기 제2 본딩 패드의 이면을 노출시켜, 상기 반도체 소자, 상기 다이패드, 상기 제1 본딩 패드 및 상기 제2 본딩 패드를 밀봉하는 절연성 수지를 갖고,
    상기 제2 본딩 패드가, 폭이 좁게 형성된 배선부를 개재하여 상기 다이패드와 연속하는 회로 장치.
  10. 제9항에 있어서,
    상기 배선부를 형성함으로써, 상기 제2 본딩 패드와 상기 절연성 수지가 접촉하는 면적을 증가시켜, 본딩 패드와 상기 절연성 수지와의 접합을 강화한 회로 장치.
  11. 제9항에 있어서,
    상기 제1 본딩 패드는 상기 다이패드의 대향하는 2개의 변을 따라 복수개 형성되는 회로 장치.
  12. 제11항에 있어서,
    상기 제2 본딩 패드는 상기 다이패드의 대향하는 다른 2개의 변을 따라 복수개 형성되는 회로 장치.
  13. 제9항에 있어서,
    상기 반도체 소자는 금속 세선을 개재하여 원하는 상기 제1 본딩 패드 및 제2 본딩 패드와 전기적으로 접속되는 회로 장치.
  14. 제9항에 있어서,
    상기 제1 본딩 패드 및 상기 제2 본딩 패드는 원형으로 형성되는 회로 장치.
  15. 반도체 소자가 실장되는 다이패드와, 상기 다이패드를 둘러싸도록 하여 형성한 본딩 패드와, 상기 다이패드의 이면에 형성한 제1 외부 전극과, 상기 본딩 패드의 이면에 형성한 제2 외부 전극과, 상기 양 외부 전극에 대응하는 개소에 개구부를 형성하면서 이면을 피복하는 레지스트를 갖고,
    상기 제2 외부 전극에 대응하는 개소에 형성되는 상기 레지스트의 개구부를, 상기 본딩 패드보다도 크게 형성하는 회로 장치.
  16. 제15항에 있어서,
    상기 개구부에 의해 노출되는 상기 본딩 패드의 이면의 습윤성과, 상기 본딩 패드의 이면에 도포되는 외부 전극의 재료인 납재의 양으로, 상기 제2 외부 전극의 크기를 규제하는 회로 장치.
  17. 제15항에 있어서,
    상기 제1 외부 전극은, 상기 레지스트의 개구부에 의해 위치 및 크기가 규제되는 회로 장치.
  18. 도전박을 준비하는 공정과,
    상기 도전박에 그 두께보다도 얇은 분리 홈을 형성하여 복수개의 회로 장치부를 구성하는 다이패드 및 본딩 패드를 형성하는 공정과,
    고착 예정의 반도체 소자의 영역에 대응한 상기 다이패드의 표면에 제1 도금막을 형성하고, 동시에 상기 영역을 둘러싸도록 제2 도금막을 형성하는 공정과,
    상기 제1 도금막 위에 납재를 개재하여 반도체 소자를 고착하는 공정과,
    상기 반도체 소자와 원하는 도전 패턴과의 와이어 본딩을 행하는 공정과,
    상기 반도체 소자를 피복하고, 상기 분리 홈에 충전되도록 절연성 수지로 공통 몰드하는 공정과,
    상기 절연성 수지가 노출될 때까지 상기 도전박의 이면을 제거하는 공정과,
    상기 절연성 수지를 다이싱함으로써 각 회로 장치로 분리하는 공정
    을 포함하는 회로 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 도금막의 주단부(周端部)에 볼록부를 형성하고, 상기 볼록부로부터 상기 납재를 유출시킴으로써, 상기 반도체 소자를 평행하게 유지하는 회로 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 볼록부로부터 유출된 상기 납재를 상기 제2 도금막을 따라 흘림으로써, 상기 납재가 상기 다이패드 표면으로부터 유출되는 것을 방지하는 회로 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 납재는 땜납 또는 Ag 페이스트인 회로 장치의 제조 방법.
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