JP2013179337A - 埋込み層に低抵抗コンタクトを形成する打込み領域を含んだ半導体デバイスの製作方法および関連したデバイス - Google Patents

埋込み層に低抵抗コンタクトを形成する打込み領域を含んだ半導体デバイスの製作方法および関連したデバイス Download PDF

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Abstract

【課題】活性化アニールは、高エネルギーイオンを半導体格子中に打ち込むことによって生じた損傷を修復することができる。しかし、いくつかの半導体材料では、かなりの格子損傷修復が行われる可能性のある温度は、材料が通常の周囲圧力で解離する温度よりも高いことがある。
【解決手段】半導体デバイスを製作する方法は、第１のドーパント濃度を有する第１の伝導型の第１の半導体層を形成すること、および第１の半導体層上に第２の半導体層を形成することを含む。第２の半導体層は、第１のドーパント濃度よりも低い第２のドーパント濃度を有する。第２の半導体層を貫通して延びて第１の半導体層に接触する第１の伝導型の打込み領域を形成するように、第２の半導体層中にイオンが打ち込まれる。第１の電極が第２の半導体層の打込み領域上に形成され、第２の電極が、第２の半導体層の非打込み領域上に形成される。関連したデバイスも述べられる。
【選択図】図１Ｆ

Description

本発明は、半導体デバイスに関し、より詳細には、打込み領域を含んだ半導体デバイスおよび関連した製作方法に関する。
大電力、高温および／または高周波用途に関して、炭化珪素（アルファＳｉＣでは、室温で２．９９６ｅＶ）およびＩＩＩ族窒化物（例えば、ＧａＮでは、室温で３．３６ｅＶ）などの広バンドギャップ半導体材料への関心が高い。これらの材料は、一般に、ガリウム砒素およびシリコンに比べて高い電界破壊強度および高い電子飽和速度を有する。
半導体材料で所望の特性を実現するために、半導体層に不純物原子（すなわち、ドーパント）をドープすることがしばしば望ましい。半導体材料のドーピングは、材料成長中および／または材料成長後に行われることがある。打込みイオンが、ドープされた材料中でそれぞれドナー（電子の数を増加させる）として作用するかアクセプタ（正孔の数を増加させる）として作用するかに依存して、不純物原子は、ｎ型またはｐ型として分類されることがある。結果として得られた材料は、材料中のドーパントの優勢な型に依存してｎ型またはｐ型として特徴付けることができる。
イオン打込みは、半導体層に不純物をドープするよく知られた方法である。イオン打込みプロセスでは、イオン化不純物原子は、高真空下で電界によってターゲット層に向かって加速され、このターゲット層に打ち込まれるようになる。ターゲット層に向けられるイオンの数はドーズ量と呼ばれ、ドーズ量は一般にイオン／ｃｍ2で表される。イオンは、一般に電子ボルト（ｅＶ）で表されるエネルギーレベルで加速される。打込み層中のイオンの分布は、打込み条件と呼ばれることもある打込みのドーズ量およびエネルギー、ならびに打ち込まれるイオンの型、イオンが打ち込まれる材料の型、打込みの角度、および他の要素に依存する。打込みイオンは、一般に、特定の深さ（すなわち、「打込み距離」）にピーク濃度を有する濃度分布を形成する。
イオン打込みは、ｐ−ｎ接合、高伝導コンタクト領域、電場拡張領域、その他などの所望の領域を材料中に形成するための、結晶材料の選択的ドーピングに有用である可能性がある。一般に、不純物が半導体層中に打ち込まれた後で、打ち込まれた不純物を高温でアニールすること、すなわちいわゆる活性化アニールが望ましいことがある。活性化アニールは、高エネルギーイオンを半導体格子中に打ち込むことによって生じた損傷を修復することができる。打込み損傷には、例えば、半導体格子内の破壊および／または再配列された化学結合がある可能性がある。活性化アニールは、また、イオンがアクセプタおよび／またはドナーとして適切に作用することができる結晶格子中の適切なサイトを打込み不純物イオンが見出すのを助けることができる。しかし、いくつかの半導体材料では、かなりの格子損傷修復が行われる可能性のある温度は、材料が通常の周囲圧力で解離する温度よりも高いことがある。このため、活性化アニール中に安定なキャップ層を打込み半導体層上に設けることが知られている。キャップ層の材料は、高温で安定である可能性があり、下にある打込み半導体層と反応してはいけない。
米国特許第６３１６７９３号明細書 米国特許出願公開第２００２／００６６９０８Ａ１号明細書 米国特許仮出願第６０／２９０，１９５号明細書 米国特許出願公開第２００２／０１６７０２３Ａ１号明細書 米国特許出願公開第１０／６１７，８４３号明細書 米国特許出願公開第１１／３０２，０６２号明細書 米国特許出願公開第２００３／０１０２４８２Ａ１号明細書 米国特許仮出願第６０／３３７，６８７号明細書 米国特許第Ｒｅ．３４，８６１号明細書 米国特許第４９４６５４７号明細書 米国特許第５２０００２２号明細書 米国特許第６２１８６８０号明細書 米国特許第５２１００５１号明細書 米国特許第５３９３９９３号明細書 米国特許第５５２３５８９号明細書 米国特許第５２９２５０１号明細書 米国特許出願公開第１１／２８６８０５号明細書 米国特許第６４９８１１１号明細書 米国特許第６６８６６１６号明細書
Yu et al., "Schottky barrier engineering in III-V nitrides via the piezoelectric effect", Applied Physics Letters, Vol. 73, No. 13, 1998
本発明のいくつかの実施形態によれば、半導体デバイスを製作する方法は、第１のドーパント濃度を有する第１の伝導型の第１の半導体層を形成すること、および第１の半導体層上に第２の半導体層を形成することを含む。第２の半導体層は、第１のドーパント濃度より低い第２のドーパント濃度を有する。第２の半導体層を貫通して延びる第１の半導体層に接触する第１の伝導型の打込み領域を形成するように、第２の半導体層中にイオンが打ち込まれる。第１の電極が第２の半導体層の打込み領域上に形成され、第２の電極が、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上に形成される。
いくつかの実施形態では、第１の半導体層および第２の半導体層は、ＩＩＩ族窒化物材料であり得る。第１および第２の半導体層は、炭化珪素（ＳｉＣ）基板上に形成されてもよい。さらに、打込みイオンは、珪素（Ｓｉ）、硫黄（Ｓ）および／または酸素（Ｏ）イオンであってもよい。
他の実施形態では、イオンを打ち込む前に、第２の半導体層上に保護層が形成されてよい。これによって、イオンは、保護層を貫通して第２の半導体層中に打ち込まれることが可能である。イオンを打ち込んだ後で、第１および第２の半導体層および保護層は、打込みイオンを活性化するようにアニールされてもよい。いくつかの実施形態では、保護層は、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ２）、および／または酸窒化珪素（ＳｉＯＮ）であり得る。他の実施形態では、保護層は高純度窒化物（ＨＰＮ）層であり得る。
いくつかの実施形態では、第１の電極を形成する際に、アニール後に、第２の半導体層の打込み領域を露出させるように保護層に開口が形成されてよい。オーミックコンタクトが、開口中の露出された打込み領域上に形成されることが可能である。さらに、第２の半導体層の非打込み領域を露出させるように保護層に第２の開口が形成されてよく、さらに第２の電極が第２の開口中に形成されてよい。
他の実施形態では、第１および第２の半導体層は、窒化ガリウム（ＧａＮ）であってよい。第１の保護層が第２の半導体層上に形成されてよく、さらに、第２の保護層が第１の保護層上に形成されてよい。第１の保護層は、アルミニウムを含んだＩＩＩ族窒化物であってもよく、第２の保護層は、高純度窒化物（ＨＰＮ）であってもよい。
いくつかの実施形態では、第２の半導体層を貫通して少なくとも部分的に保護層および／または第１の半導体層中に延びる打込み領域を形成するように、イオンが第２の半導体層中に打ち込まれてよい。したがって、打込みドーパントの分布は、少なくとも部分的に保護層中に、および／または少なくとも部分的に第１の半導体層中に延びることが可能である。打込み領域は、第２の半導体層中にピークドーパント濃度を有してよい。例えば、打込み領域は、約５×１０２０イオン／ｃｍ３のピークドーパント濃度を有してよい。
他の実施形態では、打込み領域全体にわたって実質的に一様な濃度を有する打込みドーパントの分布を実現するように、イオンが第２の半導体層中に打ち込まれてよい。例えば、第２の半導体層および／または他の層の厚さに依存して、複数のドーズ量および／または打込みエネルギーが、実質的に一様な濃度を実現するように選ばれることが可能である。
いくつかの実施形態では、実質的に一様な濃度を有する打込みドーパントの分布を実現するために、第１の伝導型のイオンが第１のドーズ量および第１の打込みエネルギーで第２の半導体層中に打ち込まれてよく、次に第１の伝導型のイオンが第２のドーズ量および第２の打込みエネルギーで第２の半導体層中に打ち込まれてよい。例えば、第１のドーズ量は、約０．５×１０１５から約２．５×１０１５イオン／ｃｍ２であってよく、第１の打込みエネルギーは約１６０ｋｅＶであってよい。また、第２のドーズ量は、約０．８×１０15から約５×１０１５イオン／ｃｍ２であってよく、第２の打込みエネルギーは約２６０ｋｅＶであってよい。さらに、いくつかの実施形態では、第１の伝導型のイオンが第３のドーズ量および第３の打込みエネルギーで第２の半導体層中にさらに打ち込まれることが可能である。例えば、第３のドーズ量は、約０．５×１０１５から約３．７×１０１５イオン／ｃｍ２であってよく、第３の打込みエネルギーは約３６０ｋｅＶであってよい。
他の実施形態では、第１の半導体層および第２の半導体層は、同じ材料であることが可能である。いくつかの実施形態では、第２の半導体層はアンドープ層であり得る。他の実施形態では、第２の半導体層は、第１の半導体層と同じおよび／または反対伝導型を有することが可能である。
いくつかの実施形態では、第１の半導体層および／または第２の半導体層は、エピタキシャル層であってよい。例えば、第１の半導体層は、第１のドーパント濃度を有するように基板上にエピタキシャル成長されてよい。また、第２の半導体層は、第２のドーパント濃度を有するように第１の半導体層上にエピタキシャル成長されてよい。
他の実施形態では、第１の電極はオーミックコンタクトであってよい。さらに、いくつかの実施形態では、第２の電極と打込み領域の間の横方向距離は、第２の電極と第１の電極の間の横方向距離よりも小さいことが可能である。例えば、第２の電極と打込み領域の間の横方向距離は、約１ミクロン（μｍ）未満であることが可能である。
いくつかの実施形態では、第１の電極は、第２の半導体層の打込み領域上に形成された陰極コンタクトであってよい。また、第２の電極は、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上に形成された陽極コンタクトであってよい。いくつかの実施形態では、第１の半導体層および／または第２の半導体層は、約１００ｎｍから約５００ｎｍの厚さを有することがある。
他の実施形態では、第１の電極は、第２の半導体層の打込み領域上に形成されたソース／ドレインコンタクトであってよい。また、第２の電極は、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上に形成されたゲートコンタクトであってよい。いくつかの実施形態では、ゲートコンタクトおよびソース／ドレインコンタクトは、同じ金属化プロセスで形成されることが可能である。また、いくつかの実施形態では、第２の半導体層のバンドギャップは、第１の半導体層のバンドギャップよりも大きくてよい。
本発明の他の実施形態によれば、半導体デバイスは、第１のドーパント濃度を有する第１の伝導型の第１の半導体層と、第１のドーパント濃度よりの低い第２のドーパント濃度を有する、第１の半導体層上の第２の半導体層と、第２の半導体層を貫通して延びて第１の半導体層に接触する第１の伝導型の打込みドーパントの分布を含んだ、第２の半導体層中の打込み領域と、第２の半導体層の打込み領域上の第１の電極と、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上の第２の電極とを含む。
本発明のさらなる理解を可能にするために含まれ、本出願に組み込まれ、本出願の一部を構成する添付の図面は、本発明のある実施形態を示す。
本発明の実施形態による半導体デバイスの製作を示す断面図である。 本発明の実施形態による半導体デバイスの製作を示す断面図である。 本発明の実施形態による半導体デバイスの製作を示す断面図である。 本発明の実施形態による半導体デバイスの製作を示す断面図である。 本発明の実施形態による半導体デバイスの製作を示す断面図である。 本発明の実施形態による半導体デバイスの製作を示す断面図である。 本発明のいくつかの実施形態による窒化ガリウム構造中へのシリコンの打込みについてのシミュレーション結果を示すグラフである。
これから本発明の実施形態が、以下で添付の図を参照してより完全に説明され、図では本発明の実施形態が示される。しかし、この発明は、多くの異なる形で具体化される可能性があり、本明細書で説明する実施形態に限定されるように解釈されるべきでない。それどころか、これらの実施形態は、本開示が徹底的かつ完全であり本発明の範囲を当業者に十分に伝えるように提供される。全体を通して、同様な番号は同様な要素を参照する。
理解されることであろうが、層、領域または基板のような要素が、他の要素の「上に」あると、または、他の要素の「上へ」延びていると言われるとき、その要素は、他方の要素の直ぐ上にあってもよく、または他の要素の直ぐ上へ延びてもよく、または、介在する要素も存在してもよい。対照的に、要素が、他の要素の「直ぐ上に」あると、または他の要素の「直ぐ上へ」延びると言われるとき、介在する要素は存在しない。また、理解されることであろうが、要素が、他の要素に「接続」または「結合」されると言われるとき、その要素は、他方の要素に直接接続または結合されてもよく、または介在する要素が存在してもよい。対照的に、要素が、他の要素に「直接接続」または「直接結合」されると言われるとき、介在する要素は存在しない。また、当業者によって理解されることであろうが、他の特徴に「隣接して」配置された構造または特徴につての言及は、この隣接する特徴に重なる、またはこの隣接する特徴の下にある部分を含むことができる。
また理解されることであろうが、第１、第２などの用語は、本明細書で、様々な要素を記述するために使用されることがあるが、これらの要素は、これらの用語によって限定されるべきでない。これらの用語は、１つの要素を他の要素と区別するために使用されだけである。例えば、本発明の範囲から逸脱することなしに、第１の要素は第２の要素と呼ばれる可能性があり、同様に、第２の要素は第１の要素と呼ばれる可能性がある。
さらに、「より下の」または「下の」および「より上の」または「上の」などの相対的な用語が、図に示されるように他の要素に対する１つの要素の関係を記述するために本明細書で使用される場合がある。理解されることであろうが、相対的な用語は、図に示された位置付けのほかに、デバイスの異なる位置付けを包含する意図である。例えば、１つの図のデバイスがひっくり返されると、他の要素の「より下の」側にあると記述された要素は、そのとき、他の要素の「より上の」側に位置付けされるだろう。したがって、「より下の」という例示の用語は、図の特定の位置付けに依存して、「より下の」と「より上の」の両方の位置付けを包含することができる。同様に、１つの図のデバイスがひっくり返されると、そのとき、他の要素「の下の」または「の真下の」と記述された要素は、他の要素「の上に」位置付けされるだろう。したがって、「の下の」または「の真下の」という例示の用語は、上と下の両方の位置付けを包含することができる。
本明細書において本発明の説明で使用される専門用語は、特定の実施形態だけを説明する目的のためであり、本発明を限定する意図でない。本発明の説明および添付の特許請求の範囲で使用されるとき、単数形の「１つの（ａ、ａｎ）」および「その（ｔｈｅ）」は、文脈が明らかに違うように示さない限り、複数形も含む意図である。また理解されることであろうが、本明細書で使用されるような用語「および／または（ａｎｄ／ｏｒ）」は、関連列挙された要素の１つまたは複数の可能な組合せをどれでもすべて参照し、かつ包含する。さらに理解されることであろうが、用語「備える（ｃｏｍｐｒｉｓｅｓ）」および／または「備えている（ｃｏｍｐｒｉｓｉｎｇ）」は、本明細書で使用されるとき、述べられた特徴、完全体、ステップ、作業、要素、および／または部品の存在を明示するが、１つまたは複数の他の特徴、完全体、ステップ、作業、要素、部品および／またはそれらのグループの存在または追加を排除しない。
本発明の実施形態は、本明細書で、本発明の理想化された実施形態（および中間構造）の模式的な図示である断面図を参照して説明される。図面の層および領域の厚さは、はっきりさせるために誇張されていることがある。その上、例えば製造技術および／または公差の結果としての図示の形からの変化は、予想されることである。したがって、本発明の実施形態は、本明細書に図示された領域の特定の形に限定されるように解釈されるべきでなく、例えば製造に起因する形のずれを含むものとする。例えば、長方形として図示された打込み領域は、一般に、打込み領域から非打込み領域への不連続な変化ではなく、縁部に、丸くなった、または湾曲した特徴および／または打込み濃度の勾配を有している。同様に、打込みによって形成された埋込み領域は、埋込み領域と打込みが行われた表面との間の領域にいくらかの打込みを生じさせる可能性がある。したがって、図に示された領域は、本質的に模式的なものであり、これらの領域の形は、デバイスの領域の実際の形を図示する意図でなく、さらに、本発明の範囲を限定する意図でない。
特に定義されない限り、本明細書で使用されるすべての用語（技術的および科学的用語を含んだ）は、本発明が属する当業者によって一般的に理解されるのと同じ意味を有する。さらに理解されることであろうが、本明細書で使用される用語は、本明細書および関連技術の背景での意味と一致した意味を有するものとして解釈されるべきであり、本明細書でそのようにはっきりと定義されなければ、理想化された意味、または過度に形式的な意味で解釈されないものとする。
本発明のいくつかの実施形態は、ＩＩＩ族窒化物ベースのデバイスで使用するのに特に申し分なく適している可能性がある。本明細書で使用されるとき、「ＩＩＩ族窒化物」という用語は、窒素と周期律表のＩＩＩ族の元素、通常アルミニウム（Ａｌ）、ガリウム（Ｇａ）、および／またはインジウム（Ｉｎ）との間で形成されるような半導体化合物を意味する。また、この用語は、ＡｌＧａＮおよびＡｌＩｎＧａＮのような三元および四元化合物も意味する。当業者によってよく理解されるように、ＩＩＩ族元素は窒素と結合して、二元（例えば、ＧａＮ）、三元（例えば、ＡｌＧａＮ、ＡｌＩｎＮ）、および四元（例えば、ＡｌＩｎＧａＮ）化合物を形成することができる。これらの化合物は、すべて、１モルの窒素が合計１モルのＩＩＩ族元素と結合される実験式を有している。したがって、ＡｌｘＧａ１−ｘＮのような式が、ここで０≦ｘ≦１であり、これらの化合物を記述するために使用されることが多い。
本発明のいくつかの実施形態は、より低伝導度の半導体層を貫通して延びてより高伝導度の埋込み半導体層に対するオーミックコンタクトを容易にする打込み領域を形成する方法を提供する。より詳細には、より低伝導度の半導体層を貫通して延びてより高伝導度の半導体層に接触する打込み領域を形成するように、より低伝導度の半導体層中にイオンが打ち込まれる。
本発明のいくつかの実施形態による打込み領域を利用することができる構造は、高電子移動度トランジスタ（ＨＥＭＴ）などの、比較的高バンドギャップ障壁層の下に埋め込まれた伝導チャネル層を含むことができる。本発明の実施形態を利用することができるＧａＮベースのＨＥＭＴの適切な構造は、例えば、同一の譲受人に譲渡された特許文献１および、「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」に関する２００１年７月１２日に出願され２００２年６月６日に公開された特許文献２、「GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」に関する２００１年５月１１日に出願された特許文献３、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の２００２年１１月１４日に公開されたＳｍｏｒｃｈｋｏｖａらの特許文献４、「NITRIDE-BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON-ETCHED CONTACT RECESSES」に関する２００３年７月１１日に出願された特許文献５、および「SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAME」に関する２００５年１２月１３日に出願された特許文献６に記載されており、これらの開示は、これによってその全体が参照して本明細書に組み込まれる。
本発明のいくつかの実施形態による打込み領域を利用することができる特定の構造は、低伝導層および／または絶縁層の下に埋め込まれた高伝導層を含み得る。例えば、ｎ＋／ｎ−金属−半導体（Ｍ−Ｓ）ダイオードは、アンドープまたは低ドープｎ−層を高伝導ｎ＋層の上に含むことができる。ｎ−層は、優れたショットキ動作を実現することができ、さらに陽極と高伝導ｎ＋層の間に所定の距離を設けることができる。しかし、高伝導埋込みｎ＋層の陰極コンタクトを形成することは、ｎ−層を貫通する凹部を作ることを必要とする可能性があり、このような凹部を作ることは、ｎ−層とｎ＋層の両方が同じ材料から形成されるとき困難でありおよび／または再現性がない可能性がある。したがって、本発明のいくつかの実施形態では、ｎ−層を貫通して延びて高伝導埋込みｎ＋層のオーミックコンタクトを形成する打込み領域を形成するように、ｎ−層にイオンが打ち込まれる。
本発明のいくつかの実施形態による構造の製作が、図１Ａ〜１Ｆに模式的に示されている。図１Ａに見られるように、窒化物ベースのデバイスが形成されてもよい基板１０が用意される。本発明の特定の実施形態では、基板１０は、例えば４Ｈポリタイプの炭化珪素であってもよい半絶縁性炭化珪素（ＳｉＣ）基板であり得る。他の炭化珪素候補のポリタイプには、３Ｃ、６Ｈ、および１５Ｒポリタイプがある。用語「半絶縁性」は、絶対的な意味ではなく相対的な意味で使用される。本発明の特定の実施形態では、炭化珪素バルク結晶は、室温で約１×１０５Ω−ｃｍ以上の抵抗率を有する。
随意の緩衝層、核形成層および／または遷移層（図示されない）が基板１０上に形成されてもよい。例えば、ＡｌＮ緩衝層が、炭化珪素基板とデバイスの残り部分との間に適切な結晶構造遷移を実現するように形成されてもよい。さらに、例えば、「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS」という名称の同一の譲受人に譲渡された特許文献７、および「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTOR」という名称の２００１年１２月３日に出願された特許文献８に記載されているように、歪み平衡遷移層がまた形成されてもよい。これらの開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。
炭化珪素は、ＩＩＩ族窒化物デバイス用の非常に一般的な基板材料であるサファイア（Ａｌ２Ｏ３）よりもＩＩＩ族窒化物に対して遥かに近い結晶格子整合を有する。より近い格子整合のために、結果として、一般にサファイア上で利用可能なものよりも高品質のＩＩＩ族窒化物膜が生じる。炭化珪素は、また、非常に高い熱伝導度を有するので、炭化珪素上のＩＩＩ族窒化物デバイスの全出力電力は、一般に、サファイア上に形成された同じデバイスの場合のように基板の熱放散によって制限されない。また、半絶縁性炭化珪素基板を利用できることで、デバイス分離および寄生キャパシタンス減少が可能になる可能性がある。適切なＳｉＣ基板は、例えば本発明の譲受人であるノースカロライナ州ダラムのＣｒｅｅ Ｉｎｃ．によって製造され、製造方法は、例えば、特許文献９、１０、１１、および１２に記載されており、これらの開示は、その全体が参照して本明細書に組み込まれる。同様に、ＩＩＩ族窒化物のエピタキシャル成長の技術は、例えば、特許文献１３、１４、１５および１６に記載されており、これらの開示は、また、その全体が参照して本明細書に組み込まれる。
炭化珪素が基板材料として使用されてもよいが、本発明の実施形態は、サファイア、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰおよび同様なものなどの任意の適切な基板を利用することができる。いくつかの実施形態では、適切な緩衝層も形成される場合がある。さらに、いくつかの実施形態では、基板は、エピタキシャル成長の後で取り除かれる場合があり、エピタキシャル層は担体基板に接合される場合がある。
図１Ａを参照すると、比較的高伝導度の半導体層が、例えばチャネル層２０として、基板１０上に形成される。チャネル層２０は、所望の伝導型および／またはドーパント濃度を有するように基板１０上にエピタキシャル成長されてもよい。例えば、いくつかの実施形態では、チャネル層２０は、約１×１０１９イオン／ｃｍ３のドーパント濃度を有するｎ型層であることがある。チャネル層２０は、また、上で説明されたように緩衝層、遷移層、および／または核形成層を使用して基板１０上に堆積されてもよい。チャネル層２０および／または緩衝層、核形成層および／または遷移層は、ＭＯＣＶＤによって、またはＭＢＥもしくはＨＶＰＥなどの当業者に知られている他の技術によって堆積されてもよい。本発明のいくつかの実施形態では、チャネル層２０は、ＡｌｘＧａ１−ｘＮ、ここで０≦ｘ＜１、などのＩＩＩ族窒化物層である場合がある。本発明のある実施形態では、ｘ＝０であり、チャネル層２０がＧａＮであることを示している。チャネル層２０は、また、ＩｎＧａＮ、ＡｌＩｎＧａＮまたは同様なものなどの他のＩＩＩ族窒化物層であってもよい。
さらに図１Ａを参照すると、以下で表面層２２と呼ばれるより低伝導度の半導体層が、チャネル層２０上に形成される。表面層２２は、チャネル層２０のドーパント濃度よりも低いドーパント濃度を有する。表面層２２は、所望の伝導型および／またはドーパント濃度を有するようにチャネル層２０上にエピタキシャル成長されてもよい。例えば、表面層２２は、アンドープ（「故意でなくドープされた」）層であってもよく、および／またはチャネル層２０と同じおよび／または反対伝導型を有してもよい。本発明のいくつかの実施形態では、表面層２２はまた、ＡｌｘＧａ１−ｘＮ、ここで０≦ｘ＜１、などのＩＩＩ族窒化物層である。表面層２２は、また、ＩｎＧａＮ、ＡｌＩｎＧａＮまたは同様なものなどの他のＩＩＩ族窒化物層であってもよい。さらに、チャネル層２０および表面層２２は、同じ材料から形成されてもよい。
したがって、本発明のいくつかの実施形態では、チャネル層２０および表面層２２は、例えば、金属−半導体またはショットキダイオードで使用するための低伝導および／または絶縁層の下に埋め込まれた高伝導層を形成し得る。例えば、チャネル層２０は、約１×１０１９イオン／ｃｍ３以上のドーパント濃度を有する高濃度ドープｎ型ＧａＮ層であることが可能であり、表面層２２は約１×１０１９イオン／ｃｍ３未満のドーパント濃度を有する低濃度ドープまたはアンドープｎ型ＧａＮ層であることが可能である。チャネル層２０および／または表面層２２は、約１００ｎｍから約５００ｎｍの厚さに形成されてもよい。したがって、表面層２２は、その後のプロセスで形成される電極３２に対して制御可能なショットキコンタクトを生成することができる。
本発明の他の実施形態では、チャネル層２０および表面層２２は、例えばＨＥＭＴデバイスで使用するために、チャネル層と表面層の間の界面にヘテロ接合を形成するように選ばれる場合がある。そのため、チャネル層２０は、表面層２２のバンドギャップよりも小さなバンドギャップを有してよく、この表面層２２は、ＨＥＭＴデバイスの障壁層に対応する可能性がある。チャネル層２０は、また、表面層２２よりも大きな電子親和力を有する場合がある。チャネル層２０は、ＧａＮ、ＡｌＧａＮまたは同様なものの超格子および／または組合せなどの多層構造を含む場合がある。表面層２２は、ＡｌＧａＮ、ＡｌＩｎＧａＮおよび／またはＡｌＮまたはこれらの層の組合せを含む場合がある。本発明のいくつかの実施形態では、表面層２２のアルミニウム濃度は約１０％よりも高い。しかし、本発明の他の実施形態では、表面層２２は、約５％と約１００％の間のアルミニウム濃度を有するＡｌＧａＮを含む場合がある。表面層２２がオーミックコンタクト金属の下に埋め込まれたとき分極効果によってチャネル層２０と表面層２２の間の界面にかなりのキャリア濃度を誘起するように、表面層２２は、十分に厚くてもよく、十分に高いＡｌ組成およびドーピングを有してもよい。また、表面層２２は、表面層２２と保護層２４（図１Ｂに示されるような）の間の界面に堆積されたイオン化不純物によるチャネル中の電子の散乱を減少させるだけ、または最小限にするだけ十分に厚くてもよい。ある実施形態では、チャネル層２０は、アンドープである場合があり、約２ｎｍを超える厚さに成長され得る。また、表面層２２は、アンドープであってもよく、ｎ型ドーパントをドープされてもよく、さらに約０．１ｎｍから約１０ｎｍの厚さに成長されてもよい。しかし、表面層２２は、その中でクラッキングまたは実質的な欠陥形成が生じるほど厚くてはならない。本発明のいくつかの実施形態で使用するのに適したＨＥＭＴ構造は、２００５年１２月１３日に出願された「SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAME」という名称の同一の譲受人に譲渡された特許文献６にさらに説明されており、この開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。
ここで図１Ｂを参照すると、保護層２４が表面層２２上に形成される。保護層２４は、窒化珪素（ＳｉｘＮｙ）、二酸化珪素（ＳｉＯ２）および／または酸窒化珪素（ＳｉＯＮ）などの他の適切な保護材料であってもよい。理解されることであろうが、用語「ＳｉｘＮｙ」、「ＳｉＮ」および「窒化珪素」は本明細書では、化学量論的窒化珪素と非化学量論的窒化珪素の両方を意味するように交換可能に使用される。また、他の材料が保護層２４に利用されてもよい。例えば、保護層２４は、また、酸化マグネシウム、酸化スカンジウム、酸化アルミニウムおよび／または酸窒化アルミニウムを含み得る。さらに、保護層２４は、均一組成および／または不均一組成の単層または多層であってもよい。保護層２４の材料は、適切な界面特性を有する可能性がり、さらに比較的高温に耐えることができる。さらに、いくつかの実施形態では、保護層２４は、下にある表面層２２を著しく損傷することなしに除去可能であってよい。
一般に、保護層２４は、比較的高い破壊電界強度を有し、かつ表面層２２のような下にあるＩＩＩ族窒化物層との界面に比較的小さな界面トラップ密度を生成する誘電体層であってもよい。保護層２４は、表面層２２の材料に対して高いエッチング選択性を有してもよいが、表面層２２の材料に対して反応性であってはいけない。さらに、保護層２４は、比較的低レベルの不純物を有してもよい。例えば、保護層２４は、比較的低レベルの水素および、酸素、炭素、フッ素および塩素などの他の不純物を有してもよい。さらに、その後のプロセスステップで使用される高アニール温度に耐えるために、保護層２４は、比較的高温（例えば、＞１０００℃）で安定である可能性がある。
本発明の特定の実施形態では、保護層２４はＳｉＮである。ＳｉＮは、例えば、低圧化学気相成長（ＬＰＣＶＤ）および／または金属−有機化学気相成長（ＭＯＣＶＤ）によって形成されてよい。ＳｉＮ層は、化学量論的であってもよい（すなわち、材料中の珪素と窒素の比が約３：４である）。ＳｉＮ層の化学量論は、例えば、ＣＶＤプロセスにおいてＳｉＨ４およびＮＨ３ソースガスの相対流量を調節することによって、調節されてもよい。さらに、比較的高温で形成されるとき、ＣＶＤ成長ＳｉＮは化学量論的である傾向がある。
ＳｉＮ層の化学量論は、この層の屈折率にも影響を及ぼすことがある。本発明のある実施形態では、ＳｉＮ保護層２４は、波長６３３ｎｍで約１．６から約２．２の屈折率を有する場合がある。特定の実施形態では、ＳｉＮ保護層２４の屈折率は、偏光解析法で測定されるように１．９８±０．０５である。化学量論的ＳｉＮは、また、緩衝酸化物エッチング（ＢＯＥ）でのエッチング速度によって特徴付けられることが可能である。例えば、化学量論的ＳｉＮのＢＯＥでのエッチング速度は、ほぼゼロである（すなわち、約１ナノメートル／分未満）。
いくつかの実施形態では、保護層２４はＳｉＯ２であってよい。ＳｉＯ２は、ＬＰＣＶＤおよび／またはＭＯＣＶＤで形成でき、化学量論的であることが可能である。本発明のある実施形態では、ＳｉＯ２保護層は、波長６３３ｎｍで約１．３６から約１．５６の屈折率を有する場合がある。特定の実施形態では、ＳｉＯ２保護層の屈折率は、偏光解析法で測定されるように１．４６±０．０３である。
保護層２４が窒化珪素を含むとき、保護層２４は、表１に示されたレベル以下の不純物レベルを有する場合があり、これは、Ｃｓイオンビームを用いた二次イオン質量分析（ＳＩＭＳ）によって測定される。
Figure 2013179337
保護層２４は、表面層２２上に一面に形成されてもよい。一般に、保護層２４は、約１００ｎｍの範囲の厚さを有することが可能であるが、また他の厚さの層が利用されてもよい。例えば、保護層２４は、その後の不純物活性化アニール中に下にある層を保護するように十分に厚くなければならない。そのような目的のためには、２または３単分子層程度の薄い層で十分である可能性がある。しかし、一般に、保護層２４は、約１０ｎｍから約５００ｎｍの厚さを有することになろう。
保護層２４は、２００５年１１月２３日に出願された「GROUP III NITRIDE SEMICONDUCTOR DEVICES WITH SILICON NITRIDE LAYERS AND METHODS OF MANUFACTURING SUCH DEVICES」という名称の特許文献１７に記載された高純度ＳｉＮ層などの高純度窒化物（ＨＰＮ）層を含んでもよく、この開示は、あたかも本明細書に完全に示されたかのように参照して本明細書に組み込まれる。特に、本発明のある実施形態に従って、インサイチュ（ｉｎ−ｓｉｔｕ）成長ＳｉＮ保護層２４は、比較的高温（例えば、約７００℃より上）で成長される場合がある。特定の実施形態では、ＳｉＮ層は、約９００〜１０００℃の範囲の温度で成長される場合がある。そのような高温成長によって、また、ＳｉＮ層中およびＩＩＩ族窒化物層とＳｉＮ層の間の界面の不純物レベルを減少させることが容易になる可能性がある。さらに、高成長速度が使用されてもよく、高成長速度によって、ＳｉＮ層中に取り込まれる背景反応炉不純物のレベルを減少させることが容易になる可能性がある。例えば、本発明のある実施形態では、ＳｉＮ層は、少なくとも約０．２ミクロン／時の成長速度で成長される場合がある。ある特定の実施形態では、成長速度は約２ミクロン／時である場合がある。
インサイチュでＳｉＮ層を形成することによって、最上部ＩＩＩ族窒化物層の上面および／またはＳｉＮ層自体に取り込まれる不純物のレベルが減少することもある。特に、デバイスが反応炉から取り出され、ＳｉＮ層が、例えばスパッタリングまたはＰＥＣＶＤのようなＭＯＣＶＤ後成長プロセスによって形成されるとき、いくつかの異なるメカニズムで不純物が導入される可能性がある。例えば、特許文献１８に詳細に述べられているように、ＩＩＩ族窒化物層の成長中にＭＯＣＶＤ反応炉中に水素が存在すると、成長に続く反応炉の冷却中に水素がＩＩＩ族窒化物層中に混ざる傾向がある可能性がある。同様に、反応炉から取り出して直ぐデバイスを雰囲気にさらすと、酸素原子の取り込みが可能になる可能性があり、さらに、デバイスの取扱いおよび／またはデバイスの化学洗浄の結果として、特にデバイスの外面に隣接した様々な他の不純物が取り込まれる可能性がある。また、ＳｉＮ保護／不動態化層の堆積より前にウェットエッチング、電極堆積、アニールステップ、その他のような成長後処理が行われると、不純物も添加される可能性がある。この不純物は、望ましくないおよび／または制御／再現し難いやり方で、ＩＩＩ族窒化物層とＳｉＮ層の間の界面の表面状態を変える可能性がある。例えば、不純物の存在は、ＳｉＮ層と下にあるＩＩＩ族窒化物層の間の界面でのトラッピングを増加させることができ、それによって、チャネルのシート抵抗を高くする。
本発明のある実施形態では、高純度シラン（ＳｉＨ４）が、ＳｉＮ層の成長でソースガスとして使用される場合がある。当業者には知られているように、シランは、ｎ型ドープＩＩＩ族窒化物層の成長において、珪素ドーパントのソースとしてしばしば使用される。一般に、希釈シランガスは、純粋シランよりも高価でなくかつ使用し易いので、そのような用途で使用されるが、純粋シランは非常に燃えやすい可能性がある。そのような純粋シランを使用することで、例えば、ＩＩＩ族窒化物層とＳｉＮ層の間の界面および／またはＳｉＮ層中の不純物のレベルを減少させることが容易になる可能性があり、このことは、ある環境で、デバイスの性能および／または再現性を改善する可能性がある。特に、より高品質の（すなわち、より純粋な）ＳｉＮ層は、絶縁層の本体中のトラッピングを減少させるか最小限にするのに役立ち、それによってより高い破壊臨界電界を実現する可能性がある。そのような純粋シランガスソースが反応炉に関係して含まれるとき、例えばｎ型ドープまたはコドープＩＩＩ族窒化物層の成長中に希釈シランガスがドーパントガスソースとして使用可能であるように、希釈シランソースも含むことがいっそう望ましい可能性がある。
さらに図１Ｂを参照すると、マスク２５が保護層２４上に形成される。マスク２５は、フォトレジストまたは、ＳｉＮおよび／またはＳｉＯ２などの任意の他の適切なマスク材料を含むことができる。マスクは、打込みイオンを阻止するように選ばれた厚さを有してもよい。例えば、保護層２４がＳｉＮを含むとき、マスク２５はＳｉＯ２のような酸化物を含んでもよく、逆に、保護層２４がＳｉＯ２のような酸化物を含むとき、マスクはＳｉＮを含んでもよい。
保護層２４の表面部分２４Ａを露出させるようにマスク２５に窓が開けられ、打込みイオンの少なくとも一部が保護層２４を貫通して打ち込まれて表面層２２中で静止するように、不純物イオン２７がこの窓を通して保護層２４中に打ち込まれる。さらに、打込みイオンの一部は、チャネル層２０中で静止するようになってもよい。打込みイオンは、保護層２４とチャネル層２０の間の表面層２２中にピークドーパント濃度を有する分布プロファイルを形成してもよい。しかし、打込みピークは、また、保護層２４と表面層２２の間の界面２９から離れて（すなわち、上または下に）形成されてもよい。したがって、図１Ｃに示されるように、打込み領域３１は、表面層２２を貫通して延びてチャネル層２０に接するように形成されてもよい。さらに、いくつかの実施形態では、打込み領域３１は、保護層２４および／またはチャネル層２０の中に少なくとも部分的に延びる場合がある。
打込み条件は、１×１０１８イオン／ｃｍ３以上のピークドーパント濃度を有する打込み領域３１を形成するように選ばれてもよい。例えば、いくつかの実施形態では、打込みのドーズ量およびエネルギーは、打込み領域３１中に約５×１０２０イオン／ｃｍ３のピークドーパント濃度を実現するように選ばれることが可能である。打込み条件は、また、表面層２２の打込み領域３１全体にわたって実質的に一様な濃度を有する打込みドーパントの分布を実現するように選ばれることが可能である。例えば、打込みプロセスは、打込み領域３１全体にわたって打込みドーパントの比較的一様なプロファイルを実現するように複数の打込みステップを含むことが可能である。したがって、打込みステップの数は、打込み領域３１がチャネル層２０に接し得るように保護層２４および／または表面層２２の厚さに依存することがある。例えば、打込みプロセスは、第１の組の打込み条件の下で行われる第１の打込みステップと、第２の組の打込み条件の下で行われる次の打込みステップとを含むことが可能である。しかし、図２を参照して以下で述べられるように、実質的に一様なドーパント濃度を有する打込み領域３１を実現するように、３つ以上の打込みステップが行われてもよい。
いくつかの実施形態では、打込みは室温で行われる場合がある。以下で述べられるように、所望のシート抵抗率を達成しおよび／または表面層２２に対する低抵抗率オーミックコンタクトの作製を可能にする打込みプロファイルを実現するように、打込みエネルギーおよび／またはドーズ量が選ばれることが可能である。窒化物ベースの層中にｎ型打込み領域３１を形成するために、打込みイオン２７は、珪素（Ｓｉ）、硫黄（Ｓ）および／または酸素（Ｏ）イオンを含んでもよい。
打込み領域３１の形成後に、打込み物は活性化アニールによって活性化されてもよい。図１Ｃに示されるように、打込み活性化アニールの前に、マスク２５は、例えばフォトレジスト剥離および／またはエッチングプロセスによって除去されてもよい。しかし、活性化アニールは、保護層２４が所定の位置にある状態で行われてもよい。特に、保護層２４は、アニール中に表面層２２を保護する可能性がある。いくつかの実施形態では、保護層２４は、表面層２２上にさらに残っていて、完成デバイスで表面層２２の不動態化層として作用することがある。
活性化アニールは、例えばＮ２および／またはＡｒを含んだ不活性雰囲気中で行われてもよい。保護層２４がＳｉＮを含むとき、アニール雰囲気は、約０．１ｍｂａｒから１０００ｍｂａｒの範囲のＮＨ３の分圧を含んでもよい。より詳細には、ＮＨ3は、約１０〜１００ｍｂａｒの圧力を有してもよい。特に、ＮＨ３は約９０ｍｂａｒの圧力を有してもよい。ＮＨ３は、ＳｉＮ保護層２４の分解を減少させるのに役立つ可能性がある。活性化アニールは、打込みドーパントイオンを活性化するのに十分あるが、下にある半導体層すなわち表面層２２が劣化する温度よりも低い温度で行われてもよい。高温プロセスステップ中に保護層２４が存在することで、別のやり方では高温アニールで生じる可能性のある、表面層２２を含んだ下にあるエピタキシャル層の損傷が抑制される可能性がある。例えば、表面層２２がＡｌＧａＮを含む場合、活性化アニールは、１０００℃を超える温度で行われてもよい。さらに、表面層２２がＧａＮを含む場合、保護層２４は、表面層２２上にＡｌＧａＮ層を、さらにＡｌＧａＮ層上にＨＰＮ層を含んでもよい。したがって、本発明のいくつかの実施形態では、保護層２４は多層構造である場合がある。
いくつかの実施形態では、活性化アニールは、約１０００℃から約１３００℃の温度で行われる場合がある。活性化アニールは、インサイチュでおよび／または別個のアニールチャンバ中で行われる場合がある。活性化アニールは、アニール温度に依存して、少なくとも約３０秒以上行われる場合がある。例えば、約１３００℃のラピッドサーマルアニーリング（ＲＴＡ）が約３０秒間行われることがあり、約１０００℃での炉アニールが約３０分間行われることがある。活性化時間および温度の特定の選択は、関係のある材料の型および使用される特定の打込み条件に依存して変化する可能性がある。特定の実施形態では、アニール時間は、約３０秒から約３０分の範囲である場合がある。
ここで図１Ｄを参照すると、第２のマスク３５が保護層上に形成され、打込み領域３１上に電極を形成するために、保護層２４に窓が開けられる。窓は、表面層２２に対して低損傷なエッチングを使用して形成されて、表面層２２の下層打込み領域３１が露出されることが可能である。低損傷エッチング技術の例には、誘導結合プラズマまたは電子サイクロトロン共鳴（ＥＣＲ）または、プラズマに対してＤＣ成分のない下流プラズマエッチングなどの、反応性イオンエッチング以外のエッチング技術がある。ＳｉＯ２保護層２４の場合、低損傷エッチングは、緩衝フッ化水素酸を用いたウェットエッチングであってもよい。エッチング停止層に対するＳｉＮおよび／またはＳｉＯ2の選択エッチング、これに続くエッチング停止層の低損傷除去も行われてよい。ＳｉＮ保護層２４の場合、ＳｉＯ2がエッチング停止層として使用されてもよい。そのような実施形態では、保護層２４は、ＳｉＮおよび／またはＳｉＯ2層ならびにエッチング停止層を含み得る。したがって、先に言及したように、保護層２４は複数の層を含むことがある。
表面層２２の露出された打込み領域３１上に、例えば蒸着によって、金属が堆積されて電極が形成されることがあり、この電極が図１Ｄにオーミックコンタクト３０として示されている。本明細書で使用されるとき、「オーミックコンタクト」という用語は、約１Ω−ｍｍ以下の接触抵抗を有する非整流性コンタクトを意味する。オーミックコンタクト３０用の適切な金属には、Ｔｉ、Ｓｉ、Ｎｉ、Ａｕ、Ａｌ、Ｔａ、Ｍｏ、ＴｉＮ、ＷＳｉＮ、および／またはＰｔがある可能性がある。堆積された金属をアニールしてオーミックコンタクトを形成することが要求される場合には、オーミックコンタクト３０が保護層２４の窓よりも小さいようにパターン形成されるように（図１Ｅに示されように）、別個のリソグラフィステップが行われてもよい。これによって、オーミックコンタクト３０の縁が、保護層２４から間隔をあけて配置され得る。例えば、オーミックコンタクト３０の縁は、約０．１から約０．２μｍの範囲の距離を保護層２４からあけて配置され得る。オーミックコンタクト３０は、オーミックコンタクト金属の形成およびパターン形成における位置合せ不良公差を可能にするように十分大きな距離を保護層２４からあけて配置されることが可能である。オーミックコンタクト金属が保護層２４に接触する場合、その後の加熱ステップ中に金属が保護層２４中に拡散する可能性があり、このことで、その後に形成された電極３２とオーミックコンタクト３０の間に短絡が生じることがある。オーミックコンタクト３０と保護層２４の間のギャップは、保護層２４の保護目的を駄目にするほど（および、それによって、デバイスの性能を実質的に低下させるほど）大きくてはならないが、保護層２４に対するオーミック材料のランダム接触のおそれがあるほど小さくてはならない。したがって、例えば、本発明のある実施形態では、オーミックコンタクト３０の縁と保護層２４の間のギャップは、約０．１μｍから約０．５μｍであることになろう。
いくつかの実施形態では、堆積金属は、オーミックコンタクト３０を形成するように比較的高温でアニールされる場合がある。例えば、このアニールは、Ｎ２またはＡｒのような不活性ガスの雰囲気中での約９００℃を超える温度のアニールであることがある。オーミックコンタクトアニールの使用によって、オーミックコンタクト３０の抵抗は、比較的高い抵抗から約１Ω−ｍｍ以下に減少することがある。打込み活性化アニールの場合のように、高温プロセスステップ中に保護層２４が存在することで、別のやり方ではそのようなステップで生じる可能性のある表面層２２の損傷が抑制される可能性がある。したがって、例えば、高温オーミックコンタクトアニール後に電極３２が形成され得る領域２１のシート抵抗は、成長されたまま（すなわち、コンタクトアニールの前）の領域２１のシート抵抗と実質的に同じである可能性がある。
しかし、理解されることであろうが、先に形成されたように表面層２２中に打込み領域３１が存在することによって、表面層にオーミックコンタクトを形成するために、堆積金属をアニールする必要がない可能性がある。すなわち、金属は、堆積されたままでオーミックである可能性がある。コンタクトアニールが必要でない可能性があるので、オーミックコンタクト３０の金属が保護層２４に接触することは許容できる可能性がある。したがって、本発明のいくつかの実施形態では、オーミックコンタクト３０が保護層２４から間隔をあけて配置されることを保証するために、別のやり方では必要である可能性のあるリソグラフィステップは、表面層２２への不純物の打込みの結果としてなくすることができる。
さらに、オーミックコンタクト３０は打込み領域３１上に形成されるので、オーミックコンタクト３０は、非打込み領域上に形成されたオーミックコンタクトよりも小さな抵抗率を有する可能性がある。したがって、本発明のいくつかの実施形態により形成されたデバイスのオン抵抗は、減少する可能性がある。
図１Ｅは、表面層２２の領域２１上に電極３２を形成することを示す。マスク（示されない）は、オーミックコンタクト３０および保護層２４上に形成され、さらに保護層２４の部分を露出させる窓を形成するようにパターン形成される。次に、保護層２４を貫通して凹部または開口が形成されて、表面層２２の部分２１が露出される。凹部は、先に説明されたように低損傷エッチングプロセスを使用して形成される。オーミックコンタクト３０がソース／ドレインコンタクトを形成する特定の実施形態では、凹部、したがってこの凹部に形成されるゲートコンタクト３２がドレインコンタクトよりもソースコンタクトに近くなるように、凹部はソースコンタクトとドレインコンタクトの間で片寄っていてよい。
図１Ｅに示されるように、電極３２は、凹部に形成されて表面層２２の露出部分２１に接触する。例えば、オーミックコンタクト３０がソース／ドレイン領域である場合、電極３２は、ＨＥＭＴデバイスを形成するための「Ｔ」ゲートであることが可能であり、さらに、従来の製作技術を使用して製作されることが可能である。あるいは、オーミックコンタクト３０が陰極コンタクトである場合、電極３２は、ショットキダイオードを形成するための陽極コンタクトであることがある。適切な電極材料は、表面層２２の組成に依存する可能性がある。しかし、ある実施形態では、窒化物ベースの半導体材料に対してショットキコンタクトを作ることができる従来の材料、例えばＮｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗおよび／またはＷＳｉＮ、が使用される場合がある。望ましくない可能性があるが、保護層２４と電極３２の間の小さなギャップが、例えば、低損傷エッチングの異方性の結果として生じることがあり、このことで、保護層２４と電極３２の間に表面層２２の露出部分が生じることがある。
オーミックコンタクト３０が陰極コンタクトであるいくつかの実施形態では、陽極コンタクト３２と表面層２２の打込み領域３１との間の横方向距離ΔＩが、陽極コンタクト３２と陰極コンタクト３０の間の横方向距離ΔＣよりも小さくなるように、電極３２は、表面層２２の非打込み部分上に陽極コンタクトとして形成され得る。例えば、陽極コンタクト３２と打込み領域３１の間の横方向距離ΔＩは、約１ミクロン（μｍ）未満である場合がある。したがって、打込み領域３１を陽極３２により近く形成することによって、金属−半導体ダイオードの直列抵抗が減少される可能性がある。さらに、打込み領域３１に実現された減少したコンタクト抵抗のために、陰極３０は、ダイオードの直列抵抗を増加させることなしに陽極３２からより遠く離れて形成されてもよい。
同様に、オーミックコンタクト３０がＨＥＭＴデバイスのソース／ドレインコンタクトである場合、コンタクト抵抗の減少によって、デバイスのオン抵抗を増加させることなしにドレイン−ソース間隔の増加が可能になる可能性がある。このことは、例えばＲＦ電力スイッチ、リミッタ、およびカスコードセルを含んだ低オン抵抗を必要とする他の用途だけでなく、ミリメートル波周波数での電力増幅器の性能を改善するのに役立つ可能性がある。
いくつかの実施形態では、オーミックコンタクト３０はアニールされる必要がない可能性があるので、単一金属化ステップで同じ金属を使用してオーミックコンタクト３０および電極３２を形成することができることがある。例えば、Ｔｉ、Ｓｉ、Ｎｉ、Ａｕ、Ａｌ、Ｔａ、Ｍｏ、ＴｉＮ、ＷＳｉＮ、および／またはＰｔは、打込み領域３１から間隔をあけて配置された表面層２２の非打込み領域２１上に非オーミックコンタクト３２を形成しながら、表面層２２の打込み領域３１上に、堆積されたままのオーミックコンタクトを形成する可能性がある。
図１Ｆは、不動態化層３４の形成を示す。不動態化層は、図１Ｅの構造上に一面に堆積され得る。特定の実施形態では、不動態化層３４は、保護層２４とオーミックコンタクト３０の間のギャップ、および保護層２４とゲートコンタクト３２の間のギャップも、そのようなギャップが存在する場合には実質的に埋めるように堆積される。本発明のある実施形態では、不動態化層３４は、窒化珪素、窒化アルミニウム、二酸化珪素および／または酸窒化物であり得る。さらに、不動態化層３４は、均一および／または不均一組成の単一層または複数層であり得る。
図２は、ｎ−ＧａＮ表面層およびｎ＋ＧａＮチャネル層上にＨＰＮ保護層を含んだ構造中に打ち込まれた珪素イオンの可能な不純物プロファイルについてのシミュレーション結果を示すグラフである。図２のシミュレーション結果に示されるように、珪素イオンは、３つの打込みステップで、異なる組の打込み条件の下で前記の構造中に打ち込まれて、実質的に一様なドーパント濃度を実現した。より詳細には、シミュレーション結果は、第１の打込みステップで約０．５×１０１５から約２．５×１０１５イオン／ｃｍ２のドーズ量および約１６０ｋｅＶの打込みエネルギーで打ち込まれた珪素イオンと、第２の打込みステップで約０．８×１０１５から約５×１０１５イオン／ｃｍ２のドーズ量および約２６０ｋｅＶの打込みエネルギーで打ち込まれた珪素イオンと、第３の打込みステップで約０．５×１０１５から約３．７×１０１５イオン／ｃｍ2のドーズ量および約３６０ｋｅＶの打込みエネルギーで打ち込まれた珪素イオンとを示す。シミュレーション結果に従って、先に説明された３ステップ打込みプロセスは、約５×１０２０イオン／ｃｍ３のピーク濃度をもった実質的に一様なドーパント濃度を有する打込み領域をもたらすことができ、このことはいくつかの用途にとって望ましい可能性がある。しかし、チャネル層に接した打込み領域を形成するために、打込みステップの数は、保護層および／または表面層の厚さに依存する可能性がある。したがって、エネルギー、ドーズ量、および／または他の打込み条件の組合せは、所与の構造に対して最適化されてもよく、本明細書で説明されたそれらの組合せに限定されない。
本発明の実施形態が特定のダイオードおよびＨＥＭＴ構造を参照して本明細書で説明されたが、本発明はそのような構造に限定されるように解釈されるべきでない。例えば、依然として本発明の教示の恩恵を受けながら、追加の層がＨＥＭＴデバイスに含まれる場合がある。そのような追加の層には、例えば、非特許文献１または「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」に関する特許文献２に説明されるように、ＧａＮキャップ層がある可能性がある。これらの開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。いくつかの実施形態では、ＳｉＮのような絶縁層または比較的高品質のＡｌＮが、ＭＩＳＨＥＭＴを作りおよび／または表面を不動態化するために堆積される場合がある。追加の層には、また、１つまたは複数の組成漸変遷移層がある可能性がある。
さらに、表面層２２は、また、「GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称のＳｍｏｒｃｈｋｏｖａらの特許文献４に記載されるように複数の層を備えることができる。この開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。したがって、本発明の実施形態は、表面／障壁層を単一層に限定するように解釈されるべきでなく、例えば、ＧａＮ、ＡｌＧａＮおよび／またはＡｌＮ層の組合せを有する絶縁層を含むことができる。例えば、ＧａＮ、ＡｌＮ構造は、合金散乱を減少させるか防止するように利用される場合がある。したがって、本発明の実施形態は、ＡｌＧａＮベースの障壁層、ＡｌＮベースの障壁層、および／またはこれらの組合せなどの窒化物ベースの表面層を含むことができる。
本明細書では主に横方向ショットキダイオードおよびＨＥＭＴ構造を参照して説明したが、本発明の実施形態は、また、他の型のデバイスおよび／または材料に関連して利用される場合がある。例えば、本発明の実施形態は、「SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS」という名称の特許文献１９に記載されたデバイスなどの炭化珪素ＭＥＳＦＥＴデバイスで使用するのに特に適している可能性があり、これによって、この開示は、その全体が参照して本明細書に組み込まれる。同様に、本発明のいくつかの実施形態は、ＧａＮベースの発光デバイス（ＬＥＤ）、ＧａＡｓ／ＡｌＧａＡｓｐＨＥＭＴデバイスのようなＧａＡｓベースのデバイス、ＧａＮＪＦＥＴデバイス、ＧａＮＨＪＦＥＴデバイス、エミッタを貫通する打込みベースコンタクトを含んだヘテロ接合バイポーラトランジスタ（ＨＢＴ）、および／または成長されたままの表面特性を保存することが望ましい可能性がある他の光電子または電子ＩＩＩ族窒化物デバイスにおいて、有利に利用される可能性がある。
図面および明細書に本発明の代表的な実施形態が開示され、特定の用語が使用されたが、これらの用語は、一般的記述的な意味で使用されただけであり、限定する目的で使用されていない。

Claims (46)

  1. 半導体デバイスを製作する方法であって、
    第１の半導体層を形成するステップと、
    前記第１の半導体層の伝導度よりも低い伝導度を有する第２の半導体層を、前記第１の半導体層上に形成するステップと、
    前記第２の半導体層を貫通して延び、しかし前記第１の半導体層を完全に貫通せずに部分的に入った打込み領域を形成するように、前記第２の半導体層中にイオンを打ち込むステップと、
    前記第２の半導体層の前記打込み領域上に電極を形成するステップと、
    前記打込み領域から間隔をあけて配置された、前記第２の半導体層の非打込み領域上に非オーミックコンタクトを形成するステップと
    を含むことを特徴とする方法。
  2. 前記電極と前記非オーミックコンタクトを形成するステップは、
    前記第２の半導体層の前記打込まれた領域と前記非打込み領域の上に導電材を形成し、
    前記導電材をパターン化して、前記打込み領域の上に前記電極を、前記非打込み領域の上に前記非オーミックコンタクトを定めるステップを含むことを特徴とする請求項１に記載の方法。
  3. 前記第２の半導体層の上に保護層をさらに形成し、
    前記反保護層を貫通して前記第２の半導体層へイオンを打込むステップは、打込まれたれた領域が、前記第２半導体層全体にわたり、かつ少なくとも部分的に前記保護層中に形成されるように打込むステップを含むことを特徴とする請求項２に記載の方法。
  4. 前記イオンを打込むステップは、
    打込まれたドーパントの分布が、前記第２の半導体層の打込まれた領域全域に亘り実質的に均一な濃度をもつように、イオンを前記第２の半導体層へ打込むステップを含むことを特徴とする請求項３に記載の方法。
  5. 前記イオンを打込む前記ステップの後で、前記打込みイオンを活性化するために前記第１および第２の半導体層および前記保護層をアニールするステップをさらに含むことを特徴とする請求項４に記載の方法。
  6. 前記電極を形成する前記ステップは、前記導電材を形成する前に、さらにアニールする前記ステップの後で、前記第２の半導体層の前記打込み領域を露出させるように前記保護層に開口を形成するステップを含み、
    前記導電材は前記開口中の前記露出された打込み領域上に形成されることを特徴とする請求項５に記載の方法。
  7. 前記第１の半導体層および前記第２の半導体層は、ＩＩＩ族窒化物材料を含むことを特徴とする請求項６に記載の方法。
  8. 前記保護層は、少なくとも７００℃の温度でその場で成長した窒化物を含むことを特徴とする請求項７に記載の方法。
  9. 前記第１および第２の半導体層は、窒化ガリウム（ＧａＮ）を含み、前記保護層を形成する前記ステップは、
    アルミニウムを含むＩＩＩ族窒化物を含む第１の保護層を前記第２の半導体層上に形成するステップと、
    少なくとも７００℃の温度でその場で成長した窒化物を含む第２の保護層を、前記第１の保護層上に形成するステップと
    を含むことを特徴とする請求項８に記載の方法。
  10. 前記第１の半導体層と前記イオンを打込まれた領域は第１の伝導型であり、
    実質的に一様な濃度を有する打込みドーパントの分布を実現するように前記イオンを前記第２の半導体層中に打ち込む前記ステップは、
    第１のドーズ量および第１の打込みエネルギーで前記第１の伝導型のイオンを打ち込むステップと、
    次いで、第２のドーズ量および第２の打込みエネルギーで前記第１の伝導型のイオンを打ち込むステップとを含む
    ことを特徴とする請求項９に記載の方法。
  11. 前記第１のドーズ量は、約０．５×１０１５から約２．５×１０１５イオン／ｃｍ２を含み、前記第１の打込みエネルギーは約１６０ｋｅＶを含み、前記第２のドーズ量は、約０．８×１０１５から約５×１０１５イオン／ｃｍ２を含み、前記第２の打込みエネルギーは約２６０ｋｅＶを含むことを特徴とする請求項１０に記載の方法。
  12. 実質的に一様な濃度を有する打込みドーパントの分布を実現するように前記イオンを前記第２の半導体層中に打ち込む前記ステップは、
    前記第１の伝導型のイオンを第３のドーズ量および第３の打込みエネルギーで打ち込むステップをさらに含むことを特徴とする請求項１１に記載の方法。
  13. 前記第３のドーズ量は、約０．５×１０１５から約３．７×１０１５イオン／ｃｍ２を含み、前記第３の打込みエネルギーは約３６０ｋｅＶを含むことを特徴とする請求項１２に記載の方法。
  14. 前記保護層は、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ２）、および／または酸窒化珪素（ＳｉＯＮ）を含むことを特徴とする請求項１３に記載の方法。
  15. 前記打込みイオンは、珪素（Ｓｉ）、硫黄（Ｓ）、および／または酸素（Ｏ）を含むことを特徴とする請求項１４に記載の方法。
  16. 前記第１の半導体層および前記第２の半導体層は、同じ材料を含むことを特徴とする請求項１５に記載の方法。
  17. 前記第１の半導体層および／または前記第２の半導体層は、エピタキシャル層を含むことを特徴とする請求項１６に記載の方法。
  18. 前記電極は、オーミックコンタクトを含むことを特徴とする請求項１７に記載の方法。
  19. 前記電極は、前記第２の半導体層の前記打込み領域上の陰極コンタクトを含み、
    前記非オーミックコンタクトは、前記第２の半導体層の前記非打込み領域上の陽極コンタクトを含むことを特徴とする請求項１８に記載の方法。
  20. 前記第１の半導体層および／または前記第２の半導体層は、約１００ナノメートル（ｎｍ）から約５００ｎｍの厚さを有することを特徴とする請求項１９に記載の方法。
  21. 前記非オーミックコンタクトと前記打込み領域の間の横方向距離は、前記非オーミックコンタクトと前記電極の間の横方向距離よりも小さいことを特徴とする請求項２０に記載の方法。
  22. 前記非オーミックコンタクトと前記打込み領域の間の前記横方向距離は、約１マイクロメートル（μｍ）未満であることを特徴とする請求項２１に記載の方法。
  23. 前記電極は、前記第２の半導体層の前記打込み領域上のソース／ドレインコンタクトを含み、前記非オーミックコンタクトは、前記第２の半導体層の前記非打込み領域上のゲートコンタクトを含むことを特徴とする請求項１に記載の方法。
  24. 前記第２の半導体層のバンドギャップは、前記第１の半導体層のバンドギャップよりも大きいことを特徴とする請求項２３に記載の方法。
  25. 前記打込み領域が前記第２の半導体層中にピークドーパント濃度を有することを特徴とする請求項１に記載の方法。
  26. 半導体デバイスであって、
    第１のドーパント濃度を有する第１の半導体層と、
    前記第１のドーパント濃度よりも低い第２のドーパント濃度を有する、前記第１の半導体層上の第２の半導体層と、
    前記第２の半導体層を貫通して延び、しかし前記第１の半導体層を完全に貫通せずに部分的に入った打込みドーパントの分布を含む前記第２の半導体層中の打込み領域と、
    前記第２の半導体層の前記打込み領域上の電極と、
    前記打込み領域から間隔をあけて配置された、前記第２の半導体層の非打込み領域上の非オーミックコンタクトと
    を含むことを特徴とする半導体デバイス。
  27. 前記第１の半導体層および前記第２の半導体層は、ＩＩＩ族窒化物材料を含むことを特徴とする請求項２６に記載のデバイス。
  28. 前記第２の半導体層上に保護層をさらに含み、前記第２の半導体層上の前記保護層は、前記保護層を貫通して延び、前記第２の半導体層の前記打込み領域を露出させる開口を含み、前記電極は、前記保護層の前記開口を通して前記第２の半導体層の前記打込み領域まで延びるオーミックコンタクトを含むことを特徴とする請求項２６に記載のデバイス。
  29. 前記保護層は、少なくとも７００℃の温度でその場で成長した窒化物を含むことを特徴とする請求項２８に記載のデバイス。
  30. 前記第１および第２の半導体層は、窒化ガリウム（ＧａＮ）を含み、前記保護層は、
    前記第２の半導体層上の、アルミニウムを含むＩＩＩ族窒化物を含む第１の保護層と、
    前記第１の保護層上の、少なくとも７００℃の温度でその場で成長した窒化物を含む第２の保護層と
    を含むことを特徴とする請求項２８に記載のデバイス。
  31. 前記保護層は、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ２）、および／または酸窒化珪素（ＳｉＯＮ）を含むことを特徴とする請求項２８に記載のデバイス。
  32. 前記オーミックコンタクトは、前記保護層に直接接触していることを特徴とする請求項２８に記載のデバイス。
  33. 打込みドーパントの前記分布は、少なくとも部分的に前記保護層中に延びていることを特徴とする請求項２８に記載のデバイス。
  34. 前記電極および前記非オーミックコンタクトは、同じ材料層から形成されることを特徴とする請求項３４に記載のデバイス。
  35. 前記第１の半導体層と前記イオンを打込まれた領域は第１の伝導型であり、
    前記打込み領域は、約５×１０２０イオン／ｃｍ３のピークドーパント濃度を有することを特徴とする請求項３４に記載のデバイス。
  36. 打込みドーパントの前記分布は、前記第２の半導体層の前記打込み領域全体にわたって実質的に一様な濃度を有することを特徴とする請求項２６に記載のデバイス。
  37. 前記打込みドーパントは、珪素（Ｓｉ）、硫黄（Ｓ）、および／または酸素（Ｏ）を含むことを特徴とする請求項２６に記載のデバイス。
  38. 前記第１の半導体層および前記第２の半導体層は、同じ材料を含むことを特徴とする請求項２６に記載のデバイス。
  39. 前記電極は、オーミックコンタクトを含むことを特徴とする請求項２６に記載のデバイス。
  40. 前記電極は、前記第２の半導体層の前記打込み領域上の陰極コンタクトを含み、
    前記非オーミックコンタクトは、前記第２の半導体層の前記非打込み領域上の陽極コンタクトを含むことを特徴とする請求項２６に記載のデバイス。
  41. 前記第１の半導体層および／または前記第２の半導体層は、約１００ナノメートル（ｎｍ）から約５００ｎｍの厚さを有することを特徴とする請求項４０に記載のデバイス。
  42. 前記非オーミックコンタクトと前記打込み領域の間の横方向距離は、前記非オーミックコンタクトと前記電極の間の横方向距離よりも小さいことを特徴とする請求項２６に記載のデバイス。
  43. 前記非オーミックコンタクトと前記打込み領域の間の前記横方向距離は、約１マイクロメートル（μｍ）未満であることを特徴とする請求項４２に記載のデバイス。
  44. 前記電極は、前記第２の半導体層の前記打込み領域上のソース／ドレインコンタクトを含み、前記非オーミックコンタクトは、前記第２の半導体の前記非打込み領域上のゲートコンタクトを含むことを特徴とする請求項２６に記載のデバイス。
  45. 前記第２の半導体層のバンドギャップは、前記第１の半導体層のバンドギャップよりも大きいことを特徴とする請求項４４に記載のデバイス。
  46. 前記打込み領域が前記第２の半導体層中にピークドーパント濃度を有することを特徴とする請求項２６に記載のデバイス。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017085003A (ja) * 2015-10-29 2017-05-18 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP2017183696A (ja) * 2016-03-28 2017-10-05 エヌエックスピー ユーエスエイ インコーポレイテッドＮＸＰ ＵＳＡ，Ｉｎｃ． 抵抗率増強領域を有する半導体デバイスおよびその製造方法
JP2018056257A (ja) * 2016-09-28 2018-04-05 豊田合成株式会社 半導体装置の製造方法

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US9040398B2 (en) * 2006-05-16 2015-05-26 Cree, Inc. Method of fabricating seminconductor devices including self aligned refractory contacts
JP5183913B2 (ja) * 2006-11-24 2013-04-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US7875537B2 (en) * 2007-08-29 2011-01-25 Cree, Inc. High temperature ion implantation of nitride based HEMTs
JP5369434B2 (ja) * 2007-12-21 2013-12-18 サンケン電気株式会社 双方向スイッチ
JP5510325B2 (ja) * 2008-08-06 2014-06-04 日本電気株式会社 電界効果トランジスタ
JP5510324B2 (ja) * 2008-08-06 2014-06-04 日本電気株式会社 電界効果トランジスタの製造方法
JP5737948B2 (ja) * 2008-12-26 2015-06-17 ルネサスエレクトロニクス株式会社 ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置
US7915704B2 (en) * 2009-01-26 2011-03-29 Freescale Semiconductor, Inc. Schottky diode
JP5568891B2 (ja) * 2009-06-03 2014-08-13 日本電気株式会社 ヘテロ接合電界効果トランジスタ、その製造方法
JP2011210751A (ja) * 2010-03-26 2011-10-20 Nec Corp Ｉｉｉ族窒化物半導体素子、ｉｉｉ族窒化物半導体素子の製造方法、および電子装置
JP2012033689A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
KR20120032258A (ko) * 2010-09-28 2012-04-05 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법
US8895993B2 (en) 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
US8697505B2 (en) 2011-09-15 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor structure
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US9337332B2 (en) * 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
US10825924B2 (en) 2012-06-26 2020-11-03 Nxp Usa, Inc. Semiconductor device with selectively etched surface passivation
US10522670B2 (en) 2012-06-26 2019-12-31 Nxp Usa, Inc. Semiconductor device with selectively etched surface passivation
US9111868B2 (en) * 2012-06-26 2015-08-18 Freescale Semiconductor, Inc. Semiconductor device with selectively etched surface passivation
EP2747143A1 (en) * 2012-12-19 2014-06-25 Nxp B.V. GaN HEMTs and GaN diodes
US10164038B2 (en) 2013-01-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of implanting dopants into a group III-nitride structure and device formed
JP5940481B2 (ja) * 2013-03-22 2016-06-29 株式会社東芝 半導体装置
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9679981B2 (en) * 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9768259B2 (en) 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
TWI555209B (zh) * 2013-07-29 2016-10-21 高效電源轉換公司 具有降低的輸出電容之氮化鎵裝置及其製法
CN105556678B (zh) 2013-09-30 2018-04-10 Hrl实验室有限责任公司 具有高阈值电压和低导通电阻的常关型iii族氮化物晶体管
TWI602308B (zh) * 2013-12-17 2017-10-11 國立清華大學 蕭特基二極體元件
WO2015131846A1 (en) * 2014-03-06 2015-09-11 The Hong Kong University Of Science And Technology P-doping-free schottky-on-heterojunction light-emitting diode and high-electron-mobility light-emitting transistor
US10276712B2 (en) 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
US9601574B2 (en) * 2014-12-29 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. V-shaped epitaxially formed semiconductor layer
US9812532B1 (en) 2015-08-28 2017-11-07 Hrl Laboratories, Llc III-nitride P-channel transistor
US20170069723A1 (en) * 2015-09-08 2017-03-09 M/A-Com Technology Solutions Holdings, Inc. Iii-nitride semiconductor structures comprising multiple spatially patterned implanted species
CN108292678B (zh) 2015-11-19 2021-07-06 Hrl实验室有限责任公司 具有双栅极的iii族氮化物场效应晶体管
US10354879B2 (en) 2016-06-24 2019-07-16 Cree, Inc. Depletion mode semiconductor devices including current dependent resistance
US9917171B2 (en) * 2016-07-21 2018-03-13 International Business Machines Corporation Low-resistive, CMOS-compatible, Au-free ohmic contact to N—InP
US10249745B2 (en) * 2016-08-08 2019-04-02 Atomera Incorporated Method for making a semiconductor device including a resonant tunneling diode structure having a superlattice
KR102238369B1 (ko) * 2016-08-18 2021-04-08 레이던 컴퍼니 이온 주입을 이용한 고저항 나이트라이드 버퍼층의 반도체 물질 성장
JP6629252B2 (ja) * 2017-02-01 2020-01-15 株式会社東芝 半導体装置の製造方法
JP6834709B2 (ja) * 2017-04-03 2021-02-24 住友電気工業株式会社 窒化珪素パッシベーション膜の成膜方法及び半導体装置の製造方法
JP6327379B1 (ja) * 2017-04-03 2018-05-23 富士電機株式会社 窒化ガリウム半導体装置および窒化ガリウム半導体装置の製造方法
JP6736513B2 (ja) 2017-04-24 2020-08-05 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP6920656B2 (ja) * 2017-06-07 2021-08-18 パナソニックＩｐマネジメント株式会社 半導体電極及びそれを備えたデバイス、並びに、半導体電極の製造方法
JP7002015B2 (ja) * 2017-07-07 2022-01-20 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
CN108597997B (zh) * 2018-02-28 2021-03-23 中国电子科技集团公司第十三研究所 GaN基器件欧姆接触电极的制备方法
US11404407B2 (en) * 2018-06-22 2022-08-02 Intel Corporation Implants to enlarge Schottky diode cross-sectional area for lateral current conduction
CN109216442A (zh) * 2018-09-11 2019-01-15 苏州汉骅半导体有限公司 半导体结构制造方法
JP7056532B2 (ja) * 2018-11-29 2022-04-19 豊田合成株式会社 ｐ型ＩＩＩ族窒化物半導体の製造方法
US11476359B2 (en) * 2019-03-18 2022-10-18 Wolfspeed, Inc. Structures for reducing electron concentration and process for reducing electron concentration
GB2594308B (en) 2020-04-23 2022-06-08 X Fab Dresden Gmbh & Co Kg Semiconductor contact structures
CN111613527A (zh) * 2020-05-20 2020-09-01 南京大学 一种基于Mg离子注入与高温退火工艺实现氮化镓p型掺杂的方法
US11749726B2 (en) 2020-10-27 2023-09-05 Wolfspeed, Inc. Field effect transistor with source-connected field plate
US11502178B2 (en) 2020-10-27 2022-11-15 Wolfspeed, Inc. Field effect transistor with at least partially recessed field plate
US11658234B2 (en) 2020-10-27 2023-05-23 Wolfspeed, Inc. Field effect transistor with enhanced reliability
US11791389B2 (en) 2021-01-08 2023-10-17 Wolfspeed, Inc. Radio frequency transistor amplifiers having widened and/or asymmetric source/drain regions for improved on-resistance performance
US11869964B2 (en) 2021-05-20 2024-01-09 Wolfspeed, Inc. Field effect transistors with modified access regions
PL439368A1 (pl) 2021-10-30 2023-05-02 Instytut Wysokich Ciśnień Polskiej Akademii Nauk Unipress Sposób wytwarzania obszaru o regularnie zmiennym współczynniku załamania światła w wybranej warstwie warstwowej struktury półprzewodnikowej

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS594084A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 半導体装置の製造方法
JPS6457680A (en) * 1987-03-18 1989-03-03 Fujitsu Ltd Compound semiconductor integrated circuit device
JP2004111910A (ja) * 2002-07-25 2004-04-08 Matsushita Electric Ind Co Ltd コンタクト形成方法および半導体装置
JP2005503675A (ja) * 2001-07-23 2005-02-03 クリー　インコーポレイテッド 低順電圧で低逆電流の動作特性を有する窒化ガリウムベースのダイオード
JP2005276978A (ja) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
JP2005317843A (ja) * 2004-04-30 2005-11-10 Furukawa Electric Co Ltd:The ＧａＮ系半導体装置
JP2006024927A (ja) * 2004-06-30 2006-01-26 Interuniv Micro Electronica Centrum Vzw 半導体装置および半導体装置の製造方法
US20060019435A1 (en) * 2004-07-23 2006-01-26 Scott Sheppard Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
JP2006134935A (ja) * 2004-11-02 2006-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2006222160A (ja) * 2005-02-08 2006-08-24 Nec Corp 電界効果トランジスタ及びその製造方法
US20060226442A1 (en) * 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same

Family Cites Families (185)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3919656A (en) 1973-04-23 1975-11-11 Nathan O Sokal High-efficiency tuned switching power amplifier
US3955160A (en) 1975-04-30 1976-05-04 Rca Corporation Surface acoustic wave device
FR2465317A2 (fr) 1979-03-28 1981-03-20 Thomson Csf Transistor a effet de champ a frequence de coupure elevee
CA1145482A (en) 1979-12-28 1983-04-26 Takashi Mimura High electron mobility single heterojunction semiconductor device
US4947232A (en) 1980-03-22 1990-08-07 Sharp Kabushiki Kaisha High voltage MOS transistor
NL8103218A (nl) 1981-07-06 1983-02-01 Philips Nv Veldeffekttransistor met geisoleerde stuurelektrode.
JPS58197910A (ja) 1982-05-14 1983-11-17 Hitachi Ltd 弾性表面波素子
US4551905A (en) 1982-12-09 1985-11-12 Cornell Research Foundation, Inc. Fabrication of metal lines for semiconductor devices
JPH088350B2 (ja) 1985-04-08 1996-01-29 日本電気株式会社 半導体装置
US4755867A (en) 1986-08-15 1988-07-05 American Telephone And Telegraph Company, At&T Bell Laboratories Vertical Enhancement-mode Group III-V compound MISFETs
US4788156A (en) 1986-09-24 1988-11-29 Microwave Technology, Inc. Subchannel doping to reduce short-gate effects in field effect transistors
US5011549A (en) 1987-10-26 1991-04-30 North Carolina State University Homoepitaxial growth of Alpha-SiC thin films and semiconductor devices fabricated thereon
US4866005A (en) 1987-10-26 1989-09-12 North Carolina State University Sublimation of silicon carbide to produce large, device quality single crystals of silicon carbide
US4912064A (en) 1987-10-26 1990-03-27 North Carolina State University Homoepitaxial growth of alpha-SiC thin films and semiconductor devices fabricated thereon
US4912063A (en) 1987-10-26 1990-03-27 North Carolina State University Growth of beta-sic thin films and semiconductor devices fabricated thereon
US5411914A (en) 1988-02-19 1995-05-02 Massachusetts Institute Of Technology III-V based integrated circuits having low temperature growth buffer or passivation layers
EP0334006A1 (en) 1988-02-22 1989-09-27 Siemens Aktiengesellschaft Stacked channel heterojunction fet
US5196359A (en) 1988-06-30 1993-03-23 Texas Instruments Incorporated Method of forming heterostructure field effect transistor
DE68905107T2 (de) 1988-08-05 1993-09-16 Agfa Gevaert Nv Reproduktion von roentgenbildern mit einem photostimulierbaren leuchtstoff.
US4884001A (en) 1988-12-13 1989-11-28 United Technologies Corporation Monolithic electro-acoustic device having an acoustic charge transport device integrated with a transistor
US5204278A (en) * 1989-08-11 1993-04-20 Kabushiki Kaisha Toshiba Method of making MES field effect transistor using III-V compound semiconductor
US4946547A (en) 1989-10-13 1990-08-07 Cree Research, Inc. Method of preparing silicon carbide surfaces for crystal growth
US5053348A (en) 1989-12-01 1991-10-01 Hughes Aircraft Company Fabrication of self-aligned, t-gate hemt
US5128279A (en) 1990-03-05 1992-07-07 Vlsi Technology, Inc. Charge neutralization using silicon-enriched oxide layer
US5057897A (en) 1990-03-05 1991-10-15 Vlsi Technology, Inc. Charge neutralization using silicon-enriched oxide layer
US5210051A (en) 1990-03-27 1993-05-11 Cree Research, Inc. High efficiency light emitting diodes from bipolar gallium nitride
US5172197A (en) 1990-04-11 1992-12-15 Hughes Aircraft Company Hemt structure with passivated donor layer
US5292501A (en) 1990-06-25 1994-03-08 Degenhardt Charles R Use of a carboxy-substituted polymer to inhibit plaque formation without tooth staining
US5057564A (en) 1990-07-23 1991-10-15 Exxon Research And Engineering Company Cyclic carbonyl containing polymers
US5236547A (en) * 1990-09-25 1993-08-17 Kabushiki Kaisha Toshiba Method of forming a pattern in semiconductor device manufacturing process
US5200022A (en) 1990-10-03 1993-04-06 Cree Research, Inc. Method of improving mechanically prepared substrate surfaces of alpha silicon carbide for deposition of beta silicon carbide thereon and resulting product
US5223458A (en) 1990-12-18 1993-06-29 Raytheon Company Method of manufacturing a III-V semiconductor device using a self-biased substrate and a plasma containing an electronegative species
US5155062A (en) 1990-12-20 1992-10-13 Cree Research, Inc. Method for silicon carbide chemical vapor deposition using levitated wafer system
US5192987A (en) 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
US5270554A (en) 1991-06-14 1993-12-14 Cree Research, Inc. High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide
JPH0521793A (ja) 1991-07-09 1993-01-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5254862A (en) * 1991-08-14 1993-10-19 Kobe Steel U.S.A., Inc. Diamond field-effect transistor with a particular boron distribution profile
US5265267A (en) 1991-08-29 1993-11-23 Motorola, Inc. Integrated circuit including a surface acoustic wave transformer and a balanced mixer
US5306662A (en) 1991-11-08 1994-04-26 Nichia Chemical Industries, Ltd. Method of manufacturing P-type compound semiconductor
JP3352712B2 (ja) 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
DE69202554T2 (de) 1991-12-25 1995-10-19 Nec Corp Tunneltransistor und dessen Herstellungsverfahren.
JPH05183381A (ja) 1991-12-27 1993-07-23 Nippon Steel Corp 高周波回路基板および高周波回路素子
JPH05275463A (ja) 1992-03-30 1993-10-22 Matsushita Electric Ind Co Ltd 半導体装置
JPH05326561A (ja) 1992-05-22 1993-12-10 Nec Corp 電界効果トランジスタの製造方法
US5343054A (en) * 1992-09-14 1994-08-30 Kabushiki Kaisha Toshiba Semiconductor light-detection device with recombination rates
JPH06224225A (ja) 1993-01-27 1994-08-12 Fujitsu Ltd 電界効果半導体装置
JPH06267991A (ja) 1993-03-12 1994-09-22 Hitachi Ltd 半導体装置およびその製造方法
US5393993A (en) 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
US5686737A (en) 1994-09-16 1997-11-11 Cree Research, Inc. Self-aligned field-effect transistor for high frequency applications
US5523589A (en) 1994-09-20 1996-06-04 Cree Research, Inc. Vertical geometry light emitting diode with group III nitride active layer and extended lifetime
US5592501A (en) 1994-09-20 1997-01-07 Cree Research, Inc. Low-strain laser structures with group III nitride active layers
US5576589A (en) 1994-10-13 1996-11-19 Kobe Steel Usa, Inc. Diamond surface acoustic wave devices
US5670798A (en) 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same
US5739554A (en) 1995-05-08 1998-04-14 Cree Research, Inc. Double heterojunction light emitting diode with gallium nitride active layer
US6002148A (en) 1995-06-30 1999-12-14 Motorola, Inc. Silicon carbide transistor and method
US5569937A (en) 1995-08-28 1996-10-29 Motorola High breakdown voltage silicon carbide transistor
US5569943A (en) 1995-09-01 1996-10-29 The United States Of America As Represented By The Secretary Of The Army Field effect real space transistor
JPH09139494A (ja) 1995-11-16 1997-05-27 Mitsubishi Electric Corp 半導体装置の製造方法，及び半導体装置
KR100195269B1 (ko) 1995-12-22 1999-06-15 윤종용 액정표시장치의 제조방법
US5915164A (en) 1995-12-28 1999-06-22 U.S. Philips Corporation Methods of making high voltage GaN-A1N based semiconductor devices
DE19600116C2 (de) 1996-01-03 2001-03-15 Siemens Ag Doppelheterostruktur-HEMT
JPH09232827A (ja) 1996-02-21 1997-09-05 Oki Electric Ind Co Ltd 半導体装置及び送受信切り替え型アンテナスイッチ回路
JPH1050982A (ja) 1996-07-31 1998-02-20 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US6936839B2 (en) 1996-10-16 2005-08-30 The University Of Connecticut Monolithic integrated circuit including a waveguide and quantum well inversion channel devices and a method of fabricating same
KR100571071B1 (ko) 1996-12-04 2006-06-21 소니 가부시끼 가이샤 전계효과트랜지스터및그제조방법
JP3767759B2 (ja) * 1997-02-07 2006-04-19 株式会社村田製作所 電界効果型半導体素子
JP3156620B2 (ja) 1997-02-12 2001-04-16 日本電気株式会社 電界効果トランジスタ及びその製造方法
US6217662B1 (en) 1997-03-24 2001-04-17 Cree, Inc. Susceptor designs for silicon carbide thin films
US6448648B1 (en) 1997-03-27 2002-09-10 The United States Of America As Represented By The Secretary Of The Navy Metalization of electronic semiconductor devices
JPH10335595A (ja) * 1997-03-31 1998-12-18 Sharp Corp 増幅器用半導体素子、増幅器用半導体素子の製造方法および増幅器用半導体装置
JPH10335637A (ja) 1997-05-30 1998-12-18 Sony Corp ヘテロ接合電界効果トランジスタ
JP3958404B2 (ja) 1997-06-06 2007-08-15 三菱電機株式会社 横型高耐圧素子を有する半導体装置
JP3120756B2 (ja) 1997-06-16 2000-12-25 日本電気株式会社 電界効果トランジスタ及びその製造方法
US6316820B1 (en) 1997-07-25 2001-11-13 Hughes Electronics Corporation Passivation layer and process for semiconductor devices
JP3457511B2 (ja) 1997-07-30 2003-10-20 株式会社東芝 半導体装置及びその製造方法
JPH1154527A (ja) 1997-07-30 1999-02-26 Fujitsu Ltd 電界効果トランジスタおよびその製造方法
US5943565A (en) * 1997-09-05 1999-08-24 Advanced Micro Devices, Inc. CMOS processing employing separate spacers for independently optimized transistor performance
US6242327B1 (en) 1997-09-19 2001-06-05 Fujitsu Limited Compound semiconductor device having a reduced source resistance
JP3653652B2 (ja) * 1997-09-25 2005-06-02 富士通株式会社 半導体装置
US6201262B1 (en) 1997-10-07 2001-03-13 Cree, Inc. Group III nitride photonic devices on silicon carbide substrates with conductive buffer interlay structure
US6063186A (en) 1997-12-17 2000-05-16 Cree, Inc. Growth of very uniform silicon carbide epitaxial layers
US6346451B1 (en) 1997-12-24 2002-02-12 Philips Electronics North America Corporation Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode
DE19800647C1 (de) 1998-01-09 1999-05-27 Siemens Ag SOI-Hochspannungsschalter
JP3372470B2 (ja) 1998-01-20 2003-02-04 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
US6150680A (en) 1998-03-05 2000-11-21 Welch Allyn, Inc. Field effect semiconductor device having dipole barrier
JPH11261053A (ja) 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
US6086673A (en) 1998-04-02 2000-07-11 Massachusetts Institute Of Technology Process for producing high-quality III-V nitride substrates
US6020226A (en) * 1998-04-14 2000-02-01 The United States Of America As Represented By The Secretary Of The Air Force Single layer integrated metal process for enhancement mode field-effect transistor
US6316793B1 (en) * 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
JP3111985B2 (ja) 1998-06-16 2000-11-27 日本電気株式会社 電界効果型トランジスタ
US6246076B1 (en) 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
JP3180776B2 (ja) 1998-09-22 2001-06-25 日本電気株式会社 電界効果型トランジスタ
KR100316383B1 (ko) 1998-10-30 2002-02-19 윤덕용 모노리딕직접회로위에박막또는후막단결정압전소자를집적한단일칩라디오구조및그제조방법
US6297092B1 (en) 1998-12-02 2001-10-02 Micron Technology, Inc. Method and structure for an oxide layer overlaying an oxidation-resistant layer
US6495409B1 (en) 1999-01-26 2002-12-17 Agere Systems Inc. MOS transistor having aluminum nitride gate structure and method of manufacturing same
JP3209270B2 (ja) 1999-01-29 2001-09-17 日本電気株式会社 ヘテロ接合電界効果トランジスタ
US6518637B1 (en) 1999-04-08 2003-02-11 Wayne State University Cubic (zinc-blende) aluminum nitride
US6396080B2 (en) 1999-05-18 2002-05-28 Cree, Inc Semi-insulating silicon carbide without vanadium domination
US6218680B1 (en) 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
US6265727B1 (en) 1999-06-09 2001-07-24 Cree Lighting Company Solar blind photodiode having an active region with a larger bandgap than one or both if its surrounding doped regions
JP2001007379A (ja) 1999-06-24 2001-01-12 Sharp Corp 窒化ガリウム系化合物半導体受光素子
US6300706B1 (en) 1999-07-14 2001-10-09 The United States Of America As Represented By The Secretary Of The Army Compound semiconductor monolithic frequency sources and actuators
JP2001085670A (ja) 1999-09-14 2001-03-30 Nec Corp 電界効果型トランジスタ及びその製造方法
US6639255B2 (en) 1999-12-08 2003-10-28 Matsushita Electric Industrial Co., Ltd. GaN-based HFET having a surface-leakage reducing cap layer
JP4592938B2 (ja) 1999-12-08 2010-12-08 パナソニック株式会社 半導体装置
JP3393602B2 (ja) 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
US6586781B2 (en) 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
JP4667556B2 (ja) 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
US6498111B1 (en) 2000-08-23 2002-12-24 Cree Lighting Company Fabrication of semiconductor materials and devices with controlled electrical conductivity
US6475889B1 (en) 2000-04-11 2002-11-05 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
GB2366104B (en) 2000-05-01 2002-10-23 Murata Manufacturing Co Surface acoustic wave device, shear bulk wave transducer, and longitudinal bulk wave transducer
US6686616B1 (en) 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
JP4022708B2 (ja) 2000-06-29 2007-12-19 日本電気株式会社 半導体装置
JP4186032B2 (ja) 2000-06-29 2008-11-26 日本電気株式会社 半導体装置
US6515316B1 (en) 2000-07-14 2003-02-04 Trw Inc. Partially relaxed channel HEMT device
TWI257179B (en) 2000-07-17 2006-06-21 Fujitsu Quantum Devices Ltd High-speed compound semiconductor device operable at large output power with minimum leakage current
US6555946B1 (en) 2000-07-24 2003-04-29 Motorola, Inc. Acoustic wave device and process for forming the same
US6690042B2 (en) 2000-09-27 2004-02-10 Sensor Electronic Technology, Inc. Metal oxide semiconductor heterostructure field effect transistor
US6548333B2 (en) 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
JP3428962B2 (ja) 2000-12-19 2003-07-22 古河電気工業株式会社 ＧａＮ系高移動度トランジスタ
TW466768B (en) 2000-12-30 2001-12-01 Nat Science Council An In0.34Al0.66As0.85Sb0.15/InP HFET utilizing InP channels
US6569250B2 (en) 2001-01-08 2003-05-27 Cree, Inc. Gas-driven rotation apparatus and method for forming silicon carbide layers
US6828879B2 (en) 2001-02-16 2004-12-07 Sanyo Electric Co., Ltd. Longitudinal coupled multiple mode surface acoustic wave filter
US6468878B1 (en) 2001-02-27 2002-10-22 Koninklijke Philips Electronics N.V. SOI LDMOS structure with improved switching characteristics
GB0107408D0 (en) 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
JP3648462B2 (ja) 2001-04-27 2005-05-18 沖電気工業株式会社 弾性表面波分波器
US6849882B2 (en) 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US6706114B2 (en) 2001-05-21 2004-03-16 Cree, Inc. Methods of fabricating silicon carbide crystals
US6525378B1 (en) * 2001-06-13 2003-02-25 Advanced Micro Devices, Inc. Raised S/D region for optimal silicidation to control floating body effects in SOI devices
US6475857B1 (en) 2001-06-21 2002-11-05 Samsung Electronics Co., Ltd. Method of making a scalable two transistor memory device
AU2002357640A1 (en) 2001-07-24 2003-04-22 Cree, Inc. Insulting gate algan/gan hemt
US20030022412A1 (en) 2001-07-25 2003-01-30 Motorola, Inc. Monolithic semiconductor-piezoelectric device structures and electroacoustic charge transport devices
US20030030119A1 (en) 2001-08-13 2003-02-13 Motorola, Inc. Structure and method for improved piezo electric coupled component integrated devices
US6896738B2 (en) 2001-10-30 2005-05-24 Cree, Inc. Induction heating devices and methods for controllably heating an article
AU2002339582A1 (en) 2001-11-01 2003-05-12 Koninklijke Philips Electronics N.V. Lateral soi field-effect transistor
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
KR100445904B1 (ko) 2001-12-12 2004-08-25 한국전자통신연구원 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과트랜지스터 및그 제조방법
JP4157707B2 (ja) 2002-01-16 2008-10-01 株式会社東芝 磁気メモリ
US7138291B2 (en) 2003-01-30 2006-11-21 Cree, Inc. Methods of treating a silicon carbide substrate for improved epitaxial deposition and resulting structures and devices
DE10206739C1 (de) 2002-02-18 2003-08-21 Infineon Technologies Ag Transistorbauelement
JP3908572B2 (ja) 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP3705431B2 (ja) 2002-03-28 2005-10-12 ユーディナデバイス株式会社 半導体装置及びその製造方法
US6797069B2 (en) 2002-04-08 2004-09-28 Cree, Inc. Gas driven planetary rotation apparatus and methods for forming silicon carbide layers
US6559513B1 (en) 2002-04-22 2003-05-06 M/A-Com, Inc. Field-plate MESFET
US6852615B2 (en) 2002-06-10 2005-02-08 Hrl Laboratories, Llc Ohmic contacts for high electron mobility transistors and a method of making the same
US6982204B2 (en) 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
JP3790500B2 (ja) * 2002-07-16 2006-06-28 ユーディナデバイス株式会社 電界効果トランジスタ及びその製造方法
US6735492B2 (en) 2002-07-19 2004-05-11 International Business Machines Corporation Feedback method utilizing lithographic exposure field dimensions to predict process tool overlay settings
US20050189651A1 (en) * 2002-07-25 2005-09-01 Matsushita Elec. Ind. Co. Ltd. Contact formation method and semiconductor device
US6884704B2 (en) 2002-08-05 2005-04-26 Hrl Laboratories, Llc Ohmic metal contact and channel protection in GaN devices using an encapsulation layer
US20040021152A1 (en) 2002-08-05 2004-02-05 Chanh Nguyen Ga/A1GaN Heterostructure Field Effect Transistor with dielectric recessed gate
JP2004093683A (ja) * 2002-08-29 2004-03-25 Casio Comput Co Ltd コンテンツ配信システム、及びプログラム
US6903385B2 (en) 2002-10-09 2005-06-07 Sensor Electronic Technology, Inc. Semiconductor structure having a textured nitride-based layer
JP4050128B2 (ja) * 2002-10-24 2008-02-20 松下電器産業株式会社 ヘテロ接合電界効果型トランジスタ及びその製造方法
JP4385206B2 (ja) 2003-01-07 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP4568118B2 (ja) 2003-01-29 2010-10-27 株式会社東芝 パワー半導体素子
US6716690B1 (en) * 2003-03-12 2004-04-06 Advanced Micro Devices, Inc. Uniformly doped source/drain junction in a double-gate MOSFET
JP4746825B2 (ja) 2003-05-15 2011-08-10 富士通株式会社 化合物半導体装置
JP4417677B2 (ja) 2003-09-19 2010-02-17 株式会社東芝 電力用半導体装置
US20050133816A1 (en) 2003-12-19 2005-06-23 Zhaoyang Fan III-nitride quantum-well field effect transistors
US7135715B2 (en) 2004-01-07 2006-11-14 Cree, Inc. Co-doping for fermi level control in semi-insulating Group III nitrides
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7033912B2 (en) 2004-01-22 2006-04-25 Cree, Inc. Silicon carbide on diamond substrates and related devices and methods
US7170111B2 (en) 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
JP4539105B2 (ja) 2004-02-12 2010-09-08 日立電線株式会社 窒化物半導体デバイスの製造方法
JP2005286135A (ja) * 2004-03-30 2005-10-13 Eudyna Devices Inc 半導体装置および半導体装置の製造方法
JP4869563B2 (ja) 2004-04-21 2012-02-08 新日本無線株式会社 窒化物半導体装置及びその製造方法
US7432142B2 (en) 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7084441B2 (en) 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
US7332795B2 (en) 2004-05-22 2008-02-19 Cree, Inc. Dielectric passivation for semiconductor devices
JP2006032911A (ja) * 2004-06-15 2006-02-02 Ngk Insulators Ltd 半導体積層構造、半導体素子およびｈｅｍｔ素子
JP2006032552A (ja) 2004-07-14 2006-02-02 Toshiba Corp 窒化物含有半導体装置
US20060017064A1 (en) 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
US7312481B2 (en) 2004-10-01 2007-12-25 Texas Instruments Incorporated Reliable high-voltage junction field effect transistor and method of manufacture therefor
US7456443B2 (en) 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US7161194B2 (en) 2004-12-06 2007-01-09 Cree, Inc. High power density and/or linearity transistors
US7355215B2 (en) 2004-12-06 2008-04-08 Cree, Inc. Field effect transistors (FETs) having multi-watt output power at millimeter-wave frequencies
US7236053B2 (en) 2004-12-31 2007-06-26 Cree, Inc. High efficiency switch-mode power amplifier
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US7465967B2 (en) 2005-03-15 2008-12-16 Cree, Inc. Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions
US8575651B2 (en) 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
US7626217B2 (en) 2005-04-11 2009-12-01 Cree, Inc. Composite substrates of conductive and insulating or semi-insulating group III-nitrides for group III-nitride devices
US7615774B2 (en) 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
US7544963B2 (en) 2005-04-29 2009-06-09 Cree, Inc. Binary group III-nitride based high electron mobility transistors
US20090250785A1 (en) * 2008-04-02 2009-10-08 Thomas Joseph Krutsick Methods of forming a shallow base region of a bipolar transistor

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS594084A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 半導体装置の製造方法
JPS6457680A (en) * 1987-03-18 1989-03-03 Fujitsu Ltd Compound semiconductor integrated circuit device
JP2005503675A (ja) * 2001-07-23 2005-02-03 クリー　インコーポレイテッド 低順電圧で低逆電流の動作特性を有する窒化ガリウムベースのダイオード
JP2004111910A (ja) * 2002-07-25 2004-04-08 Matsushita Electric Ind Co Ltd コンタクト形成方法および半導体装置
JP2005276978A (ja) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
JP2005317843A (ja) * 2004-04-30 2005-11-10 Furukawa Electric Co Ltd:The ＧａＮ系半導体装置
JP2006024927A (ja) * 2004-06-30 2006-01-26 Interuniv Micro Electronica Centrum Vzw 半導体装置および半導体装置の製造方法
US20060019435A1 (en) * 2004-07-23 2006-01-26 Scott Sheppard Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
JP2006134935A (ja) * 2004-11-02 2006-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2006222160A (ja) * 2005-02-08 2006-08-24 Nec Corp 電界効果トランジスタ及びその製造方法
US20060226442A1 (en) * 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017085003A (ja) * 2015-10-29 2017-05-18 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP2017183696A (ja) * 2016-03-28 2017-10-05 エヌエックスピー ユーエスエイ インコーポレイテッドＮＸＰ ＵＳＡ，Ｉｎｃ． 抵抗率増強領域を有する半導体デバイスおよびその製造方法
US10128364B2 (en) 2016-03-28 2018-11-13 Nxp Usa, Inc. Semiconductor devices with an enhanced resistivity region and methods of fabrication therefor
JP2018182351A (ja) * 2016-03-28 2018-11-15 エヌエックスピー ユーエスエイ インコーポレイテッドＮＸＰ ＵＳＡ，Ｉｎｃ． 抵抗率増強領域を有する半導体デバイスおよびその製造方法
JP2018056257A (ja) * 2016-09-28 2018-04-05 豊田合成株式会社 半導体装置の製造方法

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