JPS594084A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS594084A
JPS594084A JP11283882A JP11283882A JPS594084A JP S594084 A JPS594084 A JP S594084A JP 11283882 A JP11283882 A JP 11283882A JP 11283882 A JP11283882 A JP 11283882A JP S594084 A JPS594084 A JP S594084A
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layer
gaas
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small
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JP11283882A
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English (en)
Inventor
Yasutaka Hirachi
康剛 平地
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Publication of JPS594084A publication Critical patent/JPS594084A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier

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  • General Physics & Mathematics (AREA)
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  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (a)  発明の技術分野 本発明は半導体装置、特にガリウム・砒素シ四ットキー
バリア形′喝界効呆トランジスタの小信号低雑廿に、−
Nする構造を、高出力に魁する構造とともに同一半導体
基体に集積して形成するに好適な製造方法に関する。
(b)  従来技術と問題点 マイクロ波用・ト導体装置として、ガリウム・砒素(G
aAs)シロブトキーバリア形電界効果トランジスタ(
以下Gal+ MES  FET  と略称する)が一
般に使用されている。これは、GaAs化合物半導体の
キャリアの移動度がシリコン(811等に比較して遥か
に大きく、更にショットキー形電界効果トランジスタは
構造及び製造工程が他の半導体素子に比較して簡単であ
ってゲート長の微細化に遍するために、’GaAs M
ES FETによって最も優れた高周波特性が得られる
ことによる。
すなわち、GaAs MES FETにおいては、ゲー
ト長を短縮することによって、遮断周波数及び最大発振
周波数をゲート長にほぼ逆比例して高めることができる
。また、最小雑音指数もitぼ遮断周波数に逆比例し、
周波数に比例することが知られている。他方、バイポー
ラトランジスタについては最小雑音指数は周波数の2乗
に比例して増大ジスタよシ優れている。
GaA、s MBS FEETについて、ドレイン−ソ
ース電流ID8に対する雑音指数NFの変化を例示すれ
ば第1図の曲1ffNFの如く、空乏層がバッファ層に
到達してドレイン−ソース電流IDSが遮断されン るピ4チオフの近傍において最小雑音指数が得られる。
ン しかしながら、このピlチオフの近傍においては伝達コ
ンダクタンスgmが減少するために、第1図の曲線Gの
如く増幅の利得が低下する。
この問題を解決するために、GaAs MFi;S F
ETの活性層の不純物濃度分布をバッファ層との界面に
向って徐々に上昇させgmの減少を引き起さないように
する方法が既に知られてお9 、GradedChan
nel Profile (以下、G−C−Pと略称す
る)と呼ばれている。この−G、C,Pを実現するだめ
の製造方法として従来知られている方法は、例えば気相
エピタキシャル成長方法等によシ、半導体ノ1(板全面
について同一の不純物濃度プロファイルを有するエピタ
キシャル成長層を形成して活性層とする方法である。
しかるに他方GaAs MES FETの高出堀におい
ては、ドレイン−ソース電流ID8の電流密度が均一、
すなわち不純物濃度が均一に分布することが必要である
。この様な不純物濃度分布はFlatChannel 
Profile(以下、F、C,P と略称する)と呼
ばれている。
例えばマイク四波増幅器をGaAs MES FETを
用いて形成する場合には、その初段には小信号低雑音が
、また出力段には高出力が要求される。
しかるに従来やエピタキシャル成長方法によっては、半
導体基板全面についてφ同一の不純物幀度プロファイル
のみが可能であるために、G、C,P。
の小信号低雑音FIICTとF、C,P、の高出力FE
Tとをモノシリツク集積化することは不可能である。
また、従来多く行なわれている気相エピタキシャル成長
方法、液相エピタキシャル成長方法等によっては、活性
層からバッファ層への遷移領域における不純物濃度フロ
0フアイルの変化を急峻にすることが困難である。
不純物の導入をイオン注入法によって実施し、特にツ0
ロファイルのピーク値の深さを組合わせるl多段注入を
も行なうならば、活性層に不純物濃度プロファイルの異
なる領域を選択的に形成することが一応は可能である。
しかしながら、従来性われている方法によっては、活性
層からバッファ層への遷移領域における不純物濃度グロ
ファイルの変化が前記エピタキシャル成長方法よシも更
に緩やかとなp、G、C,P、を目的とする場合には適
用することがでキ永、い。
以上説明した如き問題点の解決が、GaAs MES 
FETについて、特にその集積化のために強の要望され
ている。
(C)発明の目的 本発明は、GaAs MES FETについて、活性層
からバッファ層への遷移領域における不純物濃度プロフ
ァイルの変化が急峻であって、かつ活性層内において不
純物濃度プロファイルを選択的に配設することが可能な
半導体装置の製造方法を提供することを目的とする。
(d)  発明の構成 を形成し、前記AAGaAs層とGaA合層とのへテロ
界面近傍において濃度プロファイルが最大となるよう不
純物を導入する工程を有することによシ達成される。
本発明は、MxGal−xAs化合物半導体内にイオン
注入された不純物は、GaAs化合物半導体と異なりて
熱処理によりて活性化されず、GaAs−AlxGa1
−xAs積層構造の半導体に不純物をイオン注入して、
GaAs化合物半専体層のみについて該不純物を活性化
することが可能である事実に基づいている。
第2図は本発明者等による前記事実を確認する測定結果
の一例を示す図表である。本測定においては、GaAs
層1とAlkxGal−xAs (x中0.3)層■と
を倒れも約0.08Cμ謂〕の厚さで交互に分子線エビ
タキシャ/l/ (Molecular Beam E
pi taxy)成長法によって積層成長せしめた半導
体基体を用いた。この半導体基体にシリコン(St)を
300α(eV)においてドーズ量2.5X 10” 
(c+w−”)にイオン注入することによって、図中曲
線Aで示す深さ約0.3CPすの位1dにピーク値約l
Xl0”((至)−3〕を有するプロファイルにStが
注入された。この半導体基体に薄化アルミニウム(N、
N)によって保護膜を誠して温度約700C℃)、時間
約20分間の熱処理を施した。次いで前記ON保繰膜を
除去し、・更に最上層をなすGaAg層の表面の清浄化
を実施した後に、この面上にアルミニウム(U)によっ
て電極を形成した。
この試料について、キャリア寛子画度のプロファイルを
測定した結果が図中の曲線Bである。半導体と電極との
接合部から0.3〔μ餌〕強の領域においては、ショッ
トキー接合の接触電位によって空乏層が形成されてキャ
リア電子が測定されない。
これより深いキャリア電子が存在する領域において、キ
ャリア電子濃度の層状分布が現われている。
キャリア電子のしみ出し現象があって、そのしみ出し長
さくDebye長)が各層の厚さと同程度であるために
、AexGal−xAs層■においてもキャリア′嶋子
が検出されるが、GaAs層Iを鉱−側とする界面にお
ける急峻な一就勾配は、AjtxGal−xAm脅■に
おいては注入された、Siが活性化されていないことを
示している。
(e)  発明の実施例 以下、本発明を実施例にょ勺図面を参照して具体的に説
明する。
第3図(a)乃至(,3)は本発明の実施例を主要工程
にライて示す断面図、第4図(a)及び(b)は注入さ
れた不純物の?1Mのプロファイルを示す図表、第5図
(a)及び(b)は活性化された不純物の濃度のプロフ
ァイルを示す図表である。
第3図(a)に示す如く、半絶縁性GaAs基板1上に
AMxGal −XA8化合物半導体層2を、Xを0.
15程度以上例えば0.3程度、抵抗率1ol+〔Ωc
ll)程度で厚さ2乃至5〔ハ〕程度に、とのMx G
 a 1−xA s層2に接してGaAs化合物半導体
rfI3を、不純物を含まず抵抗率1o11〔Ω側〕程
度、厚さ例えば0.2乃至0.5〔μ禦〕程度に、例え
ば気相エピタキシャル成長方法もしくは分子縁エピタキ
シャル成長方法などによって成長させる。
次いで第3図(b)に示す如(、GaAs層3面上にり
1jえは二酸化シリコン(S i O,)によって厚さ
0.5〔μ輌〕u度の皮膜4を形成し、小信号低雑音を
目的とするGaAs MES FETを形成する領域の
皮膜4を選択的に除去する。このバターニングされた皮
j模4をマスクとして、GaA11層3に1、n型の導
電性全力える不純物、例えばシリコン(Si)を例えば
100乃至4 U O(KeV)においてドーズ量1o
” [:cm−’)以上t o III (CI−2)
未満程度にイオン注入を行なう。本実施タリにおいては
例えばGaAs層の厚さ約0.35 (μm )に対し
て、81を400CKeV)においてドーズ量1×10
18〔C11−2〕にイオン注入実施例 この、請果、注入されたStの′a度のプロファイルは
、イのピーク位置が、GaAs層3とAt!xGal−
xAs層2との界面にほぼ一致する第4図(a)に例示
する如き形状がイhられた。
次いで第3図(e)に示す如く、前記皮膜4を除去し、
これと同様な皮膜5について高出力用GaAsMES 
 FETを形成する′頭載に選択的に開口を設ける。こ
のパターニングされた皮膜5をマスクとして、前記と同
様に81をイオン注入する。ただし今回のイオン注入に
おいてはドーズ量をlXl0”CcwI−”)乃至5 
X 10” (cll−’)8度に減少し、イオンに与
えるエネルギーを例えば3段階程度変梃する多段注入を
行なう。本実施例においては、例えばGa48層3の厚
さ約0.35(μ鱗〕に対して、siを400CKeV
)においてドーズ量5×lO1!〔CII+−リ。
z3o(KeV)においてドーズ量2 X to”(e
+*−”)+120CKaV)においてドーズ量1.3
 X 10 ” Cc+m−”)と3段階に注入してい
る。
この結果、注入されたStの濃度のプロファイルは第4
図(b)に破線で示す3段のプロファイルを合成した実
線で示す形状となる。ただし、破線で示した3段のプロ
ファイルのうち、最も深いプロファイルのピーク位置は
GaAs層313とMxGal−xAs層2との界面に
ほぼ一致せしめている。
次いで第3図(d)に示す如く皮膜5を除去して、Ga
As層3全面上に例えば窒化アルミニウム(MN)によ
る保護膜6を化学気相成長法等によって設けた後に、例
えば温度5oo(’c)、時間20分間程度の条トドで
熱処理を行なう。
この熱処理によって、先に注入された不純物例えばSi
 rJ、GaAs層3内においては活性化されるが、A
ixGal−xAsJE!t 2内においては活性イヒ
されず活性化された不純物濃度のプロファイルは、/J
1号低雑行用・頑:麦において第5図(&)に示す如(
、Gah層3内においてはMxGa、、xAs層2との
界面に接近するに従って次第に濃度が増加し、界面にお
いて急激に減少して、AlxGa1−xAs層2におい
てはエピタキシャル成長時とほぼ等しいキャ1)ア温度
10m10m8(’)以下の状態が実現される。
また、高出力用領域においては活性化された不純物1−
にのプロファイルは、第5図(b)に示す女11<Ga
As層3内においてはその表面側の僅少な部分以外では
ほぼ平坦であって、A11xGal−xAs層2との界
面において急激に減少してAJxGaI−xAa層2に
おいては前記と同様の状態が実現される。
次いで前記保護膜6を除去し、GaAs層313の表面
の清浄化及びゲート電極7.ソース電極8及びドレイン
電極94を従来技術によって形成することによって、第
3図(e)に示す小信号低雑−音用GaAs  RLE
S  FETと高出力用GaAs MES FITとを
集積回路化した半導体装置が得られる。
なお本実施例においては、各FET素子間においてはG
aAs層3は不純物濃度が低く、FET素藺間0分離が
達成され′″C″る・ 前記実施例においてはGaAs層3をエピタキシャル成
長させるに際して不純物を含ましめず、不純物はすべて
イオン注入法によって導入したが、エピタキシャル成長
に際しである一定濃度の不純物を含ましめ、例えば小信
号低雑音GaAs M、ESFETのためにAlxGa
t−幻i層2とGaAs層3との界面近傍において必要
とするmuと前記濃度との差を本発明のイオン注入法に
よって補っても目的を達成することができる。
(f)  発明の効果 本発明によれば、GaAs MES FIICTの不純
物MJMt’のプロファイルを、活性層においては小信
号低雑音用、電力用それぞれについて所要の形状とし、
活性層とバッファ層との界面において急峻に減少させる
ことができ、1ケに活性層における不純Qm d度プロ
ファイルの要求が異なる小信号低雑音用と電力用とを同
−半導体基体上に任意に配設して集積回路装置を形成す
ることが可能である。
【図面の簡単な説明】
第1図はGaAs MES FETの雑音指数NF及び
利得Gの例を示す図表、第2図はGaAs−ALGaA
s積)Wj構造についてキャリア電子濃度の分布例を示
す図表、第3図(a)乃至(e)は本発明の実施例を示
す断面図、第4図(a)及び(b)は実施例における注
入不純物濃U〔のプロファイルを示す図、第5図(a)
及び(b)はその活性化不純物濃度を示す図である。 図において、1−半絶縁性GaAs基板、2はMxGa
l−xAaJ−13はl型GaAs層、7はゲート電幅
、8はソース電極、9はドレイン電極を示す。 菓 1 口 ト1.イン−゛だ入電>、t(Ic+s) [rnA 
]第2図

Claims (1)

    【特許請求の範囲】
  1. アルミニウム・ガリウム・砒素層上にガリウム砒素1−
    全形成し、前記アルミニウム・ガリウム・砒素層とガリ
    ウム・砒素層とのへテロ界面近傍において濃度プロファ
    イルが最大となるよう不純物を等大する工程を有するこ
    とを特徴とする半導体装置の製造方法。
JP11283882A 1982-06-30 1982-06-30 半導体装置の製造方法 Pending JPS594084A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010509770A (ja) * 2006-11-06 2010-03-25 クリー インコーポレイテッド 埋込み層に低抵抗コンタクトを形成する打込み領域を含んだ半導体デバイスの製作方法および関連したデバイス

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010509770A (ja) * 2006-11-06 2010-03-25 クリー インコーポレイテッド 埋込み層に低抵抗コンタクトを形成する打込み領域を含んだ半導体デバイスの製作方法および関連したデバイス
JP2013179337A (ja) * 2006-11-06 2013-09-09 Cree Inc 埋込み層に低抵抗コンタクトを形成する打込み領域を含んだ半導体デバイスの製作方法および関連したデバイス
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