JPS58190071A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS58190071A JPS58190071A JP58061068A JP6106883A JPS58190071A JP S58190071 A JPS58190071 A JP S58190071A JP 58061068 A JP58061068 A JP 58061068A JP 6106883 A JP6106883 A JP 6106883A JP S58190071 A JPS58190071 A JP S58190071A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の関連する技術分野
本発明は砒化ガリウムの半絶縁性基板上におけ；６ｎ−
形（Ｄ砒化ガリウム層に電界効果トランジスタを製造す
る方法に関するものである。さらに本発明はこの方法を
用いて得られる電界効果トランジスタにも関するもので
ある。
形（Ｄ砒化ガリウム層に電界効果トランジスタを製造す
る方法に関するものである。さらに本発明はこの方法を
用いて得られる電界効果トランジスタにも関するもので
ある。
従来技術の説明
斯種の方法は１９８２年６月２５日に発行されたフラン
ス国特許願第２，４９６，９８２号から既知・である。
ス国特許願第２，４９６，９８２号から既知・である。
この発明は特に砒化ガリウムに集積回路を製造する方法
に関するものである。これらの集積回路における本来標
準的な素子は電界効果トランジスタであり、そのゲート
電極は屡々金属電極トシ、これを半導体層と接触させて
所謂ショットキー接合を形成するようにしている。
に関するものである。これらの集積回路における本来標
準的な素子は電界効果トランジスタであり、そのゲート
電極は屡々金属電極トシ、これを半導体層と接触させて
所謂ショットキー接合を形成するようにしている。
容積および電縫を低減させて適用することを目的とする
マイクロエレクトロニクスの分野、特にエアロスペース
（航空宇宙）の分野では斯様な低減化は根原的なことで
あり、この低減化が必然的に回路の集積化を漸次進めて
いる。しかしトランジスタのパーホーマンスにおける異
常現象（ａｎｏｍａ１ｙ７によってこれら回路の製造効
率が制限され、しかモ集積化レベルの改善が妨げられて
いる。
マイクロエレクトロニクスの分野、特にエアロスペース
（航空宇宙）の分野では斯様な低減化は根原的なことで
あり、この低減化が必然的に回路の集積化を漸次進めて
いる。しかしトランジスタのパーホーマンスにおける異
常現象（ａｎｏｍａ１ｙ７によってこれら回路の製造効
率が制限され、しかモ集積化レベルの改善が妨げられて
いる。
上記異常現象には殆ど解明できず、しかも非常に害にな
ると思える２つのものがあり、これらは基板から起生ず
る現象（所謂「バッターゲーティング」）によるものと
、ドレイン−ソース特性よりＳ −ｖＤＳの異常による
もの（所謂「パンピング」）である。
ると思える２つのものがあり、これらは基板から起生ず
る現象（所謂「バッターゲーティング」）によるものと
、ドレイン−ソース特性よりＳ −ｖＤＳの異常による
もの（所謂「パンピング」）である。
最初の現象は、電界効果トランジスタに隣接しているも
、そのトランジスタに本来備わっている電極とは別のも
ので、しかもそのトランジスタのソースに対して負電位
となる電極によりそのトランジスタのチャネルが制御さ
れるために生ずるものである。斯種の異常現象はエビタ
クシ−によって得られる電界効果トランジスタでは既知
でありこのような問題の解決策としてはトランジスタの
チャネルを半絶縁性基板と分離させる導電性の弱いバッ
ファ層を設ける方法がある。しかし斯かる解決策はトラ
ンジスタを半絶縁性のＧａＡＳ基板に直接イオン注入し
て製造する技法を用いる場合には不適切である。
、そのトランジスタに本来備わっている電極とは別のも
ので、しかもそのトランジスタのソースに対して負電位
となる電極によりそのトランジスタのチャネルが制御さ
れるために生ずるものである。斯種の異常現象はエビタ
クシ−によって得られる電界効果トランジスタでは既知
でありこのような問題の解決策としてはトランジスタの
チャネルを半絶縁性基板と分離させる導電性の弱いバッ
ファ層を設ける方法がある。しかし斯かる解決策はトラ
ンジスタを半絶縁性のＧａＡＳ基板に直接イオン注入し
て製造する技法を用いる場合には不適切である。
第２の現象はドレインとソースとの間の所定の°゛スレ
ッショルド電圧″でドレイン電流が突然増大することに
起因している。この現象に対する原因は先の基板から起
生ずる現象に密に関連するものと思われる。その理由は
、これら２つの現象が同じ電界効果トランジスタにて同
時に発生するからである。
ッショルド電圧″でドレイン電流が突然増大することに
起因している。この現象に対する原因は先の基板から起
生ずる現象に密に関連するものと思われる。その理由は
、これら２つの現象が同じ電界効果トランジスタにて同
時に発生するからである。
発明の開示
本発明の目的は前述したような帯性現象を低減させる新
規な製造方法を提供することによって前述した種々の欠
点を緩和させることにある。
規な製造方法を提供することによって前述した種々の欠
点を緩和させることにある。
本発明は砒化ガリウムの半絶縁性基板上におけるｎ−形
の砒化ガリウム層に電界効果トランジスタを製造するに
当り、前記砒化ガリウムの半絶縁性基板にドナーイオン
を注入することによって前記ｎ−形形化化ガリウム層形
成し、かつ前記基板における少なくとも前記電界効果ト
ランジスタのチャネル領域を形成すべき個所にさらに酸
素イオンを注入せしめるようにしたことを特徴とする。
の砒化ガリウム層に電界効果トランジスタを製造するに
当り、前記砒化ガリウムの半絶縁性基板にドナーイオン
を注入することによって前記ｎ−形形化化ガリウム層形
成し、かつ前記基板における少なくとも前記電界効果ト
ランジスタのチャネル領域を形成すべき個所にさらに酸
素イオンを注入せしめるようにしたことを特徴とする。
従来法によれば、電界効果トランジスタの如き半導体装
置は通常エピタキシャル成長および自己整合法によって
得ていた。
置は通常エピタキシャル成長および自己整合法によって
得ていた。
エビタクシ−とは単結晶基板上にそれと同様な単結晶層
を結晶配向を揃えて成長させる方法である。特にこの方
法によれば１つまたは数個の層をその厚さを正確に制御
して堆積したり、例えば砒化ガリウムの如き半導体材料
の塊状ブロックから切出したウェハのような低品質基板
にドーピングしたりすることができる。
を結晶配向を揃えて成長させる方法である。特にこの方
法によれば１つまたは数個の層をその厚さを正確に制御
して堆積したり、例えば砒化ガリウムの如き半導体材料
の塊状ブロックから切出したウェハのような低品質基板
にドーピングしたりすることができる。
例えば本願人の出願に係るフランス国特許第１．４８７
．７８１号明細書に開示されているようなショットキー
ゲート電界効果トランジスタを製造するのに好適な所謂
自己整合法の場合における主工程には、 ａ）ゲート電極用の金属層の堆積工程と１ｂ）ホトレジ
スト層を堆積し、かつゲート電極を画成するマスクを介
して紫外放射で照射する工程と； Ｃ）金属層をエツチングすると共に、適当な溶剤によっ
て半導体材料をアンダーエツチングする工程と１ ｄ） 前の工程でのアンダーエツチングによって得ら
れるシャドー効果を用いることにより半導体材料にオー
ミックなソースおよびドレイン電極を形成する金属層の
堆積工程寥 とがある。
．７８１号明細書に開示されているようなショットキー
ゲート電界効果トランジスタを製造するのに好適な所謂
自己整合法の場合における主工程には、 ａ）ゲート電極用の金属層の堆積工程と１ｂ）ホトレジ
スト層を堆積し、かつゲート電極を画成するマスクを介
して紫外放射で照射する工程と； Ｃ）金属層をエツチングすると共に、適当な溶剤によっ
て半導体材料をアンダーエツチングする工程と１ ｄ） 前の工程でのアンダーエツチングによって得ら
れるシャドー効果を用いることにより半導体材料にオー
ミックなソースおよびドレイン電極を形成する金属層の
堆積工程寥 とがある。
これらの各工程の変更および改良には種々の方法がある
ことは既知であるが、この点は本発明の要部とする所で
はないため、詳細な説明は省略する。
ことは既知であるが、この点は本発明の要部とする所で
はないため、詳細な説明は省略する。
１つの基板に複数個の電界効果トランジスタを有する集
積回路を製造する場合に、集積化密度を所定値以上にす
ると、前述した２つの特定な異常現象、即ち基板から起
生ずるもの（バック−ゲーティング）と’ ■Ｄｓ−Ｖ
ＤＳ特性の異常によるものとの２つの非常に厄介な異常
現象が集積回路の動作時に現われる。これらのタイｌブ
の異常現象についてはエビタクシ−によって得られるト
ランジスタでは既に検討されており、このことについて
は” １．Ｅ、Ｅ、Ｅ、 ’Ｊ’ｒａｎｓａｏｔｉ
ｏｎｓ ｏｎ ｇｌａｏｔｒｏｎｉｏ Ｄ８Ｖ土
ｏｓｓ ”（ＥＤ−２７，１０８７，１９８０年、Ｔ
、ＩＴＨＯおよびＨ，ＹＡＮＡＩ著）による論文を診照
することができ、これによればこれらの異常現象の発生
にはディープレベル（不純物準位における深い準位）が
重要な役目を果していると結論を下している。
積回路を製造する場合に、集積化密度を所定値以上にす
ると、前述した２つの特定な異常現象、即ち基板から起
生ずるもの（バック−ゲーティング）と’ ■Ｄｓ−Ｖ
ＤＳ特性の異常によるものとの２つの非常に厄介な異常
現象が集積回路の動作時に現われる。これらのタイｌブ
の異常現象についてはエビタクシ−によって得られるト
ランジスタでは既に検討されており、このことについて
は” １．Ｅ、Ｅ、Ｅ、 ’Ｊ’ｒａｎｓａｏｔｉ
ｏｎｓ ｏｎ ｇｌａｏｔｒｏｎｉｏ Ｄ８Ｖ土
ｏｓｓ ”（ＥＤ−２７，１０８７，１９８０年、Ｔ
、ＩＴＨＯおよびＨ，ＹＡＮＡＩ著）による論文を診照
することができ、これによればこれらの異常現象の発生
にはディープレベル（不純物準位における深い準位）が
重要な役目を果していると結論を下している。
このタイプのトランジスタに見られる解決策（導電性の
弱いバッファ層を用いる）は半絶縁性基板に直接イオン
注入してトランジスタを形成スる場合には適用すること
ができず、本発明を導出する実験では半絶縁性基板にお
けるディープレベルの問題をより一層正確に検討し、か
つ上述したような現象を解明して、前述した欠点をなく
す方法を開発すへく、隣接電極による妨害のメカニズム
を明らかにした。
弱いバッファ層を用いる）は半絶縁性基板に直接イオン
注入してトランジスタを形成スる場合には適用すること
ができず、本発明を導出する実験では半絶縁性基板にお
けるディープレベルの問題をより一層正確に検討し、か
つ上述したような現象を解明して、前述した欠点をなく
す方法を開発すへく、隣接電極による妨害のメカニズム
を明らかにした。
この基本的な実験の第１の方法はＧ、Ｍ、ＭＡＲＴＩＮ
。
。
Ａ、ＭＩＴＯＮＮＥＡＵおよびＡ、ＭＩＲＯＥＡによっ
て成されており、これについては文献“ＥｌｅＱｔｒＯ
ｎ ｔｒａｐｓ １ｎｂｕｌｋ ａｎｄ ｅｐｉｔａｘ
ｉａｌ ＧａＡｓ ｃｒｙｓｔａｌ”（１９７０年８月
８１日ＶＯ７，１８、Ａ７ ）の第１９１〜１９８頁に
おける論文” Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ、ｓ
ｒｓ ”に発表されている。この実験の目的は特に、電
子トラップの種々のレベルを指示し、それらの特性をと
り、かつその詳細目録を例えばそれらの活性化エネルギ
ーの関数として作製することにある。
て成されており、これについては文献“ＥｌｅＱｔｒＯ
ｎ ｔｒａｐｓ １ｎｂｕｌｋ ａｎｄ ｅｐｉｔａｘ
ｉａｌ ＧａＡｓ ｃｒｙｓｔａｌ”（１９７０年８月
８１日ＶＯ７，１８、Ａ７ ）の第１９１〜１９８頁に
おける論文” Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ、ｓ
ｒｓ ”に発表されている。この実験の目的は特に、電
子トラップの種々のレベルを指示し、それらの特性をと
り、かつその詳細目録を例えばそれらの活性化エネルギ
ーの関数として作製することにある。
第２の方法は基板材料を半絶縁性とする補償メカニズム
を解明することであった。°“Ｊ、ＡｐｐｌｉｅｄＰｈ
ｙｓｉｏ日（５１）”（１０８０年５月５日）の第２８
４０〜２８５２ ｍ ニＧ、Ｍ、ＭＡＲ’ｌ’ＩＮ 、
Ｊ、Ｐ、ＦＡＲＧＥＳ 。
を解明することであった。°“Ｊ、ＡｐｐｌｉｅｄＰｈ
ｙｓｉｏ日（５１）”（１０８０年５月５日）の第２８
４０〜２８５２ ｍ ニＧ、Ｍ、ＭＡＲ’ｌ’ＩＮ 、
Ｊ、Ｐ、ＦＡＲＧＥＳ 。
Ｇ、ＪＡＯＯＢ 、 Ｊ、Ｐ、ＨＡＬＬＡＩＳおよびＧ
、ＰＯＩＢＬＡＵＤにより発表サレタ論文” Ｏｏｍ
ｐｅｎｓａｔｉｏｎ ｍｅｏｈａｎｉｓｍｓ ｉｎｇａ
ＡＳＨには斯かる補償メカニズムの実際の認識事項につ
いて記載されており、これでは斯かる補償が２つのディ
ープレベル、即ち第１デイープドナーレベルＥＬＩＩＩ
（Ｅｏ−０，７５ｅＶ ）と、６Ｘ１０１５〜４Ｘ１
０ｃｍ の範囲内で濃度が変化し得るクロムで故意に
ドープしたソリッド砒化ガリウム材１料の場合における
クロムに関する第２のディープアクセプタレベルとの２
つのディープレベルから生じていると結論を下している
。この場合、既知の如く、半絶縁性材料に対する禁止帯
の中央に位置し、従って前記９つのディープレベルに著
しく左右される７工ルミ準位′ＥＢ＋の位置をショック
レー・ダイヤグラムによってアクセプタおよびドナーレ
ベルから導出することができる。
、ＰＯＩＢＬＡＵＤにより発表サレタ論文” Ｏｏｍ
ｐｅｎｓａｔｉｏｎ ｍｅｏｈａｎｉｓｍｓ ｉｎｇａ
ＡＳＨには斯かる補償メカニズムの実際の認識事項につ
いて記載されており、これでは斯かる補償が２つのディ
ープレベル、即ち第１デイープドナーレベルＥＬＩＩＩ
（Ｅｏ−０，７５ｅＶ ）と、６Ｘ１０１５〜４Ｘ１
０ｃｍ の範囲内で濃度が変化し得るクロムで故意に
ドープしたソリッド砒化ガリウム材１料の場合における
クロムに関する第２のディープアクセプタレベルとの２
つのディープレベルから生じていると結論を下している
。この場合、既知の如く、半絶縁性材料に対する禁止帯
の中央に位置し、従って前記９つのディープレベルに著
しく左右される７工ルミ準位′ＥＢ＋の位置をショック
レー・ダイヤグラムによってアクセプタおよびドナーレ
ベルから導出することができる。
つぎに外方拡散およびそれに関連する欠点につき説明す
る。
る。
「外方拡散」とは熱処理後に材料の表面におけるレベル
密度が低下するも、その材料の容積全体ではほぼ一定に
留まることを意味する。従って、ディープドナーレベル
（Ｅ□−０，７５８Ｖ）であるレベルＥＬ２の外方拡散
によってその材料の表面はｐ−形に変換される。そこで
、ＦＥＴタイプの半導体装置をＱａＡ ｓにて形成する
場合、ドナー（Ｂｅ＋またはＳｌ ）を注入すると、
ｎ導電形の層が得られるも、この場合の注入深さく約１
５０ ｎｍ ）は（導電形の）変換距離（約１０００
ｎｍ ）よりも遥かに短く、従って半導体装置の後方に
寄生接合が形成されるようになり、この帯性接合が隣接
電極により帯性制御されて異常現象を起生ずるものと想
定される。
密度が低下するも、その材料の容積全体ではほぼ一定に
留まることを意味する。従って、ディープドナーレベル
（Ｅ□−０，７５８Ｖ）であるレベルＥＬ２の外方拡散
によってその材料の表面はｐ−形に変換される。そこで
、ＦＥＴタイプの半導体装置をＱａＡ ｓにて形成する
場合、ドナー（Ｂｅ＋またはＳｌ ）を注入すると、
ｎ導電形の層が得られるも、この場合の注入深さく約１
５０ ｎｍ ）は（導電形の）変換距離（約１０００
ｎｍ ）よりも遥かに短く、従って半導体装置の後方に
寄生接合が形成されるようになり、この帯性接合が隣接
電極により帯性制御されて異常現象を起生ずるものと想
定される。
従って、本発明によればレベルＥＬ２の外方拡散を打破
するＦＥＴのゲート領域を形成すべく基板領域を処理す
る。即ち、本発明によれば、半絶縁性ＧａＡＳ基板にド
ナーイオンを注入することによってｎ−形の砒化ガリウ
ム層を形成し、さらに少なくとも基板領域に酸素イオン
を注入して前記電界効果トランジスタのチャネル領域を
形成するようにする。
するＦＥＴのゲート領域を形成すべく基板領域を処理す
る。即ち、本発明によれば、半絶縁性ＧａＡＳ基板にド
ナーイオンを注入することによってｎ−形の砒化ガリウ
ム層を形成し、さらに少なくとも基板領域に酸素イオン
を注入して前記電界効果トランジスタのチャネル領域を
形成するようにする。
実際」二、酸素イオンを注入することによってレヘノｖ
ＥＬ２の外方拡散が著しく抑制されることを実験により
確めた。さらに、斯かる外方拡散は使用する材料の導電
形によっては非常に大きくなり、このような外方拡散を
なくすようにすれば、イオン注入する柚々の材料間の距
離を短くし得るため、製造技術の再現性が一層高くなる
。
ＥＬ２の外方拡散が著しく抑制されることを実験により
確めた。さらに、斯かる外方拡散は使用する材料の導電
形によっては非常に大きくなり、このような外方拡散を
なくすようにすれば、イオン注入する柚々の材料間の距
離を短くし得るため、製造技術の再現性が一層高くなる
。
実施例の説明
以下図面につき本発明を説明する。
第１図は結晶引上げ法によって得られるようなインゴッ
トのウェハから切出したＧａＡｓの半絶縁性基板１を示
す。この基板にシリコン（Ｓｉ＋）またはセレン（Ｓｅ
）の如きドナー原子を注入してｎ−導電形の層を形成す
る。本発明によれば、さらに酸素（０＋）を注入するが
、この場合の注入条件はその前のドナー原子の注入特性
に依存し、斯かる注入条件はつぎの通りである。即ち、
ａ）セレン（Ｓｅ” ）と酸素（０＋）を注入する場合
にはこれらの原子を、そのエネルギーおよび緻を例えば
Ｓｓ＋： （２８０ｋｅＶ Ｉ８ Ｘ１ｏ１２ ｃｍ−
２）、０＋： （１００ｋｅＶ＋ ５Ｘ１０１１〜５Ｘ
１０ ｃｍ ）として同じ領域に注入する。
トのウェハから切出したＧａＡｓの半絶縁性基板１を示
す。この基板にシリコン（Ｓｉ＋）またはセレン（Ｓｅ
）の如きドナー原子を注入してｎ−導電形の層を形成す
る。本発明によれば、さらに酸素（０＋）を注入するが
、この場合の注入条件はその前のドナー原子の注入特性
に依存し、斯かる注入条件はつぎの通りである。即ち、
ａ）セレン（Ｓｅ” ）と酸素（０＋）を注入する場合
にはこれらの原子を、そのエネルギーおよび緻を例えば
Ｓｓ＋： （２８０ｋｅＶ Ｉ８ Ｘ１ｏ１２ ｃｍ−
２）、０＋： （１００ｋｅＶ＋ ５Ｘ１０１１〜５Ｘ
１０ ｃｍ ）として同じ領域に注入する。
ｂ）シリコン（Ｓｉ＋ ）と酸素（０＋）を注入する場
合には、シリコン（Ｓｉ＋）を数段階のエネルギーレベ
ル、例えばＳｉ＋＋ ａ ｏ ｋｅＶ 。
合には、シリコン（Ｓｉ＋）を数段階のエネルギーレベ
ル、例えばＳｉ＋＋ ａ ｏ ｋｅＶ 。
２００ ｋｅＶおよび４００に８Ｖで注入シテ極めて薄
い層を形成し、がっ酸素（Ｏ＋）を比較的高い例えば２
００ ｋｅＶのエネルギーレベルで相当深くまで注入す
る。なお、この場合における各原子の鼠は」二連した場
合とほぼ同じとする。
い層を形成し、がっ酸素（Ｏ＋）を比較的高い例えば２
００ ｋｅＶのエネルギーレベルで相当深くまで注入す
る。なお、この場合における各原子の鼠は」二連した場
合とほぼ同じとする。
実際上、本発明によれば酸素イオン（０＋）の注入をゲ
ート領域とすべき領域にて行ない、また、別の注入原子
をシリコン（Ｓｉ＋）とする場合、酸素注入領域が比較
的深く、例えばその深さが４００ｎｍ〜８００ ｎｍと
なるように注入エネルギーを選定して、注入シリコン（
Ｓｌ）が最初に述べた領域を少なくとも部分的に覆う相
肖大きな厚さく例えば表面から１０００ ｎｍまで）を
有する層内に分配されるようにする。
ート領域とすべき領域にて行ない、また、別の注入原子
をシリコン（Ｓｉ＋）とする場合、酸素注入領域が比較
的深く、例えばその深さが４００ｎｍ〜８００ ｎｍと
なるように注入エネルギーを選定して、注入シリコン（
Ｓｌ）が最初に述べた領域を少なくとも部分的に覆う相
肖大きな厚さく例えば表面から１０００ ｎｍまで）を
有する層内に分配されるようにする。
第２図は島によって本来の素子領域を絶縁する工程全示
し、この工程はホウ素（Ｂ＋）イオンを注入する既知の
注入法により行ない、保護すべき領域には例えばホトレ
ジスト層２を例えば数ミクロンの厚さで被着する。
し、この工程はホウ素（Ｂ＋）イオンを注入する既知の
注入法により行ない、保護すべき領域には例えばホトレ
ジスト層２を例えば数ミクロンの厚さで被着する。
上記・ｒオン注入に引続いて、例えば窒化ケイ素のよう
な包囲物質で基板を覆って８００°Ｃ〜９００°Ｃの温
度で１５分間程度の時間にわたり熱処理する。この焼結
工程は注入欠陥を回復させて、結晶マ） ＩＪラックス
中導入されるイオンを置換位置に移動させるために必要
な工程である。この焼結工程は、これによって濃度特性
、特にＥＬ２の如きディーフレベルの外方拡散、即ちク
ロム（Ｏｒ ）の外方拡散が変更されることからしても
重要な工程である。本発明の好適な実施に当っては、焼
結工程をアルシン（ＡＳＨ８）の雰囲気中にて基板を露
出させたまま行なうようにする。
な包囲物質で基板を覆って８００°Ｃ〜９００°Ｃの温
度で１５分間程度の時間にわたり熱処理する。この焼結
工程は注入欠陥を回復させて、結晶マ） ＩＪラックス
中導入されるイオンを置換位置に移動させるために必要
な工程である。この焼結工程は、これによって濃度特性
、特にＥＬ２の如きディーフレベルの外方拡散、即ちク
ロム（Ｏｒ ）の外方拡散が変更されることからしても
重要な工程である。本発明の好適な実施に当っては、焼
結工程をアルシン（ＡＳＨ８）の雰囲気中にて基板を露
出させたまま行なうようにする。
酸素を注入すれば、ＥＬ２の外方拡散は、包囲物質での
慣例の焼結工程と同じレベルで観察される場合の外方拡
散よりも遥かに低速であることを実験により確めた。
慣例の焼結工程と同じレベルで観察される場合の外方拡
散よりも遥かに低速であることを実験により確めた。
第３図はＧａＡｓ基板におけるレベルＦＪＬ２の濃度特
性を示したものであり、こ＼にＸは基板表面からの距離
（単位−μｍ）である。この第８図における曲線ｌおよ
び２は、５ｅ（８，５Ｘ１０ Ｃｍ 。
性を示したものであり、こ＼にＸは基板表面からの距離
（単位−μｍ）である。この第８図における曲線ｌおよ
び２は、５ｅ（８，５Ｘ１０ Ｃｍ 。
２８０ ｋｅＶ ）と、０＋ （注入エネルギー１００
ｋｅＶで、曲線ｌに対しては１０ ＣＴｎ １曲＠２
に対しては１０ｃｍ）をイオン注入し、かつＳ ｉＢ
Ｎ４の下で８７０°Ｃの温度で焼結することによって得
たｎ−多基板の濃度特性を示す。曲線３は同じ種類の基
板で酸素を注入しない場合における濃度特性テｈ ルｏ
ＮＡはアクセプタ濃度である。
ｋｅＶで、曲線ｌに対しては１０ ＣＴｎ １曲＠２
に対しては１０ｃｍ）をイオン注入し、かつＳ ｉＢ
Ｎ４の下で８７０°Ｃの温度で焼結することによって得
たｎ−多基板の濃度特性を示す。曲線３は同じ種類の基
板で酸素を注入しない場合における濃度特性テｈ ルｏ
ＮＡはアクセプタ濃度である。
第４図は本発明による方法に基づく処理後に例えば前記
フランス国特許願第２，４９８，９８２号から既知のよ
うな従来技法により基本素子（ＦＥＴ ）を形成した場
合の断面図であり、この場合ドレイン電極をアンダーエ
ツチングすることによりサブミクロンの範囲のマスクを
用いなくてもサブミクロンの範囲のゲートを形成するこ
とができ、なお、この場合他のコンパチブルな技法も使
用することができる。
フランス国特許願第２，４９８，９８２号から既知のよ
うな従来技法により基本素子（ＦＥＴ ）を形成した場
合の断面図であり、この場合ドレイン電極をアンダーエ
ツチングすることによりサブミクロンの範囲のマスクを
用いなくてもサブミクロンの範囲のゲートを形成するこ
とができ、なお、この場合他のコンパチブルな技法も使
用することができる。
本発明は上述した例のみに限宇されるものでなく幾多の
変更をＩＪＩＩえ得ること勿論である。
変更をＩＪＩＩえ得ること勿論である。
第１および２図はＧａＡｓ基板にイオン注入する工程を
示す断面図書 第８図は従来法と、本発明方法とによる焼結後に得られ
るティーブレベル（ＥＬ２）の濃度特性を示す特性図書 第４図は本発明による処理後に得た基板に形成した電界
効果トランジスタを示す断面図である。
示す断面図書 第８図は従来法と、本発明方法とによる焼結後に得られ
るティーブレベル（ＥＬ２）の濃度特性を示す特性図書 第４図は本発明による処理後に得た基板に形成した電界
効果トランジスタを示す断面図である。
Claims (1)
- 【特許請求の範囲】 １ 砒化ガリウムの半絶縁性基板上にお（するｎ−形の
砒化ガリウム層に電界効果トランジスタを製造するに当
り、前記砒化ガリウムの半絶縁性基板にドナーイオンを
注入することによって前記ｎ−形形化化ガリウム層形成
し、かつ前記基板における少なくとも前記電界効果トラ
ンジスタのチャネル領域を形成すべき個所にさらに酸素
イオンを注入せしめるようにしたことを特徴とする電界
効果トランジスタの製造方法。 龜 特許請求の範囲１記載の方法において、ドナーイオ
ンをセレンイオンとし７、かつ酸素イオン全セレンイオ
ンとほぼ同じ深さに注入するようにしたことを特徴とす
る電界効果トランジスタの製造方法。 ＆ 特許請求の範囲ｌ記載の方法（こおいて、酸素イオ
ンを高エネルギーで比較的深い深さにまで注入し、かつ
ドナーイオンを数段階にわたるエネルギーレベルで注入
されるシリコンイオンとして、基板表面から比較的厚い
層にわたってシリコンイオンが分布されるようにし、前
記厚い層の少なくとも一部が酸素イオンを注入する領域
をカバーするようにしたことを特徴とする電界効果トラ
ンジスタの製造方法。 表 特許請求の範囲８記載の方法において、注入シリコ
ン層が基板表面から１０００ ｎｍの深さにまで延在し
、かつ酸素イオンが４００〜ｓ ｏ ｏ ｎｍの深さに
まで注入されるようにしたことを特徴とする電界効果ト
ランジスタの製造方法。 ＆ 特許請求の範囲１〜４の何れか１つに記載の方法に
おいて、イオン注入後に基板を約６００°Ｃ〜９００℃
の温度で１５分間にわたって熱処理するようにしたこと
を特徴とする電界効果トランジスタの製造方法。 ６、 特許請求の範囲５記載の方法において、熱処理中
基板を窒化ケイ素で包囲するようにしたことを特徴とす
る電界効果トランジスタの製造方法。 ？、 特許請求の範囲５記載の方法において、熱処理を
アルシン（ＡｓＨａ ）の雰囲気中テ、基板を露出させ
て行なうようにしたことを特徴とする電界効果トランジ
スタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8206290 | 1982-04-09 | ||
| FR8206290A FR2525028A1 (fr) | 1982-04-09 | 1982-04-09 | Procede de fabrication de transistors a effet de champ, en gaas, par implantations ioniques et transistors ainsi obtenus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58190071A true JPS58190071A (ja) | 1983-11-05 |
| JPH0259624B2 JPH0259624B2 (ja) | 1990-12-13 |
Family
ID=9272967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061068A Granted JPS58190071A (ja) | 1982-04-09 | 1983-04-08 | 電界効果トランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4489480A (ja) |
| EP (1) | EP0092266B1 (ja) |
| JP (1) | JPS58190071A (ja) |
| DE (1) | DE3369425D1 (ja) |
| FR (1) | FR2525028A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4639275A (en) * | 1982-04-22 | 1987-01-27 | The Board Of Trustees Of The University Of Illinois | Forming disordered layer by controlled diffusion in heterojunction III-V semiconductor |
| JPS60137070A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体装置の製造方法 |
| US4602965A (en) * | 1984-03-13 | 1986-07-29 | Communications Satellite Corporation | Method of making FETs in GaAs by dual species implantation of silicon and boron |
| JPS60251631A (ja) * | 1984-05-28 | 1985-12-12 | Semiconductor Res Found | 不均一不純物密度分布を有する半導体装置の製造方法 |
| JPH0750692B2 (ja) * | 1984-09-06 | 1995-05-31 | 日本電気株式会社 | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体の熱処理方法 |
| US4662058A (en) * | 1984-11-05 | 1987-05-05 | Honeywell Inc. | Self-aligned gate process for ICS based on modulation doped (Al,Ga) As/GaAs FETs |
| US4673446A (en) * | 1985-12-12 | 1987-06-16 | The United States Of America As Represented By The Secretary Of The Navy | Method of forming thermally stable high resistivity regions in n-type indium phosphide by oxygen implantation |
| GB2222304A (en) * | 1987-07-01 | 1990-02-28 | Plessey Co Plc | Gallium arsenide device |
| JPH07118484B2 (ja) * | 1987-10-09 | 1995-12-18 | 沖電気工業株式会社 | ショットキーゲート電界効果トランジスタの製造方法 |
| JPH01220822A (ja) * | 1988-02-29 | 1989-09-04 | Mitsubishi Electric Corp | 化合物半導体装置の製造方法 |
| US5436498A (en) * | 1994-02-04 | 1995-07-25 | Motorola, Inc. | Gettering of impurities by forming a stable chemical compound |
| US5672522A (en) * | 1996-03-05 | 1997-09-30 | Trw Inc. | Method for making selective subcollector heterojunction bipolar transistors |
| US6635559B2 (en) | 2001-09-06 | 2003-10-21 | Spire Corporation | Formation of insulating aluminum oxide in semiconductor substrates |
| CN1304275C (zh) * | 2002-03-15 | 2007-03-14 | 松下电工株式会社 | 重整装置 |
| DE10217610B4 (de) * | 2002-04-19 | 2005-11-03 | Infineon Technologies Ag | Metall-Halbleiter-Kontakt, Halbleiterbauelement, integrierte Schaltungsanordnung und Verfahren |
| US7858501B2 (en) | 2007-08-23 | 2010-12-28 | Infineon Technologies Austria Ag | Semiconductor wafer for semiconductor components and production method |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4033788A (en) * | 1973-12-10 | 1977-07-05 | Hughes Aircraft Company | Ion implanted gallium arsenide semiconductor devices fabricated in semi-insulating gallium arsenide substrates |
| DE2631873C2 (de) * | 1976-07-15 | 1986-07-31 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Herstellung eines Halbleiterbauelements mit einem Schottky-Kontakt auf einem zu einem anderen Bereich justierten Gatebereich und mit kleinem Serienwiderstand |
| US4366493A (en) * | 1980-06-20 | 1982-12-28 | International Business Machines Corporation | Semiconductor ballistic transport device |
| US4357180A (en) * | 1981-01-26 | 1982-11-02 | The United States Of America As Represented By The Secretary Of The Navy | Annealing of ion-implanted GaAs and InP semiconductors |
| EP0057605B1 (en) * | 1981-01-29 | 1986-10-08 | Sumitomo Electric Industries Limited | A schottky-barrier gate field effect transistor and a process for the production of the same |
| US4389768A (en) * | 1981-04-17 | 1983-06-28 | International Business Machines Corporation | Self-aligned process for fabricating gallium arsenide metal-semiconductor field effect transistors |
| US4396437A (en) * | 1981-05-04 | 1983-08-02 | Hughes Aircraft Company | Selective encapsulation, controlled atmosphere annealing for III-V semiconductor device fabrication |
| US4385938A (en) * | 1981-09-10 | 1983-05-31 | The United States Of America As Represented By The Secretary Of The Air Force | Dual species ion implantation into GaAs |
| FR2513439B1 (fr) * | 1981-09-18 | 1985-09-13 | Labo Electronique Physique | Procede de traitement de substrat de gaas, par implantation ionique, et substrats ainsi obtenus |
-
1982
- 1982-04-09 FR FR8206290A patent/FR2525028A1/fr active Granted
-
1983
- 1983-03-30 US US06/480,445 patent/US4489480A/en not_active Expired - Fee Related
- 1983-04-06 EP EP83200486A patent/EP0092266B1/fr not_active Expired
- 1983-04-06 DE DE8383200486T patent/DE3369425D1/de not_active Expired
- 1983-04-08 JP JP58061068A patent/JPS58190071A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259624B2 (ja) | 1990-12-13 |
| EP0092266A1 (fr) | 1983-10-26 |
| US4489480A (en) | 1984-12-25 |
| FR2525028A1 (fr) | 1983-10-14 |
| EP0092266B1 (fr) | 1987-01-21 |
| FR2525028B1 (ja) | 1984-05-04 |
| DE3369425D1 (en) | 1987-02-26 |
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