KR20090090325A - 매립층에 대한 저-저항 콘택을 제공하기 위한 주입된 영역을 포함하는 반도체 소자의 제조 방법 및 관련 소자 - Google Patents

매립층에 대한 저-저항 콘택을 제공하기 위한 주입된 영역을 포함하는 반도체 소자의 제조 방법 및 관련 소자 Download PDF

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Abstract

반도체 소자를 제조하는 방법은 제1 도전형과 제1 도펀트 농도를 갖는 제1 반도체층을 형성하는 단계와 상기 제1 반도체층 위에 제2 반도체층을 형성하는 단계를 포함한다. 상기 제2 반도체층은 상기 제1 도펀트 농도보다 작은 제2 도펀트 농도를 갖는다. 상기 제2 반도체층을 통하여 확장되고 상기 제1 반도체층과 접촉하는 제1 도전형의 주입된 영역을 형성하기 위하여 상기 제2 반도체층 안으로 이온들이 주입된다. 상기 제2 반도체층의 상기 주입된 영역 위에 제1 전극이 형성되고, 상기 주입된 영역으로부터 간격을 갖고 떨어진 상기 제2 반도체층의 주입되지 않은 영역 위에 제2 전극이 형성된다. 관련된 소자들이 또한 논의된다.
반도체층, 주입된 영역, 도펀트 농도, 전극

Description

매립층에 대한 저-저항 콘택을 제공하기 위한 주입된 영역을 포함하는 반도체 소자의 제조 방법 및 관련 소자{METHODS OF FABRICATING SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS FOR PROVIDING LOW-RESISTANCE CONTACT TO BURIED LAYERS AND RELATED DEVICES}
본 발명은 반도체 소자에 관한 것이며, 더욱 상세하게는, 주입된 영역을 포함하는 반도체 소자 및 관련된 제조 방법에 관한 것이다.
고전력, 고온 및/또는 고주파수 응용을 위한 실리콘 카바이드 (실온에서 알파 SiC에 대하여 2.996eV) 및 Ⅲ족 질화물 (예를 들면, 실온에서 GaN 에 대하여 3.36eV) 과 같은 넓은 밴드갭 반도체 물질에 높은 관심이 있다. 이러한 물질들은 갈륨 비소 및 실리콘에 비하여 전형적으로 더 높은 전계 항복 세기(electric field breakdown strengths) 및 더 높은 전자 포화속도(electron saturation velocities)를 갖는다.
반도체 물질에 원하는 특성을 제공하기 위하여, 반도체층에 불순물 원자들 (즉, 도펀트들) 로 도핑하는 것이 종종 바람직하다. 반도체 물질의 도핑은 물질 성장 도중 및/또는 성장 후에 수행될 수 있다. 불순물 원자들은 도핑되는 물질에서 주입되는 이온들이 각각 (전자 수를 증가시키는) 도너(doner) 또는 (홀의 수를 증가시키는) 엑셉터(acceptor)로서 작용하는지에 따라 n형 또는 p형으로 카테고리를 나눌 수 있다. 결과적인 물질은 물질 내의 우세한 형의 도펀트에 따라 n형 또는 p형으로 카테고리를 나눌 수 있다.
이온 주입(ion implantation)은 반도체를 불순물로 도핑하는 잘 알려진 방법이다. 이온 주입 공정에서, 고진공 하에서 이온 주입될 타겟층을 향하여 이온화한 불수물 원자들이 전계를 통과하여 가속된다. 타겟층으로 향해진 이온들의 수는 도즈(dose)라고 지칭되며, 이것은 전형적으로 이온/cm2으로 표시된다. 이온들은 전형적으로 전자-볼트 (eV) 로 표시되는 에너지 레벨로 가속된다. 주입된 층 안에서 이온들의 분포는 때때로 주입 조건으로 불리는 도즈 및 주입 에너지뿐만 아니라 주입되는 이온들의 유형, 이온들이 그 안으로 주입되는 물질의 유형, 주입 각도 및 다른 요인들에 의존한다. 주입되는 이온들은 전형적으로 특정 깊이에서 피크 농도를 갖는 농도 분포 (즉, "주입 범위") 를 형성한다.
이온 주입은 p-n 접합, 고전도성의 콘택 영역, 필드 스프레딩 영역(field spreading region) 등과 같은 물질 내에 원하는 영역을 형성하기 위하여 결정성의 물질을 선택적으로 도핑하는데 유용할 수 있다. 전형적으로, 반도체층으로 불순물들이 주입된 후에 고온에서 주입된 불순물을 어닐하는 것, 즉, 이른바 활성화 어닐을 하는 것이 바람직할 수 있다. 활성화 어닐은 고에너지 이온 주입에 의하여 반도체 격자 안으로 야기되는 손상을 치유할 수 있다. 주입 손상은 예를 들면, 반도체 격자 내의 파괴되고/되거나 재배열된 화학 결합을 포함할 수 있다. 활성화 어 닐은 또한 이온들이 엑셉터 및/또는 도너로서 적절히 활동할 수 있는 결정 격자 내의 적절한 자리를 찾는 것을 도울 수 있다. 그런데 일부 반도체 물질에 대하여, 실질적인 격자 손상의 치유가 일어날 수 있는 온도가 물질이 보통의 대기압에서 분해할 수 있는 온도 위에 있을 수 있다. 그리하여 활성화 어닐 중에 주입되는 반도체층 위에 안정한 캡핑층을 제공하는 것이 알려져 있다. 캡핑층의 물질은 고온에서 안정할 수 있고, 아래의 주입되지 않은 반도체층과 반응하지 않을 수 있다.
본 발명의 일부 실시예들에 따라서, 반도체 소자를 제조하는 방법은 제1 도전형과 제1 도펀트 농도를 갖는 제1 반도체층을 형성하는 단계와 상기 제1 반도체층 위에 제2 반도체층을 형성하는 단계를 포함한다. 상기 제2 반도체층은 상기 제1 도펀트 농도보다 작은 제2 도펀트 농도를 갖는다. 상기 제2 반도체층을 통하여 확장되고 상기 제1 반도체층과 접촉하는 제1 도전형의 주입된 영역을 형성하기 위하여 상기 제2 반도체층 안으로 이온들이 주입된다. 상기 제2 반도체층의 상기 주입된 영역 위에 제1 전극이 형성되고, 상기 주입된 영역으로부터 간격을 갖고 떨어진 상기 제2 반도체층의 주입되지 않은 영역 위에 제2 전극이 형성된다.
일부 실시예들에서, 상기 제1 반도체층과 상기 제2 반도체층은 Ⅲ족 질화물 물질일 수 있다. 상기 제1 및 제2 반도체층은 실리콘 카바이드(SiC) 기판 위에 형성될 수 있다. 덧붙여서, 상기 주입된 이온들은 실리콘(Si), 황(S) 및/또는 산소(O)일 수 있다.
다른 실시예들에서, 이온들을 주입하기 전에 상기 제2 반도체층 위에 보호층이 형성될 수 있다. 상기 이온들은 상기 보호층을 통하여 상기 제2 반도체층 안으로 그에 의하여 주입될 수 있다. 상기 이온들을 주입한 후에, 상기 주입된 이온들을 활성화하기 위하여 상기 제1 및 제2 반도체층 및 상기 보호층이 어닐될 수 있다. 일부 실시예들에서, 상기 보호층은 실리콘 질화물(SiN), 실리콘 이산화물(SiO2) 및/또는 산화질화물 (SiON)일 수 있다. 다른 실시예들에서, 상기 보호층은 고순도 질화물(HPN: high purity nitride)일 수 있다.
일부 실시예들에서, 상기 제1 전극을 형성하는 단계에서, 상기 제2 반도체층의 상기 주입된 영역을 노출시키기 위하여 어닐링 후에 상기 보호층 안에 개구부가 형성될 수 있다. 상기 노출된 주입된 영역 위에 상기 개구부 안에 오믹 콘택이 형성될 수 있다. 덧붙여서, 상기 제2 반도체층의 상기 주입되지 않은 영역을 노출시키기 위하여 상기 보호층 안에 제2 개구부가 형성될 수 있고, 상기 제2 개구부 안에 제2 전극이 형성될 수 있다.
다른 실시예들에서, 상기 제1 및 상기 제2 반도체층은 갈륨 질화물(GaN)일 수 있다. 상기 제2 반도체층 위에 제1 보호층이 형성될 수 있고, 상기 제1 보호층 위에 제2 보호층이 형성될 수 있다. 상기 제1 보호층은 알루미늄을 포함하는 Ⅲ족-질화물일 수 있고, 상기 제2 보호층은 고순도 질화물 (HPN)일 수 있다.
일부 실시예들에서, 상기 제2 반도체층을 통하여 확장하고 상기 보호층으로 적어도 부분적으로 확장하는 상기 주입된 영역을 형성하기 위하여 상기 제2 반도체층 안으로 상기 이온들이 주입될 수 있다. 따라서, 주입된 도펀트들의 분포는 적어도 부분적으로 상기 보호층으로 그리고/또는 적어도 부분적으로 상기 제1 반도체층으로 확장될 수 있다. 상기 주입된 영역은 상기 제2 반도체층 안에 피크 도펀트 농도를 가질 수 있다. 예를 들면, 상기 주입된 영역은 약 5×1020 이온/cm3 의 피크 도펀트 농도를 가질 수 있다.
다른 실시예들에서, 상기 주입된 영역을 관통하여 실질적으로 균일한 농도를 갖는 주입된 도펀트들의 분포를 제공하도록 상기 제2 반도체층 안으로 상기 이온들이 주입될 수 있다. 예를 들면, 상기 제2 반도체층 및/또는 다른 층들의 두께에 따라, 실질적으로 균일한 농도를 제공하도록 복수의 도즈 및/또는 주입 에너지가 선택될 수 있다.
일부 실시예들에서, 실질적으로 균일한 농도를 갖는 주입된 도펀트들의 분포를 제공하도록 제1 도즈와 제1 주입 에너지에서 제1 도전형의 이온들이 상기 제2 반도체층 안으로 주입될 수 있고, 그 후 제2 도즈와 제2 주입 에너지에서 제1 도전형의 이온들이 상기 제2 반도체층 안으로 주입될 수 있다. 예를 들면, 상기 제1 도즈는 약 0.5×l015 내지 약 2.5×1015 이온/cm2 일 수 있고, 상기 제1 주입 에너지는 약 160keV일 수 있다. 또한, 상기 제2 도즈는 약 0.8×l015 내지 약 5×1015 이온/cm2일 수 있고, 상기 제2 주입 에너지는 약 260keV일 수 있다. 덧붙여, 일부 실시예들에서, 상기 제1 도전형의 상기 이온들이 제3 도즈와 제3 주입 에너지에서 상기 제2 반도체층 안으로 더 주입될 수 있다. 예를 들면, 상기 제3 도즈는 약 0.5×l015 내지 약 3.7×1015 이온/cm2 를 포함하고, 상기 제3 주입 에너지는 약 360keV일 수 있다.
다른 실시예들에서, 상기 제1 반도체층과 상기 제2 반도체층은 동일한 물질일 수 있다. 일부 실시예들에서, 상기 제2 반도체층은 도핑되지 않은 층일 수 있다. 다른 실시예들에서, 상기 제2 반도체층은 상기 제1 반도체층과 같고/같거나 반대의 도전형을 가질 수 있다.
일부 실시예들에서, 상기 제1 반도체층 및/또는 상기 제2 반도체층은 에피택셜층일 수 있다. 예를 들면, 상기 제1 반도체층은 기판 위에 제1 도펀트 농도를 갖도록 에피택셜하게 성장될 수 있다. 또한, 상기 제2 반도체층은 상기 제1 반도체층 위에 제2 도펀트 농도로 에피택셜하게 성장될 수 있다.
다른 실시예들에서, 상기 제1 전극은 오믹 콘택일 수 있다. 덧붙여, 일부 실시예들에서, 상기 제2 전극 및 상기 주입된 영역 사이의 측방향 거리는 상기 제2 전극 및 상기 제1 전극 사이의 측방향 거리보다 작을 수 있다. 예를 들면, 상기 제2 전극 및 상기 주입된 영역 사이의 측방향 거리는 약 1마이크로미터 (㎛) 보다 작을 수 있다.
일부 실시예들에서, 상기 제1 전극은 상기 제2 반도체층의 상기 주입된 영역 위의 캐소드 콘택일 수 있다. 또한, 상기 제2 전극은 상기 주입된 영역으로부터 간격을 두고 떨어진 상기 제2 반도체층의 상기 주입되지 않은 영역 위의 애노드 콘택일 수 있다. 일부 실시예들에서, 상기 제1 반도체층 및/또는 상기 제2 반도체층은 약 100나노미터(㎚) 내지 약 500㎚ 의 두께를 가질 수 있다.
일부 실시예들에서, 상기 제1 전극은 상기 제2 반도체층의 상기 주입된 영역 위의 소스/드레인 콘택일 수 있다. 또한, 상기 제2 전극은 상기 주입된 영역으로부터 간격을 갖고 떨어진 상기 제2 반도체층의 상기 주입되지 않은 영역 위의 게이트 콘택일 수 있다. 일부 실시예들에서, 상기 게이트 콘택과 상기 소스/드레인 콘택은 동일한 금속화 공정에서 형성될 수 있다. 또한 일부 실시예들에서, 상기 제2 반도체층의 밴드갭은 상기 제1 반도체층의 밴드갭보다 클 수 있다.
본 발명의 다른 실시예에 의하면, 반도체 소자는 제1 도전형과 제1 도펀트 농도를 갖는 제1 반도체층, 상기 제1 반도체층 위에 있고, 상기 제1 도펀트 농도보다 작은 제2 도펀트 농도를 갖는 제2 반도체층, 상기 제2 반도체층을 통하여 확장되고 상기 제1 반도체층과 접촉하는 상기 제1 도전형의 주입된 도펀트들의 분포를 포함하는 상기 제2 반도체층 안의 주입된 영역, 상기 제2 반도체층의 상기 주입된 영역 위의 제1 전극 및 상기 주입된 영역으로부터 간격을 갖고 떨어져 있는 상기 제2 반도체층의 주입되지 않은 영역 위의 제2 전극을 포함한다.
본 발명의 더 깊은 이해를 제공하기 위하여 포함되어 본 출원에 통합되고 본 출원의 일부를 구성하는 수반된 도면들은 발명의 특정 실시예들을 도시한다.
도 1a 내지 도 1f는 본 발명의 실시예들에 따른 반도체 소자의 제조를 도시한 단면도들이다.
도 2는 본 발명의 실시예들에 따른 갈륨 질화물 구조로 실리콘을 주입한 시뮬레이션 결과를 도시한 그래프이다.
이하에서는 본 발명의 실시예들이 보여지는 첨부 도면을 참조하여 본 발명이 더욱 구체적으로 기술될 것이다. 그러나 본 발명은 많은 다른 형태들로 구체화될 수 있으며, 여기에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니된다. 이들 실시예들은, 오히려, 본 발명의 개시가 더욱 철저하고 완전하도록 하고, 또한 당업자들에게 본 발명의 범위를 완전히 전달하기 위해 제공되는 것이다. 동일한 번호는 전체를 통하여 동일한 요소들을 지칭한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다. 한 구조 또는 형태가 다른 형태에 "인접하여(adjacent)" 위치하는 것으로 기재된 것은 기술분야에 능숙한 이들에 의하여 인접한 형태에 오버랩하거나 아래에 있는 부분을 갖는 것으로 이해될 수 있을 것이다.
비록 제1, 제2, 기타의 용어가 여기에서 여러가지 요소를 기술하는데 사용되 더라도 이 요소는 이 용어에 의하여 제한되어서는 안된다. 이 용어들은 단지 하나의 요소를 다른 요소와 구별하기 위하여 사용된다. 따라서, 본 발명의 가르침으로부터 벗어나지 않고 제1 요소는 제2 요소를 지칭할 수 있고, 유사하게, 제2 요소는 제1 요소를 지칭할 수 있다.
더욱이, "하부의(lower)" 또는 "바닥(bottom)" 및 "상부의(upper)" 또는 "상부(top)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소의 다른 요소에 대한 관계를 기술하는데 사용될 수 있다. 상대적인 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포함하기 위한 의도를 갖는 것으로 이해될 것이다. 예를 들면, 도면에서 장치가 뒤집혔으면, 다른 요소들의 "하부의(lower)" 면에 존재하는 것으로 기술된 요소들은 그 다른 요소들의 "상부의(upper)" 면에 향하는 것이 될 수 있다. 따라서 예시된 용어 "하부의(lower)"는 형태의 특정한 방향에 따라 "하부의(lower)" 및 "상부의(upper)"의 모든 방향을 포함할 수 있다. 비슷하게, 도면 중 하나에서 장치가 뒤집혔으면, 다른 요소들의 "아래(below)" 또는 "바로 밑(beneath)"에 있는 것으로 기술된 요소들은 그 다른 요소들의 "위(above)"로 향할 수 있다. 예시된 용어 "아래(below)" 또는 "바로 밑(beneath)"은 따라서 위와 아래의 양 방향을 포함할 수 있다.
여기에 사용된 용어는 특정 실시예들만을 기술할 목적을 위한 것이고, 발명을 한정하려는 의도는 아니다. 여기에서 사용된 바와 같이 단수의 형태들은 본문에서 명확하게 다르게 지시하지 않으면 복수의 형태도 포함하는 것으로 의도된다. "및/또는"이라는 용어는 여기에서 사용될 때, 관련되어 열거된 항목들의 하나 또는 그 이상의 임의의 그리고 모든 조합들을 지칭하고 포함하는 것임이 또한 이해될 것이다. 더 나아가 "포함한다(comprises)" 및/또는 "포함하는(comprising)"의 용어가 본 상세한 설명에서 사용되는 경우에는 상술된 형태, 복합체, 단계, 작용, 요소, 및/또는 부품의 존재를 특정하지만, 하나 또는 그 이상의 다른 형태, 복합체, 단계, 작용, 요소, 부품 및/또는 이들의 그룹의 존재 또는 부가를 제외하지 않는다.
본 발명의 실시예는 본 발명의 이상적인 실시예들을 (그리고 중간적인 구조들을) 개념적으로 도시한 단면도들을 참조하여 여기에 설명된다. 도면에서 층들 및 영역들의 두께는 명확성을 위하여 과장될 수 있다. 덧붙여, 예를 들면 제조 기술 및/또는 허용범위의 결과로서 도면의 형태로부터 변형들이 예상될 수 있다. 그러므로 본 발명의 실시예들은 여기에 도시된 영역의 특정한 형태로 한정되는 것으로 해석되서는 안되고, 예를 들면 제조 과정으로부터 기인하는 형태의 변형들을 포함하는 것으로 해석되어야 한다. 예를 들면, 직사각형으로 도시된 주입 영역은 통상 주입된 영역으로부터 주입되지 않은 영역으로 불연속적인 변화보다는 그 에지에서 둥글거나 곡면의 형태 및/또는 주입 농도의 경사를 가질 것이다. 마찬가지로, 주입에 의하여 형성된 매몰 영역은 매몰 영역과 그를 통하여 주입이 일어나는 표면의 사이의 영역 내에 일부 주입을 낳을 것이다. 그러므로 도면에 도시된 영역들은 성질상 개념적이고 소자의 영역의 실제 형태를 도시할 것을 의도한 것이 아니며 본 발명의 범위를 제한하도록 의도되지 않는다.
다르게 정의되지 않으면, (기술적이고 과학적인 용어들을 포함한) 여기에 사 용된 모든 용어들은 본 발명이 속하는 기술분야에서 일반적인 기술을 가진 이들에게 일반적으로 이해되는 것과 같은 의미를 갖는다. 여기에서 사용된 용어들은 본 상세한 설명의 문맥 및 관련 기술에서의 의미와 일관된 의미를 갖는 것으로 해석되어야 하고, 여기에서 명백히 그렇게 한정되지 않으면 이상화되거나 과도하게 형식적인 의미로 해석되지 않을 것임이 또한 이해될 것이다.
본 발명의 일부 실시예들은 Ⅲ족 질화물계 소자에서 사용하는 것이 특히 적절할 수 있다. 여기에서 사용된 바와 같이, "Ⅲ족 질화물" 이라는 용어는 질소와 주기율표의 Ⅲ족에 있는 원소들, 일반적으로 알루미늄(Al), 갈륨(Ga) 및/또는 인듐(In) 사이에 형성된 반도체 화합물을 지칭한다. 용어는 또한 AlGaN 및 AlInGaN과 같은 3원소 및 4원소 화합물을 지칭한다. 이 기술분야의 이들에게 잘 이해되고 있는 바와 같이 Ⅲ족 원소들은 2원소 (예를 들면, GaN), 3원소 (예를 들면, AlGaN) 및 4원소 (예를 들면, AlInGaN) 화합물을 형성하기 위하여 질소와 결합할 수 있다. 이들 화합물들은 모두 1 몰의 질소가 Ⅲ족 원소들의 전체 1 몰과 결합되는 실험식을 갖는다. 따라서, AlxGa1-xN (0≤x≤1)과 같은 식이 이들을 기술하기 위하여 종종 사용된다.
본 발명의 일부 실시예들은 매립된 더 높은 도전성을 갖는 반도체층으로의 오믹 콘택을 촉진시키기 위하여 더 낮은 도전성을 갖는 반도체층을 통하여 확장되는 주입된 영역을 형성하는 방법을 제공한다. 더욱 상세하게는, 더 낮은 도전성을 갖는 반도체층을 통하여 확장되어 더 높은 도전성을 갖는 반도체층을 접촉하는 주 입된 영역을 형성하기 위하여 더 낮은 도전성을 갖는 반도체층으로 이온들이 주입된다.
본 발명의 일부 실시예들에 따라 주입된 영역을 사용할 수 있는 구조들은 고전자이동도 트랜지스터 (HEMT: high electron mobility transistor)와 같이, 더 높은 밴드갭의 장벽층 아래에 매립된 도전성 채널층을 포함한다. 본 발명의 실시예들이 사용할 수 있는 GaN-계 HEMT 를 위한 적절한 구조들은 예를 들면, 공동 양수된 미국 특허 6,316,793 및 "ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME" 에 대하여 2001년 7월 12일 출원되고 200년 6월 2일 공개된 미국 특허 공개 2002/0066908A1, "GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER" 에 대하여 2001년 5월 11일 출원된 미국 가특허출원 60/290,195, "GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER"라는 제목의 Smorchkova 등의 미국 특허 공개 2002/0167023A1, "NITRIDE-BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON-ETCHED CONTACT RECESSES" 에 대하여 2003년 7월 11일 출원된 미국 특허 출원 10/617,843 및 "SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAME" 에 대하여 2005년 12월 13일 출원된 미국 특허 출원 11/302,062 에 기술되어 있으며, 이들의 기재내용은 참조에 의하여 그 전체로서 여기에 통합된다.
본 발명의 일부 실시예들에 따라 주입된 영역을 사용할 수 있는 구조들은 도전성을 덜 갖고/갖거나 절연성인 층 아래에 매립된 매우 도전성인 층을 포함할 수 있다. 예를 들면, n+/n- 금속-반도체 (M-S) 다이오드는 매우 도전성인 n+ 층의 상부 위의 도핑되지 않거나 낮게 도핑된 n-층을 포함할 수 있다. n- 층은 양호한 쇼트키 행동을 제공할 수 있고, 애노드와 매우 도전성인 n+ 층 사이에 소정의 거리를 제공할 수 있다. 그러나, 매우 도전성인 매립된 n+ 층으로의 캐소드 콘택을 제공하는 것은 n- 층을 통한 리세스를 요구할 수 있고, 이것은 n- 및 n+ 층이 모두 같은 물질로 형성된 경우에 어렵고/어렵거나 반복될 수 없을 수 있다. 따라서 본 발명의 일부 실시예들에서, 매우 도전성인 매립된 n+ 층으로 오믹 콘택을 제공하기 위하여 n- 층을 통하여 확장되는 주입된 영역을 형성하도록 이온들이 n- 층으로 주입된다.
본 발명의 실시예들에 따른 구조의 제조가 도 1a 내지 도 1f에 개략적으로 도시되었다. 도 1a에 보이는 바와 같이, 그 위에 질화물계의 소자들이 형성될 수 있는 기판(10)이 제공된다. 본 발명의 특정 실시예들에서, 기판(10)은 예를 들면 4H 폴리타입의 실리콘 카바이드일 수 있는 반절연 실리콘 카바이드(SiC) 기판일 수 있다. 다른 실리콘 카바이드 후보 폴리타입들은 3C, 6H 및 15R 폴리타입들을 포함한다. "반절연"이라는 용어는 절대적인 의미라기보다는 상대적인 의미로 사용된다. 본 발명의 특정 실시예들에서, 실리콘 카바이드 벌크 결정은 실온에서 약 1x105 Ω-㎝ 이상의 고유저항(resistivity)을 갖는다.
선택적인 버퍼층, 핵생성 및/또는 전이층이 (미도시) 기판(10) 위에 제공될 수 있다. 예를 들면, 실리콘 카바이드 기판과 소자의 나머지 사이에 적절한 결정 구조 전이를 제공하기 위하여 AlN 버퍼층이 제공될 수 있다. 부가적으로, 스트레인 균형 전이층(strain balancing transition layer)이 또한 예를 들면, 공동 양수된 "STRAIN BALANCED NITRIDE HETROJUNCTION TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS" 제목의 미국 특허 공개 2003/0102482A1, "STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTOR"라는 제목의 2001년 12월 3일 출원된 미국 가특허출원 60/337,687에 기술된 바와 같이 제공될 수 있으며, 여기의 기재 내용은 여기에서 완전히 설명된 것처럼 참조에 의하여 여기에 통합된다.
실리콘 카바이드는 사파이어(Al2O3)보다 Ⅲ족 질화물에 훨씬 더 가까운 결정 격자 정합을 가지며, Ⅲ족 질화물 소자를 위한 매우 일반적인 기판 물질이다. 더 가까운 격자 정합은 사파이어 위에서 일반적으로 가능한 필름들보다 더 높은 품질의 Ⅲ족 질화물 필름을 갖도록 할 수 있다. 실리콘 카바이드는 또한 매우 높은 열 전도성을 가져서 실리콘 카바이드 위의 Ⅲ족 질화물 소자들의 전체 출력은 통상 사파이어 위에 형성된 동일한 소자들의 경우와 같이 기판의 열적 소산(thermal dissipation)에 의해서 제한되지 않는다. 또한, 준-절연 실리콘 카바이드 기판의 사용가능성은 소자 분리 및 감소된 기생 커패시턴스를 제공할 수 있다. 적절한 SiC 기판들이 예를 들면, Durham, N. C 의 Cree, Inc. 에 의하여 제조될 수 있으 며, 제조하는 방법이 예를 들면, 미국 특허 Re. 34,861; 4,946,547; 5,200,022; 및 6,218,680 에 기술되어 있고, 그 기재 내용은 참조에 의하여 그 전체가 여기에 통합된다. 유사하게, Ⅲ족 질화물의 에피택셜 성장을 위한 기술들이 예를 들면, 미국 특허 5,210,051; 5,393,993; 5,523,589; 및 5,292,501 에 기술되어 있으며, 그 기재 내용 또한 참조에 의하여 그 전체가 여기에 통합된다.
비록 실리콘 카바이드가 기판 물질로서 사용될 수 있지만, 본 발명의 실시예들은 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, InP 등과 같은 임의의 적절한 기판을 사용할 수 있다. 일부 실시예들에서 적절한 버퍼층이 또한 형성될 수 있다. 또한, 일부 실시예들에서, 에피택셜 성장 후에 기판이 제거될 수 있고, 에피택셜층은 운반 기판(carrier substrate)에 결합될 수 있다.
도 1a에 돌아가서, 비교적 고-전도성의 반도체층이 예를 들면 채널층(20)으로서 기판(10) 위에 형성된다. 채널층(20)은 기판(10) 위에 원하는 도전형 및/또는 도펀트 농도를 갖도록 에피택셜하게 성장될 수 있다. 예를 들면, 일부 실시예들에서 채널층(20)은 약 1×1019이온/cm3의 도펀트 농도를 갖는 n형 층일 수 있다. 채널층(20)은 또한 위에서 기술된 바와 같이 버퍼층, 전이층 및/또는 핵생성층을 사용하여 기판(10) 위에 증착될 수 있다. 채널층(20) 및/또는 버퍼층, 핵생성층 및/또는 전이층이 MOCVD 또는 MBE 또는 HVPE와 같이 기술분야에 능숙한 이들에게 알려진 다른 기술들에 의하여 증착될 수 있다. 본 발명의 일부 실시예들에서, 채 널층(20)은 AlxGa1 - xN (0≤x<1) 과 같은 Ⅲ족-질화물층이다. 본 발명의 특정 실시예들에서, x=0 이고, 이것은 채널층(20)이 GaN 임을 지시한다. 채널층(20)은 또한 InGaN, AlInGaN 또는 이와 유사한 다른 Ⅲ족-질화물층들일 수 있다.
계속하여 도 1a를 참조하면, 여기에서 표면층(22)이라고 지칭되는 더 낮은 전도성의 반도체층이 채널층(20) 위에 형성된다. 표면층(22)은 채널층(20)의 도펀트 농도보다 더 낮은 도펀트 농도를 갖는다. 표면층(22)은 채널층(20) 위에 원하는 도전형 및/또는 도펀트 농도를 갖도록 에피택셜하게 성장될 수 있다. 예를 들면, 표면층(22)은 도핑되지 않은 ("비의도적으로 도핑된") 층일 수 있고/있거나 채널층(20)과 같은/같거나 반대의 도전형을 가질 수 있다. 본 발명의 일부 실시예들에서, 표면층(22)은 또한 AlxGa1 - xN (0≤x<1) 과 같은 Ⅲ족-질화물층이다. 표면층(22)은 또한 InGaN, AlInGaN 또는 이와 유사한 다른 Ⅲ족-질화물층들일 수 있다. 덧붙여, 채널층(20)과 표면층(22)은 동일한 물질로 형성될 수 있다.
따라서, 본 발명의 일부 실시예들에서, 채널층(20)과 표면층(22)은 예를 들면, 금속-반도체 또는 쇼트키 다이오드에서 사용되기 위한, 도전성이 덜한 층 및/또는 절연층 아래에 묻힌 도전성이 높은 층을 제공할 수 있다. 예를 들면, 채널층(20)은 약 1×1019 이온/cm3 이상의 도펀트 농도를 갖는 높게 도핑된 n형 GaN층일 수 있고, 표면층(22)은 약 1×1019 이온/cm3 보다 작은 도펀트 농도를 갖는 낮게 도핑되거나 도핑되지 않은 n형 GaN층일 수 있다. 채널층(20) 및/또는 표면층(22)은 약 100㎚ 에서 약 500㎚ 의 두께로 형성될 수 있다. 따라서, 표면층(22)은 후속 공정에서 형성될 전극(32)에 대한 조절가능한 쇼트키 콘택을 제공할 수 있다.
본 발명의 다른 실시예들에서, 예를 들면, HEMT 소자에 사용을 위하여 채널층과 표면층 사이의 경계에서 이종접합을 제공하도록 채널층(20)과 표면층(22)이 선택될 수 있다. 그와 같이 하여, 채널층(20)은 표면층(22)의 밴드갭보다 작은 밴드갭을 가질 수 있고, 이것은 HEMT 소자에서 장벽층에 해당할 수 있다. 채널층(20)은 또한 표면층(22)보다 더 큰 전자 친화도를 가질 수 있다. 채널층(20)은 초격자(superlattice) 및/또는 GaN, AlGaN 등의 조합과 같은 다중-층 구조를 가질 수 있다. 표면층(22)은 AlGaN, AlInGaN 및/또는 AlN 또는 이들 층들의 조합을 포함할 수 있다. 본 발명의 일부 실시예들에서 표면층(22)의 알루미늄 농도는 약 10% 보다 더 클 수 있다. 그러나, 본 발명의 다른 실시예들에서, 표면층(22)은 약 5%와 약 100% 사이의 알루미늄 농도를 갖는 AlGaN을 포함할 수 있다. 표면층(22)이 오믹 콘택 금속 아래에 묻힐 때 분극 효과를 통하여 채널층(20)과 표면층(22) 사이의 계면에서 상당한 운반자 농도를 유도하기 위하여 표면층(22)은 충분히 두꺼울 수 있고, 충분히 높은 Al 농도와 도핑을 가질 수 있다. 또한, 표면층(22)은 표면층(22)과 (도 1b에 도시된 바와 같이) 보호층(24) 사이의 계면에 축적된 이온화된 불순물에 기인하는 채널에서의 전자들의 산란을 줄이거나 최소화하도록 충분히 두꺼울 수 있다. 특정 실시예들에서, 채널층(20)은 도핑되지 않을 수 있고 약 2㎚ 보다 큰 두께로 성장될 수 있다. 또한, 표면층(22)은 도핑되지 않거나 n형 도펀트로 도핑될 수 있고, 약 0.1㎚에서 약 10㎚의 두께로 성장될 수 있다. 그러나, 표 면층(22)은 크랙 또는 그 안에 실질적인 결함 형성을 야기할 정도로 두꺼워서는 안된다. 본 발명의 일부 실시예들과 사용될 적절한 HEMT 구조들이 공동 양수된 2005년 12월 13일에 출원된 "SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAME" 라는 제목의 미국 특허출원 11/302,062에 더 기재되어 있고, 그 개시내용은 참조에 의하여 여기에서 완전히 기재된 것처럼 여기에 통합된다.
이제 도 1b를 참조하면, 보호층(24)이 표면층(22) 위에 형성된다. 보호층(24)은 실리콘 질화물 (SixNy), 실리콘 이산화물 (SiO2) 및/또는 실리콘 산화질화물 (SiON) 과 같은 다른 적절한 보호물질일 수 있다. "SixNy", "SiN" 및 "실리콘 질화물"의 용어들은 정량적이고 비-정량적인 실리콘 질화물을 모두 지칭하도록 여기에서 교환가능하게 사용되는 것이 이해될 것이다. 보호층(24)을 위하여 다른 물질들이 또한 사용될 수 있다. 예를 들면, 보호층(24)은 마그네슘 산화물, 스칸듐 산화물, 알루미늄 산화물 및/또는 알루미늄 산화질화물을 또한 포함할 수 있다. 더욱더, 보호층(24)은 단일층 또는 균일 및/또는 비균일 조성의 다중층일 수 있다. 보호층(24)의 물질은 적절한 계면 특성을 가질 수 있고, 비교적 높은 온도를 감내할 수 있는 능력이 있을 수 있다. 덧붙여서, 일부 실시에들에서, 보호층(24)은 하부의 표면층(22)을 크게 손상시키지 않고 제거될 수 있는 능력을 갖는다.
일반적으로, 보호층(24)은 비교적 높은 항복 필드 강도(breakdown field strength)을 갖고 표면층(22)과 같은 하부의 Ⅲ족-질화물층과의 계면에서 비교적 낮은 계면 트랩 밀도를 갖는 유전층일 수 있다. 보호층(24)은 표면층(22)의 물질에 대하여 높은 식각 선택비를 가질 수 있고, 표면층(22)의 물질과 반응하지 않을 수 있다. 더욱더, 보호층(24)은 그 안에 비교적 낮은 레벨의 불순물을 가질 수 있다. 예를 들면, 보호층(24)은 비교적 낮은 레벨의 수소 및 산소, 탄소, 플루오린 및 염소를 포함하는 다른 불순물들을 가질 수 있다. 이에 더하여, 보호층(24)은 후속 공정 단계에서 사용되는 높은 어닐링 온도를 견딜 수 있도록 비교적 높은 온도 (예를 들면, >1000℃) 에서 안정할 수 있다.
본 발명의 특정 실시예들에서 보호층(24)은 SiN이다. SiN은 예를 들면, 저압 화학 기상 증착 (LPCVD) 및/또는 금속-유기 화학 기상 증착 (MOCVD)에 의하여 형성될 수 있다. SiN 층은 화학양론적(stoichiometric)일 수 있다. (즉, 물질 내의 실리콘 대 질소의 비가 약 3:4일 수 있다. ) 예를 들면, CVD 공정에서 SiH4 및 NH3 소스 가스의 상대적인 흐름 속도를 조절함에 의하여 SiN 층의 화학양론이 조절될 수 있다. 더욱이, 비교적 높은 온도에서 형성될 때 CVD-성장된 SiN이 화학양론적이 되는 경향이 있다.
SiN 층의 화학양론은 또한 상기 층의 굴절률에 영향을 미칠 수 있다. 본 발명의 특정 실시예들에서, 보호층(24)은 633㎚ 파장에서 약 1.6 에서 2.2 의 굴절율을 가질 수 있다. 특정 실시예들에서, SiN 보호층(24)의 굴절율은 엘립소메트리(ellipsometry)에 의하여 측정된 바 1.98±0.05이다. 화학양론적인 SiN은 또한 버퍼 산화막 식각 (BOE)에서 그 식각 속도에 의하여 특징지어질 수 있다. 예를 들 면, BOE에서 화학양론적인 SiN의 식각 속도는 거의 제로이다. (즉, 분당 약 1 ㎚ 보다 적다)
일부 실시예들에서, 보호층(24)은 SiO2 일 수 있다. SiO2 는 LPCVD 및/또는 MOCVD에 의하여 형성될 수 있고 화학양론적일 수 있다. 본 발명의 특정 실시예들에서, SiO2 보호층(24)은 633㎚ 파장에서 약 1.36 에서 1.56 의 굴절율을 가질 수 있다. 특정 실시예들에서, SiO2 보호층의 굴절율은 엘립소메트리에 의하여 측정된 바 1.46±0.03이다.
보호층(24)이 실리콘 질화물을 포함할 때, 보호층(24)은 Cs 이온빔으로 2차 이온 질량 분석기 (SIMS) 에 의하여 측정한 바에 의하면, 표1에 나타낸 정도 또는 그보다 적은 불순물 레벨을 가질 수 있다.
표 1
원소 농도 (㎝-3)
H 4×1021
O 3×1018
C 7×107
F 1×1016
CL 4×1016
보호층(24)은 표면층(22) 위에 형성된 블랭킷일 수 있다. 전형적으로, 보호층(24)은 약 100㎚의 범위의 두께를 가질 수 있으나, 다른 두께층들도 또한 사용될 수 있다. 예를 들면, 보호층(24)은 후속의 불순물 활성화 어닐 동안 하부층을 보호할 수 있도록 충분히 두꺼워야 할 것이다. 그러한 공정들을 위하여 2 또는 3 단 일층(monolayer)만큼 얇은 층들이 충분할 수 있다. 그러나 일반적으로 보호층(24)은 약 10㎚ 에서 약 500㎚ 의 두께를 가질 수 있다.
보호층(24)은 그 개시내용이 참조에 의하여 여기에서 완전히 기재된 것처럼 여기에 통합된, 2005년 11월 23일에 출원된 "GROUP III NITRIDE SEMICONDUCTOR DEVICES WITH SILICON NITRIDE LAYERS AND METHODS OF MANUFACTURING SUCH DEVICES" 라는 제목의 미국 특허출원 11/286,805에 기술된 고순도 SiN 층과 같은 고순도 질화물(HPN: high purity nitride)층을 포함할 수 있다. 특히, 본 발명의 특정 실시예들에 따라서, 인시츄로 성장된 SiN 보호층(24)은 (예를 들면, 700℃ 위의) 비교적 높은 온도에서 성장될 수 있다. 특정 실시예들에서, SiN 층들은 약 900-1000℃ 범위에 있는 온도에서 성장될 수 있다. 그러한 고온 성장은 또한 SiN 층 내에서 그리고 Ⅲ족 질화물층과 SiN 층 사이의 계면에서 불순물을 감소시키는 것을 촉진시킬 수 있다. 부가적으로 SiN 층 안으로 도입되는 백그라운드 반응기 불순물의 레벨을 감소시키는 것을 촉진시킬 수 있는 높은 성장 속도가 채용될 수 있다. 예를 들면, 본 발명의 특정 실시예들에서, SiN 층(들)은 적어도 약 0.2㎛/시간의 성장 속도로 성장될 수 있다. 일부 특정 실시예들에서, 성장 속도는 약 2㎛/시간일 수 있다.
SiN 층을 인시츄로 형성하는 것은 또한 최상층의 Ⅲ족 질화물층의 상면으로 그리고/또는 SiN 층 자체로 도입되는 불순물의 레벨을 감소시킬 수 있다. 특히, 소자가 반응기로부터 제거되고 SiN 층이 예를 들면, 스퍼터링 또는 PECVD와 같은 후-MOCVD 성장 공정을 통하여 형성되는 때에, 다수의 다른 메커니즘이 불순물들을 도입할 수 있다. 예를 들면, 미국 특허 6,498,111에서 상세히 논의된 바와 같이, Ⅲ족 질화물층의 성장 동안 MOCVD 반응기 내에 수소가 존재한다면, 상기 수소는 성장에 뒤따르는 반응기의 냉각 동안 Ⅲ족 질화물층 안으로 도입되는 경향이 있을 수 있다. 마찬가지로, 반응기로부터 제거하는 때에 소자의 대기로의 노출은 산소 원자의 도입을 허용할 수 있고, 소자의 취급 및/또는 소자의 화학적 세정의 결과로서 여러가지 다른 불순물들이 특히 소자의 바깥쪽 표면에 인접하여 도입될 수 있다. SiN 보호/패시베이션 층의 증착 이전에 습식 에칭, 전극 증착, 어닐링 단계 등과 같은 후-성장 공정이 수행된다면 불순물들이 또한 더해질 수 있다. 이러한 불순물들은 바람직하지 않고/않거나 조절/재생하기 어려울 수 있는 방향으로 Ⅲ족 질화물층과 SiN 층 사이의 계면에서 표면 상태를 열화시킬 수 있다. 예를 들면, 불순물의 존재는 SiN 층과 그 하부의 Ⅲ족 질화물층 사이의 계면에 트래핑을 증가시킬 수 있고, 그에 의하여 채널의 면저항(sheet resistance)을 증가시킬 수 있다.
본 발명의 특정 실시예들에서, 고순도 실레인(SiH4)가 SiN 층(들)의 성장에서 소스 가스로서 사용될 수 있다. 기술분야에서 숙달된 이들에게 알려진 바와 같이, 실레인은 n-도핑된 Ⅲ족 질화물층들의 성장에서 실리콘 도펀트를 위한 소스로서 종종 사용된다. 통상, 덜 비싸고, 매우 가연성이 높은 순수한 실레인 보다 사용하기에 쉽기 때문에 희석된 실레인 가스가 그러한 응용에 사용된다. 그러한 순수한 실레인의 사용은 예를 들면, Ⅲ족 질화물층과 SiN 층 사이의 계면에서 그리고/또는 SiN 층 내에서 불순물의 레벨을 감소시키는 것을 촉진할 수 있으며, 이것은 특징 환경에서 소자의 성능 및/또는 재현성을 향상시킬 수 있다. 특히, 더 높은 품질의 (즉, 더 순수한) SiN 층은 절연층의 몸체 내의 트랩핑을 감소시키거나 최소화하는 것을 도울 수 있으며, 이에 의하여 더 높은 항복 임계장(breakdown critical field)을 제공할 수 있다. 그러한 순수한 실레인 가스 소스가 반응기와 포함될 때, 예를 들면, n-도핑되거나 공동-도핑된 Ⅲ족 질화물의 성장 동안 도펀트 가스 소스로서 사용될 수 있도록 희석된 실레인 소스 가스 또한 포함하는 것이 여전히 바람직할 수 있다.
계속하여 도 1b를 참조하면, 마스크(25)가 보호층(24) 위에 형성된다. 마스크(25)는 포토레지스트 또는 SiN 및/또는 SiO2와 같은 임의의 다른 적절한 마스크 물질을 포함할 수 있다. 마스크는 주입되는 이온들을 막도록 선택된 두께를 가질 수 있다. 예를 들면, 보호층(24)이 SiN을 포함할 때, 마스크(25)는 SiO2와 같은 산화물을 포함하거나 그 반대일 수 있다.
보호층(24)의 표면 부분(24A)을 노출시키도록 마스크(25) 안에 윈도우가 오픈되고, 적어도 주입된 이온들의 일부가 보호층(24)을 통하여 주입되고 표면층(22) 내에 머무르도록 윈도우를 통하여 보호층(24) 안으로 불순물 이온들(27)이 주입된다. 덧붙여서, 주입된 이온들의 일부는 채널층(20) 내에 머무를 수 있다. 주입된 이온들은 보호층(24)와 채널층(20) 사이의 표면층(22) 안에서 피크 도펀트 농도를 갖는 분포 프로파일을 형성할 수 있다. 그러나 주입 피크는 또한 보호층(24)과 표면층(22) 사이의 경계(29)로부터 멀리 (즉, 위나 아래로) 형성될 수 있다. 따라 서, 도 1c에 도시된 바와 같이, 주입된 영역(31)은 표면층(22)을 통과하여 채널층(20)과 접촉하도록 확장되어 형성될 수 있다. 이에 더하여 일부 실시예들에서, 주입된 영역(31)은 적어도 부분적으로 보호층(24) 및/또는 채널층(20)으로 확장될 수 있다.
1×1018이온/cm3 이상의 피크 도펀트 농도를 갖는 주입된 영역(31)을 제공하도록 주입 조건이 선택될 수 있다. 예를 들면, 일부 실시예들에서, 주입의 도즈 및 에너지는 주입된 영역(31)에서 약 5×1020이온/cm3 의 피크 도펀트 농도를 제공하도록 선택될 수 있다. 표면층(22)의 주입된 영역(31)을 통하여 실질적으로 균일한 농도를 갖는 주입된 도펀트들의 분포를 제공하도록 주입 조건이 또한 선택될 수 있다. 이를 테면, 주입된 영역(31)을 통하여 주입된 도펀트들의 비교적 균일한 프로파일을 제공하기 위하여 주입 공정은 다중 주입 단계를 포함할 수 있다. 이와 같이, 주입된 영역(31)이 채널층(20)을 접촉하도록 주입 단계의 수는 보호층(24) 및/또는 표면층(22)의 두께에 의존할 수 있다. 예를 들면, 주입 공정은 제1 세트의 주입 조건 아래에서 수행되는 제1 주입 단계 및 제2 세트의 주입 조건 아래에서 수행되는 후속의 주입 단계를 포함할 수 있다. 그러나, 도 2와 관련하여 아래에서 논의될 바와 같이, 실질적으로 균일한 도펀트 농도를 갖는 주입된 영역(31)을 제공하도록 2 이상의 주입 단계들이 수행될 수 있다.
일부 실시예들에서, 주입은 실온에서 수행될 수 있다. 주입 에너지 및/또는 도즈는 아래에서 논의될 바와 같이 원하는 면 고유저항(sheet resistivity)을 얻고 /얻거나 표면층(22)에 대한 낮은 고유저항 오믹 콘택을 제조하는 것을 허용하도록 선택될 수 있다. 질화물계 층 안에 n형 주입된 영역(31)을 형성하도록, 주입된 이온들(27)은 실리콘(Si), 황(S) 및/또는 산소(O) 이온들을 포함할 수 있다.
주입된 영역(31)을 형성한 후에 주입은 활성화 어닐에 의하여 활성화될 수 있다. 도 1c에 보이는 바와 같이, 예를 들면, 포토레지스트 스트립 및/또는 식각 공정에 의하여 마스크(25)는 주입 활성화 어닐 전에 제거될 수 있다. 그러나, 활성화 어닐은 보호층(24)의 존재하에 수행될 수 있다. 특히, 보호층(24)은 어닐 동안 표면층(22)을 보호할 수 있다. 일부 실시예들에서, 보호층(24)은 완성된 소자에서 표면층(22)에 대한 패시베이션 층으로서 작용하도록 표면층(22) 위에 계속 남을 수 있다.
활성화 어닐은 예를 들면, N2 및/또는 Ar 을 포함하는 불활성 분위기에서 수행될 수 있다. 보호층(24)이 SiN을 포함할 때, 어닐 분위기는 약 0.1mbar 에서 1000mbar 의 범위에 있는 NH3 부분압력을 포함할 수 있다. 더욱 특정적으로, NH3 은 약 10-100mbar 의 압력을 가질 수 있다. 특히, NH3은 약 90mbar의 압력을 가질 수 있다. NH3은 SiN 보호층(24)의 분해를 감소시키는 것을 도울 수 있다. 활성화 어닐은 주입된 도펀트 이온들을 활성화하는데 충분한 온도에서 그러나 하부의 반도체층, 즉, 표면층(22)이 열화하는 온도보다 낮은 온도에서 수행될 수 있다. 고온 공정 단계 동안 보호층(24)의 존재는 보호층(24)이 없으면 고온 어닐링으로부터 기인할 수 있는 표면층(22)을 포함하는 하부의 에피택셜 층들에 대한 손상을 방지할 수 있다. 예를 들면, 표면층(22)이 AlGaN을 포함하는 경우, 활성화 어닐은 1000℃ 보다 큰 온도에서 수행될 수 있다. 덧붙여, 표면층(22)이 GaN을 포함하는 경우, 보호층(24)은 표면층(22) 위의 AlGaN 층을 그리고 AlGaN 층 위의 HPN 층을 포함할 수 있다. 그러므로, 본 발명의 일부 실시예들에서, 보호층(24)은 다중-층 구조일 수 있다.
일부 실시예들에서, 활성화 어닐은 약 1000℃ 내지 약 1300℃ 의 온도에서 수행될 수 있다. 활성화 어닐은 인-시츄 및/또는 분리된 어닐링 챔버에서 수행될 수 있다. 어닐 온도에 따라서 활성화 어닐은 적어도 약 30초 또는 그 이상 동안 수행될 수 있다. 예를 들면, 약 1300℃ 에서 급속 열적 어닐 (RTA: rapid thermal anneal)은 약 30초 동안 수행될 수 있는 반면, 약 1000℃ 에서 퍼니스 어닐은 약 30분 동안 수행될 수 있다. 관련된 물질의 유형에 의존하여 활성화 시간 및 온도의 특정 선택이 변할 수 있고 특정 주입 조건이 채용될 수 있다. 특정 실시예들에서, 어닐 시간은 약 30초 내지 약 30분의 범위에 있을 수 있다.
이제 도 1d를 참조하면, 제2 마스크(35)가 보호층 위에 형성되고 주입된 영역(31) 위에 전극을 형성하기 위하여 보호층(24) 내에 윈도우가 오픈된다. 하부의 표면층(22)의 주입된 영역(31)을 노출시키기 위하여 표면층(22)에 대하여 낮은 손상을 갖는 식각을 이용하여 윈도우가 형성될 수 있다. 낮은 손상 식각 기술의 예들은 유도 커플 플라즈마(inductively coupled plasma) 또는 전자 사이클론 공명 (ECR: electron cyclone resonance) 또는 플라즈마에 DC 요소가 없는 다운스트림 플라즈마 식각과 같은 반응성 이온 식각과 다른 식각 기술을 포함한다. SiO2 보호층(24)에 대한 낮은 손상 식각은 버퍼된 플루오르화수소 산을 사용한 습식 식각일 수 있다. 식각 정지층의 낮은 손상 제거가 뒤따르는 식각 정지층에 대한 SiN 및/또는 SiO2의 선택적인 식각이 또한 수행될 수 있다. SiN 보호층(24)에 대하여, SiO2이 식각 정지층으로 사용될 수 있다. 그러한 실시예들에서, 보호층(24)은 식각 정지층 뿐만 아니라 SiN 및/또는 SiO2층을 포함할 수 있다. 그러므로 위에서 언급한 바와 같이 보호층(24)은 다중층들을 포함할 수 있다.
도 1d에서 오믹 콘택(30)으로서 도시된 전극을 제공하기 위하여 표면층(22)의 노출된 주입된 영역(31) 위에 금속이 예를 들면, 증발(evaporation)에 의하여 증착될 수 있다. 여기에 사용된 바와 같이, "오믹 콘택" 이라는 용어는 약 1Ω-mm 또는 그 아래의 콘택 저항을 갖는 비-정류 콘택(non-rectifying contact)을 지칭한다. 오믹 콘택(30)을 위한 적절한 금속은 Ti, Si, Ni, Au, Al, Ta, Mo, TiN, WSiN 및/또는 Pt를 포함할 수 있다. (도 1e에 나타난 바와 같이) 오믹 콘택을 형성하기 위하여 증착된 금속을 어닐하는 것이 원해지면, 오믹 콘택(30)이 보호층(24) 안의 윈도우보다 작게 패터닝되도록 분리된 리소그래피 단계가 수행될 수 있다. 오믹 콘택(30)의 에지는 그에 의하여 보호층(24)으로부터 떨어질 수 있다. 예를 들면, 오믹 콘택(30)의 에지는 약 0.1 내지 약 0.2 ㎛ 의 범위 내의 거리만큼 보호층(24)으로부터 떨어질 수 있다. 오믹 콘택(30)은 오믹 콘택 금속의 형성과 패터닝에서 오정렬 인내(tolerance)를 허용하도록 충분히 큰 거리반큼 보호층(24)으로부터 떨 어질 수 있다. 오믹 콘택 금속이 보호층(24)과 접촉하면, 후속의 가열 단계 동안에 보호층(24)으로 금속이 확산될 수 있으며, 이것은 후속하여 형성되는 전극(32)과 오믹 콘택(30) 사이에 단락을 일으킬 수 있다. 오믹 콘택(30)과 보호층(24) 사이의 갭은 보호층(24)의 보호 목적을 손상시킬 정도록 (그에 의하여 소자의 성능을 실질적으로 열화시킬 정도로) 커서는 안되지만 오믹 물질이 보호층(24)에 임의적으로 접촉할 위험이 있을 정도로 작아서는 안된다. 그러므로, 예를 들면, 본 발명의 특정 실시예들에서, 오믹 콘택(30)과 보호층(24)의 에지 사이의 갭은 약 0.1㎛ 에서 0.5㎛ 일 수 있다.
일부 실시예들에서, 증착된 금속은 오믹 콘택(30)을 제공하도록 비교적 고온에서 어닐될 수 있다. 예를 들면, 어닐은 N2 또는 Ar 과 같은 불활성 가스의 분위기에서 약 900℃ 보다 높은 온도에서의 어닐일 수 있다. 오믹 콘택 어닐의 사용을 통하여, 오믹 콘택(30)의 저항은 비교적 고저항으로부터 약 1 Ω-mm 이하로 감소될 수 있다. 주입 활성화 어닐과 마찬가지로 고온 공정 단계 동안 보호층(24)의 존재는 그런 단계에 의하여 보호층(24)이 없었으면 야기될 수 있는 표면층(22)에 대한 손상을 방지할 수 있다. 그러므로, 예를 들면, 고온 오믹 콘택 어닐 후에 전극(32)이 형성될 수 있는 영역(21)의 면저항은 성장된 채의 영역(21) (즉, 콘택 어닐 전) 의 면저항과 실질적으로 같을 수 있다.
그러나 위에 제공된 바와 같이 표면층(22) 내에 주입된 영역(31)의 존재에 기인하여 그 위에 오믹 콘택을 형성하기 위하여 증착된 금속을 어닐할 필요가 없을 수 있음이 이해될 것이다. 즉, 금속은 증착될 때 오믹일 수 있다. 콘택 어닐이 요구되지 않을 수 있으므로, 오믹 콘택(30)이 표면층(22)에 접촉하는 것이 수용할 만 할 수 있다. 그러므로 본 발명의 일부 실시예들에서, 오믹 콘택(30)이 보호층(24)으로부터 간격을 두고 떨어지는 것을 보장하기 위하여 그렇지 않으면 요구될 수 있는 리소그래피 단계가 표면층(22)으로의 불순물의 주입의 결과로서 회피될 수 있다.
덧붙여서, 오믹 콘택(30)이 주입된 영역(31) 위에 형성되므로, 오믹 콘택(30)은 주입되지 않은 영역 위에 형성되는 오믹 콘택보다 더 낮은 고유저항(resistivity)을 가질 수 있다. 그러므로, 본 발명의 일부 실시예들에 따라 형성된 소자들의 온-저항은 감소될 수 있다.
도 1e는 표면층(22)의 영역(21) 위의 전극(32)의 형성을 도시한다. 오믹 콘택(30)과 보호층(24) 위에 마스크(미도시)가 형성되고 보호층(24)의 일부를 노출시키는 윈도우를 형성하도록 패터닝된다. 그 후 표면층(22)의 영역(21)을 노출시키도록 보호층(24)을 관통하여 리세스 또는 개구부가 형성된다. 리세스는 위에서 기술된 바와 같이 저손상 식각 공정을 사용하여 형성된다. 오믹 콘택(30)이 소스/드레인 콘택을 제공하는 특정 실시예들에서 리세스, 그러니까 상기 리세스에 형성될 게이트 콘택(32)이 드레인 콘택보다는 소스 콘택에 더 가깝도록 리세스가 소스와 드레인 콘택 사이에서 오프셋될 수 있다.
도 1e에 보이는 바와 같이, 전극(32)이 리세스 내에 형성되고 표면층(22)의 노출된 영역(21)을 접촉한다. 예를 들면, 오믹 콘택(30)이 소스/드레인 영역인 경 우, 전극(32)은 HEMT 소자를 제공하기 위하여 "T" 게이트가 될 수 있고, 일반적인 제조 기술을 사용하여 제조될 수 있다. 선택적으로, 오믹 콘택(30)이 캐소드 콘택인 경우, 쇼트키 다이오드를 제공하도록 전극(32)은 애노드 콘택일 수 있다. 적절한 전극 물질은 표면층(22)의 조성에 의존할 수 있다; 그러나, 일부 실시예들에서, 질화물계 반도체 물질에 쇼트키 콘택을 형성할 수 있는 Ni, Pt, NiSix, Cu Pd, Cr, W 및/또는 WSiN 과 같은 일반적인 물질이 사용될 수 있다. 비록 바람직하지는 않지만, 예를 들면, 저-손상 식각의 비등방성의 결과로서 보호층(24)과 전극(32) 사이에 작은 갭이 생길 수 있고, 이것은 보호층(24)과 전극(32) 사이에서 표면층(22)의 노출된 영역을 만들 수 있다.
오믹 콘택(30)이 캐소드 콘택인 일부 실시예들에서, 애노드 콘택(32)과 표면층(22)의 주입된 영역(31) 사이의 측방향 거리(Δ1)가 애노드 콘택(32)과 캐소드 콘택(30) 사이의 측방향 거리(ΔC)보다 작도록 표면층(22)의 주입되지 않은 부분 위의 애노드 콘택으로서 전극(32)이 형성될 수 있다. 예를 들면, 애노드 콘택(32)과 주입된 영역(31) 사이의 측방향 거리(Δ1)가 약 1 마이크론(㎛) 보다 적을 수 있다. 따라서, 애노드(32)에 더 가까운 주입된 영역(31)을 제공함에 의하여 금속-반도체 다이오드의 직렬 저항이 감소될 수 있다. 덧붙여서, 주입된 영역(31)에 의하여 제공되는 감소된 콘택 저항에 기인하여 다이오드의 직렬 저항을 증가시키지 않으면서 캐소드(30)는 애노드(32)로부터 더 떨어져서 형성될 수 있다.
유사하게, 오믹 콘택(30)이 HEMT 소자에서 소스/드레인 콘택인 경우에, 감소 된 콘택 저항은 소자의 온-저항을 증가시키지 않으면서 드레인-소스 간격을 증가시킬 수 있다. 이것은 예를 들면, RF 전력 스위치, 리미터(limiter) 및 캐스코드 셀(cascode cell)을 포함하여, 낮은 온-저항을 요구하는 다른 응용 제품들 뿐만 아니라 mm-파장 주파수에서 전력 증폭기의 성능을 향상시키는 것을 도울 수 있다.
일부 실시예들에서, 오믹 콘택(30)이 어닐될 필요가 없을 수 있으므로, 단일의 금속화 단계에서 동일한 금속을 사용하여 오믹 콘택(30) 및 전극(32)을 형성하는 것이 가능할 수 있다. 예를 들면, Ti, Si, Ni, Au, Al, Ta, Mo, TiN, WSiN, 및/또는 Pt가 주입된 영역(31)으로부터 간격을 두고 떨어진 표면층(22)의 주입되지 않은 영역(21) 위의 비-오믹 콘택(32)을 형성하면서 표면층(22)의 주입된 영역(31) 위에 증착된 상태로의 오믹 콘택을 형성할 수 있다.
도 1f는 패시베이션층(34)의 형성을 도시한다. 패시베이션층은 도 1e의 구조 위에 증착된 블랭킷일 수 있다. 특정 실시예들에서, 패시베이션층(34)는 보호층(24)과 오믹 콘택(30) 사이의 갭, 또한 보호층(24)과 게이트 콘택(32) 사이의 갭들을, 그러한 갭이 존재한다면, 실질적으로 채우도록 증착된다. 본 발명의 일부 실시예들에서, 패시베이션층(34)은 실리콘 질화물, 알루미늄 질화물, 실리콘 이산화물 및/또는 산화질화물일 수 있다. 더욱더, 패시베이션층(34)은 균일 및/또는 비균일 조성의 단일 또는 다중층일 수 있다.
도 2는 n- GaN 표면층과 n+ GaN 채널층 위의 HPN 보호층을 포함하는 구조로 주입된 실리콘 이온들의 가능한 불순물 프로파일에 대한 시뮬레이션 결과를 도시하는 그래프이다. 도 2의 시뮬레이션 결과에 보이는 바와 같이, 실질적으로 균일한 도펀트 농도를 제공하기 위하여 다른 세트의 주입 조건 아래 세 주입 단계에서 구조로 실리콘 이온들이 주입된다. 더욱 특정하게, 시뮬레이션 결과는 약 160keV의 주입 에너지에서 약 0.5×1015 내지 약 2. 5×1015 이온/cm2의 도즈에서 제1 주입 단계에서, 약 260keV의 주입 에너지에서 약 0.8×1015 내지 약 5×1015 이온/cm2의 도즈에서 제2 주입 단계에서, 약 360keV의 주입 에너지에서 약 0.5×1015 내지 약 3. 7×1015 이온/cm2의 도즈에서 제3 주입 단계에서 주입된 실리콘 이온들을 도시한다. 시뮬레이션 결과에 따르면, 위에서 기술된 3 단계 주입 공정은 약 5×1020 이온/cm3 의 피크 농도를 갖는 실질적으로 균일한 도펀트 농도를 갖는 주입된 영역을 낳으며, 이것은 일부 응용제품을 위하여 바람직할 수 있다. 그러나 채널층과 접촉하는 주입된 영역을 제공하기 위하여 주입 단계의 수는 보호층 및/또는 표면층의 두께에 의존할 수 있다. 그러므로 에너지, 도즈 및/또는 다른 주입 조건들의 조합은 주어진 구조에 대하여 최적화될 수 있고, 여기에 기술된 그러한 조합에 한정되지 않는다.
특정한 다이오드 및 HEMT 구조와 관련하여 본 발명의 실시예들이 여기에서 기술되었지만, 본 발명은 그러한 구조들에 제한되는 것으로 해석되서는 안된다. 예를 들면, 본 발명의 가르침으로부터 여전히 이익을 얻으면서 부가적인 층들이 HEMT 소자 내에 포함될 수 있다. 그러한 부가적인 층들은, 예를 들면, 그 기재 내용이 여기에서 상세하게 기재된 것처럼 참조에 의하여 여기에 통합되는, Yu 등의 "Schottky barrier engineering in III-V nitrides via the piezoelectric effect," Applied Physics Letters, Vol. 73, No. 13, 1998 또는 "ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME," 에 대한 미국 특허 공개 2002/0066908A1에 기술된 GaN 캡층을 포함할 수 있다. 일부 실시예들에서, MISHEMT를 만들기 위하여 및/또는 표면을 패시베이트하기 위하여 SiN 또는 비교적 높은 품질의 AlN과 같은 절연층들이 증착될 수 있다. 부가적인 층들은 또한 조성적으로 구배된(graded) 전이 층 또는 층들을 포함할 수 있다.
더욱이, 표면층(22)은 또한 그 기재 내용이 여기에서 상세하게 기재된 것처럼 참조에 의하여 여기에 통합되는, "GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER"라는 제목의 Smorchkova의 미국 특허 공개 2002/0167023에 기술된 바와 같은 다중층들과 같이 제공될 수 있다. 그러므로 본 발명의 실시예들은 표면/장벽층을 단일층으로 제한하는 것으로 해석되서는 안되며, 예를 들면, GaN, AlGaN 및/또는 AlN 의 조합 층들을 갖는 절연층들을 포함할 수 있다. 예를 들면, GaN, AlN 구조는 합금 산란을 감소하거나 방지하기 위하여 사용될 수 있다. 그러므로, 본 발명의 실시예들은 AlGaN-계 장벽층들, AlN-계 장벽층들 및/또는 이들의 조합과 같은 질화물계 표면층들을 포함할 수 있다.
비록 여기에서 주로 측면 쇼트키 다이오드 및 HEMT 구조와 관련하여 기술되 었으나, 본 발명의 실시예들은 또한 다른 유형의 소자들 및/또는 물질들과 연관되어 채용될 수 있다. 예를 들면, 본 발명의 실시예들은 그 기재 내용이 전체로서 참조에 의하여 여기에 통합되는, "SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS"라는 제목의 미국 특허 6,686,616 에 기술된 소자들과 같은 실리콘 탄화물 MESFET 소자에 특히 적절할 수 있다. 마찬가지로, 본 발명의 일부 실시예들은 GaN계 발광 소자 (LED), GaAs/AlGaAs pHEMT 소자들과 같은 GaAs계 소자들, GaN JFET 소자들, GaN HJFET 소자들, 에미터를 통하여 주입된 베이스 콘택을 포함하는 이종접합 쌍극성 트랜지스터(HBT), 성장된 상태로의 표면 특성의 보존이 바람직할 수 있는 광-전자 또는 전자 Ⅲ족-질화물 소자들에 유리하게 채용될 수 있다.
도면과 발명의 상세한 설명에서, 발명의 전형적인 실시예들이 기술되었고, 비록 특정 용어들이 사용되었으나, 이들은 일반적이고 기술적인 의미에서만 사용되었으며 제한의 목적을 갖는 것은 아니다.
본 발명은 고전력, 고온 및/또는 고주파수 응용을 위하여 응용될 수 있다.

Claims (46)

  1. 제1 도전형과 제1 도펀트 농도를 갖는 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 위에 상기 제1 도펀트 농도보다 작은 제2 도펀트 농도를 갖는 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층을 통하여 확장되고 상기 제1 반도체층과 접촉하는 제1 도전형의 주입된 영역을 형성하기 위하여 상기 제2 반도체층 안으로 이온을 주입하는 단계;
    상기 제2 반도체층의 상기 주입된 영역 위에 제1 전극을 형성하는 단계; 및
    상기 주입된 영역으로부터 간격을 갖고 떨어진 상기 제2 반도체층의 주입되지 않은 영역 위에 제2 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 Ⅲ족 질화물 물질을 포함하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 이온들을 주입하기 전에 상기 제2 반도체층 위에 보호층을 형성하는 단계; 및
    상기 이온들을 주입한 후에, 상기 주입된 이온들을 활성화하기 위하여 상기 제1 및 제2 반도체층 및 상기 보호층을 어닐하는 단계를 더 포함하되,
    상기 이온들을 주입하는 단계는 상기 보호층을 통하여 상기 제2 반도체층 안으로 상기 이온들을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제3 항에 있어서, 상기 제1 전극을 형성하는 단계는
    상기 제2 반도체층의 상기 주입된 영역을 노출시키기 위하여 어닐링 후에 상기 보호층 안에 개구부를 형성하는 단계; 및
    상기 노출된 주입된 영역 위에 상기 개구부 안에 오믹 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제3 항에 있어서, 상기 보호층은 고순도 질화물(HPN: high purity nitride)을 포함하는 반도체 소자의 제조 방법.
  6. 제3 항에 있어서, 상기 제1 및 상기 제2 반도체층은 갈륨 질화물(GaN)을 포함하고, 상기 보호층을 형성하는 단계는
    상기 제2 반도체층 위에 알루미늄을 포함하는 Ⅲ족-질화물을 포함하는 제1 보호층을 형성하는 단계; 및
    상기 제1 보호층 위에 고순도 질화물 (HPN)을 포함하는 제2 보호층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제3 항에 있어서, 상기 보호층은 실리콘 질화물(SiN), 실리콘 이산화 물(SiO2) 및/또는 실리콘산화질화물 (SiON)을 포함하는 반도체 소자의 제조 방법.
  8. 제3 항에 있어서, 상기 제2 반도체층 안으로 상기 이온들을 주입하는 단계는
    상기 제2 반도체층을 통하여 확장하고 상기 보호층으로 적어도 부분적으로 확장하는 상기 주입된 영역을 형성하기 위하여 상기 제2 반도체층 안으로 상기 이온들을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서, 상기 제2 반도체층 안으로 상기 이온들을 주입하는 단계는
    상기 제2 반도체층를 통하여 확장하고 상기 제1 반도체층으로 적어도 부분적으로 확장하는 상기 주입된 영역을 형성하기 위하여 상기 제2 반도체층 안으로 상기 이온들을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서, 상기 주입된 영역은 상기 제2 반도체층 안에 피크 도펀트 농도를 갖는 반도체 소자의 제조 방법.
  11. 제1 항에 있어서, 상기 이온들을 주입하는 단계는
    상기 제2 반도체층의 상기 주입된 영역을 통하여 실질적으로 균일한 농도를 갖는 주입된 도펀트들의 분포를 제공하도록 상기 제2 반도체층 안으로 상기 이온들을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  12. 제11 항에 있어서, 실질적으로 균일한 농도를 갖는 주입된 도펀트들의 분포를 제공하도록 상기 제2 반도체층 안으로 상기 이온들을 주입하는 단계는
    제1 도즈(dose)와 제1 주입 에너지에서 제1 도전형의 이온들을 주입하는 단계; 및 그 후
    제2 도즈와 제2 주입 에너지에서 제1 도전형의 이온들을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서, 상기 제1 도즈는 약 0.5×l015 내지 약 2.5×1015 이온/cm2 를 포함하고, 상기 제1 주입 에너지는 약 160keV를 포함하고, 상기 제2 도즈는 약 0.8×l015 내지 약 5×1015 이온/cm2 를 포함하고, 상기 제2 주입 에너지는 약 260keV를 포함하는 반도체 소자의 제조 방법.
  14. 제12 항에 있어서, 실질적으로 균일한 농도를 갖는 주입된 도펀트들의 분포를 제공하도록 상기 제2 반도체층 안으로 상기 이온들을 주입하는 단계는
    제3 도즈와 제3 주입 에너지에서 제1 도전형의 이온들을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서, 상기 제3 도즈는 약 0.5×l015 내지 약 3.7×1015 이온/cm2 를 포함하고, 상기 제3 주입 에너지는 약 360keV를 포함하는 반도체 소자의 제조 방법.
  16. 제1 항에 있어서, 상기 주입된 이온들은 실리콘(Si), 황(S) 및/또는 산소(O)를 포함하는 반도체 소자의 제조 방법.
  17. 제1 항에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 동일한 물질을 포함하는 반도체 소자의 제조 방법.
  18. 제1 항에 있어서, 상기 제1 반도체층 및/또는 상기 제2 반도체층은 에피택셜층을 포함하는 반도체 소자의 제조 방법.
  19. 제1 항에 있어서, 상기 제1 전극은 오믹 콘택을 포함하는 반도체 소자의 제조 방법.
  20. 제1 항에 있어서, 상기 제1 전극은 상기 제2 반도체층의 상기 주입된 영역 위의 캐소드 콘택을 포함하고, 상기 제2 전극은 상기 제2 반도체층의 상기 주입되지 않은 영역 위의 애노드 콘택을 포함하는 반도체 소자의 제조 방법.
  21. 제20 항에 있어서, 상기 제1 반도체층 및/또는 상기 제2 반도체층은 약 100 나노미터(㎚) 내지 약 500㎚ 의 두께를 갖는 반도체 소자의 제조 방법.
  22. 제1 항에 있어서, 상기 제2 전극 및 상기 주입된 영역 사이의 측방향 거리는 상기 제2 전극 및 상기 제1 전극 사이의 측방향 거리보다 작은 반도체 소자의 제조 방법.
  23. 제22 항에 있어서, 상기 제2 전극 및 상기 주입된 영역 사이의 측방향 거리는 약 1 마이크로미터 (㎛) 보다 작은 반도체 소자의 제조 방법.
  24. 제1 항에 있어서, 상기 제1 전극은 상기 제2 반도체층의 상기 주입된 영역 위의 소스/드레인 콘택을 포함하고, 상기 제2 전극은 상기 제2 반도체층의 상기 주입되지 않은 영역 위의 게이트 콘택을 포함하는 반도체 소자의 제조 방법.
  25. 제24 항에 있어서, 상기 제2 반도체층의 밴드갭은 상기 제1 반도체층의 밴드갭보다 큰 반도체 소자의 제조 방법.
  26. 제1 도전형과 제1 도펀트 농도를 갖는 제1 반도체층;
    상기 제1 반도체층 위에 있고, 상기 제1 도펀트 농도보다 작은 제2 도펀트 농도를 갖는 제2 반도체층;
    상기 제2 반도체층을 통하여 확장되고 상기 제1 반도체층과 접촉하는 상기 제1 도전형의 주입된 도펀트들의 분포를 포함하는 상기 제2 반도체층 안의 주입된 영역;
    상기 제2 반도체층의 상기 주입된 영역 위의 제1 전극; 및
    상기 주입된 영역으로부터 간격을 갖고 떨어져 있는 상기 제2 반도체층의 주입되지 않은 영역 위의 제2 전극을 포함하는 반도체 소자.
  27. 제26 항에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 Ⅲ족 질화물 물질을 포함하는 반도체 소자.
  28. 제26 항에 있어서, 상기 제2 반도체층의 상기 주입된 영역을 노출시키도록 관통하는 개구부를 갖는, 상기 제2 반도체층 위의 보호층을 더 포함하고, 상기 제1 전극은 상기 보호층 안의 상기 개구부를 통하여 상기 제2 반도체층의 상기 주입된 영역까지 확장되는 오믹 콘택을 포함하는 반도체 소자.
  29. 제28 항에 있어서, 상기 보호층은 고순도 질화물(HPN: high purity nitride)을 포함하는 반도체 소자.
  30. 제28 항에 있어서, 상기 제1 및 상기 제2 반도체층은 갈륨 질화물(GaN)을 포함하고, 상기 보호층은
    상기 제2 반도체층 위의 알루미늄을 포함하는 Ⅲ족-질화물을 포함하는 제1 보호층; 및
    상기 제1 보호층 위의 고순도 질화물 (HPN)을 포함하는 제2 보호층을 포함하는 반도체 소자.
  31. 제28 항에 있어서, 상기 보호층은 실리콘 질화물(SiN), 실리콘 이산화물(SiO2) 및/또는 실리콘산화질화물 (SiON)을 포함하는 반도체 소자.
  32. 제28 항에 있어서, 상기 오믹 콘택은 상기 보호층과 직접 접촉하는 반도체 소자.
  33. 제28 항에 있어서, 주입된 도펀트들의 상기 분포는 상기 보호층으로 적어도 부분적으로 확장하는 반도체 소자.
  34. 제26 항에 있어서, 주입된 도펀트들의 상기 분포는 상기 제2 반도체층을 통하여 확장하고 상기 제1 반도체층으로 적어도 부분적으로 확장하는 반도체 소자.
  35. 제34 항에 있어서, 상기 주입된 영역은 상기 제2 반도체층 안에 피크 도펀트 농도를 갖는 반도체 소자.
  36. 제35 항에 있어서, 상기 주입된 영역은 약 5×l020의 피크 도펀트 농도를 갖는 반도체 소자.
  37. 제26 항에 있어서, 주입된 도펀트들의 상기 분포는 상기 제2 반도체층의 상기 주입된 영역을 통하여 실질적으로 균일한 농도를 갖는 반도체 소자.
  38. 제26 항에 있어서, 상기 주입된 도펀트들은 실리콘(Si), 황(S) 및/또는 산소(O)를 포함하는 반도체 소자.
  39. 제26 항에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 동일한 물질을 포함하는 반도체 소자.
  40. 제26 항에 있어서, 상기 제1 전극은 오믹 콘택을 포함하는 반도체 소자.
  41. 제26 항에 있어서, 상기 제1 전극은 상기 제2 반도체층의 상기 주입된 영역 위의 캐소드 콘택을 포함하고, 상기 제2 전극은 상기 제2 반도체층의 상기 주입되지 않은 영역 위의 애노드 콘택을 포함하는 반도체 소자.
  42. 제41 항에 있어서, 상기 제1 반도체층 및/또는 상기 제2 반도체층은 약 100 나노미터(㎚) 내지 약 500㎚ 의 두께를 갖는 반도체 소자.
  43. 제26 항에 있어서, 상기 제2 전극 및 상기 주입된 영역 사이의 측방향 거리는 상기 제2 전극 및 상기 제1 전극 사이의 측방향 거리보다 작은 반도체 소자.
  44. 제43 항에 있어서, 상기 제2 전극 및 상기 주입된 영역 사이의 측방향 거리는 약 1마이크로미터 (㎛) 보다 작은 반도체 소자.
  45. 제26 항에 있어서, 상기 제1 전극은 상기 제2 반도체층의 상기 주입된 영역 위의 소스/드레인 콘택을 포함하고, 상기 제2 전극은 상기 제2 반도체층의 상기 주입되지 않은 영역 위의 게이트 콘택을 포함하는 반도체 소자.
  46. 제45 항에 있어서, 상기 제2 반도체층의 밴드갭은 상기 제1 반도체층의 밴드갭보다 큰 반도체 소자.
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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US9040398B2 (en) * 2006-05-16 2015-05-26 Cree, Inc. Method of fabricating seminconductor devices including self aligned refractory contacts
JP5183913B2 (ja) * 2006-11-24 2013-04-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US7875537B2 (en) * 2007-08-29 2011-01-25 Cree, Inc. High temperature ion implantation of nitride based HEMTs
JP5369434B2 (ja) * 2007-12-21 2013-12-18 サンケン電気株式会社 双方向スイッチ
WO2010016213A1 (ja) * 2008-08-06 2010-02-11 日本電気株式会社 電界効果トランジスタ
JP5510324B2 (ja) * 2008-08-06 2014-06-04 日本電気株式会社 電界効果トランジスタの製造方法
US8674409B2 (en) * 2008-12-26 2014-03-18 Renesas Electronics Corporation Heterojunction field effect transistor, method for producing heterojunction field effect transistor, and electronic device
US7915704B2 (en) * 2009-01-26 2011-03-29 Freescale Semiconductor, Inc. Schottky diode
JP5568891B2 (ja) * 2009-06-03 2014-08-13 日本電気株式会社 ヘテロ接合電界効果トランジスタ、その製造方法
JP2011210751A (ja) * 2010-03-26 2011-10-20 Nec Corp Ｉｉｉ族窒化物半導体素子、ｉｉｉ族窒化物半導体素子の製造方法、および電子装置
JP2012033689A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
KR20120032258A (ko) * 2010-09-28 2012-04-05 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법
US8895993B2 (en) 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
WO2015047421A1 (en) 2013-09-30 2015-04-02 Hrl Laboratories, Llc Normally-off iii-nitride transistors with high threshold-voltage and low on-resistance
US8697505B2 (en) 2011-09-15 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor structure
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US9337332B2 (en) * 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
US10825924B2 (en) 2012-06-26 2020-11-03 Nxp Usa, Inc. Semiconductor device with selectively etched surface passivation
US9111868B2 (en) * 2012-06-26 2015-08-18 Freescale Semiconductor, Inc. Semiconductor device with selectively etched surface passivation
US10522670B2 (en) 2012-06-26 2019-12-31 Nxp Usa, Inc. Semiconductor device with selectively etched surface passivation
EP2747143A1 (en) * 2012-12-19 2014-06-25 Nxp B.V. GaN HEMTs and GaN diodes
US10164038B2 (en) 2013-01-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of implanting dopants into a group III-nitride structure and device formed
JP5940481B2 (ja) * 2013-03-22 2016-06-29 株式会社東芝 半導体装置
US9679981B2 (en) * 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9768259B2 (en) * 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
TWI555209B (zh) * 2013-07-29 2016-10-21 高效電源轉換公司 具有降低的輸出電容之氮化鎵裝置及其製法
TWI602308B (zh) * 2013-12-17 2017-10-11 國立清華大學 蕭特基二極體元件
WO2015131846A1 (en) * 2014-03-06 2015-09-11 The Hong Kong University Of Science And Technology P-doping-free schottky-on-heterojunction light-emitting diode and high-electron-mobility light-emitting transistor
US10276712B2 (en) 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
US9601574B2 (en) * 2014-12-29 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. V-shaped epitaxially formed semiconductor layer
US9812532B1 (en) 2015-08-28 2017-11-07 Hrl Laboratories, Llc III-nitride P-channel transistor
US20170069723A1 (en) * 2015-09-08 2017-03-09 M/A-Com Technology Solutions Holdings, Inc. Iii-nitride semiconductor structures comprising multiple spatially patterned implanted species
JP6623684B2 (ja) * 2015-10-29 2019-12-25 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
EP3378097A4 (en) 2015-11-19 2019-09-11 HRL Laboratories, LLC NITRIDE-III FIELD EFFECT TRANSISTOR WITH DOUBLE TRIGGER
US10128364B2 (en) * 2016-03-28 2018-11-13 Nxp Usa, Inc. Semiconductor devices with an enhanced resistivity region and methods of fabrication therefor
US10354879B2 (en) 2016-06-24 2019-07-16 Cree, Inc. Depletion mode semiconductor devices including current dependent resistance
US9917171B2 (en) * 2016-07-21 2018-03-13 International Business Machines Corporation Low-resistive, CMOS-compatible, Au-free ohmic contact to N—InP
US10453945B2 (en) * 2016-08-08 2019-10-22 Atomera Incorporated Semiconductor device including resonant tunneling diode structure having a superlattice
KR102238369B1 (ko) * 2016-08-18 2021-04-08 레이던 컴퍼니 이온 주입을 이용한 고저항 나이트라이드 버퍼층의 반도체 물질 성장
JP6669029B2 (ja) * 2016-09-28 2020-03-18 豊田合成株式会社 半導体装置の製造方法
JP6629252B2 (ja) * 2017-02-01 2020-01-15 株式会社東芝 半導体装置の製造方法
JP6834709B2 (ja) * 2017-04-03 2021-02-24 住友電気工業株式会社 窒化珪素パッシベーション膜の成膜方法及び半導体装置の製造方法
JP6327379B1 (ja) * 2017-04-03 2018-05-23 富士電機株式会社 窒化ガリウム半導体装置および窒化ガリウム半導体装置の製造方法
JP6736513B2 (ja) 2017-04-24 2020-08-05 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP6920656B2 (ja) * 2017-06-07 2021-08-18 パナソニックＩｐマネジメント株式会社 半導体電極及びそれを備えたデバイス、並びに、半導体電極の製造方法
JP7002015B2 (ja) * 2017-07-07 2022-01-20 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
CN108597997B (zh) * 2018-02-28 2021-03-23 中国电子科技集团公司第十三研究所 GaN基器件欧姆接触电极的制备方法
US11404407B2 (en) * 2018-06-22 2022-08-02 Intel Corporation Implants to enlarge Schottky diode cross-sectional area for lateral current conduction
CN109216442A (zh) * 2018-09-11 2019-01-15 苏州汉骅半导体有限公司 半导体结构制造方法
JP7056532B2 (ja) * 2018-11-29 2022-04-19 豊田合成株式会社 ｐ型ＩＩＩ族窒化物半導体の製造方法
US11476359B2 (en) * 2019-03-18 2022-10-18 Wolfspeed, Inc. Structures for reducing electron concentration and process for reducing electron concentration
GB2594308B (en) 2020-04-23 2022-06-08 X Fab Dresden Gmbh & Co Kg Semiconductor contact structures
CN111613527A (zh) * 2020-05-20 2020-09-01 南京大学 一种基于Mg离子注入与高温退火工艺实现氮化镓p型掺杂的方法
US11502178B2 (en) 2020-10-27 2022-11-15 Wolfspeed, Inc. Field effect transistor with at least partially recessed field plate
US11749726B2 (en) 2020-10-27 2023-09-05 Wolfspeed, Inc. Field effect transistor with source-connected field plate
US11658234B2 (en) 2020-10-27 2023-05-23 Wolfspeed, Inc. Field effect transistor with enhanced reliability
US11791389B2 (en) 2021-01-08 2023-10-17 Wolfspeed, Inc. Radio frequency transistor amplifiers having widened and/or asymmetric source/drain regions for improved on-resistance performance
US11869964B2 (en) 2021-05-20 2024-01-09 Wolfspeed, Inc. Field effect transistors with modified access regions
PL439368A1 (pl) 2021-10-30 2023-05-02 Instytut Wysokich Ciśnień Polskiej Akademii Nauk Unipress Sposób wytwarzania obszaru o regularnie zmiennym współczynniku załamania światła w wybranej warstwie warstwowej struktury półprzewodnikowej

Family Cites Families (196)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3919656A (en) 1973-04-23 1975-11-11 Nathan O Sokal High-efficiency tuned switching power amplifier
US3955160A (en) 1975-04-30 1976-05-04 Rca Corporation Surface acoustic wave device
FR2465317A2 (fr) 1979-03-28 1981-03-20 Thomson Csf Transistor a effet de champ a frequence de coupure elevee
DE3072175D1 (de) 1979-12-28 1990-04-26 Fujitsu Ltd Halbleitervorrichtungen mit heterouebergang.
US4947232A (en) 1980-03-22 1990-08-07 Sharp Kabushiki Kaisha High voltage MOS transistor
NL8103218A (nl) 1981-07-06 1983-02-01 Philips Nv Veldeffekttransistor met geisoleerde stuurelektrode.
JPS58197910A (ja) 1982-05-14 1983-11-17 Hitachi Ltd 弾性表面波素子
JPS594084A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 半導体装置の製造方法
US4551905A (en) 1982-12-09 1985-11-12 Cornell Research Foundation, Inc. Fabrication of metal lines for semiconductor devices
JPH088350B2 (ja) 1985-04-08 1996-01-29 日本電気株式会社 半導体装置
US4755867A (en) 1986-08-15 1988-07-05 American Telephone And Telegraph Company, At&T Bell Laboratories Vertical Enhancement-mode Group III-V compound MISFETs
US4788156A (en) 1986-09-24 1988-11-29 Microwave Technology, Inc. Subchannel doping to reduce short-gate effects in field effect transistors
JPH0750781B2 (ja) * 1987-03-18 1995-05-31 富士通株式会社 化合物半導体集積回路装置
US5011549A (en) 1987-10-26 1991-04-30 North Carolina State University Homoepitaxial growth of Alpha-SiC thin films and semiconductor devices fabricated thereon
US4866005A (en) 1987-10-26 1989-09-12 North Carolina State University Sublimation of silicon carbide to produce large, device quality single crystals of silicon carbide
US4912064A (en) 1987-10-26 1990-03-27 North Carolina State University Homoepitaxial growth of alpha-SiC thin films and semiconductor devices fabricated thereon
US4912063A (en) 1987-10-26 1990-03-27 North Carolina State University Growth of beta-sic thin films and semiconductor devices fabricated thereon
US5411914A (en) 1988-02-19 1995-05-02 Massachusetts Institute Of Technology III-V based integrated circuits having low temperature growth buffer or passivation layers
EP0334006A1 (en) 1988-02-22 1989-09-27 Siemens Aktiengesellschaft Stacked channel heterojunction fet
US5196359A (en) 1988-06-30 1993-03-23 Texas Instruments Incorporated Method of forming heterostructure field effect transistor
DE68905107T2 (de) 1988-08-05 1993-09-16 Agfa Gevaert Nv Reproduktion von roentgenbildern mit einem photostimulierbaren leuchtstoff.
US4884001A (en) 1988-12-13 1989-11-28 United Technologies Corporation Monolithic electro-acoustic device having an acoustic charge transport device integrated with a transistor
US5204278A (en) * 1989-08-11 1993-04-20 Kabushiki Kaisha Toshiba Method of making MES field effect transistor using III-V compound semiconductor
US4946547A (en) 1989-10-13 1990-08-07 Cree Research, Inc. Method of preparing silicon carbide surfaces for crystal growth
US5053348A (en) 1989-12-01 1991-10-01 Hughes Aircraft Company Fabrication of self-aligned, t-gate hemt
US5128279A (en) 1990-03-05 1992-07-07 Vlsi Technology, Inc. Charge neutralization using silicon-enriched oxide layer
US5057897A (en) 1990-03-05 1991-10-15 Vlsi Technology, Inc. Charge neutralization using silicon-enriched oxide layer
US5210051A (en) 1990-03-27 1993-05-11 Cree Research, Inc. High efficiency light emitting diodes from bipolar gallium nitride
US5172197A (en) 1990-04-11 1992-12-15 Hughes Aircraft Company Hemt structure with passivated donor layer
US5292501A (en) 1990-06-25 1994-03-08 Degenhardt Charles R Use of a carboxy-substituted polymer to inhibit plaque formation without tooth staining
US5057564A (en) 1990-07-23 1991-10-15 Exxon Research And Engineering Company Cyclic carbonyl containing polymers
US5236547A (en) * 1990-09-25 1993-08-17 Kabushiki Kaisha Toshiba Method of forming a pattern in semiconductor device manufacturing process
US5200022A (en) 1990-10-03 1993-04-06 Cree Research, Inc. Method of improving mechanically prepared substrate surfaces of alpha silicon carbide for deposition of beta silicon carbide thereon and resulting product
US5223458A (en) 1990-12-18 1993-06-29 Raytheon Company Method of manufacturing a III-V semiconductor device using a self-biased substrate and a plasma containing an electronegative species
US5155062A (en) 1990-12-20 1992-10-13 Cree Research, Inc. Method for silicon carbide chemical vapor deposition using levitated wafer system
US5192987A (en) 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
US5270554A (en) 1991-06-14 1993-12-14 Cree Research, Inc. High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide
JPH0521793A (ja) 1991-07-09 1993-01-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5254862A (en) * 1991-08-14 1993-10-19 Kobe Steel U.S.A., Inc. Diamond field-effect transistor with a particular boron distribution profile
US5265267A (en) 1991-08-29 1993-11-23 Motorola, Inc. Integrated circuit including a surface acoustic wave transformer and a balanced mixer
US5306662A (en) 1991-11-08 1994-04-26 Nichia Chemical Industries, Ltd. Method of manufacturing P-type compound semiconductor
JP3352712B2 (ja) 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
EP0549373B1 (en) 1991-12-25 1995-05-17 Nec Corporation Tunnel transistor and method of manufacturing same
JPH05183381A (ja) 1991-12-27 1993-07-23 Nippon Steel Corp 高周波回路基板および高周波回路素子
JPH05275463A (ja) 1992-03-30 1993-10-22 Matsushita Electric Ind Co Ltd 半導体装置
JPH05326561A (ja) 1992-05-22 1993-12-10 Nec Corp 電界効果トランジスタの製造方法
US5343054A (en) * 1992-09-14 1994-08-30 Kabushiki Kaisha Toshiba Semiconductor light-detection device with recombination rates
JPH06224225A (ja) 1993-01-27 1994-08-12 Fujitsu Ltd 電界効果半導体装置
JPH06267991A (ja) 1993-03-12 1994-09-22 Hitachi Ltd 半導体装置およびその製造方法
US5393993A (en) 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
US5686737A (en) 1994-09-16 1997-11-11 Cree Research, Inc. Self-aligned field-effect transistor for high frequency applications
US5523589A (en) 1994-09-20 1996-06-04 Cree Research, Inc. Vertical geometry light emitting diode with group III nitride active layer and extended lifetime
US5592501A (en) 1994-09-20 1997-01-07 Cree Research, Inc. Low-strain laser structures with group III nitride active layers
US5576589A (en) 1994-10-13 1996-11-19 Kobe Steel Usa, Inc. Diamond surface acoustic wave devices
US5670798A (en) 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same
US5739554A (en) 1995-05-08 1998-04-14 Cree Research, Inc. Double heterojunction light emitting diode with gallium nitride active layer
US6002148A (en) 1995-06-30 1999-12-14 Motorola, Inc. Silicon carbide transistor and method
US5569937A (en) 1995-08-28 1996-10-29 Motorola High breakdown voltage silicon carbide transistor
US5569943A (en) 1995-09-01 1996-10-29 The United States Of America As Represented By The Secretary Of The Army Field effect real space transistor
JPH09139494A (ja) 1995-11-16 1997-05-27 Mitsubishi Electric Corp 半導体装置の製造方法，及び半導体装置
KR100195269B1 (ko) 1995-12-22 1999-06-15 윤종용 액정표시장치의 제조방법
US5915164A (en) 1995-12-28 1999-06-22 U.S. Philips Corporation Methods of making high voltage GaN-A1N based semiconductor devices
DE19600116C2 (de) 1996-01-03 2001-03-15 Siemens Ag Doppelheterostruktur-HEMT
JPH09232827A (ja) 1996-02-21 1997-09-05 Oki Electric Ind Co Ltd 半導体装置及び送受信切り替え型アンテナスイッチ回路
JPH1050982A (ja) 1996-07-31 1998-02-20 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US6936839B2 (en) 1996-10-16 2005-08-30 The University Of Connecticut Monolithic integrated circuit including a waveguide and quantum well inversion channel devices and a method of fabricating same
KR100571071B1 (ko) 1996-12-04 2006-06-21 소니 가부시끼 가이샤 전계효과트랜지스터및그제조방법
JP3767759B2 (ja) * 1997-02-07 2006-04-19 株式会社村田製作所 電界効果型半導体素子
JP3156620B2 (ja) 1997-02-12 2001-04-16 日本電気株式会社 電界効果トランジスタ及びその製造方法
US6217662B1 (en) 1997-03-24 2001-04-17 Cree, Inc. Susceptor designs for silicon carbide thin films
US6448648B1 (en) 1997-03-27 2002-09-10 The United States Of America As Represented By The Secretary Of The Navy Metalization of electronic semiconductor devices
JPH10335595A (ja) * 1997-03-31 1998-12-18 Sharp Corp 増幅器用半導体素子、増幅器用半導体素子の製造方法および増幅器用半導体装置
JPH10335637A (ja) 1997-05-30 1998-12-18 Sony Corp ヘテロ接合電界効果トランジスタ
JP3958404B2 (ja) 1997-06-06 2007-08-15 三菱電機株式会社 横型高耐圧素子を有する半導体装置
JP3120756B2 (ja) 1997-06-16 2000-12-25 日本電気株式会社 電界効果トランジスタ及びその製造方法
US6316820B1 (en) 1997-07-25 2001-11-13 Hughes Electronics Corporation Passivation layer and process for semiconductor devices
JPH1154527A (ja) 1997-07-30 1999-02-26 Fujitsu Ltd 電界効果トランジスタおよびその製造方法
JP3457511B2 (ja) 1997-07-30 2003-10-20 株式会社東芝 半導体装置及びその製造方法
US5943565A (en) * 1997-09-05 1999-08-24 Advanced Micro Devices, Inc. CMOS processing employing separate spacers for independently optimized transistor performance
US6242327B1 (en) 1997-09-19 2001-06-05 Fujitsu Limited Compound semiconductor device having a reduced source resistance
JP3653652B2 (ja) * 1997-09-25 2005-06-02 富士通株式会社 半導体装置
US6201262B1 (en) 1997-10-07 2001-03-13 Cree, Inc. Group III nitride photonic devices on silicon carbide substrates with conductive buffer interlay structure
US6063186A (en) 1997-12-17 2000-05-16 Cree, Inc. Growth of very uniform silicon carbide epitaxial layers
US6346451B1 (en) 1997-12-24 2002-02-12 Philips Electronics North America Corporation Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode
DE19800647C1 (de) 1998-01-09 1999-05-27 Siemens Ag SOI-Hochspannungsschalter
JP3372470B2 (ja) 1998-01-20 2003-02-04 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
US6150680A (en) 1998-03-05 2000-11-21 Welch Allyn, Inc. Field effect semiconductor device having dipole barrier
JPH11261053A (ja) 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
US6086673A (en) 1998-04-02 2000-07-11 Massachusetts Institute Of Technology Process for producing high-quality III-V nitride substrates
US6020226A (en) * 1998-04-14 2000-02-01 The United States Of America As Represented By The Secretary Of The Air Force Single layer integrated metal process for enhancement mode field-effect transistor
US6316793B1 (en) 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
JP3111985B2 (ja) 1998-06-16 2000-11-27 日本電気株式会社 電界効果型トランジスタ
US6246076B1 (en) 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
JP3180776B2 (ja) 1998-09-22 2001-06-25 日本電気株式会社 電界効果型トランジスタ
KR100316383B1 (ko) 1998-10-30 2002-02-19 윤덕용 모노리딕직접회로위에박막또는후막단결정압전소자를집적한단일칩라디오구조및그제조방법
US6297092B1 (en) 1998-12-02 2001-10-02 Micron Technology, Inc. Method and structure for an oxide layer overlaying an oxidation-resistant layer
US6495409B1 (en) 1999-01-26 2002-12-17 Agere Systems Inc. MOS transistor having aluminum nitride gate structure and method of manufacturing same
JP3209270B2 (ja) 1999-01-29 2001-09-17 日本電気株式会社 ヘテロ接合電界効果トランジスタ
US6518637B1 (en) 1999-04-08 2003-02-11 Wayne State University Cubic (zinc-blende) aluminum nitride
US6218680B1 (en) 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
US6396080B2 (en) 1999-05-18 2002-05-28 Cree, Inc Semi-insulating silicon carbide without vanadium domination
US6265727B1 (en) 1999-06-09 2001-07-24 Cree Lighting Company Solar blind photodiode having an active region with a larger bandgap than one or both if its surrounding doped regions
JP2001007379A (ja) 1999-06-24 2001-01-12 Sharp Corp 窒化ガリウム系化合物半導体受光素子
US6300706B1 (en) 1999-07-14 2001-10-09 The United States Of America As Represented By The Secretary Of The Army Compound semiconductor monolithic frequency sources and actuators
JP2001085670A (ja) 1999-09-14 2001-03-30 Nec Corp 電界効果型トランジスタ及びその製造方法
JP4592938B2 (ja) 1999-12-08 2010-12-08 パナソニック株式会社 半導体装置
US6639255B2 (en) 1999-12-08 2003-10-28 Matsushita Electric Industrial Co., Ltd. GaN-based HFET having a surface-leakage reducing cap layer
JP3393602B2 (ja) 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
US6586781B2 (en) 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
JP4667556B2 (ja) 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
US6498111B1 (en) 2000-08-23 2002-12-24 Cree Lighting Company Fabrication of semiconductor materials and devices with controlled electrical conductivity
US6475889B1 (en) 2000-04-11 2002-11-05 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
GB2366104B (en) 2000-05-01 2002-10-23 Murata Manufacturing Co Surface acoustic wave device, shear bulk wave transducer, and longitudinal bulk wave transducer
US6686616B1 (en) 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
JP4186032B2 (ja) 2000-06-29 2008-11-26 日本電気株式会社 半導体装置
JP4022708B2 (ja) 2000-06-29 2007-12-19 日本電気株式会社 半導体装置
US6515316B1 (en) 2000-07-14 2003-02-04 Trw Inc. Partially relaxed channel HEMT device
TWI257179B (en) 2000-07-17 2006-06-21 Fujitsu Quantum Devices Ltd High-speed compound semiconductor device operable at large output power with minimum leakage current
US6555946B1 (en) 2000-07-24 2003-04-29 Motorola, Inc. Acoustic wave device and process for forming the same
US6690042B2 (en) 2000-09-27 2004-02-10 Sensor Electronic Technology, Inc. Metal oxide semiconductor heterostructure field effect transistor
US6548333B2 (en) 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
JP3428962B2 (ja) 2000-12-19 2003-07-22 古河電気工業株式会社 ＧａＮ系高移動度トランジスタ
TW466768B (en) 2000-12-30 2001-12-01 Nat Science Council An In0.34Al0.66As0.85Sb0.15/InP HFET utilizing InP channels
US6569250B2 (en) 2001-01-08 2003-05-27 Cree, Inc. Gas-driven rotation apparatus and method for forming silicon carbide layers
US6828879B2 (en) 2001-02-16 2004-12-07 Sanyo Electric Co., Ltd. Longitudinal coupled multiple mode surface acoustic wave filter
US6468878B1 (en) 2001-02-27 2002-10-22 Koninklijke Philips Electronics N.V. SOI LDMOS structure with improved switching characteristics
GB0107408D0 (en) 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
JP3648462B2 (ja) 2001-04-27 2005-05-18 沖電気工業株式会社 弾性表面波分波器
US6849882B2 (en) 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US6706114B2 (en) 2001-05-21 2004-03-16 Cree, Inc. Methods of fabricating silicon carbide crystals
US6525378B1 (en) * 2001-06-13 2003-02-25 Advanced Micro Devices, Inc. Raised S/D region for optimal silicidation to control floating body effects in SOI devices
US6475857B1 (en) 2001-06-21 2002-11-05 Samsung Electronics Co., Ltd. Method of making a scalable two transistor memory device
US20030015708A1 (en) * 2001-07-23 2003-01-23 Primit Parikh Gallium nitride based diodes with low forward voltage and low reverse current operation
EP1410444B1 (en) 2001-07-24 2012-08-22 Cree, Inc. Insulating Gate AlGaN/GaN HEMT
US20030022412A1 (en) 2001-07-25 2003-01-30 Motorola, Inc. Monolithic semiconductor-piezoelectric device structures and electroacoustic charge transport devices
US20030030119A1 (en) 2001-08-13 2003-02-13 Motorola, Inc. Structure and method for improved piezo electric coupled component integrated devices
US6896738B2 (en) 2001-10-30 2005-05-24 Cree, Inc. Induction heating devices and methods for controllably heating an article
WO2003038905A2 (en) 2001-11-01 2003-05-08 Koninklijke Philips Electronics N.V. Lateral soi field-effect transistor
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
KR100445904B1 (ko) 2001-12-12 2004-08-25 한국전자통신연구원 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과트랜지스터 및그 제조방법
JP4157707B2 (ja) 2002-01-16 2008-10-01 株式会社東芝 磁気メモリ
US7138291B2 (en) 2003-01-30 2006-11-21 Cree, Inc. Methods of treating a silicon carbide substrate for improved epitaxial deposition and resulting structures and devices
DE10206739C1 (de) 2002-02-18 2003-08-21 Infineon Technologies Ag Transistorbauelement
JP3908572B2 (ja) 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP3705431B2 (ja) 2002-03-28 2005-10-12 ユーディナデバイス株式会社 半導体装置及びその製造方法
US6797069B2 (en) 2002-04-08 2004-09-28 Cree, Inc. Gas driven planetary rotation apparatus and methods for forming silicon carbide layers
US6559513B1 (en) 2002-04-22 2003-05-06 M/A-Com, Inc. Field-plate MESFET
US6852615B2 (en) 2002-06-10 2005-02-08 Hrl Laboratories, Llc Ohmic contacts for high electron mobility transistors and a method of making the same
JP3790500B2 (ja) * 2002-07-16 2006-06-28 ユーディナデバイス株式会社 電界効果トランジスタ及びその製造方法
US6982204B2 (en) 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US6735492B2 (en) 2002-07-19 2004-05-11 International Business Machines Corporation Feedback method utilizing lithographic exposure field dimensions to predict process tool overlay settings
JP2004111910A (ja) * 2002-07-25 2004-04-08 Matsushita Electric Ind Co Ltd コンタクト形成方法および半導体装置
US20050189651A1 (en) * 2002-07-25 2005-09-01 Matsushita Elec. Ind. Co. Ltd. Contact formation method and semiconductor device
US6884704B2 (en) 2002-08-05 2005-04-26 Hrl Laboratories, Llc Ohmic metal contact and channel protection in GaN devices using an encapsulation layer
US20040021152A1 (en) 2002-08-05 2004-02-05 Chanh Nguyen Ga/A1GaN Heterostructure Field Effect Transistor with dielectric recessed gate
JP2004093683A (ja) * 2002-08-29 2004-03-25 Casio Comput Co Ltd コンテンツ配信システム、及びプログラム
US6903385B2 (en) 2002-10-09 2005-06-07 Sensor Electronic Technology, Inc. Semiconductor structure having a textured nitride-based layer
JP4050128B2 (ja) * 2002-10-24 2008-02-20 松下電器産業株式会社 ヘテロ接合電界効果型トランジスタ及びその製造方法
JP4385206B2 (ja) * 2003-01-07 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP4568118B2 (ja) 2003-01-29 2010-10-27 株式会社東芝 パワー半導体素子
US6716690B1 (en) * 2003-03-12 2004-04-06 Advanced Micro Devices, Inc. Uniformly doped source/drain junction in a double-gate MOSFET
JP4746825B2 (ja) 2003-05-15 2011-08-10 富士通株式会社 化合物半導体装置
JP4417677B2 (ja) 2003-09-19 2010-02-17 株式会社東芝 電力用半導体装置
US20050133816A1 (en) 2003-12-19 2005-06-23 Zhaoyang Fan III-nitride quantum-well field effect transistors
US7135715B2 (en) 2004-01-07 2006-11-14 Cree, Inc. Co-doping for fermi level control in semi-insulating Group III nitrides
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7033912B2 (en) 2004-01-22 2006-04-25 Cree, Inc. Silicon carbide on diamond substrates and related devices and methods
US7170111B2 (en) 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
JP4539105B2 (ja) 2004-02-12 2010-09-08 日立電線株式会社 窒化物半導体デバイスの製造方法
JP2005276978A (ja) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
JP2005286135A (ja) * 2004-03-30 2005-10-13 Eudyna Devices Inc 半導体装置および半導体装置の製造方法
JP4869563B2 (ja) 2004-04-21 2012-02-08 新日本無線株式会社 窒化物半導体装置及びその製造方法
JP4398780B2 (ja) * 2004-04-30 2010-01-13 古河電気工業株式会社 ＧａＮ系半導体装置
US7432142B2 (en) 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7084441B2 (en) 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
US7332795B2 (en) 2004-05-22 2008-02-19 Cree, Inc. Dielectric passivation for semiconductor devices
JP2006032911A (ja) * 2004-06-15 2006-02-02 Ngk Insulators Ltd 半導体積層構造、半導体素子およびｈｅｍｔ素子
JP5248743B2 (ja) * 2004-06-30 2013-07-31 アイメック 半導体装置および半導体装置の製造方法
JP2006032552A (ja) 2004-07-14 2006-02-02 Toshiba Corp 窒化物含有半導体装置
US7238560B2 (en) 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US20060017064A1 (en) 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
US7312481B2 (en) 2004-10-01 2007-12-25 Texas Instruments Incorporated Reliable high-voltage junction field effect transistor and method of manufacture therefor
JP2006134935A (ja) * 2004-11-02 2006-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7456443B2 (en) 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US7355215B2 (en) 2004-12-06 2008-04-08 Cree, Inc. Field effect transistors (FETs) having multi-watt output power at millimeter-wave frequencies
US7161194B2 (en) 2004-12-06 2007-01-09 Cree, Inc. High power density and/or linearity transistors
US7236053B2 (en) 2004-12-31 2007-06-26 Cree, Inc. High efficiency switch-mode power amplifier
JP4940557B2 (ja) * 2005-02-08 2012-05-30 日本電気株式会社 電界効果トランジスタ及びその製造方法
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US7465967B2 (en) 2005-03-15 2008-12-16 Cree, Inc. Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions
US20060226442A1 (en) * 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same
US7626217B2 (en) 2005-04-11 2009-12-01 Cree, Inc. Composite substrates of conductive and insulating or semi-insulating group III-nitrides for group III-nitride devices
US8575651B2 (en) 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
US7615774B2 (en) 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
US7544963B2 (en) 2005-04-29 2009-06-09 Cree, Inc. Binary group III-nitride based high electron mobility transistors
US20090250785A1 (en) * 2008-04-02 2009-10-08 Thomas Joseph Krutsick Methods of forming a shallow base region of a bipolar transistor

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