JP2008182888A - 出力レギュレータ - Google Patents

Abstract

【課題】出力レギュレータの動作特性を改善して、出力レギュレータを使用する機械および装置をさらに小型化したり、より少ない電力で済むようにしたり、過渡状態中の精度と信頼性の向上を図ったり、あるいは動作の向上を図ったりすることなどにより、機械および装置の改善を提供する。
【解決手段】調整済出力を有する出力レギュレータの制御を行う制御システム。制御システムが、デジタル検知信号を生成して、少なくとも３つの基準範囲のどの範囲に調整済出力が含まれるかを示す出力センサを備える。調整済出力の複数の可能な値の個々の値には少なくとも３つの基準範囲が含まれる。デジタルコントローラが、デジタル検知信号に応動して、調整済出力を制御する駆動信号を生成する。
【選択図】図２

Description

本願は、米国仮出願番号第６０／３９５，１１５号（２００２年７月１０日出願）、並びに、米国仮出願番号第６０／３９５，６９７号（２００２年７月１２日出願）の出願日の利益を主張するものであり、これら仮出願の内容全体は本願明細書で参照により援用される。

本発明は出力レギュレータに関する。

出力レギュレータは、多数の機械および、ほとんど全ての電子装置を含む装置で用いられている。出力レギュレータは、一般に、未調整の入力電力を１以上の調整済出力に変換して、機械や装置内の回路に電力を供給するものである。これらの調整済出力はほとんどの場合調整済電圧であるが、調整済電流と調整済電力の生成も可能である。出力レギュレータは機械や装置に内蔵されたものであってもよい。あるいは出力レギュレータは、機械や装置と接続して組み立てられた別個の組立品であってもよい。出力レギュレータのいくつかの特性を用いて、出力密度、効率、出力調整および過渡的レスポンスなどの動作特性を含む特定の設計品質を判断する事が出来る。

出力レギュレータの動作特性を改善して、出力レギュレータを使用する機械および装置をさらに小型化したり、より少ない電力で済むようにしたり、過渡状態中の精度と信頼性の向上を図ったり、あるいは動作の向上を図ったりすることなどにより、機械および装置の改善を可能にすることが望まれる。

１つの態様では、調整済出力を有する出力レギュレータを制御する制御システムが提供される。デジタル検知信号を出力する出力センサが設けられ、少なくとも３つの基準範囲のどの範囲に調整済出力が含まれるかが示される。少なくとも３つの基準範囲を含む調整済出力の複数の可能な値の個々の値が出力される。デジタル検知信号に応動して、調整済出力の制御用駆動信号を生成するデジタルコントローラが設けられる。

別の態様では、入力電圧を調整済出力に変換する出力レギュレータおよび方法が提供される。入力電圧から電力出力を生成する電力段を備える出力レギュレータが提供される。電力出力をフィルタリングして、調整済出力を生成する出力フィルタが提供される。デジタル検知信号を生成して、少なくとも３つの基準範囲のどの範囲に調整済出力が含まれるかを示す出力センサが提供される。少なくとも３つの基準範囲を含む調整済出力の複数の可能な値の個々の値を含む。デジタル検知信号に応動して、電力段を制御する駆動信号を生成するデジタルコントローラが提供される。

別の態様では、第１の電圧に対応するフィードバック信号を生成する回路および方法が提供される。少なくとも２つの基準電圧を生成する基準ジェネレータを備える回路が提供される。少なくとも３つの電圧範囲を画定する基準電圧が提供される。第１の電圧を少なくとも３つの電圧範囲と比較し、少なくとも３つの基準範囲のどの範囲に調整済出力が含まれるかを示すデジタル信号を生成するコンパレータが提供される。

別の態様では、出力レギュレータを制御する制御システムおよび方法が提供される。入力電圧を調整済出力に変換する出力レギュレータが提供される。入力電圧から電力出力を生成する電力段を含む出力レギュレータと、電力出力をフィルタリングして、調整済出力を生成する出力フィルタが提供される。調整済出力に対応する検知信号に応動して、電力段を制御する駆動信号を生成するデジタルコントローラを備える制御システムが提供される。駆動信号を生成する動作モードのうちの選択モードを含み、選択モードを少なくとも３つの動作モードの間で選択するデジタルコントローラが提供される。

別の態様では、入力電圧をチョッピング処理済み出力に変換する電力アレイおよび方法が提供される。チョッピング処理済み出力を調整済出力に変換する出力レギュレータ。独立した駆動信号に応動して、スイッチング周波数で、入力電圧をチョッピング処理済み出力に変換するスイッチアレイを備える電力アレイが提供される。少なくとも２つのパワースイッチを含むスイッチアレイが提供される。デューティサイクル信号に応じて独立した駆動信号を生成するスイッチコントローラが提供される。スイッチング周波数よりも高いサンプリング周波数で作動するスイッチコントローラが提供される。スイッチング周波数よりも高い駆動周波数で独立した駆動信号を制御するスイッチコントローラが提供される。

別の態様では、ゲイン分解能を持つ電流センサを設けるステップと、電流センサのゲイン分解能を初期分解能にセットするステップと、電流センサの中を流れる電流を検知するステップと、電流の振幅を評価するステップと、サンプリング周波数で、評価ステップに基づいて電流センサのゲイン分解能を制御するステップと、を備える、出力レギュレータで電流を検知する方法およびシステムが提供される。

別の態様では、共通ノードを持つ少なくとも２つのパワースイッチを設けたステップを備える、出力レギュレータにおけるパワースイッチ間での無駄時間を制御する方法およびシステムであって、２つのパワースイッチのうちの少なくとも一方が通電スイッチであり、２つのパワースイッチの残りの一方がフリーホイーリングスイッチである方法およびシステム。通電スイッチとフリーホイーリングスイッチのうちの一方のスイッチをオン状態からオフ状態へ切り替えるステップが提供される。オン状態からオフ状態への遷移中、通電スイッチとフリーホイーリングスイッチのうちの一方のスイッチの中を流れる電流をモニタするステップが提供される。電流を基準レベルと比較するステップが提供される。所定時間の間、遅延を行い、次いで、通電スイッチとフリーホイーリングスイッチのうちの一方のスイッチの動作状態をオフ状態からオン状態へ変更するステップが提供される。

別の態様では、出力レギュレータ用スイッチアレイにおけるスイッチング損失を低減する方法およびシステムが提供される。スイッチアレイは、入力源から出力レギュレータの調整済出力へエネルギを変換する、少なくとも２つのパワースイッチを含むスイッチアレイである。次のスイッチングサイクル中にスイッチアレイの中を流れる予想電流を決定するステップを備える方法が提供される。サンプリングレートで、予想電流に基づいてスイッチアレイの予想電力損失を決定するステップが提供される。予想電力損失を最小限にとどめる、オンにするパワースイッチの組み合わせを決定するステップが提供される。パワースイッチの組み合わせを可能にするステップが提供される。

別の態様では、出力レギュレータ用電力段におけるノイズを抑制する方法およびシステム。入力源から出力レギュレータの調整済出力へエネルギを変換する電力段。共通ノードを有する少なくとも２つのスイッチアレイを含む電力段。共通ノードのノイズ特性をモニタし、ノイズ特性を基準レベルと比較し、比較に基づいてインピーダンス制御信号を生成し、次いで、サンプリングレートで、インピーダンス制御信号に応答してスイッチアレイを制御するステップを備える方法が提供される。

別の態様では、出力レギュレータ用電力段の回路ノードのキャパシタンスを制御する方法およびシステムが提供される。入力源から、出力レギュレータの調整済出力へエネルギを変換する電力段が提供される。少なくとも１つのスイッチアレイであって、少なくとも２つの直列対のパワースイッチを含むスイッチアレイおよび、回路ノードと接続された第１のパワースイッチを含む電力段が提供される。スイッチアレイの中を流れる電流をモニタするステップと、電流に基づいて回路ノードで所望のキャパシタンスを決定するステップと、オンにするスイッチアセンブリの組み合わせをサンプリングレートで決定して、回路ノードを所望のキャパシタンスにセットするステップと、直列対のパワースイッチを制御して、所望のキャパシタンスに回路ノードをセットするステップと、を備える方法が提供される。

別の態様では、入力源から出力レギュレータの調整済出力へエネルギを変換するダイオードエミュレーションシステムおよび方法が提供される。スイッチング周波数を有する出力レギュレータが提供される。第１の駆動信号に応動して、入力源から出力レギュレータの出力インダクタへのエネルギの流れを制御し、それによって、出力インダクタの中を流れる電流が増加するように為す、第１のパワースイッチを備えるダイオードエミュレーションシステムが提供される。アレイ駆動信号に応動して、フリーホイーリング段階中に出力インダクタの中を流れる電流用経路を設け、それによって出力インダクタの中を流れる電流を減らすように為す、少なくとも２つのパワースイッチを含むスイッチアレイが提供される。スイッチアレイの中を流れる電流を検知する電流センサと、スイッチアレイの中を流れる電流に応じてアレイ駆動信号を生成するコントローラが提供される。少なくとも２つのパワースイッチを独立に制御するコントローラが提供される。

別の態様では、入力源と、出力レギュレータの調整済出力との間でのエネルギの移動に制限を設けるデューティサイクルリミッタおよび方法が提供される。或るレギュレータ特性と、入力源と調整済出力との間でのエネルギの移動を制御するための計算済みデューティサイクルを備える出力レギュレータが提供される。基準レベルを生成し、出力レギュレータのレギュレータ特性を基準レベルと比較して、最大デューティサイクルを決定するデジタルコントローラを備えるデューティサイクルリミッタが提供される。少なくとも出力レギュレータのスイッチング周波数に等しい周波数で基準レベルを制御するデジタルコントローラ。計算済みデューティサイクルを最大デューティサイクルに制限するデジタルコントローラが提供される。

別の態様では、出力レギュレータの公称デューティサイクルを決定するデューティサイクル推定装置および方法が提供される。モード１の推定装置とモード２の推定装置とを含む少なくとも２つのモードを備えるデューティサイクル推定装置が提供される。前回までのデューティサイクルに応じて公称デューティサイクルを決定するモード１の推定装置が提供される。累積誤差に応じて公称デューティサイクルを決定するモード２の推定装置が提供される。モード選択基準に基づいて、少なくとも２つのモードのうちの一方を選択して、公称デューティサイクルを生成するモードセレクタが提供される。

別の態様では、出力レギュレータの調整済出力を制御するデジタルコントローラおよび方法が提供される。パルス幅信号に応動して、入力源と調整済出力間でのエネルギの移動を制御する出力レギュレータが提供される。公称デューティサイクルを決定するデューティサイクル推定装置を備えるデジタルコントローラが提供される。調整値を決定して、公称デューティサイクルと組み合わせ、調整済みデューティサイクルを生成する調整デターミナであって、パルス幅信号が調整済みデューティサイクルの関数となる調整デターミナが提供される。

別の態様では、出力レギュレータの調整済出力を制御するためのデューティサイクル推定装置および方法デューティサイクルを決定する。デューティサイクルに応動して、入力源と調整済出力間でのエネルギの移動を制御する出力レギュレータが提供される。出力レギュレータのスイッチング時間よりも長い時間にわたって累積誤差を決定する、アキュムレータを備えたデューティサイクル推定装置が提供される。基準レベルを生成する基準ジェネレータが提供される。単一ゼロを生成するために、スイッチング時間よりも大きな最大レートで累積誤差を基準レベルと比較し、比較に基づいてデューティサイクルを生成するコンパレータが提供される。

別の態様では、出力レギュレータを制御するデジタルコントローラおよび方法が提供される。出力レギュレータを制御する機能を提供する、サブブロックを有するデジタルコントローラが提供される。出力レギュレータの検知ポイントをモニタするエネルギ節約型不連続モード（ＥＳＤＭ）コントローラを備えるデジタルコントローラ。出力レギュレータの出力電力状態を示す検知ポイントが提供される。サブブロックへの電力の流れを制御して、出力レギュレータの選択した電力状態の間、デジタルコントローラの消費電力を低減するＥＳＤＭコントローラが提供される。

本発明の１以上の実施形態の詳細について以下の添付図面と説明に記載する。本発明のその他の特徴、目的および利点は、この説明と図面から、並びに、特許請求の範囲から明らかになる。

種々の図面内の同じ参照符号は同じエレメントを示すものとする。

図１は、調整済電力を負荷１２へ供給する電力レギュレータ１０を示す図である。電力レギュレータ１０は、フィードバック信号１６を受け取り、電力段２０を駆動する１以上の制御信号１８を生成するデジタルコントローラ１４を備えるものであってもよい。電力段２０は、Ｖｉｎ２２などの未調整電圧を出力フィルタ２４によりフィルタされるチョッピング処理を施した波形に変換し、調整済出力２６を生成する。調整済出力２６は、直流（ＤＣ）出力であることが望ましく、電圧、電流、電力を含む任意の出力特性を有する出力であってもよい。未調整電圧は、交流（ＡＣ）電圧とＤＣ電圧などのいずれの形態の入力電力であってもよい。ＡＣ入力電圧の場合、ＡＣ電圧をＤＣ入力電圧（Ｖｉｎ２２）に変換する整流段（図示せず）を含むものであってもよい。出力センサ２８は調整済出力２６を検知し、デジタルコントローラ１４へフィードバック信号を送る。電力レギュレータ１０は、バック、ブースト、フライバック（バックブースト）、チュック（Ｃｕｋ）、セピック（ｓｅｐｉｃ）、ゼータ（ｚｅｔａ）などの任意のトポロジを用いる事が出来る。

図２は、負荷（図示せず）に電力を供給する未調整入力電圧（Ｖｉｎ）を調整済出力に変換する変圧器１００の一部を示す図である。デジタルコントローラ１０２は、一対の駆動信号を生成して、チョッピング処理を施した波形へのＶｉｎの変換を制御する。プログラム可能なデバイス実行用ソフトウェアやファームウェア、デジタル回路、論理回路、デジタル信号プロセッサおよび上記の組み合わせなどの任意の方法でデジタルコントローラ１０２は実現可能である。調整済出力に対応するデジタル誤差信号１０４に応じてデジタルコントローラ１０２は駆動信号を生成する。

出力センサ１０６は、調整済出力を検知し、デジタル誤差信号１０４を生成する事が出来る。出力センサ１０６は、調整済出力を基準信号１０８と比較して、デジタル誤差信号を生成する事が出来る。基準信号１０８は、アナログおよびデジタルなどの任意の種類の信号であってもよく、また、任意の方法で生成したものであってもよい。

例えば、出力セレクタ１１０は、１以上の入力（ＲｘとＲｙ）に応じて基準信号１０８を生成する事が出来る。入力部はアースなどの基準電圧と接続する抵抗器であってもよい。抵抗器の値は、出力電圧レベルと許容範囲の選択結果に対応する値であってもよい。出力セレクタ１１０は別々のモジュールであってもよいし、デジタルコントローラ１０２内に含まれるものであってもよい。

駆動回路１１２ａと１１２ｂは、デジタルコントローラ１０２から得た駆動信号をバッファして、信号を生成し、上下の電力アレイ１１４ａと１１４ｂを駆動する事が出来る。駆動回路１１２ａと１１２ｂは、動作状態間での電力アレイ１１４ａと１１４ｂの切り替え時の遷移時間を短くする低出力インピーダンスを備えたものであってもよい。駆動回路１１２ａと１１２ｂ用として任意の種類のドライバを用いてもよい。

電力アレイ１１４ａと１１４ｂは各々、オン状態とオフ状態との間で循環するスイッチングモードで作動する１以上のパワースイッチを含む。ＭＯＳＦＥＴ、ＢＪＴ、ＩＧＢＴ、ＭＣＴなどの任意の種類のパワースイッチの利用が可能である。電力アレイ１１４ａと１１４ｂは、バック、ブースト、フライバック、セピック（ｓｅｐｉｃ）、チュック（Ｃｕｋ）、ゼータ（ｚｅｔａ）などの任意のトポロジで構成してもよい。

本明細書では、電力アレイ１１４ａと１１４ｂはバック構成で記載されている。上部電力アレイ１１４ａはＶｉｎと共通ノード（ＶＬ）との間で接続される。下部電力アレイ１１４ｂは、ＶＬと、アースなどの低い電圧との間で接続される。オン状態とオフ状態との間で電力アレイ１１４ａと１１４ｂが切り替わるにつれて、ＶｉｎとアースがＶＬに印加される。ＶｉｎがＶＬに印加されるとき、エネルギは、ＶｉｎからＶＬを介して出力フィルタへ流れる（図１を参照）。

電流センサ１１６ａと１１６ｂは電力アレイ１１４ａと１１４ｂの中を流れる電流を測定する事が出来る。電流センサは、変電器、直列抵抗器、ホール効果素子、オン状態のＭＯＳＦＥＴの両端で生じる電圧に基づく電流の決定などの任意の電流検知方法を用いる事が出来る。電流センサ１１６ａと１１６ｂの各センサは、デジタル出力を生成して、ピーク電流、平均電流、実電流などの電流特性を示すことが可能である。電流のデジタル出力は１以上のビットとしてもよい。

電圧センサ１１８はＶＬで電圧を検知する事が出来る。電圧センサ１１８は検知した電圧に基づいてデジタル出力を生成する事が出来る。ＶＬのデジタル出力は、２以上のビットであってもよい。ＶＬ情報は、下部電力アレイ１１４ｂを介する間接的電流検知などの制御用および保護用として利用してもよい。

遅延ライン１２０は、デジタルコントローラ１０２により計算された推定済みデューティサイクルの微調整を行う事が出来る。遅延ライン１２０は遅延信号を生成して、推定済みデューティサイクルを長びかせることが可能である。例えば、クロックパルス幅の整数倍として推定済みデューティサイクルを計算することが可能であり、さらに、クロックパルス幅未満の増分だけ推定済みデューティサイクルを変更することも可能である。遅延ライン１２０は、マルチビットデジタル信号などの１以上のビットのデジタル信号を受け取り、制御されたパルス幅を用いてパルスを生成する事が出来る。任意の種類のパルスストレッチング法を用いてもよい。さらに、遅延ライン１２０はわずかの量の増分を生成するディザリングを含むものであってもよい。例示のシステムでは、遅延ライン１２０は"ｔ１"に等しい最小増分分解能を生成することが可能であり、ディザリングを適用することにより、生成済みのパルスの平均値は"ｔ１"の任意のわずかな分だけストレッチされたパルスとしてもよい。１つのディザリング方法では、連続する一連のパルス内の選択された数のパルスを整数"Ｎ"の増分値分だけストレッチすることが可能であり、次いで、整数"Ｎ−１"または"Ｎ＋１"分だけ一連のパルス内の残りのパルスをストレッチして、わずかにストレッチしたパルスを生成する事が出来る。

発振器１２２は変圧器１００用のクロック信号の生成が可能である。発振器１２２は外部同期信号を受け取り、クロック信号を同期させる事が出来る。位相ロックループ発振器やクリスタル発振子などの任意の種類の発振器の使用が可能である。

ソフトスタート回路１２４はソフトスタート信号を生成して、電力供給のターンオン中、エネルギの出力への移動を供給電力に制限する事が出来る。このソフトスタート信号は、駆動信号のパルス幅を制御する５ビット信号にして、出力側へのエネルギ移動を制限するようにしてもよい。例えば、ターンオン中に、ソフトスタート信号は最大パルス幅の制限値をランプアップする事が出来る。デューティサイクルを制限する手法、駆動信号の動作周波数を制御する手法、段階的に出力電圧を定常状態レベルまで上げるために、出力フィードバック信号と比較する対象基準電圧を制御可能に昇圧する手法などの任意の種類のソフトスタート手法の利用が可能である。ソフトスタート回路１２４はエネルギの移動をサイクル毎に制限する事が出来る。

適応型デューティ制限１２６は、デジタル信号を生成して、Ｖｉｎ、入力電流（ｌｉｎ）、入力リップル電圧（Ｖｉｎ_{ｒｉｐｐｌｅ}）、入力電力（Ｐｉｎ）、入力ソースインピーダンス、Ｒ、入力エネルギ（Ｑｉｎ）などの、入力電力の電気的特性に応じて出力側へのエネルギの移動を制限することが可能である。例えば、適応型デューティ制限１２６はｌｉｎをモニタして、デューティサイクルを制限するデジタル信号を生成し、ｌｉｎの振幅が閾値を上回らないようにすることも可能である。適応型デューティ制限１２６はサイクル毎に作動して、閾値の制御を行う事も出来る。サイクル毎に、適応型デューティ制限１２６は閾値を変更して、次のサイクル用としてデューティサイクルの制限を行う事が出来る。次のサイクル用のデューティサイクルは、閾値と比較した結果に基づいて前回のサイクルの入力電力の電気的特性を決定する事が出来る。

図３は変圧器１００の動作モードの態様を示す図である。ブロック１５０で、調整済出力を検知し、基準と比較する。検知した調整済出力は電圧と電流などの任意の電気的特性であってもよい。ブロック１５２で、検知した調整済出力に応じてデジタルフィードバック信号を生成する。上記デジタルフィードバック信号はマルチビット信号であってもよい。このデジタルフィードバック信号の個々の値は検知した調整済出力のアナログ値の範囲に対応するものであってもよい。ブロック１５４で、上記デジタルフィードバック信号に基づいて推定済みデューティサイクルを決定する。この推定済みデューティサイクルは、カウンタに印加されるカウンタ制限として表してもよい。上記カウンタは、クロック信号と上記カウンタ制限に応じてパルスを生成する事が出来る。ブロック１５６で、ソフトスタート信号を生成し、ターンオン中の調整済出力へのエネルギ移動を制限する。このソフトスタート信号は、上記電力アレイをオーバドライブするデューティサイクルを制限する。ブロック１５８で、入力制限信号を生成して、入力電力に応じて調整済出力へのエネルギ移動を制限する。例えば、入力電圧が所定の電圧未満のときや、入力電流が所定の電流よりも大きくなったとき、電力の移動を制限する事が出来る。ブロック１６０で、クロックデューティサイクルを生成する事が出来る。ブロック１６２で、このクロックデューティサイクルは、クロック信号のクロックパルスよりも短い継続時間により調整が行われる。例えば、クロック周波数によりクロックデューティサイクルの分解能を制限して、推定済みデューティサイクル未満かこれよりも大きいかのいずれかであるクロックデューティサイクルが、推定済みデューティサイクルと等しくならないようにしてもよい。次いで、推定済みデューティサイクルにほぼ等しくなるようにクロックデューティサイクルを増減することが可能となる。ブロック１６４で、計算済みデューティサイクルに応じて１以上の電力アレイを制御して、調整済出力へのエネルギの移動を行うことが可能できる。

図４は、変圧器１００用のパッケージ構成の態様を示す図である。このパッケージ構成によって、変圧器１００の作動から生じるノイズに対する感受性（ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ）が好適に低下する。パッケージ２００には、変圧器１００におけるエネルギの流れを制御するデジタルコントローラとパワースイッチとが含まれる。パッケージ２００のピン構成により、変圧器１００と関連するトレースの改善されたルーティングが提供される。パッケージ２００の第１の側部に沿ってリターンピン２０２を配置してもよい。リターンピン２０２は、Ｖｏｕｔへ流れる電流のためのリターン電流路を提供するものである。Ｖｉｎピン２０４とセンタ・タップピン（ＣＴ）２０６とをパッケージ２００の第２の側部に沿って配置してもよい。制御入力／出力（Ｉ／Ｏ）用ピン２０８〜２１２をパッケージ２００の第３の側部に沿って配置してもよい。制御Ｉ／Ｏは周波数補正値（ＣＦ）、出力電圧の選択（Ｒ１とＲ２）などの機能を含むものであってもよい。

マルチモード制御システム：図５は出力レギュレータを制御する適応型マルチモード制御システム３００の態様を示す図である。マルチモード制御システム３００は、調整済出力に応じて３つ以上の動作モード間で自動切り替えを行う事が出来る。出力レギュレータは、スイッチングレギュレータおよび線形レギュレータを含む任意の種類のレギュレータであってもよく、電圧と電流などの任意の出力特性を調整するものである。マルチモードコントローラ３００は、ヒステリシスモード、適応型ヒステリシスモード、パルス幅変調モード、一定のオンタイムモード、一定のオフタイムモード、共振モード、固定周波数ソフトスイッチングモード、電圧モード、電流モードおよび上記動作モードの組み合わせを含む固定周波数と可変周波数モードなどの任意の組み合わせの動作モードを含むように構成することが可能である。マルチモードコントローラ３００は、デジタル制御システムで実現され、クロック信号で作動する。適応型マルチモード制御システム３００は、動作モード間の切り替えをクロック信号のサイクル毎に行う事が出来る。クロックサイクル毎に、出力レギュレータの１以上の特性の検知が可能であり、次いで、検知した特性に基づいて動作モードの選択を行う事が出来る。出力電圧、出力電流、バイアス電流、スイッチ電流および温度などの任意の出力レギュレータ特性を利用することが可能である。その場合、これら特性はそれぞれ、ピーク値、平均値、加重平均値、変化率および瞬間変化率などの任意の数式であってもよい。

スイッチングレギュレータの１つの例示構成では、スイッチングレギュレータのスイッチがターンオンすると、適応型マルチモード制御システム３００は電圧モードヒステリシス制御３０２で起動する。図６は、いくつかの動作状態中のスイッチングレギュレータの調整済出力電圧３２０を示す図である。

電圧モードヒステリシス制御（Ｓ１）３０２の間中、調整済出力電圧３２０は定常状態値へ向かって迅速にランプアップする。電圧モードヒステリシス制御（Ｓ１）３０２時に、電圧がＶ０のような基準電圧未満のとき、調整済出力電圧３２０へのエネルギの移動が行われる。調整済出力電圧３２０が上昇してＶ０よりも大きくなると、マルチモード制御システム３００は駆動信号に割込みをかけ、短い時間の遅延の後にエネルギの移動を停止させる。

調整済出力電圧３２０がＶＨ３とＶＬ３などの値の範囲内にあるとき、適応型マルチモード制御システム３００は電圧モード適応型ヒステリシス制御（Ｓ２）３０４への切り替えを行う事が出来る。電圧モード適応型ヒステリシス制御（Ｓ２）３０４では、ヒステリシス制御の下での最大オンタイムと最大オフタイムを制限して、調整済出力へエネルギを移動する速度を落して、定常状態値付近のリンギングの振幅を低減する。

適応型マルチモード制御システム３００は、調整済出力電圧のリンギングが小さくなるにつれて、電圧モードまたは電流モードパルス幅モジュレーション（ＰＷＭ）制御（Ｓ３）３０６への切り替えを行う事が出来る。電圧モードＰＷＭ制御（Ｓ３）３０６中、出力レギュレータは一定周波数で作動し、出力側へのエネルギの移動を行う際のデューティサイクルの制御を行うことにより出力電圧を調整する。電圧モードＰＷＭ制御（Ｓ３）３０６への切り替えは、出力レギュレータの出力電流、出力電圧および出力電圧が変動する電圧の範囲に基づくものであってもよい。

一定のオンタイム電流モード制御（ＳＹ）３０８は、低負荷の制限値未満まで出力電流が減少すると、エネルギ節約用に切り替わる。一定のオンタイム電流モードによる制御（ＳＹ）３０８中、スイッチングレギュレータのオフタイムを制御して、調整済出力を保持することが可能である。この出力電流が減少するにつれて、スイッチングレギュレータのスイッチング周波数が低下したり、完全に停止したりして、スイッチングレギュレータのスイッチング損失を減らす事が出来る。負荷が存在しない間、または、非常に低負荷の条件しか存在しない間、スイッチングレギュレータはクロックを中止するハイバネーションモードに入る事が出来る。

図７は適応型マルチモード制御システムの態様を示す図である。ブロック３３０で、出力レギュレータの制御用として３つ以上の動作モードが設けられている。この動作モードは、ファームウェア、ソフトウェア、ハードウェアなどの任意のクロック駆動媒体で構成したものであってもよい。ブロック３３２で、マルチモード制御システム３００の作動用クロック信号が生成される。ブロック３３４で、出力レギュレータの１以上の特性の検知を行う事が出来る。最小オンタイムに対応する複数のクロックサイクルや、出力レギュレータのデューティサイクルなどのクロックサイクルに応じて出力レギュレータの特性を検知する事が出来る。ブロック３３６で、この検知した出力レギュレータ特性を評価して、どの動作モードを使用すべきかを決定する事が出来る。ブロック３３８で、上記評価に基づいて動作モードのうちの１つのモードを選択する事が出来る。個々のクロックサイクル毎に、あるいは、所定数のクロックサイクル毎に一回などのサンプリング周波数で、出力レギュレータ特性の評価と動作モードの選択をサイクル毎に行う事が出来る。ブロック３４０で、選択した動作モードを利用して、次の通電サイクルのために出力レギュレータがセットされるオンタイムの計算が行われる。ブロック３４２で、出力レギュレータは上記計算したオンタイムに応じて入力電圧を出力レギュレータの出力に変換する。

出力スライサ：図８は、調整済出力を生成する出力レギュレータ４００の態様を示す図である。出力レギュレータ４００は、フィードバック信号４０４を受け取り、電力段４０８を駆動する１以上の駆動信号４０６を生成するデジタルコントローラ４０２を含むものであってもよい。電力段４０８は、Ｖｉｎなどの未調整電圧をチョッピング処理を施した波形に変換し、上記波形は出力フィルタ４１２によりフィルタされて調整済出力４１４を生成する。調整済出力（Ｖｏｕｔ）は、ＤＣ出力であることが望ましく、電圧、電流、電力を含む任意の出力特性に基づいて調整される。

出力スライサ４１６は、出力電圧の検知に応じてフィードバック信号４０４を生成する事が出来る。出力スライサ４１６は、出力電圧を含む電圧の範囲を決定する事が出来る。出力スライサ４１６は、電圧範囲の組み合わせを記述する２以上の電圧範囲を決定し、次いで、出力電圧を含む電圧範囲を決定する事が出来る。例えば、０ボルトから１０ボルトへ及ぶ電圧範囲の組み合わせは、０ボルトから８ボルトの第１の電圧範囲、８ボルトから９ボルトの第２の電圧範囲、９ボルトから１０ボルトの第３の電圧範囲および１０ボルト以上の第４の電圧範囲によって記述する事が出来る。出力電圧が８．５ボルトであれば、出力電圧は第２の範囲内に存在することになる。この電圧範囲はオーバーラップする範囲並びに連続する範囲となるように選択する事も出来る。図９は電圧範囲のオーバーラップする構成の１例を示す図である。第１の電圧範囲は０ボルトからＶＬ３ボルトの範囲に及ぶ。第２の電圧範囲はＶＬ３ボルトからＶＨ３ボルトの範囲に及ぶ。第３の電圧範囲はＶＬ２ボルトからＶＨ２ボルトの範囲に及ぶ。第４の電圧範囲はＶＬ１ボルトからＶＨ１ボルトの範囲に及ぶ。第２、第３、第４の電圧範囲は、公称電圧ＶＡ０に関する電圧調整制限を記述する事が出来る。別の態様の実施例では、０〜ＶＬ３、ＶＬ３〜ＶＬ２、ＶＬ２〜ＶＬ１、ＶＬ１〜ＶＨ１、ＶＨ１〜ＶＨ２、ＶＨ２〜ＶＨ３のように連続的に延在する電圧範囲を選択する事が出来る。

出力スライサ４１６は、サンプリング周波数で電圧範囲をサイクル毎に動的にセットする事が出来る。例えば、ＶＬ３などの１以上の基準レベルをサイクル毎に変更し、個々の電圧範囲が含む電圧がサイクル毎に変わるようにすることも可能である。別の態様では、調整済出力のリップル電圧に応じて基準レベルの制御を行うことが可能である。例えば、調整済出力の公称レベルに最も近い基準レベルを調整して、このリップル電圧が基準レベルにより含まれる電圧範囲の所定の割合となるように保証する事が出来る。別の態様では、電圧の過渡的状態の間は、電圧範囲を相対的に広い範囲にセットし、一方、定常状態の間は、電圧範囲を狭い範囲にセットするようにしてもよい。また、連続する範囲からオーバーラップする範囲へ電圧範囲の構成をサイクル毎に変更してもよい。出力スライサ４１６は電圧基準を有するものとして記述されているが、電流基準を用いて、電流の比較を行う事が出来るような電流範囲を画定してもよい。

出力スライサ４１６は出力電圧を所定の電圧範囲と比較し、出力電圧が存在する範囲に及ぶ電圧範囲を表すデジタル値を選択する事が出来る。フィードバック信号４０４は２以上のビットを持つデジタル信号であり、この信号によって、復号化信号を運ぶデジタルバスと個々の電圧範囲を表す別々のデジタルラインなどの出力電圧に対応する電圧範囲が表される。

図１０は、検知済みの電圧を含む電圧範囲を表すデジタル値を生成する電圧スライサ４５０の態様を示す図である。基準ジェネレータ４５２は、電圧範囲の各々に対する電圧制限をセットするためにいくつかの電圧基準４５４を生成する事が出来る。個々の電圧制限に対して個々の電圧基準４５４を割り当てて単一の電圧基準から複数の電圧制限を導き出すなどの任意の構成の電圧基準の設定が可能である。

制御信号４５５は、電圧基準の動的制御を行うことが可能であり、それによって、サンプリング周波数でサイクル毎の電圧制限の制御が可能となる。制御信号４５５は１以上の電圧基準を制御し、２以上の電圧レベル間で電圧基準の切り替えを行う事が出来る。制御信号４５５は、アナログ信号、デジタル信号、混合信号、パラレル信号、シリアル信号、１以上のライン信号およびこれら信号の組み合わせであってもよい。

１以上のコンパレータ４５６は出力電圧を電圧制限４５４と比較する事が出来る。複数のコンパレータ４５６を用いるとき、コンパレータは、並列に作動して、電圧範囲を画定する個々の電圧制限と出力電圧とを比較する事が出来る。１つの別の態様では、単一のコンパレータ４５６を用いて、クロック遷移時に電圧制限に対応する値にわたって順に並べることが可能である制御された電圧基準と出力電圧とを比較することも可能である。

エンコーダ４５８は、コンパレータ４５０の出力を２以上のビットを持つデジタル信号に符号化する事が出来る。このデジタル信号は、パラレルおよびシリアル等の任意のフォーマットであってもよい。

図１１は電圧スライサの作動を示す図である。ブロック４７０で、３つ以上の基準レベルを生成して、電圧範囲を画定する事が出来る。この基準レベルは、静的レベルまたは動的レベルのいずれであってもよい。静的基準レベルは一定のレベルで保持する事が出来る。動的基準レベルは、電圧範囲を動的に変更できるようにサイクル毎に制御を行うことが可能である。例えば、レギュレータ出力が増加している電力レギュレータのターンオン中に、電圧範囲を電力レギュレータ出力の定常状態レベルの１０％にセットする事が出来る。次いで、電力レギュレータ出力が定常状態レベルへ向かって定着し始めると、定常状態レベルの５％まで電圧範囲を下げる事が出来る。ステップ４７２で、素子特性のレベルを検知する事が出来る。出力電圧、出力電流、切り替え電圧、インダクタ電流および入力電圧などの任意の素子特性の検知が可能である。ステップ４７４で、この素子特性を基準レベルのうちの少なくとも１つと比較する事が出来る。ステップ４７６で、ステップ４７４に基づいて、この素子特性のレベルが存在する電圧範囲を決定する事が出来る。ステップ４７８で、デジタル信号が生成され、素子特性のレベルの存在範囲が示される。

電力アレイ：図１２（ａ）は、入力電圧からチョッピング処理を施した電圧を生成する電力アレイ５００の態様を示す図である。本明細書で説明する電力レギュレータ１０のような電力レギュレータは電力アレイ５００を含むものであってもよい。電力アレイ５００は、２つのノード間のエネルギの流れを制御するパワースイッチＱ１〜Ｑ８の１以上のスイッチアレイ５０２ａと５０２ｂを備えるものであってもよい。パワースイッチＱ１〜Ｑ８は、各々２つの状態（オン状態とオフ状態）で独立に作動する事が出来る。オン状態では、パワースイッチは低いインピーダンスを有し、２つのノード間でエネルギの伝導を行う。オフ状態では、パワースイッチは高いインピーダンスを有し、２つのノード間のエネルギの流れをブロックする。ＭＯＳＦＥＴ、ＢＪＴ、ＭＣＴ、ＩＧＢＴ、無線周波数（ＲＦ）ＦＥＴなどのパワースイッチ用として、任意の量と種類のスイッチング素子を使用する事が出来る。パワースイッチＱ１〜Ｑ８は、ＭＯＳＦＥＴ用などのような任意のサイズのパワースイッチを混合したものであってもよく、１つの素子が０．１ｏｈｍのＲｄｓ（ｏｎ）を備える場合もあれば、０．２ｏｈｍと０．４ｏｈｍのＲｄｓ（ｏｎ）をそれぞれ備える場合もある。

スイッチアレイ５０２ａと５０２ｂは、バック、ブースト、フライバック、チュック（Ｃｕｋ）、セピック（ｓｅｐｉｃ）、ゼータ（ｚｅｔａ）などの任意のトポロジの形で接続する事が出来る。本明細書では、スイッチアレイ５０２ａと５０２ｂは、上部スイッチアレイ５０２ａが通電時間中エネルギの伝導を行い、フリーホイーリング時間中エネルギの伝導を行うバックトポロジの形で下部スイッチアレイ５０２ｂが接続される。スイッチアレイ５０２ａと５０２ｂは、ＭＯＳＦＥＴ、ＢＪＴ、ＭＣＴ、ＩＧＢＴ、ＲＦ＿ＦＥＴなどの任意のパワースイッチの組み合わせであってもよい。

ドライバアレイ５０５は、スイッチコントローラ５０４からパワースイッチＱ１〜Ｑ８への駆動信号のバッファを行う。ドライバアレイ５０５はいくつかのドライバ５０６を含むものであってもよい。ドライバ５０６の各々は、単一のパワースイッチを駆動することが望ましいが、個々のドライバ５０６はパワースイッチＱ１〜Ｑ８のうちの２以上のパワースイッチの駆動が可能である。ドライバ５０６は、パワースイッチＱ１〜Ｑ８のスイッチング速度の向上を図って、オン状態とオフ状態間でのパワースイッチの遷移時にスイッチング損失を減らすものである。ドライバ５０６用として任意の種類の回路と素子を使用して、パワースイッチＱ１〜Ｑ８のスイッチング速度の向上を図るようにしてもよい。

スイッチコントローラ５０４は、パワースイッチＱ１〜Ｑ８の制御用駆動信号を生成する。スイッチコントローラ５０４はデジタルに作動し、デジタル回路などの任意の形式のデジタルエンティティ、およびソフトウェアを実行するプログラム可能な素子またはファームウェアとして実現することが可能である。スイッチコントローラ５０４は、デューティサイクル信号５０８を受け取り、このデューティサイクル信号５０８に基づいて駆動信号を生成する事が出来る。スイッチコントローラ５０４は、サンプリング周波数でサイクル毎に作動して、この駆動信号を決定する事が出来る。サンプリング周波数は出力レギュレータのスイッチング周波数よりも２０倍またはそれ以上高い周波数であってもよい。例えば、固定周波数で作動中、出力レギュレータは、５０ｋＨｚと１ＭＨｚの間で作動する事が出来、一方、サンプリング周波数は１ＭＨｚと１００ＭＨｚの間の範囲にわたるものにしてもよい。スイッチコントローラ５０４は、サンプリング周波数に対応するクロックサイクル毎に駆動信号を決定する事が出来る。

パワースイッチＱ１〜Ｑ８の各々はサイクル毎に独立にイネーブル／ディセーブルにすることが可能である。スイッチアレイ内でイネーブルなパワースイッチＱ１〜Ｑ８の量を制御する事が出来る。出力電流、周囲温度、動作温度、出力電圧、インダクタ電流などの任意の動作特性に基づいて、イネーブル／ディセーブルが可能なパワースイッチの量を決定する事が出来る。例えば、出力電流が、最大出力電流の約１／２に等しいとき、個々のスイッチアレイ内の４つのパワースイッチのうちの２つだけをイネーブルにすることが可能であり、それによって、パワースイッチのスイッチング損失が最小限にとどめられる。別の態様では、通電時間中、切り替え時にスイッチ内の電流がランプアップするにつれて、追加のパワースイッチをイネーブルにして通電損失を減少させる。同様に、過渡的負荷の変動中、パワースイッチの量を増減することによってスイッチング損失および通電損失を減らす事が出来る。

スイッチコントローラ５０４は、駆動信号を介してパワースイッチＱ１〜Ｑ８の各々を独立に制御する事が出来、それによって、例えばオン状態とオフ状態間で遷移中の各パワースイッチ間の時間関係をサイクル毎に制御できるようになる。スイッチアレイ５０２ａと５０２ｂの各スイッチアレイの内のパワースイッチＱ１〜Ｑ４とＱ５〜Ｑ８のオン／オフ遷移のタイムシーケンスは個々に制御する事が出来る。例えば、電力アレイ５００の態様と関連する波形を示す図１３を参照すると、パワースイッチＱ１〜Ｑ４のオフ状態からオン状態への遷移５２０を制御して、第１のＱ４がオフになり、その後Ｑ２とＱ３が一緒にオフになり、最後にＱ１がオフになるようにすることが可能である。

このタイムシーケンスの制御は、パワースイッチの中を流れる電流に基づく方法、遷移間での所定の遅延回数を利用する方法、１つのパワースイッチの遷移のトリガを別のパワースイッチの遷移の完了時に行う方法および、スイッチアレイに共通のノードでの電圧過渡現象に基づく方法などの任意の方法で制御することが可能である。

電流センサ５１０と５１２はパワースイッチＱ１〜Ｑ８の中を流れる電流を検知する事が出来る。出力インダクタと直列の位置、上部スイッチアレイ５０２ａと直列の位置、さらに、下部スイッチアレイ５０２ｂと直列位置などの、出力レギュレータ内のどの位置でもパワースイッチＱ１〜Ｑ８の中を流れる電流を検知する事が出来る。変圧器−抵抗器センサ、インダクタ−抵抗器センサ、ホール効果センサ、ＤＣ電流センサ、ＡＣ電流センサ、インダクタ−第３級巻線センサ、直列抵抗などの任意の種類の電流センサの使用が可能である。

図１４は、電力レギュレータ内のエネルギの流れを制御する電力アレイ用パワースイッチアレイの動作を示す図である。ステップ５５０で、電力レギュレータ内でのエネルギの流れを制御する２以上の並列スイッチが設けられる。好適には、パワースイッチの各々が独立した駆動信号を受け取ることが望ましい。しかし、スイッチを、独立した駆動信号を個々に受け取る２以上のグループのパワースイッチに構成することも可能である。ステップ５５２で、イネーブルにすべきパワースイッチの量を決定する。パワースイッチの量を調整して、スイッチング損失と通電損失とを含むパワースイッチ内での電力損失を減らす事が出来る。例えば、出力電流またはスイッチ電流を検知し、イネーブルのパワースイッチの量を検知済みの電流に基づいて制御する事が出来る。パワースイッチの中を流れる低い動作電流が存在するとき、イネーブルのパワースイッチの量を減らすことにより、スイッチング損失を減らす事が出来る。ステップ５５４で、パワースイッチのターンオン遷移のためのタイムシーケンスが決定される。切り替え遷移間の一定の遅延時間を選択したり、電圧レベル、電流レベル、動作温度などの電圧レギュレータの動作特性に基づいて遅延時間を選択したりするなどの任意の方法に基づいてターンオン遷移のためのタイムシーケンスを決定してもよい。ステップ５５６で、駆動信号を生成して、パワースイッチのターンオン遷移の制御を行う。ステップ５５８で、ターンオフ遷移用タイムシーケンスを決定する。ターンオフ遷移のためのタイムシーケンスは、ターンオン遷移のために決定したタイムシーケンスにより制限されることはない。好適には、ターンオンシーケンスとは独立にターンオフ遷移のタイムシーケンスを決定することが望ましい。しかし、ターンオン遷移のタイムシーケンスのミラーリングなどによるターンオンシーケンスに基づいてターンオフ遷移のタイムシーケンスを決定してもよい。ステップ５６０で、ターンオフ遷移用駆動信号の生成を行う。

電流の検知：図１３は電力アレイ５００の電流検知動作の態様を示す図である。サンプリング波形（ＳＭＰＬ）５２４は例示のサンプリングレートを示す。波形５２６〜５４０はパワースイッチＱ１〜Ｑ８用通電サイクルの一部を示す。波形５４２は出力インダクタの中を流れる電流を示す。電力アレイ５００の通電サイクルのフリーホイーリング部の間、インダクタ内の電流は線形に減少する。波形５４４は検知電圧を示す。この検知電圧は、（検知インピーダンス×出力インダクタの中を流れる電流に対応する検知電流）に等しいものとしてもよい。サンプリング周波数で検知電圧の分解能をサイクル毎に調整してもよい。検知電圧波形５４４の囲み部分５４６は、インダクタ電流の振幅が小さくなるにつれて上昇する検知電圧の分解能を示す。１つの点では、電力アレイ５００はズームインして、検知した電流の分解能を高める。サンプリング周波数で任意の方法によって上記分解能の制御をサイクル毎に行うことが可能である。１つの態様では、検知電流振幅と、イネーブルのパワースイッチの量と、通電サイクル時の所定時間などの分解能トリガーに基づいて検知電流信号の増幅を行うことにより上記分解能の制御が可能となる。別の態様では、１）パワースイッチのオンインピーダンスの両端子間の電流を検知するおよび、２）通電サイクル中に並列に作動するパワースイッチの量を制御するなどの、電流の検知素子のインピーダンスを制御する手段により分解能の制御が可能である。変圧器／抵抗器センサ、インダクタ／抵抗器センサおよびホール効果素子などの他の検知回路を用いて、抵抗器などの検知素子のインピーダンスの制御を行うことが可能である。個々のケースで、通電サイクルを通じてずっとサンプリング周波数で分解能を制御することが可能であり、その結果、検知した電流の振幅が減少するにつれて、電力アレイ５００は通電サイクル中ズームインして、分解能を高めることが可能となる。

図１５は電流の検知方法の動作の態様を示す図である。ステップ５８０で、電流センサは電流を検知する初期分解能にセットされる。ステップ５８２で、パワースイッチＱ１〜Ｑ８のうちの１以上のパワースイッチの中を流れる電流を検知する。この電流を間接また直接に検知する事が出来る。例えば、並列ＭＯＳＦＥＴのドレインソース電圧（Ｖｄｓ）を検知することが可能であり、ＶｄｓとＭＯＳＦＥＴの既知のオン抵抗から電流の計算を行う事が出来る。ステップ５８４で、サンプリング周波数で電流センサのための次の分解能をサイクル毎に決定する事が出来る。次の分解能を選択して、検知回路の制約内で検知信号の振幅を最大化することによりノイズ誤差を最小限にとどめるようにする事が出来る。ステップ５８６で、電流センサは次の分解能にセットされ、次いで、スイッチの中を流れる電流が次のサイクルで再び検知される。

フリーホイーリングダイオードエミュレーション：図１６は、スイッチングレギュレータとして作動する出力レギュレータのフリーホイーリングダイオードのエミュレーションを行うためのダイオードエミュレーションシステム６００の態様を示す図である。出力レギュレータには出力フィルタ６０５が含まれる。ダイオードエミュレーションシステム６００がアースを基準にする出力を有するバックトポロジの形で示されてはいるが、ブースト、バックブースト、チュック（ｃｕｋ）、セピック（ｓｅｐｉｃ）、ゼータ（ｚｅｔａ）などの任意のトポロジの利用が可能であり、さらに、出力は、ハイサイド側基準とローサイド側基準のような任意の回路ノードを基準としてよい。ダイオードエミュレーションシステム６００は、好適にはフリーホイーリングスイッチアレイ６０２を用いて、出力レギュレータのフリーホイーリングダイオードのエミュレーションを行うシステムである。フリーホイーリングスイッチアレイ６０２は、並列に接続され、独立に制御されるいくつかのパワースイッチを含むものであってもよい。パワースイッチを、類似のフリーホイーリングダイオードよりも低い通電損失の組み合わせを有するように選択して、出力レギュレータのフリーホイーリング段階中の通電損失とスイッチング損失とを減らすようにしてもよい。フリーホイーリングスイッチアレイ６０２は、ノイズの発生を低減するための制御されたインピーダンス、および、不連続モード動作などの低負荷の条件の間の負電流のための電流路を与える。フリーホイーリングスイッチアレイ６０２のパワースイッチと、第１のパワースイッチ６０４とは各々オン状態またはオフ状態のいずれかの状態で作動して、入力電力源（Ｖｉｎ）から調整済出力６０６へのエネルギの流れを制御する。パワースイッチの各々は、単一パワースイッチとパワースイッチのアレイなどのパワースイッチの任意のグループとして構成される。パワースイッチは、ＭＯＳＦＥＴ、ＢＪＴ、ＭＣＴ、ＩＧＢＴなどの任意の種類のスイッチング素子であってもよい。ドライバ６０８と６１０は、スイッチアレイ６０２とパワースイッチ６０４とへ送られる駆動信号をバッファする事が出来る。パワースイッチのスイッチング速度を上げることにより、ドライバ６０８と６１０はパワースイッチのスイッチング損失と通電損失とを減らす事が出来る。任意の種類のドライバを用いてパワースイッチの駆動が可能である。

上部電流検知回路と下部電流検知回路とはスイッチアレイ６０２と第１のパワースイッチ６０４との中を流れる電流を検知する事が出来る。シャント抵抗器、抵抗器／変圧器、周知のインピーダンスの両端の電圧検知およびホール効果などの任意の種類の電流検知回路を使用する事が出来る。下部電流検知回路は、電圧基準値（Ｖ_ＩＬＩＭ）と、スイッチアレイ６０２の両端子間に接続されたコンパレータ６１４とを含むものであってもよい。コンパレータ６１４は、スイッチアレイ６０４を流れる電流と電圧基準（Ｖ_ＩＬＩＭ）との比較に応じてフリーホイーリングスイッチ電流信号を生成することも可能である。通電の間、第１のパワースイッチの両端子間に生じる予想電圧降下に基づいて、電圧基準（Ｖ_ＩＬＩＭ）をある値にセットすることができる。この電圧基準は、サイクル毎にプログラム可能なものであってもよく、それによって、例えば、並列パワースイッチ量の変化および温度効果などの、フリーホイーリングスイッチアレイ６０２のインピーダンスの変動を考慮するべく下部電流検知回路の閾値が調整される。

上部電流検知回路は、第１のパワースイッチ６０４を流れる電流を検知する電流検知回路６１６と、基準Ｉ_ＴＨと、コンパレータ６１８とを含むものであってもよい。コンパレータ６１８は、第１のパワースイッチ６０２を流れる電流の振幅を基準Ｉ_ＴＨと比較する事が出来る。コンパレータは通電スイッチの電流信号を生成する事が出来る。基準Ｉ_ＴＨはサイクル毎にプログラムしたものであってもよい。

コントローラ６２０は、パワースイッチ６０２と６０４とを制御する駆動信号を生成する事が出来る。コントローラ６２０はパルス幅信号６２２に応じて駆動信号を決定することが可能である。コンパレータ６１４と６１８から得られる出力を用いて駆動信号を決定することも可能である。例えば、コントローラ６２０は、フリーホイーリングスイッチアレイ６０２を流れる、０アンペアに接近する電流の検知に応じて、フリーホイーリングスイッチアレイ６０２内の１以上のパワースイッチをディセーブルにして、スイッチアレイ６０２の両端で発生する電圧にコンパレータ６１８の分解能の改善を図らせるようにする事が出来る。コントローラ６２０は、フリーホイーリングスイッチアレイ６０２内の電流が減少し続けるにつれて、コンパレータ６１８の閾値電圧（Ｖ_ＩＬＩＭ）のレベルを維持するか、あるいはこのレベルをシフトして、別のパワースイッチをディセーブルにする準備をするかのいずれかを行うことが可能である。このようにして、コントローラ６２０は、フリーホイーリングスイッチアレイ６０２の中を流れる電流が減少するにつれてズームインする事が出来る。電流が減少するにつれて、スイッチアレイ６０２内の個々のパワースイッチをディセーブルにすることにより、第１のパワースイッチ６０４とスイッチアレイ６０２との間の共通ノード（"Ａ"）におけるインピーダンスは徐々に上昇し、共通ノードに対するノイズが減衰および抑制される。

別の例では、低負荷の条件中に、コントローラ６２０はフリーホイーリングパワースイッチ６０２を双方向スイッチとして作動させ、それによって電流が正と負の両方向に流れるようになる。コントローラ６２０は、０出力電流を含む非常に低い負荷下で、連続した出力電流モードで作動する事が出来る。

図１７は、ダイオードエミュレーションシステム６００の態様と関連する波形を示す図である。第１の波形６４０は、出力フィルタ６０５内のインダクタの中を流れる電流を示す。第２の波形６４２は共通ノードに対する電圧（Ｖｘ）を示す。第３の波形６４４は第１のパワースイッチ６０４用の駆動信号を示す。第４の波形６４６は、フリーホイーリングスイッチアレイ６０２のパワースイッチ用の重み付き駆動信号を示す。第４の波形の各レベルは、イネーブルのパワースイッチの異なる量を示す。例えば、より高い電流レベルで、４つのパワースイッチをイネーブルにする。次いで、電流が減少するにつれてパワースイッチのうちの１つをディセーブルにする。電流の低下が続くにつれて、さらに２つのパワースイッチをディセーブルにする。最後に、スイッチアレイ６０２内のパワースイッチの残り部分をディセーブルにする。

図１８はダイオードエミュレーションシステム６００の動作の態様を示す図である。ステップ６５０で、第１のパワースイッチ６０４はオン状態からオフ状態へ遷移する。ステップ６５２で、第１のパワースイッチを流れる電流をモニタする事が出来る。ステップ６５４で、第１のパワースイッチ６０４を流れる電流を基準レベルと比較する事が出来る。ステップ６５８で、フリーホイーリングスイッチアレイ６０２の動作状態をオフ状態からオン状態へ変更する事が出来る。パルス幅信号並びに第１のパワースイッチまたはフリーホイーリングスイッチアレイ６０２のいずれかの中を流れる電流に応じてフリーホイーリングスイッチアレイ６０２の制御が可能である。例えば、第１のパワースイッチ６０４をパルス幅信号に基づいてオフ状態へ切り替えると、フリーホイーリングスイッチアレイ６０２のパワースイッチをオン状態へ切り替える事が出来る。別の態様では、第１のパワースイッチ６０４の中を流れる電流が所定の限界値を上回った場合、フリーホイーリングスイッチアレイ６０２は動作状態のオン状態への変更を禁止する事が出来る。ステップ６６０で、フリーホイーリングスイッチアレイ６０２の動作状態はオン状態からオフ状態へ変更する事が出来る。１つの態様では、フリーホイーリングスイッチアレイ６０２のパワースイッチはパルス幅信号に応じてオフ状態へ切り替える事が出来る。

別の態様では、フリーホイーリングスイッチアレイ６０２を流れる電流に基づいてフリーホイーリングスイッチアレイ６０２のパワースイッチをオフ状態へ逐次切り替える事が出来る。ステップ６６２でフリーホイーリングスイッチアレイ６０２を流れる電流をモニタする事が出来る。ステップ６６４で、モニタした電流を基準レベルと比較する。ステップ６６６で、スイッチアレイを流れる電流６０２の振幅に基づいてスイッチアレイ６０２でパワースイッチの個々のスイッチを制御する。例えば、フリーホイーリングスイッチアレイ６０２を流れる電流が基準レベルを上回った場合、スイッチアレイ６０２のパワースイッチの１以上のパワースイッチをディセーブルにする事が出来る。０アンペアへ向かって電流が減少したり、０アンペア近辺から上昇したりするにつれてパワースイッチの逐次制御は、好適にノード"Ａ"のインピーダンスを上げ、それによって、ノード"Ａ"でのノイズの発生が減衰する。ステップ６６８で、基準レベルが変更されて、動作はステップ６６２へ戻って続く。

無駄時間制御：図１９は、ダイオードエミュレーションシステム６００を用いて実行される無駄時間制御方法の処理の態様を示す図である。ステップ７００で、少なくとも２つのパワースイッチに共通ノードが設けられ、その場合、上記２つのパワースイッチのうち一方のパワースイッチは通電パワースイッチであり、他方のパワースイッチはフリーホイーリングパワースイッチである。通電パワースイッチは、通電段階中に出力レギュレータの出力側へエネルギの伝導を行う。フリーホイーリングパワースイッチは、フリーホイーリング段階の間のエネルギの伝導を行う。パワースイッチの各々は、パワースイッチ並びに単一スイッチのアレイであってもよい。ステップ７０２で、２つのパワースイッチのうちの一方をオン状態からオフ状態へ切り替える。ステップ７０４で、ターンオフ遷移中、ターンオフされたパワースイッチの中を流れる電流のモニタを行う。ステップ７０６で、第１のパワースイッチの中を流れる電流を基準レベルと比較する。ステップ７０８で、パワースイッチの中を流れる電流が基準レベル未満まで減少したときから始まる所定時間を持つ遅延を生成する事が出来る。ステップ７１０で、もう一方のパワースイッチの動作状態をオフ状態からオン状態へ変更する。

制御されるパワースイッチ損失：図２０は、電力レギュレータの電力アレイ５００内の損失を制御する動作の態様を示す図である。電力アレイ５００は１以上のスイッチアレイ５０２を含むものであってもよい。ステップ７３０で、入力源から出力側への電流の流れを制御するパワースイッチを備えた少なくとも１つのスイッチアレイ５０２を設ける。ステップ７３２で、入力電圧、出力電圧、出力電流などの入出力情報を受け取る事が出来る。ステップ７３４で、スイッチアレイ５０２を流れる予想電流５０２を決定する事が出来る。入出力情報、デューティサイクル情報および動作モード情報などの任意の情報を用いて予想電流を決定する事が出来る。ステップ７３６で、スイッチアレイ５０２の予想電力損失を決定する事が出来る。この予想電力損失は、イネーブルのパワースイッチの通電損失とスイッチング損失とを含むものであってもよい。スイッチアレイ５０２は、異なるＲｄｓ（ｏｎ）を各々有するＭＯＳＦＥＴなどの同じサイズまたは異なるサイズの２以上のパワースイッチを含むものであってもよい。各種グループのパワースイッチをイネーブルにして、特定の作動条件でスイッチアレイの電力損失を減らすようにする事が出来る。例えば、定常状態や過渡的低負荷作動条件中に、最大のＲｄｓ（ｏｎ）を持つ１つのみのパワースイッチをイネーブルにすることが可能であり、それによってスイッチアレイ５０２と関連するスイッチング損失を最小限にとどめるようにする事が出来る。同様に、定常状態や過渡的最大負荷作動条件中に、パワースイッチの全てをイネーブルにすることが可能であり、それによってスイッチアレイ５０２の通電損失を最小限にとどめるようにする事が出来る。

予想電力損失を計算するためのパワースイッチのＶｄｓ、Ｉｄｓ、Ｒｄｓ（ｏｎ）などの作動条件を用いてパワースイッチの予想電力損失を決定する事が出来る。予想電力損失を推定するためのルックアップテーブルなどのルックアップ機構を用いて予想電力損失を決定してもよい。ルックアップ機構は、推定電力損失に対する作動条件の基準範囲を組み合わせたものであってもよい。ルックアップ機構はまた、特定の作動条件に対してオンにするための好適な組のパワースイッチを示すものであってもよい。サイクル毎に予想電力損失を決定して、推定損失と計算済み損失などの予想損失とを得るようにする事が出来る。

ステップ７３８で、イネーブルとなるパワースイッチの量とタイプとを決定する事が出来る。パワースイッチの予想損失を最小限にとどめるパワースイッチの組み合わせを選択する事が出来る。いくつかのパワースイッチの組み合わせ用としてスイッチアレイの予想電力損失を計算することによりパワースイッチの組み合わせを決定する事が出来る。ルックアップ機構の利用によりパワースイッチの組み合わせを決定してもよい。ステップ７４０で、選択したパワースイッチの組み合わせをイネーブルにする事が出来る。サイクル毎にパワースイッチの制御を行うことが可能であり、それによって通電段階とフリーホイーリング段階などの電力レギュレータの作動段階中にパワースイッチの量の変更が可能となる。例えば、電力レギュレータのスイッチング時間中パワースイッチ内で電流が減少するにつれて、パワースイッチの量の変更を行う事が出来る。

ノイズ抑制：図２１は、電力レギュレータの電力段によりノイズの発生を抑える動作の態様を示す図である。電力段は、共通ノードを有する少なくとも２つのスイッチアレイを備えるものであってもよい（ステップ７５０）。スイッチアレイは、バック、ブースト、セピック（ｓｅｐｉｃ）、ゼータ（ｚｅｔａ）などの任意のトポロジで構成することが可能である。スイッチアレイの各々は、並列に接続され、個々に制御される１以上のパワースイッチを含むものであってもよく、個々のスイッチアレイ内で通電する切り替え量をサイクル毎に制御できるようになっている。これらのパワースイッチは、好適にはＭＯＳＦＥＴであることが望ましいが、ＢＪＴ、ＩＧＢＴ、ＭＣＴなどの、可変出力キャパシタンスを有する任意の種類のパワースイッチの使用も可能である。個々のスイッチアレイ内で通電するパワースイッチ量を制御することにより、制御の対象とする共通ノードのインピーダンスが生じる。例示の動作は、バック構成で接続された上部スイッチアレイと下部スイッチアレイとを含むものであってもよい。その場合、上部スイッチアレイは通電段階の間作動し、下部スイッチアレイはフリーホイーリング段階の間作動する。ステップ７５２で、電圧と電流などの共通ノードのノイズ特性をモニタする事が出来る。ステップ７５４で、ノイズ特性を１以上の基準レベルと比較して、インピーダンス制御信号を生成する事が出来る。ステップ７５６で、インピーダンス制御信号に応じてスイッチアレイの制御を行うことが可能である。例えば、４つのパワースイッチを並列に設けた上部スイッチアレイを作動させて、４つのパワースイッチを１つずつ逐次ターンオフにして、共通ノードのインピーダンスが、制御される時間にわたって低いインピーダンスから高いインピーダンスへ変化するようにし、それによって、スイッチ遷移中に減衰ノイズスパイクが生じるようにしてもよい。

制御されたキャパシタンス：図２２は、出力レギュレータの回路ノードのキャパシタンスを制御する動作の態様を示す図である。この出力レギュレータは、第１のスイッチと接続された少なくとも１つのスイッチアレイを有する電力段であって、入力源を調整済出力に変換する電力段を含むものであってもよい。上記スイッチアレイは、共通ノードを通じて第１のスイッチと接続されたものであってもよい（ステップ７７０）。スイッチアレイは、２以上のカスコード接続された対のパワースイッチを含むものであってもよく、これらのパワースイッチを並列に接続し、かつ、個々に制御することにより、スイッチアレイ内で通電するパワースイッチの量をサイクル毎に制御できるようになっている。第１のスイッチの対は、単一カスコード接続された一対のパワースイッチ、並びに、カスコード接続された複数対のパワースイッチからなるスイッチアレイであってもよい。この複数対のパワースイッチは、ＢＪＴと一体のＭＯＳＦＥＴ、ＩＧＢＴと一体のＭＯＳＦＥＴ、ＭＣＴと一体のＭＯＳＦＥＴなどの、可変出力キャパシタンスを有する任意の種類のカスコード接続されたパワースイッチであってもよい。共通ノードのキャパシタンスの制御は、共振モード、ソフトスイッチング、準共振型モードスイッチングレギュレータでは特に好都合となる場合がある。例えば、固定周波数ソフトスイッチングレギュレータにおいて共通ノードのキャパシタンスを制御することにより、上昇した入力電圧範囲と出力負荷範囲にわたるパワースイッチの共振制御が可能となる。ステップ７７２で、スイッチアレイの中を流れる電流のモニタが行われる。出力レギュレータの出力電流をモニタすることにより、スイッチアレイ電流を直接または間接にモニタする事が出来る。ステップ７７４で、スイッチアレイの中を流れる電流に基づいて共通ノードにおける所望のキャパシタンスが決定される。所望のキャパシタンスを選択して、スイッチアレイ電流がスイッチアレイのＶｄｓの両端にわたる所定の電圧に対して共振するキャパシタンスとなるようにすることが可能である。例えば、ターンオン時のソフトスイッチングコンバータでは、パワースイッチの中を流れる電流は、パワースイッチのキャパシタンスを０ボルトまで共振させて、スイッチング損失の低減を図る事が出来る。本例では、キャパシタンスを制御して、スイッチアレイの中を流れる電流がスイッチアレイのＶｄｓを所定の電圧レベルまで共振できるほど十分なものとし、それによって、スイッチング損失の低減を図ることが可能である。ステップ７７６で、イネーブルとなるパワースイッチのスイッチアレイ内での組み合わせを決定する。個々のパワースイッチは、共通ノードにおいてキャパシタンスの一部を形成することが可能な、関連する出力キャパシタンスを有する。スイッチアレイで選択したパワースイッチをイネーブルにすることにより、共通ノードにおける総キャパシタンスの制御が可能となる。第１のスイッチ用スイッチアレイを用いて互いに関連するキャパシタンスは、共通ノードのキャパシタンスを制御する事が出来る範囲を拡げる事が出来る。ステップ７７８で、スイッチアレイ内のパワースイッチが制御され、所望のキャパシタンスが共通ノードで生成される。ステップ７８０で、パワースイッチのうちの選択したパワースイッチを通電サイクル全体にわたってイネーブル／ディセーブルにすることが可能であり、それによって、共通ノードにおけるキャパシタンスが、通電サイクル全体にわたって一定のままとなる。ステップ７８２で、パワースイッチは逐次ターンオン／ターンオフを行って、共通ノードのキャパシタンスを制御する事が出来る。

遅延ライン：図２３は、パルス信号で遅延を生成する遅延ライン８００の態様を示す図である。遅延ライン８００は、出力レギュレータ用デジタル制御システムで生成されるパルス信号のエッジを遅延させ、パルス信号の分解能を高めるのに特に適している。補間回路と遅延ロックループなどの任意の種類の遅延ラインを用いることが可能である。図２４は、デジタル制御システムにおける例示のパルス信号８２０を示す図である。このデジタル制御信号は、パルス信号８２０などのデジタル信号を生成するクロック信号８２２を含むものであってもよい。パルス信号８２０のパルス幅は、出力レギュレータ用の通電時間をセットする事が出来る。パルス信号のパルス幅の変更により、出力レギュレータの調整済出力を調整制限値の範囲内に保持する事が出来る。調整済出力の調整時の誤差は、クロック信号８２２の周波数により制限されるパルス信号のパルス幅分解能と関係づける事が出来る。最大パルス幅分解能は、クロック信号８２２のパルス幅以上である増分に制限する事が出来る。この制限されたパルス幅分解能は、所望のパルス幅の時間周期に対する最大パルス幅分解能の比に対応する誤差の増加を引き起こす場合がある。

遅延ライン８００は、パルス幅分解能を上げることによりパルス幅の誤差を好適に減らす事が出来る。遅延ライン８００はいくつかの遅延回路８０２を含み、パルス信号８２０のいくつかの遅延エッジを生成する事が出来る。直列構成、並列構成および直列／並列構成のいずれの構成でも遅延回路８０２を構成できる。遅延回路８０２の時間に関する任意の種類の関係式は、等式、２進数による式、指数式などの任意の関係式を使用する事が出来る。遅延回路８０２の任意の量を利用してもよい。但しこの量は好適には４〜４０の範囲であることが望ましい。遅延回路の量が大きければ大きいほど、パルス幅分解能の大きな改善が得られる。遅延回路８０２の出力をマルチプレクサ８０４に入力して、遅延時間の選択を図る事が出来る。コンバイナ８０６は、上記選択した遅延回路をパルス信号と組み合わせて、高解像度出力を生成する事が出来る。ＤＬＬ８００がパルス信号の立ち上りエッジを遅延させるものとして示されている。しかし、遅延ライン８００はパルス信号の立ち下りエッジの遅延も行う事が出来る。

図２５は、出力レギュレータ用パルス幅信号の分解能を上げる動作の態様を示す図である。ステップ８５０で出力レギュレータ用パルス幅信号を受け取る。ステップ８５２で２以上の遅延パルス信号をパルス幅信号から生成する。ステップ８５４で、遅延済みパルス信号のうちの１つを選択して所望の遅延時間を得るようにする。パルス幅の誤差を表す遅延済みパルス信号の選択に基づいて上記選択を行い、それによって、遅延済みパルス信号とパルス幅信号との合成によりパルス幅信号の誤差を小さくすることが可能となる。ステップ８５６で、選択したパルス信号をパルス幅信号と合成する。ステップ８６８で、上記合成に基づいて高解像度パルス信号を生成する。

適応型デューティサイクル制限：図２６は、デューティサイクル信号を生成して、出力レギュレータを作動させるデジタルコントローラ９００の態様を示す図である。デューティサイクルデターミナ９０２は、基準と出力レギュレータの出力間の出力誤差の関数であるデジタル誤差信号ｅ_ｋを受け取る事が出来る。１つの態様では、誤差信号ｅ_ｋは、上記出力誤差を含むいくつかの電圧範囲のうちの１つの範囲を示す事が出来る。例えば、誤差信号は、この出力誤差が、０．５ボルト〜０．８ボルトの電圧を含む電圧範囲内に存在することを示す事が出来る。別の態様では、誤差信号は出力誤差の振幅を示すことも可能である。誤差信号ｅ_ｋは、デジタル信号やアナログ信号などの任意の種類の信号であってもよい。

デューティサイクルデターミナ９０２は、誤差信号ｅ_ｋに応じて公称デューティサイクル信号を生成することが可能である。デューティサイクルデターミナ９０２は、２次ループからの誤差信号などの追加のデジタル入力と、出力レギュレータの電圧および電流についての状態情報とを受け取る事が出来る。公称デューティサイクル信号は、制御されたパルス幅を持つパルス信号、およびマルチビットデジタル信号などの１以上のビットのデジタル信号など、デューティサイクルを表す任意の種類のデジタル信号であってもよい。

デューティサイクルリミッタ９０４は、Ｖｉｎ、入力リップル電圧（Ｖｉｎ_{ｒｉｐｐｌｅ}）、入力電流（ｌｉｎ）、入力（Ｐｉｎ）、入力エネルギ（Ｑｉｎ）、入力源インピーダンス（Ｒｓ）、出力電力（Ｐｏ）、出力電圧（Ｖｏ）、出力電流（Ｉｏ）などの、入力電力（Ｐｉｎ）または出力電力のレギュレータ特性に応じて出力部へのエネルギの移動を制限する事が出来る。デューティサイクルリミッタ９０４はデューティサイクルを制御して、出力側へのエネルギの移動を制限する事が出来る。デューティサイクルリミッタ９０４は、定常状態作動、起動、過電流、過電圧などの出力レギュレータの全ての作動段階の間作動する事が出来る。デューティサイクルリミッタ９０４は、入出力レギュレータ特性の１以上を対応する閾値と比較し、次いで、上記比較に応じてデューティサイクルを制限する事が出来る。デューティサイクルリミッタ９０４は、サンプリング周波数またはサンプリング周波数よりも低い周波数でサイクル毎に作動して、閾値を制御する事が出来る。サイクル毎に、デューティサイクルリミッタ９０４は閾値を変更し、次のサイクル用デューティサイクルを制限する事が出来る。前回のサイクルの入力電力レギュレータ特性と閾値との比較に基づいて次のサイクルのデューティサイクルを決定する事が出来る。例えば、デューティサイクルリミッタ９０４はｌｉｎをモニタし、デューティサイクルを制限するデジタル信号を生成することが可能であり、それによってｌｉｎの振幅が閾値を上回らないようにする。別の例では、デューティサイクルリミッタ９０４は入力源インピーダンスを決定したり、入力源インピーダンスを示す信号を受け取ったりすることが可能であり、それに応じて、デューティサイクルリミッタ９０４は、デューティサイクルを制限するデジタル信号を生成する事が出来る。入力源インピーダンスを測定する任意の方法を利用することが可能である。

デューティサイクル推定：図２７はスイッチングレギュレータを制御するデジタルコントローラ９５０の態様を示す図である。図２８は、スイッチングレギュレータを作動させるデューティサイクル信号の生成を行うデジタルコントローラ９５０で実現される状態遷移図９４０の態様を示す図である。状態遷移図９４０は３つ以上の動作状態を含むものであってもよい。例示のデジタルコントローラ９５０では、状態Ｓ０（９４２）は安定状態条件に対してＰＷＭ制御動作を実行する事が出来る。状態Ｓ２（９４４）は、過渡的状態条件に対して速度を落した誤差勾配制御を実行する事が出来る。状態Ｓ３（９４６）は最大誤差条件に対してヒステリシス制御を実行する事が出来る。

デジタルコントローラ９５０は、公称定常状態値に対応する公称デューティサイクル信号（Ｕｐ^＊とＤｏｗｎ^＊）の生成を行うデューティサイクル推定装置９５２を含むものであってもよい。上記公称デューティサイクル信号からスイッチングレギュレータ用の最新のデューティサイクルが生成される。デューティサイクル推定装置９５２を使用して、ＰＷＭおよび速度を落した誤差制御などの全ての動作状態時に公称デューティサイクル信号を生成する事が出来る。しかし、デューティサイクル推定装置９５２は、ヒステリシス制御動作状態に対しては使用しない事が望ましい。ヒステリシス制御中、デューティサイクルは誤差信号と直接関係するものとする事が出来、それによって、誤差信号が１つの状態にあるとき、デューティサイクルはオン状態（Ｕｐ）にセットされ、誤差信号が別の状態にあるとき、デューティサイクルはオフ状態（Ｄｏｗｎ）にセットされる。デューティサイクル推定装置９５２は、誤差信号、ＵＤパルス、遅延制御信号などの入力信号に応じて公称デューティサイクル信号を生成する事が出来る。スイッチングレギュレータ内のパワースイッチを最新のデューティサイクルで作動させて、入力源から出力負荷へのエネルギの変換を制御する事が出来る。例えば、バックトポロジと固定周波数動作とを有するスイッチングレギュレータにおいて、公称デューティサイクル信号（Ｕｐ^＊）は、入力電圧対出力電圧の比に対応する値にほぼ等しいものとしてもよい。固定周波数での作動中、公称定常状態値の組み合わせは、１ＭＨｚのスイッチング周波数に対して１μ秒などのスイッチングレギュレータの総スイッチング時間に対応するものとしてもよい。

調整デターミナ９５４は、調整値（ＡＤＪ）を決定して公称デューティサイクル信号と合成し、調整済みデューティサイクル信号（ＵｐとＤｏｗｎ）の生成を図るようにしてもよい。調整デターミナ９５４は誤差信号に応じて、並びに、スイッチングレギュレータからの別の信号に応じて調整値を生成することも可能である。調整デターミナ９５４は、一般にヒステリシス制御を除く全ての動作状態に対して利用可能である。ヒステリシス制御の動作状態では、デューティサイクルは１００％オンか、１００％オフかのいずれかであるため、調整値を必要としない。１つの態様では、ＰＷＭ状態９４２と、速度を落した誤差制御状態９４４とに対する調整値は以下のように計算する事が出来る。

但し、公称デューティサイクルに基づいてＦＡＣを決定してもよい。

但し、Ｆ_{ｓｌｏｐｅ}は定数であり、数３は前回までの"ｎ"個のサイクルから得られる誤差の平均値（"ｎ"はスイッチング時間内でのサンプル数）である。Ａ１、Ａ２、Ａ３は、誤差信号を生成する電圧スライサの電圧レベルを示す図２９に定義されている。

Δ_１とΔ_２とは、サンプリングレートでの選択が可能であり、誤差信号の振幅に基づく値を持つことも可能なループゲインである。ループゲイン（Δ_１とΔ_２）の値は、Δ_２がΔ_１のほぼ２倍に等しくなるように選択してもよい。サンプリングレートまでかつサンプリングレートを含む任意のレートでデジタルコントローラのループゲインを適宜変更してもよい。誤差信号の電圧範囲、調整済出力の電圧範囲およびデューティサイクルなどの出力レギュレータの任意のパラメータに応じてループゲインの各々を動的に変更する事が出来る。

デジタルコントローラのループ補正値は、ｇ（ｅ_ｋ）対ｈ（ｔｒｅｎｄ_ｋ）の比を含む事が出来る。サンプリングレートまでかつサンプリングレートを含む任意のレートでループ補正値を変更してもよい。１つの態様では、定数Ｆ_{ｓｌｏｐｅ}を適宜変更してループ補正値の変更を行ってもよい。ループ補正値は、誤差信号の電圧範囲、調整済出力の電圧範囲およびデューティサイクルなどの出力レギュレータの任意のパラメータに応じて動的に変更してもよい。

コンバイナ９５６は公称デューティサイクル信号を調整値と合成して、調整済みデューティサイクル信号を生成する事が出来る。１つの態様では、ＵＤパルスを生成するためのカウンタ制限として調整済みデューティサイクル信号を利用する事が出来る。

上記ケースでは、カウンタ９５８はクロック信号、クロックおよび調整済みデューティサイクル信号に応じてＵＤパルスを生成する事が出来る。ＵＤパルスは"オン"レベルと"オフ"レベルを有することが望ましく、スイッチングレギュレータのパワースイッチを駆動するためのオンタイムを表す変動するパルス幅を持つものであってもよい。カウンタ９５８は、カウンタ制限値によりセットされたクロックサイクルの量をカウントして、ＵＤ信号の"オンタイム"と"オフタイム"を生成する事が出来る。例えば、調整済みデューティサイクル信号のＵｐ部分はオンタイム用カウンタ制限値をセットすることが可能であり、調整済みデューティサイクル信号のＤｏｗｎ部分はオフタイム用カウンタ制限値をセットする事が出来る。好適には、Ｕｐ情報とＤｏｗｎ情報の双方の情報を含む単一のカウンタ制限値信号に応じて、単一のカウンタがＵＤ信号を生成することが望ましい。ＵＤパルスは、クロック信号の周波数により制限されるパルス分解能と関連する量子化誤差を含むものであってもよい。図３０は、クロック信号９７２と調整済みデューティサイクル信号９７４とから生成されるＵＤパルス９７０がクロック信号の周波数と関連する量子化誤差９７６を持つ事が出来る量子化誤差の１例を示す図である。

遅延ライン９６０は、カウンタ９５８が生成したＵＤパルスの微調整を行って、量子化誤差を少なくする事が出来る。遅延ライン９６０は、ＵＤパルスと遅延制御信号との受信に応じて、調整済みデューティサイクル信号に対応するパルス幅に近似するデューティサイクルを有する微調整パルス信号を生成することも可能である。遅延ライン９６０はＵＤパルスのエッジのいずれかを遅延させて微調整パルス信号を生成することも可能である。例えば、１つの態様では、調整済みデューティサイクルよりも短いパルス幅を有するＵＤパルスを生成することが可能であり、次いで、遅延ライン９６０は立ち下りエッジを遅延させて、微調整パルス信号を生成する事が出来る。別の態様では、対応する調整済みデューティサイクルよりも長いパルス幅を持つＵＤパルスを生成することが可能であり、次いで、遅延ライン９６０は立ち上りエッジを遅延させて、微調整パルス信号を生成する事が出来る。

制御ブロック９６２はＵＤパルスと調整済みデューティサイクル信号とに応じて遅延制御信号を生成する事が出来る。この遅延制御信号は、好適にはマルチビット信号であることが望ましい。

デューティサイクルリミッタ９６４は、Ｖｉｎ、入力電流（ｌｉｎ）、入力電力（Ｐｉｎ）、入力エネルギ（Ｑｉｎ）およびインダクタ電流（Ｉ_Ｌ）などの、スイッチングレギュレータの電気的特性に応じて出力側へのエネルギの移動を制限することが可能である。デューティサイクルリミッタ９６４はデューティサイクルを制御して、エネルギの移動を出力側に制限する事が出来る。デューティサイクルリミッタ９６４はデジタルコントローラ９５０内のどこにでも設けることが可能である。１つの態様では、デューティサイクルリミッタ９６４は、調整済みデューティサイクル信号などのマルチビット信号で作動可能となる。別の態様では、デューティサイクルリミッタ９６４は、微調整パルス信号などのパルス信号で作動する事が出来る。

図３１（ａ）は、公称デューティサイクル信号（Ｕｐ^＊とＤｏｗｎ^＊）を生成するためのデューティサイクル推定装置９７０の態様を示す図である。スイッチングレギュレータを動作させるための最新のデューティサイクルは、公称デューティサイクル信号から生成される。デューティサイクル推定装置９７０は、公称デューティサイクルを決定する１以上のモードを含む事が出来る。

モード１の推定装置９７２は、最新のデューティサイクルと前回までのデューティサイクル値のオンタイム（アップタイム）に応じて公称デューティサイクル信号を決定する事が出来る。モード１の推定装置９７２は、最小２乗平均法や３次スプライン法などの任意の推定方法を最新のデューティサイクルと前回までのデューティサイクル値とへ適用して、公称デューティサイクルを決定する事が出来る。１つの態様では、モード１の推定装置は、遅延制御とＵＤパルスとを評価してオンタイムを決定する事が出来る。所定量の最新のデューティサイクル値と前回までのデューティサイクル値とを用いて公称デューティサイクルを推定してもよい。

モード２の推定装置９７４は誤差信号に応じて公称デューティサイクル信号を決定する事が出来る。モード２の推定装置９７４は、スイッチングレギュレータのスイッチング時間よりも大きい任意の量などのいくつかのサイクルにわたる誤差の数学関数を決定する事が出来る。任意の種類の数学関数として、移動平均、平均および加重平均を利用する事が出来る。誤差の数学関数を１以上の基準と比較する事が出来る。次いで、上記比較に基づいて、Ｕｐ^＊の増減を行ったり、一定に保持したりすることが可能となる。

図３１（ｂ）は例示のモード２の推定装置１０００を示す図である。アキュムレータ１００２は、スイッチングレギュレータのスイッチング時間の１０００倍にほぼ等しい時間にわたって誤差の移動平均値を計算する事が出来る。１以上のコンパレータ１００４はアキュムレータ１００２の出力を２つの基準（Ｘ１とＸ２）と比較する事が出来る。これら２つの基準は基準ジェネレータ１００６により生成する事が出来る。カウントコントローラ１００８は、コンパレータ１００４の出力に基づいて公称デューティサイクルのカウントを制御する事が出来る。例えば、移動平均がＸ１よりも大きければ、カウントコントローラ１００８は１ステップ分だけＵｐ^＊カウントを減らす事が出来る。移動平均がＸ２未満であれば、カウントコントローラ１００８は、１ステップ分だけＵｐ^＊カウントを増やす事が出来る。移動平均がＸ１未満でかつＸ２よりも大きければ、カウントコントローラ１００８はＵｐ^＊カウントを変えないまま保持する事が出来る。

長時間にわたる誤差の数学関数を計算することにより、公称デューティサイクルの緩慢で正確な推定値を得る事が出来る。さらに、スイッチングレギュレータの調整済出力を制御するための制御ループの伝達関数により単一ゼロを減らすことが可能であり、それによって、デジタルコントローラと関連する位相シフトの減少を図る事が出来る。減少した位相シフトを用いて、制御ループの位相マージンを増やし、ループ交差周波数を上げ、増加した位相マージンと上昇したループ交差周波数との組み合わせを増やす事が出来る。モード２の推定装置９７４が一定のＵｐ^＊値を生成する時間中、制御ループは単一ゼロまで減少する。

モードセレクタ９７６は、モード選択基準に基づいてデューティサイクル推定装置９７０のモード間で選択を行う事が出来る。１つの態様では、モードセレクタ９７６は、Ｕｐ^＊ _１とＵｐ^＊ _{ｐｒｉｏｒ}との差に基づいて、以下のようにＵｐ^＊ _１とＵｐ^＊ _２の間で選択を行う事が出来る。

ＵＰ^＊ _１は、モード１の推定装置９７２により生成されたｕｐ値であり、ＵＰ^＊ _２はモード２の推定装置９７４により生成されたアップ値である。Ｕｐ^＊ _{ｐｒｉｏｒ}は前回のサイクルのＵｐ^＊値であり、Ｔ１は１ＭＨｚのスイッチング周波数に対してほぼ５ナノ秒としてもよい。

Ｕｐ^＊ _１をＵｐ^＊ _{ｐｒｉｏｒ}の移動平均と比較したり、Ｕｐ^＊ _１の移動平均をＵｐ^＊ _{ｐｒｉｏｒ}と比較したりするなどの任意のモード選択基準を用いる事が出来る。また、Ｔ１用として任意の値を選択してもよい。

図３２はスイッチングレギュレータ用デューティサイクルを決定する動作の態様を示す図である。ステップ９８０で、前回までのデューティサイクルに応じて第１のモードで公称デューティサイクルを決定する。ステップ９８２で、累積誤差に応じて第２のモードで公称デューティサイクルを決定する。ステップ９８４で、２つのモード間での選択を行い、公称デューティサイクルを計算する。ステップ９８６で、計算済みデューティサイクルの変化率などのモード選択基準に基づいて選択を行う。

エネルギ節約型不連続モード：図３３は、デジタルコントローラ１０５０の電力消費を制御するエネルギ節約型不連続モードを含むデジタルコントローラ１０５０の態様を示す図である。デジタルコントローラ１０５０は、本明細書を通して説明された関数の一部または全部を含むものであってもよい。

エネルギ節約型不連続モード（ＥＳＤＭ）コントローラ１１５２は、出力電圧、インダクタ電流、または出力電圧などの検知ポイントをモニタして、エネルギ節約型不連続モードへの切り替え時点を決定する事が出来る。検知ポイントでモニタされるパラメータは、低い出力電力やインダクタ内の不連続電流などの出力レギュレータの電力状態を反映するものであってもよい。ＥＳＤＭコントローラは、例えば、出力電流が所定の振幅未満になったとき、または、出力インダクタの中を流れる電流が不連続になったときにエネルギ節約型不連続モードへの切り替えを行う事が出来る。ＥＳＤＭコントローラ１１５２は、デジタルコントローラ１１５０の制御機能の一部への電力の流れを好適に制御する。エネルギ節約型不連続モード中に、ＰＷＭコントローラ１１５４、遅延ライン１１５６、電圧検知用コンパレータ１１５８などのデジタルコントローラ１０５０内の制御機能をシャットダウンして電力消費を低減する事が出来る。

図３４（ａ）は出力レギュレータのスイッチングモード間での遷移を制御するデジタルコントローラ１１００の態様を示す図である。詳細には、デジタルコントローラ１１００は、連続電流モード（ＣＣＭ）動作と不連続電流モード（ＤＣＭ）動作との切り替えを制御する事が出来る。図３４（ｂ）はＤＣＭ動作と関連する波形を示す図である。第１の波形（Ｖｏｕｔ）１１１０は出力レギュレータの調整済出力電圧を示す。第２の波形は、出力レギュレータのインダクタ電流（ＩＬ）１１１２を示す。ＤＣＭ中、調整済出力電圧１１１０とインダクタ電流１１１２とは通電段階、フリーホイーリング段階、不連続段階の３つの段階で作動する。通電段階中、入力源からのエネルギは、出力フィルタへ送られ、インダクタ電流１１１２を生じさせて、調整済出力電圧１１１０の上昇を引き起こす調整済出力（負荷）へのエネルギの移動をランプアップする。フリーホイーリング段階中、インダクタに蓄積されたエネルギは調整済出力へ移動され、インダクタ電流１１１２と調整済出力電圧１１１０はランプダウンする。不連続段階中、インダクタ内のエネルギの全てはすでに調整済出力ヘ移動しているため、インダクタ電流はほぼ０の状態のままであり、エネルギは、エネルギを供給する出力側キャパシタから調整済負荷へ移動される。

デジタルコントローラ１１００はＣＣＭとＤＣＭとの間の切り替え時点を決定する１以上のコンパレータ１１０２を含むものであってもよい。１つの態様では、コンパレータ１１０２は調整済出力電圧１１１０とインダクタ電流１１１２とを基準レベルと比較して、ＣＣＭとＤＣＭ間での切り替えを制御する制御信号を生成する事が出来る。

１以上の基準ジェネレータ１１０４は、基準レベルを生成することが可能である。任意の種類の基準ジェネレータ１１０４を用いてもよい。基準ジェネレータ１１０４は、検知した調整済出力電圧をシフトする基準レベルＶ１を生成する事が出来る。このシフトされた調整済出力電圧１１１０との比較のために基準レベルＶ２を用いてＤＣＭからＣＣＭへの遷移を制御することも可能である。基準レベルｌ１を生成して、最小負荷電流などの所定の電流を反映するようにしてもよい。インダクタ電流１１１２を基準レベルｌ１と比較してインダクタ電流がｌ１よりも少なくなる時間の割合を決定する事が出来る。

モードコントローラ１１０６はコンパレータの出力に応じてスイッチングモードを制御する事が出来る。１つの態様では、モードコントローラ１１０６は、インダクタ電流がｌ１よりも少ない上記時間の割合に基づいてＣＣＭからＤＣＭへの切り替えを制御する事が出来る。別の態様では、モードコントローラ１１０６は、Ｖ１よりも大きなレベルへ上昇する検知出力電圧に基づいてＣＣＭからＤＣＭへの切り替えを制御する事が出来る。ＤＣＭでは、モードコントローラはオンタイムを定数にセットして、出力レギュレータのスイッチング周波数を変更することにより調整済出力の調整を行う事が出来る。

ＤＣＭからＣＣＭへの切り替えを制御するために、デジタルコントローラ１１００は、ＤＣＭへの切り替え時に、検知した調整済出力電圧を基準レベルＶ１よりも上へシフトする事が出来る。次いで、出力側負荷電流が増加するにつれて、検知した調整済出力電圧の波形が形状を変え、波形の一部が基準レベルＶ２へ向かって移動する。コンパレータ１１０２は、このシフトされた調整済出力電圧を基準レベルＶ２と比較し、シフトされた調整済出力電圧がほぼ基準レベルＶ２以下になる時点を示す事が出来る。モードコントローラ１１０６は、コンパレータ１１０２の出力に応じて、スイッチングモードをＤＣＭからＣＣＭへ切り替える事が出来る。

図３５はモード切り替え制御の動作の態様を示す図である。ステップ１１２０で、連続電流モードで作動するスイッチングレギュレータのインダクタ電流をモニタする。ステップ１１２２で、インダクタ電流をＩｍｉｎなどの基準電流レベルと比較する。ここで、Ｉｍｉｎは不連続電流動作が開始する前の最小出力電流である。ステップ１１２４を継続して、インダクタ電流がほぼ最小出力電流以下になるスイッチング時間[o1]の割合を決定する。ステップ１１２６で、このスイッチング時間の割合をほぼ４０％などの基準割合と比較する。ステップ１１２８で、デューティサイクルの割合が基準割合を上回ればＤＣＭへの切り替えを行う。ステップ１１３０で調整済出力電圧を検知する。ステップ１１３２で、検知した調整済出力電圧を第１の電圧基準値Ｖ１よりも上へシフトする。ステップ１１３４で、シフトされた調整済出力電圧を第２の電圧基準値Ｖ２と比較する。ステップ１１３６を継続して、シフトされた調整済電圧の一部がＶ２以下になれば、モードコントローラはモードをＣＣＭへ切り替える。

状態情報の取得：図３６は出力レギュレータ１２００用のデジタルコントローラ１２０１の状態情報を取得する格納システム１２００を示す図である。出力レギュレータ１２００は、スイッチングレギュレータ、線形レギュレータ、電流レギュレータ、電圧レギュレータ、電力レギュレータを含む任意の種類のレギュレータであってもよい。出力レギュレータ１２００は、負荷１２０８へエネルギを供給するための、入力源から調整済出力へのエネルギの変換を行う電力段１２０４と出力フィルタ１２０６とを含むものであってもよい。出力センサ１２１０は調整済出力を検知し、入力をデジタルコントローラ１２０１に与える事が出来る。

格納システム１２００は、状態情報を検索する情報コントローラ１２０３を含むものであってもよい。情報コントローラ１２０３は、出力電圧、出力電流、公称デューティサイクル、調整済みデューティサイクル、パワースイッチオンタイム、パワースイッチオフタイム、入力電流、誤差電圧、遅延制御値、調整値および、デジタルコントローラ１２０１や出力レギュレータ１２００が受信したり、処理したりした他の全てのデジタル値などの任意の状態情報を好適に取得する事が出来る。

メモリ１２１２は状態情報を格納する事が出来る。コンテンツアドレス可能ＲＡＭなどの任意の種類のメモリを用いる事が出来る。タイムスタンプの利用、時刻記録、情報の逐次格納およびトリガイベントに基づくサブセットの状態情報の格納を含む任意の方法で上記状態情報を時間的に編成する事が出来る。トリガイベントは、所定の閾値を上回る状態値、経過した所定の時間間隔、複数のトリガイベントの組み合わせなどの任意の種類のイベントであってもよい。上記状態情報は、わずかの量のスイッチング時間である短いインタバルおよび年月の間にわたる長いインタバルなどの任意の継続時間間隔にわたって格納されたものであってもよい。

状態情報アナライザ１２１４は格納済みの状態情報を分析する事が出来る。状態情報アナライザ１２１４は格納済みの状態情報を評価して、通常の作動範囲からの変動、構成要素の信頼性推定値および構成要素の保守管理の必要性などの、システムおよび構成要素の作動条件を決定する事が出来る。所定時に、ランダムにおよび進行ベースで、格納済み状態情報の評価を行う事が出来る。状態情報アナライザ１２１４は、１以上の出力レギュレータの状態を評価するために使用される別個のシステムの場合と同様、格納システム１２０２と永久に接続したり、あるいは、間欠的に接続したりすることが可能である。

本発明のいくつかの実施形態について説明した。しかしながら、本発明の精神と範囲から逸脱することなく様々な変更を行うことも可能であることを理解されたい。したがって、他の実施形態も以下の特許請求の範囲に属するものとなる。

出力レギュレータの態様を示すブロック図である。 出力レギュレータ用デジタルコントローラの態様を示すブロック図である。 出力レギュレータ用デジタルコントローラの動作の態様を示すフローチャートである。 出力レギュレータ用パッケージの２次元図である。 適応型マルチモード制御システムの態様の状態遷移図である。 ターンオン中の出力電圧のグラフである。 適応型マルチモード制御システムの処理の態様を示すフローチャートである。 出力スライサを有する出力レギュレータの態様を示すブロック図である。 電圧範囲間の関係を示す態様図である。 出力スライサの態様を示すブロック図である。 出力スライサの動作の態様を示すフローチャートである。 （ａ）電力アレイの態様を示すブロック図である。 電力アレイにおいて電流を検知する態様と関連する波形のタイミング図である。 電力レギュレータにおけるエネルギの流れを制御するための電力アレイ用パワースイッチアレイの動作の態様を示すフローチャートである。 電流の検知方法の動作の態様を示すフローチャートである。 スイッチングレギュレータとして作動する出力レギュレータのフリーホイーリングダイオードのエミュレーションを行うダイオードエミュレーションシステムの態様を示すブロック図である。 ダイオードエミュレーションシステムの態様と関連する波形のタイミング図である。 ダイオードエミュレーションシステムの動作を示すフローチャートである。 ダイオードエミュレーションシステムを用いて実行する無駄時間制御方法の処理の態様を示すフローチャートである。 電力アレイにおける損失を制御する動作の態様を示すフローチャートである。 電力レギュレータの電力段によりノイズの発生を抑える動作の態様を示すフローチャートである。 出力レギュレータの回路ノードのキャパシタンスを制御する動作の態様を示すフローチャートである。 パルス信号の遅延を発生させる遅延ラインの態様を示すブロック図である。 遅延ラインの態様と関連する波形のタイミング図である。 出力レギュレータ用パルス幅信号の分解能を上げる動作の態様を示すフローチャートである。 スイッチングレギュレータ用デューティサイクルを決定するデジタルコントローラの態様を示すブロック図である。 スイッチングレギュレータ用デジタルコントローラの態様を示すブロック図である。 デューティサイクル推定装置の態様の状態遷移図である。 電圧スライサの態様と関連する電圧レベルを示す図である。 スイッチングレギュレータ用デューティサイクルを生成するためのデジタルコントローラの態様と関連する波形のタイミング図である。 （ａ）スイッチングレギュレータ用デューティサイクルを決定するデューティサイクル推定装置の態様を示すブロック図であり、（ｂ）スイッチングレギュレータ用デューティサイクルを決定する別のデューティサイクル推定装置の態様を示すブロック図である。 スイッチングレギュレータ用デューティサイクルを生成する動作の態様を示すフローチャートである。 エネルギ節約型不連続モード（ＥＳＤＭ）を含むデジタルコントローラの態様を示すブロック図である。 （ａ）定電流モードと不連続電流モードとの間での切り替えを制御するデジタルコントローラの態様を示すブロック図であり、（ｂ）デジタルコントローラの態様と関連する波形のタイミング図である。 定電流モードと不連続電流モードとの間での切り替えを制御する動作の態様を示すフローチャートである。 デジタルコントローラ用状態情報格納システムの態様を示すブロック図である。

Claims (62)

1. 調整済出力を有する出力レギュレータを制御する制御システムであって、
   デジタル検知信号を生成して、少なくとも３つの基準範囲のどの範囲に前記調整済出力が含まれるかを示す出力センサであって、前記少なくとも３つの基準範囲の個々の範囲が前記調整済出力の複数の可能な値を含む出力センサと、
   前記デジタル検知信号に応動して、前記調整済出力を制御する駆動信号を生成するデジタルコントローラと
   を備える、制御システム。
2. オーバーラップする範囲と連続する範囲とから成るグループから前記基準範囲を選択する、請求項１に記載の制御システム。
3. 前記デジタルコントローラが、電力段を制御するデューティサイクル推定値をさらに生成し、前記駆動信号が前記デューティサイクル推定値に基づく、請求項１に記載の制御システム。
4. 前記デジタルコントローラが前記デューティサイクル推定値を調整する遅延ラインをさらに有し、前記遅延ラインが前記デューティサイクル推定値に対応する入力パルス信号と、選択信号とを受け取る、請求項３に記載の制御システム。
5. 前記出力レギュレータの状態情報を取得する格納システムをさらに備え、
   前記格納システムが、
   デジタル形式である前記状態情報を取得する前記出力レギュレータと交信する情報コントローラと、
   前記状態情報を格納し、前記情報コントローラと交信するメモと
   を備える、請求項１に記載の制御システム。
6. 調整済出力を有する出力レギュレータを制御する制御システムであって、
   デジタル検知信号を生成して、少なくとも３つの基準範囲のどの範囲に前記調整済出力が含まれるかを示す出力センサであって、前記少なくとも３つの基準範囲の個々の範囲が前記調整済出力の複数の可能な値を含む出力センサと、
   前記デジタル検知信号に応動して、駆動信号のデューティサイクルを推定するデューティサイクル推定値を生成するデジタルコントローラであって、前記駆動信号は電力段を制御し、それによって前記調整済出力を調整するように為すデジタルコントローラと、
   前記デューティサイクル推定値に応じて駆動信号を生成するデューティサイクル生成装置であって、
   クロック周期を有するクロック信号に応動して、前記クロック周期のほぼ整数倍となるパルス幅を有する駆動信号を生成するカウンタであり、前記デューティサイクル推定値に対応するデジタルデューティサイクル信号を受け取るカウンタ制限入力値を含むカウンタであって、前記デジタルデューティサイクル信号はクロック周期の量をセットしてカウントを行い、それによって前記パルス幅が、前記クロック周期に前記デジタルデューティサイクル信号を乗じた値にほぼ等しくなるように為すカウンタを含むデューティサイクル生成装置と、
   前記デューティサイクル推定値と、前記クロック周期に対応する量子化誤差を表す選択信号とに基づいて前記駆動信号の前記パルス幅の微調整を行う遅延ラインと、
   前記駆動信号と、前記デジタルデューティサイクル信号とに応じて遅延制御信号を生成する制御ブロックと、
   を備える、制御システム。
7. 入力電圧を調整済出力に変換する出力レギュレータであって、
   前記入力電圧から電力出力を生成する電力段と、
   前記電力出力をフィルタリングして、前記調整済出力を生成する出力フィルタと、
   デジタル検知信号を生成して、少なくとも３つの基準範囲のどの範囲に前記調整済出力が含まれるかを示す出力センサであって、前記少なくとも３つの基準範囲の個々の範囲が前記調整済出力の複数の可能な値を含む出力センサと、
   デジタル検知信号に応動して、駆動信号を生成し、前記電力段を制御するデジタルコントローラと
   を備える、出力レギュレータ。
8. 前記電力段が、線形レギュレータとスイッチングレギュレータとから成るグループから選択された構成を有する、請求項７に記載の出力レギュレータ。
9. 前記スイッチングレギュレータの電力段が、バック、ブースト、チュック（Ｃｕｋ）、ゼータ（ｚｅｔａ）バックブーストおよびセピック（ｓｅｐｉｃ）から成るグループから選択されたトポロジである、請求項８に記載の出力レギュレータ。
10. 前記デジタルコントローラがデューティサイクル推定値をさらに生成し、前記駆動信号が前記デューティサイクル推定値に基づく、請求項７に記載の出力レギュレータ。
11. 第１の電圧に対応するフィードバック信号を生成する回路であって、
    少なくとも２つの基準電圧を生成する基準ジェネレータであって、前記基準電圧が少なくとも３つの電圧範囲を画定する基準ジェネレータと、
    前記第１の電圧を前記少なくとも３つの電圧範囲と比較するコンパレータであって、前記少なくとも３つの基準範囲のどの範囲に前記調整済出力が含まれるかを示すデジタル信号を生成するコンパレータと
    を備える、回路。
12. オーバーラップする範囲と連続する範囲とから成るグループから前記基準範囲を選択する請求項１１に記載の回路。
13. 前記デジタル信号を復号化し、誤差信号を生成するデコーダをさらに備える請求項１１記載の回路。
14. 出力レギュレータを制御する制御システムであり、前記出力レギュレータは、入力電圧を調整済出力に変換し、さらに、前記入力電圧から電力出力を生成する電力段と、前記電力出力をフィルタリングして前記調整済出力を生成する出力フィルタとを含むように為す制御システムであって、
    前記調整済出力に対応する検知信号に応動して、前記電力段を制御する駆動信号を生成するデジタルコントローラであって、駆動信号を生成する動作モードのうちの１つの選択モードを含み、少なくとも３つの動作モードの間で前記１つの選択モードを選択するデジタルコントローラを備える、制御システム。
15. クロックサイクルを有するクロック信号を生成するクロックをさらに備え、
    前記デジタルコントローラが、前記クロック信号と同期して、前記少なくとも３つの動作モードのうちの１つの動作モードを選択する、
    請求項１４に記載の制御システム。
16. 前記デジタルコントローラが、クロックサイクルをベースにして、前記少なくとも３つの動作モード間の切り替えをクロックサイクルで行う、請求項１５に記載の制御システム。
17. 前記少なくとも３つの動作モードが、ヒステリシスモード、適応型ヒステリシスモード、パルス幅変調モード、一定のオンタイムモード、一定のオフタイムモード、共振モード、固定周波数ソフトスイッチングモード、電圧モード、電流モード、固定周波数モード、可変周波数モードおよびこれらモードの組み合わせを含む、請求項１４に記載の制御システム。
18. 前記デジタルコントローラが、同期切り替え、非同期切り替えおよびマルチ周波数切り替えから成るグループから選択されるスイッチングモードを有する、請求項１４に記載の制御システム。
19. 入力電圧を調整済出力に変換する出力レギュレータであって、
    前記入力電圧から電力出力を生成する電力段と、
    前記電力出力をフィルタリングして、前記調整済出力を生成する出力フィルタと、
    前記調整済出力に対応する検知信号を生成する出力センサと、
    前記検知信号に応動して、前記電力段を制御する駆動信号を生成するデジタルコントローラであって、駆動信号を生成する動作モードのうちの１つの選択モードを含み、少なくとも３つの動作モードの間で上記１つの選択モードを選択するデジタルコントローラと、を備える、出力レギュレータ。
20. 前記デジタルコントローラが、クロックサイクルをベースにして、前記少なくとも３つの動作モード間の切り替えをクロックサイクルで行う、請求項１９に記載の出力レギュレータ。
21. 前記少なくとも３つの動作モードが、ヒステリシスモード、適応型ヒステリシスモード、パルス幅変調モード、一定のオンタイムモード、一定のオフタイムモード、共振モード、固定周波数ソフトスイッチングモード、電圧モード、電流モード、固定周波数モード、可変周波数モードおよびこれらモードの組み合わせを含む、請求項１９に記載の出力レギュレータ。
22. 前記デジタルコントローラが、同期切り替え、非同期切り替えおよびマルチ周波数切り替えから成るグループから選択されたスイッチングモードを有する、請求項１９に記載の出力レギュレータ。
23. 入力電圧をチョッピング処理済みの出力電圧に変換する出力アレイであり、出力レギュレータが、前記チョッピング処理済みの出力電圧を調整済出力に変換するように為す出力アレイであって、
    独立した駆動信号に応動して、スイッチング周波数で、前記入力電圧を前記チョッピング処理済みの出力電圧に変換し、少なくとも２つのパワースイッチを含むスイッチアレイと、
    デューティサイクル信号に応じて独立した駆動信号を生成するスイッチコントローラであって、前記スイッチング周波数よりも高いサンプリング周波数で作動し、前記スイッチング周波数よりも高い駆動周波数で前記独立した駆動信号を制御するスイッチコントローラと
    を備える、出力アレイ。
24. 前記コントローラが、前記出力レギュレータの動作特性に応じて前記独立した駆動信号をさらに制御する、請求項２３に記載の出力アレイ。
25. 出力電流、周囲温度、動作温度、出力電圧およびインダクタ電流から成るグループから前記動作特性を選択する、請求項２４に記載の出力アレイ。
26. 前記コントローラが前記パワースイッチの遷移を制御するタイムシーケンスを決定する、請求項２３に記載の出力アレイ。
27. スイッチアレイの中を流れる電流を検知し、ゲイン分解能を有する電流センサをさらに備え、
    前記スイッチコントローラが、前記電流センサゲイン分解能を初期分解能にセットする処理と、前記電流センサの中を流れる電流の振幅を評価する処理と、前記電流センサの中を流れる電流の振幅に基づいて前記電流センサのゲイン分解能を前記サンプリング周波数で制御する処理とをさらに含む、
    請求項２３に記載の出力アレイ。
28. 出力レギュレータにおいて電流を検知する方法であって、
    ゲイン分解能を有する電流センサを設けるステップと、
    前記電流センサゲイン分解能を初期分解能にセットするステップと、
    電流センサの中を流れる電流を検知するステップと、
    前記電流の振幅を評価するステップと、
    前記評価ステップに基づいて前記電流センサのゲイン分解能をサンプリング周波数で制御するステップと
    を備える、方法。
29. 前記電流を検知するステップが、所定のインピーダンスの両端にわたって電圧を測定し、前記電圧と前記所定のインピーダンスとから前記電流を計算するステップを含む、請求項２８に記載の方法。
30. 出力レギュレータにおけるパワースイッチ間の無駄時間を制御する方法であって、
    共通ノードを有する少なくとも２つのパワースイッチを設けるステップであって、前記２つのパワースイッチのうちの少なくとも一方が通電スイッチであり、前記２つのパワースイッチの残りの一方がフリーホイーリングスイッチであるステップと、
    前記通電スイッチとフリーホイーリングスイッチとのうちの一方をオン状態からオフ状態へ切り替えるステップと、
    オン状態からオフ状態への遷移中、通電スイッチとフリーホイーリングスイッチのうちの一方の中を流れる電流をモニタするステップと、
    電流を基準レベルと比較するステップと、
    所定時間の間、遅延を行い、次いで、通電スイッチとフリーホイーリングスイッチのうちの一方のスイッチの作動状態をオフ状態からオン状態へ変更するステップと
    を備える、方法。
31. 出力レギュレータ用スイッチアレイにおけるスイッチング損失を低減する方法であり、前記スイッチアレイが入力源から出力レギュレータの調整済出力へエネルギを変換し、前記スイッチアレイが少なくとも２つのパワースイッチを含むように為す方法であって、
    ａ）次のスイッチングサイクル中にスイッチアレイの中を流れる予想電流を決定するステップと、
    ｂ）サンプリングレートで、前記予想電流に基づいて前記スイッチアレイの予想電力損失を決定するステップと、
    ｃ）オンにするパワースイッチの組み合わせを決定し、この組み合わせによって前記予想電力損失を最小限にとどめるように為すステップと、
    ｄ）前記パワースイッチの組み合わせをオンにするステップと
    を備える、方法。
32. ステップ"ｃ"が、少なくとも２つのパワースイッチの組み合わせに関連する前記予想電力損失を決定するステップと、
    前記予想電力損失を最小限にとどめる前記パワースイッチの組み合わせのうちの一方を選択するステップと
    を含む、請求項３１に記載の方法。
33. 前記出力レギュレータがスイッチング周波数と切り替え時間とを有し、
    前記方法が、
    ステップ"ｄ"が、前記スイッチング周波数よりも高いレートで前記パワースイッチの組み合わせをオンにし、それによって前記パワースイッチの組み合わせを前記切り替え時間中に制御するように為すステップを含む、請求項３１に記載の方法。
34. 出力レギュレータ用電力段においてノイズを抑制する方法であり、入力源から出力レギュレータの調整済出力へエネルギを変換する前記電力段が、共通ノードを有する少なくとも２つのスイッチアレイを含むように為す方法であって、
    ａ）共通ノードのノイズ特性をモニタするステップと、
    ｂ）前記ノイズ特性を基準レベルと比較するステップと、
    ｃ）前記比較に基づいてインピーダンス制御信号を生成するステップと、
    ｄ）サンプリングレートで、前記インピーダンス制御信号に応じて前記スイッチアレイを制御するステップと
    を備える方法。
35. 前記出力レギュレータがスイッチング周波数を有し、
    前記サンプリングレートの方が前記出力レギュレータのスイッチング周波数よりも高い、
    請求項３４に記載の方法。
36. 出力レギュレータ用電力段の回路ノードのキャパシタンスを制御する方法であり、前記電力段が、入力源から出力レギュレータの調整済出力へエネルギを変換し、少なくとも１つのスイッチアレイと、前記回路ノードと接続された第１のパワースイッチとを含み、前記スイッチアレイが少なくとも２つの直列対のパワースイッチを含むように為す方法であって、
    ａ）スイッチアレイの中を流れる電流をモニタするステップと、
    ｂ）前記電流に基づいて前記回路ノードにおける所望のキャパシタンスを決定するステップと、
    ｃ）サンプリングレートで、オンにするスイッチアセンブリの組み合わせを決定して、前記回路ノードを前記所望のキャパシタンスにセットするステップと、
    ｄ）前記直列対のパワースイッチを制御して、前記回路ノードを前記所望のキャパシタンスにセットするステップと
    を備える、方法。
37. 前記出力レギュレータがスイッチング周波数を有し、
    前記サンプリングレートの方が前記出力レギュレータのスイッチング周波数よりも高い、
    請求項３６に記載の方法。
38. 入力源から、スイッチング周波数を有する出力レギュレータの調整済出力へエネルギを変換するダイオードエミュレーションシステムであって、
    第１の駆動信号に応動する第１のパワースイッチであって、前記入力源から前記出力レギュレータの出力インダクタへのエネルギの流れを制御し、それによって前記出力インダクタの中を流れる電流が増加するように為す第１のパワースイッチと、
    少なくとも２つのパワースイッチを含む、アレイ駆動信号に応動するスイッチアレイであって、フリーホイーリング段階中に、出力インダクタの中を流れる前記電流用の経路を設け、それによって前記出力インダクタの中を流れる電流が減少するように為すスイッチアレイと、
    スイッチアレイの中を流れる電流を検知する電流センサと、
    スイッチアレイの中を流れる電流に応じてアレイ駆動信号を生成し、さらに、前記少なくとも２つのパワースイッチを独立に制御するコントローラと
    を備える、ダイオードエミュレーションシステム。
39. 前記インダクタ電流が０へ向かって減少するにつれて、前記コントローラが、前記スイッチアレイのパワースイッチを逐次オフにする、請求項３８に記載のダイオードエミュレーションシステム。
40. 前記コントローラが、前記スイッチング周波数よりも高いサンプリング周波数で前記アレイ駆動信号を制御する、請求項３８に記載のダイオードエミュレーションシステム。
41. 入力源と出力レギュレータの調整済出力との間でのエネルギの移動を制限するデューティサイクルリミッタであり、前記出力レギュレータが、レギュレータ特性と、入力源と調整済出力との間でのエネルギの移動を制御する計算済みデューティサイクルとを有するデューティサイクルリミッタであって、
    基準レベルを生成して、前記出力レギュレータのレギュレータ特性を前記基準レベルと比較して、最大デューティサイクルを決定するデジタルコントローラであって、前記出力レギュレータのスイッチング周波数に少なくとも等しい周波数で前記基準レベルを制御するデジタルコントローラと、
    前記計算済みデューティサイクルを前記最大デューティサイクルに制限する前記デジタルコントローラと
    を備える、デューティサイクルリミッタ。
42. 前記デジタルコントローラが、ほぼ前記スイッチング周波数とサンプリング周波数との間の範囲にわたる周波数で前記基準レベルを制御する、請求項４１に記載のデューティサイクルリミッタ。
43. 公称デューティサイクルを決定するデューティサイクル推定装置をさらに含み、
    前記計算済みデューティサイクルが前記公称デューティサイクルに基づいて決定され、
    前記デューティサイクル推定装置が、前回までのデューティサイクルうちの少なくとも１つと累積誤差とに応じて前記公称デューティサイクルを決定するモード推定装置を備える、
    請求項４１に記載のデューティサイクルリミッタ。
44. 出力レギュレータの公称デューティサイクルを決定するデューティサイクル推定装置であって、
    前回までのデューティサイクルに応じて公称デューティサイクルを決定するモード１の推定装置と、累積誤差に応じて公称デューティサイクルを決定するモード２の推定装置とを含む少なくとも２つのモードと、
    モード選択基準に基づいて前記少なくとも２つのモードのうちの一方を選択して、前記公称デューティサイクルを生成するモードセレクタと
    を備える、デューティサイクル推定装置。
45. 前記モード１の推定装置が少なくともスイッチング周波数のサイクル周波数で前記公称デューティサイクルを決定する、請求項４４に記載のデューティサイクル推定装置。
46. 前記モード２の推定装置が、少なくとも１００×出力レギュレータの切り替え時間の時間にわたって移動平均値を計算する処理を含む、請求項４４に記載のデューティサイクル推定装置。
47. 出力レギュレータの調整済出力を制御するデジタルコントローラであり、出力レギュレータが、パルス幅信号に応動して、入力源と調整済出力間でのエネルギの移動を制御するように為すデジタルコントローラにおいて、
    公称デューティサイクルを決定するデューティサイクル推定装置と、
    前記公称デューティサイクルと組み合わせて、調整済みデューティサイクルを生成する調整値を決定する調整デターミナと
    を備え、
    前記パルス幅信号が前記調整済みデューティサイクルの関数である、
    出力レギュレータ。
48. 前記調整デターミナが、前記調整値を決定するための選択可能なループゲインを含む、請求項４７に記載のデジタルコントローラ。
49. 前記出力レギュレータのスイッチング周波数よりも高いレートで前記選択可能なループゲインを選択することが可能である、請求項４８に記載のデジタルコントローラ。
50. 前記調整済みデューティサイクルに応動して、初期パルス幅を生成するカウンタをさらに備える、請求項４７に記載のデジタルコントローラ。
51. 前記公称デューティサイクルと前記初期パルス幅とに応じて遅延制御を生成する制御ブロックと、
    前記初期パルス幅と前記遅延制御とに応動して、微調整パルス幅を有する前記パルス幅信号を生成する遅延ラインと、
    をさらに備える、請求項５０記載のデジタルコントローラ。
52. レギュレータ特性に応じて前記調整済みデューティサイクルを制限するデューティサイクルリミッタをさらに備える、請求項４７に記載のデジタルコントローラ。
53. 前記調整デターミナが前記出力レギュレータのループ応答を安定化するループ補正値を含み、前記ループ補正値が、前記出力レギュレータの前記スイッチング周波数にほぼ等しい周波数から前記デジタルコントローラのサンプリング周波数までの範囲にわたるレートで制御されることが可能である、請求項４７に記載のデジタルコントローラ。
54. 前記調整値が誤差の推定されるトレンドの関数であり、前記誤差が基準電流と前記調整済出力との間の差に基づく、請求項４７に記載のデジタルコントローラ。
55. 前記調整値が、前記出力レギュレータのスイッチング周波数よりも高いレートで選択可能な勾配定数の関数である、請求項４７に記載のデジタルコントローラ。
56. 前記調整値が誤差を示す誤差履歴の関数であり、
    前記誤差が基準電流と前記調整済出力との間の差に基づき、
    前記誤差履歴が、移動平均値、平均値、ピーク値および加重平均値を含む前記誤差の前回までの値の数学関数に基づく、
    請求項４７に記載のデジタルコントローラ。
57. 出力レギュレータの調整済出力を制御するデューティサイクルを決定するデューティサイクル推定装置であり、前記出力レギュレータは、前記デューティサイクルに応動して、入力源と調整済出力との間のエネルギの移動を制御するように為すデューティサイクル推定装置であって、
    出力レギュレータの切り替え時間よりも長い時間にわたって累積誤差を決定するアキュムレータと、
    基準レベルを生成する基準ジェネレータと、
    ほぼ１００×前記切り替え時間の最大レートで累積誤差を基準レベルと比較し、それによって単一ゼロを生成し、さらに、前記比較に基づいて前記デューティサイクルを生成するように為すコンパレータと
    を備える、デューティサイクル推定装置。
58. 前記基準レベルが、少なくとも第１の基準レベルと第２の基準レベルとを含み、
    前記コンパレータが、前記累積誤差を前記基準レベルの各々と比較し、それに応じて、ステップ毎に前記デューティサイクルを制御する、請求項５７に記載のデューティサイクル推定装置。
59. 出力レギュレータを制御するデジタルコントローラであり、前記出力レギュレータを制御する機能を与えるサブブロックを有するデジタルコントローラであって、
    前記出力レギュレータの検知ポイントをモニタするエネルギ節約型不連続モード（ＥＳＤＭ）コントローラであって、前記検知ポイントは前記出力レギュレータの出力電力の状態を示し、前記出力レギュレータの選択された電力状態の間、デジタルコントローラの消費電力を低減するサブブロックへの電力の流れを制御する前記ＥＳＤＭコントローラを備える、デジタルコントローラ。
60. 前記サブブロックが、ＰＷＭコントローラ、遅延ラインおよび電圧検知用コンパレータを含む、請求項５９に記載のデジタルコントローラ。
61. 基準レベルを生成する基準ジェネレータと、
    レギュレータ信号を前記基準レベルと比較し、コンパレータ出力を生成するコンパレータと、
    前記コンパレータ出力に応動して、前記出力レギュレータの前記スイッチングモード間で切り替えを行うモードコントローラと、をさらに備え、前記スイッチングモードが直流モード（ＣＣＭ）とエネルギ節約型不連続モード（ＥＳＤＭ）と
    を更に備える、請求項５９に記載のデジタルコントローラ。
62. 前記モードコントローラが前記出力レギュレータのオンタイムを定数値にセットし、前記出力レギュレータのスイッチング周波数を変更して、前記出力電圧を安定化する処理をさらに含む、請求項６１に記載のデジタルコントローラ。

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