JPH02231960A - 電源制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＰＷＭ　（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄ
ｕｌａｔｉｏｎ）回路を用いた電源制御装置に関するも
のである。

〔従来の技術〕

従来、電源装置の制御回路であるＰＷＭ回路は出力電圧
を検出し基準電圧と比較し、その結果によりＰＷＭ制御
を行い出力を設定値に制御した。

特にアップダウンカウンタを用いたＰＷＭ回路では、前
記比較結果によりアップダウンカウンタを駆動し、該ア
ップダウンカウンタの値をダウンカウンタにロードし制
御を行っていた。

〔発明が解決しようとする課題〕

しかしながら、上記従来例では比較結果をそのままアッ
プダウンカウンタへ入力していたため、アップダウンカ
ウンタの駆動と同時に比較結果が変化したときなどアッ
プダウンカウンタが誤動作するという問題があった。

？発明は、このような事情のもとでなされたもので、ア
ップダウンカウンタにおけるアツブカウンタ又はダウン
カウンタへの切換えとカウントが重なり誤動作するとい
うことのない電源制御装置を提供することを目的とする
ものである。

（課題を解決するための手段〕 本発明では、前記目的を達成するため、電源制御装置を
つぎのように構成するものである。

つぎのａ　−■　ｄの構成要素を備えるようにする。

ａ．比較器からの入力に応じてアツプカウンタ又はダウ
ンカウンタに切換えられ、第１のクロツクにより駆動さ
れるアツプダウンカウンタ。

ｂ．所定のタイミングで前記アツプダウンカウンタの値
がロードされ、第２のクロックにより駆動されるカウン
タ。

ｃ、前記カウンタの値を所定の値と比較してＰＷＭパル
スを生成し電源制御用のスイッチング素子へ供給する手
段。

ｄ．前記アップダウンカウンタにおけるアツプカウンタ
又はダウンカウンタへの切換えのタイミングより、常に
遅れたタイミングで該アップダウンカウンタを駆動する
第１クロックを発生するクロック発生手段。

〔作用〕

前記構成により、アップダウンカウンタは、常にアップ
カウンタ又はダウンカウンタに切換えられた後に、カウ
ント駆動される。

〔実施例〕

以下、本発明を実施例で説明する。

第１図は、本発明の実施例である、電子写真方式複写機
等の情報処理装置用の電源装置の全体構成図である。（
なお、本実施例の要部は第１３頁第４行〜第１４頁第９
行に説明されている。）同図において、Ｄ１は、商用交
流ライン入力を整流するためのブリッジダイオード、Ｃ
１は平滑用コンデンサ、Ｔ１は、スイッチングレギュレ
ータである電圧共振形フライバックレギュレータのコン
バータトランス（フライバックトランス）、Ｔｒ１は、
このコンバータトランスＴｌを駆動するためのパワーＭ
ＯＳ　　ＦＥＴ　（金属酸化膜半導体の電界効果トラン
ジスタ）（電源制御用スイッチング素子）、Ｃ２は、コ
ンバータトランスＴ，と共振してより効果的な電圧変換
を行うためのコンデンサ、Ｄ６は、ＦＥＴ　　Ｔ，．の
保護のためのダイオードである。

ＦＥＴ　　Ｔ，．がスイッチングすることによりコンバ
ータトランスＴ１の各出力巻線には出力電圧が発生する
。Ｄ２　，Ｄ３，Ｄ４及びＣ３，Ｃ４　，Ｃ５は、それ
ぞれの巻線出力を整流平滑するためのダイオード及びコ
ンデンサである。

出力１は複写機の帯電転写等に用いるための高圧出力、
出力２はＣＰＵ２，ＰＷＭ回路１等を駆動するための５
Ｖ出力、出力３はモータ．ソレノイド等を駆動するため
の２４Ｖ出力である。Ｔ　３　，　Ｔ　ｒ２はＰＷＭ回
路１の出力によりＦＥＴ　　Ｔｒ＋を駆動するためのト
ランス及びトランジスタ、Ｔ２はＦＥＴ　　Ｔ，，に流
れる電流をＰＷＭ回路１に伝えるカレントトランス、４
は５ｖ出力を定電圧化するレギュレータ、Ｒ１，Ｒ２は
２４Ｖ出力を分圧する抵抗、３は分圧された電圧とＣＰ
Ｕ２からのアナログ値を比較する比較器（コンパレータ
）である。５はコンバータトランスＴＩに発生するフラ
イバック電圧を検知し、ＰＷＭ回路１へ伝える同期検知
回路である。

なお、電源立上り時にはＰＷＭ回路１．ＣＰＵ２に電圧
を供給する補助電源が必要であるが本図では省略してあ
る。

本電源はセカンダリ方式の電圧共振形のスイッチングレ
ギュレータを構成しており、同期検知回路５によりフラ
イバック電圧を検知し、ＦＥＴＴｒｌを駆動するためよ
りよい電圧変換を行うことができる。

ＰＷＭ回路１の具体的構成は第２〜５図に示さね、第２
図〜第４図の関係は第６図に示されているが、その構成
，動作を説明する前に本実施例における電圧制御の概略
を説明する。

スイッチングレギュレータの出力の一部である出力３の
電圧は分圧されて、比較器３において、ＣＰＵ２からの
基準値と比較される。スイッチングレギュレータの出力
電圧が基準値より小さいと、比較器３の出力極性は正と
なり、ゲートＣ４７にはＨｉとして入力され、アップダ
ウンカンウタＣｔ（第４図参照）はアップカウントに切
換えられ、第１のクロツクで駆動される。

方、ダウンカウンタＡｌ（第２図参照）は、第２のクロ
ックで駆動され、そのカウント中に同期検知回路５から
同期信号ＴＩＭがＰＲＴＬ端子に入力するか、或は計数
値が零となりボローが出されると、前記アップダウンカ
ウンタＣ１の計数値がロードされる。

このロードと同時にＰＷＭ信号がオンしてＦＥＴ　　Ｔ
，，がオンし、ダウンカウンタＡ１がカウントダウンし
てＣＰＵ２から指定された所定値になるとＰＷＭ信号が
オフしてＦＥＴ　　ＴｒＩはオフする。

ダウンカウンタＡ１は、同期信号ＴＩＭが入力するか、
或はその計数値が零になると、再びアツプダウンカウン
タＣ１の計数値がロードされ、ＰＷＭ信号が出されてＦ
ＥＴ　　Ｔｒ＋がオンし、ダウンカウンタＡ１が前記所
定値までカウントダウンするとＰＷＭ信号が反転しＦＥ
Ｔ　　Ｔ，Ｉはオフする。

以上の動作が緑返されて、コンバータトランスＴ１は付
勢される。

比較器３の出力極性が正の間は、アップダウンカウンタ
Ｃ１はアップカウンタとしてカウントアップを続け、Ｐ
ＷＭ信号のオンの期間は長くなりＦＥＴ　Ｔｒ，オンの
期間も長くなってその電流の平均値は大きくなり、スイ
ッチングレギュレータの出力電圧は上昇する。

スイッチングレギュレータの出力電圧が基準値を超える
と、比較器３の出力極性は反転し、アップダウンカウン
タＣ１はダウンカウンタに切換えられ、その計数値はダ
ウンカウントしスイッチングレギュレータの出力電圧は
下降する。

このようにして、スイッチングレギュレータの出力電圧
即゛ち出力１，出力３の電圧は一定に制御される。出力
２の方は、レギュレータ４により更に高精度に制御され
る。

次にＰＷＭ回路１の構成，動作を第２〜５図を用いて説
明する。Ａｌ（第２図左参照）は８ビットのダウンカウ
ンタであり、ロード信号によりデータをロードしダウン
カウントを行う。

カウンタＡ１の内部回路は第５図で表される。

第５図において、端子Ｑ。からＱ７までは通常の８ビッ
トのダウンカウンタと同様である。端子Ｑ８は、カウン
タＡ１がカウントダウンし計数値が零になった後、又は
同期（ＰＲＴＬ）信号が入力されるとＨｉとなり、ロー
ド信号が入力されるまで保持される様に構成されている
。端子Ｑ８の出力はＤフリップフロップＡ２（第２図中
央参照）により１クロツク保持した後ロード端子に入力
される。この様に構成されているためダウンカウンタＡ
１は確実にロードすることになる。

Ａ９，ＡＩＯ　（第２図右参照）はフリップフロップを
構成しており、この出力ＰＷＭがＰＷＭ信号となる。

ＴＥＳＴ　　ＯＵＴ２（第２図右）がＨｉの場合、フリ
ップフロップＡ２がＨｉとなると、フリップフロップＢ
３（第３図右）はクリアされるためＣＯＭＰ１がＬｏと
なり、ＰＷＭ信号はＨｉ即ちオンとなる。又、ゲート８
５〜ＢＩＯ（第３図中央）は一致回路となっており、ラ
ッチＢ１のラッチによりラッチされたＣＰＵ２からのデ
ータＤＡＴＡ５〜９の値とダウンカウンタＡ１のＱ２〜
Ｑ７の値が一致することによりＣＯＭＰ１がＨｉとなる
が、ＴＥＳＴ　　ＯＵＴ２がＬｏの場合、ＰＷＭ信号は
Ｌｏ即ちオフとなる。フライバックの同期信号ＴＩＭ（
第１図）が、ダウンカウンタＡ１のＰＲＴＬ端子に入力
することにより端子Ｑ８をＨｉにし、ＰＷＭ信号を反転
させオンにする。Ａ１３（第２図右下）は、同期信号Ｔ
ＩＭの．ゲートであり、有効，無効をゲートＡｌｌ，Ａ
１２で構成するフリップフロップにより決定される。ダ
ウンカウンタＡ１の端子Ｑ８がＨｉ又はＴＥＳＴ　　Ｏ
ＵＴ２がＬｏになった時、同期信号は無効となり、ラッ
チＢ２（第３図下）に与えられるＣＰＵ２からのデータ
ＤＡＴＡ１０〜１４の値とダウンカウンタＡ１の端子Ｑ
２〜Ｑ７の値が同じになると、同期信号は有効となる。

これにより、ＤＡＴＡ　１　０〜１４の値を変えること
により同期動作におけるノイズにより誤動作をなくすこ
とが可能となる。

ＣＩ（第４図左）は８ビットのアップダウンカウンタで
あり、この計数値が、ダウンカウンタＡ１のロードする
値となる。よって、カウンタＣ１がアップカウントする
とＡ１のロードする値が犬きくなるためＰＷＭの周期は
大きくなり、ＰＷＭ信号のオン／オフ比が大きくなる、
又ダウンカウントするとダウンカウンタＡ１のロードす
る計数値が小さくなるためＰＷＭの周期は小さくなりＰ
ＷＭ信号のオン／オフ比も小さくなる。

Ｃ１８〜４３（第４図上）はデジタルコンパレータを構
成しており、アップダウンカウンタＣ１の値とＣＰＵ２
からのデータＤＡＴＡ５〜９を比較する。これによりア
ップダウンカウンタＣ１の端子Ｑ２〜Ｑ７がＤＡＴＡ５
〜ＤＡＴＡ９より小さい時ＴＥＳＴ　　ＯＵＴ２（第２
図右上）はＬＯとなり、ＰＷＭ信号はＬｏとなる、つま
りＣＯＭＰＩ，ＣＯＭＰ２の信号を無効にしている。

次にＣ３〜Ｃ１３（第４図左上）はデジタルコンパレー
タとなっており、アップダウンカウンタＣ１の計数値Ｑ
３〜Ｑ７とＣＰＵ２からのデータＤＡＴＡＯ〜４（第４
図中央）を比較する。

その比較出力はゲートＣ４７，フリップフロップＣ７２
を経てアップダウンカウンタＣ１のＵＰＤＮ端子に入力
される。アップダウンカウンタＣ】のＵＰＤＮ端子はＨ
ｉだとＣ１はアップカウントし、ＬＯだとダウンカウン
トを行うようになフている。これにより、アップダウン
カウンタＣ１の値がＤＡＴＡＯ〜４の値より大きくなる
とゲート３の出力がＬＯとなる様構成されているため、
アップダウンカウンタＣ１の計数値はＤＡＴＡＯ〜４で
定められる値より大きくなることはなく、これためＰＷ
Ｍ信号の最大周期をこのＤＡＴＡＯ〜４によって決定す
ることができる。

ＭＰＷＭ信号（第４図左）は比較器３（第１図）の出力
であり、この信号によりフリップフロップＣ７２を介し
てアップダウンカウンタＣ１のＵＰＤＮ端子に入力する
ことによりＰＷＭ制御のアップダウンを行う。

アシプダウンカウンタＣ１のクロック即ち第１のクロッ
クは、ゲートＣ５５及びフリップフロップＣ５６，Ｃ５
７　（クロック発生手段，第４図左下）により生成され
る。これによりＬＯＡＤ信号の立下がりを４分周したも
のがアップダウンカウンタのクロックとなり、このクロ
ックの立上がりでアップダウンカウンタＣ１は駆動され
、一方、ダウンカウンタＡ１はＬＯＡＤ信号の立上がり
で駆動されるので、ダウンカウンタＡ１がアップダウン
カウンタＣ１の計数値をロードするタイミングとアツプ
ダウンカウンタＣ１がカウントを行うタイミングは常に
一定の値でずれるようになり、アップダウンカウンタＣ
１のカウントとダウンカウンタＡ１のロードのタイミン
グが重なり、データが不安定状態でロードされることを
防ぐことが可能となる。

フリップフロツブＣ７２（第４図左）は、フリップフロ
ップＣ７５，Ｃ７６によりロード信号を４分周した信号
により駆動されるため、アップダウンカウンタＣ１のＵ
ＰＤＮ入力はロード信号の立上り時にデータが更新され
、一方アップダウンカウンタＣ１のクロックは上述のよ
うにロード信号の立下りに同期しているため、確実にＵ
ＰＤＮ信号が定まってからアップダウンカウンタＣ１は
カウントを行うことができ、ＵＰＤＮ信号の不定による
誤動作を防ぐことができる。

フリップフロップＣ７３は、アップダウンカウンタＣ１
の１クロック前のＵＰＤＮの値を保持しており、ゲート
Ｃ７４によりＣ７２とＣ７３のＸＯＲをとり、アップダ
ウンカウンタＣ１のクロツクを生成するフリップフロツ
ブＣ５６．Ｃ５７のＣＬＲ端子に入力することにより１
クロック以前のデータと今回のデータが異なる時クロッ
クを入力しないため、カウントを禁止させるデジタルフ
ィルタとなり、ＭＰＷＭ端子（比較器３からの入力端）
より入って来るノイズによる誤動作を防ぐことが可能と
なる。

ゲートＣ２（第４図左）は、アップダウンカウンタＣ１
の計数値が３以下になるとＨｉになるため、フリップフ
ロツプＣ５１の出力はアツプダウンカウンタＣ１の値が
３以下でかつＵＰＤＮ入力がＬＯの時にＨｉとなり、ア
ツプダウンカウンタＣ１のカウント値が３以下になるの
を防ぐ。これによりアップダウンカウンタＣ１の計数値
が００からＦＦとなる誤動作を防ぐことが可能となる。

ＰＷＭＩＮＨ端子（第４図右下）は過電流時の保護を行
う入力であり、過電流検知時はこの入力によりＲ出力（
第４図右）はＨｉとなり、出力をカットする働きをする
。ＲＥＳＥＴ端子（第４図下）は、ＣＰＵ２からのシス
テム起動時のリセット信号を受け、初期状態を作る。

フリップフロツプＣ６１（第４図右）はＣＰＵ２により
リセットの解除を行う。又、Ｃ５８，Ｃ６４（第４図右
下）は、それぞれ入力データが正転，反転かを決定する
レジスタである。

なお、本実施例は、比較器において電源出力と基準値を
比較しその結果により制御するフィードバック制御の例
であるが、本発明は電源入力と基準値を比較しその結果
により制御する、いわゆるフィードフォーワード制御に
も適用できることは勿論である。

又、本実施例では、ＰＷＭ信号のオンオフ決定にダウン
カウンタな用いているが、アツプカウンタでもよく、Ｐ
ＷＭ信号のオン期間をカウンタヘのロードから所定計数
値までとし、オフ期間一定としているが、フライバック
レギュレータでなければ、所定計数値からロードまでの
期間をＰＷＭ信号のオン期間とし、オン期間一定とする
こともできる。

更に、本実施例ではアップタウンカウンタにおける、ア
ップ／ダウンの切換えのタイミングとカウントのタイミ
ングの調整をフリツブフロツプで行っているが、これに
限らず適宜の遅延要素によって行ってよいことは勿論で
ある。

（応用例） 第７図は本発明の応用例である。

図示のように、比較器３の入力側にはアナログマルチプ
レクサ１０が、出力側には４ビットラット１１が接続さ
れており、ＣＰＵの切換信号によりそれぞれ出力３の検
知信号及び他の信号α，，β１，γ，が入力され、それ
ぞれ比較器３により比較した後、ラッチ１１にラッチさ
れ、それぞれの結果をＭＰＷＭおよびα。，β。，γ０
に出力される様構成されている。この構成により、比較
器は１台で４つの入力に対し比較を行うことが可能とな
る。

〔発明の効果〕

以上説明したように、本発明によれば、アップダウンカ
ウンタにおける、アツプカウンタ又はダウンカウンタへ
の切換えのタイミングより、常に遅れて該アップダウン
カウンタを駆動しているので、アップダウン信号の不定
によるアツプダウンカウンタの誤動作を防ぐことができ
る。

【図面の簡単な説明】

第１図は実施例の全体構成図、第２図〜第４図は夫々Ｐ
ＷＭ回路１の一部結線図、第５図はダウンカウンタＡ１
の結線図、第６図は第２図〜第４図の関係を示す図、第
７図は応用例の結線図である。 １・・・・・・ＰＷＭ回路 ３　−−−−−−比較器 Ｃ１・・・・・・アップダウンカウンタＡ１・・・・・
・ダウンカウンタ

Claims (1)

【特許請求の範囲】
1. （１）つぎのａ〜ｄの構成要素を備えていることを特徴
   とする電源制御装置。 ａ、比較器からの入力に応じてアップカウンタ又はダウ
   ンカウンタに切換えられ、第１のクロックにより駆動さ
   れるアップダウンカウンタ。 ｂ、所定のタイミングで前記アップダウンカウンタの値
   がロードされ、第２のクロックにより駆動されるカウン
   タ。 ｃ、前記カウンタの値を所定の値と比較してＰＷＭパル
   スを生成し電源制御用のスイッチング素子へ供給する手
   段。 ｄ、前記アップダウンカウンタにおけるアップカウンタ
   又はダウンカウンタへの切換えのタイミングより、常に
   遅れたタイミングで該アップダウンカウンタを駆動する
   第１クロックを発生するクロック発生手段。