JP2001258250A - スイッチング電源装置 - Google Patents

Abstract

(57)【要約】 【課題】 トランスが正の電圧が印加される期間と負の
電圧が印加される期間とを有するようにスイッチ回路に
接続されたスイッチング電源装置において、トランスに
おける偏磁現象の発生を抑制すること。 【解決手段】 入力出力状態の変化に対応して行われる
スイッチ回路のスイッチング動作の制御を、一スイッチ
ング周期もしくはその整数倍ごとに行うことにより、ト
ランスに正の電圧が印加される期間と負の電圧が印加さ
れる期間を等しくするように構成される。一スイッチン
グ周期の途中において、例えば入出力状態の変動等によ
り、トランスへの電圧印加期間を変更するなどの制御動
作に対する修正が必要になったとき、スイッチング周期
の途中でその修正を行わず、スイッチング周期が終了し
たとき、又はそのスイッチング周期を含むスイッチング
周期の整数倍の期間を終了したとき、必要な修正を行
う。この制御により、トランスに印加される正電圧の期
間と負電圧の期間を等しくすることができ、偏磁現象を
抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】 本発明は、スイッチング電
源装置に関する。特に、本発明は、入力された電力をス
イッチングして断続するパルス状波形のスイッチング出
力とし、このスイッチング出力をトランスに印加し、ト
ランスから出力回路に伝送して負荷回路に出力するよう
に構成されたスイッチング電源装置に関する。もっと詳
細に述べると、本発明は、トランスが、正の電圧が印加
される期間と負の電圧が印加される期間とを有するよう
にスイッチ回路に接続されたスイッチング電源装置に関
する。

【０００２】

【従来の技術】 入力された電力をスイッチングして断
続するパルス状波形のスイッチング出力とし、このスイ
ッチング出力をトランスに印加するようにしたスイッチ
ング電源装置においては、出力電力が大きい場合、例え
ば数百ワット以上の場合には、スイッチ回路にフルブリ
ッジ方式が採用される。フルブリッジ方式は、４個のス
イッチング素子をブリッジ接続し、対角的に向き合うス
イッチング素子を組とし、２つの組を交互にオン・オフ
させてスイッチ回路の出力をトランスの一次巻線に印加
する構成である。この方式では、トランスの一次巻線に
正電圧と負電圧が交互に印加される。出力の制御は、ス
イッチング素子のオンデューティを制御することにより
行うことができる。

【０００３】フルブリッジ方式における別の制御形態と
して、位相シフト方式が知られている。この制御方式で
は、スイッチング素子のオンデューティを固定し、スイ
ッチング素子の２つの組のそれぞれにおける一方のスイ
ッチング素子は、そのオンタイミングを固定とし、他方
の素子のオンタイミングを可変とする。そして、スイッ
チング素子のそれぞれの組における２つの素子間のオン
タイミング位相差を制御することにより、出力電圧が一
定になるように制御する。この位相シフト方式の例とし
ては、米国特許第5,291,384号明細書に開示された制御
回路を挙げることができる。

【０００４】

【発明が解決しようとする課題】 スイッチング素子が
フルブリッジ接続されたスイッチ回路では、上述のよう
に、トランスの一次側巻線に与えられる電圧の極性が交
互に反転するので、トランスは両極性に交互に励磁され
る。このような制御が行われるスイッチング回路におい
て、一スイッチング周期の途中で、例えば入出力状態の
変動などによりトランスへの電圧印加期間を修正する必
要が生じたとき、その修正をスイッチング周期の途中で
行うと、トランスに正電圧が印加される期間と負電圧が
印加される期間に差を生じることになる。ここで、スイ
ッチング周期とは、スイッチ回路において、各スイッチ
ング素子がオン・オフを繰り返す周期のことである。そ
の結果、トランスに偏磁現象を生じてトランスのコアが
磁気飽和することになる。コアに磁気飽和を生じると、
インダクタンスが減少し、その結果、過大電流が発生
し、スイッチング素子を破壊することがある。

【０００５】本発明は、スイッチング電源装置における
上述の問題に着目して得られたもので、トランスが、正
の電圧が印加される期間と負の電圧が印加される期間と
を有するようにスイッチ回路に接続されたスイッチング
電源装置において、トランスにおける偏磁現象の発生を
抑制することを課題とする。

【０００６】

【課題を解決するための手段】 上記課題を解決するた
め、本発明においては、制御部は、入力出力状態の変化
に対応して行われるスイッチ回路のスイッチング動作の
制御を、一スイッチング周期もしくはその整数倍ごとに
行うことにより、トランスに正の電圧が印加される期間
と負の電圧が印加される期間を等しくするように構成さ
れる。すなわち、本発明においては、一スイッチング周
期の途中において、例えば入出力状態の変動等により、
トランスへの電圧印加期間を変更するなどの制御動作に
対する修正が必要になったとき、当該スイッチング周期
の途中でその修正を行わず、スイッチング周期が終了し
たとき、又はそのスイッチング周期を含むスイッチング
周期の整数倍の期間を終了したとき、必要な修正を行
う。この制御により、トランスに印加される正電圧の期
間と負電圧の期間を等しくすることができ、偏磁現象を
抑制できる。

【０００７】以上をまとめると、本発明は、入力された
電力をスイッチングして断続するパルス状波形のスイッ
チング出力を形成するスイッチ回路と、該スイッチ回路
からのスイッチング出力を受けるように一次側が該スイ
ッチ回路に接続されたトランスと、トランスの二次側に
接続され該トランスからの出力を直流に変換して出力を
生成する出力回路と、該出力回路の出力に応じてスイッ
チ回路のスイッチング動作を制御する制御部とを備え、
トランスは、正の電圧が印加される期間と負の電圧が印
加される期間とを有するようにスイッチ回路に接続さ
れ、それぞれの期間において出力回路に電圧を供給する
ように構成、制御部は、入力出力状態の変化に対応して
行われるスイッチ回路のスイッチング動作の制御を、一
スイッチング周期もしくはその整数倍ごとに行うことに
より、トランスに正の電圧が印加される期間と負の電圧
が印加される期間を等しくするように構成されたスイッ
チング電源装置を提供するものである。

【０００８】この場合において、制御部は、トランスに
電圧が印加される期間を設定する指令をスイッチング周
期もしくはその整数倍ごとに更新する更新期間を設け、
該更新期間が到達するまでは設定期間変更の必要性を生
じても前の設定期間を保持するように構成することが好
ましい。

【０００９】

【発明の実施の形態】 以下、本発明の実施の形態につ
いて説明する。図１(a)は、４個のスイッチング素子S-
1、S-2、S-3、S-4がフルブリッジ接続されたスイッチ回
路１を備えるスイッチング電源装置の回路構成を示すも
ので、対角的に向き合うスイッチング素子S-1とS-4、S-
2とS-3がそれぞれ組になって制御される。スイッチング
素子S-1、S-2、S-3、S-4のフルブリッジ接続の出力部
に、トランス２の一次巻線２ａが接続される。トランス
２の二次側巻線２ｂは、ダイオードＤ１、Ｄ２、インダ
クタＬ、及びコンデンサＣからなる整流回路を介して出
力端子３ａ、３ｂに接続される。

【００１０】図１(b)は、その制御動作を示すもので、
スイッチング素子S-1、S-4の組がオンのときトランス２
に正電圧が印加され、スイッチング素子S-2、S-3がオン
のときと２に負電圧が印加される。図１(c)は、位相シ
フト方式による制御を示すもので、すべてのスイッチン
グ素子のオン期間は一定とされており、スイッチング素
子S-1、S-2のオンタイミングが固定され、スイッチング
素子S-4及びスイッチング素子S-3のタイミングが、それ
ぞれスイッチング素子S-1及びスイッチング素子S-2のタ
イミングに対して制御される。スイッチング素子S-1、S
-4の組では、両者がオンのときトランス２に正電圧が印
加され、スイッチング素子S-2、S-3の組でも両者がオン
のときトランス２に負電圧が印加される。

【００１１】図２(a) は、本発明の実施の一形態による
制御部の回路構成を示すもので、この制御部の構成は、
先に述べた米国特許第 5,291,384号の図２に示される回
路と実質的に同じである。制御部には、４個のスイッチ
ング素子S-1、S-2、S-3、S-4のそれぞれに制御信号を与
えるために出力段４ａ、４ｂ、４ｃ、４ｄが設けられ
る。出力段４ａ、４ｂ、４ｃ、４ｄは、それぞれNORゲ
ート５を備え、該NORゲート５の一方の入力には出力段
への入力がそのまま接続され、他方の入力には出力段へ
の入力が時間遅延回路６を介して接続される。図２(b)
に、出力段における入力信号と出力信号の関係を示す。
NORゲート５の出力は、出力段への入力と時間遅延回路
６の出力が共にローレベルの状態でハイになり、それ以
外の状態でローになる。出力のローレベルは、NORゲー
ト５の２つの入力が共にローレベルになったときハイに
なる。 出力段４ａ、４ｂ、４ｃ、４ｄに入力信号を与えるた
め、Ｔフリップフロップ(T-FF)７とPWMラッチ８が設け
られる。T-FF７のＱ出力が、スイッチング素子S-1の作
動を制御するための出力段４ａの入力部に接続される。
T-FF７の反転出力が、スイッチング素子S-2の作動を制
御するための出力段４ｂの入力部に接続される。T-FF７
のＱ出力は又、イクスクルーシブOR出力１０ａとイクス
クルーシブNOR出力１０ｂを有するゲート１０の一方の
入力に接続される。ゲート１０の他方の入力にはPWMラ
ッチ８の反転出力 が接続される。ゲート１０のイクスクルーシブOR出力１
０ａは、スイッチング素子S-3の作動を制御するための
出力段４cの入力部に接続される。ゲート１０のイクス
クルーシブNOR出力１０ｂは、スイッチング素子S-4の作
動を制御するための出力段４dの入力部に接続される。

【００１２】高速発振器９からのクロック信号９ａが、
T-FF７のクロック入力端子CKとPWMラッチ８のリセット
端子Ｒに入力される。PWMラッチ８はパルス幅変調器１
１の一部を構成するもので、ランプ信号発生器１２を含
む。ランプ信号発生器１２は入力としてクロック信号９
ａを受け、鋸歯状のランプ信号を発生する。このランプ
信号に所定電圧例えば1.3Vが重畳されて、比較器１３の
反転入力部に入力される。

【００１３】パルス幅変調器１１は又、ANDゲート１４
を含み、このANDゲート１４の一方の入力にT-FF７の 出力が接続され、 出力はＤ入力にも接続される。スイッチング電源装置の
出力電圧を基準電圧と比較して誤差信号を発生する誤差
増幅器１５がスイッチ１６を介して比較器１３の非反転
入力部に接続されている。ANDゲート１４の出力はスイ
ッチ１６の作動を制御する。本発明を実施した図２の回
路は、前述の米国特許の図２の回路と異なり、比較増幅
器１５からの誤差信号をホールドするためのホールドコ
ンデンサ１７を備える。

【００１４】比較器１３の出力は、NORゲート１８の一
方の入力端子に接続される。NORゲート１８の他方の入
力端子にはクロック信号９ａが入力される。NORゲート
１８の出力は、PWMラッチ８のセット入力Ｓに接続され
る。

【００１５】以上述べた制御部の動作を図３に示す。T-
FF７のＱ出力がローレベルにあり、反転出力 がハイレベルのとき、スイッチング素子S-1を制御する
出力段４ａの出力はハイ、スイッチング素子S-2を制御
する出力段４ｂの出力はローである。ここで、スイッチ
ング周期の初期にはスイッチング素子S-3を制御する出
力段４ｃの出力はロー、スイッチング素子S-4を制御す
る出力段４ｄの出力はハイである。したがって、スイッ
チング素子S-1、S-4がオンになり、スイッチング素子S-
2、S-3がオフになる。トランスには正電圧が印加され
る。

【００１６】この状態で、重畳後ランプ信号が誤差信号
を越えたとき、比較器１３の出力がハイからローに反転
し、NORゲート１８の出力はローからハイに反転する。N
ORゲート１８の出力のハイ状態は次のクロック信号がNO
Rゲート１８に入力するまで持続する。NORゲート１８の
出力がローからハイに反転することにより、ゲート１０
のイクスクルーシブOR出力１０ａがハイからローに、イ
クスクルーシブNOR出力１０ｂがローからハイにそれぞ
れ反転するため、出力段４ｄの出力がローになり、トラ
ンス２の印加電圧が断たれる。この時点から時間遅延回
路６により設定される時間遅れの後、出力段４ｃの出力
がハイになる。

【００１７】T-FF７の反転出力 がローになった時点から時間遅延回路６により設定され
る時間遅れの後、出力段４ｂの出力がハイになる。そこ
で、トランス２には負の電圧が印加される。この負の電
圧印加は、重畳後ランプ信号が誤差信号を越えるまで持
続する。重畳後ランプ信号が誤差信号を越えると、出力
段４ｃの出力がローになり、トランス２への負電圧印加
が停止される。このようにして、スイッチング電源装置
の出力電圧の誤差信号に応じてスイッチ回路１の制御が
行われる。制御の一周期は、クロック信号２個分に対応
し、スイッチング周期に等しい。

【００１８】ここで、スイッチング周期の途中で、例え
ば図３に太線Ａで示すように、スイッチング素子S-2、S
-3のオン期間中に誤差信号が低下の方向に変動すると、
従来の制御ではその時点で直ちにスイッチング素子S-3
がオフされ、トランス２への負電圧印加が停止される。
その結果、正電圧印加の期間に比べて負電圧印加の期間
が短くなり、トランスに偏磁現象を生じる。しかし、本
発明の実施形態では、図３に二重線Ｂで示すように、ホ
ールドコンデンサ１７を含むホールド回路により、その
スイッチング周期が終了するまで、変動前の電圧誤差信
号がホールドされる。したがって、スイッチング素子S-
2、S-3は、重畳後ランプ信号がホールドされた誤差信号
を越えるまでオン状態を継続する。その結果、トランス
２における正電圧印加期間と負電圧印加期間が等しくな
り、偏磁現象が抑制される。

【００１９】図２に示す本発明の実施形態の回路では、
ホールドコンデンサ１７にホールドされる電圧は、スイ
ッチ１６のオン期間に更新される。スイッチ１６は、T-
FF７の反転出力 とクロック信号９ａがともにハイのときオンになる。こ
のタイミングを図３にＣで示す。実際の誤差信号は、ス
イッチング周期中でも図３に点線で示すように絶えず変
動しているが、スイッチング制御にはホールド信号が使
用される。そして、そのホールド信号は、スイッチング
周期又はその整数倍の期間ごとに更新されるため、少な
くとも一スイッチング周期の間は同じ大きさのホールド
信号に基づいて制御が行われる。

【００２０】図４は、本発明の原理をデジタル制御回路
に適用した例を示すものである。この実施形態では、タ
イミングが固定されるスイッチング素子S-1、S-2への制
御信号４ａ、４ｂは、別の図示しない回路により形成さ
れる。図４に示す例では、制御回路は、スイッチング制
御信号４ａ、４ｂを入力として受けるORゲート５０を有
するカウンタリセット回路９０を備える。カウンタリセ
ット回路９０には、立ち上がりエッジ検出回路５２と立
ち下がりエッジ検出回路５３が設けられる。ORゲート５
０の出力はこれらの回路５２、５３に接続される。立ち
上がりエッジ検出回路５２は、ORゲート５０の出力５１
の立ち上がりエッジを検出してパルス信号を生成し、こ
の信号をセット信号５４としてカウンタ５６に入力す
る。カウンタ５６に検出回路５２からの信号５４が入力
されると、該カウンタ５６におけるデジタルカウント値
出力がゼロにされる。立ち下がりエッジ検出回路５３
は、ORゲート５０の出力５１の立ち下がりエッジを検出
してパルス信号を生成し、この信号をリセット信号５５
としてカウンタ５７に入力する。カウンタ５７に検出回
路５２からの信号５５が入力されると、該カウンタ５７
におけるデジタルカウント値出力がゼロにされる。

【００２１】制御回路には、カウンタリセット回路９０
に並列に、立ち上がりエッジ検出回路７３と立ち下がり
エッジ検出回路７４を有するステアリングフリップフロ
ップ９４が設けられ、スイッチング素子S-1、S-2への制
御信号４ａ、４ｂは、これら回路７３、７４にも入力さ
れる。

【００２２】位相指令値を形成するために位相指令値更
新回路９３が設けられる。この位相指令値更新回路９３
は、更新タイミング生成回路６５を備える。更新タイミ
ング生成回路６５には、カウンタリセット回路９０の立
ち上がりエッジ検出回路５２の出力がセット信号５４と
して、また立ち下がりエッジ検出回路５３の出力がリセ
ット信号５５として入力される。さらに、回路６５に
は、スイッチング素子S-4の制御信号４ｄが入力され、
また比較器６１の出力がリセット信号６３として入力さ
れる。更新タイミング生成回路６５は、出力６６、６７
を有し、それぞれの出力６６、６７は、レジスタ６９、
７０に接続される。レジスタ６９、７０の各々は、外部
位相指令値６８を別の入力として受け、内部位相指令値
７１、７２を生成する。

【００２３】制御回路は、カウンタ５６の出力とレジス
タ６９の出力７１を入力として受ける比較器６０と、カ
ウンタ５７の出力とレジスタ７０の出力を入力として受
ける比較器６１を備える。比較器６０は、カウンタ５６
の出力５８とレジスタ６９の出力である内部位相指令値
７１が一致したとき、パルス信号６２を出力する。同様
に、比較器６１は、カウンタ５７の出力５９とレジスタ
７０の出力である内部位相指令値信号７２が一致したと
き、パルス信号６３を出力する。比較器６０の出力６２
は、ANDゲート８１、８２の各々の一方の入力に接続さ
れる。

【００２４】ステアリングFF９４は、立ち上がりエッジ
検出回路７３の出力と立ち下がりエッジ検出回路７４の
出力に接続されたRSフリップフロップ７７、７８を備え
る。詳細に述べると、立ち上がりエッジ検出回路７３の
出力は、RSフリップフロップ７７のセット入力端子Ｓ
と、RSフリップフロップ７８のリセット入力端子Ｒに接
続され、立ち下がりエッジ検出回路７４の出力は、RSフ
リップフロップ７７のリセットト入力端子Ｒと、RSフリ
ップフロップ７８のセット入力端子Ｓに接続されてい
る。RSフリップフロップ７８の出力はANDゲート８１の
他方の入力に接続され、RSフリップフロップ７７の出力
はANDゲート８２の他方の入力に接続されている。

【００２５】ANDゲート８１、８２の出力８３、８４
は、RSフリップフロップ８５、８６のセット入力端子Ｓ
に接続され、RSフリップフロップ８５、８６のリセット
入力端子Ｒには比較器６１の出力が接続される。比較器
６１の出力は、更新タイミング生成回路６５にも入力と
して与えられる。RSフリップフロップ８５、８６のＱ出
力は、それぞれスイッチング素子S-3、S-4のスイッチン
グ制御信号となる。

【００２６】図５(a)に、更新タイミング生成回路６５
の詳細を示す。この回路６５はANDゲート１０３を有
し、このANDゲート１０３の一方の入力に比較器６１の
出力が接続され、他方の入力に１クロックディレイ１０
１を介してスイッチング素子S-4のスイッチング動作制
御信号となるRSフリップフロップ８６の出力４ｄが接続
される。ANDゲート１０３の出力１０４は、RSフリップ
フロップ１０５のリセット入力端子Ｒに接続される。RS
フリップフロップ１０５のセット入力Ｓには、外部位相
指令値６８が更新されたときに生成される信号であるWE
信号６４が入力される。

【００２７】ANDゲート１０３の出力１０４は又、ANDゲ
ート１０９の一方の入力に接続される。 ANDゲート１０
９の他方の入力には、１クロックディレイ１０７を介し
てRSフリップフロップ１０５の出力１０６が接続され
る。AND ゲート１０９の出力はRSフリップフロップ１１
５のセット入力端子に接続される。RSフリップフロップ
１１５のリセット入力端子には立ち下がりエッジ検出回
路５３の出力５５が接続される。立ち下がりエッジ検出
回路５３の出力５５は又、ANDゲート１１９の一方の入
力端子に接続され、ANDゲート１１９の他方の入力端子
には、１クロックディレイ１１７を介してRSフリップフ
ロップ１１５のＱ出力１１６が接続されている。ANDゲ
ート１１９の出力は、位相指令値更新回路９３のレジス
タ７０に入力される信号６７となる。

【００２８】ANDゲート１１９の出力は又、RSフリップ
フロップ１１０のセット入端子Ｓに接続される。RSフリ
ップフロップ１１０のリセット入力端子Ｒには、立ち上
がりエッジ検出回路５２の出力５４が接続されている。
立ち上がりエッジ検出回路５２の出力５４は、ANDゲー
ト１１４の一方の入力にも接続されている。ANDゲート
１１４の他方の入力には、１クロックディレイ１１２を
介してRSフリップフロップ１１０の出力１１１が接続さ
れている。ANDゲート１１４の出力は、位相指令値更新
回路９３のレジスタ６９に入力される信号６６となる。

【００２９】図５(b)に更新タイミング生成回路６５の
作動タイミングチャートを示す。図６は、図４に示す制
御回路の動作におけるタイミングチャートである。カウ
ンタ５６、５７のカウント値である出力５８、５９は時
間とともにカウントアップされ、カウンタ５６の出力５
８は信号４ａ、４ｂの立ち上がりでゼロになり、カウン
タ５７の出力５９は信号４ａ、４ｂの立ち下がりでゼロ
になる。カウンタ５６の出力５８が内部位相指令値７１
と等しくなったとき、比較器６０から出力信号６２が出
力される。このとき、RSフリップフロップ７７の出力７
９がハイ、RSフリップフロップ７８の出力８０がローで
あるので、ANDゲート８２に出力が発生し、RSフリップ
フロップ８６に出力４ｄが発生する。したがって、スイ
ッチング素子S-4がオン状態となり、先にオン状態であ
ったスイッチング素子S-1からトランスを経てスイッチ
ング素子S-4に至る経路でトランス２に正電圧が印加さ
れる。この状態は、スイッチング素子S-1がターンオフ
され、カウンタ５７の出力５９がゼロになるまで続く。

【００３０】その後、スイッチング素子S-2がターンオ
ンされ、カウンタ５６の出力５８がゼロになったとき、
RSフリップフロップ７７の出力７９がローになり、RSフ
リップフロップ７８の出力８０がハイになる。この状態
でカウンタ５６の出力５８が内部位相指令値７１と等し
くなり、比較器６０から出力信号６２が出力されると、
スイッチング素子S-3を制御する出力４ｃが発生する。
その結果、スイッチング素子S-2とスイッチング素子S-3
がオン状態になり、トランス２に負電圧が印加される。
この状態は、スイッチング素子S-2がターンオフされ、
カウンタ５７の出力５９がゼロになるまで続く。

【００３１】位相シフト制御は、内部位相指令値７１、
７２を更新することによって行われる。図４において、
外部位相指令値６８は、図示しない制御回路から与えら
れる位相シフト量で、例えば電源装置の入出力状態に基
づいて計算されたデジタル値のデータである。更新タイ
ミング生成回路６５から出力されるタイミングパルス６
６、６７に応じて外部位相指令値６８がレジスタ６９、
７０に取り込まれ、内部位相指令値７１、７２が生成さ
れる。図５(a)に示す更新タイミング生成回路６５で
は、外部制御回路により与えられるWE信号６４がハイに
なってRSフリップフロップ１０５がセットされた状態の
とき、制御信号４ａの立ち上がり又は制御信号４ｂの立
ち下がりでタイミングパルス６６、６７が発生される。
ここで説明する実施形態では、制御信号４ａ又は制御信
号４ｂの周期が２周期経過するごとにWE信号６４が出力
されるように構成される。

【００３２】図７は、内部位相指令値７１、７２を更新
するタイミングを示すために作成された図６と同様なチ
ャートである。動作中に内部位相指令値７１、７２を更
新する要因を生じたときにも、その時点で直ちに更新を
行わず、更新タイミングがきた時点で、すなわちスイッ
チング素子S-1、S-2の各々についてスイッチング周期の
２倍の期間が経過した時点で、指令値の更新を行う。こ
の制御によって、トランス２における偏磁現象を抑制す
ることができる。

【図面の簡単な説明】

【図１】 本発明が適用されるスイッチング電源装置の
全体的な構成を示すもので、(a)は回路図、(b)は制御の
一例におけるタイミングチャート、(c)は位相シフト制
御におけるタイミングチャートである。

【図２】 本発明の一実施形態における制御回路の構成
を示すもので、(a)はその回路図、(b)は出力段における
作動のタイミングチャートである。

【図３】 図２の制御回路における各部の波形図であ
る。

【図４】 本発明をデジタル制御に適用した例を示す制
御回路の回路図である。

【図５】 図４の制御回路に使用される更新タイミング
生成回路を示すもので、(a)はその回路図、(b)は各部に
おける信号のタイミングチャートである。

【図６】 図４に示す制御回路における通常動作を示す
タイミングチャートである。

【図７】 図４に示す制御回路における内部位相指令値
の更新動作を示すタイミングチャートである。

【符号の説明】

１・・・スイッチ回路、２・・・トランス、４ａ、４
ｂ、４ｃ、４ｄ・・・出力段、５・・・NORゲート、６
・・・時間遅延回路、７・・・Ｔ−フリップフロップ、
８・・・RSフリップフロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩崎 秀昭 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内 (72)発明者 山田 智巳 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内 Ｆターム(参考） 5H730 AA19 BB27 BB57 DD01 DD26 DD32 EE03 EE08 FG05 XX04 XX18 XX30 XX36

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力された電力をスイッチングして断続
   するパルス状波形のスイッチング出力を形成するスイッ
   チ回路と、 前記スイッチ回路からのスイッチング出力を受けるよう
   に一次側が該スイッチ回路に接続されたトランスと、 前記トランスの二次側に接続され該トランスからの出力
   を直流に変換して出力を生成する出力回路と、 前記出力回路の出力に応じて前記スイッチ回路のスイッ
   チング動作を制御する制御部と、を備え、 前記トランスは、正の電圧が印加される期間と負の電圧
   が印加される期間とを有するように前記スイッチ回路に
   接続され、それぞれの期間において前記出力回路に電圧
   を供給するように構成されたスイッチング電源装置であ
   って、 前記制御部は、入力出力状態の変化に対応して行われる
   前記スイッチ回路のスイッチング動作の制御を、一スイ
   ッチング周期もしくはその整数倍ごとに行うことによ
   り、トランスに正の電圧が印加される期間と負の電圧が
   印加される期間を等しくするように構成されたことを特
   徴とするスイッチング電源装置。
2. 【請求項２】 請求項１に記載したスイッチング電源装
   置であって、前記制御部は、前記トランスに電圧が印加
   される期間を設定する指令をスイッチング周期もしくは
   その整数倍ごとに更新する更新期間を設け、該更新期間
   が到達するまでは設定期間変更の必要性を生じても前の
   設定期間を保持するようになったことを特徴とするスイ
   ッチング電源装置。