JP2001238442A - スイッチング電源 - Google Patents

Abstract

(57)【要約】 【課題】回路構成の複雑化を抑制しつつ、スイッチング
損失の低減の割合を大きくする。 【解決手段】ＦＥＴ９にスイッチングを行わせるスイッ
チングパルスを生成すると共に、二次側直流出力４１の
電圧誤差に対応してスイッチングパルスを変化させるＰ
ＷＭ回路２を備え、ＦＥＴ９がオフ状態にあるとき、二
次コイルＬ２から電流を取り出す構成とし、一方の端子
が一次コイルＬ１の端子３３に接続された共振用コイル
Ｌ３と、共振用コイルＬ３の端子３５と０ＶレベルＧと
の間に接続された共振用コンデンサＣ１と、スイッチン
グパルスを遅延することにより、ＦＥＴ９がオンとなる
タイミングを遅らせる遅延回路１とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一次コイルの電流
をスイッチングし、二次コイルの出力を整流平滑するこ
とによって、安定化された直流出力を生成するスイッチ
ング電源に係り、より詳細には、一次コイルに共振用コ
イルが接続されたスイッチング電源に関するものであ
る。

【０００２】

【従来の技術】スイッチング電源の１つに、一次コイル
に直列に接続されたスイッチング素子をスイッチング
し、スイッチング素子がオフ状態にあるとき、二次コイ
ルの出力を整流平滑することにより、安定化された直流
出力を生成する構成がある。このような構成において、
遅延を行うことにより、スイッチング損失を減少させる
従来技術がある。この技術を図３を参照しつつ説明す
る。

【０００３】同図の破線８１は、上記構成において、ス
イッチング素子がオフとなるタイミングを遅らせた場合
の、一次コイルとスイッチング素子との接続点の波形を
示している。すなわち、二次コイルの電流の放出が終了
した（時刻Ｔ１）後には、上記接続点の電圧は、一次側
直流源のプラスレベルの電圧Ｖ７に収束するように振動
する。従って、スイッチング素子をオフからオンに移行
させるタイミングを、時刻Ｔ２まで遅延した場合には、
上記接続点の電圧が最小となるとき、スイッチング素子
がオンとなるので、スイッチング損失が低減されること
になる（第１の従来技術とする）。

【０００４】また、スイッチング損失を低減する技術
に、実用新案登録２５２６７５４号として提案された技
術がある。すなわち、この技術では、一次側直流源、ト
ランスの一次コイルのセンタータップを介した一方の一
次巻線、および、第１のスイッチング素子からなる第１
の閉回路を形成している。また、一次側直流源、センタ
ータップを介した他方の一次巻線、および、第２のスイ
ッチング素子からなる閉回路を形成している。また、第
１のスイッチング素子と第２のスイッチング素子とを、
交互にオンオフさせると共に、デューティ比を制御する
スイッチング制御回路を設けている。また、スイッチン
グ制御回路と第１および第２のスイッチング素子との間
に遅延回路を設けている。そして、この遅延回路の構成
を、補助コイルの出力に基づき、負荷の軽重によって遅
延時間を変化させる構成としている。このため、負荷が
変化するときにも、スイッチング損失の増加を招くこと
なく、最適となるタイミングにおいてスイッチングを行
わせることができるようになっている（第２の従来技術
とする）。

【０００５】

【発明が解決しようとする課題】しかしながら第１の従
来技術を用いた場合では、以下に示す問題を生じてい
た。すなわち、二次コイルの電流の放出が終了した（時
刻Ｔ１）後には、一次コイルとスイッチング素子との接
続点の電圧は、一次側直流源のプラスレベルの電圧Ｖ７
に収束するように振動する。しかし、この電圧の振動に
おいては、電圧が最小となる時刻Ｔ２においても、余り
小さな電圧とならず、一次側直流源の電圧Ｖ７の数１０
％程度の電圧まで低下するに過ぎない。このため、スイ
ッチング損失の低減の程度が少なくなっていた。

【０００６】また、スイッチング素子がオン状態からオ
フ状態に移行するときには、スイッチング素子と一次コ
イルの接続点の電圧と、スイッチング素子の電流との関
係は、図４に示したようになっている。すなわち、電流
が０となるタイミングは、電圧が最大値近傍となるタイ
ミングに等しくなっている。このため、スイッチング素
子がオン状態からオフ状態に移行するときの損失につい
ては、低減されないという問題があった。

【０００７】また、第２の従来技術は、２つの閉回路を
用いた構成となっているので、２つのスイッチング素子
が必要となっている。このため、民生機器、等のよう
に、部品点数の増加による部品原価の上昇を防止しなけ
ればならない分野においては、適用することが困難な技
術となっていた。

【０００８】本発明は上記課題を解決するため創案され
たものであって、その目的は、一次コイルとスイッチン
グ素子との接続点に、共振用コイルとコンデンサとから
なる共振回路を接続することにより、スイッチング素子
がオフとなるときの一次コイルとスイッチング素子の接
続点の電圧の上昇を遅らせることによって、スイッチン
グ素子がオフに移行するときの損失を低減し、かつ、前
記接続点の電圧が低下したとき、スイッチング素子をオ
ンさせる遅延回路を設けることによって、スイッチング
素子がオンとなるときの損失を低減することにより、回
路構成の複雑化を抑制しつつ、スイッチング損失の低減
の割合を大きくすることのできるスイッチング電源を提
供することにある。

【０００９】また、上記目的に加え、補助コイルの出力
に基づいて遅延を行うことにより、容易に最適な遅延を
行わせることのできるスイッチング電源を提供すること
にある。

【００１０】

【課題を解決するための手段】上記課題を解決するため
本発明に係るスイッチング電源は、一次コイルと二次コ
イルとが巻回されたトランスと、一次コイルの一方の端
子と一次側直流源の０Ｖレベルとの間に接続されたスイ
ッチング素子と、スイッチング素子にスイッチングを行
わせるスイッチングパルスを生成すると共に、二次側直
流出力の電圧誤差に対応して前記スイッチングパルスを
変化させるスイッチング制御回路とを備え、一次コイル
の他方の端子には一次側直流源のプラスレベルが接続さ
れ、スイッチング素子がオフ状態にあるとき、二次コイ
ルから電流を取り出すスイッチング電源に適用してお
り、前記トランスに巻回され、一方の端子が一次コイル
の前記一方の端子に接続された共振用コイルと、共振用
コイルの他方の端子と前記０Ｖレベルとの間に接続され
た共振用コンデンサと、前記スイッチングパルスを遅延
することにより、スイッチング素子がオンとなるタイミ
ングを遅らせる遅延回路とを備えた構成としている。

【００１１】すなわち、二次コイルからの電流の出力が
終了した後では、共振用コイルと共振用コンデンサとに
より、振動の大きい共振現象が発生する。一方、遅延回
路は、スイッチングパルスを遅延することにより、スイ
ッチング素子がオンとなるタイミングを遅らせる。従っ
て、一次コイルの一方の端子の電圧が極めて低い電圧と
なるとき、スイッチング素子がオフ状態からオン状態に
移行する。このため、オフ状態からオン状態に移行する
遷移期間のスイッチング損失は微少となる。また、スイ
ッチング素子がオン状態からオフ状態に移行を開始する
ときでは、一次コイルの一方の端子の電圧の上昇速度
は、共振用コイルと共振用コンデンサとの作用により、
抑制された速度となる。従って、スイッチング素子が完
全なオフとなるときにも、一次コイルの一方の端子の電
圧は低い。このため、スイッチング素子が、完全なオン
状態から完全なオフ状態に移行する遷移期間のスイッチ
ング損失が低減されることになる。

【００１２】また、上記構成に加え、前記トランスに巻
回された補助コイルを備えたスイッチング電源に適用し
ており、前記遅延回路は、補助コイルの出力に基づい
て、前記スイッチングパルスの遅延を行う構成としてい
る。

【００１３】すなわち、遅延回路に要求される遅延は、
二次コイルからの電流の出力が終了する時刻（共振が始
まる時刻）を開始の基準として、共振の周期に対応した
遅延となる。一方、補助コイルの出力は、二次コイルか
らの電流の出力が終了したとき、電圧が変化する。この
ため、補助コイルの出力に基づいて遅延を行う場合で
は、二次コイルからの電流の出力が終了する時刻を基準
とする遅延となり、遅延を精度よく行うことができる。

【００１４】

【発明の実施の形態】以下に本発明の実施例の形態を、
図面を参照しつつ説明する。図１は、本発明に係るスイ
ッチング電源の一実施形態の電気的接続を示す回路図で
ある。

【００１５】図において、ダイオードブリッジ６とコン
デンサＣ２とは、商用電源を整流平滑することにより、
一次側直流源を生成するための素子となっている。ま
た、トランス５に巻回された一次コイルＬ１の一方の端
子３３は、スイッチング素子であるＦＥＴ９のドレイン
に接続されている。そして、一次コイルＬ１の他方の端
子は、一次側直流源のプラスレベルＰに接続されてい
る。また、ＦＥＴ９のソースは、一次側直流源の０Ｖレ
ベルＧに接続されている。

【００１６】ＦＥＴ９のドレインとソースとの間に接続
されたダイオードＤ１は、ＦＥＴ９に内蔵されたダイオ
ードとなっており、ＦＥＴ９がオフとなるとき、ソース
の側からドレインの側に流れる電流のための経路を形成
する。

【００１７】トランス５に巻回された共振用コイルＬ３
は、一方の端子が、一次コイルＬ１の端子３３に接続さ
れている。そして、共振用コイルＬ３の他方の端子３５
には、共振用コンデンサＣ１の一方の端子が接続されて
いる。また、共振用コンデンサＣ１の他方の端子は０Ｖ
レベルＧに接続されている。

【００１８】すなわち、一次コイルＬ１と共振用コイル
Ｌ３とは、端子３３となるタップが設けられた１つのコ
イルとなっていて、タップから一方の側が一次コイルＬ
１となっており、タップから他方の側が共振用コイルＬ
３となっている。

【００１９】トランス５に巻回された補助コイルＬ４の
一方の端子は０ＶレベルＧに接続されており、補助コイ
ルＬ４の他方の端子３６は、電流制限のための抵抗Ｒ２
を介して、遅延回路１に導かれている。

【００２０】アノードが二次コイルＬ２の一方の端子に
接続されたダイオードＤ２と、ダイオードＤ２のカソー
ドと接地レベルとの間に接続されたコンデンサＣ３と
は、ＦＥＴ９がオフ状態にあるとき、二次コイルＬ２か
ら送出される出力を整流平滑する素子となっている。

【００２１】誤差検出回路４は、基準電圧源や分圧回
路、誤差増幅器、等を備えたブロックとなっており、二
次側直流出力４１の電圧誤差を検出する。そして、検出
した電圧誤差に対応する電流でもってフォトカプラ３を
駆動する。

【００２２】ＰＷＭ回路２は、請求項記載のスイッチン
グ制御回路となっており、ＦＥＴ９にスイッチングを行
わせるスイッチングパルスを生成する。また、このスイ
ッチングパルスの幅を、二次側直流出力４１の電圧誤差
を示すフォトカプラ３の出力に基づいて変化させること
により、二次側直流出力４１の電圧を安定化する。

【００２３】遅延回路１は、ＰＷＭ回路２から送出され
るスイッチングパルスを遅延し、遅延したスイッチング
パルスを、電流制限用の抵抗Ｒ１を介して、ＦＥＴ９の
ゲートに送出するブロックとなっている。すなわち、補
助コイルＬ４の出力に基づいて、スイッチングパルスを
遅延することにより、ＦＥＴ９がオンとなるタイミング
を、端子３３の電圧が極めて低い電圧に低下するまで遅
らせる。

【００２４】図２は、実施形態の主要点の電圧や電流の
波形を示す説明図であり、３１は、ＰＷＭ回路２から送
出されるスイッチングパルス、３２は、遅延回路１によ
って遅延されたスイッチングパルス、３３は、ＦＥＴ９
のドレインが接続された端子３３の電圧波形、３４は、
ＦＥＴ９のドレイン電流の波形、３５は、共振用コイル
Ｌ３の共振用コンデンサＣ１が接続された端子３５の電
圧波形、３６は、補助コイルＬ４の端子３６の電圧波形
を示している。

【００２５】必要に応じて同図を参照しつつ、実施形態
の動作を説明する。ＰＷＭ回路２は、フォトカプラ３の
出力に基づき、二次側直流出力４１の電圧を所定値に安
定化するため、時刻Ｔ１においてＦＥＴ９をオンにし、
時刻Ｔ３においてＦＥＴ９をオフにするためのスイッチ
ングパルスを生成し、遅延回路１に送出する。なお、時
刻Ｔ１は、二次コイルＬ２からの電流の出力が終了する
時刻となっている。

【００２６】時刻Ｔ１では、二次コイルＬ２からの電流
の出力が終了する。このため、一次コイルＬ１と共振用
コイルＬ３とからなるインダクタンス成分と、共振用コ
ンデンサＣ１とによって共振が発生する。また、時刻Ｔ
１以前、すなわち、ＦＥＴ９がオフ状態にあるときに
は、端子３５には、端子３３の電圧（プラスレベルＰの
電圧の約２倍の電圧）より高い電圧が発生する。このた
め、時刻Ｔ１では、端子３５の電圧は、端子３３の電圧
より高くなっている。

【００２７】以上のことから、時刻Ｔ１以後では、ＦＥ
Ｔ９をオフ状態に維持すると、共振用コンデンサＣ１の
電荷を放電させるため、振動の大きい共振現象が発生す
る。また、この共振現象は、図３の実線８２に示すよう
に、端子３３の電圧を、極めて低い電圧Ｖ５まで低下さ
せる共振現象となる。すなわち、端子３３の電圧は、時
刻Ｔ１以後、低下を開始し、時刻Ｔ２となったときに
は、端子３３の電圧は、電圧Ｖ５まで低下する（電圧Ｖ
７は、プラスレベルＰの電圧を示す）。

【００２８】一方、上記共振の周期は、一次コイルＬ１
と共振用コイルＬ３とからなるインダクタンス成分と共
振用コンデンサＣ１の容量とにより定まる。このため、
時刻Ｔ１から時刻Ｔ２までの期間ｔ１は一定となる。ま
た、補助コイルＬ４の端子３６の電圧は、時刻Ｔ１以前
（二次コイルＬ２から電流が出力されている期間）では
マイナスレベルであり、時刻Ｔ１となったときには、０
Ｖ近傍の電圧に変化する。

【００２９】以上のことから、遅延回路１は、ＰＷＭ回
路２のスイッチングパルスのレベルが、時刻Ｔ１におい
て、ＦＥＴ９をオンにするレベルとなるときにも、ＦＥ
Ｔ９に与えるスイッチングパルスのレベルを、ＦＥＴ９
をオフさせるレベルに維持する。

【００３０】そして、補助コイルＬ４の端子３６のレベ
ルが、マイナスレベルから０Ｖ近傍に変化したとき（時
刻Ｔ１）から、期間ｔ１が経過した時刻Ｔ２となったと
き、ＦＥＴ９に与えるスイッチングパルスのレベルを、
ＦＥＴ９をオンにするレベルに変化させる。その結果、
ＦＥＴ９は、時刻Ｔ２において、オフ状態からオン状態
に移行する。従って、ドレイン電圧がＶ５となるとき、
ＦＥＴ９がオフ状態からオン状態に移行するので、オフ
状態からオン状態に移行する遷移期間のスイッチング損
失は微少となる。

【００３１】時刻Ｔ２となり、ＦＥＴ９がオン状態とな
ったときには、端子３５には、共振用コンデンサＣ１を
マイナス電位に充電する電流が流れ始める。このため、
ＦＥＴ９がオン状態からオフ状態に移行を開始する時刻
Ｔ３となったときには、端子３５の電圧はマイナスレベ
ルとなっている。その結果、時刻Ｔ３以後では、共振用
コンデンサＣ１から端子３５に印加されるマイナスレベ
ルの電位が、共振用コイルＬ３を介して流れる共振現象
が発生する。このため、端子３３の電圧の上昇速度は、
共振用コイルＬ３と共振用コンデンサＣ１とが無い場合
の上昇速度（破線６１により示す）に比較すると、遅い
速度となる。

【００３２】従って、ＦＥＴ９が完全なオフ状態に移行
する時刻Ｔ４となるときにも、ＦＥＴ９のドレイン電圧
（端子３３の電圧）は、破線６１に示す電圧上昇をした
ときよりも低い電圧に留まる。従って、ＦＥＴ９が、完
全なオン状態から完全なオフ状態に移行する遷移期間ｔ
２のスイッチング損失は、破線６１に示す電圧上昇をし
たときよりも少ない値となる。そして、時刻Ｔ５となっ
たときには、時刻Ｔ１における動作と同一の動作が繰り
返される。

【００３３】以上説明したように、遅延回路１に要求さ
れる遅延は、二次コイルＬ２からの電流の出力が終了す
る時刻（一次側の共振が開始される時刻）Ｔ１を基準と
して、共振の周期に対応した遅延となる。一方、補助コ
イルＬ４の出力は、二次コイルＬ２からの電流の出力が
終了したとき、電圧が変化する。このため、補助コイル
Ｌ４の出力に基づいて遅延を行うと、二次コイルＬ２か
らの電流の出力が終了する時刻を基準とする遅延を行う
ことができる。このため、遅延回路１による遅延期間ｔ
１については、精度よく、所望の値に設定することが容
易となっている。

【００３４】なお、本発明は上記実施形態に限定され
ず、遅延回路１の構成については、コイル、等の遅延素
子を用いて、スイッチングパルスを遅延する構成、等と
することが可能になっている。

【００３５】また、なお、本実施形態は、複数種の電圧
の直流出力を送出する構成となっている。このため、ト
ランス５には、二次側直流出力４１の電圧とは異なる電
圧の直流出力のための二次コイルが巻回されると共に、
各二次コイルには整流平滑回路が接続されている（これ
らの二次コイルと整流平滑回路とは、図示が省略されて
いる）。

【００３６】

【発明の効果】以上説明したように、本発明に係るスイ
ッチング電源は、一次コイルの一方の端子と一次側直流
源の０Ｖレベルとの間に接続されたスイッチング素子
と、スイッチング素子にスイッチングを行わせるスイッ
チングパルスを生成すると共に、二次側直流出力の電圧
誤差に対応して前記スイッチングパルスを変化させるス
イッチング制御回路とを備え、スイッチング素子がオフ
状態にあるとき、二次コイルから電流を取り出すスイッ
チング電源に適用しており、一方の端子が一次コイルの
前記一方の端子に接続された共振用コイルと、共振用コ
イルの他方の端子と前記０Ｖレベルとの間に接続された
共振用コンデンサと、前記スイッチングパルスを遅延す
ることにより、スイッチング素子がオンとなるタイミン
グを遅らせる遅延回路とを備えた構成としている。従っ
て、一次コイルの電圧が極めて低い電圧となるとき、ス
イッチング素子がオフ状態からオン状態に移行するの
で、オフ状態からオン状態に移行する遷移期間のスイッ
チング損失は微少となる。また、スイッチング素子がオ
ン状態からオフ状態に移行を開始するときでは、一次コ
イルの電圧の上昇速度は、抑制された速度となり、スイ
ッチング素子が完全なオフとなるときにも、一次コイル
の一方の端子の電圧は低い電圧となるので、スイッチン
グ素子が、オン状態からオフ状態に移行する遷移期間の
スイッチング損失が、低減される。このため、回路構成
の複雑化を抑制しつつ、スイッチング損失の低減の割合
を大きくすることが可能になっている。

【００３７】また、さらに、トランスに巻回された補助
コイルを備えたスイッチング電源に適用しており、前記
遅延回路は、補助コイルの出力に基づいて、前記スイッ
チングパルスの遅延を行う構成としている。従って、遅
延回路は、二次コイルからの電流の出力が終了した時刻
を基準とする遅延を行うことができるので、容易に最適
な遅延を行わせることが可能になっている。

【図面の簡単な説明】

【図１】本発明に係るスイッチング電源の一実施形態の
電気的接続を示す回路図である。

【図２】実施形態の主要点の電圧や電流の波形変化を示
す説明図である。

【図３】一次コイルの端子の電圧変化を示す説明図であ
る。

【図４】従来技術におけるスイッチング素子の端子電圧
と電流との関係を示す説明図である。

【符号の説明】

１ 遅延回路 ２ ＰＷＭ回路（スイッチング制御回路） ５ トランス ９ ＦＥＴ（スイッチング素子） ４１ 二次側直流出力 Ｃ１ 共振用コンデンサ Ｇ ０Ｖレベル Ｌ１ 一次コイル Ｌ２ 二次コイル Ｌ３ 共振用コイル Ｌ４ 補助コイル Ｐ プラスレベル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一次コイルと二次コイルとが巻回された
   トランスと、 一次コイルの一方の端子と一次側直流源の０Ｖレベルと
   の間に接続されたスイッチング素子と、 スイッチング素子にスイッチングを行わせるスイッチン
   グパルスを生成すると共に、二次側直流出力の電圧誤差
   に対応して前記スイッチングパルスを変化させるスイッ
   チング制御回路とを備え、 一次コイルの他方の端子には一次側直流源のプラスレベ
   ルが接続され、スイッチング素子がオフ状態にあると
   き、二次コイルから電流を取り出すスイッチング電源に
   おいて、 前記トランスに巻回され、一方の端子が一次コイルの前
   記一方の端子に接続された共振用コイルと、 共振用コイルの他方の端子と前記０Ｖレベルとの間に接
   続された共振用コンデンサと、 前記スイッチングパルスを遅延することにより、スイッ
   チング素子がオンとなるタイミングを遅らせる遅延回路
   とを備えたことを特徴とするスイッチング電源。
2. 【請求項２】 前記トランスに巻回された補助コイルを
   備えたスイッチング電源において、 前記遅延回路は、補助コイルの出力に基づいて、前記ス
   イッチングパルスの遅延を行うことを特徴とする請求項
   １記載のスイッチング電源。