JPH02231959A - 電源制御装置 - Google Patents
電源制御装置Info
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- JPH02231959A JPH02231959A JP4658589A JP4658589A JPH02231959A JP H02231959 A JPH02231959 A JP H02231959A JP 4658589 A JP4658589 A JP 4658589A JP 4658589 A JP4658589 A JP 4658589A JP H02231959 A JPH02231959 A JP H02231959A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｐ Ｗ Ｍ （Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍ
ｏｄｕｌａｔｉｏｎ）回路を用いた電源制御装置に関す
るものである。
ｏｄｕｌａｔｉｏｎ）回路を用いた電源制御装置に関す
るものである。
（従来の技術〕
従来、電源装置の制御回路であるＰＷＭ回路は、出力電
圧を検出し、基準電圧と比較し、その結果によりＰＷＭ
制御を行い、出力を設定値に制御した。特にアップダウ
ンカウンタを用いたＰＷＭ回路では、前記比較結果によ
りアップダウンカウンタを駆動し、制御を行った。
圧を検出し、基準電圧と比較し、その結果によりＰＷＭ
制御を行い、出力を設定値に制御した。特にアップダウ
ンカウンタを用いたＰＷＭ回路では、前記比較結果によ
りアップダウンカウンタを駆動し、制御を行った。
しかしながら、前記従来例、では、比較結果を直接又は
Ｄラッチなどを介してアップダウンカウンタのアップダ
ウン入力へ供給していたため、ノイズなどにより、比較
結果が反転してしまったときも、そのままアップダウン
カウンタは、動いてしまうという問題があった。又、制
御の応答を速くするため、アップダウンカウンタのクロ
ックを早くすると、電源立上り時に、出力上昇が早すぎ
て電源制御用のスイッチングトランジスタ或は負荷に、
過大な電流が流れて損傷してしまうといった問題があっ
た。
Ｄラッチなどを介してアップダウンカウンタのアップダ
ウン入力へ供給していたため、ノイズなどにより、比較
結果が反転してしまったときも、そのままアップダウン
カウンタは、動いてしまうという問題があった。又、制
御の応答を速くするため、アップダウンカウンタのクロ
ックを早くすると、電源立上り時に、出力上昇が早すぎ
て電源制御用のスイッチングトランジスタ或は負荷に、
過大な電流が流れて損傷してしまうといった問題があっ
た。
本発明は、このような事情のもとでなされたもので、ノ
イズ等により比較結果が反転した際に誤動作することの
なく、更には出力の立上りが早すぎてスイッチング素子
或は負荷を損傷するといったことのない、ＰＷＭ回路を
用いた電源制御装置を提供することを目的とするもので
ある。
イズ等により比較結果が反転した際に誤動作することの
なく、更には出力の立上りが早すぎてスイッチング素子
或は負荷を損傷するといったことのない、ＰＷＭ回路を
用いた電源制御装置を提供することを目的とするもので
ある。
上記目的を達成するため、本発明は、電源制御装置をつ
ぎの（１），（２），（３）のとおりに構成する。
ぎの（１），（２），（３）のとおりに構成する。
（１）つぎのａ−ｄの構成要素を備えるようにする。
ａ．比較器からの入力に応じてアップカウンタ又はダウ
ンカウンタに切換えられ、所定のクロックにより駆動さ
れるアップダウンカウンタ。
ンカウンタに切換えられ、所定のクロックにより駆動さ
れるアップダウンカウンタ。
ｂ．所定のタイミングで前記アップダウンカウンタの値
がロードされ、一定のクロックにより駆動されるカウン
タ。
がロードされ、一定のクロックにより駆動されるカウン
タ。
ｃ、前記カウンタの値を所定の値と比較してＰＷＭパル
スを生成し電源制御用のスイッチング素子へ供給する手
段。
スを生成し電源制御用のスイッチング素子へ供給する手
段。
ｄ，前記比較器からの入力が所定時間以上同じ値になら
ないときに、前記アップダウンカウンタの駆動を禁止す
る手段。
ないときに、前記アップダウンカウンタの駆動を禁止す
る手段。
（２）上記（１）において、更に、電源出力が所定値以
下で、かつ前記アップダウンカウンタが所定時間以上連
続してアップヵウンタとして動作するときに、該アップ
ダウンカウンタを短時間ダウンカウンに切換える手段を
備えるようにする。
下で、かつ前記アップダウンカウンタが所定時間以上連
続してアップヵウンタとして動作するときに、該アップ
ダウンカウンタを短時間ダウンカウンに切換える手段を
備えるようにする。
（３）上記（１）において、更に、電源出力が所定値以
下で、かつ前記アップダウンカウンタが所定時間以上連
続してアップカウンタとして動作するとき、該アップダ
ウンカウンタの駆動クロックの周波数を下げる手段を備
えるようにする。
下で、かつ前記アップダウンカウンタが所定時間以上連
続してアップカウンタとして動作するとき、該アップダ
ウンカウンタの駆動クロックの周波数を下げる手段を備
えるようにする。
上記（１）〜（３）の構成によれば、パルス状ノイズよ
りアップダウンカウンタが誤動作することなく、上記（
２）．（３）の構成によれば、更に出力が所定値以下の
とき、電源出力がゆっくり立上がる。
りアップダウンカウンタが誤動作することなく、上記（
２）．（３）の構成によれば、更に出力が所定値以下の
とき、電源出力がゆっくり立上がる。
以下、本発明を実施例で説明する。
第１図は、本発明の第１実施例である、電子写真方式複
写機等の情報処理装置用の電源装置の全体構成図である
。（なお、本実施例要部は、第１５頁第１５行〜第１６
頁第７行に説明されている。）同図において、Ｄ１は、
商用交流ライン入力を整流するためのブリッジダイオー
ド、Ｃ，は平滑用コンデンサ、Ｔ，は、スイッチングレ
ギュレータである電圧共振形フライバックレギュレータ
のコンバータトランス（フライバックトランス）、Ｔｒ
Ｉは、このコンバータトランスＴ，を駆動するためのパ
ワーＭＯＳ ＦＥＴ（金属酸化膜半導体の電界効果ト
ランジスタ）（電源制御用スイッチング素子）、Ｃ２は
、コンバータトランスＴ１と共振してより効果的な電圧
変換を行うためのコンデンサ、Ｄ６は、ＦＥＴ Ｔ−
＋の保護のためのダイオードである。
写機等の情報処理装置用の電源装置の全体構成図である
。（なお、本実施例要部は、第１５頁第１５行〜第１６
頁第７行に説明されている。）同図において、Ｄ１は、
商用交流ライン入力を整流するためのブリッジダイオー
ド、Ｃ，は平滑用コンデンサ、Ｔ，は、スイッチングレ
ギュレータである電圧共振形フライバックレギュレータ
のコンバータトランス（フライバックトランス）、Ｔｒ
Ｉは、このコンバータトランスＴ，を駆動するためのパ
ワーＭＯＳ ＦＥＴ（金属酸化膜半導体の電界効果ト
ランジスタ）（電源制御用スイッチング素子）、Ｃ２は
、コンバータトランスＴ１と共振してより効果的な電圧
変換を行うためのコンデンサ、Ｄ６は、ＦＥＴ Ｔ−
＋の保護のためのダイオードである。
ＦＥＴ Ｔｒ＋がスイッチングすることによりコンバ
ータトランスＴ１の各出力巻線には出力電圧が発生する
。Ｄ２，Ｄ．，Ｄ４及びＣ３，Ｃ，，Ｃ５は、それぞれ
の巻線出力を整流平滑するためのダイオード及びコンデ
ンサである。
ータトランスＴ１の各出力巻線には出力電圧が発生する
。Ｄ２，Ｄ．，Ｄ４及びＣ３，Ｃ，，Ｃ５は、それぞれ
の巻線出力を整流平滑するためのダイオード及びコンデ
ンサである。
出力１は複写機の帯電転写等に用いるための高圧出力、
出力２はＣＰＵ２，ＰＷＭ回路１等を駆動するための５
ｖ出力、出力３はモータ，ソレノイド等を駆動するため
の２４Ｖ出力である。Ｔ３，Ｔｒ２はＰＷＭ回路１の出
力によりＦＥＴ Ｔｒ１を駆動するためのトランス及び
トランジスタ、Ｔ２はＦＥＴ Ｔ，．に流れる電流な
ＰＷＭ回路１に伝えるカレントトランス、４は５ｖ出力
を定電圧化するレギュレータ、Ｒ１，Ｒ２は２４Ｖ出力
を分圧する抵抗、３は分圧された電圧とＣＰＵ２からの
アナログ値を比較する比較器（コンパレータ）である。
出力２はＣＰＵ２，ＰＷＭ回路１等を駆動するための５
ｖ出力、出力３はモータ，ソレノイド等を駆動するため
の２４Ｖ出力である。Ｔ３，Ｔｒ２はＰＷＭ回路１の出
力によりＦＥＴ Ｔｒ１を駆動するためのトランス及び
トランジスタ、Ｔ２はＦＥＴ Ｔ，．に流れる電流な
ＰＷＭ回路１に伝えるカレントトランス、４は５ｖ出力
を定電圧化するレギュレータ、Ｒ１，Ｒ２は２４Ｖ出力
を分圧する抵抗、３は分圧された電圧とＣＰＵ２からの
アナログ値を比較する比較器（コンパレータ）である。
５はコンバータトランスＴ１に発生するフライバック電
圧を検知し、ＰＷＭ回路１へ伝える同期検知回路である
。
圧を検知し、ＰＷＭ回路１へ伝える同期検知回路である
。
なお、電源立上り時にはＰＷＭ回路１，ＣＰＵ２に電圧
を供給する補助電源が必要であるが木図では省略してあ
る。
を供給する補助電源が必要であるが木図では省略してあ
る。
本電源はセカンダリ方式の電圧共振形のスイッチングレ
ギュレータを構成しており、同期検知回路５によりフラ
イバック電圧を検知し、ＦＥＴＴｒｌを駆動するためよ
りよい電圧変換を行うことができる。
ギュレータを構成しており、同期検知回路５によりフラ
イバック電圧を検知し、ＦＥＴＴｒｌを駆動するためよ
りよい電圧変換を行うことができる。
ＰＷＭ回路１の具体的構成は第２〜５図に示され、第２
〜４図の関係は第６図に示されているが、その構成，動
作を説明する前に本実施例における電圧制御の概略を説
明する。
〜４図の関係は第６図に示されているが、その構成，動
作を説明する前に本実施例における電圧制御の概略を説
明する。
スイッチングレギュレータの出力の一部である出力３の
電圧は分圧されて、比較器３において、ＣＰＵ２からの
基準値と比較される。スイッチングレギュレータの出力
電圧が基準値より小さいと、比較器３の出力極性は正と
なり、ゲートＣ４７にはＨｉとして入力され、アップダ
ウンカンウタＣＩ（第４図参照》はアップカウントに切
換えられ、第１のクロックで駆動される。
電圧は分圧されて、比較器３において、ＣＰＵ２からの
基準値と比較される。スイッチングレギュレータの出力
電圧が基準値より小さいと、比較器３の出力極性は正と
なり、ゲートＣ４７にはＨｉとして入力され、アップダ
ウンカンウタＣＩ（第４図参照》はアップカウントに切
換えられ、第１のクロックで駆動される。
一方、ダウンカウンタＡｌ（第２図参照）は、第２のク
ロックで駆動され、そのカウント中に同期検知回路５か
ら同期信号ＴＩＭがＰＲＴＬ端子に入力するか、或は計
数値が零となりボローが出されると、前記アップダウン
カウンタＣ１の計数値がロードされる。
ロックで駆動され、そのカウント中に同期検知回路５か
ら同期信号ＴＩＭがＰＲＴＬ端子に入力するか、或は計
数値が零となりボローが出されると、前記アップダウン
カウンタＣ１の計数値がロードされる。
このロードと同時にＰＷＭ信号がオンしてＦＥＴ Ｔ
ｒ，がオンし、ダウンカウンタＡ１がカウントダウンし
てＣＰＵ２から指定された所定値になるとＰＷＭ信号が
オフしてＦＥＴ Ｔｒ＋はオフする。
ｒ，がオンし、ダウンカウンタＡ１がカウントダウンし
てＣＰＵ２から指定された所定値になるとＰＷＭ信号が
オフしてＦＥＴ Ｔｒ＋はオフする。
ダウンカウンタＡ１は、同期信号ＴＩＭが入力するか、
或はその計数値が零になると、再びアップダウンカウン
タＣ１の計数値がロードされ、ＰＷＭ信号が出されてＦ
ＥＴ Ｔ，，がオンし、ダウンカウンタＡ１が前記所
定値までカウントダウンするとＰＷＭ信号が反転しＦＥ
Ｔ Ｔ，，はオフする。
或はその計数値が零になると、再びアップダウンカウン
タＣ１の計数値がロードされ、ＰＷＭ信号が出されてＦ
ＥＴ Ｔ，，がオンし、ダウンカウンタＡ１が前記所
定値までカウントダウンするとＰＷＭ信号が反転しＦＥ
Ｔ Ｔ，，はオフする。
以上の動作が緑返されて、コンバータトランスＴ１は付
勢される。
勢される。
比較器３の出力極性が正の間は、アップダウンカウンタ
Ｃ１はアップカウンタとしてカウントアップを続け、Ｐ
ＷＭ信号のオンの期間は長くなりＦＥＴ Ｔ，，オン
の期間も長くなってその電流の平均値は大きくなり、ス
イッチングレギュレータの出力電圧は上昇する。
Ｃ１はアップカウンタとしてカウントアップを続け、Ｐ
ＷＭ信号のオンの期間は長くなりＦＥＴ Ｔ，，オン
の期間も長くなってその電流の平均値は大きくなり、ス
イッチングレギュレータの出力電圧は上昇する。
スイッチングレギュレータの出力電圧が基準値を超える
と、比較器３の出力極性は反転し、アップダウンカウン
タＣ１はダウンカウンタに切換えられ、その計数値はダ
ウンカウントしスイッチングレギュレータの出力電圧は
下降する。
と、比較器３の出力極性は反転し、アップダウンカウン
タＣ１はダウンカウンタに切換えられ、その計数値はダ
ウンカウントしスイッチングレギュレータの出力電圧は
下降する。
このようにして、スイッチングレギュレータの出力電圧
即ち出力１，出力３の電圧は一定に制御される。出力２
の方は、レギュレータ４により更に高精度に制御される
。
即ち出力１，出力３の電圧は一定に制御される。出力２
の方は、レギュレータ４により更に高精度に制御される
。
次にＰＷＭ回路１の構成，動作を第２〜５図を用いて説
明する。ＡＩ（第２図左参照）は８ビットのダウンカウ
ンタであり、ロード信号によりデータをロードしダウン
カウントを行う。
明する。ＡＩ（第２図左参照）は８ビットのダウンカウ
ンタであり、ロード信号によりデータをロードしダウン
カウントを行う。
カウンタＡ１の内部回路は第５図で表される。
第５図において、端子Ｑ０からＱ７までは通常の８ビッ
トのダウンカウンタと同様である。端子Ｑ８は、カウン
タＡ１がカウントダウンし計数値が零になった後、又は
同期（ＰＲＴＬ）信号が入力されるとＨｉとなり、ロー
ド信号が入力されるまで保持される様に構成されている
。端子Ｑ８の出力はＤフリップフロップＡ２（第２図中
央参照）により１クロック保持した後ロード端子に入力
される。この様に構成されているためダウンカウンタＡ
１は確実にロードすることになる。
トのダウンカウンタと同様である。端子Ｑ８は、カウン
タＡ１がカウントダウンし計数値が零になった後、又は
同期（ＰＲＴＬ）信号が入力されるとＨｉとなり、ロー
ド信号が入力されるまで保持される様に構成されている
。端子Ｑ８の出力はＤフリップフロップＡ２（第２図中
央参照）により１クロック保持した後ロード端子に入力
される。この様に構成されているためダウンカウンタＡ
１は確実にロードすることになる。
Ａ９，ＡＩＯ （第２図右参照）はフリップフロツプを
構成しており、この出力ＰＷＭがＰＷＭ信号となる。
構成しており、この出力ＰＷＭがＰＷＭ信号となる。
ＴＥＳＴ ＯＵＴ２（第２図右）がＨｉの場合、フリ
ップフロップＡ２がＨｉとなると、フリップフロツプＢ
３（第３図右）はクリアされるためＣＯＭＰ１がＬＯと
なり、ＰＷＭ信号はＨｉ即ちオンとなる。又、ゲートＢ
５〜ＢＩＯ（第３図中央）は一致回路となっており、ラ
ツチＢ１のラッチによりラッチされたＣＰＵ２からのデ
ータＤＡＴＡ５〜９の値とダウンカウンタＡ１のＱ２〜
Ｑ７の値が一致することによりＣＯＭＰ１がＨｉとなる
が、ＴＥＳＴ ＯＵＴ２がＬｏの場合、ＰＷＭ信号は
Ｌｏ即ちオフとなる。フライバックの同期信号ＴＩＭ
（第１図》が、ダウンカウンタＡ１のＰＲＴＬ端子に入
力することにより端子Ｑ８をＨｉにし、ＰＷＭ信号を反
転させオンにする。Ａ１３（第２図右下）は、同期信号
ＴＩＭのゲートであり、有効，無効をゲートＡｌｌ，Ａ
１２で構成するフリップフロツプにより決定される。ダ
ウンカウンタＡ１の端子Ｑ８がＨｉ又はＴＥＳＴ Ｏ
ＵＴ２がＬｏになった時、同期信号は無効となり、ラッ
チＢ２（第３図下）に与えられるＣＰＵ２からのデータ
ＤＡＴＡ １ ０〜１４の値とダウンカウンタＡ１の端
子Ｑ２〜Ｑ７の値が同じになると、同期信号は有効とな
る。これにより、ＤＡＴＡ１ ０〜１４の値を変えるこ
とにより同期動作におけるノイズにより誤動作をなくす
ことが可能となる。
ップフロップＡ２がＨｉとなると、フリップフロツプＢ
３（第３図右）はクリアされるためＣＯＭＰ１がＬＯと
なり、ＰＷＭ信号はＨｉ即ちオンとなる。又、ゲートＢ
５〜ＢＩＯ（第３図中央）は一致回路となっており、ラ
ツチＢ１のラッチによりラッチされたＣＰＵ２からのデ
ータＤＡＴＡ５〜９の値とダウンカウンタＡ１のＱ２〜
Ｑ７の値が一致することによりＣＯＭＰ１がＨｉとなる
が、ＴＥＳＴ ＯＵＴ２がＬｏの場合、ＰＷＭ信号は
Ｌｏ即ちオフとなる。フライバックの同期信号ＴＩＭ
（第１図》が、ダウンカウンタＡ１のＰＲＴＬ端子に入
力することにより端子Ｑ８をＨｉにし、ＰＷＭ信号を反
転させオンにする。Ａ１３（第２図右下）は、同期信号
ＴＩＭのゲートであり、有効，無効をゲートＡｌｌ，Ａ
１２で構成するフリップフロツプにより決定される。ダ
ウンカウンタＡ１の端子Ｑ８がＨｉ又はＴＥＳＴ Ｏ
ＵＴ２がＬｏになった時、同期信号は無効となり、ラッ
チＢ２（第３図下）に与えられるＣＰＵ２からのデータ
ＤＡＴＡ １ ０〜１４の値とダウンカウンタＡ１の端
子Ｑ２〜Ｑ７の値が同じになると、同期信号は有効とな
る。これにより、ＤＡＴＡ１ ０〜１４の値を変えるこ
とにより同期動作におけるノイズにより誤動作をなくす
ことが可能となる。
Ｃ１（第４図左）は８ビットのアップダウンカウンタで
あり、この計数値が、ダウンカウンタＡ１のロードする
値となる。よって、カウンタＣ１がアップカウントする
とＡ１のロードする値が大きくなるためＰＷＭの周期は
大きくなり、ＰＷＭ信号のオン／オフ比が大きくなる、
又ダウンカウントするとダウンカウンタＡ１のロードす
る計数値が小さくなるためＰＷＭの周期は小さくなりＰ
ＷＭ信号のオン／オフ比も小さくなる。
あり、この計数値が、ダウンカウンタＡ１のロードする
値となる。よって、カウンタＣ１がアップカウントする
とＡ１のロードする値が大きくなるためＰＷＭの周期は
大きくなり、ＰＷＭ信号のオン／オフ比が大きくなる、
又ダウンカウントするとダウンカウンタＡ１のロードす
る計数値が小さくなるためＰＷＭの周期は小さくなりＰ
ＷＭ信号のオン／オフ比も小さくなる。
Ｃ１Ｂ〜４３（第４図上）はデジタルコンパレータを構
成しており、アップダウンカウンタＣ１の値とＣＰＵ２
からのデータＤＡＴＡ５〜９を比較する。これによりア
ップダウンカウンタＣ１の端子Ｑ２〜Ｑ７がＤＡＴＡ５
〜ＤＡＴＡ９より小さい時ＴＥＳＴ ＯＵＴ２（第２
図右上》はＬｏとなり、ＰＷＭ信号はＬｏとなる、つま
りＣＯＭＰＩ，ＣＯＭＰ２の信号を無効にしている。
成しており、アップダウンカウンタＣ１の値とＣＰＵ２
からのデータＤＡＴＡ５〜９を比較する。これによりア
ップダウンカウンタＣ１の端子Ｑ２〜Ｑ７がＤＡＴＡ５
〜ＤＡＴＡ９より小さい時ＴＥＳＴ ＯＵＴ２（第２
図右上》はＬｏとなり、ＰＷＭ信号はＬｏとなる、つま
りＣＯＭＰＩ，ＣＯＭＰ２の信号を無効にしている。
次に０３〜Ｃ１３（第４図左上）はデジタルコンバレー
タとなっており、アップダウンカウンタＣ１の計数値Ｑ
３〜Ｑ７とＣＰＵ２からのデータＤＡＴＡＯ〜４（第４
図中央）を比較する。
タとなっており、アップダウンカウンタＣ１の計数値Ｑ
３〜Ｑ７とＣＰＵ２からのデータＤＡＴＡＯ〜４（第４
図中央）を比較する。
その比較出力はゲートＣ４７，フリップフロップＣ７２
を経てアップダウンカウンタＣ１のＵＰＤＮ端子に入力
される。アップダウンカウンタＣ１のＵＰＤＮ端子はＨ
ｉだとＣ１はアップカウントし、ＬＯだとダウンカウン
トを行うようになっている。これにより、アップダウン
カウンタＣ１の値がＤＡＴＡＯ〜４の値より大きくなる
とゲート３の出力がＬｏとなる様構成されているため、
アップダウンカウンタＣ１の計数値はＤＡＴＡＯ〜４で
定められる値より大きくなることはなく、これためＰＷ
Ｍ信号の最大周期をこのＤＡＴＡＯ〜４によって決定す
ることができる。
を経てアップダウンカウンタＣ１のＵＰＤＮ端子に入力
される。アップダウンカウンタＣ１のＵＰＤＮ端子はＨ
ｉだとＣ１はアップカウントし、ＬＯだとダウンカウン
トを行うようになっている。これにより、アップダウン
カウンタＣ１の値がＤＡＴＡＯ〜４の値より大きくなる
とゲート３の出力がＬｏとなる様構成されているため、
アップダウンカウンタＣ１の計数値はＤＡＴＡＯ〜４で
定められる値より大きくなることはなく、これためＰＷ
Ｍ信号の最大周期をこのＤＡＴＡＯ〜４によって決定す
ることができる。
ＭＰＷＭ信号（第４図左）は比較器３（第１図）の出力
であり、この信号によりフリップフロップＣ７２を介し
てアップダウンカウンタＣ１のＵＰＤＮ端子に入力する
ことによりＰＷＭ制御のアップダウンを行う。
であり、この信号によりフリップフロップＣ７２を介し
てアップダウンカウンタＣ１のＵＰＤＮ端子に入力する
ことによりＰＷＭ制御のアップダウンを行う。
アップダウンカウンタＣ１のクロック即ち第１のクロッ
クは、ゲートＣ５５及びフリップフロップＣ５６，Ｃ５
７ （クロック発生手段，第４図左下）により生成され
る。これによりＬＯＡＤ信号の立下がりを４分周したも
のがアップダウンカウンタのクロックとなるため、ダウ
ンカ．ウンタＡ１がアップダウンカウンタＣ１の計数値
をロードするタイミングとアップダウンカウンタＣｌが
カウントを行うタイミングは常に一定の値でずれるよう
になり、アップタウンカウンタＣ１のカウントとダウン
カウンタＡ１のロードのタイミングが重なり、データが
不安定状態でロートさわることを防ぐことが可能となる
。
クは、ゲートＣ５５及びフリップフロップＣ５６，Ｃ５
７ （クロック発生手段，第４図左下）により生成され
る。これによりＬＯＡＤ信号の立下がりを４分周したも
のがアップダウンカウンタのクロックとなるため、ダウ
ンカ．ウンタＡ１がアップダウンカウンタＣ１の計数値
をロードするタイミングとアップダウンカウンタＣｌが
カウントを行うタイミングは常に一定の値でずれるよう
になり、アップタウンカウンタＣ１のカウントとダウン
カウンタＡ１のロードのタイミングが重なり、データが
不安定状態でロートさわることを防ぐことが可能となる
。
フリップフロツプＣ７２（第４図左）は、フリップフロ
ツブＣ７５，Ｃ７６によりロード信号を４分周した信号
により駆動されるため、アップダウンカウンタＣ１のＵ
ＰＤＮ入力はロード信号の立上り時にデータが更新さわ
、一方アツブダウンカウンタＣ１のクロックは上述のよ
うにロード信号の立下りに同期しているため、確実にＵ
ＰＤＮ信号が定まってからアツプダウンカウンタＣ１は
カウントを行うことができ、ＵＰＤＮ信号の不定による
誤動作を防ぐことができる。
ツブＣ７５，Ｃ７６によりロード信号を４分周した信号
により駆動されるため、アップダウンカウンタＣ１のＵ
ＰＤＮ入力はロード信号の立上り時にデータが更新さわ
、一方アツブダウンカウンタＣ１のクロックは上述のよ
うにロード信号の立下りに同期しているため、確実にＵ
ＰＤＮ信号が定まってからアツプダウンカウンタＣ１は
カウントを行うことができ、ＵＰＤＮ信号の不定による
誤動作を防ぐことができる。
フリップフロツプＣ７３は、アツブダウンカウンタＣ１
の１クロック前のＵＰＤＮの値を保持しており、ゲート
Ｃ７４によりＣ７２とＣ７３のＸＯＲをとり、アップダ
ウンカウンタＣ１のクロックを生成するフリツプフロツ
プＣ５６，Ｃ５７のＣＬＲ端子に入力することにより１
クロック以前のデータと今回のデータが異なるとき（即
ち、比較器３からの入力ＭＰＷＭの値が所定時間以上同
じ値にならないとき）クロックを入力しないため、カウ
ントを禁止させるデジタルフィルタとなり、ＭＰＷＭ端
子（比較器３からの入力端）より入って来るパルス状ノ
イズによる誤動作を防ぐことが可能となる。
の１クロック前のＵＰＤＮの値を保持しており、ゲート
Ｃ７４によりＣ７２とＣ７３のＸＯＲをとり、アップダ
ウンカウンタＣ１のクロックを生成するフリツプフロツ
プＣ５６，Ｃ５７のＣＬＲ端子に入力することにより１
クロック以前のデータと今回のデータが異なるとき（即
ち、比較器３からの入力ＭＰＷＭの値が所定時間以上同
じ値にならないとき）クロックを入力しないため、カウ
ントを禁止させるデジタルフィルタとなり、ＭＰＷＭ端
子（比較器３からの入力端）より入って来るパルス状ノ
イズによる誤動作を防ぐことが可能となる。
ゲートＣ２（第４図左）は、アップダウンカウンタＣ１
の計数値が３以下になるとＨｉになるため、フリップフ
ロツプＣ５１の出力はアップダウンカウンタＣ１の値が
３以下でかつＵＰＤＮ入力がＬＯの時にＨｉとなり、ア
ップダウンカウンタＣ１のカウント値が３以下になるの
を防ぐ。これによりアップダウンカウンタＣ１の計数値
が００からＦＦとなる誤動作を防ぐことが可能となる。
の計数値が３以下になるとＨｉになるため、フリップフ
ロツプＣ５１の出力はアップダウンカウンタＣ１の値が
３以下でかつＵＰＤＮ入力がＬＯの時にＨｉとなり、ア
ップダウンカウンタＣ１のカウント値が３以下になるの
を防ぐ。これによりアップダウンカウンタＣ１の計数値
が００からＦＦとなる誤動作を防ぐことが可能となる。
ＰＷＭＩＮ｝｛端子（第４図右下）は過電流時の保護を
行う入力であり、過電流検知時はこの入力によりＲ出力
（第４図右）はＨｉとなり、出力をカットする働きをす
る。ＲＥＳＥＴ端子（第４図下）は、ＣＰＵ２からのシ
ステム起動時のリセット信号を受け、初期状態を作る。
行う入力であり、過電流検知時はこの入力によりＲ出力
（第４図右）はＨｉとなり、出力をカットする働きをす
る。ＲＥＳＥＴ端子（第４図下）は、ＣＰＵ２からのシ
ステム起動時のリセット信号を受け、初期状態を作る。
フリップフロップＣ６１（第４図右）はＣＰＵ２により
リセットの解除を行う。又、Ｃ５８，Ｃ６４（第４図右
下）は、それぞれ入力データが正転，反転かを決定する
レジスタである。
リセットの解除を行う。又、Ｃ５８，Ｃ６４（第４図右
下）は、それぞれ入力データが正転，反転かを決定する
レジスタである。
なお、本実施例では、ＰＷＭ信号のオンオフ決定にダウ
ンカウンタを用いているが、アップカウンタでもよく、
ＰＷＭ信号のオン期間をアップカウンタへのロードから
所定計数値までとし、オフ期間一定としているが、フラ
イバックレギュレータでなければ、所定計数値からロー
ドまでの期間ＰＷＭ信号のオン期間とし、オン期間一定
とすることもできる。
ンカウンタを用いているが、アップカウンタでもよく、
ＰＷＭ信号のオン期間をアップカウンタへのロードから
所定計数値までとし、オフ期間一定としているが、フラ
イバックレギュレータでなければ、所定計数値からロー
ドまでの期間ＰＷＭ信号のオン期間とし、オン期間一定
とすることもできる。
又、本実施例は、電源出力を基準値と比較し制御を行う
フィードバック制御の例であるが、電源入力を基準値と
比較し制御を行ういわゆるフイードフォーワード制御に
おいても同様の手法でパルス状ノイズによる誤動作を防
ぐことができることは勿論である。
フィードバック制御の例であるが、電源入力を基準値と
比較し制御を行ういわゆるフイードフォーワード制御に
おいても同様の手法でパルス状ノイズによる誤動作を防
ぐことができることは勿論である。
次に本発明の第２実施例について説明する。
第７図は、本実施例要部の結線図であり、フリップフロ
ップＣ７７’，Ｃ７８は、第１実施例のフリップフロッ
プＣ７２，Ｃ７３ （第４図左参照》に対応する。第７
図部分以外は第１実施例と同様に構成されている。
ップＣ７７’，Ｃ７８は、第１実施例のフリップフロッ
プＣ７２，Ｃ７３ （第４図左参照》に対応する。第７
図部分以外は第１実施例と同様に構成されている。
第７図において、出力は第１図における電源の出力であ
り、又Ｕ／ＤはアップダウンカウンタＣ１のＵ／Ｄ端子
（第４図中央参照）へつながる。
り、又Ｕ／ＤはアップダウンカウンタＣ１のＵ／Ｄ端子
（第４図中央参照）へつながる。
第８図は本実施例要部の動作を示すタイミンチャートで
ある。第７図において、出力が所定値より小さいとき、
抵抗７０１と７０２の分圧電圧がインバータ７０３のス
レツシレベルより小さくすることにより、インバータ７
０４の出力はＬＯとなり、ナンドゲート７０７の出力が
アンドゲート７０６に入力される。このとき、アンドゲ
ートＣ４７の出力にＨｉが続いている（電源出力の上昇
が続いている）場合クロックＣＬκの周波数に対し、Ｕ
／Ｄ信号は３回に１回ＬＯが出力される。このようにし
て、電源出力が所定値以下で、かつアップダウンカウン
タ０１が所定時間以上連続してアップカウンタとして動
作するときに、アップダウンカウンタＣ１が短時間ダウ
ンカウンタに切換えられる。このため、電源出力の急激
な立上りはなくなり、いわゆるソフトスタートが可能と
なる。電源出力が、一定以上になるとインバータ７０４
の出力が反転しＨｉとなるためフリップフロップＣ４７
の信号はＣ７７にそのまま入力されるため、第１実施例
と同様の動作を行う。
ある。第７図において、出力が所定値より小さいとき、
抵抗７０１と７０２の分圧電圧がインバータ７０３のス
レツシレベルより小さくすることにより、インバータ７
０４の出力はＬＯとなり、ナンドゲート７０７の出力が
アンドゲート７０６に入力される。このとき、アンドゲ
ートＣ４７の出力にＨｉが続いている（電源出力の上昇
が続いている）場合クロックＣＬκの周波数に対し、Ｕ
／Ｄ信号は３回に１回ＬＯが出力される。このようにし
て、電源出力が所定値以下で、かつアップダウンカウン
タ０１が所定時間以上連続してアップカウンタとして動
作するときに、アップダウンカウンタＣ１が短時間ダウ
ンカウンタに切換えられる。このため、電源出力の急激
な立上りはなくなり、いわゆるソフトスタートが可能と
なる。電源出力が、一定以上になるとインバータ７０４
の出力が反転しＨｉとなるためフリップフロップＣ４７
の信号はＣ７７にそのまま入力されるため、第１実施例
と同様の動作を行う。
更に、本発明の第３実施例について説明する。
第９図，第１０図は、本実施例要部の結線図とその動作
を示すタイミングチャートである。
を示すタイミングチャートである。
第９図部分以外は、第１実施例と同様に構成されている
。第９図において、電源出力が小さいときインバータ７
０４の出力は、ＬＯとなり、その際比較器３の出力に変
化がなければフリップフロップ８０１〜８０８は３ビッ
トの同期カウンタとして動作し、フリップフロップ８０
３の出力、つまりアップダウンカウンタＣ１へのクロッ
クは、インバータＣ５５の出力つまりＬＯＡＤ信号の反
転信号を８分周したクロックとなる。電源出力が上昇す
るとインバータ７０４の出力が反転しオアゲート８０８
の出力がＨｉとなるため、フリップフロツプ８０３は、
インバータＣ５５の出力を４分周したクロックを出力し
アップダウンカウンタＣ１へ入力する。このことにより
、電源出力が所定値以下でアップダウンカウンタ１が所
定時間以上連続してアップカウンタとして動作するとき
、アップダウンカウンタＣ１の動作は遅くなり、電源出
力が所定値より大きくなると速くなるため、電源立上り
時などにソフトスタートとすることが可能となる。
。第９図において、電源出力が小さいときインバータ７
０４の出力は、ＬＯとなり、その際比較器３の出力に変
化がなければフリップフロップ８０１〜８０８は３ビッ
トの同期カウンタとして動作し、フリップフロップ８０
３の出力、つまりアップダウンカウンタＣ１へのクロッ
クは、インバータＣ５５の出力つまりＬＯＡＤ信号の反
転信号を８分周したクロックとなる。電源出力が上昇す
るとインバータ７０４の出力が反転しオアゲート８０８
の出力がＨｉとなるため、フリップフロツプ８０３は、
インバータＣ５５の出力を４分周したクロックを出力し
アップダウンカウンタＣ１へ入力する。このことにより
、電源出力が所定値以下でアップダウンカウンタ１が所
定時間以上連続してアップカウンタとして動作するとき
、アップダウンカウンタＣ１の動作は遅くなり、電源出
力が所定値より大きくなると速くなるため、電源立上り
時などにソフトスタートとすることが可能となる。
なお、以上の各実施例では、比較器からの入力が所定時
間以上同じ値にならないこと、及びアップダウンカウン
タが所定時間以上連続してアツプカウンタとして動作す
ることを、シフトレジスタ（フリップフロップＣ７２，
Ｃ７３，Ｃ７７，Ｃ７８）等により検知しているが、こ
れに限らず、適宜の遅延要素，タイマ等により検知する
ようにしてもよい。
間以上同じ値にならないこと、及びアップダウンカウン
タが所定時間以上連続してアツプカウンタとして動作す
ることを、シフトレジスタ（フリップフロップＣ７２，
Ｃ７３，Ｃ７７，Ｃ７８）等により検知しているが、こ
れに限らず、適宜の遅延要素，タイマ等により検知する
ようにしてもよい。
（発明の効果）
以上説明したように、本発明によれば、比較器からの入
力が所定時間以上同じ値にならないときに、アップダウ
ンカウンタのカウンタな禁止することにより、該入力に
乗っているパルス状ノイズによる誤動作を防止でき、・
更に、電源出力が所定値以下でかつアップダウンカウン
タが所定時間以上アップカウンタとして動作していると
きに、短時間ダウンカウンタに切換える、或は駆動クロ
ックの周波数を下げることにより、ソフトスタートが可
能となる。
力が所定時間以上同じ値にならないときに、アップダウ
ンカウンタのカウンタな禁止することにより、該入力に
乗っているパルス状ノイズによる誤動作を防止でき、・
更に、電源出力が所定値以下でかつアップダウンカウン
タが所定時間以上アップカウンタとして動作していると
きに、短時間ダウンカウンタに切換える、或は駆動クロ
ックの周波数を下げることにより、ソフトスタートが可
能となる。
第１図は第１実施例の全体構成図、第２図〜第４図は夫
々同実施例で用いるＰＷＭ回路１の一部結線図、第５図
は同実施例で用いるダウンカウンタＡ１の結線図、第６
図は第２図〜第４図の関係を示す図、第７図は第２実施
例要部の結線図、第８図は同実施例要部の動作を示すタ
イミングチャート、第９図は第３実施例要部の結線図、
第ｌθ図は同実施例要部の動作を示すタイミングチャー
トである。 ｔ −−− −−− ｐ Ｗ Ｍ回路 ３ −−−−−・比較器 Ａ１・・・・・・ダウンカウタ
々同実施例で用いるＰＷＭ回路１の一部結線図、第５図
は同実施例で用いるダウンカウンタＡ１の結線図、第６
図は第２図〜第４図の関係を示す図、第７図は第２実施
例要部の結線図、第８図は同実施例要部の動作を示すタ
イミングチャート、第９図は第３実施例要部の結線図、
第ｌθ図は同実施例要部の動作を示すタイミングチャー
トである。 ｔ −−− −−− ｐ Ｗ Ｍ回路 ３ −−−−−・比較器 Ａ１・・・・・・ダウンカウタ
Claims (3)
- （１）つぎのａ〜ｄの構成要素を備えていることを特徴
とする電源制御装置。 ａ、比較器からの入力に応じてアップカウンタ又はダウ
ンカウンタに切換えられ、所定のクロックにより駆動さ
れるアップダウンカウンタ。 ｂ、所定のタイミングで前記アップダウンカウンタの値
がロードされ、一定のクロックにより駆動されるカウン
タ。 ｃ、前記カウンタの値を所定の値と比較してＰＷＭパル
スを生成し電源制御用のスイッチング素子へ供給する手
段。 ｄ、前記比較器からの入力が所定時間以上同じ値になら
ないときに、前記アップダウンカウンタの駆動を禁止す
る手段。 - （２）電源出力が所定値以下で、かつ前記アップダウン
カウンタが所定時間以上連続してアップカウンタとして
動作するときに、該アップダウンカウンタを短時間ダウ
ンカウンに切換える手段を備えていることを特徴とする
請求項１記載の電源制御装置。 - （３）電源出力が所定値以下で、かつ前記アップダウン
カウンタが所定時間以上連続してアップカウンタとして
動作するとき、該アップダウンカウンタの駆動クロック
の周波数を下げる手段を備えていることを特徴とする請
求項１記載の電源制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4658589A JP2794443B2 (ja) | 1989-03-01 | 1989-03-01 | 電源制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4658589A JP2794443B2 (ja) | 1989-03-01 | 1989-03-01 | 電源制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231959A true JPH02231959A (ja) | 1990-09-13 |
| JP2794443B2 JP2794443B2 (ja) | 1998-09-03 |
Family
ID=12751379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4658589A Expired - Fee Related JP2794443B2 (ja) | 1989-03-01 | 1989-03-01 | 電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794443B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013148997A (ja) * | 2012-01-18 | 2013-08-01 | Renesas Mobile Corp | 半導体装置、それを用いた無線通信端末及び回路間通信システム |
-
1989
- 1989-03-01 JP JP4658589A patent/JP2794443B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013148997A (ja) * | 2012-01-18 | 2013-08-01 | Renesas Mobile Corp | 半導体装置、それを用いた無線通信端末及び回路間通信システム |
| US9632568B2 (en) | 2012-01-18 | 2017-04-25 | Renesas Electronics Corporation | Semiconductor device, radio communication terminal using the same, and inter-circuit communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2794443B2 (ja) | 1998-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |