JP2013110943A - Ｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】軽負荷時において、同期整流スイッチに逆電流を流すことなく、簡素な構成で同期整流スイッチの切り替え動作を行うことが可能なＤＣ‐ＤＣコンバータを提供する。
【解決手段】軽負荷時に同期整流オフとする同期整流オフ選択回路１１とスイッチＱ１のオフ期間Ｔｏｆｆを生成するＴｏｆｆ期間生成部１２を備え、軽負荷時のスイッチＱ１とＱ２との接続点電位をパルス成型回路１３でパルス変換後カウンタ１４でカウントし、時間差比較／不連続検出信号生成部１５でＴｏｆｆ期間中にカウンタ信号の発生を検出し、カウンタ信号があった場合は１パルス・ラッチ回路１７を介して次のスイッチング周期は同期整流オフを継続させてスイッチＱ２の同期整流をオフにするスイッチ制御部１０ａを備える。
【選択図】図１

Description

本発明はＤＣ−ＤＣコンバータに関し、特に、逆電流を防止する同期整流方式のＤＣ−ＤＣコンバータに関する。

同期整流方式のＤＣ−ＤＣコンバータにおいて、負荷電流が小さいときの電力変換効率を改善する方法が広く知られている。
一つは、ＤＣ−ＤＣコンバータのスイッチング素子に流れる電流を検出するか、または負荷電流を直接検出する方法である。もう一つの方法は、同期整流素子の端子間電圧を検出する方法である。ここで 図６は、同期整流素子の端子間電圧を検出する方法の従来のＤＣ−ＤＣコンバータを示す回路図である。

図６に示すＤＣ−ＤＣコンバータ１００は、同期整流型のＤＣ−ＤＣコンバータであって、ＰＷＭ発振器２０、スイッチ制御部10と、ＰＭＯＳトランジスタQ1とＮＭＯＳトランジスタQ２（以下それぞれ、スイッチQ１，スイッチQ２とする）との直列接続回路で構成されるスイッチング部３と、インダクタ５と出力コンデンサＣ２とで構成される平滑回路４と、出力電圧を所定の電圧に安定化するための制御回路１とを有している。平滑回路４の出力部はＤＣ−ＤＣコンバータ１００の負荷回路８（図では電流源）に接続されている。

スイッチ制御部１０は、スイッチング部３に接続され、直流入力電源ＶDDの電源電圧を降圧して所定の直流電圧を得るために、ＰＷＭ発振器２０からのPWM信号に基づきスイッチング回路３のオンオフ動作を制御する。また、スイッチング部３の出力部には、平滑回路４を介して負荷回路８が接続され、制御回路１を介してスイッチ制御部１０によりスイッチQ1，スイッチQ2が所定のスイッチング期間内で交互にＯＮ／ＯＦＦ制御されることによって、負荷８に所定の大きさの出力電圧Ｖ２を供給する。

図７は、図６におけるＤＣ−ＤＣコンバータの各部の動作波形を示す図である。
このＤＣ−ＤＣコンバータ１００において、インダクタ５に流れるインダクタ電流ＩL（図７中（ａ）に示す波形）は、スイッチQ1のＯＮ期間（スイッチQ2はＯＦＦしている）では、スイッチQ1に流れる電流ＩQ1（図７中（ｂ）に示す波形）と等しくなり、スイッチQ2のＯＮ期間（スイッチQ1はＯＦＦしている）では、スイッチQ2に流れる電流ＩQ2（図７中（ｃ）に示す波形）と等しくなる。

再び図６に戻って説明する。
定常状態において、インダクタ電流ＩLの平均値は出力電流Ｉoと等しくなるが、そのリップル電流の大きさは、直流入力電源ＶＤＤからの入力電圧ＶＤＤと出力電圧Ｖ2とが同条件なら、出力電流Ｉoの値によらず略一定になるため、出力電流Ｉoが小さくなると、出力端子側からスイッチQ1とスイッチQ2との接続点に向かって流れる電流（以下、「逆電流」という）、すなわちＩL＜０となる期間が生じて、電力変換効率が低下する。

この効率の低下を防止するために、逆電流が流れたことを検出して、スイッチQ2をＯＦＦさせる方法が知られている（特許文献１）。

図６に示すスイッチ制御部１０は、反転入力端子がノードV１に接続され、非反転入力端子がＧＮＤに接続されるコンパレータＣＰを有し、コンパレータＣＰの出力はアンド回路ＡＮＤの一方の端子に接続され、他方の端子はPWM発振器２０の信号が入力されている。

このような構成は、ＤＣ−ＤＣコンバータ１００の出力段のＭＯＳＦＥＴをＩＣに内蔵する場合によく用いられる。
ＤＣ−ＤＣコンバータ１００は、コンパレータＣＰにより平滑回路４のインダクタ５を流れるインダクタ電流ＩLの向きを、ノードV１の電位を検出することにより判断し、ノードV１の電位がＧＮＤ電位よりも大きいとき、スイッチQ2をＯＦＦすることにより、インダクタ電流ＩLが出力端子側からノードV１に向かって流れ、ＧＮＤに流れ込むことを防止して効率の低下を防止している。

特開２０００−９２８２４号公報

しかしながら、従来のＤＣ‐ＤＣコンバータ１００では、インダクタ５の電流不連続時の自由振動により逆電流が流れたり、正常方向の電流に戻ったりする振動期間を生じるため、スイッチＱ２はＰＷＭ信号の1周期内において複数回のオンオフ動作を繰り返すことになる。すなわち、スイッチＱ２のスイッチング回数の増加によるスイッチング損失及びゲート駆動電力も増加してしまい変換効率を低下させる原因にもなる。

本発明の課題は、逆電流を流すことなく、簡素な構成で同期整流スイッチの切り替え動作を行うことが可能なＤＣ‐ＤＣコンバータを提供することにある。

上記課題を解決するために、本発明に係るＤＣ‐ＤＣコンバータは、第１の電位を供給する第１の電源から、第１の電位よりも低い第２の電位を出力する同期整流方式のＤＣ−ＤＣコンバータにおいて、第１の電位を供給する第１の電源とグランド間に直列に設けられた第１のスイッチ素子と第２のスイッチ素子からなる一対のスイッチ素子と、制御信号に応じて、前記第１及び第２のスイッチ素子を相補的にオンオフ制御する制御回路と、第１のスイッチ素子と前記第２のスイッチ素子との接続点の電位を平滑化する平滑回路とを有し、制御回路は、第２の電位を検出して、検出した電位と第１の基準電位とを比較して誤差信号を得て、誤差信号を基に第２の電位が所定の電圧になるように第１及び第２のスイッチ素子をオンオフ制御する機能を備え、 さらに、制御回路は、第２の電位出力の負荷電流が軽負荷となり、誤差信号が第２の基準電位を越えた場合に、第２のスイッチ素子をオフ状態にするように構成され、 第２の電位出力の負荷電流が軽負荷の時に、第１のスイッチ素子と第２のスイッチ素子との接続点の電位を第３の基準電位と第４の基準電位とで比較する比較器と、第１のスイッチ素子がオフ状態の時に、比較器からの出力信号をカウントするカウンタを有し、カウンタのカウント数がゼロになったことを検出して第２のスイッチ素子の駆動回路動作を無効から有効にすることを特徴とする。
また、平滑回路は、インダクタとコンデンサとの直列回路から構成され、インダクタとコンデンサの接続点が第２の電位を出力する端子に接続され、比較器は、第１のスイッチ素子と第２のスイッチ素子との接続点の電位に生じる振動電圧波形をパルス信号に変換出力し、第１のスイッチ素子のオフ期間にカウンタ回路でパルス信号をカウントすることを特徴とする。
また、第２の電位の設定電圧に合わせて、第３の基準電位と第４の基準電位とを可変することを特徴とする。

本発明によれば、第２の電位出力の負荷電流が軽負荷から重負荷に変わる時に、第１のスイッチ素子と第２のスイッチ素子との接続点の電位を第３と第４の基準電位とで比較してパルス信号に変換出力し、第１のスイッチ素子のオフ期間にカウンタ回路でパルス信号がゼロになったことを検出することで、平滑回路に流れる電流の向きを測定せずに、第２のスイッチ素子のオンオフ動作による同期整流のオフ状態を有効にすることができる。

本発明の実施例に係るＤＣ‐ＤＣコンバータの制御回路の構成を示す図である。 本発明の実施例に係るＤＣ‐ＤＣコンバータの動作を示すタイミングチャートである。 本発明の実施例に係る同期整流オフ選択回路である。 本発明の実施例に係る出力電流Ioとフィードバック信号FB電圧との関係を示した特性図である。 本発明の実施例に係るパルス成型回路の構成図である。 従来のＤＣ‐ＤＣコンバータの構成を示す図である。 従来のＤＣ‐ＤＣコンバータの動作を示すタイミングチャートである。

以下、本発明の実施の形態に係るDC-DCコンバータを、図面を参照しながら詳細に説明する。

本発明においては、同期整流方式のDC−DCコンバータにおいて、軽負荷時の平滑回路のインダクタに流れる電流が臨界電流以下になると自由振動をおこして出力から同期整流の第２のスイッチ素子を介して逆電流が流れることを防止するものである。
まず、軽負荷時の平滑回路のインダクタに流れる電流が臨界電流以下になる前に、DC−DCコンバータの制御回路の誤差信号電圧を基に軽負荷であることを判断して同期整流のスイッチ素子の動作をオフ状態にする。
次に、軽負荷状態から定格負荷ないし重負荷の方に変化したときには、平滑回路に流れる電流の向きを測定せずに、第１のスイッチ素子と第２のスイッチ素子との接続点の電位を第３と第４の基準電位とで比較してパルス信号に変換出力し、第１のスイッチ素子のオフ期間にカウンタ回路でパルス信号がゼロになったことを検出することで、第２のスイッチ素子の同期整流の機能をオフ状態からオン状態にすることができる。

図１は、本発明の実施例に係るDC-DCコンバータの制御回路の構成を示す図である。
なお、図１においては、図６に示す従来のDC-DCコンバータと同一部分には同一符号を付しその説明を省略し、図６に示す従来のDC-DCコンバータと異なる部分を説明する。

本発明の実施例に係るDC-DCコンバータは、図６に示した従来のDC-DCコンバータに、制御回路１ａのスイッチ制御部１０ａが変更されている。

図１に示す制御回路１ａは、ＰＷＭ発振器２０、エラーＡＭＰ３０、スイッチ制御部１０ａから構成され、ＰＷＭ発振器２０のＰＷＭ信号とエラーＡＭＰ３０の出力信号を基に、スイッチ制御部１０ａを介してスイッチQ１，スイッチQ２のオンオフ駆動信号を出力する。
スイッチ制御部１０ａは、同期整流オフ選択回路１１、Ｔｏｆｆ期間生成部１２、パルス成型回路１３、カウンタ１４、時間差比較／不連続検出信号生成部１５、1パルス・ラッチ１６、OR回路１７、ＩＮＶ回路１８、スイッチＳＷ１９から構成されている。
スイッチ制御部１０ａは、エラーＡＭＰ３０のフィードバック信号ＦＢから軽負荷を検出してスイッチQ2の同期整流をオフにし、スイッチQ1、Q2の接続点電位V１を検出して軽負荷に発生する自由振動電圧をパルスに成型後、スイッチQ1のオフ期間中のカウンタ回路でのパルスカウントがゼロになったことを検出することで、スイッチQ2の同期整流をオフ状態からオン状態に戻す。

図１に示すように同期整流オフ選択回路１１は、エラーAMP３０の出力であるフィードバック信号ＦＢを入力し、フィードバック信号ＦＢの電圧が基準電圧Vlightよりも低い場合にHレベル信号をOR回路１７の一方の端子へ出力する。この同期整流オフ選択回路１１については、後に詳細に説明する。
Toff期間生成部１２は、ＰＷＭ発振器２０の出力信号を基にToff期間の信号を生成し、カウンタ１４へカウンタ・リセット信号及び、時間差比較／不連続検出信号生成部１５へToff期間の信号を送出する。
パルス生成回路１３は、スイッチQ１，スイッチQ２との接続点V1の電位ｖ１信号を入力して、V1の電位に生じる振動電圧波形をパルス信号に変換出力してカウンタ１４へ出力する。このパルス生成回路１３については、後に詳細に説明する。
カウンタ１４は、Ｔｏｆｆ期間生成部１２からのカウンタ・リセット信号によりリセットされて、パルス生成回路からのパルス信号を待受けする。
時間差比較／不連続検出信号生成部１５は、Toff期間生成部１２からのToff期間内にカウンタ１４からパルスが入力されるか否かを検出し、パルスを検出すると出力信号を1パルス・ラッチ回路１６へ出力する。1パルス・ラッチ回路１６はPWM発振器２０の出力信号の1周期分Ｔ、前述の時間差比較／不連続検出信号生成部１５からの信号によりLレベル信号をOR回路１７の他方の端子へ出力する。

ＯＲ回路１７は、1パルス・ラッチ回路１６または同期整流オフ選択回路１１から送られてくるＬレベル信号に応じて、NMOS駆動信号Vdlを、スイッチ（SW）１９を介してオフ信号へ切り替える。
これにより、軽負荷時の場合にはスイッチＱ２はオン動作しないモードになる。

次に、このように構成される実施例に係るDC-DCコンバータの動作を、図２に示すタイミングチャートを参照しながら説明する。
図２に示したタイミングチャートでは、同期整流オフ選択回路１１からの切替信号が、一旦軽負荷と判定された信号を出力した後、カウンタ１４がパルス成型回路信号のパルスをカウントする毎に不連続検出信号をLレベル出力し、スイッチ（SW）１９をオフする状態を示している。

図２のタイミングチャートにおけるインダクタ５に流れる電流IL波形（１）は、周期T期間の時刻ｔ１〜ｔ２にスイッチQ1からのオン電流が流れ、時刻ｔ２〜ｔ３間に回生電流が流れる。時刻ｔ３にて電流は不連続となり、時刻ｔ４まで流れない。
図２（２）に示すスイッチQ1とスイッチQ2との接続点Ｖ１の電位ｖ1波形は、時刻ｔ１〜ｔ２にスイッチQ1からのオン電圧が印加され、時刻ｔ２〜ｔ３間にスイッチQ2のボディダイオードを介して回生電流が流れる。ここで、時刻ｔ３〜ｔ４期間はインダクタ５による自由振動電圧が生じる。

図２（３）に示すToff期間生成部１２のToff期間生成は、制御回路１ａのPWM信号からToff期間波形を生成する。また、（４）に示すToff期間生成部の（Ａ）に示す波形は、スイッチQ1のオン時の立ち上がりにターンオン検出を行い、ワンショットパルスを出力する。同様に（５）に示すToff期間生成部の（Ｂ）に示す波形は、スイッチQ1のオン時の立ち下がりにターンオフ検出を行い、ワンショットパルスを出力する。
前述のターンオン検出及びターンオフ検出でのワンショットパルスは、各々カウンタ１４及び時間差比較／不連続検出信号生成部１５に出力され、カウンタ１４のカウンタリセット・パルス及び、カウント開始、また時間差比較／不連続検出信号生成部１５のToff期間信号となる。
すなわち、カウンタ１４は前述のターンオフ検出でカウントを開始し、前述のターンオン検出でカウントをリセットする。

図２（７）に示すパルス生成回路信号は、時刻ｔ３〜ｔ４期間にｖ1波形の自由振動電圧波形を基準電圧Vth(H)と基準電圧Vth（L）とで比較して生成されたパルスである。時刻aにてｖ1波形の自由振動電圧が基準電圧Vth(H)を超えるとHレベルを出力し、時刻ｂにてｖ1波形の自由振動電圧が基準電圧Vth（L）未満になるとLレベルを出力する。以降、時刻ｂ〜ｆにおいても同様に出力する。
すなわち、インダクタ５に流れる電流IL波形が不連続となるとｖ1波形の自由振動電圧波形を介してパルスとして出力される。
このパルス生成回路の構成例の詳細は、後述する。

時間差比較／不連続検出信号生成部１５は、Toff期間の時刻とパルス生成回路の出力とを比較して、インダクタ５に流れる電流IL波形の不連続検出信号の有無を検出し、不連続検出信号が有った時点でLレベルを1パルス・ラッチ回路１６へ出力する。図２（８）では、時刻aにてパルス生成回路のパルスを検出してLレベルになっている。ここで、 時間差比較／不連続検出信号生成部１５はToff期間の開始とともにリセットされ、出力はHレベルに戻る。

1パルス・ラッチ回路１６は、時間差比較／不連続検出信号生成部１５の信号を時刻ｔ１あるいは時刻ｔ４で取り込みラッチしてOR回路１７の他方の入力端子へ出力する。OR回路１７は、Lレベル信号をスイッチ（SW）１９に出力して、オフとする。図２（９）では、オフ状態が継続している様を示している。すなわち、時刻ｔ３〜ｔ４間に不連続検出信号が発生した場合、次のスイッチング周期におけるスイッチQ2による同期整流動作を停止させる。

図３は本発明の実施例に係る制御部の同期整流オフ選択回路１１を示したものである。同期整流オフ選択回路１１は、コンパレータCPoffと基準電圧Vlightからなり、コンパレータCPoffの非反転端子はエラーAMP２の出力に接続され、フィードバック電圧FBが入力される。反転端子には基準電圧Vlightの正極が接続され、基準電圧Vlightの負極はグランドに接地されている。

図４は本発明の実施例に係る出力電流Ioとフィードバック信号FB電圧との関係を示した特性図である。図４に示す特性図を参照しながら同期整流オフ選択回路１１の動作について説明する。
図４は、出力電流Ioに対する誤差増幅器エラーAMPのフィードバック信号FB電圧の変化を示した特性図である。フィードバック信号FB電圧は出力電流Ioに対して比例する関係にあることがわかる。
すなわち、インダクタ５に流れるILの不連続電流ポイントとなる出力電流Ioがわかれば、フィードバック信号FB電圧でも検出することが可能である。
この特性を利用して、同期整流オフ選択回路１１は、インダクタ５に流れるILの不連続電流ポイントとなるフィードバック信号FB電圧値を基準電圧Vlightとして事前に設定することで、コンパレータCPoffの非反転端子電圧とを比較して、不連続電流状態か否かを検出する。コンパレータCPoffの非反転端子電圧が基準電圧Vlight未満の場合にはLレベルを出力する。これにより、同期整流動作はオフが選択されることになる。

図５は本発明の実施例に係る制御部のパルス成型回路の構成図である。図5に示すパルス成型回路は、フリップフロップ回路FF1とコンパレータCP(H)、CP(L)と基準電圧Vth(H)、Vth(L)と抵抗R11,R12からなる。
スイッチQ1とスイッチQ2との接続点Ｖ１とグランド間に抵抗R11とR12との直列回路が接続されている。抵抗R11とR12の接続端子には、コンパレータCP(H)の非反転端子とコンパレータＣＰ（L）の反転端子とが接続されている。コンパレータCP(H)の反転端子には、基準電圧Vth(H)の正電極が接続され、負電極はグランドに接地されている。また、コンパレータCP(L)の非反転端子には基準電圧Vth(L)の正電極が接続され、負電極はグランドに接地されている。
コンパレータCP(H)の出力端子はフリップフロップ回路FF1のセット端子Ｓに接続され、コンパレータCP(L)の出力端子はフリップフロップ回路FF1のリセット端子Ｒに接続され、フリップフロップ回路FF1の出力Ｑは、パルス成型信号として出力される。また、基準電圧Vth(H)とVth(L)の電圧関係は、Vth(H)＞Vth(L)の設定がされている。

パルス成型回路の動作について、以下に詳細を述べる。
コンパレータCP(H)及びCP(L)はスイッチQ1とスイッチQ2の接続点Ｖ１の電位ｖ1を抵抗R11とR12とで分圧した電圧V1pと基準電圧Vth(H)とVth(L)と各々比較する。
図２の（２）V1波形と（７）パルス成型回路信号で示されるように、時刻ｔ３〜ｔ４においてインダクタ５の自由振動波形が発生すると、時刻ａにて電圧V1pは基準電圧Vth(H)を超えるのでコンパレータCP(H)はＨレベルを出力し、フリップフロップ回路FF1はセットさせてHレベル信号を出力する。また、時刻ｂにおいて電圧Ｖ１ｐは基準電圧Vth(L)より低下するのでコンパレータCP(L)はＨレベルを出力し、フリップフロップ回路FF1はリセットされてＬレベル信号を出力する。すなわち、ｖ1波形の自由振動電圧（Ｖ１ｐ）は、基準電圧Vth(H)とVth(L)をもとにパルス成型されることになる。

以上のように、スイッチ制御部１０ａは、エラーＡＭＰ３０のフィードバック信号ＦＢ電圧から軽負荷を検出してスイッチQ2の同期整流をオフにする。また、スイッチQ1、Q2の接続点Ｖ１の電位ｖ1を検出して、軽負荷に発生する自由振動電圧をパルス信号に成型後、スイッチQ1のオフ期間にカウンタ回路で前述のパルスがゼロになったことを検出することで、スイッチQ2の同期整流をオフ状態からオン状態に戻す。これにより、インダクタ５の電流ＩＬのピーク電流もしくは平均値をシャント抵抗或いはセンスＭＯＳＦＥＴ等で直接検出しないで軽負荷／重負荷を判断し、かつ軽負荷時に逆電流を流すことなく、簡素な構成で同期整流スイッチの切り替え動作を行うことが可能なＤＣ‐ＤＣコンバータを提供することができる。

本発明は、軽負荷時の効率が要求されるＤＣ‐ＤＣコンバータに適用可能である。

Q1 スイッチ（ＰＭＯＳトランジスタ）
Q2 スイッチ（ＮＭＯＳトランジスタ）
ＦＦ１ フリップフロップ回路
ＣＰ、ＣＰｏｆｆ、ＣＰ（Ｈ）、ＣＰ（Ｌ） コンパレータ
Ｒ１１，Ｒ１２ 抵抗
Ｖｒｅｆ、Ｖｌｉｇｈｔ、Ｖｔｈ（Ｈ）、Ｖｔｈ（Ｌ） 基準電圧
１ 、１ａ 制御回路
３ スイッチング部
４ 平滑回路
５ インダクタ
８ 負荷回路
１０、１０ａ スイッチ制御部
１１ 同期整流オフ選択回路
１２ Ｔｏｆｆ期間生成回路
１３ パルス成型回路
１４ カウンタ
１５ 時間差比較／不連続検出信号部
１６ １パルス・ラッチ
１７ ＯＲ回路
１８ インバータ回路
１９ スイッチ（ＳＷ）
２０ ＰＷＭ発振器
３０ エラーＡＭＰ

Claims (4)

1. 第１の電位を供給する第１の電源から、前記第１の電位よりも低い第２の電位を出力する同期整流方式のＤＣ−ＤＣコンバータにおいて、
   前記第１の電位を供給する前記第１の電源とグランド間に直列に設けられた第１のスイッチ素子と第２のスイッチ素子からなる一対のスイッチ素子と、
   制御信号に応じて、前記第１及び第２のスイッチ素子を相補的にオンオフ制御する制御回路と、
   前記第１のスイッチ素子と前記第２のスイッチ素子との接続点の電位を平滑化する平滑回路とを有し、
   前記制御回路は、前記第２の電位を検出して、検出した電位と第１の基準電位とを比較して誤差信号を得て、前記誤差信号を基に前記第２の電位が所定の電圧になるように前記第１及び第２のスイッチ素子をオンオフ制御する機能を備え、
   さらに、前記制御回路は、第２の電位出力の負荷電流が軽負荷となり、前記誤差信号が第２の基準電位を越えた場合に、前記第２のスイッチ素子をオフ状態にするように構成され、
   前記第２の電位出力の負荷電流が軽負荷の時に、前記第１のスイッチ素子と前記第２のスイッチ素子との接続点の電位を第３の基準電位と第４の基準電位とで比較する比較器と、第１のスイッチ素子がオフ状態の時に、前記比較器からの出力信号をカウントするカウンタを有し、
   前記カウンタのカウント数がゼロになったことを検出して第２のスイッチ素子の駆動回路動作を無効から有効にすることを特徴とするＤＣ−ＤＣコンバータ。
2. 前記平滑回路は、インダクタとコンデンサとの直列回路から構成され、前記インダクタと前記コンデンサの接続点が前記第２の電位を出力する端子に接続され、
   前記比較器は、前記第１のスイッチ素子と前記第２のスイッチ素子との接続点の電位に生じる振動電圧波形をパルス信号に変換出力し、
   前記第１のスイッチ素子のオフ期間に前記カウンタ回路で前記パルス信号をカウントすることを特徴とする請求項１記載のＤＣ−DCコンバータ。
3. 前記第２の電位の設定電圧に合わせて、前記第３の基準電位と第４の基準電位とを可変することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
4. 前記第1及び第２のスイッチ素子と、前記平滑回路と、前記制御回路と、前記比較器と、前記カウンタとを基板上に集約して、一つのモールド樹脂で覆われた集積回路としたことを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。

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