JP2005533471A5 - - Google Patents
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Description
本願は、米国仮出願番号第60/395,115号(2002年7月10日出願)、並びに、米国仮出願番号第60/395,697号(2002年7月12日出願)の出願日の利益を主張するものであり、これら仮出願の内容全体は本願明細書で参照により援用される。
本発明は出力レギュレータに関する。
出力レギュレータは、多数の機械および、ほとんど全ての電子装置を含む装置で用いられている。出力レギュレータは、一般に、未調整の入力電力を1以上の調整済出力に変換して、機械や装置内の回路に電力を供給するものである。これらの調整済出力はほとんどの場合調整済電圧であるが、調整済電流と調整済電力の生成も可能である。出力レギュレータは機械や装置に内蔵されたものであってもよい。あるいは出力レギュレータは、機械や装置と接続して組み立てられた別個の組立品であってもよい。出力レギュレータのいくつかの特性を用いて、出力密度、効率、出力調整および過渡的レスポンスなどの動作特性を含む特定の設計品質を判断する事が出来る。
出力レギュレータの動作特性を改善して、出力レギュレータを使用する機械および装置をさらに小型化したり、より少ない電力で済むようにしたり、過渡状態中の精度と信頼性の向上を図ったり、あるいは動作の向上を図ったりすることなどにより、機械および装置の改善を可能にすることが望まれる。
1つの態様では、調整済出力を有する出力レギュレータを制御する制御システムが提供される。デジタル検知信号を出力する出力センサが設けられ、少なくとも3つの基準範囲のどの範囲に調整済出力が含まれるかが示される。少なくとも3つの基準範囲を含む調整済出力の複数の可能な値の個々の値が出力される。デジタル検知信号に応動して、調整済出力の制御用駆動信号を生成するデジタルコントローラが設けられる。
別の態様では、入力電圧を調整済出力に変換する出力レギュレータおよび方法が提供される。入力電圧から電力出力を生成する電力段を備える出力レギュレータが提供される。電力出力をフィルタリングして、調整済出力を生成する出力フィルタが提供される。デジタル検知信号を生成して、少なくとも3つの基準範囲のどの範囲に調整済出力が含まれるかを示す出力センサが提供される。少なくとも3つの基準範囲を含む調整済出力の複数の可能な値の個々の値を含む。デジタル検知信号に応動して、電力段を制御する駆動信号を生成するデジタルコントローラが提供される。
別の態様では、第1の電圧に対応するフィードバック信号を生成する回路および方法が提供される。少なくとも2つの基準電圧を生成する基準ジェネレータを備える回路が提供される。少なくとも3つの電圧範囲を画定する基準電圧が提供される。第1の電圧を少なくとも3つの電圧範囲と比較し、少なくとも3つの基準範囲のどの範囲に調整済出力が含まれるかを示すデジタル信号を生成するコンパレータが提供される。
別の態様では、出力レギュレータを制御する制御システムおよび方法が提供される。入力電圧を調整済出力に変換する出力レギュレータが提供される。入力電圧から電力出力を生成する電力段を含む出力レギュレータと、電力出力をフィルタリングして、調整済出力を生成する出力フィルタが提供される。調整済出力に対応する検知信号に応動して、電力段を制御する駆動信号を生成するデジタルコントローラを備える制御システムが提供される。駆動信号を生成する動作モードのうちの選択モードを含み、選択モードを少なくとも3つの動作モードの間で選択するデジタルコントローラが提供される。
別の態様では、入力電圧をチョッピング処理済み出力に変換する電力アレイおよび方法が提供される。チョッピング処理済み出力を調整済出力に変換する出力レギュレータ。独立した駆動信号に応動して、スイッチング周波数で、入力電圧をチョッピング処理済み出力に変換するスイッチアレイを備える電力アレイが提供される。少なくとも2つのパワースイッチを含むスイッチアレイが提供される。デューティサイクル信号に応じて独立した駆動信号を生成するスイッチコントローラが提供される。スイッチング周波数よりも高いサンプリング周波数で作動するスイッチコントローラが提供される。スイッチング周波数よりも高い駆動周波数で独立した駆動信号を制御するスイッチコントローラが提供される。
別の態様では、ゲイン分解能を持つ電流センサを設けるステップと、電流センサのゲイン分解能を初期分解能にセットするステップと、電流センサの中を流れる電流を検知するステップと、電流の振幅を評価するステップと、サンプリング周波数で、評価ステップに基づいて電流センサのゲイン分解能を制御するステップと、を備える、出力レギュレータで電流を検知する方法およびシステムが提供される。
別の態様では、共通ノードを持つ少なくとも2つのパワースイッチを設けたステップを備える、出力レギュレータにおけるパワースイッチ間での無駄時間を制御する方法およびシステムであって、2つのパワースイッチのうちの少なくとも一方が通電スイッチであり、2つのパワースイッチの残りの一方がフリーホイーリングスイッチである方法およびシステム。通電スイッチとフリーホイーリングスイッチのうちの一方のスイッチをオン状態からオフ状態へ切り替えるステップが提供される。オン状態からオフ状態への遷移中、通電スイッチとフリーホイーリングスイッチのうちの一方のスイッチの中を流れる電流をモニタするステップが提供される。電流を基準レベルと比較するステップが提供される。所定時間の間、遅延を行い、次いで、通電スイッチとフリーホイーリングスイッチのうちの一方のスイッチの動作状態をオフ状態からオン状態へ変更するステップが提供される。
別の態様では、出力レギュレータ用スイッチアレイにおけるスイッチング損失を低減する方法およびシステムが提供される。スイッチアレイは、入力源から出力レギュレータの調整済出力へエネルギを変換する、少なくとも2つのパワースイッチを含むスイッチアレイである。次のスイッチングサイクル中にスイッチアレイの中を流れる予想電流を決定するステップを備える方法が提供される。サンプリングレートで、予想電流に基づいてスイッチアレイの予想電力損失を決定するステップが提供される。予想電力損失を最小限にとどめる、オンにするパワースイッチの組み合わせを決定するステップが提供される。パワースイッチの組み合わせを可能にするステップが提供される。
別の態様では、出力レギュレータ用電力段におけるノイズを抑制する方法およびシステム。入力源から出力レギュレータの調整済出力へエネルギを変換する電力段。共通ノードを有する少なくとも2つのスイッチアレイを含む電力段。共通ノードのノイズ特性をモニタし、ノイズ特性を基準レベルと比較し、比較に基づいてインピーダンス制御信号を生成し、次いで、サンプリングレートで、インピーダンス制御信号に応答してスイッチアレイを制御するステップを備える方法が提供される。
別の態様では、出力レギュレータ用電力段の回路ノードのキャパシタンスを制御する方法およびシステムが提供される。入力源から、出力レギュレータの調整済出力へエネルギを変換する電力段が提供される。少なくとも1つのスイッチアレイであって、少なくとも2つの直列対のパワースイッチを含むスイッチアレイおよび、回路ノードと接続された第1のパワースイッチを含む電力段が提供される。スイッチアレイの中を流れる電流をモニタするステップと、電流に基づいて回路ノードで所望のキャパシタンスを決定するステップと、オンにするスイッチアセンブリの組み合わせをサンプリングレートで決定して、回路ノードを所望のキャパシタンスにセットするステップと、直列対のパワースイッチを制御して、所望のキャパシタンスに回路ノードをセットするステップと、を備える方法が提供される。
別の態様では、入力源から出力レギュレータの調整済出力へエネルギを変換するダイオードエミュレーションシステムおよび方法が提供される。スイッチング周波数を有する出力レギュレータが提供される。第1の駆動信号に応動して、入力源から出力レギュレータの出力インダクタへのエネルギの流れを制御し、それによって、出力インダクタの中を流れる電流が増加するように為す、第1のパワースイッチを備えるダイオードエミュレーションシステムが提供される。アレイ駆動信号に応動して、フリーホイーリング段階中に出力インダクタの中を流れる電流用経路を設け、それによって出力インダクタの中を流れる電流を減らすように為す、少なくとも2つのパワースイッチを含むスイッチアレイが提供される。スイッチアレイの中を流れる電流を検知する電流センサと、スイッチアレイの中を流れる電流に応じてアレイ駆動信号を生成するコントローラが提供される。少なくとも2つのパワースイッチを独立に制御するコントローラが提供される。
別の態様では、入力源と、出力レギュレータの調整済出力との間でのエネルギの移動に制限を設けるデューティサイクルリミッタおよび方法が提供される。或るレギュレータ特性と、入力源と調整済出力との間でのエネルギの移動を制御するための計算済みデューティサイクルを備える出力レギュレータが提供される。基準レベルを生成し、出力レギュレータのレギュレータ特性を基準レベルと比較して、最大デューティサイクルを決定するデジタルコントローラを備えるデューティサイクルリミッタが提供される。少なくとも出力レギュレータのスイッチング周波数に等しい周波数で基準レベルを制御するデジタルコントローラ。計算済みデューティサイクルを最大デューティサイクルに制限するデジタルコントローラが提供される。
別の態様では、出力レギュレータの公称デューティサイクルを決定するデューティサイクル推定装置および方法が提供される。モード1の推定装置とモード2の推定装置とを含む少なくとも2つのモードを備えるデューティサイクル推定装置が提供される。前回までのデューティサイクルに応じて公称デューティサイクルを決定するモード1の推定装置が提供される。累積誤差に応じて公称デューティサイクルを決定するモード2の推定装置が提供される。モード選択基準に基づいて、少なくとも2つのモードのうちの一方を選択して、公称デューティサイクルを生成するモードセレクタが提供される。
別の態様では、出力レギュレータの調整済出力を制御するデジタルコントローラおよび方法が提供される。パルス幅信号に応動して、入力源と調整済出力間でのエネルギの移動を制御する出力レギュレータが提供される。公称デューティサイクルを決定するデューティサイクル推定装置を備えるデジタルコントローラが提供される。調整値を決定して、公称デューティサイクルと組み合わせ、調整済みデューティサイクルを生成する調整デターミナであって、パルス幅信号が調整済みデューティサイクルの関数となる調整デターミナが提供される。
別の態様では、出力レギュレータの調整済出力を制御するためのデューティサイクル推定装置および方法デューティサイクルを決定する。デューティサイクルに応動して、入力源と調整済出力間でのエネルギの移動を制御する出力レギュレータが提供される。出力レギュレータのスイッチング時間よりも長い時間にわたって累積誤差を決定する、アキュムレータを備えたデューティサイクル推定装置が提供される。基準レベルを生成する基準ジェネレータが提供される。単一ゼロを生成するために、スイッチング時間よりも大きな最大レートで累積誤差を基準レベルと比較し、比較に基づいてデューティサイクルを生成するコンパレータが提供される。
別の態様では、出力レギュレータを制御するデジタルコントローラおよび方法が提供される。出力レギュレータを制御する機能を提供する、サブブロックを有するデジタルコントローラが提供される。出力レギュレータの検知ポイントをモニタするエネルギ節約型不連続モード(ESDM)コントローラを備えるデジタルコントローラ。出力レギュレータの出力電力状態を示す検知ポイントが提供される。サブブロックへの電力の流れを制御して、出力レギュレータの選択した電力状態の間、デジタルコントローラの消費電力を低減するESDMコントローラが提供される。
本発明の1以上の実施形態の詳細について以下の添付図面と説明に記載する。本発明のその他の特徴、目的および利点は、この説明と図面から、並びに、特許請求の範囲から明らかになる。
種々の図面内の同じ参照符号は同じエレメントを示すものとする。
図1は、調整済電力を負荷12へ供給する電力レギュレータ10を示す図である。電力レギュレータ10は、フィードバック信号16を受け取り、電力段20を駆動する1以上の制御信号18を生成するデジタルコントローラ14を備えるものであってもよい。電力段20は、Vin22などの未調整電圧を出力フィルタ24によりフィルタされるチョッピング処理を施した波形に変換し、調整済出力26を生成する。調整済出力26は、直流(DC)出力であることが望ましく、電圧、電流、電力を含む任意の出力特性を有する出力であってもよい。未調整電圧は、交流(AC)電圧とDC電圧などのいずれの形態の入力電力であってもよい。AC入力電圧の場合、AC電圧をDC入力電圧(Vin22)に変換する整流段(図示せず)を含むものであってもよい。出力センサ28は調整済出力26を検知し、デジタルコントローラ14へフィードバック信号を送る。電力レギュレータ10は、バック、ブースト、フライバック(バックブースト)、チュック(Cuk)、セピック(sepic)、ゼータ(zeta)などの任意のトポロジを用いる事が出来る。
図2は、負荷(図示せず)に電力を供給する未調整入力電圧(Vin)を調整済出力に変換する変圧器100の一部を示す図である。デジタルコントローラ102は、一対の駆動信号を生成して、チョッピング処理を施した波形へのVinの変換を制御する。プログラム可能なデバイス実行用ソフトウェアやファームウェア、デジタル回路、論理回路、デジタル信号プロセッサおよび上記の組み合わせなどの任意の方法でデジタルコントローラ102は実現可能である。調整済出力に対応するデジタル誤差信号104に応じてデジタルコントローラ102は駆動信号を生成する。
出力センサ106は、調整済出力を検知し、デジタル誤差信号104を生成する事が出来る。出力センサ106は、調整済出力を基準信号108と比較して、デジタル誤差信号を生成する事が出来る。基準信号108は、アナログおよびデジタルなどの任意の種類の信号であってもよく、また、任意の方法で生成したものであってもよい。
例えば、出力セレクタ110は、1以上の入力(RxとRy)に応じて基準信号108を生成する事が出来る。入力部はアースなどの基準電圧と接続する抵抗器であってもよい。抵抗器の値は、出力電圧レベルと許容範囲の選択結果に対応する値であってもよい。出力セレクタ110は別々のモジュールであってもよいし、デジタルコントローラ102内に含まれるものであってもよい。
駆動回路112aと112bは、デジタルコントローラ102から得た駆動信号をバッファして、信号を生成し、上下の電力アレイ114aと114bを駆動する事が出来る。駆動回路112aと112bは、動作状態間での電力アレイ114aと114bの切り替え時の遷移時間を短くする低出力インピーダンスを備えたものであってもよい。駆動回路112aと112b用として任意の種類のドライバを用いてもよい。
電力アレイ114aと114bは各々、オン状態とオフ状態との間で循環するスイッチングモードで作動する1以上のパワースイッチを含む。MOSFET、BJT、IGBT、MCTなどの任意の種類のパワースイッチの利用が可能である。電力アレイ114aと114bは、バック、ブースト、フライバック、セピック(sepic)、チュック(Cuk)、ゼータ(zeta)などの任意のトポロジで構成してもよい。
本明細書では、電力アレイ114aと114bはバック構成で記載されている。上部電力アレイ114aはVinと共通ノード(VL)との間で接続される。下部電力アレイ114bは、VLと、アースなどの低い電圧との間で接続される。オン状態とオフ状態との間で電力アレイ114aと114bが切り替わるにつれて、VinとアースがVLに印加される。VinがVLに印加されるとき、エネルギは、VinからVLを介して出力フィルタへ流れる(図1を参照)。
電流センサ116aと116bは電力アレイ114aと114bの中を流れる電流を測定する事が出来る。電流センサは、変電器、直列抵抗器、ホール効果素子、オン状態のMOSFETの両端で生じる電圧に基づく電流の決定などの任意の電流検知方法を用いる事が出来る。電流センサ116aと116bの各センサは、デジタル出力を生成して、ピーク電流、平均電流、実電流などの電流特性を示すことが可能である。電流のデジタル出力は1以上のビットとしてもよい。
電圧センサ118はVLで電圧を検知する事が出来る。電圧センサ118は検知した電圧に基づいてデジタル出力を生成する事が出来る。VLのデジタル出力は、2以上のビットであってもよい。VL情報は、下部電力アレイ114bを介する間接的電流検知などの制御用および保護用として利用してもよい。
遅延ライン120は、デジタルコントローラ102により計算された推定済みデューティサイクルの微調整を行う事が出来る。遅延ライン120は遅延信号を生成して、推定済みデューティサイクルを長びかせることが可能である。例えば、クロックパルス幅の整数倍として推定済みデューティサイクルを計算することが可能であり、さらに、クロックパルス幅未満の増分だけ推定済みデューティサイクルを変更することも可能である。遅延ライン120は、マルチビットデジタル信号などの1以上のビットのデジタル信号を受け取り、制御されたパルス幅を用いてパルスを生成する事が出来る。任意の種類のパルスストレッチング法を用いてもよい。さらに、遅延ライン120はわずかの量の増分を生成するディザリングを含むものであってもよい。例示のシステムでは、遅延ライン120は"t1"に等しい最小増分分解能を生成することが可能であり、ディザリングを適用することにより、生成済みのパルスの平均値は"t1"の任意のわずかな分だけストレッチされたパルスとしてもよい。1つのディザリング方法では、連続する一連のパルス内の選択された数のパルスを整数"N"の増分値分だけストレッチすることが可能であり、次いで、整数"N−1"または"N+1"分だけ一連のパルス内の残りのパルスをストレッチして、わずかにストレッチしたパルスを生成する事が出来る。
発振器122は変圧器100用のクロック信号の生成が可能である。発振器122は外部同期信号を受け取り、クロック信号を同期させる事が出来る。位相ロックループ発振器やクリスタル発振子などの任意の種類の発振器の使用が可能である。
ソフトスタート回路124はソフトスタート信号を生成して、電力供給のターンオン中、エネルギの出力への移動を供給電力に制限する事が出来る。このソフトスタート信号は、駆動信号のパルス幅を制御する5ビット信号にして、出力側へのエネルギ移動を制限するようにしてもよい。例えば、ターンオン中に、ソフトスタート信号は最大パルス幅の制限値をランプアップする事が出来る。デューティサイクルを制限する手法、駆動信号の動作周波数を制御する手法、段階的に出力電圧を定常状態レベルまで上げるために、出力フィードバック信号と比較する対象基準電圧を制御可能に昇圧する手法などの任意の種類のソフトスタート手法の利用が可能である。ソフトスタート回路124はエネルギの移動をサイクル毎に制限する事が出来る。
適応型デューティ制限126は、デジタル信号を生成して、Vin、入力電流(lin)、入力リップル電圧(Vinripple)、入力電力(Pin)、入力ソースインピーダンス、R、入力エネルギ(Qin)などの、入力電力の電気的特性に応じて出力側へのエネルギの移動を制限することが可能である。例えば、適応型デューティ制限126はlinをモニタして、デューティサイクルを制限するデジタル信号を生成し、linの振幅が閾値を上回らないようにすることも可能である。適応型デューティ制限126はサイクル毎に作動して、閾値の制御を行う事も出来る。サイクル毎に、適応型デューティ制限126は閾値を変更して、次のサイクル用としてデューティサイクルの制限を行う事が出来る。次のサイクル用のデューティサイクルは、閾値と比較した結果に基づいて前回のサイクルの入力電力の電気的特性を決定する事が出来る。
図3は変圧器100の動作モードの態様を示す図である。ブロック150で、調整済出力を検知し、基準と比較する。検知した調整済出力は電圧と電流などの任意の電気的特性であってもよい。ブロック152で、検知した調整済出力に応じてデジタルフィードバック信号を生成する。上記デジタルフィードバック信号はマルチビット信号であってもよい。このデジタルフィードバック信号の個々の値は検知した調整済出力のアナログ値の範囲に対応するものであってもよい。ブロック154で、上記デジタルフィードバック信号に基づいて推定済みデューティサイクルを決定する。この推定済みデューティサイクルは、カウンタに印加されるカウンタ制限として表してもよい。上記カウンタは、クロック信号と上記カウンタ制限に応じてパルスを生成する事が出来る。ブロック156で、ソフトスタート信号を生成し、ターンオン中の調整済出力へのエネルギ移動を制限する。このソフトスタート信号は、上記電力アレイをオーバドライブするデューティサイクルを制限する。ブロック158で、入力制限信号を生成して、入力電力に応じて調整済出力へのエネルギ移動を制限する。例えば、入力電圧が所定の電圧未満のときや、入力電流が所定の電流よりも大きくなったとき、電力の移動を制限する事が出来る。ブロック160で、クロックデューティサイクルを生成する事が出来る。ブロック162で、このクロックデューティサイクルは、クロック信号のクロックパルスよりも短い継続時間により調整が行われる。例えば、クロック周波数によりクロックデューティサイクルの分解能を制限して、推定済みデューティサイクル未満かこれよりも大きいかのいずれかであるクロックデューティサイクルが、推定済みデューティサイクルと等しくならないようにしてもよい。次いで、推定済みデューティサイクルにほぼ等しくなるようにクロックデューティサイクルを増減することが可能となる。ブロック164で、計算済みデューティサイクルに応じて1以上の電力アレイを制御して、調整済出力へのエネルギの移動を行うことが可能できる。
図4は、変圧器100用のパッケージ構成の態様を示す図である。このパッケージ構成によって、変圧器100の作動から生じるノイズに対する感受性(susceptibility)が好適に低下する。パッケージ200には、変圧器100におけるエネルギの流れを制御するデジタルコントローラとパワースイッチとが含まれる。パッケージ200のピン構成により、変圧器100と関連するトレースの改善されたルーティングが提供される。パッケージ200の第1の側部に沿ってリターンピン202を配置してもよい。リターンピン202は、Voutへ流れる電流のためのリターン電流路を提供するものである。Vinピン204とセンタ・タップピン(CT)206とをパッケージ200の第2の側部に沿って配置してもよい。制御入力/出力(I/O)用ピン208〜212をパッケージ200の第3の側部に沿って配置してもよい。制御I/Oは周波数補正値(CF)、出力電圧の選択(R1とR2)などの機能を含むものであってもよい。
マルチモード制御システム:図5は出力レギュレータを制御する適応型マルチモード制御システム300の態様を示す図である。マルチモード制御システム300は、調整済出力に応じて3つ以上の動作モード間で自動切り替えを行う事が出来る。出力レギュレータは、スイッチングレギュレータおよび線形レギュレータを含む任意の種類のレギュレータであってもよく、電圧と電流などの任意の出力特性を調整するものである。マルチモードコントローラ300は、ヒステリシスモード、適応型ヒステリシスモード、パルス幅変調モード、一定のオンタイムモード、一定のオフタイムモード、共振モード、固定周波数ソフトスイッチングモード、電圧モード、電流モードおよび上記動作モードの組み合わせを含む固定周波数と可変周波数モードなどの任意の組み合わせの動作モードを含むように構成することが可能である。マルチモードコントローラ300は、デジタル制御システムで実現され、クロック信号で作動する。適応型マルチモード制御システム300は、動作モード間の切り替えをクロック信号のサイクル毎に行う事が出来る。クロックサイクル毎に、出力レギュレータの1以上の特性の検知が可能であり、次いで、検知した特性に基づいて動作モードの選択を行う事が出来る。出力電圧、出力電流、バイアス電流、スイッチ電流および温度などの任意の出力レギュレータ特性を利用することが可能である。その場合、これら特性はそれぞれ、ピーク値、平均値、加重平均値、変化率および瞬間変化率などの任意の数式であってもよい。
スイッチングレギュレータの1つの例示構成では、スイッチングレギュレータのスイッチがターンオンすると、適応型マルチモード制御システム300は電圧モードヒステリシス制御302で起動する。図6は、いくつかの動作状態中のスイッチングレギュレータの調整済出力電圧320を示す図である。
電圧モードヒステリシス制御(S1)302の間中、調整済出力電圧320は定常状態値へ向かって迅速にランプアップする。電圧モードヒステリシス制御(S1)302時に、電圧がV0のような基準電圧未満のとき、調整済出力電圧320へのエネルギの移動が行われる。調整済出力電圧320が上昇してV0よりも大きくなると、マルチモード制御システム300は駆動信号に割込みをかけ、短い時間の遅延の後にエネルギの移動を停止させる。
調整済出力電圧320がVH3とVL3などの値の範囲内にあるとき、適応型マルチモード制御システム300は電圧モード適応型ヒステリシス制御(S2)304への切り替えを行う事が出来る。電圧モード適応型ヒステリシス制御(S2)304では、ヒステリシス制御の下での最大オンタイムと最大オフタイムを制限して、調整済出力へエネルギを移動する速度を落して、定常状態値付近のリンギングの振幅を低減する。
適応型マルチモード制御システム300は、調整済出力電圧のリンギングが小さくなるにつれて、電圧モードまたは電流モードパルス幅モジュレーション(PWM)制御(S3)306への切り替えを行う事が出来る。電圧モードPWM制御(S3)306中、出力レギュレータは一定周波数で作動し、出力側へのエネルギの移動を行う際のデューティサイクルの制御を行うことにより出力電圧を調整する。電圧モードPWM制御(S3)306への切り替えは、出力レギュレータの出力電流、出力電圧および出力電圧が変動する電圧の範囲に基づくものであってもよい。
一定のオンタイム電流モード制御(SY)308は、低負荷の制限値未満まで出力電流が減少すると、エネルギ節約用に切り替わる。一定のオンタイム電流モードによる制御(SY)308中、スイッチングレギュレータのオフタイムを制御して、調整済出力を保持することが可能である。この出力電流が減少するにつれて、スイッチングレギュレータのスイッチング周波数が低下したり、完全に停止したりして、スイッチングレギュレータのスイッチング損失を減らす事が出来る。負荷が存在しない間、または、非常に低負荷の条件しか存在しない間、スイッチングレギュレータはクロックを中止するハイバネーションモードに入る事が出来る。
図7は適応型マルチモード制御システムの態様を示す図である。ブロック330で、出力レギュレータの制御用として3つ以上の動作モードが設けられている。この動作モードは、ファームウェア、ソフトウェア、ハードウェアなどの任意のクロック駆動媒体で構成したものであってもよい。ブロック332で、マルチモード制御システム300の作動用クロック信号が生成される。ブロック334で、出力レギュレータの1以上の特性の検知を行う事が出来る。最小オンタイムに対応する複数のクロックサイクルや、出力レギュレータのデューティサイクルなどのクロックサイクルに応じて出力レギュレータの特性を検知する事が出来る。ブロック336で、この検知した出力レギュレータ特性を評価して、どの動作モードを使用すべきかを決定する事が出来る。ブロック338で、上記評価に基づいて動作モードのうちの1つのモードを選択する事が出来る。個々のクロックサイクル毎に、あるいは、所定数のクロックサイクル毎に一回などのサンプリング周波数で、出力レギュレータ特性の評価と動作モードの選択をサイクル毎に行う事が出来る。ブロック340で、選択した動作モードを利用して、次の通電サイクルのために出力レギュレータがセットされるオンタイムの計算が行われる。ブロック342で、出力レギュレータは上記計算したオンタイムに応じて入力電圧を出力レギュレータの出力に変換する。
出力スライサ:図8は、調整済出力を生成する出力レギュレータ400の態様を示す図である。出力レギュレータ400は、フィードバック信号404を受け取り、電力段408を駆動する1以上の駆動信号406を生成するデジタルコントローラ402を含むものであってもよい。電力段408は、Vinなどの未調整電圧をチョッピング処理を施した波形に変換し、上記波形は出力フィルタ412によりフィルタされて調整済出力414を生成する。調整済出力(Vout)は、DC出力であることが望ましく、電圧、電流、電力を含む任意の出力特性に基づいて調整される。
出力スライサ416は、出力電圧の検知に応じてフィードバック信号404を生成する事が出来る。出力スライサ416は、出力電圧を含む電圧の範囲を決定する事が出来る。出力スライサ416は、電圧範囲の組み合わせを記述する2以上の電圧範囲を決定し、次いで、出力電圧を含む電圧範囲を決定する事が出来る。例えば、0ボルトから10ボルトへ及ぶ電圧範囲の組み合わせは、0ボルトから8ボルトの第1の電圧範囲、8ボルトから9ボルトの第2の電圧範囲、9ボルトから10ボルトの第3の電圧範囲および10ボルト以上の第4の電圧範囲によって記述する事が出来る。出力電圧が8.5ボルトであれば、出力電圧は第2の範囲内に存在することになる。この電圧範囲はオーバーラップする範囲並びに連続する範囲となるように選択する事も出来る。図9は電圧範囲のオーバーラップする構成の1例を示す図である。第1の電圧範囲は0ボルトからVL3ボルトの範囲に及ぶ。第2の電圧範囲はVL3ボルトからVH3ボルトの範囲に及ぶ。第3の電圧範囲はVL2ボルトからVH2ボルトの範囲に及ぶ。第4の電圧範囲はVL1ボルトからVH1ボルトの範囲に及ぶ。第2、第3、第4の電圧範囲は、公称電圧VA0に関する電圧調整制限を記述する事が出来る。別の態様の実施例では、0〜VL3、VL3〜VL2、VL2〜VL1、VL1〜VH1、VH1〜VH2、VH2〜VH3のように連続的に延在する電圧範囲を選択する事が出来る。
出力スライサ416は、サンプリング周波数で電圧範囲をサイクル毎に動的にセットする事が出来る。例えば、VL3などの1以上の基準レベルをサイクル毎に変更し、個々の電圧範囲が含む電圧がサイクル毎に変わるようにすることも可能である。別の態様では、調整済出力のリップル電圧に応じて基準レベルの制御を行うことが可能である。例えば、調整済出力の公称レベルに最も近い基準レベルを調整して、このリップル電圧が基準レベルにより含まれる電圧範囲の所定の割合となるように保証する事が出来る。別の態様では、電圧の過渡的状態の間は、電圧範囲を相対的に広い範囲にセットし、一方、定常状態の間は、電圧範囲を狭い範囲にセットするようにしてもよい。また、連続する範囲からオーバーラップする範囲へ電圧範囲の構成をサイクル毎に変更してもよい。出力スライサ416は電圧基準を有するものとして記述されているが、電流基準を用いて、電流の比較を行う事が出来るような電流範囲を画定してもよい。
出力スライサ416は出力電圧を所定の電圧範囲と比較し、出力電圧が存在する範囲に及ぶ電圧範囲を表すデジタル値を選択する事が出来る。フィードバック信号404は2以上のビットを持つデジタル信号であり、この信号によって、復号化信号を運ぶデジタルバスと個々の電圧範囲を表す別々のデジタルラインなどの出力電圧に対応する電圧範囲が表される。
図10は、検知済みの電圧を含む電圧範囲を表すデジタル値を生成する電圧スライサ450の態様を示す図である。基準ジェネレータ452は、電圧範囲の各々に対する電圧制限をセットするためにいくつかの電圧基準454を生成する事が出来る。個々の電圧制限に対して個々の電圧基準454を割り当てて単一の電圧基準から複数の電圧制限を導き出すなどの任意の構成の電圧基準の設定が可能である。
制御信号455は、電圧基準の動的制御を行うことが可能であり、それによって、サンプリング周波数でサイクル毎の電圧制限の制御が可能となる。制御信号455は1以上の電圧基準を制御し、2以上の電圧レベル間で電圧基準の切り替えを行う事が出来る。制御信号455は、アナログ信号、デジタル信号、混合信号、パラレル信号、シリアル信号、1以上のライン信号およびこれら信号の組み合わせであってもよい。
1以上のコンパレータ456は出力電圧を電圧制限454と比較する事が出来る。複数のコンパレータ456を用いるとき、コンパレータは、並列に作動して、電圧範囲を画定する個々の電圧制限と出力電圧とを比較する事が出来る。1つの別の態様では、単一のコンパレータ456を用いて、クロック遷移時に電圧制限に対応する値にわたって順に並べることが可能である制御された電圧基準と出力電圧とを比較することも可能である。
エンコーダ458は、コンパレータ450の出力を2以上のビットを持つデジタル信号に符号化する事が出来る。このデジタル信号は、パラレルおよびシリアル等の任意のフォーマットであってもよい。
図11は電圧スライサの作動を示す図である。ブロック470で、3つ以上の基準レベルを生成して、電圧範囲を画定する事が出来る。この基準レベルは、静的レベルまたは動的レベルのいずれであってもよい。静的基準レベルは一定のレベルで保持する事が出来る。動的基準レベルは、電圧範囲を動的に変更できるようにサイクル毎に制御を行うことが可能である。例えば、レギュレータ出力が増加している電力レギュレータのターンオン中に、電圧範囲を電力レギュレータ出力の定常状態レベルの10%にセットする事が出来る。次いで、電力レギュレータ出力が定常状態レベルへ向かって定着し始めると、定常状態レベルの5%まで電圧範囲を下げる事が出来る。ステップ472で、素子特性のレベルを検知する事が出来る。出力電圧、出力電流、切り替え電圧、インダクタ電流および入力電圧などの任意の素子特性の検知が可能である。ステップ474で、この素子特性を基準レベルのうちの少なくとも1つと比較する事が出来る。ステップ476で、ステップ474に基づいて、この素子特性のレベルが存在する電圧範囲を決定する事が出来る。ステップ478で、デジタル信号が生成され、素子特性のレベルの存在範囲が示される。
電力アレイ:図12(a)は、入力電圧からチョッピング処理を施した電圧を生成する電力アレイ500の態様を示す図である。本明細書で説明する電力レギュレータ10のような電力レギュレータは電力アレイ500を含むものであってもよい。電力アレイ500は、2つのノード間のエネルギの流れを制御するパワースイッチQ1〜Q8の1以上のスイッチアレイ502aと502bを備えるものであってもよい。パワースイッチQ1〜Q8は、各々2つの状態(オン状態とオフ状態)で独立に作動する事が出来る。オン状態では、パワースイッチは低いインピーダンスを有し、2つのノード間でエネルギの伝導を行う。オフ状態では、パワースイッチは高いインピーダンスを有し、2つのノード間のエネルギの流れをブロックする。MOSFET、BJT、MCT、IGBT、無線周波数(RF)FETなどのパワースイッチ用として、任意の量と種類のスイッチング素子を使用する事が出来る。パワースイッチQ1〜Q8は、MOSFET用などのような任意のサイズのパワースイッチを混合したものであってもよく、1つの素子が0.1ohmのRds(on)を備える場合もあれば、0.2ohmと0.4ohmのRds(on)をそれぞれ備える場合もある。
スイッチアレイ502aと502bは、バック、ブースト、フライバック、チュック(Cuk)、セピック(sepic)、ゼータ(zeta)などの任意のトポロジの形で接続する事が出来る。本明細書では、スイッチアレイ502aと502bは、上部スイッチアレイ502aが通電時間中エネルギの伝導を行い、フリーホイーリング時間中エネルギの伝導を行うバックトポロジの形で下部スイッチアレイ502bが接続される。スイッチアレイ502aと502bは、MOSFET、BJT、MCT、IGBT、RF_FETなどの任意のパワースイッチの組み合わせであってもよい。
ドライバアレイ505は、スイッチコントローラ504からパワースイッチQ1〜Q8への駆動信号のバッファを行う。ドライバアレイ505はいくつかのドライバ506を含むものであってもよい。ドライバ506の各々は、単一のパワースイッチを駆動することが望ましいが、個々のドライバ506はパワースイッチQ1〜Q8のうちの2以上のパワースイッチの駆動が可能である。ドライバ506は、パワースイッチQ1〜Q8のスイッチング速度の向上を図って、オン状態とオフ状態間でのパワースイッチの遷移時にスイッチング損失を減らすものである。ドライバ506用として任意の種類の回路と素子を使用して、パワースイッチQ1〜Q8のスイッチング速度の向上を図るようにしてもよい。
スイッチコントローラ504は、パワースイッチQ1〜Q8の制御用駆動信号を生成する。スイッチコントローラ504はデジタルに作動し、デジタル回路などの任意の形式のデジタルエンティティ、およびソフトウェアを実行するプログラム可能な素子またはファームウェアとして実現することが可能である。スイッチコントローラ504は、デューティサイクル信号508を受け取り、このデューティサイクル信号508に基づいて駆動信号を生成する事が出来る。スイッチコントローラ504は、サンプリング周波数でサイクル毎に作動して、この駆動信号を決定する事が出来る。サンプリング周波数は出力レギュレータのスイッチング周波数よりも20倍またはそれ以上高い周波数であってもよい。例えば、固定周波数で作動中、出力レギュレータは、50kHzと1MHzの間で作動する事が出来、一方、サンプリング周波数は1MHzと100MHzの間の範囲にわたるものにしてもよい。スイッチコントローラ504は、サンプリング周波数に対応するクロックサイクル毎に駆動信号を決定する事が出来る。
パワースイッチQ1〜Q8の各々はサイクル毎に独立にイネーブル/ディセーブルにすることが可能である。スイッチアレイ内でイネーブルなパワースイッチQ1〜Q8の量を制御する事が出来る。出力電流、周囲温度、動作温度、出力電圧、インダクタ電流などの任意の動作特性に基づいて、イネーブル/ディセーブルが可能なパワースイッチの量を決定する事が出来る。例えば、出力電流が、最大出力電流の約1/2に等しいとき、個々のスイッチアレイ内の4つのパワースイッチのうちの2つだけをイネーブルにすることが可能であり、それによって、パワースイッチのスイッチング損失が最小限にとどめられる。別の態様では、通電時間中、切り替え時にスイッチ内の電流がランプアップするにつれて、追加のパワースイッチをイネーブルにして通電損失を減少させる。同様に、過渡的負荷の変動中、パワースイッチの量を増減することによってスイッチング損失および通電損失を減らす事が出来る。
スイッチコントローラ504は、駆動信号を介してパワースイッチQ1〜Q8の各々を独立に制御する事が出来、それによって、例えばオン状態とオフ状態間で遷移中の各パワースイッチ間の時間関係をサイクル毎に制御できるようになる。スイッチアレイ502aと502bの各スイッチアレイの内のパワースイッチQ1〜Q4とQ5〜Q8のオン/オフ遷移のタイムシーケンスは個々に制御する事が出来る。例えば、電力アレイ500の態様と関連する波形を示す図13を参照すると、パワースイッチQ1〜Q4のオフ状態からオン状態への遷移520を制御して、第1のQ4がオフになり、その後Q2とQ3が一緒にオフになり、最後にQ1がオフになるようにすることが可能である。
このタイムシーケンスの制御は、パワースイッチの中を流れる電流に基づく方法、遷移間での所定の遅延回数を利用する方法、1つのパワースイッチの遷移のトリガを別のパワースイッチの遷移の完了時に行う方法および、スイッチアレイに共通のノードでの電圧過渡現象に基づく方法などの任意の方法で制御することが可能である。
電流センサ510と512はパワースイッチQ1〜Q8の中を流れる電流を検知する事が出来る。出力インダクタと直列の位置、上部スイッチアレイ502aと直列の位置、さらに、下部スイッチアレイ502bと直列位置などの、出力レギュレータ内のどの位置でもパワースイッチQ1〜Q8の中を流れる電流を検知する事が出来る。変圧器−抵抗器センサ、インダクタ−抵抗器センサ、ホール効果センサ、DC電流センサ、AC電流センサ、インダクタ−第3級巻線センサ、直列抵抗などの任意の種類の電流センサの使用が可能である。
図14は、電力レギュレータ内のエネルギの流れを制御する電力アレイ用パワースイッチアレイの動作を示す図である。ステップ550で、電力レギュレータ内でのエネルギの流れを制御する2以上の並列スイッチが設けられる。好適には、パワースイッチの各々が独立した駆動信号を受け取ることが望ましい。しかし、スイッチを、独立した駆動信号を個々に受け取る2以上のグループのパワースイッチに構成することも可能である。ステップ552で、イネーブルにすべきパワースイッチの量を決定する。パワースイッチの量を調整して、スイッチング損失と通電損失とを含むパワースイッチ内での電力損失を減らす事が出来る。例えば、出力電流またはスイッチ電流を検知し、イネーブルのパワースイッチの量を検知済みの電流に基づいて制御する事が出来る。パワースイッチの中を流れる低い動作電流が存在するとき、イネーブルのパワースイッチの量を減らすことにより、スイッチング損失を減らす事が出来る。ステップ554で、パワースイッチのターンオン遷移のためのタイムシーケンスが決定される。切り替え遷移間の一定の遅延時間を選択したり、電圧レベル、電流レベル、動作温度などの電圧レギュレータの動作特性に基づいて遅延時間を選択したりするなどの任意の方法に基づいてターンオン遷移のためのタイムシーケンスを決定してもよい。ステップ556で、駆動信号を生成して、パワースイッチのターンオン遷移の制御を行う。ステップ558で、ターンオフ遷移用タイムシーケンスを決定する。ターンオフ遷移のためのタイムシーケンスは、ターンオン遷移のために決定したタイムシーケンスにより制限されることはない。好適には、ターンオンシーケンスとは独立にターンオフ遷移のタイムシーケンスを決定することが望ましい。しかし、ターンオン遷移のタイムシーケンスのミラーリングなどによるターンオンシーケンスに基づいてターンオフ遷移のタイムシーケンスを決定してもよい。ステップ560で、ターンオフ遷移用駆動信号の生成を行う。
電流の検知:図13は電力アレイ500の電流検知動作の態様を示す図である。サンプリング波形(SMPL)524は例示のサンプリングレートを示す。波形526〜540はパワースイッチQ1〜Q8用通電サイクルの一部を示す。波形542は出力インダクタの中を流れる電流を示す。電力アレイ500の通電サイクルのフリーホイーリング部の間、インダクタ内の電流は線形に減少する。波形544は検知電圧を示す。この検知電圧は、(検知インピーダンス×出力インダクタの中を流れる電流に対応する検知電流)に等しいものとしてもよい。サンプリング周波数で検知電圧の分解能をサイクル毎に調整してもよい。検知電圧波形544の囲み部分546は、インダクタ電流の振幅が小さくなるにつれて上昇する検知電圧の分解能を示す。1つの点では、電力アレイ500はズームインして、検知した電流の分解能を高める。サンプリング周波数で任意の方法によって上記分解能の制御をサイクル毎に行うことが可能である。1つの態様では、検知電流振幅と、イネーブルのパワースイッチの量と、通電サイクル時の所定時間などの分解能トリガーに基づいて検知電流信号の増幅を行うことにより上記分解能の制御が可能となる。別の態様では、1)パワースイッチのオンインピーダンスの両端子間の電流を検知するおよび、2)通電サイクル中に並列に作動するパワースイッチの量を制御するなどの、電流の検知素子のインピーダンスを制御する手段により分解能の制御が可能である。変圧器/抵抗器センサ、インダクタ/抵抗器センサおよびホール効果素子などの他の検知回路を用いて、抵抗器などの検知素子のインピーダンスの制御を行うことが可能である。個々のケースで、通電サイクルを通じてずっとサンプリング周波数で分解能を制御することが可能であり、その結果、検知した電流の振幅が減少するにつれて、電力アレイ500は通電サイクル中ズームインして、分解能を高めることが可能となる。
図15は電流の検知方法の動作の態様を示す図である。ステップ580で、電流センサは電流を検知する初期分解能にセットされる。ステップ582で、パワースイッチQ1〜Q8のうちの1以上のパワースイッチの中を流れる電流を検知する。この電流を間接また直接に検知する事が出来る。例えば、並列MOSFETのドレインソース電圧(Vds)を検知することが可能であり、VdsとMOSFETの既知のオン抵抗から電流の計算を行う事が出来る。ステップ584で、サンプリング周波数で電流センサのための次の分解能をサイクル毎に決定する事が出来る。次の分解能を選択して、検知回路の制約内で検知信号の振幅を最大化することによりノイズ誤差を最小限にとどめるようにする事が出来る。ステップ586で、電流センサは次の分解能にセットされ、次いで、スイッチの中を流れる電流が次のサイクルで再び検知される。
フリーホイーリングダイオードエミュレーション:図16は、スイッチングレギュレータとして作動する出力レギュレータのフリーホイーリングダイオードのエミュレーションを行うためのダイオードエミュレーションシステム600の態様を示す図である。出力レギュレータには出力フィルタ605が含まれる。ダイオードエミュレーションシステム600がアースを基準にする出力を有するバックトポロジの形で示されてはいるが、ブースト、バックブースト、チュック(cuk)、セピック(sepic)、ゼータ(zeta)などの任意のトポロジの利用が可能であり、さらに、出力は、ハイサイド側基準とローサイド側基準のような任意の回路ノードを基準としてよい。ダイオードエミュレーションシステム600は、好適にはフリーホイーリングスイッチアレイ602を用いて、出力レギュレータのフリーホイーリングダイオードのエミュレーションを行うシステムである。フリーホイーリングスイッチアレイ602は、並列に接続され、独立に制御されるいくつかのパワースイッチを含むものであってもよい。パワースイッチを、類似のフリーホイーリングダイオードよりも低い通電損失の組み合わせを有するように選択して、出力レギュレータのフリーホイーリング段階中の通電損失とスイッチング損失とを減らすようにしてもよい。フリーホイーリングスイッチアレイ602は、ノイズの発生を低減するための制御されたインピーダンス、および、不連続モード動作などの低負荷の条件の間の負電流のための電流路を与える。フリーホイーリングスイッチアレイ602のパワースイッチと、第1のパワースイッチ604とは各々オン状態またはオフ状態のいずれかの状態で作動して、入力電力源(Vin)から調整済出力606へのエネルギの流れを制御する。パワースイッチの各々は、単一パワースイッチとパワースイッチのアレイなどのパワースイッチの任意のグループとして構成される。パワースイッチは、MOSFET、BJT、MCT、IGBTなどの任意の種類のスイッチング素子であってもよい。ドライバ608と610は、スイッチアレイ602とパワースイッチ604とへ送られる駆動信号をバッファする事が出来る。パワースイッチのスイッチング速度を上げることにより、ドライバ608と610はパワースイッチのスイッチング損失と通電損失とを減らす事が出来る。任意の種類のドライバを用いてパワースイッチの駆動が可能である。
上部電流検知回路と下部電流検知回路とはスイッチアレイ602と第1のパワースイッチ604との中を流れる電流を検知する事が出来る。シャント抵抗器、抵抗器/変圧器、周知のインピーダンスの両端の電圧検知およびホール効果などの任意の種類の電流検知回路を使用する事が出来る。下部電流検知回路は、電圧基準値(VILIM)と、スイッチアレイ602の両端子間に接続されたコンパレータ614とを含むものであってもよい。コンパレータ614は、スイッチアレイ604を流れる電流と電圧基準(VILIM)との比較に応じてフリーホイーリングスイッチ電流信号を生成することも可能である。通電の間、第1のパワースイッチの両端子間に生じる予想電圧降下に基づいて、電圧基準(VILIM)をある値にセットすることができる。この電圧基準は、サイクル毎にプログラム可能なものであってもよく、それによって、例えば、並列パワースイッチ量の変化および温度効果などの、フリーホイーリングスイッチアレイ602のインピーダンスの変動を考慮するべく下部電流検知回路の閾値が調整される。
上部電流検知回路は、第1のパワースイッチ604を流れる電流を検知する電流検知回路616と、基準I TH と、コンパレータ618とを含むものであってもよい。コンパレータ618は、第1のパワースイッチ602を流れる電流の振幅を基準ITHと比較する事が出来る。コンパレータは通電スイッチの電流信号を生成する事が出来る。基準ITHはサイクル毎にプログラムしたものであってもよい。
コントローラ620は、パワースイッチ602と604とを制御する駆動信号を生成する事が出来る。コントローラ620はパルス幅信号622に応じて駆動信号を決定することが可能である。コンパレータ614と618から得られる出力を用いて駆動信号を決定することも可能である。例えば、コントローラ620は、フリーホイーリングスイッチアレイ602を流れる、0アンペアに接近する電流の検知に応じて、フリーホイーリングスイッチアレイ602内の1以上のパワースイッチをディセーブルにして、スイッチアレイ602の両端で発生する電圧にコンパレータ618の分解能の改善を図らせるようにする事が出来る。コントローラ620は、フリーホイーリングスイッチアレイ602内の電流が減少し続けるにつれて、コンパレータ618の閾値電圧(VILIM)のレベルを維持するか、あるいはこのレベルをシフトして、別のパワースイッチをディセーブルにする準備をするかのいずれかを行うことが可能である。このようにして、コントローラ620は、フリーホイーリングスイッチアレイ602の中を流れる電流が減少するにつれてズームインする事が出来る。電流が減少するにつれて、スイッチアレイ602内の個々のパワースイッチをディセーブルにすることにより、第1のパワースイッチ604とスイッチアレイ602との間の共通ノード("A")におけるインピーダンスは徐々に上昇し、共通ノードに対するノイズが減衰および抑制される。
別の例では、低負荷の条件中に、コントローラ620はフリーホイーリングパワースイッチ602を双方向スイッチとして作動させ、それによって電流が正と負の両方向に流れるようになる。コントローラ620は、0出力電流を含む非常に低い負荷下で、連続した出力電流モードで作動する事が出来る。
図17は、ダイオードエミュレーションシステム600の態様と関連する波形を示す図である。第1の波形640は、出力フィルタ605内のインダクタの中を流れる電流を示す。第2の波形642は共通ノードに対する電圧(Vx)を示す。第3の波形644は第1のパワースイッチ604用の駆動信号を示す。第4の波形646は、フリーホイーリングスイッチアレイ602のパワースイッチ用の重み付き駆動信号を示す。第4の波形の各レベルは、イネーブルのパワースイッチの異なる量を示す。例えば、より高い電流レベルで、4つのパワースイッチをイネーブルにする。次いで、電流が減少するにつれてパワースイッチのうちの1つをディセーブルにする。電流の低下が続くにつれて、さらに2つのパワースイッチをディセーブルにする。最後に、スイッチアレイ602内のパワースイッチの残り部分をディセーブルにする。
図18はダイオードエミュレーションシステム600の動作の態様を示す図である。ステップ650で、第1のパワースイッチ604はオン状態からオフ状態へ遷移する。ステップ652で、第1のパワースイッチを流れる電流をモニタする事が出来る。ステップ654で、第1のパワースイッチ604を流れる電流を基準レベルと比較する事が出来る。ステップ658で、フリーホイーリングスイッチアレイ602の動作状態をオフ状態からオン状態へ変更する事が出来る。パルス幅信号並びに第1のパワースイッチまたはフリーホイーリングスイッチアレイ602のいずれかの中を流れる電流に応じてフリーホイーリングスイッチアレイ602の制御が可能である。例えば、第1のパワースイッチ604をパルス幅信号に基づいてオフ状態へ切り替えると、フリーホイーリングスイッチアレイ602のパワースイッチをオン状態へ切り替える事が出来る。別の態様では、第1のパワースイッチ604の中を流れる電流が所定の限界値を上回った場合、フリーホイーリングスイッチアレイ602は動作状態のオン状態への変更を禁止する事が出来る。ステップ660で、フリーホイーリングスイッチアレイ602の動作状態はオン状態からオフ状態へ変更する事が出来る。1つの態様では、フリーホイーリングスイッチアレイ602のパワースイッチはパルス幅信号に応じてオフ状態へ切り替える事が出来る。
別の態様では、フリーホイーリングスイッチアレイ602を流れる電流に基づいてフリーホイーリングスイッチアレイ602のパワースイッチをオフ状態へ逐次切り替える事が出来る。ステップ662でフリーホイーリングスイッチアレイ602を流れる電流をモニタする事が出来る。ステップ664で、モニタした電流を基準レベルと比較する。ステップ666で、スイッチアレイを流れる電流602の振幅に基づいてスイッチアレイ602でパワースイッチの個々のスイッチを制御する。例えば、フリーホイーリングスイッチアレイ602を流れる電流が基準レベルを上回った場合、スイッチアレイ602のパワースイッチの1以上のパワースイッチをディセーブルにする事が出来る。0アンペアへ向かって電流が減少したり、0アンペア近辺から上昇したりするにつれてパワースイッチの逐次制御は、好適にノード"A"のインピーダンスを上げ、それによって、ノード"A"でのノイズの発生が減衰する。ステップ668で、基準レベルが変更されて、動作はステップ662へ戻って続く。
無駄時間制御:図19は、ダイオードエミュレーションシステム600を用いて実行される無駄時間制御方法の処理の態様を示す図である。ステップ700で、少なくとも2つのパワースイッチに共通ノードが設けられ、その場合、上記2つのパワースイッチのうち一方のパワースイッチは通電パワースイッチであり、他方のパワースイッチはフリーホイーリングパワースイッチである。通電パワースイッチは、通電段階中に出力レギュレータの出力側へエネルギの伝導を行う。フリーホイーリングパワースイッチは、フリーホイーリング段階の間のエネルギの伝導を行う。パワースイッチの各々は、パワースイッチ並びに単一スイッチのアレイであってもよい。ステップ702で、2つのパワースイッチのうちの一方をオン状態からオフ状態へ切り替える。ステップ704で、ターンオフ遷移中、ターンオフされたパワースイッチの中を流れる電流のモニタを行う。ステップ706で、第1のパワースイッチの中を流れる電流を基準レベルと比較する。ステップ708で、パワースイッチの中を流れる電流が基準レベル未満まで減少したときから始まる所定時間を持つ遅延を生成する事が出来る。ステップ710で、もう一方のパワースイッチの動作状態をオフ状態からオン状態へ変更する。
制御されるパワースイッチ損失:図20は、電力レギュレータの電力アレイ500内の損失を制御する動作の態様を示す図である。電力アレイ500は1以上のスイッチアレイ502を含むものであってもよい。ステップ730で、入力源から出力側への電流の流れを制御するパワースイッチを備えた少なくとも1つのスイッチアレイ502を設ける。ステップ732で、入力電圧、出力電圧、出力電流などの入出力情報を受け取る事が出来る。ステップ734で、スイッチアレイ502を流れる予想電流502を決定する事が出来る。入出力情報、デューティサイクル情報および動作モード情報などの任意の情報を用いて予想電流を決定する事が出来る。ステップ736で、スイッチアレイ502の予想電力損失を決定する事が出来る。この予想電力損失は、イネーブルのパワースイッチの通電損失とスイッチング損失とを含むものであってもよい。スイッチアレイ502は、異なるRds(on)を各々有するMOSFETなどの同じサイズまたは異なるサイズの2以上のパワースイッチを含むものであってもよい。各種グループのパワースイッチをイネーブルにして、特定の作動条件でスイッチアレイの電力損失を減らすようにする事が出来る。例えば、定常状態や過渡的低負荷作動条件中に、最大のRds(on)を持つ1つのみのパワースイッチをイネーブルにすることが可能であり、それによってスイッチアレイ502と関連するスイッチング損失を最小限にとどめるようにする事が出来る。同様に、定常状態や過渡的最大負荷作動条件中に、パワースイッチの全てをイネーブルにすることが可能であり、それによってスイッチアレイ502の通電損失を最小限にとどめるようにする事が出来る。
予想電力損失を計算するためのパワースイッチのVds、Ids、Rds(on)などの作動条件を用いてパワースイッチの予想電力損失を決定する事が出来る。予想電力損失を推定するためのルックアップテーブルなどのルックアップ機構を用いて予想電力損失を決定してもよい。ルックアップ機構は、推定電力損失に対する作動条件の基準範囲を組み合わせたものであってもよい。ルックアップ機構はまた、特定の作動条件に対してオンにするための好適な組のパワースイッチを示すものであってもよい。サイクル毎に予想電力損失を決定して、推定損失と計算済み損失などの予想損失とを得るようにする事が出来る。
ステップ738で、イネーブルとなるパワースイッチの量とタイプとを決定する事が出来る。パワースイッチの予想損失を最小限にとどめるパワースイッチの組み合わせを選択する事が出来る。いくつかのパワースイッチの組み合わせ用としてスイッチアレイの予想電力損失を計算することによりパワースイッチの組み合わせを決定する事が出来る。ルックアップ機構の利用によりパワースイッチの組み合わせを決定してもよい。ステップ740で、選択したパワースイッチの組み合わせをイネーブルにする事が出来る。サイクル毎にパワースイッチの制御を行うことが可能であり、それによって通電段階とフリーホイーリング段階などの電力レギュレータの作動段階中にパワースイッチの量の変更が可能となる。例えば、電力レギュレータのスイッチング時間中パワースイッチ内で電流が減少するにつれて、パワースイッチの量の変更を行う事が出来る。
ノイズ抑制:図21は、電力レギュレータの電力段によりノイズの発生を抑える動作の態様を示す図である。電力段は、共通ノードを有する少なくとも2つのスイッチアレイを備えるものであってもよい(ステップ750)。スイッチアレイは、バック、ブースト、セピック(sepic)、ゼータ(zeta)などの任意のトポロジで構成することが可能である。スイッチアレイの各々は、並列に接続され、個々に制御される1以上のパワースイッチを含むものであってもよく、個々のスイッチアレイ内で通電する切り替え量をサイクル毎に制御できるようになっている。これらのパワースイッチは、好適にはMOSFETであることが望ましいが、BJT、IGBT、MCTなどの、可変出力キャパシタンスを有する任意の種類のパワースイッチの使用も可能である。個々のスイッチアレイ内で通電するパワースイッチ量を制御することにより、制御の対象とする共通ノードのインピーダンスが生じる。例示の動作は、バック構成で接続された上部スイッチアレイと下部スイッチアレイとを含むものであってもよい。その場合、上部スイッチアレイは通電段階の間作動し、下部スイッチアレイはフリーホイーリング段階の間作動する。ステップ752で、電圧と電流などの共通ノードのノイズ特性をモニタする事が出来る。ステップ754で、ノイズ特性を1以上の基準レベルと比較して、インピーダンス制御信号を生成する事が出来る。ステップ756で、インピーダンス制御信号に応じてスイッチアレイの制御を行うことが可能である。例えば、4つのパワースイッチを並列に設けた上部スイッチアレイを作動させて、4つのパワースイッチを1つずつ逐次ターンオフにして、共通ノードのインピーダンスが、制御される時間にわたって低いインピーダンスから高いインピーダンスへ変化するようにし、それによって、スイッチ遷移中に減衰ノイズスパイクが生じるようにしてもよい。
制御されたキャパシタンス:図22は、出力レギュレータの回路ノードのキャパシタンスを制御する動作の態様を示す図である。この出力レギュレータは、第1のスイッチと接続された少なくとも1つのスイッチアレイを有する電力段であって、入力源を調整済出力に変換する電力段を含むものであってもよい。上記スイッチアレイは、共通ノードを通じて第1のスイッチと接続されたものであってもよい(ステップ770)。スイッチアレイは、2以上のカスコード接続された対のパワースイッチを含むものであってもよく、これらのパワースイッチを並列に接続し、かつ、個々に制御することにより、スイッチアレイ内で通電するパワースイッチの量をサイクル毎に制御できるようになっている。第1のスイッチの対は、単一カスコード接続された一対のパワースイッチ、並びに、カスコード接続された複数対のパワースイッチからなるスイッチアレイであってもよい。この複数対のパワースイッチは、BJTと一体のMOSFET、IGBTと一体のMOSFET、MCTと一体のMOSFETなどの、可変出力キャパシタンスを有する任意の種類のカスコード接続されたパワースイッチであってもよい。共通ノードのキャパシタンスの制御は、共振モード、ソフトスイッチング、準共振型モードスイッチングレギュレータでは特に好都合となる場合がある。例えば、固定周波数ソフトスイッチングレギュレータにおいて共通ノードのキャパシタンスを制御することにより、上昇した入力電圧範囲と出力負荷範囲にわたるパワースイッチの共振制御が可能となる。ステップ772で、スイッチアレイの中を流れる電流のモニタが行われる。出力レギュレータの出力電流をモニタすることにより、スイッチアレイ電流を直接または間接にモニタする事が出来る。ステップ774で、スイッチアレイの中を流れる電流に基づいて共通ノードにおける所望のキャパシタンスが決定される。所望のキャパシタンスを選択して、スイッチアレイ電流がスイッチアレイのVdsの両端にわたる所定の電圧に対して共振するキャパシタンスとなるようにすることが可能である。例えば、ターンオン時のソフトスイッチングコンバータでは、パワースイッチの中を流れる電流は、パワースイッチのキャパシタンスを0ボルトまで共振させて、スイッチング損失の低減を図る事が出来る。本例では、キャパシタンスを制御して、スイッチアレイの中を流れる電流がスイッチアレイのVdsを所定の電圧レベルまで共振できるほど十分なものとし、それによって、スイッチング損失の低減を図ることが可能である。ステップ776で、イネーブルとなるパワースイッチのスイッチアレイ内での組み合わせを決定する。個々のパワースイッチは、共通ノードにおいてキャパシタンスの一部を形成することが可能な、関連する出力キャパシタンスを有する。スイッチアレイで選択したパワースイッチをイネーブルにすることにより、共通ノードにおける総キャパシタンスの制御が可能となる。第1のスイッチ用スイッチアレイを用いて互いに関連するキャパシタンスは、共通ノードのキャパシタンスを制御する事が出来る範囲を拡げる事が出来る。ステップ778で、スイッチアレイ内のパワースイッチが制御され、所望のキャパシタンスが共通ノードで生成される。ステップ780で、パワースイッチのうちの選択したパワースイッチを通電サイクル全体にわたってイネーブル/ディセーブルにすることが可能であり、それによって、共通ノードにおけるキャパシタンスが、通電サイクル全体にわたって一定のままとなる。ステップ782で、パワースイッチは逐次ターンオン/ターンオフを行って、共通ノードのキャパシタンスを制御する事が出来る。
遅延ライン:図23は、パルス信号で遅延を生成する遅延ライン800の態様を示す図である。遅延ライン800は、出力レギュレータ用デジタル制御システムで生成されるパルス信号のエッジを遅延させ、パルス信号の分解能を高めるのに特に適している。補間回路と遅延ロックループなどの任意の種類の遅延ラインを用いることが可能である。図24は、デジタル制御システムにおける例示のパルス信号820を示す図である。このデジタル制御信号は、パルス信号820などのデジタル信号を生成するクロック信号822を含むものであってもよい。パルス信号820のパルス幅は、出力レギュレータ用の通電時間をセットする事が出来る。パルス信号のパルス幅の変更により、出力レギュレータの調整済出力を調整制限値の範囲内に保持する事が出来る。調整済出力の調整時の誤差は、クロック信号822の周波数により制限されるパルス信号のパルス幅分解能と関係づける事が出来る。最大パルス幅分解能は、クロック信号822のパルス幅以上である増分に制限する事が出来る。この制限されたパルス幅分解能は、所望のパルス幅の時間周期に対する最大パルス幅分解能の比に対応する誤差の増加を引き起こす場合がある。
遅延ライン800は、パルス幅分解能を上げることによりパルス幅の誤差を好適に減らす事が出来る。遅延ライン800はいくつかの遅延回路802を含み、パルス信号820のいくつかの遅延エッジを生成する事が出来る。直列構成、並列構成および直列/並列構成のいずれの構成でも遅延回路802を構成できる。遅延回路802の時間に関する任意の種類の関係式は、等式、2進数による式、指数式などの任意の関係式を使用する事が出来る。遅延回路802の任意の量を利用してもよい。但しこの量は好適には4〜40の範囲であることが望ましい。遅延回路の量が大きければ大きいほど、パルス幅分解能の大きな改善が得られる。遅延回路802の出力をマルチプレクサ804に入力して、遅延時間の選択を図る事が出来る。コンバイナ806は、上記選択した遅延回路をパルス信号と組み合わせて、高解像度出力を生成する事が出来る。DLL800がパルス信号の立ち上りエッジを遅延させるものとして示されている。しかし、遅延ライン800はパルス信号の立ち下りエッジの遅延も行う事が出来る。
図25は、出力レギュレータ用パルス幅信号の分解能を上げる動作の態様を示す図である。ステップ850で出力レギュレータ用パルス幅信号を受け取る。ステップ852で2以上の遅延パルス信号をパルス幅信号から生成する。ステップ854で、遅延済みパルス信号のうちの1つを選択して所望の遅延時間を得るようにする。パルス幅の誤差を表す遅延済みパルス信号の選択に基づいて上記選択を行い、それによって、遅延済みパルス信号とパルス幅信号との合成によりパルス幅信号の誤差を小さくすることが可能となる。ステップ856で、選択したパルス信号をパルス幅信号と合成する。ステップ868で、上記合成に基づいて高解像度パルス信号を生成する。
適応型デューティサイクル制限:図26は、デューティサイクル信号を生成して、出力レギュレータを作動させるデジタルコントローラ900の態様を示す図である。デューティサイクルデターミナ902は、基準と出力レギュレータの出力間の出力誤差の関数であるデジタル誤差信号ekを受け取る事が出来る。1つの態様では、誤差信号ekは、上記出力誤差を含むいくつかの電圧範囲のうちの1つの範囲を示す事が出来る。例えば、誤差信号は、この出力誤差が、0.5ボルト〜0.8ボルトの電圧を含む電圧範囲内に存在することを示す事が出来る。別の態様では、誤差信号は出力誤差の振幅を示すことも可能である。誤差信号ekは、デジタル信号やアナログ信号などの任意の種類の信号であってもよい。
デューティサイクルデターミナ902は、誤差信号ekに応じて公称デューティサイクル信号を生成することが可能である。デューティサイクルデターミナ902は、2次ループからの誤差信号などの追加のデジタル入力と、出力レギュレータの電圧および電流についての状態情報とを受け取る事が出来る。公称デューティサイクル信号は、制御されたパルス幅を持つパルス信号、およびマルチビットデジタル信号などの1以上のビットのデジタル信号など、デューティサイクルを表す任意の種類のデジタル信号であってもよい。
デューティサイクルリミッタ904は、Vin、入力リップル電圧(Vinripple)、入力電流(lin)、入力(Pin)、入力エネルギ(Qin)、入力源インピーダンス(Rs)、出力電力(Po)、出力電圧(Vo)、出力電流(Io)などの、入力電力(Pin)または出力電力のレギュレータ特性に応じて出力部へのエネルギの移動を制限する事が出来る。デューティサイクルリミッタ904はデューティサイクルを制御して、出力側へのエネルギの移動を制限する事が出来る。デューティサイクルリミッタ904は、定常状態作動、起動、過電流、過電圧などの出力レギュレータの全ての作動段階の間作動する事が出来る。デューティサイクルリミッタ904は、入出力レギュレータ特性の1以上を対応する閾値と比較し、次いで、上記比較に応じてデューティサイクルを制限する事が出来る。デューティサイクルリミッタ904は、サンプリング周波数またはサンプリング周波数よりも低い周波数でサイクル毎に作動して、閾値を制御する事が出来る。サイクル毎に、デューティサイクルリミッタ904は閾値を変更し、次のサイクル用デューティサイクルを制限する事が出来る。前回のサイクルの入力電力レギュレータ特性と閾値との比較に基づいて次のサイクルのデューティサイクルを決定する事が出来る。例えば、デューティサイクルリミッタ904はlinをモニタし、デューティサイクルを制限するデジタル信号を生成することが可能であり、それによってlinの振幅が閾値を上回らないようにする。別の例では、デューティサイクルリミッタ904は入力源インピーダンスを決定したり、入力源インピーダンスを示す信号を受け取ったりすることが可能であり、それに応じて、デューティサイクルリミッタ904は、デューティサイクルを制限するデジタル信号を生成する事が出来る。入力源インピーダンスを測定する任意の方法を利用することが可能である。
デューティサイクル推定:図27はスイッチングレギュレータを制御するデジタルコントローラ950の態様を示す図である。図28は、スイッチングレギュレータを作動させるデューティサイクル信号の生成を行うデジタルコントローラ950で実現される状態遷移図940の態様を示す図である。状態遷移図940は3つ以上の動作状態を含むものであってもよい。例示のデジタルコントローラ950では、状態S0(942)は安定状態条件に対してPWM制御動作を実行する事が出来る。状態S2(944)は、過渡的状態条件に対して速度を落した誤差勾配制御を実行する事が出来る。状態S3(946)は最大誤差条件に対してヒステリシス制御を実行する事が出来る。
デジタルコントローラ950は、公称定常状態値に対応する公称デューティサイクル信号(Up*とDown*)の生成を行うデューティサイクル推定装置952を含むものであってもよい。上記公称デューティサイクル信号からスイッチングレギュレータ用の最新のデューティサイクルが生成される。デューティサイクル推定装置952を使用して、PWMおよび速度を落した誤差制御などの全ての動作状態時に公称デューティサイクル信号を生成する事が出来る。しかし、デューティサイクル推定装置952は、ヒステリシス制御動作状態に対しては使用しない事が望ましい。ヒステリシス制御中、デューティサイクルは誤差信号と直接関係するものとする事が出来、それによって、誤差信号が1つの状態にあるとき、デューティサイクルはオン状態(Up)にセットされ、誤差信号が別の状態にあるとき、デューティサイクルはオフ状態(Down)にセットされる。デューティサイクル推定装置952は、誤差信号、UDパルス、遅延制御信号などの入力信号に応じて公称デューティサイクル信号を生成する事が出来る。スイッチングレギュレータ内のパワースイッチを最新のデューティサイクルで作動させて、入力源から出力負荷へのエネルギの変換を制御する事が出来る。例えば、バックトポロジと固定周波数動作とを有するスイッチングレギュレータにおいて、公称デューティサイクル信号(Up*)は、入力電圧対出力電圧の比に対応する値にほぼ等しいものとしてもよい。固定周波数での作動中、公称定常状態値の組み合わせは、1MHzのスイッチング周波数に対して1μ秒などのスイッチングレギュレータの総スイッチング時間に対応するものとしてもよい。
調整デターミナ954は、調整値(ADJ)を決定して公称デューティサイクル信号と合成し、調整済みデューティサイクル信号(UpとDown)の生成を図るようにしてもよい。調整デターミナ954は誤差信号に応じて、並びに、スイッチングレギュレータからの別の信号に応じて調整値を生成することも可能である。調整デターミナ954は、一般にヒステリシス制御を除く全ての動作状態に対して利用可能である。ヒステリシス制御の動作状態では、デューティサイクルは100%オンか、100%オフかのいずれかであるため、調整値を必要としない。1つの態様では、PWM状態942と、速度を落した誤差制御状態944とに対する調整値は以下のように計算する事が出来る。
但し、公称デューティサイクルに基づいてFACを決定してもよい。
但し、Fslopeは定数であり、数3は前回までの"n"個のサイクルから得られる誤差の平均値("n"はスイッチング時間内でのサンプル数)である。A1、A2、A3は、誤差信号を生成する電圧スライサの電圧レベルを示す図29に定義されている。
Δ1とΔ2とは、サンプリングレートでの選択が可能であり、誤差信号の振幅に基づく値を持つことも可能なループゲインである。ループゲイン(Δ1とΔ2)の値は、Δ2がΔ1のほぼ2倍に等しくなるように選択してもよい。サンプリングレートまでかつサンプリングレートを含む任意のレートでデジタルコントローラのループゲインを適宜変更してもよい。誤差信号の電圧範囲、調整済出力の電圧範囲およびデューティサイクルなどの出力レギュレータの任意のパラメータに応じてループゲインの各々を動的に変更する事が出来る。
デジタルコントローラのループ補正値は、g(ek)対h(trendk)の比を含む事が出来る。サンプリングレートまでかつサンプリングレートを含む任意のレートでループ補正値を変更してもよい。1つの態様では、定数Fslopeを適宜変更してループ補正値の変更を行ってもよい。ループ補正値は、誤差信号の電圧範囲、調整済出力の電圧範囲およびデューティサイクルなどの出力レギュレータの任意のパラメータに応じて動的に変更してもよい。
コンバイナ956は公称デューティサイクル信号を調整値と合成して、調整済みデューティサイクル信号を生成する事が出来る。1つの態様では、UDパルスを生成するためのカウンタ制限として調整済みデューティサイクル信号を利用する事が出来る。
上記ケースでは、カウンタ958はクロック信号、クロックおよび調整済みデューティサイクル信号に応じてUDパルスを生成する事が出来る。UDパルスは"オン"レベルと"オフ"レベルを有することが望ましく、スイッチングレギュレータのパワースイッチを駆動するためのオンタイムを表す変動するパルス幅を持つものであってもよい。カウンタ958は、カウンタ制限値によりセットされたクロックサイクルの量をカウントして、UD信号の"オンタイム"と"オフタイム"を生成する事が出来る。例えば、調整済みデューティサイクル信号のUp部分はオンタイム用カウンタ制限値をセットすることが可能であり、調整済みデューティサイクル信号のDown部分はオフタイム用カウンタ制限値をセットする事が出来る。好適には、Up情報とDown情報の双方の情報を含む単一のカウンタ制限値信号に応じて、単一のカウンタがUD信号を生成することが望ましい。UDパルスは、クロック信号の周波数により制限されるパルス分解能と関連する量子化誤差を含むものであってもよい。図30は、クロック信号972と調整済みデューティサイクル信号974とから生成されるUDパルス970がクロック信号の周波数と関連する量子化誤差976を持つ事が出来る量子化誤差の1例を示す図である。
遅延ライン960は、カウンタ958が生成したUDパルスの微調整を行って、量子化誤差を少なくする事が出来る。遅延ライン960は、UDパルスと遅延制御信号との受信に応じて、調整済みデューティサイクル信号に対応するパルス幅に近似するデューティサイクルを有する微調整パルス信号を生成することも可能である。遅延ライン960はUDパルスのエッジのいずれかを遅延させて微調整パルス信号を生成することも可能である。例えば、1つの態様では、調整済みデューティサイクルよりも短いパルス幅を有するUDパルスを生成することが可能であり、次いで、遅延ライン960は立ち下りエッジを遅延させて、微調整パルス信号を生成する事が出来る。別の態様では、対応する調整済みデューティサイクルよりも長いパルス幅を持つUDパルスを生成することが可能であり、次いで、遅延ライン960は立ち上りエッジを遅延させて、微調整パルス信号を生成する事が出来る。
制御ブロック962はUDパルスと調整済みデューティサイクル信号とに応じて遅延制御信号を生成する事が出来る。この遅延制御信号は、好適にはマルチビット信号であることが望ましい。
デューティサイクルリミッタ964は、Vin、入力電流(lin)、入力電力(Pin)、入力エネルギ(Qin)およびインダクタ電流(IL)などの、スイッチングレギュレータの電気的特性に応じて出力側へのエネルギの移動を制限することが可能である。デューティサイクルリミッタ964はデューティサイクルを制御して、エネルギの移動を出力側に制限する事が出来る。デューティサイクルリミッタ964はデジタルコントローラ950内のどこにでも設けることが可能である。1つの態様では、デューティサイクルリミッタ964は、調整済みデューティサイクル信号などのマルチビット信号で作動可能となる。別の態様では、デューティサイクルリミッタ964は、微調整パルス信号などのパルス信号で作動する事が出来る。
図31(a)は、公称デューティサイクル信号(Up*とDown*)を生成するためのデューティサイクル推定装置970の態様を示す図である。スイッチングレギュレータを動作させるための最新のデューティサイクルは、公称デューティサイクル信号から生成される。デューティサイクル推定装置970は、公称デューティサイクルを決定する1以上のモードを含む事が出来る。
モード1の推定装置972は、最新のデューティサイクルと前回までのデューティサイクル値のオンタイム(アップタイム)に応じて公称デューティサイクル信号を決定する事が出来る。モード1の推定装置972は、最小2乗平均法や3次スプライン法などの任意の推定方法を最新のデューティサイクルと前回までのデューティサイクル値とへ適用して、公称デューティサイクルを決定する事が出来る。1つの態様では、モード1の推定装置は、遅延制御とUDパルスとを評価してオンタイムを決定する事が出来る。所定量の最新のデューティサイクル値と前回までのデューティサイクル値とを用いて公称デューティサイクルを推定してもよい。
モード2の推定装置974は誤差信号に応じて公称デューティサイクル信号を決定する事が出来る。モード2の推定装置974は、スイッチングレギュレータのスイッチング時間よりも大きい任意の量などのいくつかのサイクルにわたる誤差の数学関数を決定する事が出来る。任意の種類の数学関数として、移動平均、平均および加重平均を利用する事が出来る。誤差の数学関数を1以上の基準と比較する事が出来る。次いで、上記比較に基づいて、Up*の増減を行ったり、一定に保持したりすることが可能となる。
図31(b)は例示のモード2の推定装置1000を示す図である。アキュムレータ1002は、スイッチングレギュレータのスイッチング時間の1000倍にほぼ等しい時間にわたって誤差の移動平均値を計算する事が出来る。1以上のコンパレータ1004はアキュムレータ1002の出力を2つの基準(X1とX2)と比較する事が出来る。これら2つの基準は基準ジェネレータ1006により生成する事が出来る。カウントコントローラ1008は、コンパレータ1004の出力に基づいて公称デューティサイクルのカウントを制御する事が出来る。例えば、移動平均がX1よりも大きければ、カウントコントローラ1008は1ステップ分だけUp*カウントを減らす事が出来る。移動平均がX2未満であれば、カウントコントローラ1008は、1ステップ分だけUp*カウントを増やす事が出来る。移動平均がX1未満でかつX2よりも大きければ、カウントコントローラ1008はUp*カウントを変えないまま保持する事が出来る。
長時間にわたる誤差の数学関数を計算することにより、公称デューティサイクルの緩慢で正確な推定値を得る事が出来る。さらに、スイッチングレギュレータの調整済出力を制御するための制御ループの伝達関数により単一ゼロを減らすことが可能であり、それによって、デジタルコントローラと関連する位相シフトの減少を図る事が出来る。減少した位相シフトを用いて、制御ループの位相マージンを増やし、ループ交差周波数を上げ、増加した位相マージンと上昇したループ交差周波数との組み合わせを増やす事が出来る。モード2の推定装置974が一定のUp*値を生成する時間中、制御ループは単一ゼロまで減少する。
モードセレクタ976は、モード選択基準に基づいてデューティサイクル推定装置970のモード間で選択を行う事が出来る。1つの態様では、モードセレクタ976は、Up* 1とUp* priorとの差に基づいて、以下のようにUp* 1とUp* 2の間で選択を行う事が出来る。
UP* 1は、モード1の推定装置972により生成されたup値であり、UP* 2はモード2の推定装置974により生成されたアップ値である。Up* priorは前回のサイクルのUp*値であり、T1は1MHzのスイッチング周波数に対してほぼ5ナノ秒としてもよい。
Up* 1をUp* priorの移動平均と比較したり、Up* 1の移動平均をUp* priorと比較したりするなどの任意のモード選択基準を用いる事が出来る。また、T1用として任意の値を選択してもよい。
図32はスイッチングレギュレータ用デューティサイクルを決定する動作の態様を示す図である。ステップ980で、前回までのデューティサイクルに応じて第1のモードで公称デューティサイクルを決定する。ステップ982で、累積誤差に応じて第2のモードで公称デューティサイクルを決定する。ステップ984で、2つのモード間での選択を行い、公称デューティサイクルを計算する。ステップ986で、計算済みデューティサイクルの変化率などのモード選択基準に基づいて選択を行う。
エネルギ節約型不連続モード:図33は、デジタルコントローラ1050の電力消費を制御するエネルギ節約型不連続モードを含むデジタルコントローラ1050の態様を示す図である。デジタルコントローラ1050は、本明細書を通して説明された関数の一部または全部を含むものであってもよい。
エネルギ節約型不連続モード(ESDM)コントローラ1152は、出力電圧、インダクタ電流、または出力電圧などの検知ポイントをモニタして、エネルギ節約型不連続モードへの切り替え時点を決定する事が出来る。検知ポイントでモニタされるパラメータは、低い出力電力やインダクタ内の不連続電流などの出力レギュレータの電力状態を反映するものであってもよい。ESDMコントローラは、例えば、出力電流が所定の振幅未満になったとき、または、出力インダクタの中を流れる電流が不連続になったときにエネルギ節約型不連続モードへの切り替えを行う事が出来る。ESDMコントローラ1152は、デジタルコントローラ1150の制御機能の一部への電力の流れを好適に制御する。エネルギ節約型不連続モード中に、PWMコントローラ1154、遅延ライン1156、電圧検知用コンパレータ1158などのデジタルコントローラ1050内の制御機能をシャットダウンして電力消費を低減する事が出来る。
図34(a)は出力レギュレータのスイッチングモード間での遷移を制御するデジタルコントローラ1100の態様を示す図である。詳細には、デジタルコントローラ1100は、連続電流モード(CCM)動作と不連続電流モード(DCM)動作との切り替えを制御する事が出来る。図34(b)はDCM動作と関連する波形を示す図である。第1の波形(Vout)1110は出力レギュレータの調整済出力電圧を示す。第2の波形は、出力レギュレータのインダクタ電流(IL)1112を示す。DCM中、調整済出力電圧1110とインダクタ電流1112とは通電段階、フリーホイーリング段階、不連続段階の3つの段階で作動する。通電段階中、入力源からのエネルギは、出力フィルタへ送られ、インダクタ電流1112を生じさせて、調整済出力電圧1110の上昇を引き起こす調整済出力(負荷)へのエネルギの移動をランプアップする。フリーホイーリング段階中、インダクタに蓄積されたエネルギは調整済出力へ移動され、インダクタ電流1112と調整済出力電圧1110はランプダウンする。不連続段階中、インダクタ内のエネルギの全てはすでに調整済出力ヘ移動しているため、インダクタ電流はほぼ0の状態のままであり、エネルギは、エネルギを供給する出力側キャパシタから調整済負荷へ移動される。
デジタルコントローラ1100はCCMとDCMとの間の切り替え時点を決定する1以上のコンパレータ1102を含むものであってもよい。1つの態様では、コンパレータ1102は調整済出力電圧1110とインダクタ電流1112とを基準レベルと比較して、CCMとDCM間での切り替えを制御する制御信号を生成する事が出来る。
1以上の基準ジェネレータ1104は、基準レベルを生成することが可能である。任意の種類の基準ジェネレータ1104を用いてもよい。基準ジェネレータ1104は、検知した調整済出力電圧をシフトする基準レベルV1を生成する事が出来る。このシフトされた調整済出力電圧1110との比較のために基準レベルV2を用いてDCMからCCMへの遷移を制御することも可能である。基準レベルl1を生成して、最小負荷電流などの所定の電流を反映するようにしてもよい。インダクタ電流1112を基準レベルl1と比較してインダクタ電流がl1よりも少なくなる時間の割合を決定する事が出来る。
モードコントローラ1106はコンパレータの出力に応じてスイッチングモードを制御する事が出来る。1つの態様では、モードコントローラ1106は、インダクタ電流がl1よりも少ない上記時間の割合に基づいてCCMからDCMへの切り替えを制御する事が出来る。別の態様では、モードコントローラ1106は、V1よりも大きなレベルへ上昇する検知出力電圧に基づいてCCMからDCMへの切り替えを制御する事が出来る。DCMでは、モードコントローラはオンタイムを定数にセットして、出力レギュレータのスイッチング周波数を変更することにより調整済出力の調整を行う事が出来る。
DCMからCCMへの切り替えを制御するために、デジタルコントローラ1100は、DCMへの切り替え時に、検知した調整済出力電圧を基準レベルV1よりも上へシフトする事が出来る。次いで、出力側負荷電流が増加するにつれて、検知した調整済出力電圧の波形が形状を変え、波形の一部が基準レベルV2へ向かって移動する。コンパレータ1102は、このシフトされた調整済出力電圧を基準レベルV2と比較し、シフトされた調整済出力電圧がほぼ基準レベルV2以下になる時点を示す事が出来る。モードコントローラ1106は、コンパレータ1102の出力に応じて、スイッチングモードをDCMからCCMへ切り替える事が出来る。
図35はモード切り替え制御の動作の態様を示す図である。ステップ1120で、連続電流モードで作動するスイッチングレギュレータのインダクタ電流をモニタする。ステップ1122で、インダクタ電流をIminなどの基準電流レベルと比較する。ここで、Iminは不連続電流動作が開始する前の最小出力電流である。ステップ1124を継続して、インダクタ電流がほぼ最小出力電流以下になるスイッチング時間[o1]の割合を決定する。ステップ1126で、このスイッチング時間の割合をほぼ40%などの基準割合と比較する。ステップ1128で、デューティサイクルの割合が基準割合を上回ればDCMへの切り替えを行う。ステップ1130で調整済出力電圧を検知する。ステップ1132で、検知した調整済出力電圧を第1の電圧基準値V1よりも上へシフトする。ステップ1134で、シフトされた調整済出力電圧を第2の電圧基準値V2と比較する。ステップ1136を継続して、シフトされた調整済電圧の一部がV2以下になれば、モードコントローラはモードをCCMへ切り替える。
状態情報の取得:図36は出力レギュレータ1200用のデジタルコントローラ1201の状態情報を取得する格納システム1200を示す図である。出力レギュレータ1200は、スイッチングレギュレータ、線形レギュレータ、電流レギュレータ、電圧レギュレータ、電力レギュレータを含む任意の種類のレギュレータであってもよい。出力レギュレータ1200は、負荷1208へエネルギを供給するための、入力源から調整済出力へのエネルギの変換を行う電力段1204と出力フィルタ1206とを含むものであってもよい。出力センサ1210は調整済出力を検知し、入力をデジタルコントローラ1201に与える事が出来る。
格納システム1200は、状態情報を検索する情報コントローラ1203を含むものであってもよい。情報コントローラ1203は、出力電圧、出力電流、公称デューティサイクル、調整済みデューティサイクル、パワースイッチオンタイム、パワースイッチオフタイム、入力電流、誤差電圧、遅延制御値、調整値および、デジタルコントローラ1201や出力レギュレータ1200が受信したり、処理したりした他の全てのデジタル値などの任意の状態情報を好適に取得する事が出来る。
メモリ1212は状態情報を格納する事が出来る。コンテンツアドレス可能RAMなどの任意の種類のメモリを用いる事が出来る。タイムスタンプの利用、時刻記録、情報の逐次格納およびトリガイベントに基づくサブセットの状態情報の格納を含む任意の方法で上記状態情報を時間的に編成する事が出来る。トリガイベントは、所定の閾値を上回る状態値、経過した所定の時間間隔、複数のトリガイベントの組み合わせなどの任意の種類のイベントであってもよい。上記状態情報は、わずかの量のスイッチング時間である短いインタバルおよび年月の間にわたる長いインタバルなどの任意の継続時間間隔にわたって格納されたものであってもよい。
状態情報アナライザ1214は格納済みの状態情報を分析する事が出来る。状態情報アナライザ1214は格納済みの状態情報を評価して、通常の作動範囲からの変動、構成要素の信頼性推定値および構成要素の保守管理の必要性などの、システムおよび構成要素の作動条件を決定する事が出来る。所定時に、ランダムにおよび進行ベースで、格納済み状態情報の評価を行う事が出来る。状態情報アナライザ1214は、1以上の出力レギュレータの状態を評価するために使用される別個のシステムの場合と同様、格納システム1202と永久に接続したり、あるいは、間欠的に接続したりすることが可能である。
本発明のいくつかの実施形態について説明した。しかしながら、本発明の精神と範囲から逸脱することなく様々な変更を行うことも可能であることを理解されたい。したがって、他の実施形態も以下の特許請求の範囲に属するものとなる。
Claims (10)
- 調整済出力を有する出力レギュレータを制御する制御システムであって、
デジタル検知信号を生成して、少なくとも3つの基準範囲のどの範囲に前記調整済出力が含まれるかを示す出力センサであって、前記少なくとも3つの基準範囲の個々の範囲が前記調整済出力の複数の可能な値を含む出力センサと、
前記デジタル検知信号に応動して、前記調整済出力を制御する駆動信号を生成するデジタルコントローラと
を備える、制御システム。 - オーバーラップする範囲と連続する範囲とから成るグループから前記基準範囲を選択する、請求項1に記載の制御システム。
- 前記デジタルコントローラが、電力段を制御するデューティサイクル推定値をさらに生成し、前記駆動信号が前記デューティサイクル推定値に基づく、請求項1に記載の制御システム。
- 前記デジタルコントローラが前記デューティサイクル推定値を調整する遅延ラインをさらに有し、前記遅延ラインが前記デューティサイクル推定値に対応する入力パルス信号と、選択信号とを受け取る、請求項3に記載の制御システム。
- 前記出力レギュレータの状態情報を取得する格納システムをさらに備え、
前記格納システムが、
デジタル形式である前記状態情報を取得する前記出力レギュレータと交信する情報コントローラと、
前記状態情報を格納し、前記情報コントローラと交信するメモリと
を備える、請求項1に記載の制御システム。 - 前記デジタルコントローラが、電圧モードと電流モードとから成るグループから選択される動作モードをさらに備える、請求項1に記載の制御システム。
- 前記デューティサイクル推定値に応じて駆動信号を生成するデューティサイクル生成装置を更に備え、
前記デューティサイクル生成装置は、クロック周期を有するクロック信号に応動して、前記クロック周期のほぼ整数倍となるパルス幅を有する駆動信号を生成するカウンタを含む
請求項3に記載の制御システム。 - 前記カウンタは、前記デューティサイクル推定値に対応するデジタルデューティサイクル信号を受け取るカウンタ制限入力値を含み、
前記デジタルデューティサイクル信号はクロック周期の量をセットしてカウントを行い、それによって前記パルス幅が、前記クロック周期に前記デジタルデューティサイクル信号を乗じた値にほぼ等しくなるように為す
請求項7に記載の制御システム。 - 前記出力電圧と出力電流とを備えるグループから前記調整済出力が選択される請求項1に記載の制御システム。
- 調整済出力を有する出力レギュレータを制御する制御システムであって、
デジタル検知信号を生成して、少なくとも3つの基準範囲のどの範囲に前記調整済出力が含まれるかを示す出力センサであって、前記少なくとも3つの基準範囲の個々の範囲が前記調整済出力の複数の可能な値を含む出力センサと、
前記デジタル検知信号に応動して、駆動信号のデューティサイクルを推定するデューティサイクル推定値を生成するデジタルコントローラであって、前記駆動信号は電力段を制御し、それによって前記調整済出力を調整するように為すデジタルコントローラと、
前記デューティサイクル推定値に応じて駆動信号を生成するデューティサイクル生成装置であって、
クロック周期を有するクロック信号に応動して、前記クロック周期のほぼ整数倍となるパルス幅を有する駆動信号を生成するカウンタであり、前記デューティサイクル推定値に対応するデジタルデューティサイクル信号を受け取るカウンタ制限入力値を含むカウンタであって、前記デジタルデューティサイクル信号はクロック周期の量をセットしてカウントを行い、それによって前記パルス幅が、前記クロック周期に前記デジタルデューティサイクル信号を乗じた値にほぼ等しくなるように為すカウンタを含むデューティサイクル生成装置と、
前記デューティサイクル推定値と、前記クロック周期に対応する量子化誤差を表す選択信号とに基づいて前記駆動信号の前記パルス幅の微調整を行う遅延ラインと、
前記駆動信号と、前記デジタルデューティサイクル信号とに応じて遅延制御信号を生成する制御ブロックと、
を備える、制御システム。
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