JP5365136B2 - 電力変換装置の駆動装置 - Google Patents
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Description
本発明は電力変換装置の駆動装置に関し、特に、電源変換装置として共振または擬似共振を行い共振動作開始時および共振動作時のスイッチング素子の駆動方法に適用して好適なものである。
電力変換装置としては、共振または疑似共振を行なうスイッチング電源あるいはインバータなどがある。例えばスイッチング電源の駆動装置では、共振動作または擬似共振動作を行わせながらスイッチング制御することで、スイッチング素子の損失を減らす方法がある。すなわち、共振動作では、ＬＣ共振によってスイッチング素子の電流または電圧がゼロとなる状態を間欠的に作り出し、このスイッチング素子の電流または電圧がゼロとなった時にスイッチング素子をオンおよびオフさせることで、スイッチング素子の損失をゼロとすることができる。また、擬似共振動作では、スイッチング素子の電流または電圧がゼロとなった時にスイッチング素子をオンさせることで、スイッチング素子のオン時の損失をゼロとすることができる（特許文献１）。
図１０は、共振動作を実現するスイッチング電源の概略構成を示すブロック図である。
図１０において、スイッチング電源には、スイッチング素子Ｑ１、Ｑ２が設けられ、スイッチング素子Ｑ１、Ｑ２は互いに直列接続されるとともに、スイッチング素子Ｑ１には、コンデンサＣとリアクトルＬからなるＬＣ直列共振回路が並列接続されている。なお、スイッチング素子Ｑ１、Ｑ２としては、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やパワーＭＯＳＦＥＴなどの絶縁ゲート型パワーデバイスを用いることができる。
図１０において、スイッチング電源には、スイッチング素子Ｑ１、Ｑ２が設けられ、スイッチング素子Ｑ１、Ｑ２は互いに直列接続されるとともに、スイッチング素子Ｑ１には、コンデンサＣとリアクトルＬからなるＬＣ直列共振回路が並列接続されている。なお、スイッチング素子Ｑ１、Ｑ２としては、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やパワーＭＯＳＦＥＴなどの絶縁ゲート型パワーデバイスを用いることができる。
そして、スイッチング素子Ｑ１、Ｑ２のゲートには、ドライバ回路５、４をそれぞれ介して駆動制御部３に接続されている。ここで、駆動制御部３には、スイッチング素子Ｑ１のドレイン電流Ｉｄまたはドレイン電圧Ｖｄｓがゼロかどうかを検知する入力検知部１が接続されるとともに、ＬＣ直列共振回路の共振動作を開始させるトリガー信号を出力するトリガー出力部２が接続されている。
そして、トリガー出力部２からトリガー信号が出力されると、スイッチング素子Ｑ１がオンしてスイッチング電源が起動する。このとき、スイッチング素子Ｑ２はオフのままであり、スイッチング素子Ｑ１を介してＬＣ直列共振回路に電流が流れることで、ＬＣ直列共振回路が共振動作を開始する。
そして、ＬＣ直列共振回路が共振動作すると、入力検知部１はスイッチング素子Ｑ１のドレイン電流Ｉｄおよびドレイン電圧Ｖｄｓを検知し、その検知結果を駆動制御部３に出力する。そして、駆動制御部３は、スイッチング素子Ｑ１のドレイン電流Ｉｄまたはドレイン電圧Ｖｄｓがゼロとなるタイミングを検出してスイッチング素子Ｑ１をオンおよびオフさせることで、スイッチング素子Ｑ１の損失をゼロとしながら、スイッチング素子Ｑ１をスイッチング制御することができる。
そして、ＬＣ直列共振回路が共振動作すると、入力検知部１はスイッチング素子Ｑ１のドレイン電流Ｉｄおよびドレイン電圧Ｖｄｓを検知し、その検知結果を駆動制御部３に出力する。そして、駆動制御部３は、スイッチング素子Ｑ１のドレイン電流Ｉｄまたはドレイン電圧Ｖｄｓがゼロとなるタイミングを検出してスイッチング素子Ｑ１をオンおよびオフさせることで、スイッチング素子Ｑ１の損失をゼロとしながら、スイッチング素子Ｑ１をスイッチング制御することができる。
図１１は、従来のスイッチング電源の駆動装置の概略構成の一例を示すブロック図である。
図１１において、ドライバ回路１１１には、前段ドライバ１１２およびメインドライバ１１３が設けられている。なお、ドライバ回路１１１は、図１０のドライバ回路５として用いることができる。
図１１において、ドライバ回路１１１には、前段ドライバ１１２およびメインドライバ１１３が設けられている。なお、ドライバ回路１１１は、図１０のドライバ回路５として用いることができる。
そして、前段ドライバ１１２には、論理反転回路Ｌ４１が設けられるとともに、メインドライバ１１３には、バッファＬ４２、ＰチャンネルトランジスタＭＰ４１およびＮチャンネルトランジスタＭＮ４１が設けられている。なお、ＰチャンネルトランジスタＭＰ４１の並列数ｍｐは、例えば１０００とすることができる。そして、ＰチャンネルトランジスタＭＰ４１およびＮチャンネルトランジスタＭＮ４１は直列接続され、論理反転回路Ｌ４１の出力端子はバッファＬ４２を介してＰチャンネルトランジスタＭＰ４１およびＮチャンネルトランジスタＭＮ４１のゲートに接続されている。また、論理反転回路Ｌ４１の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ４１およびＮチャンネルトランジスタＭＮ４１の接続点はスイッチング素子駆動端子Ｔ２に接続されている。
図１２は、図１１のスイッチング電源の駆動装置の各部の信号波形を示す図である。
図１２において、共振動作開始時Ｒ１では、図１０のトリガー出力部２からトリガー信号Ｓ３が出力され、トリガー信号Ｓ３がロウレベルからハイレベルに変化する（ｔ１）。そして、トリガー出力部２からトリガー信号Ｓ３が出力されると、駆動信号Ｓ１が駆動制御部３からドライバ回路１１１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する。そして、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化すると、その電位が論理反転回路Ｌ４１およびバッファＬ４２を介してＰチャンネルトランジスタＭＰ４１およびＮチャンネルトランジスタＭＮ４１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４１がオンするとともに、ＮチャンネルトランジスタＭＮ４１がオフすることで、ＰチャンネルトランジスタＭＰ４１の駆動能力に応じてスイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行する（ｔ１〜ｔ３）。
図１２において、共振動作開始時Ｒ１では、図１０のトリガー出力部２からトリガー信号Ｓ３が出力され、トリガー信号Ｓ３がロウレベルからハイレベルに変化する（ｔ１）。そして、トリガー出力部２からトリガー信号Ｓ３が出力されると、駆動信号Ｓ１が駆動制御部３からドライバ回路１１１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する。そして、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化すると、その電位が論理反転回路Ｌ４１およびバッファＬ４２を介してＰチャンネルトランジスタＭＰ４１およびＮチャンネルトランジスタＭＮ４１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４１がオンするとともに、ＮチャンネルトランジスタＭＮ４１がオフすることで、ＰチャンネルトランジスタＭＰ４１の駆動能力に応じてスイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行する（ｔ１〜ｔ３）。
そして、スイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行すると、図１０のスイッチング素子Ｑ１のドレイン電圧Ｖｄｓはハイレベルからロウレベルに徐々に移行するとともに（ｔ２〜ｔ３）、スイッチング素子Ｑ１のドレイン電流Ｉｄは徐々に増加する（ｔ２〜ｔ５）。
次に、トリガー信号Ｓ３がハイレベルからロウレベルに変化すると（ｔ４）、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化する。そして、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化すると、その電位が論理反転回路Ｌ４１およびバッファＬ４２を介してＰチャンネルトランジスタＭＰ４１およびＮチャンネルトランジスタＭＮ４１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４１がオフするとともに、ＮチャンネルトランジスタＭＮ４１がオンすることで、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行する（ｔ４〜ｔ５）。
次に、トリガー信号Ｓ３がハイレベルからロウレベルに変化すると（ｔ４）、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化する。そして、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化すると、その電位が論理反転回路Ｌ４１およびバッファＬ４２を介してＰチャンネルトランジスタＭＰ４１およびＮチャンネルトランジスタＭＮ４１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４１がオフするとともに、ＮチャンネルトランジスタＭＮ４１がオンすることで、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行する（ｔ４〜ｔ５）。
そして、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行すると、図１０のスイッチング素子Ｑ１のドレイン電圧Ｖｄｓはロウレベルからハイレベルに移行するとともに（ｔ５〜ｔ６）、スイッチング素子Ｑ１のドレイン電流Ｉｄは減少する（ｔ５〜ｔ６）。
次に、共振動作時Ｒ２では、ＬＣ直列共振回路の共振動作によってスイッチング素子Ｑ１のドレイン電圧Ｖｄｓがハイレベルからロウレベルに移行する（ｔ７〜ｔ８）。そして、スイッチング素子Ｑ１のドレイン電圧Ｖｄｓは入力検知部１にて検知され、その検知信号が駆動制御部３に出力される。そして、スイッチング素子Ｑ１のドレイン電流Ｉｄまたはドレイン電圧Ｖｄｓがゼロとなるタイミングで、駆動信号Ｓ１が駆動制御部３からドライバ回路１１１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する（ｔ８）。
次に、共振動作時Ｒ２では、ＬＣ直列共振回路の共振動作によってスイッチング素子Ｑ１のドレイン電圧Ｖｄｓがハイレベルからロウレベルに移行する（ｔ７〜ｔ８）。そして、スイッチング素子Ｑ１のドレイン電圧Ｖｄｓは入力検知部１にて検知され、その検知信号が駆動制御部３に出力される。そして、スイッチング素子Ｑ１のドレイン電流Ｉｄまたはドレイン電圧Ｖｄｓがゼロとなるタイミングで、駆動信号Ｓ１が駆動制御部３からドライバ回路１１１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する（ｔ８）。
そして、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化すると、その電位が論理反転回路Ｌ４１およびバッファＬ４２を介してＰチャンネルトランジスタＭＰ４１およびＮチャンネルトランジスタＭＮ４１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４１がオンするとともに、ＮチャンネルトランジスタＭＮ４１がオフすることで、ＰチャンネルトランジスタＭＰ４１の駆動能力に応じてスイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行する（ｔ８〜ｔ９）。
そして、スイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行すると、スイッチング素子Ｑ１のドレイン電流Ｉｄは徐々に増加する（ｔ８〜ｔ１１）。ここで、ＰチャンネルトランジスタＭＰ４１の駆動能力が低く、スイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに移行するまでの時間が長くなると、スイッチング素子Ｑ１のドレイン電圧Ｖｄｓがゼロでない時にスイッチングが行われ、スイッチングロスＮ１が増加する。
次に、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化すると（ｔ１０）、その電位が論理反転回路Ｌ４１およびバッファＬ４２を介してＰチャンネルトランジスタＭＰ４１およびＮチャンネルトランジスタＭＮ４１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４１がオフするとともに、ＮチャンネルトランジスタＭＮ４１がオンすることで、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行する（ｔ１０〜ｔ１１）。
そして、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行すると、図１０のスイッチング素子Ｑ１のドレイン電圧Ｖｄｓはロウレベルからハイレベルに移行するとともに（ｔ１１）、スイッチング素子Ｑ１のドレイン電流Ｉｄは減少する（ｔ１１）。
図１３は、従来のスイッチング電源の駆動装置の概略構成のその他の例を示すブロック図である。
図１３は、従来のスイッチング電源の駆動装置の概略構成のその他の例を示すブロック図である。
図１３において、ドライバ回路１２１には、前段ドライバ１２２およびメインドライバ１２３が設けられている。なお、ドライバ回路１２１は、図１０のドライバ回路５として用いることができる。
そして、前段ドライバ１２２には、論理反転回路Ｌ４３が設けられるとともに、メインドライバ１２３には、バッファＬ４４、ＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２が設けられている。なお、ＰチャンネルトランジスタＭＰ４２の並列数ｍｐは、例えば４０００とすることができる。そして、ＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２は直列接続され、論理反転回路Ｌ４３の出力端子はバッファＬ４４を介してＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２のゲートに接続されている。また、論理反転回路Ｌ４３の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２の接続点はスイッチング素子駆動端子Ｔ２に接続されている。
そして、前段ドライバ１２２には、論理反転回路Ｌ４３が設けられるとともに、メインドライバ１２３には、バッファＬ４４、ＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２が設けられている。なお、ＰチャンネルトランジスタＭＰ４２の並列数ｍｐは、例えば４０００とすることができる。そして、ＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２は直列接続され、論理反転回路Ｌ４３の出力端子はバッファＬ４４を介してＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２のゲートに接続されている。また、論理反転回路Ｌ４３の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２の接続点はスイッチング素子駆動端子Ｔ２に接続されている。
図１４は、図１３のスイッチング電源の駆動装置の各部の信号波形を示す図である。
図１４において、共振動作開始時Ｒ１では、図１０のトリガー出力部２からトリガー信号Ｓ３が出力され、トリガー信号Ｓ３がロウレベルからハイレベルに変化する（ｔ１）。そして、トリガー出力部２からトリガー信号Ｓ３が出力されると、駆動信号Ｓ１が駆動制御部３からドライバ回路１２１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する。そして、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化すると、その電位が論理反転回路Ｌ４３およびバッファＬ４４を介してＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４２がオンするとともに、ＮチャンネルトランジスタＭＮ４２がオフすることで、ＰチャンネルトランジスタＭＰ４２の駆動能力に応じてスイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行する（ｔ１〜ｔ２）。
図１４において、共振動作開始時Ｒ１では、図１０のトリガー出力部２からトリガー信号Ｓ３が出力され、トリガー信号Ｓ３がロウレベルからハイレベルに変化する（ｔ１）。そして、トリガー出力部２からトリガー信号Ｓ３が出力されると、駆動信号Ｓ１が駆動制御部３からドライバ回路１２１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する。そして、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化すると、その電位が論理反転回路Ｌ４３およびバッファＬ４４を介してＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４２がオンするとともに、ＮチャンネルトランジスタＭＮ４２がオフすることで、ＰチャンネルトランジスタＭＰ４２の駆動能力に応じてスイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行する（ｔ１〜ｔ２）。
そして、スイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行すると、図１０のスイッチング素子Ｑ１のドレイン電圧Ｖｄｓはハイレベルからロウレベルに徐々に移行するとともに（ｔ２〜ｔ３）、スイッチング素子Ｑ１のドレイン電流Ｉｄは徐々に増加する（ｔ２〜ｔ５）。ここで、ＰチャンネルトランジスタＭＰ４２の駆動能力が高く、スイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに移行するまでの時間が短くなると、スイッチング素子Ｑ１のドレイン電流Ｉのピークが大きくなり、スイッチングノイズＮ２が増加する。
次に、トリガー信号Ｓ３がハイレベルからロウレベルに変化すると（ｔ４）、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化する。そして、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化すると、その電位が論理反転回路Ｌ４３およびバッファＬ４４を介してＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４２がオフするとともに、ＮチャンネルトランジスタＭＮ４２がオンすることで、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行する（ｔ４〜ｔ５）。
そして、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行すると、図１０のスイッチング素子Ｑ１のドレイン電圧Ｖｄｓはロウレベルからハイレベルに移行するとともに（ｔ５〜ｔ６）、スイッチング素子Ｑ１のドレイン電流Ｉｄは減少する（ｔ５〜ｔ６）。
次に、共振動作時Ｒ２では、ＬＣ直列共振回路の共振動作によってスイッチング素子Ｑ１のドレイン電圧Ｖｄｓがハイレベルからロウレベルに移行する（ｔ７〜ｔ８）。そして、スイッチング素子Ｑ１のドレイン電圧Ｖｄｓは入力検知部１にて検知され、その検知信号が駆動制御部３に出力される。そして、スイッチング素子Ｑ１のドレイン電流Ｉｄまたはドレイン電圧Ｖｄｓがゼロとなるタイミングで、駆動信号Ｓ１が駆動制御部３からドライバ回路１２１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する（ｔ８）。
次に、共振動作時Ｒ２では、ＬＣ直列共振回路の共振動作によってスイッチング素子Ｑ１のドレイン電圧Ｖｄｓがハイレベルからロウレベルに移行する（ｔ７〜ｔ８）。そして、スイッチング素子Ｑ１のドレイン電圧Ｖｄｓは入力検知部１にて検知され、その検知信号が駆動制御部３に出力される。そして、スイッチング素子Ｑ１のドレイン電流Ｉｄまたはドレイン電圧Ｖｄｓがゼロとなるタイミングで、駆動信号Ｓ１が駆動制御部３からドライバ回路１２１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する（ｔ８）。
そして、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化すると、その電位が論理反転回路Ｌ４３およびバッファＬ４４を介してＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４２がオンするとともに、ＮチャンネルトランジスタＭＮ４２がオフすることで、ＰチャンネルトランジスタＭＰ４２の駆動能力に応じてスイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行する（ｔ８〜ｔ９）。
そして、スイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行すると、スイッチング素子Ｑ１のドレイン電流Ｉｄは徐々に増加する（ｔ８〜ｔ１１）。
次に、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化すると（ｔ１０）、その電位が論理反転回路Ｌ４３およびバッファＬ４４を介してＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４２がオフするとともに、ＮチャンネルトランジスタＭＮ４２がオンすることで、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行する（ｔ１０〜ｔ１１）。
次に、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化すると（ｔ１０）、その電位が論理反転回路Ｌ４３およびバッファＬ４４を介してＰチャンネルトランジスタＭＰ４２およびＮチャンネルトランジスタＭＮ４２のゲートに伝えられ、ＰチャンネルトランジスタＭＰ４２がオフするとともに、ＮチャンネルトランジスタＭＮ４２がオンすることで、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行する（ｔ１０〜ｔ１１）。
そして、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行すると、図１０のスイッチング素子Ｑ１のドレイン電圧Ｖｄｓはロウレベルからハイレベルに移行するとともに（ｔ１１）、スイッチング素子Ｑ１のドレイン電流Ｉｄは減少する（ｔ１１）。
特開２００２−２０９３８１号公報
しかしながら、従来のスイッチング電源の駆動装置では、図１１に示すように、ＰチャンネルトランジスタＭＰ４１の駆動能力を低くすると、共振動作開始時Ｒ１におけるスイッチングノイズＮ２を小さくすることができるが、共振動作時Ｒ２におけるスイッチングロスＮ１が増加する。
一方、図１３に示すように、ＰチャンネルトランジスタＭＰ４２の駆動能力を高くすると、共振動作時Ｒ２におけるスイッチングロスＮ１を小さくすることができるが、共振動作開始時Ｒ１におけるスイッチングノイズＮ２が増加する。
一方、図１３に示すように、ＰチャンネルトランジスタＭＰ４２の駆動能力を高くすると、共振動作時Ｒ２におけるスイッチングロスＮ１を小さくすることができるが、共振動作開始時Ｒ１におけるスイッチングノイズＮ２が増加する。
このため、従来のスイッチング電源の駆動装置では、共振動作開始時Ｒ１におけるスイッチングノイズＮ２および共振動作時Ｒ２におけるスイッチングロスＮ１の双方を低下させることができないという問題があった。
そこで、本発明の目的は、共振動作開始時におけるスイッチングノイズおよび共振動作時におけるスイッチングロスの双方を低下させることが可能な電力変換装置の駆動装置を提供することである。
そこで、本発明の目的は、共振動作開始時におけるスイッチングノイズおよび共振動作時におけるスイッチングロスの双方を低下させることが可能な電力変換装置の駆動装置を提供することである。
上述した課題を解決するために、請求項１記載の電力変換装置の駆動装置によれば、電力変換装置に設けられたスイッチング素子を駆動する駆動回路と、前記電力変換装置の共振動作開始時よりも共振動作時の方が高くなるように、前記スイッチング素子をオンさせる時の前記駆動回路の駆動能力を制御する駆動能力制御回路とを備えることを特徴とする。
また、請求項２記載の電力変換装置の駆動装置によれば、前記駆動回路は、前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、前記メインドライバに並列接続されたサブドライバとを備え、前記駆動能力制御回路は、前記共振動作時に前記サブドライバを動作させ、前記共振動作開始時に前記サブドライバの動作を停止させることを特徴とする。
また、請求項３記載の電力変換装置の駆動装置によれば、前記駆動回路は、前記スイッチング素子をカレントミラー動作にて駆動するカレントミラー回路を備えることを特徴とする。
また、請求項４記載の電力変換装置の駆動装置によれば、前記駆動回路は、前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、前記メインドライバの出力側にコンデンサを並列接続するサブドライバとを備え、前記駆動能力制御回路は、前記共振動作時に前記メインドライバの出力側から前記コンデンサを切り離し、前記共振動作開始時に前記メインドライバの出力側に前記コンデンサを接続することを特徴とする。
また、請求項４記載の電力変換装置の駆動装置によれば、前記駆動回路は、前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、前記メインドライバの出力側にコンデンサを並列接続するサブドライバとを備え、前記駆動能力制御回路は、前記共振動作時に前記メインドライバの出力側から前記コンデンサを切り離し、前記共振動作開始時に前記メインドライバの出力側に前記コンデンサを接続することを特徴とする。
また、請求項５記載の電力変換装置の駆動装置によれば、前記駆動回路は、前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、前記メインドライバの制御入力側にコンデンサを並列接続するサブドライバとを備え、前記駆動能力制御回路は、前記共振動作時に前記メインドライバの制御入力側から前記コンデンサを切り離し、前記共振動作開始時に前記メインドライバの制御入力側に前記コンデンサを接続することを特徴とする。
また、請求項６記載の電力変換装置の駆動装置によれば、前記駆動回路は、前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、前記メインドライバの出力側に抵抗を直列接続するサブドライバとを備え、前記駆動能力制
御回路は、前記共振動作時に前記抵抗を短絡し、前記共振動作開始時に前記抵抗の短絡を解除することを特徴とする。
御回路は、前記共振動作時に前記抵抗を短絡し、前記共振動作開始時に前記抵抗の短絡を解除することを特徴とする。
また、請求項７記載の電力変換装置の駆動装置によれば、前記駆動回路は、前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、前記メインドライバの制御入力側の電圧を切り替えるサブドライバとを備え、前記駆動能力制御回路は、前記電力変換装置の共振動作開始時よりも共振動作時の方が前記メインドライバの制御入力側の電圧が高くなるように切り替え制御することを特徴とする。
また、請求項８記載の電力変換装置の駆動装置によれば、前記駆動回路は、前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、前記メインドライバの出力側の電圧を切り替えるサブドライバとを備え、前記駆動能力制御回路は、前記電力変換装置の共振動作開始時よりも共振動作時の方が前記メインドライバの出力側の電圧が高くなるように切り替え制御することを特徴とする。
以上説明したように、本発明によれば、電力変換装置の共振動作開始時よりも共振動作時の方が高くなるように、スイッチング素子をオンさせる時の駆動回路の駆動能力を制御することで、共振動作開始時におけるスイッチングノイズおよび共振動作時におけるスイッチングロスの双方を低下させることができ、共振動作開始時におけるノイズの低減と共振動作時における低消費電力化の両立を図ることができる。
電力変換装置としては、共振または疑似共振を行なうスイッチング電源あるいはインバータなどがある。
以下、本発明の実施形態に係る電力変換装置の駆動装置について図面を参照しながら説明する。
図１は、本発明をスイッチング電源の駆動装置に適用した場合の第１実施形態の概略構成を示すブロック図である。
以下、本発明の実施形態に係る電力変換装置の駆動装置について図面を参照しながら説明する。
図１は、本発明をスイッチング電源の駆動装置に適用した場合の第１実施形態の概略構成を示すブロック図である。
図１において、ドライバ回路１１には、前段ドライバ１２、メインドライバ１３およびサブドライバ１４が設けられている。なお、ドライバ回路１１は、図１０のドライバ回路５として用いることができる。
そして、図１０のスイッチング素子Ｑ１を駆動するメインドライバ１３およびサブドライバ１４は並列接続され、メインドライバ１３とサブドライバ１４との接続点はスイッチング素子駆動端子Ｔ２に接続されている。また、前段ドライバ１２には、駆動信号Ｓ１を入力する駆動信号入力端子Ｔ１およびトリガー信号Ｓ３を入力するトリガー信号入力端子Ｔ３が接続されている。そして、前段ドライバ１２は、図１０のスイッチング電源の共振動作開始時よりも共振動作時の方が高くなるように、スイッチング素子Ｑ１をオンさせる時のドライバ回路１１の駆動能力を制御することができる。
そして、図１０のスイッチング素子Ｑ１を駆動するメインドライバ１３およびサブドライバ１４は並列接続され、メインドライバ１３とサブドライバ１４との接続点はスイッチング素子駆動端子Ｔ２に接続されている。また、前段ドライバ１２には、駆動信号Ｓ１を入力する駆動信号入力端子Ｔ１およびトリガー信号Ｓ３を入力するトリガー信号入力端子Ｔ３が接続されている。そして、前段ドライバ１２は、図１０のスイッチング電源の共振動作開始時よりも共振動作時の方が高くなるように、スイッチング素子Ｑ１をオンさせる時のドライバ回路１１の駆動能力を制御することができる。
そして、駆動信号Ｓ１およびトリガー信号Ｓ３が前段ドライバ１２に入力されると、前段ドライバ１２は、サブドライバ１４の動作を停止させながらメインドライバ１３を動作させることにより、スイッチング素子Ｑ１をオンさせ、図１０のスイッチング電源の共振動作を開始させる。そして、図１０のスイッチング電源の共振動作が開始した状態で、駆動信号Ｓ１が前段ドライバ１２に入力されると、前段ドライバ１２は、メインドライバ１３およびサブドライバ１４の双方を動作させることにより、スイッチング素子Ｑ１をオンさせ、図１０のスイッチング電源の共振動作を継続させる。
これにより、図１０のスイッチング電源の共振動作開始時よりも共振動作時の方が高くなるように、スイッチング素子Ｑ１をオンさせる時のドライバ回路１１の駆動能力を制御することができる。このため、共振動作開始時におけるスイッチングノイズおよび共振動作時におけるスイッチングロスの双方を低下させることが可能となり、共振動作開始時におけるノイズの低減と共振動作時における低消費電力化の両立を図ることができる。
図２は、本発明の第２実施形態に係るスイッチング電源の駆動装置の概略構成を示すブロック図である。
図２において、ドライバ回路２１には、前段ドライバ２２、メインドライバ２３およびサブドライバ２４が設けられている。なお、ドライバ回路２１は、図１０のドライバ回路５として用いることができる。
図２において、ドライバ回路２１には、前段ドライバ２２、メインドライバ２３およびサブドライバ２４が設けられている。なお、ドライバ回路２１は、図１０のドライバ回路５として用いることができる。
そして、前段ドライバ２２には、論理反転回路Ｌ１および論理和回路Ｌ２が設けられるとともに、メインドライバ２３には、バッファＬ３、ＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１が設けられている。また、サブドライバ２４には、バッファＬ４およびＰチャンネルトランジスタＭＰ２が設けられている。
なお、ＰチャンネルトランジスタＭＰ１の並列数ｍｐは、例えば１０００、ＰチャンネルトランジスタＭＰ２の並列数ｍｐは、例えば３０００とすることができる。そして、ＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１は直列接続されるとともに、ＰチャンネルトランジスタＭＰ１にはＰチャンネルトランジスタＭＰ２が並列接続されている。また、論理反転回路Ｌ１の出力端子は、バッファＬ３を介してＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１のゲートに接続されている。
なお、ＰチャンネルトランジスタＭＰ１の並列数ｍｐは、例えば１０００、ＰチャンネルトランジスタＭＰ２の並列数ｍｐは、例えば３０００とすることができる。そして、ＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１は直列接続されるとともに、ＰチャンネルトランジスタＭＰ１にはＰチャンネルトランジスタＭＰ２が並列接続されている。また、論理反転回路Ｌ１の出力端子は、バッファＬ３を介してＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１のゲートに接続されている。
また、論理反転回路Ｌ１の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１の接続点はスイッチング素子駆動端子Ｔ２に接続されている。また、論理和回路Ｌ２の一方の入力端子は論理反転回路Ｌ１の出力端子に接続され、論理和回路Ｌ２の他方の入力端子はトリガー信号入力端子Ｔ３に接続され、論理和回路Ｌ２の出力端子は、バッファＬ４を介してＰチャンネルトランジスタＭＰ２のゲートに接続されている。
図３は、図２のスイッチング電源の駆動装置の各部の信号波形を示す図である。
図３において、共振動作開始時Ｒ１では、図１０のトリガー出力部２からトリガー信号Ｓ３が出力され、トリガー信号Ｓ３がロウレベルからハイレベルに変化する（ｔ１）。そして、トリガー出力部２からトリガー信号Ｓ３が出力されると、駆動信号Ｓ１が駆動制御部３からドライバ回路２１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する。そして、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化すると、その電位が論理反転回路Ｌ１およびバッファＬ３を介してＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ１がオンするとともに、ＮチャンネルトランジスタＭＮ１がオフする。
図３において、共振動作開始時Ｒ１では、図１０のトリガー出力部２からトリガー信号Ｓ３が出力され、トリガー信号Ｓ３がロウレベルからハイレベルに変化する（ｔ１）。そして、トリガー出力部２からトリガー信号Ｓ３が出力されると、駆動信号Ｓ１が駆動制御部３からドライバ回路２１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する。そして、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化すると、その電位が論理反転回路Ｌ１およびバッファＬ３を介してＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ１がオンするとともに、ＮチャンネルトランジスタＭＮ１がオフする。
また、トリガー信号Ｓ３がロウレベルからハイレベルに変化すると、トリガー信号入力端子Ｔ３の電位がロウレベルからハイレベルに変化する。そして、トリガー信号入力端子Ｔ３の電位がロウレベルからハイレベルに変化すると、論理和回路Ｌ２の出力端子の電位はロウレベルからハイレベルに変化し、その電位がバッファＬ４を介してＰチャンネルトランジスタＭＰ２のゲートに伝えられ、ＰチャンネルトランジスタＭＰ２がオフすることで、ＰチャンネルトランジスタＭＰ１の駆動能力に応じてスイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行する（ｔ１〜ｔ３）。
そして、スイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行すると、図１０のスイッチング素子Ｑ１のドレイン電圧Ｖｄｓはハイレベルからロウレベルに徐々に移行するとともに（ｔ２〜ｔ３）、スイッチング素子Ｑ１のドレイン電流Ｉｄは徐々に増加する（ｔ２〜ｔ５）。ここで、共振動作開始時Ｒ１において、ＰチャンネルトランジスタＭＰ１をオンするとともに、ＰチャンネルトランジスタＭＰ２をオフすることで、ドライバ回路２１の駆動能力を低くすることができる。このため、スイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに移行するまでの時間を長くすることができ、スイッチング素子Ｑ１のドレイン電流Ｉのピークを小さくすることが可能となることから、図１４のスイッチングノイズＮ２を低減させることができる。
次に、トリガー信号Ｓ３がハイレベルからロウレベルに変化すると（ｔ４）、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化する。そして、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化すると、その電位が論理反転回路Ｌ１およびバッファＬ３を介してＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ１がオフするとともに、ＮチャンネルトランジスタＭＮ１がオンする。また、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化すると、ＰチャンネルトランジスタＭＰ２はオフしたままになることから、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行する（ｔ４〜ｔ５）。
そして、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行すると、図１０のスイッチング素子Ｑ１のドレイン電圧Ｖｄｓはロウレベルからハイレベルに移行するとともに（ｔ５〜ｔ６）、スイッチング素子Ｑ１のドレイン電流Ｉｄは減少する（ｔ５〜ｔ６）。
次に、共振動作時Ｒ２では、ＬＣ直列共振回路の共振動作によってスイッチング素子Ｑ１のドレイン電圧Ｖｄｓがハイレベルからロウレベルに移行する（ｔ７〜ｔ８）。そして、スイッチング素子Ｑ１のドレイン電圧Ｖｄｓは入力検知部１にて検知され、その検知信号が駆動制御部３に出力される。そして、スイッチング素子Ｑ１のドレイン電流Ｉｄまたはドレイン電圧Ｖｄｓがゼロとなるタイミングで、駆動信号Ｓ１が駆動制御部３からドライバ回路２１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する（ｔ８）。そして、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化すると、その電位が論理反転回路Ｌ１およびバッファＬ３を介してＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ１がオンするとともに、ＮチャンネルトランジスタＭＮ１がオフする。
次に、共振動作時Ｒ２では、ＬＣ直列共振回路の共振動作によってスイッチング素子Ｑ１のドレイン電圧Ｖｄｓがハイレベルからロウレベルに移行する（ｔ７〜ｔ８）。そして、スイッチング素子Ｑ１のドレイン電圧Ｖｄｓは入力検知部１にて検知され、その検知信号が駆動制御部３に出力される。そして、スイッチング素子Ｑ１のドレイン電流Ｉｄまたはドレイン電圧Ｖｄｓがゼロとなるタイミングで、駆動信号Ｓ１が駆動制御部３からドライバ回路２１に出力され、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化する（ｔ８）。そして、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化すると、その電位が論理反転回路Ｌ１およびバッファＬ３を介してＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ１がオンするとともに、ＮチャンネルトランジスタＭＮ１がオフする。
また、駆動信号入力端子Ｔ１の電位がロウレベルからハイレベルに変化すると、論理和回路Ｌ２の出力端子の電位はハイレベルからロウレベルに変化し、その電位がバッファＬ４を介してＰチャンネルトランジスタＭＰ２のゲートに伝えられ、ＰチャンネルトランジスタＭＰ２がオンすることで、ＰチャンネルトランジスタＭＰ１、ＭＰ２の駆動能力に応じてスイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行する（ｔ８〜ｔ９）。
そして、スイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに徐々に移行すると、スイッチング素子Ｑ１のドレイン電流Ｉｄは徐々に増加する（ｔ８〜ｔ１１）。ここで、共振動作時Ｒ２において、ＰチャンネルトランジスタＭＰ１、ＭＰ２の双方をオンすることで、ドライバ回路２１の駆動能力を高くすることができる。このため、スイッチング素子駆動端子Ｔ２の電位がロウレベルからハイレベルに移行するまでの時間を短くすることができ、スイッチング素子Ｑ１のドレイン電圧Ｖｄｓがゼロでない時にスイッチングが行われるのを防止することが可能となることから、図１２のスイッチングロスＮ１を低減させることができる。
次に、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化すると（ｔ１０）、その電位が論理反転回路Ｌ１およびバッファＬ３を介してＰチャンネルトランジスタＭＰ１およびＮチャンネルトランジスタＭＮ１のゲートに伝えられ、ＰチャンネルトランジスタＭＰ１がオフするとともに、ＮチャンネルトランジスタＭＮ１がオンする。また、駆動信号入力端子Ｔ１の電位がハイレベルからロウレベルに変化すると、ＰチャンネルトランジスタＭＰ２はオフすることから、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行する（ｔ１０〜ｔ１１）。
そして、スイッチング素子駆動端子Ｔ２の電位がハイレベルからロウレベルに移行すると、図１０のスイッチング素子Ｑ１のドレイン電圧Ｖｄｓはロウレベルからハイレベルに移行するとともに（ｔ１１）、スイッチング素子Ｑ１のドレイン電流Ｉｄは減少する（ｔ１１）。
これにより、共振動作開始時Ｒ１にはスイッチング素子駆動端子Ｔ２の電位の立ち上がりを緩くし、共振動作時Ｒ２にはスイッチング素子駆動端子Ｔ２の電位の立ち上がりを急峻にすることができ、共振動作開始時Ｒ１におけるスイッチングノイズＮ２および共振動作時Ｒ２におけるスイッチングロスＮ１の双方を低下させることが可能となることから、共振動作開始時Ｒ１におけるノイズの低減と共振動作時Ｒ２における低消費電力化の両立を図ることができる。
これにより、共振動作開始時Ｒ１にはスイッチング素子駆動端子Ｔ２の電位の立ち上がりを緩くし、共振動作時Ｒ２にはスイッチング素子駆動端子Ｔ２の電位の立ち上がりを急峻にすることができ、共振動作開始時Ｒ１におけるスイッチングノイズＮ２および共振動作時Ｒ２におけるスイッチングロスＮ１の双方を低下させることが可能となることから、共振動作開始時Ｒ１におけるノイズの低減と共振動作時Ｒ２における低消費電力化の両立を図ることができる。
また、共振動作時Ｒ２にＰチャンネルトランジスタＭＰ１、ＭＰ２の双方がオンさせることで、図１３のドライバ回路１２１のレイアウト面積とほぼ同等の面積で図２のドライバ回路１１を実現することができ、共振動作開始時Ｒ１におけるノイズの低減と共振動作時Ｒ２における低消費電力化の両立を図りつつ、レイアウト面積の増大を抑制することができる。
図４は、本発明の第３実施形態に係るスイッチング電源の駆動装置の概略構成を示すブロック図である。
図４において、ドライバ回路３１には、前段ドライバ３２、メインドライバ３３およびサブドライバ３４が設けられている。なお、ドライバ回路３１は、図１０のドライバ回路５として用いることができる。
図４において、ドライバ回路３１には、前段ドライバ３２、メインドライバ３３およびサブドライバ３４が設けられている。なお、ドライバ回路３１は、図１０のドライバ回路５として用いることができる。
そして、前段ドライバ３２には、論理反転回路Ｌ５および論理和回路Ｌ６が設けられるとともに、メインドライバ３３には、論理反転回路Ｌ７、電流源Ｉ１、Ｉ２、ＰチャンネルトランジスタＭＰ５およびＮチャンネルトランジスタＭＮ２〜ＭＮ６が設けられている。また、サブドライバ３４には、論理反転回路Ｌ８、ＰチャンネルトランジスタＭＰ６〜ＭＰ８およびＮチャンネルトランジスタＭＮ７が設けられている。
なお、ＰチャンネルトランジスタＭＰ３、ＭＰ６の並列数ｍｐは、例えば１、ＰチャンネルトランジスタＭＰ５の並列数ｍｐは、例えば１０００、ＰチャンネルトランジスタＭＰ８の並列数ｍｐは、例えば３０００とすることができる。また、ＮチャンネルトランジスタＭＮ２、ＭＮ４の並列数ｍｎは、例えば１、ＮチャンネルトランジスタＭＮ３、ＭＮ７の並列数ｍｎは、例えば１０、ＮチャンネルトランジスタＭＮ５の並列数ｍｎは、例えば１０００とすることができる。
そして、ＰチャンネルトランジスタＭＰ５およびＮチャンネルトランジスタＭＮ５は直列接続されるとともに、ＰチャンネルトランジスタＭＰ５にはＰチャンネルトランジスタＭＰ８が並列接続されている。また、ＮチャンネルトランジスタＭＮ２、ＭＮ３はカレントミラーを構成し、ＮチャンネルトランジスタＭＮ４、ＭＮ５はカレントミラーを構成し、ＰチャンネルトランジスタＭＰ３、ＭＰ５はカレントミラーを構成し、ＰチャンネルトランジスタＭＰ６、ＭＰ８はカレントミラーを構成している。
そして、ＮチャンネルトランジスタＭＮ２のドレインには電流源Ｉ１が接続され、ＮチャンネルトランジスタＭＮ４のドレインには電流源Ｉ２が接続されている。また、ＮチャンネルトランジスタＭＮ２、ＭＮ３のゲートはＮチャンネルトランジスタＭＮ２のドレインに接続され、ＮチャンネルトランジスタＭＮ４、ＭＮ５のゲートはＮチャンネルトランジスタＭＮ４のドレインに接続されている。
また、ＰチャンネルトランジスタＭＰ３、ＭＰ５のゲートはＰチャンネルトランジスタＭＰ４のドレインに接続され、ＰチャンネルトランジスタＭＰ６、ＭＰ８のゲートはＰチャンネルトランジスタＭＰ７のドレインおよびＮチャンネルトランジスタＭＮ７のドレインに接続されている。また、ＮチャンネルトランジスタＭＮ４、ＭＮ５のゲートはＮチャンネルトランジスタＭＮ６のドレインに接続されている。
また、論理反転回路Ｌ５の出力端子は、論理反転回路Ｌ７を介してＰチャンネルトランジスタＭＰ４、ＭＰ６のゲートに接続されている。また、論理反転回路Ｌ５の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ５およびＮチャンネルトランジスタＭＮ５の接続点はスイッチング素子駆動端子Ｔ２に接続されている。また、論理和回路Ｌ６の一方の入力端子は論理反転回路Ｌ５の出力端子に接続され、論理和回路Ｌ６の他方の入力端子はトリガー信号入力端子Ｔ３に接続され、論理和回路Ｌ６の出力端子は論理反転回路Ｌ８を介してＰチャンネルトランジスタＭＰ７のゲートに接続されている。
そして、共振動作開始時において、駆動信号Ｓ１およびトリガー信号Ｓ３が前段ドライバ３２に入力されると、ＮチャンネルトランジスタＭＮ２〜ＭＮ４、ＭＮ７およびＰチャンネルトランジスタＭＰ３、ＭＰ４、ＭＰ６、ＭＰ７にて電流増幅されながら、ＰチャンネルトランジスタＭＰ５がオンするとともに、ＮチャンネルトランジスタＭＮ５およびＰチャンネルトランジスタＭＰ８がオフする。そして、ＰチャンネルトランジスタＭＰ５がオンするとともに、ＮチャンネルトランジスタＭＮ５およびＰチャンネルトランジスタＭＰ８がオフすると、ＰチャンネルトランジスタＭＰ５の駆動能力に従ってスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が開始する。
そして、共振動作時において、駆動信号Ｓ１が前段ドライバ３２に入力されると、ＮチャンネルトランジスタＭＮ２〜ＭＮ４、ＭＮ７およびＰチャンネルトランジスタＭＰ３、ＭＰ４、ＭＰ６、ＭＰ７にて電流増幅されながら、ＰチャンネルトランジスタＭＰ５、ＭＰ８がオンするとともに、ＮチャンネルトランジスタＭＮ５がオフする。そして、ＰチャンネルトランジスタＭＰ５、ＭＰ８がオンするとともに、ＮチャンネルトランジスタＭＮ５がオフすると、ＰチャンネルトランジスタＭＰ５、ＭＰ８の駆動能力に従ってスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が継続する。
これにより、ドライバ回路３１に入力される電流を増幅しながら、共振動作開始時Ｒ１におけるスイッチングノイズＮ２および共振動作時Ｒ２におけるスイッチングロスＮ１の双方を低下させることが可能となり、ドライバ回路３１に入力される電流が小さい場合においても、共振動作開始時Ｒ１におけるノイズの低減と共振動作時Ｒ２における低消費電力化の両立を図ることができる。
図５は、本発明の第４実施形態に係るスイッチング電源の駆動装置の概略構成を示すブロック図である。
図５において、ドライバ回路４１には、前段ドライバ４２、メインドライバ４３およびサブドライバ４４が設けられている。なお、ドライバ回路４１は、図１０のドライバ回路５として用いることができる。
図５において、ドライバ回路４１には、前段ドライバ４２、メインドライバ４３およびサブドライバ４４が設けられている。なお、ドライバ回路４１は、図１０のドライバ回路５として用いることができる。
そして、前段ドライバ４２には、論理反転回路Ｌ９が設けられるとともに、メインドライバ４３には、バッファＬ１１、ＰチャンネルトランジスタＭＰ９およびＮチャンネルトランジスタＭＮ８が設けられている。また、サブドライバ４４には、バッファＬ１２、論理反転回路Ｌ３１、コンデンサＣ１およびＮチャンネルトランジスタＭＮ９、ＭＮ３１が設けられている。
なお、ＰチャンネルトランジスタＭＰ９の並列数ｍｐは、例えば４０００、コンデンサＣ１の容量は、例えば３３００ｐＦとすることができる。
そして、ＰチャンネルトランジスタＭＰ９およびＮチャンネルトランジスタＭＮ８は直列接続されるとともに、ＮチャンネルトランジスタＭＮ８には、ＮチャンネルトランジスタＭＮ９を介してコンデンサＣ１が並列接続されている。また、論理反転回路Ｌ９の出力端子は、バッファＬ１１を介してＰチャンネルトランジスタＭＰ９およびＮチャンネルトランジスタＭＮ８のゲートに接続されている。
そして、ＰチャンネルトランジスタＭＰ９およびＮチャンネルトランジスタＭＮ８は直列接続されるとともに、ＮチャンネルトランジスタＭＮ８には、ＮチャンネルトランジスタＭＮ９を介してコンデンサＣ１が並列接続されている。また、論理反転回路Ｌ９の出力端子は、バッファＬ１１を介してＰチャンネルトランジスタＭＰ９およびＮチャンネルトランジスタＭＮ８のゲートに接続されている。
また、論理反転回路Ｌ９の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ９およびＮチャンネルトランジスタＭＮ８の接続点はスイッチング素子駆動端子Ｔ２に接続されている。また、トリガー信号入力端子Ｔ３は、バッファＬ１２を介してＮチャンネルトランジスタＭＮ９のゲートに接続されるとともに、論理反転回路Ｌ３１を介してＮチャンネルトランジスタＭＮ３１のゲートに接続され、ＮチャンネルトランジスタＭＮ３１のドレインはＮチャンネルトランジスタＭＮ９とコンデンサＣ１との接続点に接続されている。
そして、共振動作開始時において、駆動信号Ｓ１が前段ドライバ４２に入力されると、ＰチャンネルトランジスタＭＰ９がオンするとともに、ＮチャンネルトランジスタＭＮ８がオフする。また、トリガー信号Ｓ３がサブドライバ４４に入力されると、トリガー信号入力端子Ｔ３の電位がロウレベルからハイレベルに変化し、ＮチャンネルトランジスタＭＮ９がオンすることで、コンデンサＣ１がＰチャンネルトランジスタＭＰ９の負荷として接続される。
そして、コンデンサＣ１がＰチャンネルトランジスタＭＰ９の負荷として接続された状態で、ＰチャンネルトランジスタＭＰ９がオンするとともに、ＮチャンネルトランジスタＭＮ８がオフすると、ＰチャンネルトランジスタＭＰ９にてコンデンサＣ１が駆動されながらＰチャンネルトランジスタＭＰ９の駆動能力に従ってスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が開始する。
そして、トリガー信号Ｓ３が入力された後、トリガー信号入力端子Ｔ３の電位がハイレベルからロウレベルに変化すると、ＮチャンネルトランジスタＭＮ９がオフし、コンデンサＣ１がＰチャンネルトランジスタＭＰ９から切り離されるとともに、ＮチャンネルトランジスタＭＮ３１がオンし、コンデンサＣ１が放電される。
そして、共振動作時において、駆動信号Ｓ１が前段ドライバ４２に入力されると、コンデンサＣ１がＰチャンネルトランジスタＭＰ９から切り離された状態で、ＰチャンネルトランジスタＭＰ９がオンするとともに、ＮチャンネルトランジスタＭＮ８がオフする。そして、ＰチャンネルトランジスタＭＰ９がオンするとともに、ＮチャンネルトランジスタＭＮ８がオフすると、ＰチャンネルトランジスタＭＰ９の駆動能力に従ってスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が継続する。
そして、共振動作時において、駆動信号Ｓ１が前段ドライバ４２に入力されると、コンデンサＣ１がＰチャンネルトランジスタＭＰ９から切り離された状態で、ＰチャンネルトランジスタＭＰ９がオンするとともに、ＮチャンネルトランジスタＭＮ８がオフする。そして、ＰチャンネルトランジスタＭＰ９がオンするとともに、ＮチャンネルトランジスタＭＮ８がオフすると、ＰチャンネルトランジスタＭＰ９の駆動能力に従ってスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が継続する。
これにより、図１０のスイッチング電源の共振動作開始時にはドライバ回路４１の負荷を重くし、図１０のスイッチング電源の共振動作時にはドライバ回路４１の負荷を軽くすることが可能となるとともに、サブドライバ４４を外付けすることができる。このため、図１３のドライバ回路１２１をそのまま流用しつつ、共振動作開始時Ｒ１におけるスイッチングノイズＮ２および共振動作時Ｒ２におけるスイッチングロスＮ１の双方を低下させることが可能となり、共振動作開始時Ｒ１におけるノイズの低減と共振動作時Ｒ２における低消費電力化の両立を図ることができる。
図６は、本発明の第５実施形態に係るスイッチング電源の駆動装置の概略構成を示すブロック図である。
図６において、ドライバ回路５１には、前段ドライバ５２、メインドライバ５３およびサブドライバ５４が設けられている。なお、ドライバ回路５１は、図１０のドライバ回路５として用いることができる。
図６において、ドライバ回路５１には、前段ドライバ５２、メインドライバ５３およびサブドライバ５４が設けられている。なお、ドライバ回路５１は、図１０のドライバ回路５として用いることができる。
そして、前段ドライバ５２には、論理反転回路Ｌ１３が設けられるとともに、メインドライバ５３には、バッファＬ１４、ＰチャンネルトランジスタＭＰ１０およびＮチャンネルトランジスタＭＮ１０が設けられている。また、サブドライバ５４には、論理反転回路Ｌ１５、コンデンサＣ２およびＰチャンネルトランジスタＭＰ１１、ＭＰ３１が設けられている。
なお、ＰチャンネルトランジスタＭＰ１０の並列数ｍｐは、例えば４０００、コンデンサＣ２の容量は、例えば３０ｐＦとすることができる。そして、ＰチャンネルトランジスタＭＰ１０およびＮチャンネルトランジスタＭＮ１０は直列接続されるとともに、ＰチャンネルトランジスタＭＰ１０およびＮチャンネルトランジスタＭＮ１０のゲートには、ＰチャンネルトランジスタＭＰ１１を介してコンデンサＣ２が並列接続されている。また、論理反転回路Ｌ１３の出力端子は、バッファＬ１４を介してＰチャンネルトランジスタＭＰ１０およびＮチャンネルトランジスタＭＮ１０のゲートに接続されている。
また、論理反転回路Ｌ１３の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ１０およびＮチャンネルトランジスタＭＮ１０の接続点はスイッチング素子駆動端子Ｔ２に接続されている。また、トリガー信号入力端子Ｔ３は、ＰチャンネルトランジスタＭＰ３１のゲートに接続されるとともに、論理反転回路Ｌ１５を介してＰチャンネルトランジスタＭＰ１１のゲートに接続され、ＰチャンネルトランジスタＭＰ３１のドレインはＰチャンネルトランジスタＭＮ１１とコンデンサＣ２との接続点に接続されている。
そして、共振動作開始時において、駆動信号Ｓ１が前段ドライバ５２に入力されると、ＰチャンネルトランジスタＭＰ１０がオンするとともに、ＮチャンネルトランジスタＭＮ１０がオフする。また、トリガー信号Ｓ３がサブドライバ５４に入力されると、トリガー信号入力端子Ｔ３の電位がロウレベルからハイレベルに変化し、ＰチャンネルトランジスタＭＰ１１がオンすることで、コンデンサＣ２がＰチャンネルトランジスタＭＰ１０およびＮチャンネルトランジスタＭＮ１０のゲートに接続される。
そして、コンデンサＣ２がＰチャンネルトランジスタＭＰ１０およびＮチャンネルトランジスタＭＮ１０のゲートに接続された状態で、ＰチャンネルトランジスタＭＰ１０がオンするとともに、ＮチャンネルトランジスタＭＮ１０がオフすると、前段ドライバ５２にてコンデンサＣ２が駆動されながらＰチャンネルトランジスタＭＰ１０の駆動能力に従ってスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が開始する。
そして、トリガー信号Ｓ３が入力された後、トリガー信号入力端子Ｔ３の電位がハイレベルからロウレベルに変化すると、ＰチャンネルトランジスタＭＰ１１がオフし、コンデンサＣ２がＰチャンネルトランジスタＭＰ１０およびＮチャンネルトランジスタＭＮ１０のゲートから切り離されるとともに、ＰチャンネルトランジスタＭＰ３１がオンし、コンデンサＣ２が放電される。
そして、共振動作時において、駆動信号Ｓ１が前段ドライバ５２に入力されると、コンデンサＣ２がＰチャンネルトランジスタＭＰ１０およびＮチャンネルトランジスタＭＮ１０のゲートから切り離された状態で、ＰチャンネルトランジスタＭＰ１０がオンするとともに、ＮチャンネルトランジスタＭＮ１０がオフする。そして、ＰチャンネルトランジスタＭＰ１０がオンするとともに、ＮチャンネルトランジスタＭＮ１０がオフすると、ＰチャンネルトランジスタＭＰ１０の駆動能力に従ってスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が継続する。
これにより、図１０のスイッチング電源の共振動作開始時には前段ドライバ５２の負荷を重くし、図１０のスイッチング電源の共振動作時には前段ドライバ５２の負荷を軽くすることが可能となり、共振動作開始時にはスイッチング素子駆動端子Ｔ２の電位の立ち上がりを緩くし、共振動作時にはスイッチング素子駆動端子Ｔ２の電位の立ち上がりを急峻にすることができる。このため、共振動作開始時Ｒ１におけるスイッチングノイズＮ２および共振動作時Ｒ２におけるスイッチングロスＮ１の双方を低下させることが可能となり、共振動作開始時Ｒ１におけるノイズの低減と共振動作時Ｒ２における低消費電力化の両立を図ることができる。
図７は、本発明の第６実施形態に係るスイッチング電源の駆動装置の概略構成を示すブロック図である。
図７において、ドライバ回路６１には、前段ドライバ６２、メインドライバ６３およびサブドライバ６４が設けられている。なお、ドライバ回路６１は、図１０のドライバ回路５として用いることができる。
図７において、ドライバ回路６１には、前段ドライバ６２、メインドライバ６３およびサブドライバ６４が設けられている。なお、ドライバ回路６１は、図１０のドライバ回路５として用いることができる。
そして、前段ドライバ６２には、論理反転回路Ｌ１６が設けられるとともに、メインドライバ６３には、バッファＬ１７、ＰチャンネルトランジスタＭＰ１２およびＮチャンネルトランジスタＭＮ１１が設けられている。また、サブドライバ６４には、論理反転回路Ｌ１８、スイッチＳＷ１および抵抗Ｒ１が設けられている。
なお、ＰチャンネルトランジスタＭＰ１２の並列数ｍｐは、例えば４０００、抵抗Ｒ１の値は、例えば１００Ωとすることができる。
なお、ＰチャンネルトランジスタＭＰ１２の並列数ｍｐは、例えば４０００、抵抗Ｒ１の値は、例えば１００Ωとすることができる。
そして、ＰチャンネルトランジスタＭＰ１２およびＮチャンネルトランジスタＭＮ１１は直列接続されている。また、論理反転回路Ｌ１６の出力端子は、バッファＬ１７を介してＰチャンネルトランジスタＭＰ１２およびＮチャンネルトランジスタＭＮ１１のゲートに接続されている。また、論理反転回路Ｌ１６の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ１２およびＮチャンネルトランジスタＭＮ１１の接続点は、抵抗Ｒ１を介してスイッチング素子駆動端子Ｔ２に接続されている。また、抵抗Ｒ１にはスイッチＳＷ１が並列接続され、トリガー信号入力端子Ｔ３は、論理反転回路Ｌ１８を介してスイッチＳＷ１のオン／オフ信号入力端子に接続されている。
そして、共振動作開始時において、駆動信号Ｓ１が前段ドライバ６２に入力されると、ＰチャンネルトランジスタＭＰ１２がオンするとともに、ＮチャンネルトランジスタＭＮ１１がオフする。また、トリガー信号Ｓ３がサブドライバ６４に入力されると、トリガー信号入力端子Ｔ３の電位がロウレベルからハイレベルに変化し、スイッチＳＷ１がオフすることで、抵抗Ｒ１がＰチャンネルトランジスタＭＰ１２の負荷として接続される。
そして、抵抗Ｒ１がＰチャンネルトランジスタＭＰ１２の負荷として接続された状態で、ＰチャンネルトランジスタＭＰ１２がオンするとともに、ＮチャンネルトランジスタＭＮ１１がオフすると、ＰチャンネルトランジスタＭＰ１２にて抵抗Ｒ１が駆動されながらＰチャンネルトランジスタＭＰ１２の駆動能力に従ってスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が開始する。
そして、トリガー信号Ｓ３が入力された後、トリガー信号入力端子Ｔ３の電位がハイレベルからロウレベルに変化すると、スイッチＳＷ１がオンし、抵抗Ｒ１が短絡されることで、ＰチャンネルトランジスタＭＰ１２の負荷として抵抗Ｒ１が接続された状態が解除される。
そして、共振動作時において、駆動信号Ｓ１が前段ドライバ６２に入力されると、抵抗Ｒ１が短絡された状態で、ＰチャンネルトランジスタＭＰ１２がオンするとともに、ＮチャンネルトランジスタＭＮ１１がオフする。そして、ＰチャンネルトランジスタＭＰ１２がオンするとともに、ＮチャンネルトランジスタＭＮ１１がオフすると、ＰチャンネルトランジスタＭＰ１２の駆動能力に従ってスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が継続する。
そして、共振動作時において、駆動信号Ｓ１が前段ドライバ６２に入力されると、抵抗Ｒ１が短絡された状態で、ＰチャンネルトランジスタＭＰ１２がオンするとともに、ＮチャンネルトランジスタＭＮ１１がオフする。そして、ＰチャンネルトランジスタＭＰ１２がオンするとともに、ＮチャンネルトランジスタＭＮ１１がオフすると、ＰチャンネルトランジスタＭＰ１２の駆動能力に従ってスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が継続する。
これにより、図１０のスイッチング電源の共振動作開始時にはドライバ回路６１の負荷を重くし、図１０のスイッチング電源の共振動作時にはドライバ回路６１の負荷を軽くすることが可能となるとともに、共振動作開始時にＰチャンネルトランジスタＭＰ１２の負荷として抵抗Ｒ１を接続することで、発振を低減することができる。このため、共振動作開始時Ｒ１における動作を安定化させつつ、共振動作開始時Ｒ１におけるスイッチングノイズＮ２および共振動作時Ｒ２におけるスイッチングロスＮ１の双方を低下させることが可能となり、共振動作開始時Ｒ１におけるノイズの低減と共振動作時Ｒ２における低消費電力化の両立を図ることができる。
図８は、本発明の第７実施形態に係るスイッチング電源の駆動装置の概略構成を示すブロック図である。
図８において、ドライバ回路７１には、前段ドライバ７２、メインドライバ７３およびサブドライバ７４が設けられている。なお、ドライバ回路７１は、図１０のドライバ回路５として用いることができる。
図８において、ドライバ回路７１には、前段ドライバ７２、メインドライバ７３およびサブドライバ７４が設けられている。なお、ドライバ回路７１は、図１０のドライバ回路５として用いることができる。
そして、前段ドライバ７２には、論理反転回路Ｌ１９が設けられるとともに、メインドライバ７３には、バッファＬ２０〜Ｌ２２、ＰチャンネルトランジスタＭＰ１３およびＮチャンネルトランジスタＭＮ１２が設けられている。また、サブドライバ７４には、論理反転回路Ｌ２３、コンデンサＣ３、ツェナーダイオードＺ１、抵抗Ｒ２、ＰチャンネルトランジスタＭＰ１４およびＮチャンネルトランジスタＭＮ１３が設けられている。
なお、ＰチャンネルトランジスタＭＰ１３の並列数ｍｐは、例えば４０００、コンデンサＣ３の容量は、例えば１０ｐＦ、抵抗Ｒ２の値は、例えば１０ｋΩとすることができる。
そして、ＰチャンネルトランジスタＭＰ１３およびＮチャンネルトランジスタＭＮ１２は直列接続されるとともに、ＰチャンネルトランジスタＭＰ１３およびＮチャンネルトランジスタＭＮ１２のゲートには、バッファＬ２１、Ｌ２２をそれぞれ介し、さらにバッファＬ２０を介して論理反転回路Ｌ１９の出力端子が接続されている。また、論理反転回路Ｌ１９の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ１３およびＮチャンネルトランジスタＭＮ１２の接続点はスイッチング素子駆動端子Ｔ２に接続されている。
そして、ＰチャンネルトランジスタＭＰ１３およびＮチャンネルトランジスタＭＮ１２は直列接続されるとともに、ＰチャンネルトランジスタＭＰ１３およびＮチャンネルトランジスタＭＮ１２のゲートには、バッファＬ２１、Ｌ２２をそれぞれ介し、さらにバッファＬ２０を介して論理反転回路Ｌ１９の出力端子が接続されている。また、論理反転回路Ｌ１９の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ１３およびＮチャンネルトランジスタＭＮ１２の接続点はスイッチング素子駆動端子Ｔ２に接続されている。
また、トリガー信号入力端子Ｔ３は、論理反転回路Ｌ２３を介してＰチャンネルトランジスタＭＰ１４およびＮチャンネルトランジスタＭＮ１３のゲートに接続されている。また、ＰチャンネルトランジスタＭＰ１４のドレインはツェナーダイオードＺ１を介して抵抗Ｒ２に接続され、ツェナーダイオードＺ１と抵抗Ｒ２の接続点には、ＮチャンネルトランジスタＭＮ１３のドレインが接続されている。さらに、ＮチャンネルトランジスタＭＮ１３のドレインには、バッファＬ２１の電源端子が接続されるとともに、コンデンサＣ３が接続されている。
そして、共振動作開始時において、駆動信号Ｓ１が前段ドライバ７２に入力されると、ＰチャンネルトランジスタＭＰ１３がオンするとともに、ＮチャンネルトランジスタＭＮ１２がオフする。また、トリガー信号Ｓ３がサブドライバ７４に入力されると、トリガー信号入力端子Ｔ３の電位がロウレベルからハイレベルに変化し、ＰチャンネルトランジスタＭＰ１４がオンするとともに、ＮチャンネルトランジスタＭＮ１３がオフすることで、ツェナーダイオードＺ１を介して抵抗Ｒ２に電流が流れ、抵抗Ｒ２による電圧降下分だけバッファＬ２１に供給される電源電圧が制限される。
そして、バッファＬ２１に供給される電源電圧が制限された状態で、ＰチャンネルトランジスタＭＰ１３がオンするとともに、ＮチャンネルトランジスタＭＮ１２がオフすると、ＰチャンネルトランジスタＭＰ１３の駆動能力が制限されながらスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が開始する。
そして、トリガー信号Ｓ３が入力された後、トリガー信号入力端子Ｔ３の電位がハイレベルからロウレベルに変化すると、ＰチャンネルトランジスタＭＰ１４がオフするとともに、ＮチャンネルトランジスタＭＮ１３がオンし、バッファＬ２１に供給される電源電圧の制限が解除される。
そして、トリガー信号Ｓ３が入力された後、トリガー信号入力端子Ｔ３の電位がハイレベルからロウレベルに変化すると、ＰチャンネルトランジスタＭＰ１４がオフするとともに、ＮチャンネルトランジスタＭＮ１３がオンし、バッファＬ２１に供給される電源電圧の制限が解除される。
そして、共振動作時において、駆動信号Ｓ１が前段ドライバ７２に入力されると、バッファＬ２１に供給される電源電圧の制限が解除された状態で、ＰチャンネルトランジスタＭＰ１３がオンするとともに、ＮチャンネルトランジスタＭＮ１２がオフする。そして、ＰチャンネルトランジスタＭＰ１３がオンするとともに、ＮチャンネルトランジスタＭＮ１２がオフすると、ＰチャンネルトランジスタＭＰ１０の駆動能力に従ってスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が継続する。
これにより、図１０のスイッチング電源の共振動作開始時にはＰチャンネルトランジスタＭＰ１３の駆動能力を制限し、図１０のスイッチング電源の共振動作時にはＰチャンネルトランジスタＭＰ１３の駆動能力を元に戻すことが可能となるとともに、共振動作開始時のメインドライバ７３のノイズを減らすことができる。このため、共振動作開始時Ｒ１におけるスイッチングノイズＮ２および共振動作時Ｒ２におけるスイッチングロスＮ１の双方を低下させることが可能となり、共振動作開始時Ｒ１におけるノイズの低減と共振動作時Ｒ２における低消費電力化の両立を図ることができる。
図９は、本発明の第８実施形態に係るスイッチング電源の駆動装置の概略構成を示すブロック図である。
図９において、ドライバ回路８１には、前段ドライバ８２、メインドライバ８３およびサブドライバ８４が設けられている。なお、ドライバ回路８１は、図１０のドライバ回路５として用いることができる。
図９において、ドライバ回路８１には、前段ドライバ８２、メインドライバ８３およびサブドライバ８４が設けられている。なお、ドライバ回路８１は、図１０のドライバ回路５として用いることができる。
そして、前段ドライバ８２には、論理反転回路Ｌ２４が設けられるとともに、メインドライバ８３には、バッファＬ２５、ＰチャンネルトランジスタＭＰ１５およびＮチャンネルトランジスタＭＮ１４が設けられている。また、サブドライバ８４には、論理反転回路Ｌ２６、電源Ｖ１、Ｖ２、抵抗Ｒ３、Ｒ４、スイッチＳＷ２、ＳＷ３およびオペアンプＯＰ１が設けられている。
なお、ＰチャンネルトランジスタＭＰ１５の並列数ｍｐは、例えば４０００、抵抗Ｒ２、Ｒ３の値は、例えば２０ｋΩとすることができる。また、電源Ｖ１の電圧は電源Ｖ２の電圧よりも大きくすることができ、電源Ｖ１の電圧は、例えば７．５Ｖ、電源Ｖ２の電圧は、例えば５Ｖとすることができる。
そして、ＰチャンネルトランジスタＭＰ１５およびＮチャンネルトランジスタＭＮ１４は直列接続されるとともに、ＰチャンネルトランジスタＭＰ１５およびＮチャンネルトランジスタＭＮ１４のゲートには、バッファＬ２５を介して論理反転回路Ｌ２４の出力端子が接続されている。また、論理反転回路Ｌ２４の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ１５およびＮチャンネルトランジスタＭＮ１４の接続点はスイッチング素子駆動端子Ｔ２に接続されている。
そして、ＰチャンネルトランジスタＭＰ１５およびＮチャンネルトランジスタＭＮ１４は直列接続されるとともに、ＰチャンネルトランジスタＭＰ１５およびＮチャンネルトランジスタＭＮ１４のゲートには、バッファＬ２５を介して論理反転回路Ｌ２４の出力端子が接続されている。また、論理反転回路Ｌ２４の入力端子は駆動信号入力端子Ｔ１に接続され、ＰチャンネルトランジスタＭＰ１５およびＮチャンネルトランジスタＭＮ１４の接続点はスイッチング素子駆動端子Ｔ２に接続されている。
また、電源Ｖ１、Ｖ２はスイッチＳＷ２、ＳＷ３をそれぞれ介してオペアンプＯＰ１の反転入力端子に接続され、オペアンプＯＰ１の出力端子はオペアンプＯＰ１の非反転入力端子に接続されるとともに、抵抗Ｒ４に接続され、さらにＰチャンネルトランジスタＭＰ１５のソースに接続されている。また、トリガー信号入力端子Ｔ３は、スイッチＳＷ２のオフ信号入力端子に接続されるとともに、スイッチＳＷ３のオン信号入力端子に接続され、さらに論理反転回路Ｌ２６を介してスイッチＳＷ２のオン信号入力端子に接続されるとともに、スイッチＳＷ３のオフ信号入力端子に接続されている。
そして、共振動作開始時において、駆動信号Ｓ１が前段ドライバ８２に入力されると、ＰチャンネルトランジスタＭＰ１５がオンするとともに、ＮチャンネルトランジスタＭＮ１４がオフする。また、トリガー信号Ｓ３がサブドライバ８４に入力されると、トリガー信号入力端子Ｔ３の電位がロウレベルからハイレベルに変化し、スイッチＳＷ２がオフするとともに、スイッチＳＷ３がオンすることで、オペアンプＯＰ１の非反転入力端子には電源Ｖ２からの電圧が入力される。
そして、オペアンプＯＰ１の非反転入力端子に電源Ｖ２からの電圧が入力されると、電源Ｖ２からの電圧が２倍された後、ＰチャンネルトランジスタＭＰ１５のソースに印加される。そして、電源Ｖ２からの電圧の２倍の電圧がＰチャンネルトランジスタＭＰ１５のソースに印加された状態で、ＰチャンネルトランジスタＭＰ１５がオンするとともに、ＮチャンネルトランジスタＭＮ１４がオフすると、ＰチャンネルトランジスタＭＰ１５の駆動能力が電源Ｖ２からの電圧にて規定されながらスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が開始する。
そして、トリガー信号Ｓ３が入力された後、トリガー信号入力端子Ｔ３の電位がハイレベルからロウレベルに変化すると、スイッチＳＷ２がオンするとともに、スイッチＳＷ３がオフすることで、オペアンプＯＰ１の非反転入力端子には電源Ｖ１からの電圧が入力される。
そして、共振動作時において、駆動信号Ｓ１が前段ドライバ８２に入力されると、電源Ｖ１からの電圧の２倍の電圧がＰチャンネルトランジスタＭＰ１５のソースに印加された状態で、ＰチャンネルトランジスタＭＰ１５がオンするとともに、ＮチャンネルトランジスタＭＮ１４がオフする。そして、ＰチャンネルトランジスタＭＰ１５がオンするとともに、ＮチャンネルトランジスタＭＮ１４がオフすると、ＰチャンネルトランジスタＭＰ１５の駆動能力が電源Ｖ１からの電圧にて規定されながらスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が継続する。
そして、共振動作時において、駆動信号Ｓ１が前段ドライバ８２に入力されると、電源Ｖ１からの電圧の２倍の電圧がＰチャンネルトランジスタＭＰ１５のソースに印加された状態で、ＰチャンネルトランジスタＭＰ１５がオンするとともに、ＮチャンネルトランジスタＭＮ１４がオフする。そして、ＰチャンネルトランジスタＭＰ１５がオンするとともに、ＮチャンネルトランジスタＭＮ１４がオフすると、ＰチャンネルトランジスタＭＰ１５の駆動能力が電源Ｖ１からの電圧にて規定されながらスイッチング素子Ｑ１がオンし、図１０のスイッチング電源の共振動作が継続する。
これにより、図１０のスイッチング電源の共振動作開始時にはＰチャンネルトランジスタＭＰ１５の駆動能力を高い電圧にて規定し、図１０のスイッチング電源の共振動作時にはＰチャンネルトランジスタＭＰ１５の駆動能力を低い電圧にて規定することが可能となり、共振動作開始時にはスイッチング素子駆動端子Ｔ２の電位の立ち上がりを緩くし、共振動作時にはスイッチング素子駆動端子Ｔ２の電位の立ち上がりを急峻にすることができる。このため、共振動作開始時Ｒ１におけるスイッチングノイズＮ２および共振動作時Ｒ２におけるスイッチングロスＮ１の双方を低下させることが可能となり、共振動作開始時Ｒ１におけるノイズの低減と共振動作時Ｒ２における低消費電力化の両立を図ることができる。
なお、上記実施形態においては、本発明をスイッチング電源の駆動回路に適用した場合について説明したが、これに限定されるものではなく、インバータなどの他の電力変換装置にも本発明を適用することができる。共振動作を行なうインバータとしては、例えば放電灯の駆動回路などがある。
１１、２１、３１、４１、５１、６１、７１、８１ ドライバ回路
１２、２２、３２、４２、５２、６２、７２、８２ 前段ドライバ
１３、２３、３３、４３、５３、６３、７３、８３ メインドライバ
１４、２４、３４、４４、５４、６４、７４、８４ サブドライバ
Ｌ１、Ｌ５、Ｌ７〜Ｌ９、Ｌ１３、Ｌ１５、Ｌ１６、Ｌ１８、Ｌ１９、Ｌ２３、Ｌ２４、Ｌ２６、Ｌ３１ 論理反転回路
Ｌ２、Ｌ６、Ｌ１１、Ｌ１２、Ｌ２０〜Ｌ２２ 論理和回路
Ｌ３、Ｌ１４、Ｌ１７、Ｌ２５ バッファ
ＭＰ１〜ＭＰ１５ Ｐチャンネルトランジスタ
ＭＮ１〜ＭＮ１４、ＭＮ３１ Ｎチャンネルトランジスタ
Ｉ１、Ｉ２ 電流源
Ｃ１〜Ｃ３ コンデンサ
Ｒ１〜Ｒ４ 抵抗
ＳＷ１〜ＳＷ３ スイッチ
Ｚ１ ツェナーダイオード
Ｖ１、Ｖ２ 電源
ＯＰ１ オペアンプ
１２、２２、３２、４２、５２、６２、７２、８２ 前段ドライバ
１３、２３、３３、４３、５３、６３、７３、８３ メインドライバ
１４、２４、３４、４４、５４、６４、７４、８４ サブドライバ
Ｌ１、Ｌ５、Ｌ７〜Ｌ９、Ｌ１３、Ｌ１５、Ｌ１６、Ｌ１８、Ｌ１９、Ｌ２３、Ｌ２４、Ｌ２６、Ｌ３１ 論理反転回路
Ｌ２、Ｌ６、Ｌ１１、Ｌ１２、Ｌ２０〜Ｌ２２ 論理和回路
Ｌ３、Ｌ１４、Ｌ１７、Ｌ２５ バッファ
ＭＰ１〜ＭＰ１５ Ｐチャンネルトランジスタ
ＭＮ１〜ＭＮ１４、ＭＮ３１ Ｎチャンネルトランジスタ
Ｉ１、Ｉ２ 電流源
Ｃ１〜Ｃ３ コンデンサ
Ｒ１〜Ｒ４ 抵抗
ＳＷ１〜ＳＷ３ スイッチ
Ｚ１ ツェナーダイオード
Ｖ１、Ｖ２ 電源
ＯＰ１ オペアンプ
Claims (8)
- 電力変換装置に設けられたスイッチング素子を駆動する駆動回路と、
前記電力変換装置の共振動作開始時よりも共振動作時の方が高くなるように、前記スイッチング素子をオンさせる時の前記駆動回路の駆動能力を制御する駆動能力制御回路とを備えることを特徴とする電力変換装置の駆動装置。 - 前記駆動回路は、
前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、
前記メインドライバに並列接続されたサブドライバとを備え、
前記駆動能力制御回路は、前記共振動作時に前記サブドライバを動作させ、前記共振動作開始時に前記サブドライバの動作を停止させることを特徴とする請求項１記載の電力変換装置の駆動装置。 - 前記駆動回路は、前記スイッチング素子をカレントミラー動作にて駆動するカレントミラー回路を備えることを特徴とする請求項１または２記載の電力変換装置の駆動装置。
- 前記駆動回路は、
前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、
前記メインドライバの出力側にコンデンサを並列接続するサブドライバとを備え、
前記駆動能力制御回路は、前記共振動作時に前記メインドライバの出力側から前記コンデンサを切り離し、前記共振動作開始時に前記メインドライバの出力側に前記コンデンサを接続することを特徴とする請求項１記載の電力変換装置の駆動装置。 - 前記駆動回路は、
前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、
前記メインドライバの制御入力側にコンデンサを並列接続するサブドライバとを備え、
前記駆動能力制御回路は、前記共振動作時に前記メインドライバの制御入力側から前記コンデンサを切り離し、前記共振動作開始時に前記メインドライバの制御入力側に前記コンデンサを接続することを特徴とする請求項１記載の電力変換装置の駆動装置。 - 前記駆動回路は、
前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、
前記メインドライバの出力側に抵抗を直列接続するサブドライバとを備え、
前記駆動能力制御回路は、前記共振動作時に前記抵抗を短絡し、前記共振動作開始時に前記抵抗の短絡を解除することを特徴とする請求項１記載の電力変換装置の駆動装置。 - 前記駆動回路は、
前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、
前記メインドライバの制御入力側の電圧を切り替えるサブドライバとを備え、
前記駆動能力制御回路は、前記電力変換装置の共振動作開始時よりも共振動作時の方が前記メインドライバの制御入力側の電圧が高くなるように切り替え制御することを特徴とする請求項１記載の電力変換装置の駆動装置。 - 前記駆動回路は、
前記共振動作開始時および前記共振動作時にスイッチング素子を駆動するメインドライバと、
前記メインドライバの出力側の電圧を切り替えるサブドライバとを備え、
前記駆動能力制御回路は、前記電力変換装置の共振動作開始時よりも共振動作時の方が前記メインドライバの出力側の電圧が高くなるように切り替え制御することを特徴とする請求項１記載の電力変換装置の駆動装置。
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