CN102460710A - 高电压ⅲ族氮化物半导体器件 - Google Patents

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Abstract

描述了一种III-N器件，其具有：缓冲层，在该缓冲层上的第一III-N材料层，在该第一III-N材料层上的相对于缓冲层的相反侧上的第二III-N材料层以及在该缓冲层和沟道层之间的分散阻挡层。该第一III-N材料层是沟道层，并且在该第一III-N材料层和该第二III-N材料层之间的组分差异使得在该第一III-N材料层中感应出2DEG沟道。在该沟道层和该分散阻挡层的界面处的负电荷薄片或分布将电子限制为远离该缓冲层。

Description

高电压Ⅲ族氮化物半导体器件
技术领域
本发明涉及一种在III族氮化物半导体上制造的半导体器件。
背景技术
对于高功率电子应用来说，III族氮化物基器件具有很多超过硅基器件的潜在材料优势。其中，这些优势可以包括较大的带隙和击穿场，在二维电子气(2DEG)中的高电子迁移率和低热产生电流。然而，对III族氮化物半导体来说，大的同质衬底仍未广泛使用。目前，仍然在合适的非III族氮化物衬底上通过异质外延来生长III族氮化物膜。
通常用于支撑III族氮化物膜的衬底是碳化硅、蓝宝石或硅。可以采用分子束外延(MBE)或金属氧化物化学气相沉积(MOCVD)来执行异质外延，并且近来利用氢化物气相外延(HVPE)。通过异质外延会难以生长高质量的厚氮化镓层；因此，典型地，氮化镓中的高电压器件是仅有几微米厚的氮化镓层的横向器件。在电极不隔开相对大的距离的情况下，会难以在横向器件中容纳大的电压。对于在FET中横跨源/栅以及漏或者在二极管中横跨阳极和阴极的大阻挡电压来说，需要承受电压的电极之间的间隔可以是大的。例如，1kV器件可以具有间隔10μm或更大的栅-漏电极。这能够使高电压横向器件具有比等效的垂直器件更大的面积。因而，商业上，衬底成本变成重要的问题。
为了降低成本，硅是用于III族氮化物最期望的衬底。但是由于硅和氮化镓之间大的晶格和热失配，在器件结构中能够必需包括成核和应力管理层。这些通常称作缓冲层并且由能够包括超晶格的AlxGa1-xN层组成的层，在作为深陷阱或掺杂剂的大量的点缺陷一起，能够具有高密度的穿透位错和其他延伸缺陷。甚至对于晶格失配的衬底来说，合适的缓冲层可以在缓冲层上导致可接受质量的膜。但是缓冲层内的层在带隙中能够具有高浓度的缺陷水平。由于在这些层中的电子俘获，带隙缺陷水平能够引起分散或的电流崩塌，由于在这些层中载流子生成，带隙缺陷水平能够导致高漏极偏置处的电流泄漏，因此降低器件的击穿电压。
图1示出用于将电子限制到沟道的方法。图1(a)的III族氮化物堆叠是用于阳离子面上的n沟道器件的，目前优秀形式的III族氮化物结构用于制造HEMT。该堆叠能够用于形成在其中外部偏置调制有源层中的场和电流的横向器件。该器件结构包括其上具有缓冲层102的衬底101，缓冲层102可以包括由异质外延生长的成核和应力管理层。包括具有2DEG 104的沟道层103的有源层位于缓冲层102上。势垒层105位于沟道层103的相对于缓冲层102的相反侧，所述势垒层105的偶极子电荷能够形成2DEG并将电子限制在沟道层。绝缘和金属化层被沉积并被构图以形成器件(未示出)。
参考图1(b)，是从沟道层至缓冲层的导带边(ΔEc)的台阶。正如在沿着平面YY1的能带图中所示的，只要势垒高度大于电子碰撞其上的能量，那么缓冲层中的较高导带边能够防止载流子注入和俘获在缓冲层中。具有小于势垒高度的能量的电子e1在势垒处被反射回去(示意性轨迹r1和r′1)，而具有大于势垒的能量的电子e2注入到势垒中，其中电子e2可以被俘获(示意性轨迹r′2)或由位于势垒另一侧上的衬底接触来收集(示意性轨迹r″2)。图1(b)仅示出在缓冲层中的俘获过程。然而，在缓冲层中形成深能级的缺陷也扩散进入沟道层，其中它们可以容易地俘获电子并引起电流崩塌。
发明内容
一方面，描述了一种III-N器件，其具有缓冲层、在所述缓冲层上的第一III-N材料层、在所述第一III-N材料层上相对于所述缓冲层的相反侧上的第二III-N材料层和位于所述缓冲层和沟道层之间的分散阻挡层。所述第一III-N材料层是沟道层且在所述第一III-N材料层和所述第二III-N材料层之间的组分差异使得在所述第一III-N材料层中感生出2DEG沟道。在所述沟道层和所述分散阻挡层界面处的负电荷薄片或分布将电子限制为远离该缓冲层。
在另一方面，描述了一种集成电路。所述电路包括III-N器件，其中III-N器件是增强模式晶体管或耗尽模式晶体管并且电连接至二极管、电阻器或电容器中的一个。
器件的实施例可以包括一个或多个下列特征。在分散阻挡层中的最下面的导带最小值可以高于沟道层中最高的被占据的导带最小值。该分散阻挡层可以配置为在器件工作期间将电子限制在沟道层。该器件可以包括位于该分散阻挡层和该缓冲层之间的隔离层。分散阻挡层可以具有大于隔离层的铝浓度。该沟道层可以由第一III族氮化物合金组成，并且该隔离层由第二III族氮化物合金组成，其中该第一III族氮化物合金和该第二III族氮化物合金彼此具有10％内的铝摩尔分数。该沟道层的材料可以是非故意掺杂的且隔离层可以被补偿或过补偿。该隔离层可以由III族氮化物三元合金组成。该隔离层可以由0≤x＜0.3的AlxGa1-xN组成。该分散阻挡层可以是与沟道层相邻的具有负极化电荷的薄片或层的三元III族氮化物合金层。该分散阻挡层可以包括AlxInyGa1-x-yN，其中y＜x且0＜(x+y)＜1。分散阻挡层的比缓冲层更靠近沟道层的部分能够具有比分散阻挡层的靠近缓冲层的部分高的铝组分。该分散阻挡层能够具有缓变的铝浓度。该分散阻挡层可以具有阶梯状的铝浓度。三元III族氮化物合金层的组分可以是缓变的，且该三元III族氮化物合金层能够被故意补偿。Fe、C、Mg、Zn或Be或受主的任意组合或两性掺杂剂能够补偿III族氮化物层。该器件能够包括由Fe、C、Mg、Zn或Be或受主的任意组合或两性掺杂剂掺杂的隔离层。该器件能够包括源极接触、漏极接触和栅极，其中该栅极与第二III-N材料层相邻，该源极接触和漏极接触与2DEG电接触，并且该器件是增强模式FET。该器件能够包括源极接触、漏极接触和栅极，其中该栅极与第二III-N材料层接触，该源极接触和漏极接触与2DEG进行电接触，并且该器件是耗尽模式FET。该器件可以包括利用III族氮化物堆叠形成肖特基势垒的阳极以及与2DEG电接触的阴极，其中该器件是二极管。当在工作中，该器件可以具有如下导通电阻增加率，在300V以上电压的切换操作下所述导通电阻增加率小于10％。在工作中，该器件可以具有小于5％的导通电阻增加率。在工作中，该器件可以具有包括小于2％的导通电阻增加率的操作。在工作中，该器件可以具有如下导通电阻增加率，在1200V以上电压处的切换操作下所述导通电阻增加率小于5％。该沟道层可以具有小于1微米的厚度，如小于0.5微米或小于0.05微米。所有III-N层的组合厚度可以是大约2微米或更小，并且当用于其中器件至少阻挡300V的应用中时，该器件能够显示出小于20％的分散。所有III-N层的组合厚度可以是大约2.5微米或更小，并且当用于其中器件至少阻挡600V的应用中时，该器件可以显示出小于20％的分散。所有III-N层的组合厚度可以是大约3微米或更小，并且当用于其中器件至少阻挡1200V的应用中时，该器件可以显示出小于20％的分散。该器件可以包括缓冲层的与分散阻挡层相反侧上的衬底，其中该衬底包括碳化硅、蓝宝石或基本纯净的硅中的任一种。
这里描述的一个或多个实施例可以提供下列优点中的一个。防止由缓冲层中的陷阱引起的电流崩塌的一种方案是生长厚的(＞2um)GaN沟道层以将2DEG中的电子与缓冲层中的缺陷分离。然而，当这种方案对于在碳化硅或蓝宝石衬底上生长的晶体管是合适的方法时，其会难以在硅衬底上生长厚的连续氮化镓层。因而，这里所描述的器件和方法不需要厚的沟道层。而是，可以使用具有小于0.5微米厚度，诸如小于0.2微米的沟道层。除了俘获和电流崩塌之外，在制造GaN器件中的另一主要挑战是产生绝缘的缓冲层。可以向缓冲层添加诸如铁(Fe)、碳(C)或镁(Mg)的一个或多个类型的故意杂质以补偿非故意的杂质以便使缓冲层半绝缘。然而，使用故意杂质必须小心地管理并且与对降低电流崩塌的需要进行平衡。例如，除了形成2-DEG的AlGaN/GaN界面附近的薄部分之外，标准的AlGaN/GaN晶体管可以生长，其中例如利用Fe掺杂整个GaN层中。在器件工作期间，这种结构可以导致极好的关态泄漏行为，但是作为沟道电荷通过与Fe有关联的深能级俘获的结果，会遭受电流崩塌。在光谱的另一端，AlGaN/GaN结构可以生长在没有使用Fe故意掺杂之处。这种结构将具有稍微的电路崩塌行为，但是在高电压处具有高的关态泄漏行为。
这里提供的方案避免了在其他III族氮化物器件中发生的问题，诸如在提供其他方案的器件中发生的问题，诸如仅在阳离子面III族氮化物器件中形成背势垒以将载流子限制在2DEG的附近。因为GaN沟道层紧邻AlN/AlGaN缓冲层，其不具有很高质量且在器件工作期间会因此俘获沟道电荷，因此背势垒可以导致器件表现出高的分散。为了防止缺陷形成在器件沟道附近，缓冲层不得不形成得厚(＞0.5μm)。然而，厚的高带隙缓冲层可以用作对衬底的不良热导体，这对于功率器件是不期望的。此外，需要形成势垒以防止电子进入到缓冲层中的、具有大的Al摩尔分数(＞20％)的厚AlN/AlGaN缓冲层是更难生长的。即使生长了具有大于20％的Al摩尔分数的厚AlGaN层，其也是有很多缺陷的，并且使有缺陷的沟道层随后形成在其上。作为背势垒，铟基四元III族氮化物产生小的导带中断。这些方案能够用于低电压应用中以提高沟道载流子限制，并因此提高跨导以及输出电阻。然而，它们对于高电压器件具有限制的应用性，其中工作电压大于100V，并且载流子加热导致电子越过这些小的势垒。
这里描述的器件和方法允许制造在各种衬底上的III-N器件，其中减轻由于缓冲层陷阱而产生的分散。通过防止将沟道电子俘获到缓冲层的块体中，缓冲层中的本底掺杂能够比以其他方式实现的高得多，导致更可制造的结构。此外，如果该沟道层足够薄，在沟道层中掺杂水平能够保持得高，而对电学性能没有重大影响。这允许使用掺杂剂(诸如MOCVD中的Fe)，其可以在生长期间“乘坐”在表面并且在掺杂剂源关闭之后导致长尾。该缓冲层是充分绝缘的。整个III-N材料结构也是足够薄的以防止由衬底和III-N材料之间的热失配导致的缺陷形成。因为器件呈现低俘获和低泄漏，因此这里描述的器件可以用于高电压应用中。它们也可以用于高频HEMT以降低分散。通过将沟道与缓冲分离，优化缓冲层的设计可以与沟道结构的设计去耦合，导致较高的性能以及更可控、可重复的制造工艺。
附图说明
图1是GaN基器件中的背势垒的示意图，其示出导带背势垒如何能够防止来自沟道的载流子被俘获在缓冲层中。
图2示出具有所包含的分散阻挡层的半导体堆叠的通常结构。
图3示出半导体堆叠的横截面图，其中使用缓变AlGaN层来增加分散阻挡层。
图4示出用于具有分散阻挡层的半导体堆叠的仿真能带图。
图5示出说明分散阻挡层如何防止载流子俘获的能带图。
图6示出在分散阻挡层下方具有的不同补偿方案的两个半导体器件的CV和载流子分布。
图7具有示出当对具有和不具有分散阻挡层的器件将HEMT偏置为关闭时漏极泄漏电流与漏极偏置的曲线图。
图8是导通电阻和漏极电流作为漏极电压的函数的曲线图。
图9示出在其上制造HEMT的情况下、在硅衬底上的具有分散阻挡层的半导体堆叠的示意性横截面。
具体实施方式
其中包括在III-N半导体器件的沟道层和缓冲层之间的分散阻挡层的器件结构将载流子限制在沟道层，使得由于缓冲层中的俘获而产生的分散或电流塌陷最小化。术语分散阻挡层描述了在III-N器件中的分层结构，其降低在缓冲层中的电子俘获，并因此降低漏极电流分散或漏极电流崩塌并输出输出增加。这里，术语分散和电流崩塌对于由于电子俘获引起的漏极电流降低是同义的。另外，缓冲层可以制造成充分地绝缘，诸如通过故意掺杂以防止缓冲层泄漏。为了降低俘获和电流塌陷，分散阻挡层可以缓和对生长厚沟道或缓冲层的需要。该阻挡层还可以进一步消除优化在降低电流崩塌和具有低泄漏缓冲之间折衷的需要。通过靠近电子沟道插入极化设计的分散阻挡层，防止电子进入有缺陷的缓冲层，允许提高缓冲层的绝缘性质。分散阻挡层可以与硅上形成的GaN器件一起使用。
GaN基材料和诸如硅的异质衬底材料具有不同的晶格常数和不同的热膨胀系数。通过在可能包括用于成核、应力管理和缺陷降低的一个或多个层的缓冲层中使用AlGaN材料，可以部分地处理这些差异，以抵消晶格失配效应和热膨胀系数的差异效应。另外，对于高电压器件(根据应用，VDS＞300V、600V或1200V)，在硅衬底上生长的GaN基外延材料通常具有足够大的厚度以防止由GaN外延材料制造的器件的击穿。就是说，期望防止沿着从漏极至硅至源极的路径的击穿。因为Si衬底具有比其上生长的GaN高的传导率和低的击穿强度，因此这一路径是可能的。
典型地，因为晶格失配以及缓冲层需要适应由于热系数失配产生的应力，用于形成成核和缓冲层以管理晶格失配的效应和热膨胀系数的各种III-N合金是有很多缺陷的。生长在其上制造有有源高功率器件的成核和缓冲层上的沟道材料能够生长得尽可能纯和厚，以企图使沟道层中的有源沟道区与缓冲层分离。厚的沟道层可以减少由于电子陷入在缺陷中而产生的分散和电流崩塌问题。然而，因为晶格失配和热膨胀系数问题，高纯III-N沟道的最大厚度受到限制。此外，厚的沟道能够导致晶片的过度弯曲并且能够潜在地引起晶片破裂。因为在器件工作期间，III-N分散阻挡层防止来自沟道的电子与缓冲层中的缺陷相互作用，因而使用III-N分散阻挡层可以减轻对厚的沟道的需求。这允许将缓冲层设计为独立于沟道层，打破了会存在的折衷的设计。该阻挡层还能够允许降低在Si衬底上制造的高功率GaN基器件的分散操作。
参考图2，衬底1是合适的衬底，诸如碳化硅、蓝宝石、硅、III族氮化物或任何用于通过同质或异质外延生长包括阳离子面的III氮化物层的III族氮化物半导体层的其他材料。来自器件的有源部分的沟道层4和势垒层5，势垒层5的带隙大于沟道层4的带隙。缓冲层2位于衬底1和沟道层4之间。通常，器件的有源部分可以包括能够用于形成诸如二极管、HEMT、HFET、MISHFET、POLFET或其他III-N器件的III-N电子器件的III-N层的任何组合。在2007年9月17日提交的美国专利申请号11/856,687、2008年4月14日提交的美国专利申请号12/102,340、2008年11月26日提交的美国专利申请号12/324,574、2008年4月23日提交的美国专利申请号12/108,449、2008年12月10日提交的美国专利申请号12/332,284、2009年2月9日提交的美国专利申请号12/368,248、以及2007年9月17日提交的美国专利申请号11/856,695中，已找到III-N二极管和晶体管器件连同包括这些器件的III-N层的实例，其全部内容通过引用结合于此。
缓冲层2使覆盖的III族氮化物层能够形成。该缓冲层2可以是单一材料的简单层或者可以由诸如AlxGa1-xN/GaN层的任意组合的多层形成。缓冲层2可以是与衬底晶格失配的。理性地，缓冲层2的下面的平均晶格常数与衬底1匹配，并且缓冲层2的上面的平均晶格常数与沟道层的晶格常数匹配。然而，这种类型的晶格失配难以实现无缺陷的缓冲层2。而是，实际发生在缓冲层2和衬底1之间以及缓冲层2和沟道层4之间的晶格常数失配会导致具有深能级的位错和其他延伸缺陷的形成。该缓冲层2可以是故意掺杂的，诸如利用铁(Fe)、碳(C)或镁(Mg)掺杂以补偿会引起缓冲泄漏的非故意的n型掺杂剂。在器件工作期间，能够俘获沟道电荷的深能级的密度还能够通过补偿缓冲层中的非故意掺杂剂使其成为半绝缘的故意掺杂而增加。
分散阻挡层3被插入到缓冲层2和沟道层4之间。分散阻挡层3是薄的III族氮化物材料层，诸如小于500nm的厚度，例如小于200nm的厚度，并且如果需要被补偿，就是说，利用p型掺杂剂故意掺杂。分散阻挡层3是应变的使得相对于沟道材料来说被极化。在其上面的负极化电荷的薄片产生场，以将电子限制在沟道层4的上部区域并且防止电子被俘获到缓冲层2中。在沟道层4和分散阻挡层3的界面处带边不连续，使得分散阻挡层3中的导带的最小值较高，进一步帮助降低电子的注入和俘获。
分散阻挡层3基本上是一层或多层的组合，其产生大的电场和势垒以隔离电子和有缺陷的缓冲层2中的陷阱。隔离电子的一种方式是产生垂直于2DEG平面的大电场，其在器件工作期间，将电子限制在沟道层4的基本无陷阱的部分，使得沟道电荷的俘获例如小于10％。使用极化或δ掺杂、通过负电荷的薄片或层来产生该电场。因此电场将电子限制在沟道层的顶部。通过生长补偿的半绝缘假晶应变分散阻挡层3来隔离电子，使得仅在沟道层下方，极化产生负电荷的薄片。在一些情况下，需要在假晶应变分散阻挡层3和缓冲层之间的补偿的隔离层。
该分散阻挡层3可以由III族氮化物层合金形成，诸如二元合金AN、或诸如0≤x＜1的AxGa1-xN的三元合金、或0≤(x+y)＜1的四元合金ZyAxGa1-x-yN，其中A和Z是阳离子元素。在一些实施例中，这些层从一个合金至下一个是缓变的，或者合金在层内可以是阶梯状的。两个简单的例子是：AlN层或AlxGa1-xN层，其中后者的Al组分是缓变的或阶梯状的。分散阻挡层可以是AlGaN/GaN超晶格。该分散阻挡层3可以是由Fe、Mg、Be、C或Zn或其他任意合适掺杂剂或掺杂剂的组合故意掺杂补偿的，掺杂剂能够防止2DEG的形成或较少的被限制电子扩散到分散阻挡层中或下方。依赖于器件的需求，补偿的程度可以是从0到100％，由于故意补偿掺杂，而在分散阻挡层3中或下方的小的移动电子的优势和深缺陷的劣势之间折衷。由于极化，电荷产生了电场，其提高了与分散阻挡层3相邻的沟道层4的部分中的导带边。此外，III-N隔离层可以包括在缓冲层2和分散阻挡层3之间，并且可以作为分散阻挡层3的一部分。在一些实施例中，隔离层是III族氮化物三元合金，诸如AlxGa1-xN，其中0≤x＜0.3。该隔离层可以是补偿的，即添加适当数量的相反类型掺杂剂以获得近本征半导体，或过补偿半导体，即材料类型发生转变，诸如从n型材料变成p型材料。
在图3中示意性示出具有分散阻挡层的典型器件。衬底1是SiC。缓冲层2包括在SiC衬底1上生长的薄AlN成核层21以及在成核层上的铁掺杂GaN层22。铁掺杂GaN层可以在大约1至10微米厚之间，如大约2.5微米厚。该分散阻挡层3具有适度Fe掺杂GaN隔离层31，并且在隔离层上具有缓变AlxGa1-xN(x从0至0.23)层32。该缓变AlxGa1-xN层大于27nm厚。沟道层4由GaN形成并具有小于500nm的厚度，诸如大于50nm。势垒层5包括0.6nm的AlN层51，并且其上具有27nm的Al0.28Ga0.72N层52。
在图4中示出了图3中示出的器件的仿真能带图。增加的分散阻挡层3产生了大电场E，其提高了在沟道层4的底面处的导带边201。此外，铁掺杂可以防止在阻挡层3的渐变AlGaN子层下方形成2DEG。可替选地，额外的2DEG或其他的电荷散布能够出现在分散阻挡层3中或下方，其中额外的电荷浓度可以通过调节铁掺杂浓度来控制。图5中的能带图示出了具有(图5(a))和不具有(图5(b))AlGaN分散阻挡层3的器件的情况下的势垒的差别。如能带图中所示，添加缓变AlGaN阻挡层防止了电子散射进入到能够俘获电子的缓冲层2。
图6-8示出了引入AlGaN分散阻挡层的效果。如曲线图所示，诸如通过Fe掺杂来掺杂隔离层可以防止或减少在分散阻挡层3下方形成2DEG。对于一些器件结构，消除分散阻挡层3下方的2DEG可以降低器件泄漏或过早击穿。此外，该分散阻挡层3可以提高器件切换性能。
图6示出了具有AlGaN分散阻挡层的两个器件的电容-电压(CV)图表和载流子分布。每个载流子分布具有两个峰，由于沟道2DEG而靠近表面的峰P1和P3以及在半导体中更深的峰P2和P4表示在扩散阻挡AlGaN层下方的电子浓度。图6(a)中的图表用于具有适当Fe掺杂恰好达到缓变AlGaN层的器件且图6(b)中的图表用于仅在缓冲层中具有Fe掺杂的器件。在后一情况中，在AlGaN分散阻挡层下方形成2DEG，其通过较尖锐且高于P2的P4示出。对于一些器件结构，在AlGaN分散阻挡层下方的2DEG在大器件偏置处会有问题。
图7和8是具有和没有缓变AlGaN分散阻挡层的HEMT的性能参数的性能图表。在图7(a)中，示出了没有分散阻挡层的器件的电流电压(IV)图表，且在图7(b)中，示出了具有分散阻挡层的器件的IV图表。所述图表(每个图表用于不同的器件)示出了器件偏置为关闭的漏极泄漏电流作为漏极偏置的函数。具有分散阻挡层的器件(图7(b))与没有分散阻挡层的器件(图7(a))相比具有更小的平均泄漏电流。
在图8中，示出了当FET在变成关闭之后转换为导通并保持在特定的漏极偏置时，导通电阻(R导通)被示出为当器件保持为关闭时的漏极电压的函数的图表。被绘制的还有用于测量每个R导通的漏极电流(IDS)，并且正如所看到的漏极电流围绕在这些测量所设定的额定1A值范围。在漏极保持在特定的反向偏置之后，R导通是调制沟道的俘获的测量。在具有缓变AlGaN分散阻挡层的器件(图8(b))中，俘获的迹象不明显。然而，没有分散阻挡层的器件(图8(a))示出稳定增加的俘获效应，该俘获效应通过当漏极电压增加时R导通的增加来示例。
图9示出了具有分散阻挡层的Si上GaN耗尽模式(D-模式)HEMT的横截面。在硅衬底1上，异质外延生长III族氮化物缓冲层2。接下来，在缓冲层2上生长具有或不具有GaN隔离层的分散阻挡层3。在阻挡层3上生长沟道层4和势垒层5。通过构图和形成欧姆源极接触6和漏极接触9，沉积合适的电介质8以及在在电介质8上沉积栅极7和倾斜场板之前适当地微机械加工该电介质8并来制造D-模式HEMT。可选地，利用被构图以对用于引线结合或倒装结合至结合衬垫的接触孔进行开口的钝化层(未示出)覆盖该器件。作为如何将分散阻挡层用于平面GaN器件中的示例而示出这种D-模式的HEMT。E-模式的HEMT、二极管或者甚至GaN集成电路也可以受益于这种分散阻挡层。
已经描述了本发明的大量实施例。尽管如此，应当理解，在不偏离本发明的精神和范围的情况下，可以做出各种修改。例如，分散阻挡层可以具有不同类型的缓冲层和任一侧上的有源层，所述缓冲层被优化用于衬底和III族氮化物有源层，使得后者具有需要的应变分布和低的缺陷密度，以及所述有源层本身被优化用于在它们制造的FET、二极管或高电压集成电路。所提出的具体的HEMT结构和在其上的测量仅是示出分散阻挡层的功效。这里所描述的结构可以通过外延，诸如通过MBE或HVPE来生长。尽管术语“在......上”用于权利要求中以表示一些组件，诸如层的相对位置，这里也可以是一个或多个插入层。当使用术语“直接在......上”时，表示没有插入层。因此，其他实施例在下面的权利要求的范围内。

Claims (32)

1.一种III-N器件，包括：
缓冲层；
第一III-N材料层，所述第一III-N材料层在所述缓冲层上；
第二III-N材料层，在相对于所述缓冲层的相反侧上，所述第二III-N材料层在所述第一III-N材料层上，其中，所述第一III-N材料层是沟道层，并且在所述第一III-N材料层和所述第二III-N材料层之间的组分差异在所述第一III-N材料层中感生出2DEG沟道；以及
分散阻挡层，所述分散阻挡层在所述缓冲层和所述沟道层之间，其中，在所述沟道层和所述分散阻挡层界面处的负电荷的薄片或分布将电子限制为远离所述缓冲层。
2.如权利要求1所述的器件，其中，在所述分散阻挡层最下面的导带最小值高于在所述沟道层中的最高占据导带最小值。
3.如权利要求1或2所述的器件，其中，所述分散阻挡层配置为在器件工作期间将电子限制到所述沟道层。
4.如前述权利要求中的任一项所述的器件，进一步包括在所述分散阻挡层和所述缓冲层之间的隔离层。
5.如权利要求4的器件，其中，所述分散阻挡层具有大于所述隔离层的铝浓度。
6.如权利要求4或5所述的器件，其中，所述沟道层由第一III族氮化物合金组成，并且所述隔离层由第二III族氮化物合金组成，其中，所述第一III族氮化物合金和所述第二III族氮化物合金彼此具有10％以内的铝摩尔分数。
7.如权利要求4-6中的任一项所述的器件，所述沟道层的材料是非故意掺杂的，并且所述隔离层是被补偿的或过补偿的。
8.如权利要求4-7中的任一项所述的器件，其中，所述隔离层由III族氮化物三元合金组成。
9.如权利要求4-8中的任一项所述的器件，其中，所述隔离层由0≤x＜0.3的AlxGa1-xN组成。
10.如前述权利要求中的任一项所述的器件，其中，所述分散阻挡层是具有与所述沟道层相邻的负极化电荷的薄片或层的三元III族氮化物合金层。
11.如权利要求1-9中的任一项所述的器件，其中，所述分散阻挡层包括AlxInyGa1-x-yN，其中y＜x且0＜(x+y)＜1。
12.如前述权利要求中的任一项所述的器件，其中，所述分散阻挡层的、比所述缓冲层更靠近所述沟道层的部分比所述分散阻挡层的、靠近所述缓冲层的部分具有更高的铝组分。
13.如前述权利要求中的任一项所述的器件，其中，所述分散阻挡层具有缓变的铝浓度。
14.如权利要求1-12中的任一项所述的器件，其中，所述分散阻挡层具有阶梯状的铝浓度。
15.如权利要求10所述的器件，其中，所述三元III族氮化物合金层的组分是缓变的，并且所述三元III族氮化物合金层是故意补偿的。
16.如权利要求15所述的器件，其中，Fe、C、Mg、Zn或Be或受主的任意组合或两性掺杂剂补偿III族氮化物层。
17.如前述权利要求中的任一项所述的器件，进一步包括由Fe、C、Mg、Zn或Be或受主的任意组合或两性掺杂剂掺杂的隔离层。
18.如前述权利要求中的任一项所述的器件，进一步包括源极接触、漏极接触和栅极，其中所述栅极与所述第二III-N材料层相邻，所述源极接触和漏极接触与所述2DEG电接触，并且所述器件是增强模式FET。
19.如权利要求1-17中的任一项所述的器件，进一步包括源极接触、漏极接触和栅极，其中所述栅极与所述第二III-N材料层接触，所述源极接触和漏极接触与所述2DEG电接触，并且所述器件是耗尽模式FET。
20.如权利要求1-17中的任一项所述的器件，进一步包括利用III族氮化物堆叠形成肖特基势垒的阳极以及与所述2DEG电接触的阴极，其中所述器件是二极管。
21.如前述权利要求中的任一项所述的器件，其中，在工作中的所述器件在300V以上电压的切换操作下具有小于10％的导通电阻增加率。
22.如权利要求21所述的器件，其中，在工作中的所述器件具有小于5％的导通电阻增加率。
23.如权利要求21或22所述的器件，其中，在工作中的所述器件具有小于2％的导通电阻增加率。
24.如权利要求1-22中的任一项所述的器件，其中，在工作中的所述器件在1200V以上电压的切换操作下具有小于5％的导通电阻增加率。
25.如前述权利要求中的任一项所述的器件，其中，所述沟道层具有小于1微米的厚度。
26.如前述权利要求中的任一项所述的器件，其中，所述沟道层具有小于0.5微米的厚度。
27.如前述权利要求中的任一项所述的器件，其中，所述沟道层具有小于0.05微米的厚度。
28.如前述权利要求中的任一项所述的III-N器件，其中，所有III-N层的组合厚度大约是2μm或更小，并且当所述器件被用在使得该器件阻挡至少300V的应用中时，所述器件显示出小于20％的分散。
29.如权利要求1-27中的任一项所述的III-N器件，其中，所有III-N层的组合厚度大约是2.5μm或更小，并且当所述器件被用在使得该器件阻挡至少600V的应用中时，所述器件显示出小于20％的分散。
30.如权利要求1-27中的任一项所述的III-N器件，其中，所有III-N层的组合厚度大约是3μm或更小，并且当所述器件被用在使得该器件阻挡至少1200V的应用中时，所述器件显示出小于20％的分散。
31.如前述权利要求中的任一项所述的器件，进一步包括在所述缓冲层的相对于所述分散阻挡层的相反侧上的衬底，其中该衬底包括碳化硅、蓝宝石或基本纯净的硅中的任一种。
32.一种集成电路，包括：
如权利要求1-17中的任一项所述的器件，其中，所述器件是增强模式晶体管或耗尽模式晶体管；以及
与权利要求1-17中的任一项所述的器件电连接的晶体管、二极管、电阻器或电容器中的至少一个。
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