KR20220130120A - 공유 압전/버퍼 층을 포함하는 고 전자 이동도 트랜지스터들과 통합된 rf 음향파 공진기들 및 그 형성 방법들 - Google Patents

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제프리 비. 셰아리
매리 윈터스
크레이그 모에
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어쿠스티스, 인크.
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Abstract

RF 집적 회로 디바이스는 기판 및 기판 상의 고 전자 이동도 트랜지스터(HEMT) 디바이스를 포함할 수 있고, 그 HEMT 디바이스는 HEMT 디바이스의 2DEG 채널 영역의 형성을 한정하기 위해 HEMT 디바이스의 버퍼 층을 제공하도록 구성된 ScAlN 층을 포함한다. RF 압전 공진기 디바이스가 기판 상에 있을 수 있고, RF 압전 공진기 디바이스는 RF 압전 공진기 디바이스에 대한 압전 공진기를 제공하기 위해 RF 압전 공진기 디바이스의 상단 전극과 하단 전극 사이에 샌드위치된 ScAlN 층을 포함한다.

Description

공유 압전/버퍼 층을 포함하는 고 전자 이동도 트랜지스터들과 통합된 RF 음향파 공진기들 및 그 형성 방법들
본 출원은 2020년 1월 21일자로 USPTO에 출원된 발명의 명칭이 Transistor BAW(TBAW) Filter Monolithic Integration인 미국 특허 출원 제62/963,915호에 대한 우선권을 주장하고, 본 출원은 현재 미국 특허 제10,217,930호인 2016년 3월 11일자로 USPTO에 출원된 특허 출원 제15/068,510호의 일부 계속 출원인, 현재 미국 특허 제10,355,659호인 2017년 10월 16일자로 출원된 미국 특허 출원 제15/784,919호의 계속 출원인 2019년 6월 6일자로 USPTO에 출원된 미국 특허 출원 제16/433,849호의 계속 출원인 2020년 3월 18일자로 USPTO에 출원된 미국 특허 출원 제16/822,689호의 일부 계속 출원인 2020년 8월 11일자로 USPTO에 출원된 미국 특허 출원 제16/990,638호에 대한 우선권을 주장하고, 이들의 전체 개시내용들은 그 전체가 본원에 참조로 포함된다.
압전 기반 반도체 공진기 디바이스들은 집적 회로 디바이스들에서 필터들 및 발진기들로서 작용하도록 개발되었다. 예컨대, 모바일 통신 디바이스에서 필터의 일부로서 압전 재료 표면 음향파 공진기(piezoelectric material surface acoustic wave resonator) 또는 압전 재료 벌크 음향파 공진기(piezoelectric material bulk acoustic wave resonator)를 활용하는 것이 알려져 있다.
고 전자 이동도 트랜지스터(High Electronic Mobility Transistor)(HEMT)들은 RF 애플리케이션들에서 증폭기들로서 사용되어 왔다. 예컨대, HEMT 디바이스들은 미국 특허 출원 공개 번호 제US2015/0028346호에서 추가로 논의되고, 그의 개시내용은 참조로 본원에 포함된다.
RF 집적 회로 디바이스는 기판 및 기판 상의 고 전자 이동도 트랜지스터(HEMT) 디바이스를 포함할 수 있고, 그 HEMT 디바이스는 HEMT 디바이스의 2DEG 채널 영역의 형성을 한정하기 위해 HEMT 디바이스의 버퍼 층을 제공하도록 구성된 ScAlN 층을 포함한다. RF 압전 공진기 디바이스가 기판 상에 있을 수 있고, 이는 RF 압전 공진기 디바이스에 대한 압전 공진기를 제공하기 위해 RF 압전 공진기 디바이스의 상단 전극과 하단 전극 사이에 샌드위치된 ScAlN 층을 포함한다.
도 1a는 본 발명에 따른 일부 실시예들에서의, 공유 ScxAl1-xN 층을 포함하는 모놀리식 RF BAW 압전 공진기 및 HEMT 디바이스의 단면 개략도이고, 공유 ScxAl1-xN 층은 압전 공진기 내의 압전 층 및 HEMT 디바이스 내의 버퍼 층을 제공한다.
도 1b는 본 발명에 따른 일부 실시예들에서의, 도 1a의 모놀리식 RF BAW 압전 공진기 및 HEMT 디바이스를 예시하는 회로 도면이다.
도 2는 본 발명에 따른 일부 실시예들에서의, 배리어 층으로서 공유 ScxAl1-xN 층을 포함하는 도 1a의 부분(A) 내의 HEMT 반도체 재료 스택의 부분의 상세 단면도이다.
도 3a 내지 도 24d는 본 발명에 따른 일부 실시예들에서의, 공진기 공동 및 HEMT 기생 커패시턴스 공동을 형성하기 위한 희생 층을 사용하여, 도 1a의 공유 ScxAl1-xN 층을 포함하는 모놀리식 RF BAW 압전 공진기 및 HEMT 디바이스를 형성하는 전사 프로세스를 예시하는 단면도들이다.
도 25a 내지 도 36d는 본 발명에 따른 일부 실시예들에서의, 본딩 동안 공진기 공동을 형성하고 HEMT 기생 커패시턴스 공동을 형성하기 위해 패터닝된 지지 층을 사용하여, 도 1a의 공유 ScxAl1-xN 층을 포함하는 모놀리식 RF BAW 압전 공진기 및 HEMT 디바이스를 형성하는 전사 프로세스를 예시하는 단면도들이다.
도 37a 내지 도 47d는 본 발명에 따른 일부 실시예에서의, 다층 미러를 갖고 공유 ScxAl1-xN 층을 포함하는 모놀리식 RF BAW 압전 공진기 및 HEMT 디바이스를 형성하는 전사 프로세스를 예시하는 단면도들이다.
도 48은 본 발명에 따른 일부 실시예들에서의, 공유 ScxAl1-xN 층을 포함하는 모놀리식 RF SAW 압전 공진기 및 HEMT 디바이스의 단면 개략도이고, 공유 ScxAl1-xN 층은 압전 공진기 내의 압전 층 및 HEMT 디바이스 내의 버퍼 층을 제공한다.
도 49는 본 발명에 따른 일부 실시예들에서의, 통합 폼 팩터로 조립된, BAW 필터, 적어도 하나의 HEMT 디바이스를 사용하여 구현된 증폭기, 및 적어도 하나의 HEMT 디바이스를 사용하여 구현된 스위치를 포함하는 송신 모듈의 개략도이다.
도 50은 본 발명에 따른 일부 실시예들에서의, 통합 폼 팩터로 조립된, BAW 필터, 적어도 하나의 HEMT 디바이스를 사용하여 구현된 증폭기, 및 적어도 하나의 HEMT 디바이스를 사용하여 구현된 스위치를 포함하는 부분 완전 프론트 엔드 모듈(CFE) 고대역 디바이스의 개략도이다.
도 51은 본 발명에 따른 일부 실시예들에서의, 통합 폼 팩터로 조립된, 적어도 하나의 BAW 필터 및 바이패스 스위치 또는 멀티-스로 스위치와 같은, 적어도 하나의 HEMT 디바이스를 사용하여 구현된 적어도 하나의 스위치를 포함하는 스위치형 듀플렉서 뱅크의 개략도이다.
도 52는 본 발명에 따른 일부 실시예들에서의, 통합 폼 팩터로 조립된, 적어도 하나의 BAW 필터 및 바이패스 스위치 또는 멀티-스로 스위치와 같은, 적어도 하나의 HEMT 디바이스를 사용하여 구현된 적어도 하나의 스위치를 포함하는 안테나 스위치 모듈의 개략도이다.
도 53은 본 발명에 따른 일부 실시예들에서의, 통합 폼 팩터로 조립된, 적어도 하나의 HEMT 디바이스를 사용하여 구현된 적어도 하나의 저잡음 증폭기, 적어도 하나의 BAW 필터, 및 적어도 하나의 HEMT 디바이스를 사용하여 구현된 적어도 하나의 스위치를 포함하는 다이버시티 수신 FEM의 개략도이다.
도 54는 본 발명에 따른 일부 실시예들에서의, 통합 폼 팩터로 조립된, 적어도 하나의 HEMT 디바이스를 사용하여 구현된 적어도 하나의 전력 증폭기 및 적어도 하나의 BAW 필터를 포함하는 전력 증폭기(PA) 듀플렉서의 개략도이다.
본 발명에 따르면, 일반적으로 전자 디바이스들과 관련된 기법들이 제공된다. 더 구체적으로, 본 발명은 단결정 압전 층들을 포함하는 고 전자 이동도 트랜지스터 디바이스들과 통합된 음향파 공진기 디바이스들의 제조 방법 및 그들에 대한 구조체와 관련된 기법들을 제공하고, 그 단결정 압전 층들은 디바이스들 둘 모두에 의해 공유되어, 각각에 대해 상승적인 기능적 및 구조적 이점들을 제공할 수 있다. 단지 예로서, 본 발명은 특히, 통신 디바이스, 모바일 디바이스, 컴퓨팅 디바이스에 대한 단결정 공진기 디바이스에 적용되었다.
본 발명자들에 의해 인식되는 바와 같이, 압전 공진기 디바이스들의 성능은 고품질 단결정 압전 층들을 제공함으로써, 특히 5G 범위 내의 주파수들에서 개선될 수 있다. 그러나, 이러한 고품질 단결정 압전 층들을 형성하는 것은 단결정 압전 층들을 형성하는 데 전형적으로 사용되는 에피택셜 타입 프로세스들로부터 기인하는 열적 문제들 또는 증가된 응력들로 인해 AlN과 같은 일부 압전 재료들이 균열되거나 또는 다른 방식으로 실패하는 경향으로 인해 어려울 수 있다. 예컨대, 일부 에피택셜 프로세스들은 Si 상에 압전 재료들을 성장시킬 수 있고, 여기서, 온도들은 섭씨 약 1000도를 초과할 수 있다. 웨이퍼가 냉각될 때, 재료들은 (특히, 압전 재료들이 고주파수 애플리케이션들, 이를테면 5G에 적합한 두께들로 형성될 때) 유도되는 과도한 응력들로 인해 균열될 수 있다. 본 발명자들에 의해 추가로 인식되는 바와 같이, 스트레인(strain) 밸런싱은 압전 재료들이 균열에 대해 내성을 갖게 하도록 구성된 캡과 같은 다른 층들을 압전 재료들 상에 성장시킴으로써, 위에서 설명된 응력들을 상쇄시키기 위해 사용될 수 있다.
따라서, 본 발명자들에 의해 인식되는 바와 같이, 압전 공진기 디바이스와 HEMT 디바이스의 통합은 각각의 디바이스의 형성 및 성능에 일부 이점들을 제공할 수 있다. 특히, HEMT 디바이스의 하나 이상의 층(이를테면, 채널 층)은 에피-프로세스의 일부로서 압전 층 상에 채널 층을 성장시킴으로써 ScxAl1-xN 층과 같은 에피-성장된 압전 층에 대한 스트레인 밸런싱을 제공할 수 있다. 더욱이, 압전 층은 또한, GaN과 같은 HEMT 채널 층의 형성을 위한 양호한 구조를 제공할 수 있다. 더욱이, 압전 공진기 디바이스 및 HEMT 디바이스가 모놀리식 통합 디바이스로서 제작될 때, 동일한 압전 층이 디바이스들 둘 모두에 의해 공유될 수 있다. 예컨대, ScxAl1-xN 층이 기판에 걸쳐 연장되어, 기판의 제1 영역에서 공진기 디바이스의 ScxAl1-xN 압전 층을 제공할 뿐만 아니라 기판의 제2 영역에서 HEMT 디바이스의 ScxAl1-xN 버퍼 층을 제공할 수 있다.
일부 실시예들에서, 스트레인 밸런싱은 공유된 압전 층이 HEMT 채널 층에 대해 응력 밸런싱될 수 있는 구성들을 포함한다. 일부 실시예들에서, 공유된 압전 층과 HEMT 채널 층 사이의 스트레인은, 스트레인이 약 +400 MPa 내지 약 -400 MPa의 범위에 있는 경우, "응력 밸런싱"된 것으로 고려될 수 있다.
본 발명자들에 의해 추가로 인식되는 바와 같이, 일부 실시예들에서, ScxAl1-xN 압전 층은 비교적 높은 K를 제공할 수 있고, HEMT 채널 층의 형성을 위한 양호한 격자 정합을 제공할 수 있다. 더 추가로, ScxAl1-xN의 조성은 K를 조정할 뿐만 아니라 HEMT 디바이스에 대한 다른 III-N 채널 층들의 성장을 수용하도록 격자를 구성하도록 구성될 수 있다. 예컨대, 일부 실시예들에서, Sc0.18Al0.82N은 양호한 K뿐만 아니라 GaN 채널에 대한 양호한 격자 정합을 위해 사용될 수 있다. 다른 실시예들에서, Sc0.30Al0.70N은 InGaN 채널에 대한 격자 정합을 제공하기 위해 사용될 수 있다. 다른 III-N 재료들이 ScxAl1-xN 공유 층과 정합될 수 있는 채널 층을 위해 사용될 수 있다.
HEMT 디바이스와 통합된 압전 공진기 디바이스를 형성하는 방법들은 공유 압전 층, 및 (HEMT에 대한 버퍼 층으로서의 압전 층 상의) III-N 채널 층, 배리어 층, 및 임의적인 캡을 포함하는 HEMT 층들의 나머지를 포함하는 반도체 재료 스택을 형성함으로써 전사 프로세스를 이용할 수 있다. HEMT 스택은 소스 및 드레인 영역들 및 게이트를 형성하기 위해 추가로 프로세싱될 수 있다. 소스, 드레인, 및 게이트에 대한 옴 접촉들을 위한 금속화부가 또한, 공진기에 대한 하단 전극을 형성하는 데 사용될 수 있다.
이어서, 전체 구조체(공진기 및 HEMT)는 캐리어 기판(이를테면, Si <100>)으로 전사될 수 있고, 그에 따라, 성장 기판(그 성장 기판 상에 공유 압전 층 및 HEMT 스택이 성장됨)이 제거될 수 있다. 성장 기판이 제거되면, 압전 층의 노출된 배면은, 예컨대, (공진기에 대한) 상단 전극, 및 (공진기 및 HEMT에 대한) 비아들 및 콘택들을 형성하기 위해 프로세싱될 수 있다. 따라서, 전사 프로세스는 공유 압전 층의 양 측들이 (공진기와 HEMT 둘 모두를 위해) 활용되는 것을 허용한다. 본 발명자들에 의해 추가로 인식되는 바와 같이, 전사 프로세스를 활용하지 않을 수 있는 본 발명에 따른 일부 실시예들에서, 표면 음향파 공진기 디바이스들이 또한, 공유 압전 층에 의해 HEMT 디바이스들과 통합될 수 있다. 본 발명에 따른 일부 실시예들에서, 다른 재료들이 캐리어 기판으로서 사용될 수 있다는 것을 이해할 것이다.
본 발명자들에 의해 추가로 인식되는 바와 같이, 본 발명에 따른 일부 실시예들에서, HEMT 채널 층의 두께는 공유 압전 층의 형성에 대한 스트레인 밸런싱을 제공하도록 구성될 수 있다. 특히, 전형적으로, HEMT 채널 층의 두께는 감소된다. 그러나, 본 발명자들에 의해 인식되는 바와 같이, 본 발명에 따른 일부 실시예들에서, HEMT 채널 층의 두께는 하부 공유 압전 층에 대한 개선된 스트레인 밸런싱을 제공하도록 증가될 수 있다. 따라서, HEMT 채널 층의 두께 및 조성(뿐만 아니라 HEMT 배리어 및 캡 층들의 각각의 두께들 및 조성들)은 스트레인 밸런싱을 위해 구성될 수 있다.
더 추가로, 본 발명에 따른 일부 실시예들에서, 성장 기판은 공유 압전 층의 성장 전에 고온 질소 가스로 컨디셔닝될 수 있다. 예컨대, NH3가 성장 기판(이를테면, SiC 또는 Al2O3)의 표면에 제공되어 성장 기판의 표면에 SiN을 형성할 수 있다. 응력 보상으로 인해, SiN은 더 두꺼운 공유 압전 층의 성장을 가능하게 할 수 있고, 이는 또한, 에피-프로세스 후에 균열에 대해 더 내성을 가질 수 있다. 본 발명에 따른 일부 실시예들에서, 성장 기판은 실리콘 <111> 또는 SiC일 수 있다. 다른 재료들이 또한 성장 기판을 위해 사용될 수 있다.
도 1a는 본 발명에 따른 일부 실시예들에서의, 공유 ScxAl1-xN 층(110)을 포함하는 HEMT 디바이스(100)와 통합된 모놀리식 RF 벌크 음향파(BAW) 압전 공진기 디바이스(105)의 단면 개략도이고, 공유 ScxAl1-xN 층(110)은 압전 공진기 디바이스(105) 내의 압전 층 및 HEMT 디바이스(100) 내의 버퍼 층을 제공한다. 도 1a에 따르면, 공유 ScxAl1-xN 층(110)은 공진기 디바이스(105)의 압전 층 및 HEMT 디바이스(100)의 버퍼 층을 제공하기 위해 모놀리식 캐리어 기판(115)에 걸쳐 연장된다. HEMT 디바이스(100)는 HEMT 재료 스택(A)을 포함하고, HEMT 재료 스택(A)은 III-N 채널 층(120), 배리어 층(125), 및 임의적인 캡 층(130)(도 12)을 포함하는 HEMT 디바이스(100)의 활성 층들을 형성한다.
일부 실시예들에서, HEMT 재료 스택(A) 및 공유 ScxAl1-xN 층(110)은 HEMT 재료 스택(A) 및 공유 ScxAl1-xN 층(110)의 형성 동안 진공 파괴가 도입되지 않으면서 캐리어 기판(115) 상에 에피택셜 방식으로 성장될 수 있다는 것을 이해할 것이다. 다시 말하면, 에피-프로세스를 위해 사용되는 반응 챔버가 온도에 도달되면, 프로세스는 온도가 냉각되는 것이 허용되기 전에 HEMT 재료 스택의 형성이 완료될 때까지 계속된다.
도 1a에 추가로 도시된 바와 같이, 공유 ScxAl1-xN 층(110)은 하단 전극(135)과 상단 전극(140) 사이에 샌드위치된다. 하단 전극(135)은 공진기 공동(145)에 의해 캐리어 기판(115)으로부터 분리되고, 공진기 공동(145)은 상단 및 하단 전극들(135 및 140) 사이에 위치된 공유 ScxAl1-xN 층(110)의 부분이 상단 및 하단 전극들(135 및 140)에서 전기적 응답을 생성하기 위해 공유 ScxAl1-xN 층(110)의 그 부분에 충돌하는 전자기 에너지에 응답하여 공진하게 허용한다. 공진기 공동(145)은 또한, 상단 및 하단 전극들(135 및 140) 사이에 위치된 공유 ScxAl1-xN 층(110)의 부분이 상단 및 하단 전극들(135 및 140)에 걸쳐 인가된 전기적 신호에 응답하여 공진하게 허용한다. 추가로, 공유 ScxAl1-xN 층(110)의 공진은 공유 ScxAl1-xN 층(110)에 포함된 Sc의 레벨에 의해 영향을 받을 수 있다.
공유 ScxAl1-xN 층(110)에 포함된 Sc의 레벨은 또한, III-N 채널 층과 같은 다른 재료들이 하부 공유 ScxAl1-xN 층(110)과 더 용이하게 격자 정합될 수 있도록 공유 ScxAl1-xN 층(110)의 격자 구조를 결정한다는 것을 추가로 이해할 것이다. 예컨대, 본 발명에 따른 일부 실시예들에서, Sc0.18Al0.72N 층이 GaN의 격자 구조와 근접하게 정합된다. 따라서, 본 발명에 따른 일부 실시예들에서, GaN 채널 층(120)은 HEMT 디바이스(100)에 포함된 공유 Sc0.18Al0.72N 층의 영역 상에 성장될 수 있다. ScxAl1-xN 층(110)의 다른 조성들이 InGaN, InGaAsN과 같은 상이한 III-N 채널 층들(120)에 대해 사용될 수 있다는 것을 이해할 것이다.
도 1a에 추가로 도시된 바와 같이, HEMT 디바이스(100)는 또한, HEMT 재료 스택(A)과 캐리어 기판(115) 사이에 기생 커패시턴스 공동(150)을 포함한다. 공진기 공동(145) 및 기생 커패시턴스 공동(150)은 동일한 단계에서 형성될 수 있거나 또는 개별적으로 형성될 수 있다는 것을 이해할 것이다. 추가로, 공진기 공동(145) 및 기생 커패시턴스 공동(150)은 상이한 체적들을 가질 수 있고, 캐리어 기판(115)으로부터 상이한 양들만큼 이격될 수 있다. 일부 실시예들에서, 공진기 공동(145) 및 기생 커패시턴스 공동(150)은 또한, 공기와 같은 가스로 채워질 수 있거나 또는 진공일 수 있다.
도 1a에 도시된 바와 같이, 공유 ScxAl1-xN 층(110)은 하단 전극(135)을 노출시키는 개구를 포함하고, 그에 따라, 그 개구에 전도성 재료가 형성될 수 있다. 전도성 재료는 하단 전극 콘택(2920)에 커플링하기 위해 개구로부터 돌출된다. 상단 전극(140)은 그의 상부 표면에 함몰부(2912)를 포함한다. 콘택(2610)은 공유 ScxAl1-xN 층(110)의 상부 표면 상에 위치되고 상단 전극(140)에 커플링된다. 도 1a에 도시되지 않았지만, 공진기 디바이스(105)는 또한, 상단 전극(140) 위에 위치된 공동을 포함할 수 있다. 본원에서 설명되는 공동들이 또한, 설명되는 기능성을 제공하는 임의의 형상일 수 있다는 것을 또한 이해할 것이다.
도 1a에 추가로 도시된 바와 같이, HEMT 디바이스(100)는 캐리어 기판(115)에 가장 근접해 있는 HEMT 스택(A) 내의 레벨에 위치된 소스 영역(175), 드레인 영역(180), 및 게이트(185)를 포함한다. 따라서, HEMT 디바이스(100)의 소스 영역(175), 드레인 영역(180), 및 게이트(185)는 공진기 디바이스(105)의 하단 전극(140)과 동일한 공유 ScxAl1-xN 층(110)의 측에 위치된다. 추가로, 각각의 금속화부들(190 및 195)은 HEMT 스택(A)의 소스 영역(175) 및 드레인 영역(180)으로부터 각각의 콘택들(1905)까지 연장되고, 콘택들(1905)은 각각 공유 ScxAl1-xN 층(110)을 통해 연장된다. 본 발명에 따른 일부 실시예들에서, 각각의 금속화부(190 및 195)는 하단 전극(140)과 함께 동일한 단계에서 형성될 수 있다는 것을 이해할 것이다. 더 추가로, 본 발명에 따른 일부 실시예들에서, 각각의 콘택들(1905)은 상단 전극(140)을 형성하는 데 사용되는 단계와 동일한 단계에서 형성될 수 있다.
HEMT 디바이스(100)와 공진기 디바이스(105) 둘 모두는 캐리어 기판(115)의 표면에 인접해 있는 공진기 공동(145) 및 기생 커패시턴스 공동(150) 각각의 하부 벽을 형성하는 유전체 층(1420)(본원에서 지지 층으로 때때로 지칭됨)에 의해 지지된다.
도 1b는 본 발명에 따른 일부 실시예들에서의, 도 1a의 모놀리식 RF BAW 압전 공진기(105) 및 HEMT 디바이스(100)를 예시하는 회로(220) 도면이다. 특히, 도 1b는 본 발명에 따른 일부 실시예들에서, BAW 압전 공진기(105) 및 HEMT 디바이스(100)의 콘택들이 도 49 내지 도 54에 도시된 것들과 같은 회로를 형성하기 위해 함께 커플링될 수 있다는 것을 도시한다.
도 2는 본 발명에 따른 일부 실시예들에서의, 공유 ScxAl1-xN 층(110)을 포함하는 도 1a의 HEMT 반도체 재료 스택(A)의 상세 단면도이다. 도 2에 따르면, 일부 실시예들에서, 공유 ScxAl1-xN 층(110)은 캐리어 기판(115)에 걸쳐 연장되고, RF BAW 압전 공진기(105)에 (압전 공진기로서) 포함되고 HEMT 디바이스(100)에 (버퍼 층으로서) 포함된다. 도 2에 추가로 도시된 바와 같이, 공유 ScxAl1-xN 층(110)의 에피택셜 성장을 촉진하기 위해 성장 기판(2610) 상에 핵형성 층(110a)이 형성될 수 있다. 예컨대, Sc의 도핑 레벨에 따라, 공유 ScxAl1-xN 층(110)의 에피택셜 성장을 촉진하기 위해 Si <100> 기판 공진기 상에 AlN 또는 GaN 핵형성 층이 형성될 수 있다. 일부 실시예들에서, 핵형성 층의 두께는, 예컨대, ALD를 사용하여 약 0.05 미크론일 수 있다. 부분적으로 형성된 RF BAW 압전 공진기(105) 및 HEMT 디바이스(100)가 캐리어 기판(115)으로 전사될 때, 성장 기판(2610)과 함께 핵형성 층이 (전체적으로 또는 부분적으로) 제거될 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 성장 기판(2610)은 Si, SiC, Al2O3, 또는 유리일 수 있다. 다른 캐리어 기판들이 또한 사용될 수 있다.
공유 ScxAl1-xN 층(110)은 단결정 압전 층을 제공하는 프로세스를 사용하여 약 0.5 미크론의 두께로 형성될 수 있다. 일부 실시예들에서, 단결정 압전 층은 MOCVD, MBE, HVPE 등과 같은 비교적 정렬된 결정 성장을 통해 형성될 수 있다. 본 발명에 따른 일부 실시예들에서, 공유 ScxAl1-xN 층(110)은 ScxAl1-xN c-축 막 반사에 대해 측정된 2세타(2θ) 스캔 각도에 대해 측정된 약 1.0도 미만 내지 약 0.001도의 범위의 XRD ω-로킹 곡선 FWHM 값에 의해 특성화된 결정질 구조를 갖도록 형성된 Sc0.18Al0.82N(본원에서 18% Sc로 때때로 지칭됨)일 수 있다. 일부 실시예들에서, Sc의 레벨은 III-N 채널 층에 대해 사용되는 재료들 및 III-N 채널 층 내의 그러한 재료들의 레벨들에 따라 최대 약 40%일 수 있다.
III-N 채널 층(120)은 공유 ScxAl1-xN 층(110) 상에 성장된 GaN 채널 층일 수 있다. 일부 실시예들에서, GaN 채널 층은 약 0.5 미크론 내지 약 1.0 미크론의 범위의 두께로 성장된다. 본 발명자들에 의해 인식되는 바와 같이, III-N 채널 층(120)은 하부 공유 ScxAl1-xN 층(110)에 대해 응력 밸런싱되도록 성장될 수 있다.
배리어 층(125)은 2DEG 채널 영역의 한정 및 고전압/전력 애플리케이션들을 지원하기 위해 채널 층(120)에 비해 비교적 큰 밴드 오프셋 및 분극을 갖는 비교적 응력 밸런싱된 배리어 층을 제공하도록 선택될 수 있다. 일부 실시예들에서, 배리어 층(125)은 하부 공유 ScxAl1-xN 층(버퍼)(110) 층과 격자 정합된 ScxAl1-xN일 수 있다. 일부 실시예들에서, 배리어 층(125)은 AlGaN일 수 있다. 배리어 층(125)은 채널 층(120)으로부터 배리어 층(125)으로의 더 낮은 스트레인 전이를 촉진하기 위해, 채널 층(120)에 더 근접하게 격자 정합되고 채널 층(120)과의 계면에 인접해 있는 서브-배리어 층(123)을 포함할 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 서브-배리어 층(123)은 약 1 미크론 내지 약 0.005 미크론의 범위의 두께로 형성된 AlN일 수 있고, 이는 형성이 진행됨에 따라 AlGaN 또는 ScxAl1-xN으로 전이될 수 있다. 일부 실시예들에서, 서브-배리어 층(123) 및 배리어 층(125)은 프로세스 중에 재료의 조성을 변화시킴으로써 형성될 수 있다. 예컨대, 배리어 층(125)이 ScAlN 또는 AlGaN인 경우, 서브-배리어 층(123)은 초기에 AlN으로서 형성되고, 배리어 층(125)으로서의 ScAlN 또는 AlGaN의 타겟 조성이 도달될 때까지 Sc 또는 Ga의 레벨을 포함하도록 전이될 수 있다.
도 2에 추가로 도시된 바와 같이, HEMT 스택(A)은 배리어 층(125) 상에 성장된 캡 층(130)을 포함할 수 있다. 일부 실시예들에서, 캡 층(130)은 약 0.01 내지 0.001 미크론의 범위의 두께로 형성된 GaN일 수 있다. 일부 실시예들에서, 캡 층(130)은 제거될 수 있다. 또 다른 실시예들에서, 비정질 AlN이 배리어 층(125) 상에 형성될 수 있다.
도 13a 내지 도 24는 본 발명에 따른 일부 실시예들에서의, 공진기 공동 및 HEMT 기생 커패시턴스 공동을 형성하기 위한 희생 층 및 전사 구조체(캐리어 기판)를 사용하여, 도 1a의 공유 ScxAl1-xN 층을 포함하는 모놀리식 RF BAW 압전 공진기 및 HEMT 디바이스를 형성하는 전사 프로세스를 예시하는 단면도들이다. 아래에서 설명되는 이러한 도면 시리즈에서, "A" 도면들은 본 발명의 다양한 실시예들에 따른 BAW 압전 공진기 및 HEMT 디바이스의 상단 단면도들을 예시하는 단순화된 도면들을 도시한다. "B" 도면들은 "A" 도면들 내의 디바이스들과 동일한 디바이스들의 길이 방향 단면도들을 예시하는 단순화된 도면들을 도시한다. 유사하게, "C" 도면들은 "A" 도면들 내의 디바이스들과 동일한 디바이스들의 폭 방향 단면도들을 예시하는 단순화된 도면들을 도시한다. 유사하게, "D" 도면들은 "A" 도면들 내의 디바이스들과 동일한 디바이스들의 폭 방향 단면도들을 예시하는 HEMT 디바이스(100)의 상단 단면도들의 단순화된 도면들을 도시한다. 일부 경우들에서, 특정 피처들은 다른 피처들 및 그러한 피처들 사이의 관계들을 강조하기 위해 생략될 수 있다. 관련 기술분야의 통상의 기술자는 이러한 도면 시리즈에 도시된 예들에 대한 변형들, 수정들, 및 대안들을 인식할 것이다.
도 3a 내지 도 3c 및 도 4 내지 도 7에 따르면, 압전 층(110)이 성장 기판(1610) 상에 형성된다. 일부 실시예들에서, 성장 기판(1610)은 실리콘(S), 실리콘 탄화물(SiC), Al2O3, 또는 다른 유사한 재료들을 포함할 수 있다. 압전 층(110)은 ScxAl1-xN 또는 다른 유사한 재료들의 에피택셜 층일 수 있다. 추가적으로, 이러한 압전 층(110)은 두께 트림을 거칠 수 있다. 도 4 내지 도 7은 압전 층(110), III-N 채널 층(120), 배리어 층(125), 및 임의적인 캡 층(130)을 포함하는 HEMT 스택(A)을 형성하는 데 사용되는 에피-성장 프로세스를 예시한다는 것을 이해할 것이다.
에피-성장 프로세스는 HEMT 스택(A)이 에피-성장이 수행되는 온도 미만으로 냉각되지 않는 상태로 반응 챔버에서 HEMT 스택(A)의 층들이 형성되도록 수행될 수 있다. 특히, 도 4 내지 도 7에 도시된 바와 같이, 압전 층(110)은 성장 기판 상의, 예컨대 AlN 또는 GaN의 핵형성 층(110A) 상에 형성될 수 있다. 배리어 층(125)이 서브-배리어 층(123)을 사용하여 III-N 채널 층 상에 형성될 수 있고, 임의적인 캡 층(130)이 배리어 층(125) 상에 형성될 수 있다. HEMT 스택(A)이 성장된 후에, HEMT 스택의 추가 프로세싱이 프로세스 외부에서 수행되거나 또는 대안적으로 에피-성장 프로세스의 일부로서 수행될 수 있다.
일부 실시예들에서, 에피-성장 프로세스는, 예컨대, 2020년 7월 2일자로 USPTO에 출원된 발명의 명칭이 Apparatus For Forming Single Crystal Piezoelectric Layers Using Low-Vapor Pressure Metalorganic Precursors In CVD Systems And Methods Of Forming Single Crystal Piezoelectric Layers Using The Same인 미국 특허 출원 제16/784,843호에서 설명되는 바와 같이, 압전 층(110)이 ScxAl1-xN인 MOCVD 시스템에서 수행될 수 있고, 그 미국 특허 출원은 본 양수인에게 공동으로 양도되고, 이로써, 그 미국 특허 출원의 전체 내용은 참조로 본원에 포함된다. 본 발명에 따른 일부 실시예들은 저 증기압 금속유기(MO) 전구체들을 활용하여, 저 증기압 MO 전구체를 (섭씨 150도 초과와 같은) 비교적 높은 온도까지 가열함으로써, Sc 도펀트를 타겟 농도들(예컨대, 18%, 30%, 또는 그 초과)로 혼입할 수 있다. 예컨대, 본 발명에 따른 일부 실시예들에서, CVD 시스템은 저 증기압 MO 전구체, 이를테면, 트리스(시클로펜타디에닐)Sc(즉, (Cp)3Sc)) 및 (MeCp)3Sc를 적어도 섭씨 150도까지 가열할 수 있다. 본 발명에 따른 실시예들에서, 진공 파괴 없이, 도 4 내지 도 7에 도시된 바와 같은 HEMT 스택(A)의 에피-성장을 수행하기 위해, 다른 저 증기압 MO 전구체들이 또한 사용될 수 있다.
일부 실시예들에서, 저 증기압 금속유기(MO) 전구체들의 소스를 홀딩하는 소스 용기 뿐만 아니라 저 증기압 MO 전구체 증기를 CVD 반응기 챔버로 전달하는 라인들이 적어도 섭씨 150도까지 가열될 수 있다. 일부 실시예들에서, CVD 반응기는 반응기 내의 웨이퍼들 위에 저 증기압 MO 전구체 증기의 층류를 생성할 수 있는 수평 유동 반응기이다. 본 발명에 따른 일부 실시예들에서, 수평 유동 반응기는 유성(planetary) 타입 장치를 포함할 수 있고, 그 유성 타입 장치는 퇴적 프로세스 동안 회전하고, 웨이퍼들 각각을 홀딩하는 웨이퍼 스테이션들을 회전시킨다.
본 발명에 따른 일부 실시예들에서, 저 증기압 MO 전구체는 실온에서 4.0 Pa 이하의 증기압을 갖는 임의의 금속유기 재료일 수 있다. 본 발명에 따른 일부 실시예들에서, 저 증기압 MO 전구체는 실온에서 약 4.0 Pa 내지 약 0.004 Pa의 증기압을 갖는 임의의 금속유기 재료일 수 있다. 본 발명에 따른 더 추가의 실시예들에서, 저 증기압 MO 전구체 증기를 CVD 반응기 챔버로 인도하는 가열된 라인은 다른 MO 전구체들 및 수소화물들로부터 열적으로 격리된다. 예컨대, 일부 실시예들에서, 저 증기압 MO 전구체 증기를 CVD 반응기 챔버로 인도하는 가열된 라인은 다른 전구체들을 제공하는 데 사용되는 루트와 상이한 루트를 통해, 이를테면, 이동하는 CVD 반응기의 부분에 연결된 가요성 가열된 라인을 통해, 중앙 주입기 컬럼에 제공된다. 특히, 다른 전구체들은, 예컨대, CVD 반응기 챔버를 개방하기 위해 CVD 반응기의 상부 부분을 리프팅함으로써 CVD 반응기가 개방될 때 고정된 상태로 유지되는 CVD 반응기의 하부 부분을 통해 중앙 주입기 컬럼에 제공될 수 있다. 따라서, CVD 반응기 챔버가 개방 포지션에 있을 때, CVD 반응기의 상부 부분과 하부 부분은, 예컨대, 본원에서 설명되는 유성 배열들을 노출시키도록 서로 분리된다.
본 발명자들에 의해 인식되는 바와 같이, 다른 전구체들과 상이한 경로에 의해 중앙 주입기 컬럼에 저 증기압 MO 전구체 증기를 제공하는 것은, 예컨대, 실온 초과의 온도로 다른 전구체들에 악영향을 미치지 않으면서(예컨대, 가열하지 않으면서) 저 증기압 MO 전구체 증기가 비교적 높은 온도까지 가열되는 것을 허용할 수 있다. 따라서, CVD 반응기가 폐쇄/개방될 때 메이팅/언메이팅되도록 구성된 하부 부분을 통해 라우팅되는 다른 전구체 라인들을 통해 다른 전구체들이 제공될 수 있는 한편, 중앙 주입기 컬럼으로의 가열된 저 증기압 MO 전구체 라인은 개방/폐쇄될 때 상부 부분이 이동하는 것을 허용하지만 여전히 다른 전구체들/전구체 라인들로부터 열적으로 격리되는 일체형 가요성 피스로 유지될 수 있다.
일부 실시예들에서, 저 증기압 MO 전구체 증기의 몰 유동은 가열된 저 증기압 MO 전구체 소스 용기의 하류에 있는 고온 질량 유동 제어기(MFC)에 의해 제공된다. 본 발명에 따른 일부 실시예들에서, MFC는 가열된 저 증기압 MO 전구체 소스 용기의 상류에 위치되고, 고온 압력 제어기는 저 증기압 MO 전구체 증기를 CVD 반응기 챔버로 인도하는 라인과 일렬로 가열된 저 증기압 MO 전구체 소스 용기의 하류에 위치된다. 따라서, 가열된 저 증기압 MO 전구체 소스 용기의 하류에 있는, 저 증기압 MO 전구체 증기를 CVD 반응기 챔버로 인도하는 라인과 일렬로, 고온 MFC 또는 고온 압력 제어기와 같은 디바이스가 위치되는 실시예들에서, 각각의 디바이스는 섭씨 150도 초과와 같은 비교적 높은 온도들에서 동작하도록 구성된다.
일부 실시예들에서, HEMT 스택(A)에서 Sc, Ga, In, 및 Al을 사용할 때, CVD 반응기 챔버 내부의 온도는 섭씨 약 800도 내지 섭씨 약 1500도의 범위의 온도로 유지될 수 있다. 일부 실시예들에서, HEMT 스택(A)에서 Sc, Ga, Al, 및 In을 사용할 때, CVD 반응기 챔버 내부의 온도는 섭씨 약 600도 내지 섭씨 약 1000도의 범위의 온도로 유지될 수 있다.
도 8에 도시된 바와 같이, 공진기 디바이스(105)에 할당된 기판의 영역에 위치된 ScxAl1-xN 압전 층(110) 위의 HEMT 스택(A)의 부분은 ScxAl1-xN 압전 층(110)의 표면을 노출시키기 위해 제거될 수 있다. HEMT 디바이스(100)에 할당된 기판의 영역 상의 HEMT 스택(A)의 나머지 부분의 추가 프로세싱 동안 손상을 피하기 위해 ScxAl1-xN 압전 층(110)의 표면 상에 보호 층이 형성될 수 있다. 본 발명에 따른 일부 실시예들에서, 도 8에 제거된 것으로 도시된 ScxAl1-xN 압전 층(110) 위의 HEMT 스택(A)의 부분은 HEMT 스택(A)의 추가 프로세싱이 도 9 내지 도 12에 도시된 바와 같이 수행되는 동안 유지될 수 있다.
도 9 내지 도 12에 따르면, HEMT 스택(A)은 HEMT 디바이스(100)에 대한 소스 및 드레인 영역들을 제공하기 위해 추가로 프로세싱된다. 특히, 도 9에 도시된 바와 같이, 소스 및 드레인 리세스들(910 및 920)이 HEMT 스택(A)의 상부 표면에 형성된다. 리세스들(910 및 920)은 III-N 채널 층(120)을 노출시키도록 형성되지만 HEMT 디바이스(100)에 대한 버퍼 층을 제공하는 ScxAl1-xN 압전 층(110) 내로 연장되지는 않는다. 도 10에 따르면, 소스 및 드레인 영역들(175 및 180)을 형성하기 위해, III-N 소스 및 드레인 HEMT 재료가 소스 및 드레인 리세스들(910 및 920)에 재성장되거나 또는 다른 방식으로 퇴적될 수 있다. 일부 실시예들에서, 소스 및 드레인 영역들은 도핑된 GaN 상에 형성된다.
일부 실시예들에서, 상부 표면들은 평탄화될 수 있다. 다른 실시예들에서, 소스 및 드레인 영역들은 HEMT 스택(A)의 표면 위로 돌출된다. 도 11에 따르면, 배리어 층(125)을 노출시키지만 III-N 채널 층(120) 내로 연장되지는 않는 깊이까지, 전도성인 소스 영역과 드레인 영역 사이에서 HEMT 스택(A)의 표면에 게이트 리세스(1110)가 형성된다. 도 12에 따르면, 게이트(185)를 형성하기 위해 전도성 게이트 재료가 게이트 리세스(1110)에 퇴적된다. 일부 실시예들에서, 게이트 전극은 HEMT 스택(A)의 표면 상에 형성되고 HEMT 스택(A)의 표면 아래로 리세싱되지 않는다. 일부 실시예들에서, 공진기 디바이스(105)에 할당된 성장 기판(1610)의 영역 상에 위치된 HEMT 스택(A)의 부분은 ScxAl1-xN 압전 층(110)의 상부 표면을 노출시키기 위해 제거될 수 있다.
도 13에 따르면, 금속 리드들(195)을 형성하기 위해, 패터닝된 금속화부가 소스 영역(175) 및 드레인 영역(180) 상에 퇴적되고, 금속 리드들(195)은 각각 HEMT 스택(A)의 측부들로부터 ScxAl1-xN 압전 층(110)의 표면으로 연장된다. 패터닝된 금속화부는 또한, ScxAl1-xN 압전 층(110)의 표면 상에 공진기 디바이스(105)에 대한 하단 전극(135)을 형성한다. 제1 패시베이션 층(1810)이 하단 전극(135) 및 압전 층(110) 상에 형성될 수 있다. 예에서, 제1 패시베이션 층(1810)은 실리콘 질화물(SiN), 실리콘 산화물(SiOx), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제1 패시베이션 층(1810)은 약 50 nm 내지 약 100 nm의 범위의 두께를 가질 수 있다.
도 14에 도시된 바와 같이, 희생 층(1405)이 하단 전극(135) 상에 형성되고, 희생 층(1410)이 HEMT 디바이스(100)의 표면 상에 형성된다. 희생 층들(1405 및 1410)은 다결정질 실리콘(폴리-Si), 비정질 실리콘(a-Si), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 이러한 희생 층들(1405 및 1410)은 경사를 이루도록 건식 에칭을 거치고 약 1 μm의 두께로 퇴적될 수 있다. 추가로, 인 도핑된 SiO2(PSG)가 지지 층(예컨대, SiNx)의 상이한 조합들과 함께 희생 층으로서 사용될 수 있다.
지지 층(1420)은 공진기 디바이스(105) 및 HEMT 디바이스(100) 위에 그리고 희생 층들(1405 및 1410) 위에 형성될 수 있다. 예에서, 지지 층(1420)은 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 지지 층(1420)은 약 2 내지 3 μm의 두께로 퇴적될 수 있다. 다른 지지 층들(예컨대, SiNx)이 PSG 희생 층의 경우에 사용될 수 있다. 이어서, 지지 층(1420)의 상부 표면은 폴리싱될 수 있다. 지지 층(1420)을 폴리싱하는 것은 폴리싱된 지지 층을 형성한다. 예에서, 폴리싱 프로세스는 화학적 기계적 평탄화 프로세스 등을 포함할 수 있다.
도 15에 따르면, 지지 층의 폴리싱된 표면(1421)은 본딩 층을 통해 캐리어 기판(115)에 커플링된다. 예에서, 캐리어 기판(115)은 Si, Al2O3, 실리콘 이산화물, 실리콘 탄화물(SiC), 또는 다른 유사한 재료들의 캐리어 기판(115) 위에 놓인 본딩 지지 층(2220)(SiO2 또는 유사한 재료)을 포함할 수 있다. 특정 실시예에서, 캐리어 기판(115)의 본딩 지지 층(2220)은 폴리싱된 표면(1421)에 물리적으로 커플링된다. 추가로, 물리적 커플링 프로세스는 실온 본딩 프로세스에 이은 섭씨 300도 어닐링 프로세스를 포함할 수 있다.
도 16에 도시된 바와 같이, 도 3a 내지 도 14에 도시된 바와 같이 HEMT 디바이스(100) 및 공진기 디바이스(105)가 형성된 표면 반대편에 있는 ScxAl1-xN 압전 층(110)의 하부 표면을 노출시키기 위해 성장 기판(1610)이 제거된다. 예에서, 제거 프로세스는 그라인딩 프로세스, 블랭킷 에칭 프로세스, 막 전사 프로세스, 이온 주입 전사 프로세스, 레이저 균열 전사 프로세스 등, 및 이들의 조합들을 포함할 수 있다. HEMT 디바이스(100) 및 공진기 디바이스(105)의 추가 프로세싱은 캐리어 기판(115)이 반전된 상태로 도시된다는 것을 이해할 것이다.
도 17a 내지 도 17d에 따르면, 하단 전극(135)은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 하단 전극(135) 위에 놓인 ScxAl1-xN 압전 층(110) 내에 콘택 비아(2410)를 개방하고, 희생 층(1405) 위에 놓인 제1 패시베이션 층(1810) 및 ScxAl1-xN 압전 층(110) 내에 하나 이상의 릴리스 홀(2420)을 형성하기 위해, 하단 전극(135)은 경사 전극을 이루도록 건식 에칭을 거칠 수 있다. 비아 형성 프로세스들은 다양한 타입들의 에칭 프로세스들을 포함할 수 있다. 도 17에 추가로 도시된 바와 같이, 에칭은 또한, HEMT 디바이스(100)의 소스 및 드레인 영역들에 커플링된 금속화부를 노출시키기 위해 ScxAl1-xN 압전 층(110)에 비아들(2415)을 형성하는 데 사용될 수 있다. 예로서, 경사는 약 60도일 수 있다.
도 18a 내지 도 18d에 따르면, 상단 전극(140)이 ScxAl1-xN 압전 층(110) 위에 놓이게 형성될 수 있다. 예에서, 상단 전극(140)의 형성은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들과 같은 금속을 퇴적하는 것; 및 그 후, 상단 전극(140)을 에칭하여, 전극 공동(2511)을 형성하고, 상단 전극(140)으로부터 부분(2511)을 제거함으로써, 하단 전극(135)과 접촉하도록 비아(2410)에 상단 금속(2520)을 형성하는 것을 포함한다. 도 18a 내지 도 18d에 추가로 도시된 바와 같이, 금속은 또한, 전극들(1811)을 제공하기 위해 HEMT 디바이스(105) 상의 비아들(2415)에 퇴적될 수 있다.
도 19a 내지 도 19d에 따르면, 제1 콘택 금속(2610)은 상단 전극(140)의 부분 및 ScxAl1-xN 압전 층(110)의 부분 위에 놓이게 형성될 수 있고, 상단 금속(2520)의 부분 및 ScxAl1-xN 압전 층(110)의 부분 위에 놓이게 제2 콘택 금속(2611)을 형성할 수 있다. 예에서, 제1 및 제2 콘택 금속들은 금(Au), 알루미늄(Al), 구리(Cu), 니켈(Ni), 알루미늄 브론즈(AlCu), 또는 이러한 재료들의 관련 합금들, 또는 다른 유사한 재료들을 포함할 수 있다. 도 19a 내지 도 19d에 추가로 도시된 바와 같이, 금속은 또한, 콘택들(1905)을 형성하기 위해 HEMT 디바이스(105) 상의 전극들(1811) 상에 퇴적될 수 있다. 본 발명에 따른 일부 실시예들에서, AlN 히트싱크(1910)가 또한, 콘택들(1905) 사이에서 ScxAl1-xN 압전 층(110) 상에 형성될 수 있다.
도 20a 내지 도 20d에 따르면, 제2 패시베이션 층(2710)이 상단 전극(140), 상단 금속(2520), 및 ScxAl1-xN 압전 층(110) 위에 놓이게 형성될 수 있다. 예에서, 제2 패시베이션 층(2710)은 실리콘 질화물(SiN), 실리콘 산화물(SiOx), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제2 패시베이션 층(2710)은 약 50 nm 내지 약 100 nm의 범위의 두께를 가질 수 있다.
도 21a 내지 도 21d에 따르면, 공진기 공동(145)을 형성하기 위해 희생 층(1405)이 제거되고, HEMT 공동(150)을 형성하기 위해 희생 층(1410)이 제거된다. 예에서, 제거 프로세스는 폴리-Si 에칭 또는 a-Si 에칭 등을 포함할 수 있다.
도 22a 내지 도 22d에 따르면, 프로세싱된 상단 전극(2910) 및 프로세싱된 상단 금속(2920)을 형성하기 위해 상단 전극(140) 및 상단 금속(2520)이 프로세싱될 수 있다. 이 단계는 상단 전극(140) 및 상단 금속(2520)의 형성에 후속할 수 있다. 예에서, 이러한 2개의 구성요소의 프로세싱은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 퇴적하는 것; 및 그 후, 이 재료를 에칭(예컨대, 건식 에칭 등)하여, 상단 전극 공동(2912)을 갖는 프로세싱된 상단 전극(2910) 및 프로세싱된 상단 금속(2920)을 형성하는 것을 포함한다. 프로세싱된 상단 금속(2920)은 부분(2911)의 제거에 의해 프로세싱된 상단 전극(2910)으로부터 분리된 상태로 유지된다. 특정 예에서, 프로세싱된 상단 전극(2910)은 Q를 증가시키기 위해 프로세싱된 제2 전극(2910) 상에 구성된 에너지 한정 구조체의 추가에 의해 특성화된다.
도 23a 내지 도 23d에 따르면, 프로세싱된 하단 전극(3010)을 형성하기 위해 하단 전극(135)이 프로세싱될 수 있다. 이 단계는 하단 전극(135)의 형성에 후속할 수 있다. 예에서, 이러한 2개의 구성요소의 프로세싱은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 퇴적하는 것; 및 그 후, 이 재료를 에칭(예컨대, 건식 에칭 등)하여, 프로세싱된 상단 전극과 유사하게, 전극 공동을 갖는 프로세싱된 하단 전극(3010)을 형성하는 것을 포함한다. 공진기 공동(2811)은 프로세싱된 하단 전극(3010)으로 인한 공동 형상의 변화를 도시한다. 특정 예에서, 프로세싱된 하단 전극(3010)은 Q를 증가시키기 위해 프로세싱된 제2 전극(3010) 상에 구성된 에너지 한정 구조체의 추가에 의해 특성화된다.
도 24a 내지 도 24d에 도시된 바와 같이, 프로세싱된 하단 전극(2310)을 형성하기 위해 하단 전극(135)이 프로세싱될 수 있고, 상단 전극(2910)/프로세싱된 상단 금속(2920)을 형성하기 위해 상단 전극(140)/상단 금속(2520)이 프로세싱될 수 있다. 이러한 단계들은 도 22a 내지 도 22d 및 도 23a 내지 도 23d에 대해 설명된 바와 같은 각각의 전극 각각의 형성에 후속할 수 있다. 관련 기술분야의 통상의 기술자는 다른 변형들, 수정들, 및 대안들을 인식할 것이다.
도 25a 내지 도 36d는 본 발명에 따른 일부 실시예들에서의, 공진기 공동 및 HEMT 기생 커패시턴스 공동을 형성하기 위한 희생 층 없이 전사 구조체(캐리어 기판)를 사용하여, 공유 ScxAl1-xN 층(110)을 포함하는 모놀리식 RF BAW 압전 공진기 및 HEMT 디바이스를 형성하는 전사 프로세스를 예시하는 단면도들이다. 아래에서 설명되는 이러한 도면 시리즈에서, "A" 도면들은 본 발명의 다양한 실시예들에 따른 BAW 압전 공진기 및 HEMT 디바이스의 상단 단면도들을 예시하는 단순화된 도면들을 도시한다. "B" 도면들은 "A" 도면들 내의 디바이스들과 동일한 디바이스들의 길이 방향 단면도들을 예시하는 단순화된 도면들을 도시한다. 유사하게, "C" 도면들은 "A" 도면들 내의 디바이스들과 동일한 디바이스들의 폭 방향 단면도들을 예시하는 단순화된 도면들을 도시한다. 유사하게, "D" 도면들은 "A" 도면들 내의 디바이스들과 동일한 디바이스들의 폭 방향 단면도들을 예시하는 HEMT 디바이스(100)의 상단 단면도들의 단순화된 도면들을 도시한다. 일부 경우들에서, 특정 피처들은 다른 피처들 및 그러한 피처들 사이의 관계들을 강조하기 위해 생략될 수 있다. 관련 기술분야의 통상의 기술자는 이러한 도면 시리즈에 도시된 예들에 대한 변형들, 수정들, 및 대안들을 인식할 것이다.
본 발명에 따른 실시예들은 구조체를 제공하기 위한 도 3 내지 도 13에서 설명된 프로세스를 사용하여, 도 33 내지 도 36에 도시된 모놀리식 RF BAW 압전 공진기 및 HEMT 디바이스를 제공할 수 있다는 것을 이해할 것이고, 그 구조체는 전사 프로세스를 사용하지만, 공진기 디바이스(105) 또는 HEMT 디바이스(100) 상의 희생 층을 필요로 하지 않으면서, 도 25 내지 도 36에 도시된 바와 같이 추가로 프로세싱된다.
도 25a 내지 도 25d에 도시된 바와 같이, 하단 전극(135) 및 공유 ScxAl1-xN 층(110) 상에 그리고 HEMT 디바이스(100) 상에 지지 층(1420)이 형성된다. 예에서, 지지 층(1420)은 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 이 지지 층(1420)은 약 2 내지 3 μm의 두께로 퇴적될 수 있다. 위에서 설명된 바와 같이, 다른 지지 층들(예컨대, SiNx)이 PSG 희생 층의 경우에 사용될 수 있다.
도 26a 내지 도 26d에 도시된 바와 같이, 공진기 디바이스(105) 상에 리세싱된 부분(3610)을 포함하는 지지 층(3511)을 형성하기 위해 지지 층(1420)이 프로세싱된다. 예에서, 프로세싱은 평탄한 본드 표면을 생성하기 위해 지지 층(1420)의 부분적 에칭을 포함할 수 있다. 특정 예에서, 프로세싱은 공동 영역을 포함할 수 있다. 다른 예들에서, 이 단계는 화학적 기계적 평탄화 프로세스 등과 같은 폴리싱 프로세스로 대체될 수 있다.
도 27a 내지 도 27d에 도시된 바와 같이, (지지 층(3512)을 형성하기 위해) 지지 층(3511)의 부분 내에 공기 공동(3710)에 대한 리세스가 형성된다. 예에서, 리세스 형성은 제1 패시베이션 층(3410)에서 정지하는 에칭 프로세스를 포함할 수 있다. 제1 패시베이션 층(3410)은 또한, 기생 커패시턴스 공동(2715)이 HEMT 디바이스(100) 위에 형성될 수 있도록 에칭 프로세스가 HEMT 디바이스(100) 위의 제1 패시베이션 층(3410)에서 정지할 수 있도록, HEMT 디바이스(100) 상에 형성될 수 있다는 것을 이해할 것이다.
도 28a 내지 도 28d에 도시된 바와 같이, 하나 이상의 공동 통기 홀(3810)이 제1 패시베이션 층(3410)을 통해 공유 ScxAl1-xN 층(110)의 부분 내에 형성될 수 있다. 예에서, 공동 통기 홀들(3810)은 공기 공동(3710)에 연결될 수 있다.
도 29a 내지 도 29d에 도시된 바와 같이, 캐리어 기판(115) 위에 놓이는 지지 층(1420)의 본딩을 예시하기 위해, 성장 기판(1610) 및 그 내부에 형성된 구조체들이 반전되어 도시된다. 예에서, 캐리어 기판(115)은 기판 위에 놓인 본딩 지지 층(3920)(SiO2 또는 유사한 재료)을 포함할 수 있다. 캐리어 기판(115)은 Si, Al2O3, 실리콘 이산화물(SiO2), 실리콘 탄화물(SiC), 또는 다른 유사한 재료들일 수 있다는 것을 이해할 것이다. 특정 실시예에서, 캐리어 기판(115)의 본딩 지지 층(3920)은 폴리싱된 지지 층에 물리적으로 커플링된다. 추가로, 물리적 커플링 프로세스는 실온 본딩 프로세스에 이은 섭씨 300도 어닐링 프로세스를 포함할 수 있다.
도 30a 내지 도 30d에 도시된 바와 같이, 공유 ScxAl1-xN 층(110)이 캐리어 기판(115)으로 전사되어 공진기 공동(3710) 및 기생 커패시턴스 공동(3715)을 형성하도록, 성장 기판(1610)이 제거된다. 예에서, 성장 기판(1610)의 제거는 그라인딩 프로세스, 블랭킷 에칭 프로세스, 막 전사 프로세스, 이온 주입 전사 프로세스, 레이저 균열 전사 프로세스 등, 및 이들의 조합들을 사용하여 수행될 수 있다.
도 31a 내지 도 31d에 도시된 바와 같이, 하단 전극(135) 위에 놓인 공유 ScxAl1-xN 층(110) 내에 전극 콘택 비아(4110)가 형성된다. HEMT 디바이스(100)의 게이트 및 소스 및 드레인 영역들에 커플링된 HEMT 디바이스(100)의 금속화부 층들을 노출시키기 위해 공유 ScxAl1-xN 층(110) 내에 비아들(3110)이 또한 형성된다. 비아 형성 프로세스들은 다양한 타입들의 에칭 프로세스들을 포함할 수 있다.
도 32a 내지 도 32d에 도시된 바와 같이, 상단 전극(140)이 공유 ScxAl1-xN 층(110) 위에 놓이게 형성된다. 예에서, 상단 전극(140)의 형성은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 퇴적하는 것; 및 그 후, 상단 전극(140)을 에칭하여, 전극 공동(4211)을 형성하고, 상단 전극(140)으로부터 부분(4211)을 제거함으로써 상단 금속(4220)을 형성하는 것에 의해 형성될 수 있다. 추가로, 상단 금속(4220)은 전극 콘택 비아(4110)를 통해 하단 전극(135)에 물리적으로 커플링된다. 도 32a 내지 도 32d에 추가로 도시된 바와 같이, 금속은 또한, HEMT 디바이스(105) 상의 금속화부들을 전극들(3111)과 접촉시키기 위해 비아들(3110)에 퇴적될 수 있다.
도 33a 내지 도 33d에 도시된 바와 같이, 제1 콘택 금속(4310)은 상단 전극(140)의 부분 및 ScxAl1-xN 압전 층(110)의 부분 위에 놓이게 형성되고, 상단 금속(4220)의 부분 및 ScxAl1-xN 압전 층(110)의 부분 위에 놓이게 제2 콘택 금속(4311)을 형성한다. 제1 및 제2 콘택 금속들은 또한, 도시된 콘택들(1810, 1815, 및 1820)을 제공하기 위해 HEMT 디바이스(100) 상의 비아들(3110)에 퇴적될 수 있다. 예에서, 제1 및 제2 콘택 금속들은 금(Au), 알루미늄(Al), 구리(Cu), 니켈(Ni), 알루미늄 브론즈(AlCu), 또는 다른 유사한 재료들을 포함할 수 있다. 이 도면은 또한, 제2 전극(4210), 상단 금속(4220), 및 ScxAl1-xN 압전 층(110) 위에 놓이게 제2 패시베이션 층(4320)을 형성하는 방법 단계를 도시한다. 예에서, 제2 패시베이션 층(4320)은 실리콘 질화물(SiN), 실리콘 산화물(SiOx), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제2 패시베이션 층(4320)은 약 50 nm 내지 약 100 nm의 범위의 두께를 가질 수 있다.
도 34a 내지 도 34d에 도시된 바와 같이, 프로세싱된 상단 전극(4410) 및 프로세싱된 상단 금속(4420)을 형성하기 위해 상단 전극(140) 및 상단 금속(4220)이 프로세싱될 수 있다. 이 단계는 상단 전극(140) 및 상단 금속(4220)의 형성에 후속할 수 있다. 이 단계는 또한, HEMT 디바이스(100) 상의 AlN 히트싱크(3421)의 형성을 포함할 수 있다. 예에서, 이러한 2개의 구성요소의 프로세싱은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 퇴적하는 것; 및 그 후, 이 재료를 에칭(예컨대, 건식 에칭 등)하여, 전극 공동(4412)을 갖는 프로세싱된 상단 전극(4410) 및 프로세싱된 상단 금속(4420)을 형성하는 것을 포함한다. 프로세싱된 상단 금속(4420)은 부분(4411)의 제거에 의해 프로세싱된 상단 전극(141)으로부터 분리된 상태로 유지된다. 특정 예에서, 프로세싱된 제2 전극(4410)은 Q를 증가시키기 위해 프로세싱된 상단 전극(141) 상에 구성된 에너지 한정 구조체의 추가에 의해 특성화된다.
도 35a 내지 도 35d에 도시된 바와 같이, 하단 전극(135)은 하단 전극(135)을 프로세싱함으로써 형성될 수 있다. 예에서, 이러한 2개의 구성요소의 프로세싱은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 퇴적하는 것; 및 그 후, 이 재료를 에칭(예컨대, 건식 에칭 등)하여, 프로세싱된 상단 전극(4410)과 유사하게, 전극 공동(3711)을 갖는 프로세싱된 하단 전극(4510)을 형성하는 것을 포함한다. 공기 공동(4511)은 프로세싱된 하단 전극(4510)으로 인한 공동 형상의 변화를 도시한다. 특정 예에서, 프로세싱된 하단 전극(4510)은 Q를 증가시키기 위해 프로세싱된 하단 전극(4510) 상에 구성된 에너지 한정 구조체의 추가에 의해 특성화된다.
도 36a 내지 도 36d에 도시된 바와 같이, 프로세싱된 하단 전극(4510)을 형성하기 위해 하단 전극(135)이 프로세싱되고, 프로세싱된 상단 전극(4410)/프로세싱된 상단 금속(4420)을 형성하기 위해 상단 전극(4210)/상단 금속(4220)이 프로세싱된다. 이러한 단계들은 도 34a 내지 도 34d 및 도 35a 내지 도 35c에 대해 설명된 바와 같은 각각의 전극 각각의 형성에 후속할 수 있다. 관련 기술분야의 통상의 기술자는 다른 변형들, 수정들, 및 대안들을 인식할 것이다.
도 37a 내지 도 37d는 전사 구조체(캐리어 기판)를 사용하여, 공유 ScxAl1-xN 층(110)을 포함하는, 다층 미러 구조체를 갖는 모놀리식 RF BAW 압전 공진기(105) 및 HEMT 디바이스(100)를 제작하는 방법들을 예시한다. 아래에서 설명되는 이러한 도면 시리즈에서, "A" 도면들은 본 발명의 다양한 실시예들에 따른 공진기 디바이스들(105) 및 HEMT 디바이스들(100)의 상단 단면도들을 예시하는 단순화된 도면들을 도시한다. "B" 도면들은 "A" 도면들 내의 디바이스들과 동일한 디바이스들의 길이 방향 단면도들을 예시하는 단순화된 도면들을 도시한다. 유사하게, "C" 도면들은 "A" 도면들 내의 디바이스들과 동일한 디바이스들의 폭 방향 단면도들을 예시하는 단순화된 도면들을 도시한다. 유사하게, "D" 도면들은 "A" 도면들 내의 디바이스들과 동일한 디바이스들의 폭 방향 단면도들을 예시하는 HEMT 디바이스(100)의 상단 단면도들의 단순화된 도면들을 도시한다. 일부 경우들에서, 특정 피처들은 다른 피처들 및 그러한 피처들 사이의 관계들을 강조하기 위해 생략된다. 관련 기술분야의 통상의 기술자는 이러한 도면 시리즈에 도시된 예들에 대한 변형들, 수정들, 및 대안들을 인식할 것이다.
본 발명에 따른 실시예들은 구조체를 제공하기 위한 도 3 내지 도 13에서 설명된 프로세스를 사용하여, 도 37 내지 도 47에 도시된 모놀리식 RF BAW 압전 공진기 및 HEMT 디바이스를 제공할 수 있다는 것을 이해할 것이고, 그 구조체는 전사 프로세스를 사용하지만, 공진기 디바이스(105) 상의 희생 층을 필요로 하지 않는 반면에, 도 14에 도시된 바와 같이 희생 층을 사용하거나 또는 예컨대 도 27 내지 도 29에 도시된 바와 같이 캐리어 기판(115)에 구조체를 본딩하기 전에 지지 층에 리세스를 형성하여 HEMT 디바이스(100) 상에 공동이 형성될 수 있게, 도 37 내지 도 47에 도시된 바와 같이 추가로 프로세싱된다.
도 37a 내지 도 37d에 도시된 바와 같이, 공유 ScxAl1-xN 압전 층(110) 상에 위치된 하단 전극(4810) 상에 다층 미러 또는 반사기 구조체가 형성된다. 예에서, 다층 미러는 저 임피던스 층(4910) 및 고 임피던스 층(4920)을 갖는 적어도 한 쌍의 층들을 포함한다. 도 37a 내지 도 37d에서, 2개의 쌍의 저/고 임피던스 층들이 도시된다(저 임피던스 층: 4910 및 4911; 고 임피던스 층: 4920 및 4921). 예에서, 미러/반사기 영역은 공진기 영역보다 더 클 수 있고 공진기 영역을 포함할 수 있다. 특정 실시예에서, 각각의 층 두께는 타겟 주파수에서 음향파의 파장의 약 1/4이다. 층들은 순차적으로 퇴적된 후에 에칭될 수 있거나, 또는 각각의 층이 개별적으로 퇴적되고 에칭될 수 있다. 다른 예에서, 하단 전극(4810)은 미러 구조체가 패터닝된 후에 패터닝될 수 있다.
도 38a 내지 도 38d에 도시된 바와 같이, 지지 층(5010)이 미러 구조체(층들(4910, 4911, 4920, 및 4921)), 하단 전극(135), 공유 ScxAl1-xN 층(110), 및 HEMT 디바이스(100) 위에 놓이게 형성된다. 예에서, 지지 층(5010)은 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 이 지지 층(5010)은 약 2 내지 3 μm의 두께로 퇴적될 수 있다. 위에서 설명된 바와 같이, 다른 지지 층들(예컨대, SiNx)이 사용될 수 있다.
도 39a 내지 도 39d에 도시된 바와 같이, HEMT 스택(A) 위의 지지 층(5010)에 리세스(5012)가 형성되고, 후속 전사에 의해 제공되는 본드 강도를 개선하도록 폴리싱된 지지 층(5011)을 형성하기 위해 지지 층(5010)이 폴리싱될 수 있다. 예에서, 폴리싱 프로세스는 화학적 기계적 평탄화 프로세스 등을 포함할 수 있다.
도 40a 내지 도 40d에 도시된 바와 같이, 도 39a 내지 도 39d에서 형성된 구조체는 폴리싱된 지지 층(5011)이 전사 전에 캐리어 기판(115)에 대해 캐리어 기판(115)과 대향하게 위치된 상태로 반전되어 도시된다. 예에서, 캐리어 기판(115)은 실리콘(Si), 사파이어(Al2O3), 실리콘 이산화물(SiO2), 실리콘 탄화물(SiC), 또는 다른 유사한 재료들로 이루어진 기판 캐리어 기판 위에 놓인 본딩 지지 층(5220)(SiO2 또는 유사한 재료)을 포함할 수 있다.
도 41a 내지 도 41d에 도시된 바와 같이, 캐리어 기판(115)은 폴리싱된 지지 층(5011)과 접촉되고 그에 본딩되고, 그에 따라, 리세스(5012)와 캐리어 기판(115)은 HEMT 기생 커패시턴스 공동(5103)을 형성한다. 추가로, 물리적 커플링 프로세스는 실온 본딩 프로세스에 이은 섭씨 300도 어닐링 프로세스를 포함할 수 있다.
도 42a 내지 도 42d에 도시된 바와 같이, 공유 ScxAl1-xN 압전 층(110)의 하부 표면을 노출시키기 위해 성장 기판(1610)이 제거된다. 성장 기판(1610)의 제거는 그라인딩 프로세스, 블랭킷 에칭 프로세스, 막 전사 프로세스, 이온 주입 전사 프로세스, 레이저 균열 전사 프로세스 등, 및 이들의 조합들을 사용하여 수행될 수 있다.
도 42a 내지 도 42d에 추가로 도시된 바와 같이, 공유 ScxAl1-xN 압전 층(110)을 통해 전극 콘택 비아(5410)가 형성되어, ScxAl1-xN 압전 층(110)의 반대측에 있는 하단 전극(135)을 노출시킨다. 도시된 바와 같이, HEMT 디바이스(100)의 금속화부를 노출시키기 위해 공유 ScxAl1-xN 압전 층(110)을 통해 추가 비아들(3110)이 형성될 수 있다. 비아 형성 프로세스들은 다양한 타입들의 에칭 프로세스들을 포함할 수 있다.
도 43a 내지 도 43d에 도시된 바와 같이, ScxAl1-xN 압전 층(110) 위에 놓이게 상단 전극(140)을 형성하고, 비아(3110)에 상단 금속(5520)을 형성하기 위해, 금속이 퇴적될 수 있다. 예에서, 비아들 내의 금속의 퇴적은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료를 퇴적함으로써 수행될 수 있다. 상단 전극(140)은 상단 금속(5520)을 형성하기 위한 상단 전극(140)의 부분의 제거에 의해 전극 공동(5511)을 형성하도록 에칭될 수 있다. 추가로, 상단 금속(5520)은 전극 콘택 비아(5410)를 통해 하단 전극(135)에 물리적으로 커플링된다.
도 44a 내지 도 44d에 도시된 바와 같이, 제1 콘택 금속(5610)은 상단 전극(140)의 부분 및 공유 ScxAl1-xN 압전 층(110)의 부분 위에 놓이게 형성되고, 제2 콘택 금속(5611)은 상단 금속(5520)의 부분 및 공유 ScxAl1-xN 압전 층(110)의 부분 위에 놓일 수 있다. 추가로, 금속 콘택들(1905)이 전극들(3112) 상에 형성될 수 있다. 또한, 히트싱크(1910)가 콘택들(1810 및 1815) 사이에서 HEMT 디바이스(100)의 표면 상에 형성될 수 있다. 일부 실시예들에서, 히트싱크(41401)는 폴리-AlN일 수 있다.
예에서, 제1 및 제2 콘택 금속들은 금(Au), 알루미늄(Al), 구리(Cu), 니켈(Ni), 알루미늄 브론즈(AlCu), 또는 다른 유사한 재료들을 포함할 수 있다. 이 도면은 또한, 상단 전극(5510), 상단 금속(5520), 및 공유 ScxAl1-xN 압전 층(110) 위에 놓이게 제2 패시베이션 층(5620)을 형성하는 방법 단계를 도시한다. 예에서, 제2 패시베이션 층(5620)은 실리콘 질화물(SiN), 실리콘 산화물(SiOx), 또는 다른 유사한 재료들을 포함할 수 있다. 특정 예에서, 제2 패시베이션 층(5620)은 약 50 nm 내지 약 100 nm의 범위의 두께를 가질 수 있다.
도 45a 내지 도 45d에 도시된 바와 같이, 프로세싱된 상단 전극(5710) 및 프로세싱된 상단 금속(5720)을 형성하기 위해 상단 전극(140) 및 상단 금속(5520)이 프로세싱될 수 있다. 이 단계는 상단 전극(140) 및 상단 금속(5520)의 형성에 후속할 수 있다. 예에서, 이러한 2개의 구성요소의 프로세싱은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 퇴적하는 것; 및 그 후, 이 재료를 에칭(예컨대, 건식 에칭 등)하여, 전극 공동(5712)을 갖는 프로세싱된 상단 전극(5710) 및 프로세싱된 상단 금속(5720)을 형성하는 것을 포함한다. 프로세싱된 상단 금속(5720)은 부분(5711)의 제거에 의해 프로세싱된 상단 전극(5710)으로부터 분리된 상태로 유지된다. 특정 예에서, 이 프로세싱은 전극 공동(5712)을 생성하면서 상단 전극 및 상단 금속에 더 큰 두께를 제공한다. 특정 예에서, 프로세싱된 상단 전극(5710)은 Q를 증가시키기 위해 프로세싱된 상단 전극(5710) 상에 구성된 에너지 한정 구조체의 추가에 의해 특성화된다.
도 46a 내지 도 46d에 도시된 바와 같이, 프로세싱된 하단 전극(135)을 형성하기 위해 하단 전극(4810)이 프로세싱될 수 있다. 이 단계는 하단 전극(4810)의 형성에 후속할 수 있다. 예에서, 이러한 2개의 구성요소의 프로세싱은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 다른 유사한 재료들을 퇴적하는 것; 및 그 후, 이 재료를 에칭(예컨대, 건식 에칭 등)하여, 프로세싱된 상단 전극(5710)과 유사하게, 전극 공동을 갖는 프로세싱된 하단 전극(5810)을 형성하는 것을 포함한다. 특정 예에서, 프로세싱된 하단 전극(5810)은 Q를 증가시키기 위해 프로세싱된 상단 전극(5810) 상에 구성된 에너지 한정 구조체의 추가에 의해 특성화된다.
도 47a 내지 도 47d에 도시된 바와 같이, 프로세싱된 하단 전극(5810)을 형성하기 위해 하단 전극(135)이 프로세싱될 수 있고, 프로세싱된 상단 전극(5710)/프로세싱된 상단 금속(5720)을 형성하기 위해 상단 전극(140)/상단 금속(5520)이 프로세싱될 수 있다. 이러한 단계들은 도 45a 내지 도 45d 및 도 46a 내지 도 46c에 대해 설명된 바와 같은 각각의 전극 각각의 형성에 후속할 수 있다. 관련 기술분야의 통상의 기술자는 다른 변형들, 수정들, 및 대안들을 인식할 것이다.
전사 프로세스들과 관련된 선행 예들 각각에서, 에너지 한정 구조체들은 하단 전극, 상단 전극, 또는 이들 둘 모두 상에 형성될 수 있다. 예에서, 이러한 에너지 한정 구조체들은 공진기 영역을 둘러싸는 질량 부하 영역들이다. 공진기 영역은 제1 전극, 공유 ScxAl1-xN 압전 층, 및 상단 전극이 중첩되는 영역이다. 에너지 한정 구조체들 내의 더 큰 질량 부하는 공진기의 차단 주파수를 낮춘다. 차단 주파수는 음향파가 압전 층의 표면에 평행한 방향으로 전파될 수 있는 주파수의 하한 또는 상한이다. 따라서, 차단 주파수는 파동이 두께 방향을 따라 이동하는 공진 주파수이고, 그에 따라, 수직 방향을 따르는 공진기의 전체 스택 구조체에 의해 결정된다.
본원에서 사용되는 바와 같이, "기판"이라는 용어는, 달리 정의되지 않는 한, 알루미늄, 갈륨, 또는 알루미늄과 갈륨과 질소의 삼원 화합물 함유 에피택셜 영역 또는 기능 영역들, 조합들 등과 같은 임의의 상부 성장 구조체를 포함한다.
압전 층들(예컨대, ScAlN)에서, 차단 주파수보다 더 낮은 주파수를 갖는 음향파들은 막의 표면을 따라 평행 방향으로 전파될 수 있는데, 즉, 음향파는 고대역 차단 타입 분산 특성을 나타낸다. 이 경우, 공진기를 둘러싸는 질량 부하 영역은 음향파가 공진기 외부로 전파되는 것을 방지하는 배리어를 제공한다. 그렇게 함으로써, 이 피처는 공진기의 품질 인자를 증가시키고, 공진기 그리고 결과적으로는 필터의 성능을 개선한다.
도 48은 본 발명에 따른 일부 실시예들에서의, 공유 ScxAl1-xN 압전 층(110)을 포함하는 HEMT 디바이스(4805)와 통합된 모놀리식 표면 음향파(SAW) 공진기 디바이스(4800)의 단면도이다. 특히, 공유 ScxAl1-xN 압전 층(110)은 SAW 공진기(4800)에 대한 압전 층을 제공하고, HEMT 디바이스(4805)에 대한 버퍼 층을 제공한다. BAW 공진기와 관련하여 본원에서 설명되는 재료들은 도 48의 SAW 구성에 적응될 수 있다는 것을 이해할 것이다.
도 49는 본 발명에 따른 일부 실시예들에서의, 본원에서 설명되는 바와 같이 통합 폼 팩터로 조립된, BAW 필터(4910), 적어도 하나의 HEMT 디바이스를 사용하여 구현된 증폭기(4915), 및 적어도 하나의 HEMT 디바이스를 사용하여 구현된 스위치(4805)를 포함하는 송신 모듈(4900)의 개략도이다.
도 50은 본 발명에 따른 일부 실시예들에서의, 본원에서 설명되는 바와 같이 통합 폼 팩터로 조립된, BAW 필터(5010), 적어도 하나의 HEMT 디바이스를 사용하여 구현된 증폭기(5015), 및 적어도 하나의 HEMT 디바이스를 사용하여 구현된 스위치(5005)를 포함하는 부분 완전 프론트 엔드 모듈(CFE) 고대역 디바이스(5000)의 개략도이다.
도 51은 본 발명에 따른 일부 실시예들에서의, 통합 폼 팩터로 조립된, 적어도 하나의 BAW 필터(5110) 및 바이패스 스위치 또는 멀티-스로 스위치와 같은, 적어도 하나의 HEMT 디바이스를 사용하여 구현된 적어도 하나의 스위치(5105)를 포함하는 스위치형 듀플렉서 뱅크(5100)의 개략도이다.
도 52는 본 발명에 따른 일부 실시예들에서의, 통합 폼 팩터로 조립된, 적어도 하나의 BAW 필터(5210) 및 바이패스 스위치 또는 멀티-스로 스위치와 같은, 적어도 하나의 HEMT 디바이스를 사용하여 구현된 적어도 하나의 스위치(5205)를 포함하는 안테나 스위치 모듈(5200)의 개략도이다.
도 53은 본 발명에 따른 일부 실시예들에서의, 통합 폼 팩터로 조립된, 적어도 하나의 HEMT 디바이스를 사용하여 구현된 적어도 하나의 저잡음 증폭기(5315), 적어도 하나의 BAW 필터(5310), 및 적어도 하나의 HEMT 디바이스를 사용하여 구현된 적어도 하나의 스위치(5305)를 포함하는 다이버시티 수신 FEM(5300)의 개략도이다.
도 54는 본 발명에 따른 일부 실시예들에서의, 통합 폼 팩터로 조립된, 적어도 하나의 HEMT 디바이스를 사용하여 구현된 적어도 하나의 전력 증폭기(5415) 및 적어도 하나의 BAW 필터(5410)를 포함하는 전력 증폭기(PA) 듀플렉서(5400)의 개략도이다.
본 설명에서, 유사한 구성요소들에는 그들이 상이한 예들에서 도시되는지와 상관없이 동일한 참조 번호들이 제공되었다. 명확하고 간결한 방식으로 예(들)를 예시하기 위해, 도면들이 반드시 실척대로 도시된 것은 아닐 수 있고, 특정 피처들은 다소 개략적인 형태로 도시될 수 있다. 일 예에 대해 설명 및/또는 예시되는 피처들은 하나 이상의 다른 예에서 및/또는 다른 예들의 피처들과 조합하여 또는 그들 대신에 동일한 방식으로 또는 유사한 방식으로 사용될 수 있다.
본 명세서 및 청구항들에서 사용되는 바와 같이, 본 개시내용을 설명 및 정의하는 목적들을 위해, 약 및 실질적으로라는 용어들은 임의의 정량적 비교, 값, 측정, 또는 다른 표현에 기인할 수 있는 고유의 불확실성 정도를 표현하는 데 사용된다. 약 및 실질적으로라는 용어들은 또한, 문제가 되는 주제의 기본 기능을 변화시키지 않으면서 정량적 표현이 명시된 기준으로부터 변화될 수 있는 정도를 표현하기 위해 본원에서 사용된다. 포함(comprise, include), 및/또는 이들 각각의 복수 형태들은 개방형이고, 열거된 부분들을 포함하고, 열거되지 않은 추가적인 부분들을 포함할 수 있다. 및/또는은 개방형이고, 열거된 부분들 중 하나 이상 및 열거된 부분들의 조합들을 포함한다.
본 문서가 다수의 세부사항들을 포함하지만, 그들은 청구되는 발명의 범위 또는 청구될 수 있는 것의 범위에 대한 제한들로서 해석되는 것이 아니라, 특정 실시예들에 대해 특정적인 피처들의 설명들로서 해석되어야 한다. 별개의 실시예들의 맥락에서 본 문서에 설명된 특정 피처들은 또한, 단일 실시예로 조합하여 구현될 수 있다. 대조적으로, 단일 실시예의 맥락에서 설명되는 다양한 피처들은 또한, 다수의 실시예들에서 개별적으로 또는 임의의 적합한 하위 조합으로 구현될 수 있다. 더욱이, 피처들이 특정 조합들로 동작하는 것으로 위에서 설명될 수 있고 심지어 그와 같이 처음에 청구될 수 있지만, 청구되는 조합으로부터의 하나 이상의 피처는 일부 경우들에서 조합으로부터 제거될 수 있고, 청구되는 조합은 하위 조합 또는 하위 조합의 변형과 관련될 수 있다. 유사하게, 동작들이 특정 순서로 도면들에 도시되지만, 이는, 바람직한 결과들을 달성하기 위해, 그러한 동작들이 도시된 특정 순서 또는 순차적인 순서로 수행될 필요가 있거나, 모든 예시된 동작들이 수행될 필요가 있는 것으로 이해되지 않아야 한다.
몇몇 예들 및 구현들만이 개시된다. 설명되는 예들 및 구현들 및 다른 구현들에 대한 변형들, 수정들, 및 향상들은 개시된 것에 기초하여 이루어질 수 있다. 유사하게, 동작들이 특정 순서로 도면들에 도시되지만, 이는, 바람직한 결과들을 달성하기 위해, 그러한 동작들이 도시된 특정 순서 또는 순차적인 순서로 수행될 필요가 있거나, 모든 예시된 동작들이 수행될 필요가 있는 것으로 이해되지 않아야 한다. 더욱이, 본 특허 문서에서 설명되는 실시예들에서의 다양한 시스템 구성요소들의 분리는 모든 실시예들에서 이러한 분리를 요구하는 것으로 이해되지 않아야 한다.
위의 내용은 특정 실시예들의 완전한 설명이지만, 다양한 수정들, 대안적인 구성들, 및 등가물들이 사용될 수 있다. 예로서, 패키징된 디바이스는 본 명세서 외부뿐만 아니라 위에서 설명된 요소들의 임의의 조합을 포함할 수 있다. 따라서, 위의 설명 및 예시들은 첨부 청구항들에 의해 정의되는 본 발명의 범위를 제한하는 것으로 이해되지 않아야 한다.

Claims (81)

  1. RF 집적 회로 디바이스로서,
    기판;
    상기 기판 상의 고 전자 이동도 트랜지스터(High Electron Mobility Transistor)(HEMT) 디바이스 ― 상기 HEMT 디바이스는 상기 HEMT 디바이스의 2DEG 채널 영역의 형성을 한정하기 위해 상기 HEMT 디바이스의 버퍼 층을 제공하도록 구성된 ScAlN 층을 포함함 ―; 및
    상기 기판 상의 RF 압전 공진기 디바이스
    를 포함하고,
    상기 RF 압전 공진기 디바이스는 상기 RF 압전 공진기 디바이스에 대한 압전 공진기를 제공하기 위해 상기 RF 압전 공진기 디바이스의 상단 전극과 하단 전극 사이에 샌드위치된 상기 ScAlN 층을 포함하는, RF 집적 회로 디바이스.
  2. 제1항에 있어서,
    상기 하단 전극과 상기 기판 사이의 RF 압전 공진기 공동을 더 포함하는, RF 집적 회로 디바이스.
  3. 제1항에 있어서,
    상기 HEMT 디바이스는,
    상기 ScAlN 층 상의 GaN 채널 층;
    상기 GaN 채널 층에 상기 2DEG 채널 영역을 제공하기 위한 상기 GaN 채널 층 상의 배리어 층;
    상기 2DEG 채널 영역의 제1 단부에서 상기 GaN 채널 층 내로 리세싱된(recessed) GaN 드레인 영역;
    상기 2DEG 채널 영역의 제1 단부 반대편에 있는 상기 2DEG 채널 영역의 제2 단부에서 상기 GaN 채널 층 내로 리세싱된 GaN 소스 영역; 및
    상기 GaN 드레인 영역과 상기 GaN 소스 영역 사이에서 상기 배리어 층과 대향하고, 상기 GaN 채널 층 내의 상기 2DEG 채널 영역을 변조하도록 구성된 게이트 전극
    을 더 포함하는, RF 집적 회로 디바이스.
  4. 제1항에 있어서,
    상기 ScAlN 층은 상기 ScAlN 층 상에 위치된 상기 HEMT 디바이스의 GaN 채널 층에 대해 응력 밸런싱되는, RF 집적 회로 디바이스.
  5. 제4항에 있어서,
    상기 ScAlN 층은 Sc0.18Al0.82N을 포함하는, RF 집적 회로 디바이스.
  6. 제4항에 있어서,
    상기 HEMT 디바이스는,
    상기 ScAlN 층 상의 GaN 채널 층; 및
    상기 GaN 채널 층에 상기 2DEG 채널 영역을 제공하기 위한 상기 GaN 채널 층 상의 ScAlN 배리어 층
    을 더 포함하는, RF 집적 회로 디바이스.
  7. 제4항에 있어서,
    상기 HEMT 디바이스는,
    상기 ScAlN 층 상의 GaN 채널 층; 및
    상기 GaN 채널 층에 상기 2DEG 채널 영역을 제공하기 위한 상기 GaN 채널 층 상의 AlGaN 배리어 층
    을 더 포함하는, RF 집적 회로 디바이스.
  8. 제4항에 있어서,
    상기 HEMT 디바이스는,
    상기 ScAlN 층 상의 GaN 채널 층;
    상기 GaN 채널 층 상의 AlN 서브-배리어 층; 및
    상기 GaN 채널 층에 상기 2DEG 채널 영역을 제공하기 위한 상기 AlN 서브-배리어 층 상의 AlN을 포함하는 배리어 층
    을 더 포함하는, RF 집적 회로 디바이스.
  9. 제1항에 있어서,
    상기 ScAlN 층은 단결정 ScAlN 재료를 포함하는, RF 집적 회로 디바이스.
  10. 제9항에 있어서,
    상기 단결정 ScAlN 재료는 2세타(2θ) 스캔 각도에 대해 측정된 약 1.0도 미만 내지 약 0.001도의 범위의 XRD 로킹 곡선 FWHM 값에 의해 특성화된 결정질 구조를 갖는, RF 집적 회로 디바이스.
  11. (누락)
  12. 제1항에 있어서,
    상기 기판은 실리콘 <100> 기판을 포함하는, RF 집적 회로 디바이스.
  13. 제1항에 있어서,
    상기 ScAlN 층은 약 2 미크론 내지 약 0.01 미크론의 두께를 갖는 Sc0.18Al0.82N 층을 포함하고,
    상기 HEMT 디바이스는,
    상기 Sc0.18Al0.82N 층 상의 GaN 채널 층 ― 상기 GaN 채널 층은 약 0.1 미크론 내지 약 1.0 미크론의 두께를 가짐 ―; 및
    상기 GaN 채널 층 상의 ScAlN 배리어 층
    을 더 포함하고,
    상기 ScAlN 배리어 층은 약 200 nm 내지 약 0.01 미크론의 두께를 갖는, RF 집적 회로 디바이스.
  14. 제3항에 있어서,
    상기 게이트 전극과 상기 배리어 층 사이의 GaN 또는 SiN 패시베이션 층을 더 포함하는, RF 집적 회로 디바이스.
  15. 제3항에 있어서,
    상기 배리어 층 상에 직접 성장된 패시베이션 층을 더 포함하는, RF 집적 회로 디바이스.
  16. 제3항에 있어서,
    상기 GaN 채널 층은 상기 ScAlN 층 상의 에피-GaN 채널 층을 포함하는, RF 집적 회로 디바이스.
  17. 제3항에 있어서,
    상기 배리어 층은 Sc, Ga, 또는 In을 더 포함하는, RF 집적 회로 디바이스.
  18. 제16항에 있어서,
    상기 에피-GaN 채널 층은 In 및 Al을 더 포함하는, RF 집적 회로 디바이스.
  19. 제3항에 있어서,
    상기 GaN 채널 층은 InxGa(1-x)N을 포함하고, 상기 x는 약 0.08 초과 내지 약 0.12의 범위에 있는, RF 집적 회로 디바이스.
  20. 제3항에 있어서,
    상기 GaN 드레인 영역과 상기 GaN 소스 영역 사이의 간격은 5 미크론 미만이고, 상기 HEMT 디바이스의 항복 필드(breakdown field)는 적어도 약 1.0 MV/cm 내지 약 6.0 MV/cm인, RF 집적 회로 디바이스.
  21. 제3항에 있어서,
    상기 배리어 층의 상부 표면은 상기 HEMT 디바이스의 상부 표면으로부터 약 2 nm 이하에 위치되는, RF 집적 회로 디바이스.
  22. 제3항에 있어서,
    상기 게이트 전극과 상기 배리어 층 사이의 비정질 AlN 패시베이션 층을 더 포함하는, RF 집적 회로 디바이스.
  23. 제1항에 있어서,
    상기 HEMT 디바이스는,
    상기 ScAlN 층 상에 있고 상기 ScAlN 층과 격자 정합된 III족-N 채널 층;
    상기 III족-N 채널 층 상의 III족-N 배리어 층 ― 상기 III족-N 배리어 층은 약 -400 MPa 내지 약 +400 MPa의 범위의 응력을 갖고, 상기 III족-N 채널 층에 채널 영역을 제공함 ―;
    상기 채널 영역의 제1 단부에서 상기 III족-N 채널 층 내로 리세싱된 III족-N 드레인 영역;
    상기 채널 영역의 제1 단부 반대편에 있는 상기 채널 영역의 제2 단부에서 상기 III족-N 채널 층 내로 리세싱된 III족-N 소스 영역; 및
    상기 III족-N 드레인 영역과 상기 III족-N 소스 영역 사이의 게이트 전극
    을 더 포함하는, RF 집적 회로 디바이스.
  24. 제23항에 있어서,
    상기 III족-N 배리어 층은 실온에서 약 6 eV의 밴드 갭을 갖는, RF 집적 회로 디바이스.
  25. 제23항에 있어서,
    상기 III족-N 드레인 영역과 상기 III족-N 소스 영역 사이의 간격은 3 미크론 미만이고, 상기 HEMT 디바이스의 항복 필드는 적어도 약 1.0 MV/cm 내지 약 6.0 MV/cm인, RF 집적 회로 디바이스.
  26. 제23항에 있어서,
    상기 III족-N 배리어 층의 상부 표면은 상기 게이트 전극과 상기 III족-N 드레인 영역 사이에서 연장되는 상기 HEMT 디바이스의 상부 표면으로부터 약 2 nm 이하에 위치되는, RF 집적 회로 디바이스.
  27. 제23항에 있어서,
    상기 III족-N 배리어 층은 ScAlN을 포함하는, RF 집적 회로 디바이스.
  28. 제1항에 있어서,
    상기 HEMT 디바이스는,
    상기 ScAlN 층 상의 III족-N 채널 층;
    상기 III족-N 채널 층에 채널 영역을 제공하기 위한 상기 III족-N 채널 층 상의 III족-N 배리어 층; 및
    상기 III족-N 배리어 층 상의 III족-N 캡 층
    을 더 포함하고,
    상기 III족-N 채널 층, 상기 III족-N 배리어 층, 및 상기 III족-N 캡 층 중 적어도 하나는 상기 ScAlN에 대한 스트레인(strain) 밸런싱을 제공하도록 구성되는, RF 집적 회로 디바이스.
  29. RF 집적 회로 디바이스로서,
    기판;
    상기 기판 상의 압전 공진기 공동;
    상기 기판 상에 있고 상기 압전 공진기 공동에 걸쳐 연장되는 ScAlN 압전 공진기;
    상기 압전 공진기 공동에서 상기 ScAlN 압전 공진기 상에 있는 하단 전극;
    상기 압전 공진기 공동 위의 상기 ScAlN 압전 공진기 상에 성장된 GaN 채널 층;
    상기 ScAlN 압전 공진기에 의해 한정되는 상기 GaN 채널 층 내의 2DEG 채널 영역을 제공하기 위한 상기 GaN 채널 층 상의 배리어 층;
    상기 2DEG 채널 영역의 제1 단부에서 상기 GaN 채널 층 내로 리세싱된 GaN 드레인 영역;
    상기 채널 영역의 제1 단부 반대편에 있는 상기 2DEG 채널 영역의 제2 단부에서 상기 GaN 채널 층 내로 리세싱된 GaN 소스 영역; 및
    상기 GaN 드레인 영역과 상기 GaN 소스 영역 사이에서 상기 배리어 층과 대향하고, 상기 GaN 채널 층 내의 상기 2DEG 채널 영역을 변조하도록 구성된 게이트 전극
    을 포함하는, RF 집적 회로 디바이스.
  30. RF 집적 회로 디바이스로서,
    실리콘 기판; 및
    상기 실리콘 기판 상의 RF 고 전자 이동도 트랜지스터(HEMT) 디바이스에 포함된 에피-성장된 재료 스택에 대한 버퍼 층을 제공하고, 상기 실리콘 기판 상의 RF 필터에 포함된 압전 공진기 구조체를 제공하는 ScAlN 층
    을 포함하는, RF 집적 회로 디바이스.
  31. 제30항에 있어서,
    상기 ScAlN 층은 상기 HEMT 디바이스의 상기 에피-성장된 재료 스택 내의 GaN 채널 층 내의 2DEG 채널 영역의 형성을 한정하도록 구성되는, RF 집적 회로 디바이스.
  32. 제30항에 있어서,
    상기 HEMT 디바이스는 입력 신호에 응답하여 증폭된 출력 신호를 제공하는 제1 HEMT 디바이스를 포함하고,
    상기 증폭된 출력 신호는 필터링된 출력 신호를 제공하도록 구성된 상기 RF 필터의 입력에 커플링되고,
    상기 디바이스는,
    상기 필터링된 출력 신호에 커플링된 스위치를 더 포함하고,
    상기 스위치는 상기 ScAlN 층을 포함하는 상기 기판 상의 제2 HEMT 디바이스를 포함하고, 상기 스위치는 상기 필터링된 출력 신호 또는 상기 입력 신호를 스위치 출력으로 지향시키도록 구성되는, RF 집적 회로 디바이스.
  33. 제30항에 있어서,
    상기 HEMT 디바이스는 필터링된 출력을 제공하기 위해 안테나로부터의 수신된 신호를 상기 RF 필터의 입력으로 지향시키도록 구성된 스위치를 제공하는 제1 HEMT 디바이스를 포함하고,
    상기 디바이스는,
    증폭된 신호를 출력하도록 구성된 증폭기를 제공하는 제2 HEMT 디바이스를 더 포함하는, RF 집적 회로 디바이스.
  34. 제30항에 있어서,
    상기 HEMT 디바이스는 상기 RF 필터에 증폭된 신호를 제공하도록 구성된 전력 증폭기를 포함하는, RF 집적 회로 디바이스.
  35. 제30항에 있어서,
    상기 ScAlN 층은 ScxAl1-xN 층을 포함하고, 상기 x는 약 0.18 내지 약 0.4의 범위에 있는, RF 집적 회로 디바이스.
  36. 제35항에 있어서,
    상기 ScxAl1-xN 층은 2세타(2θ) 스캔 각도에 대해 측정된 약 1.0도 미만 내지 약 0.001도의 범위의 XRD 로킹 곡선 FWHM 값에 의해 특성화된 결정질 구조를 갖는, RF 집적 회로 디바이스.
  37. 제30항에 있어서,
    상기 압전 공진기 구조체는 벌크 음향파(BAW) 공진기 또는 표면 음향파 공진기를 포함하는, RF 집적 회로 디바이스.
  38. 제30항에 있어서,
    상기 실리콘 기판은 제작 동안 상기 ScAlN 층에 본딩되는 캐리어 실리콘 <100> 기판을 포함하는, RF 집적 회로 디바이스.
  39. 제30항에 있어서,
    상기 ScAlN 층은 에피택셜 방식으로 성장된 ScAlN 층을 포함하는, RF 집적 회로 디바이스.
  40. 제39항에 있어서,
    상기 에피-성장된 재료 스택은 진공 파괴 없이 형성되는, RF 집적 회로 디바이스.
  41. RF 집적 회로 디바이스를 형성하는 방법으로서,
    기판 상에 ScxAl1-xN 층을 형성하는 단계 ― 상기 ScxAl1-xN 층은 압전 공진기 영역 및 HEMT 디바이스 영역을 포함함 ―;
    상기 ScxAl1-xN 층 상에 고 전자 이동도 트랜지스터(HEMT) 채널 층을 형성하는 단계 ― 상기 HEMT 채널 층은 2DEG 채널 영역을 제공하기 위해 상기 ScxAl1-xN 층과 격자 정합됨 ―;
    상기 HEMT 채널 층 상에 HEMT 배리어 층을 형성하는 단계 ― 상기 HEMT 배리어 층은 상기 ScxAl1-xN 층과 격자 정합됨 ―; 및
    상기 압전 공진기 영역 상에 압전 공진기 전극을 형성하는 단계
    를 포함하는, 방법.
  42. 제41항에 있어서,
    상기 ScxAl1-xN 층을 형성하는 단계는 상기 x = 0.18인 상기 ScxAl1-xN 층을 형성하는 단계를 포함하고,
    상기 ScxAl1-xN 층 상에 HEMT 채널 층을 형성하는 단계는 GaN 채널 층을 형성하는 단계를 포함하는, 방법.
  43. 제41항에 있어서,
    상기 ScxAl1-xN 층을 형성하는 단계는 상기 x = 0.3인 상기 ScxAl1-xN 층을 형성하는 단계를 포함하고,
    상기 ScxAl1-xN 층 상에 HEMT 채널 층을 형성하는 단계는 InGaN 채널 층을 형성하는 단계를 포함하는, 방법.
  44. 제41항에 있어서,
    상기 ScxAl1-xN 층을 형성하는 단계에 앞서,
    상기 기판 상에 직접 AlN 시드 층을 형성하는 단계가 선행되는, 방법.
  45. 제41항에 있어서,
    상기 ScxAl1-xN 층을 형성하는 단계에 앞서,
    상기 기판 상에 직접 GaN 시드 층을 형성하는 단계가 선행되는, 방법.
  46. 제41항에 있어서,
    상기 HEMT 배리어 층을 형성하는 단계는 ScxAl1-xN 배리어 층 또는 AlGaN 배리어 층을 형성하는 단계를 포함하는, 방법.
  47. 제46항에 있어서,
    상기 HEMT 배리어 층을 형성하는 단계에 앞서,
    상기 HEMT 채널 층 상에 직접 AlN 서브-배리어 층을 형성하는 단계가 선행되는, 방법.
  48. 제41항에 있어서,
    상기 ScxAl1-xN 층을 형성하는 것에서 상기 HEMT 배리어 층을 형성하는 것까지의 동작들은 진공 파괴 없이 수행되는 에피택셜 성장 동작들을 포함하는, 방법.
  49. 제41항에 있어서,
    상기 ScxAl1-xN 층을 형성하는 단계는 상기 ScxAl1-xN 층을 약 200 nm 내지 800 nm의 범위의 두께로 형성하는 단계를 포함하는, 방법.
  50. 제41항에 있어서,
    상기 HEMT 채널 층을 형성하는 단계는 상기 HEMT 채널 층을 약 0.5 미크론 내지 약 1.0 미크론의 범위의 두께로 형성하는 단계를 포함하는, 방법.
  51. 제41항에 있어서,
    상기 HEMT 배리어 층을 형성하는 단계는 상기 HEMT 배리어 층을 약 50 nm 내지 약 2 nm의 범위의 두께로 형성하는 단계를 포함하는, 방법.
  52. 제41항에 있어서,
    상기 ScxAl1-xN 층은 단결정 ScxAl1-xN 재료를 포함하는, 방법.
  53. 제52항에 있어서,
    상기 ScxAl1-xN 층을 형성하는 단계는,
    상기 기판 상에 상기 단결정 ScxAl1-xN 재료를 형성하기 위해, 가열된 전구체 라인을 통해 반응 챔버 내로 Sc 전구체를 제공하는 단계를 더 포함하는, 방법.
  54. 제53항에 있어서,
    상기 단결정 ScxAl1-xN 재료는 2세타(2θ) 스캔 각도에 대해 측정된 약 1.0도 미만 내지 약 0.001도의 범위의 XRD 로킹 곡선 FWHM 값에 의해 특성화된 결정질 구조를 갖는, 방법.
  55. 제53항에 있어서,
    상기 가열된 전구체 라인은 섭씨 약 60도 내지 섭씨 약 120도의 범위의 온도까지 가열되는, 방법.
  56. 제55항에 있어서,
    상기 가열된 전구체 라인은 상기 Sc 전구체의 소스와 상기 반응 챔버 사이에 있는, 방법.
  57. 제41항에 있어서,
    상기 기판은 실리콘 <111> 기판, SiC 기판, 또는 Al2O3 기판을 포함하는, 방법.
  58. 제41항에 있어서,
    상기 ScxAl1-xN 층을 형성하기 전에 섭씨 약 700도 내지 섭씨 약 1200도의 범위의 온도로 상기 기판의 표면에 NH3를 제공하는 단계를 더 포함하는, 방법.
  59. 제41항에 있어서,
    상기 RF 집적 회로 디바이스는 표면 음향파 공진기 디바이스를 포함하는, 방법.
  60. 제41항에 있어서,
    상기 RF 집적 회로 디바이스는 벌크 음향파 공진기 디바이스를 포함하는, 방법.
  61. RF 집적 회로 디바이스를 형성하는 방법으로서,
    기판 상에 단결정 ScxAl1-xN 층을 형성하는 단계;
    상기 단결정 ScxAl1-xN 층 상에 고 전자 이동도 트랜지스터(HEMT) 디바이스의 채널 층 및 배리어 층을 포함하는 상기 HEMT 디바이스를 형성하는 단계; 및
    상기 단결정 ScxAl1-xN 층으로부터 RF 압전 공진기 디바이스를 형성하는 단계
    를 포함하고,
    상기 단결정 ScxAl1-xN 층은 상기 RF 압전 공진기 디바이스에 대한 압전 공진기를 제공하기 위해 상기 RF 압전 공진기 디바이스의 상단 전극과 하단 전극 사이에 샌드위치되는, 방법.
  62. 제61항에 있어서,
    상기 단결정 ScxAl1-xN 층, 및 상기 HEMT 디바이스의 상기 채널 층 및 상기 배리어 층을 형성하는 것은 진공 파괴 없이 수행되는, 방법.
  63. 제61항에 있어서,
    상기 단결정 ScxAl1-xN 층을 형성하는 단계는 상기 x가 약 0.18 내지 약 0.4의 범위에 있는 상기 단결정 ScxAl1-xN 층을 형성하는 단계를 포함하는, 방법.
  64. 제63항에 있어서,
    상기 채널 층은 상기 단결정 ScxAl1-xN 층과 격자 정합된 GaN 채널 층을 포함하는, 방법.
  65. 제61항에 있어서,
    상기 채널 층은 상기 단결정 ScxAl1-xN 층에 대해 스트레인되고, 상기 단결정 ScxAl1-xN 층은 상기 채널 층에 대해 응력 밸런싱되는, 방법.
  66. 제65항에 있어서,
    상기 채널 층 상의 응력은 약 -400 MPa 내지 약 +400 MPa의 범위에 있는, 방법.
  67. 제61항에 있어서,
    상기 기판은 성장 기판을 포함하고,
    상기 방법은,
    상기 성장 기판의 제1 면 상에 상기 단결정 ScxAl1-xN 층을 에피택셜 방식으로 형성하는 단계;
    상기 성장 기판의 상기 제1 면 위의 상기 단결정 ScxAl1-xN 층의 제1 표면 상에 상기 HEMT 디바이스의 상기 채널 층 및 상기 배리어 층을 형성하는 단계;
    상기 성장 기판의 상기 제1 면 위의 상기 단결정 ScxAl1-xN 층의 상기 제1 표면 상에 상기 하단 전극을 형성하는 단계;
    상기 HEMT 디바이스의 상기 배리어 층 상에 그리고 상기 하단 전극 상에 희생 층을 형성하는 단계;
    상기 성장 기판의 상기 제1 면 위의 상기 HEMT 디바이스 및 상기 RF 압전 공진기 디바이스의 상기 하단 전극을 캐리어 기판에 커플링하는 단계; 및
    상기 단결정 ScxAl1-xN 층의 상기 제1 표면 반대편에 있는 상기 단결정 ScxAl1-xN 층의 제2 표면을 노출시키기 위해, 상기 성장 기판의 상기 제1 면 반대편에 있는 상기 성장 기판의 제2 면을 프로세싱하는 단계
    를 더 포함하는, 방법.
  68. 제67항에 있어서,
    상기 하단 전극을 노출시키기 위해 상기 단결정 ScxAl1-xN 층에 리세스를 형성하는 단계;
    상기 RF 압전 공진기 디바이스에 대한 상단 전극을 형성하기 위해 상기 단결정 ScxAl1-xN 층의 상기 제2 표면 상에 그리고 상기 하단 전극과 접촉하기 위해 상기 리세스에 제1 금속을 퇴적하는 단계; 및
    상기 HEMT 디바이스의 상기 단결정 ScxAl1-xN 층의 상기 제2 표면 상에 상기 상단 전극으로부터 이격된 히트싱크 층을 형성하는 단계
    를 더 포함하는, 방법.
  69. 제68항에 있어서,
    공진기 공동 및 HEMT 기생 커패시턴스 공동을 형성하기 위해, 상기 하단 전극으로부터 그리고 상기 HEMT 디바이스의 상기 배리어 층으로부터 상기 희생 층을 각각 제거하는 단계를 더 포함하는, 방법.
  70. 제68항에 있어서,
    상단 전극 콘택 및 하단 전극 콘택을 형성하기 위해, 상기 상단 전극 상에 그리고 상기 리세스 내의 상기 제1 금속 상에 제2 금속을 각각 퇴적하는 단계를 더 포함하는, 방법.
  71. 제70항에 있어서,
    상기 HEMT 디바이스에 대한 소스 콘택 및 드레인 콘택을 제공하기 위해, 상기 배리어 층 상에 상기 제2 금속을 퇴적하는 단계를 더 포함하는, 방법.
  72. 제67항에 있어서,
    상기 성장 기판의 상기 제1 면 위의 상기 단결정 ScxAl1-xN 층의 제1 표면 상에 상기 HEMT 디바이스의 상기 채널 층 및 상기 배리어 층을 형성하는 단계에 이어서,
    상기 HEMT 디바이스 상에 HEMT 보호 층을 형성하는 단계; 및 그 후
    상기 성장 기판의 상기 제1 면 위의 상기 단결정 ScxAl1-xN 층의 상기 제1 표면 상에 상기 하단 전극을 형성하는 단계
    가 후속되는, 방법.
  73. 제72항에 있어서,
    상기 성장 기판의 상기 제1 면 위의 상기 단결정 ScxAl1-xN 층의 상기 제1 표면 상에 상기 하단 전극을 형성하는 단계에 이어서,
    상기 희생 층 및 상기 하단 전극 상에 공진기 보호 층을 형성하는 단계;
    상기 공진기 보호 층의 상부 표면 및 상기 HEMT 보호 층의 상부 표면을 폴리싱하는 단계; 및 그 후
    상기 공진기 보호 층의 상부 표면 및 상기 HEMT 보호 층의 상부 표면을 상기 캐리어 기판에 커플링하는 단계
    가 후속되는, 방법.
  74. 제73항에 있어서,
    상기 하단 전극을 노출시키기 위해 상기 단결정 ScxAl1-xN 층에 리세스를 형성하는 단계;
    상기 RF 압전 공진기 디바이스에 대한 상단 전극을 형성하기 위해 상기 단결정 ScxAl1-xN 층의 상기 제2 표면 상에 그리고 상기 하단 전극과 접촉하기 위해 상기 리세스에 제1 금속을 퇴적하는 단계; 및
    상기 HEMT 디바이스의 상기 단결정 ScxAl1-xN 층의 상기 제2 표면 상에 상기 상단 전극으로부터 이격된 히트싱크 층을 형성하는 단계
    를 더 포함하는, 방법.
  75. 모놀리식 RF HEMT/공진기 집적 회로 디바이스를 형성하는 방법으로서,
    기판 상에 단결정 ScxAl1-xN 층을 에피택셜 방식으로 형성하는 단계;
    상기 단결정 ScxAl1-xN 층 상에 HEMT III-N 채널 층을 에피택셜 방식으로 형성하는 단계 ― 상기 HEMT III-N 채널 층은 상기 단결정 ScxAl1-xN 층과 격자 정합됨 ―;
    상기 HEMT III-N 채널 층 상에 HEMT III-N 배리어 층을 에피택셜 방식으로 형성하는 단계;
    상기 HEMT III-N 배리어 층에 그리고 상기 HEMT III-N 채널 층에 소스 리세스를 형성하는 단계;
    상기 HEMT III-N 배리어 층에 그리고 상기 HEMT III-N 채널 층에 드레인 리세스를 형성하는 단계;
    HEMT 소스 영역 및 HEMT 드레인 영역을 제공하기 위해, 상기 소스 리세스에 그리고 상기 드레인 리세스에 III-N 재료를 각각 형성하는 단계;
    상기 소스 리세스와 상기 드레인 리세스 사이에서 상기 HEMT III-N 배리어 층에 게이트 리세스를 형성하는 단계; 및
    상기 공진기에 대한 하단 전극 및 HEMT 소스 콘택 및 HEMT 드레인 콘택을 형성하기 위해, 상기 단결정 ScxAl1-xN 층 상에, 상기 HEMT 소스 영역 상에, 및 상기 HEMT 드레인 영역 상에 금속을 각각 퇴적하는 단계
    를 포함하는, 방법,
  76. 제75항에 있어서,
    상기 단결정 ScxAl1-xN 층을 에피택셜 방식으로 형성하는 단계, 상기 HEMT III-N 채널 층을 에피택셜 방식으로 형성하는 단계, 및 상기 HEMT III-N 배리어 층을 에피택셜 방식으로 형성하는 단계는 진공 파괴 없이 수행되는, 방법.
  77. 제75항에 있어서,
    상기 HEMT III-N 배리어 층을 에피택셜 방식으로 형성하는 단계에 이어서,
    상기 HEMT III-N 배리어 층 상에 III-N HEMT 캡 층을 형성하는 단계가 후속되는, 방법.
  78. 제75항에 있어서,
    상기 HEMT III-N 배리어 층을 에피택셜 방식으로 형성하는 단계에 이어서,
    상기 HEMT III-N 배리어 층 상에 SiN 캡 층을 형성하는 단계가 후속되는, 방법.
  79. 제75항에 있어서,
    상기 HEMT III-N 배리어 층을 에피택셜 방식으로 형성하는 단계에 이어서,
    상기 HEMT III-N 배리어 층 상에 비정질 AlN 캡 층을 형성하는 단계가 후속되는, 방법.
  80. 제75항에 있어서,
    상기 단결정 ScxAl1-xN 층은 상기 x가 약 0.18 내지 약 0.4의 범위에 있는 상기 단결정 ScxAl1-xN 층을 포함하고, 상기 단결정 ScxAl1-xN 층은 2세타(2θ) 스캔 각도에 대해 측정된 약 1.0도 미만 내지 약 0.001도의 범위의 XRD 로킹 곡선 FWHM 값에 의해 특성화된 결정질 구조를 갖는, 방법.
  81. 제75항에 있어서,
    상기 하단 전극 상에, 상기 HEMT 소스 콘택 상에, 그리고 상기 HEMT 드레인 콘택 상에 희생 층을 형성하는 단계를 더 포함하는, 방법.
KR1020227024748A 2020-01-21 2021-01-19 공유 압전/버퍼 층을 포함하는 고 전자 이동도 트랜지스터들과 통합된 rf 음향파 공진기들 및 그 형성 방법들 KR20220130120A (ko)

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Families Citing this family (1)

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Publication number Priority date Publication date Assignee Title
CN116581018B (zh) * 2023-07-12 2023-10-20 江西兆驰半导体有限公司 复合缓冲层及其制备方法、外延片、高电子迁移率晶体管

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002013245A1 (en) * 2000-08-04 2002-02-14 The Regents Of The University Of California Method of controlling stress in gallium nitride films deposited on substrates
US7313965B2 (en) * 2004-12-27 2008-01-01 General Electric Company High-temperature pressure sensor
WO2007030832A2 (en) * 2005-09-09 2007-03-15 State Or Oregon Acting By And Through The State Board Of Higher Education Of Behalf Of The University Of Oregon High impedance differential input preamplifier and antenna for magnetic resonance systems
US8742459B2 (en) * 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
JP5598948B2 (ja) * 2009-07-01 2014-10-01 独立行政法人産業技術総合研究所 圧電体薄膜の製造方法および当該製造方法により製造される圧電体薄膜
US9263339B2 (en) * 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices
WO2013096821A1 (en) 2011-12-21 2013-06-27 Massachusetts Institute Of Technology Aluminum nitride based semiconductor devices
JP5966199B2 (ja) * 2013-05-31 2016-08-10 株式会社デンソー 圧電体薄膜及びその製造方法
US10355659B2 (en) 2016-03-11 2019-07-16 Akoustis, Inc. Piezoelectric acoustic resonator manufactured with piezoelectric thin film transfer process
US10217930B1 (en) 2016-03-11 2019-02-26 Akoustis, Inc. Method of manufacture for single crystal acoustic resonator devices using micro-vias
US10636881B2 (en) * 2016-04-11 2020-04-28 Qorvo Us, Inc. High electron mobility transistor (HEMT) device
US11557716B2 (en) * 2018-02-20 2023-01-17 Akoustis, Inc. Method and structure of single crystal electronic devices with enhanced strain interface regions by impurity introduction

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