CN104009034A - 包含hemt和misfet的半导体装置及其形成方法 - Google Patents

包含hemt和misfet的半导体装置及其形成方法 Download PDF

Info

Publication number
CN104009034A
CN104009034A CN201310398148.0A CN201310398148A CN104009034A CN 104009034 A CN104009034 A CN 104009034A CN 201310398148 A CN201310398148 A CN 201310398148A CN 104009034 A CN104009034 A CN 104009034A
Authority
CN
China
Prior art keywords
layer
iii
opening
source electrode
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310398148.0A
Other languages
English (en)
Other versions
CN104009034B (zh
Inventor
周仲彦
刘圣得
杨富智
刘世昌
蔡嘉雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN104009034A publication Critical patent/CN104009034A/zh
Application granted granted Critical
Publication of CN104009034B publication Critical patent/CN104009034B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及了包含HEMT和MISFET的半导体装置及其形成方法，其包括第一III-V化合物层。第二III-V化合物层被设置在第一III-V化合物层上且在组分上不同与第一III-V化合物层。第三III-V化合物层被沉积在第二III-V化合物层上且在组分上不同与第二III-V化合物层。源极部件和漏极部件被设置在第三III-V化合物层上的每个MISFET和HEMT区域中。栅电极被设置在位于源极部件和漏极部件之间的第二III-V化合物层之上。栅极电介质层被设置在MISFET区域中的栅电极之下但位于第三III-V化合物层的顶面之上。

Description

包含HEMT和MISFET的半导体装置及其形成方法
技术领域
本发明大体上涉及的是半导体结构，但更具体地涉及了联合高电子迁移率晶体管（HEMT）和金属绝缘体半导体场效应晶体管（MISFET）结构以及形成这种半导体结构的方法。
背景技术
在半导体技术中，由于其特性，III族-V族（或III-V）半导体化合物被用来形成各种集成电路器件，诸如，高功率场效应晶体管、高频晶体管或高电子迁移率晶体管（HEMT）。与金属氧化物半导体场效应晶体管（MOSFET）一样，HEMT是一种结合了位于两种具有不同带隙的材料之间的、作为代替掺杂区域的沟道的结点（即，异质结）的场效应晶体管。与MOSFET相比，HEMT具有多个引人瞩目的性质，包括高电子迁移率，在高频下传输信号的能力等。
从应用的角度而言，增强模式的（E-模式）的HEMT具有多种优势。E模式的HEMT允许消除负极性电压供应，并且由此降低了电路复杂性和费用。尽管上面示出了引人瞩目的性质，但与发展III-V半导体化合物基的器件相关地仍存在多种挑战。针对这些III-V半导体化合物的配置和材料的多种技术均被实施用于尝试和进一步改善晶体管器件性能。
通常在制造工艺中掺杂半导体层。镁（Mg）是P型氮化镓（p-GeN）的常用掺杂物。Mg扩散到有源层且对性能，尤其是对2维的电子气（2DEG）和HEMT器件的电流密度产生影响。
因此，制造包括有HEMT和MISFET器件的半导体结构的方法需要持续改进来确保高性能和高产量。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种包含HEMT区域和MISFET区域的半导体结构，包括：第一III-V化合物层；第二III-V化合物层，设置在所述第一III-V化合物层上，并且所述第二III-V化合物层的组分不同于所述第一III-V化合物层的组分；第三III-V化合物层，设置在所述第二III-V化合物层上，所述第三III-V化合物层具有顶面；设置在所述第三III-V化合物层上的所述MISFET区域中的源极部件和漏极部件；设置在所述第三III-V化合物层上的所述HEMT区域中的源极部件和漏极部件；栅电极，设置在所述MISFET区域中的所述第三III-V化合物层之上；以及栅极介电层，设置在所述栅电极之下但位于所述第三III-V化合物层的所述顶面之上，从而防止所述栅电极和所述第三III-V化合物层直接物理接触。
在所述半导体结构中，所述栅电极包括难熔金属或其化合物。
在所述半导体结构中，所述栅极介电层包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
在所述半导体结构中，进一步包括：位于所述第三III-V化合物层之上的电介质覆盖层，其中，所述栅电极层延伸穿过所述电介质覆盖层且接触所述第三III-V化合物层的所述顶面。
在所述半导体结构中，所述源极部件和所述漏极部件均不包含Au且均包含Ti、Co、Ni、W、Pt、Ta、Pd、Mo、TiN或AlCu合金。
在所述半导体结构中，进一步包括：位于所述源极部件和所述漏极部件之上的保护层，其中，部分所述栅电极嵌在所述保护层中。
根据本发明的另一方面，提供了一种方法，包括：在衬底之上形成半导体层的堆叠件，所述堆叠件中的每层的带隙均不同于所述堆叠件中的邻近层的带隙；在所述堆叠件之上形成图案化覆盖层，所述图案化覆盖层包括第一源极开口、第一漏极开口、第二源极开口和第二漏极开口；在相应的所述第一源极开口、所述第一漏极开口、所述第二源极开口和所述第二漏极开口中同时形成第一源极部件、第一漏极部件、第二源极部件和第二漏极部件；在所述覆盖层之上形成图案化保护层，所述图案化保护层包括位于所述第一源极部件和所述第一漏极部件之间的第一栅极开口；在所述第一栅极开口中形成图案化栅极介电层；在所述图案化保护层中形成第二栅极开口；以及在所述第一栅极开口和所述第二栅极开口中同时形成栅电极层。
在所述方法中，形成半导体层的所述堆叠件包括：在所述衬底上形成第一III-V层；在所述第一III-V层之上外延生长第二III-V层；以及在所述第二III-V层之上外延生长第三III-V层。
在所述方法中，进一步包括：图案化所述栅电极层，以同时在所述第一栅极开口中形成第一栅电极并且在所述第二栅极开口中形成第二栅电极。
在所述方法中，形成所述图案化覆盖层包括：席状沉积选自于基本上由氧化硅、氮化硅及它们的组合所构成的组中的膜；以及通过光刻方式图案化经席状沉积而成的膜。
在所述方法中，在相应的所述第一源极开口、所述第一漏极开口、所述第二源极开口和所述第二漏极开口中同时形成第一源极部件、第一漏极部件、第二源极部件和第二漏极部件包括：沉积金属层，所述金属层过填充相应的所述第一源极开口、所述第一漏极开口、所述第二源极开口和所述第二漏极开口；以及去除所述金属层的多余部分。
在所述方法中，去除所述金属层的多余部分包括：遮盖部分所述金属层且在所述金属层未被遮盖的部分上执行反应离子蚀刻工艺。
在所述方法中，所述第一栅电极、所述第一源极部件和所述第一漏极部件形成金属-绝缘体-半导体场效应晶体管（MISFET），并且所述第二栅电极、所述第二源极部件和所述第二漏极部件形成高电子迁移率晶体管（HEMT）。
在所述方法中，形成半导体层的所述堆叠件包括：在所述衬底上形成GaN层；在所述GaN层上外延生长第一AlGaN层；在所述第一AlGaN层上外延生长p型GaN层；以及在所述p型GaN层上外延生长第二AlGaN层。
根据本发明的又一方面，提供了一种方法，包括：在衬底上形成多个III-V层，所述衬底包括金属-绝缘体-半导体场效应晶体管（MISFET）区域和高电子迁移率晶体管（HEMT）区域；在所述多个III-V层之上形成电介质覆盖层；图案化所述电介质覆盖层，以在所述MISFET区域中包括至少一个源极开口和至少一个漏极开口，并且在所述HEMT区域中包括至少一个源极开口和至少一个漏极开口；在相应的所述MISFET区域和所述HEMT区域中的相应的源极开口和漏极开口中形成相应的源极部件和漏极部件；在所述电介质覆盖层和相应的所述源极部件和所述漏极部件之上形成保护层；图案化所述保护层和所述电介质覆盖层，以在所述MISFET区域中形成至少一个第一栅极开口；在所述至少一个第一栅极开口中形成栅极电介质；图案化所述保护层和所述电介质覆盖层，以在所述HEMT区域中形成至少一个第二栅极开口；在所述至少一个第一栅极开口和所述至少一个第二栅极开口内同时形成栅电极层。
在所述方法中，形成所述多个III-V层包括：在所述衬底上形成第一III-V层；在所述第一III-V层之上外延生长第二III-V层；以及在所述第二III-V层之上外延生长第三III-V层。
在所述方法中，同时在相应的所述MISFET区域和所述HEMT区域中的相应的源极开口和漏极开口中形成相应的所述源极部件和所述漏极部件。
在所述方法中，形成所述电介质覆盖层包括：沉积氧化硅层或氮化硅层。
在所述方法中，形成所述保护层包括：沉积氧化硅层或氮化硅层。
在所述方法中，在所述至少一个第一栅极开口和所述至少一个第二栅极开口内同时形成所述栅电极层包括：利用金属层同时填充所述第一栅极开口和所述第二栅极开口；以及图案化所述金属层。
附图说明
根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的一个或更多实施例的具有高电子迁移率晶体管（HEMT）和金属绝缘体半导体场效应晶体管（MISFET）区域两者的半导体结构的截面图；
图2是根据本发明的一个或更多实施例形成具有HEMT和MISFET两者的半导体结构的方法的流程图；
图3至图11是根据图2的方法的一个实施例在制造的各个阶段中的具有HEMT的半导体结构的截面图。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是说明性的，而不用于限制本发明的范围。
通过位于芯片区域之间的切割线在衬底上标记处多个半导体芯片区域。该衬底将经历清洁、成层、图案化、蚀刻和掺杂步骤中的多个步骤从而形成集成电路。术语“衬底”在此大体上涉及的是在其上形成有多个层和器件结构的体衬底。在一些实施例中，该体衬底包括硅或化合物半导体，诸如，GaAs、InP、Si/Ge或SiC。这些层的实例包括介电层、掺杂层、多晶硅层、扩散阻挡层或导电层。器件结构的实例包括晶体管、电阻器和/或电容器，这些可以通过互连层与额外的集成电路相互连。
图1是根据本发明的一个或更多实施例的具有高电子迁移率晶体管（HEMT）和金属绝缘体半导体场效应晶体管（MISFET）两者的半导体结构100的截面图。
参考图1，示出了具有HEMT和MISFET两者的半导体结构100。半导体结构100包括衬底102。在一些实施例中，衬底102包括碳化硅（SiC）衬底、蓝宝石衬底或硅衬底。
半导体结构100还包括形成在两个不同的半导体材料层，诸如，具有不同的带隙的材料层之间的异质结。例如，半导体结构100包括非掺杂的窄带隙沟道层和宽带隙n型供体层。在至少一个实施例中，半导体结构100包括形成在衬底102上的第一III-V化合物层（或称为沟道层）104和形成在沟道层104上的第二III-V化合物层（或称为供体层）106。沟道层104和供体层106是由元素周期表中的III-V族所形成的化合物。然而，沟道层104和供体层106在组分上彼此不同。沟道层104是非掺杂的或无意地掺杂的（UID）。在半导体结构100的这个实例中，沟道层104包括氮化镓（GaN）层（也称为GaN层104）。供体层106包括氮化铝镓（AlGaN）层（也称为AlGaN层106）。GaN层104和AlGaN层106彼此直接接触。在另一个实例中，沟道层104包括GaAs层或InP层。供体层106包括AlGaAs层或AlInP层。
GaN层104是非掺杂的。可选地，GaN层104是无意地掺杂的，诸如，由于用于形成GaN层104的前体而轻掺杂有n型掺杂物。在一个实例中，GaN层104具有在大约0.5微米至大约10微米范围内的厚度。
AlGaN层106是无意地掺杂的。在一个实例中，AlGaN层106具有在大约5纳米（nm）和大约50nm的范围内厚度。
半导体衬底100还包括至少两组源极部件和漏极部件132/134和136/138，它们分别设置在AlGaN层110上。每个源极部件和漏极部件均包括金属部件。在一个实例中，金属部件没有Au且包括Al、Ti或Cu。这些源极部件中的每组均被放置在半导体结构100的相应的MISFET或HEMT区域中。
半导体结构100另外包括电介质覆盖层112，其设置在不被金属部件所占据的AlGaN层110的顶面上。在半导体结构110的MISFET区域中，电介质覆盖层112填充了为了形成栅电极而暴露出部分AlGaN层的开口。电介质覆盖层112保护下面的AlGaN层110不受到下面的具有等离子体的工艺的损害。
在一些实施例中，半导体结构100进一步包括保护层118。保护层设置在金属部件（132/134和136/138）的顶面上且在栅极介电层122以下。保护层进一步包括与电介质覆盖层112中的开口相对准的开口。为了形成栅电极，保护层中的开口和电介质覆盖层112中的开口所组合而成的开口暴露出部分AlGaN层110。保护层还覆盖着源极部件和漏极部件且防止源极部件和漏极部件在形成隔离区域116的退火工艺过程中被暴露。
在半导体结构100的MISFET侧上，在源极和漏极部件之间还包括设置在AlGaN层110上方的开口上的栅电极130。栅电极130包括被配置用于偏压和电接合载体沟道的导电材料层。在这个实施例中，导电材料被设置在栅极介电层122之上。在多个实例中，导电材料层包括难熔金属或它的化合物，例如，钛（Ti）、氮化钛（TiN）、钛钨（TiW）和钨（W）。在另一个实例中，导电金属层包括镍（Ni）、金（Au）或铜（Cu）。
在半导体结构100的HEMT侧上，在源极和漏极部件之间包括有设置在AlGaN层110上方的开口上的栅电极128。在此，由于不存在设置在AlGaN层110之上的开口中的栅极介电层122，所以栅电极128直接与AlGaN层110相接触。栅电极128还包括被配置用于偏压和电接合载体沟道的导电材料层。在多个实例中，导电材料层包括难熔金属或其化合物，例如，钛（Ti）、氮化钛（TiN）、钛钨（TiW）和钨（W）。在另一个实例中，导电金属层包括镍（Ni）、金（Au）或铜（Cu）。
在上述实施例中，栅电极128和130，源极/漏极部件以及GaN层106中的载体沟道被配置成晶体管。当电压加载到栅极堆叠件上时，晶体管的器件电流受到调制。
图2是根据本发明的一个或更多实施例形成具有HEMT和MISFET的半导体结构的方法200的流程图。现参考图2，方法200的流程图，在操作201处提供了第一III-V化合物层。第一III-V化合物层形成在衬底上。然后，方法200继续进行操作202，其中第二III-V化合物层外延地生长在第一III-V化合物层上。方法200继续进行操作203，其中第三III-V化合物层外延地生长在第二III-V化合物层上。方法200继续进行操作204，其中源极部件和漏极部件形成在第三III-V化合物层上。方法200继续进行操作205，其中，栅极介电层沉积在部分第三III-V化合物层上。方法200继续进行操作206，其中栅电极在半导体衬底的MISFET区域中的源极部件和漏极部件之间形成在栅极介电层上。应该注意到，可以在图2的方法200之前、期间或之后提供额外的工艺。
图3至图10是根据图2的方法200的多个实施例的具有HEMT和MISFET结构两者的半导体结构100在制造的各个阶段中的截面图。为了更好地理解本发明的理念而简化了各个视图。
参考图3，该图是在执行操作201、202和203之后半导体结构100的衬底102的一个部分的放大的截面图。在一些实施例中，衬底102包括碳化硅（SiC）衬底、蓝宝石衬底或硅衬底。第一III-V化合物层104（也称为缓冲层）生长在衬底102上。在图3-图10的实施例中，第一III-V化合物层104涉及的是氮化镓（GaN）层（也称为GaN层104）。可以使用含镓的前体和含氮的前体通过金属有机物汽相外延（MOVPE）来外延地生长GaN层104。该含镓的前体包括三甲基镓（TMG）、三乙基镓（TEG）或其他适合的化学药剂。含氮的前体包括氨（NH3）、叔丁胺（TBAm）、苯肼或其他适合的化学药剂。在图3-图10的实施例中，GaN层104具有在大约0.5微米至大约10微米范围内的厚度。在其他实施例中，第一III-V化合物层104可以包括GaAs层或AlN层。
第二III-V化合物层106（也称为供体层）生长在第一III-V化合物层（即，缓冲层）104上。在至少一个实施例中，第二III-V化合物层106涉及的是氮化铝镓（AlGaN）层（也称为AlGaN层106）。在图3-图10的实施例中，通过MOVPE使用含铝的前体、含镓的前体和含氮的前体在AlN缓冲层104上外延地生长AlGaN层106。含铝的前体包括三甲基铝（TMA）、三乙基铝（TEA）或其他适合的化学药剂。含镓的前体包括TMG、TEG或其他适合的化学药剂。含氮的前体包括氨、TBAm、苯肼或其他适合的化学药剂。在图3-图10的实施例中，AlGaN层106具有在大约5纳米至大约50纳米范围内的厚度。在其他实施例中，第二III-V化合物层106可以包括AlGaAs层或AlInP层。
另外，第二III-V化合物层106可以包括InGaN扩散阻挡层。InGaN扩散阻挡层可以在大约300mbar至大约500mbar的范围下和在大约700℃至大约900℃的范围内生长。InGaN扩散阻挡层130中的铟组分可以在大约5%至大约10%的范围内。
此后，将P型的GaN层108沉积在第二III-V化合物层106上。然后，第二AlGaN层110沉积在P型的GaN层108上。
然后，将电介质覆盖层112沉积在第二AlGaN层110的顶面上和P型的GaN108的顶面之上（如图4所示）。在图3-图10的实施例中，电介质覆盖层112具有在大约至大约的范围内的厚度。在一些实施例中，电介质覆盖层112包括SiO2或Si3N4。在一个实例中，电介质覆盖层112是Si3N4且通过执行低压化学汽相沉积（LPCVD）方法在没有等离子体的条件下使用SiH4和NH3气体形成。工作温度在大约650℃至800℃的范围内。工作压力在大约0.1Torr和大约1Torr的范围内。电介质覆盖层112保护下面的第二AlGaN层110不受到下面的具有等离子体的工艺的损害。然后，如图4所示，通过光刻和蚀刻工艺来限定电介质覆盖层112中的两个开口从而暴露出第二AlGaN、III-V化合物层110中的两个开口。
然后，如图5所示将金属层沉积在电介质覆盖层112之上，该金属层填充了两个开口且与第二AlGaN化合物层110相接触。光刻胶层（未示出）被形成在金属层上方且被显影形成了两个开口之一之上的部件。通过反应离子蚀刻（RIE）工艺去除了没有被光刻胶层的部件所覆盖的金属层，该工艺向下蚀刻部分金属层直至下面的电介质覆盖层112。在蚀刻工艺之后产生了两个金属部件114和116。金属部件114和116分别被配置成用于MISFET和HEMT的源极部件或漏极部件。在形成金属部件114和116之后去除了光刻胶层。电介质覆盖层112保护下面的第二AlGaN III-V化合物层110在形成金属部件114和116的蚀刻工艺过程中不受到损害。
在一些实施例中，金属部件114和116的金属层包括一种或更多导电材料。在至少一个实例中，金属层没有金（Au）且包括钛（Ti）、氮化钛（TiN）或铜铝（AlCu）合金。在另一个实例中，金属层包括底部Ti/TiN层、底部Ti/TiN上方的AlCu层以及AlCu层上方的顶部Ti层。金属层的形成方法包括原子层沉积（ALD）或物理汽相沉积（PVD）工艺。在不在金属部件114和116中使用Au的情况下，在集成电路生产线中也可以在硅衬底上实施方法200。硅制造工艺之上的Au污染问题可能被消除。
然后，如图6所示，在金属部件114和116和电介质覆盖层112的顶面上选择性地沉积保护层118。在一些实施例中，保护层包括介电材料，诸如，SiO2或Si3N4。在一个实例中，保护层是Si3N4且通过执行等离子体增强的化学汽相沉积（PECVD）方法来形成。
图7示出了在电介质覆盖层112（也在保护层118）中形成开口120之后的结构100。具体而言，在电介质覆盖层112的顶面上形成了图案化的掩模层（未示出）且执行蚀刻工艺来去除部分电介质覆盖层112（如果存在保护层的话也去除部分保护层）。开口120暴露出第二AlGaN III-V化合物层110的顶面的一部分。开口116被配置成用于后期形成栅电极的地点。重要的是要注意到：在这个实施例中，开口120形成在半导体结构的MISFET区域中，而半导体结构的HEMT区域被图案化的掩模所覆盖。
图8示出了操作204中沉积栅极介电层122之后的结构100。沿着开口120的内表面且在MISFET区域中的第二AlGaN III-V化合物层110的暴露的部分之上，栅极介电层122被沉积在电介质覆盖层112上。栅极介电层122也被沉积在源极部件和漏极部件之上。在一些实施例中，栅极介电层122的厚度在大约3nm至大约20nm的范围内。在一些实例中，栅极介电层122包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。在一个实施例中，通过原子层沉积（ALD）方法来形成栅极介电层122。ALD方法基于汽相化学工艺的连续使用。多数ALD反应使用两种化学药剂，通常被称为前体。前体以连续的方式一次一个地与表面相反应。通过重复地将前体暴露于生长面来沉积栅极介电层122。ALD方法提供了高质量的栅极介电层122的均匀的厚度。在一个实例中，栅极介电层118是氧化锆。在一些实施例中，第一前体包括四[乙基甲基氨基]锆（TEMAZr）或氯化锆（ZrCl4）。在一些实施例中，为了氧化第一前体材料而形成单层，第二前体包括氧。在一些实例中，第二前体包括臭氧（O3）、氧、水（H2O）、N2O或H2O-H2O2。在其他实施例中，通过等离子体增强的化学汽相沉积（PECVD）或低压化学汽相沉积（LPCVD）来形成栅极介电层122。
然后，如图9所示，在电介质覆盖层112（也在保护层118）的HEMT区域中形成开口124。应注意，在半导体衬底的HEMT区域中形成开口124的同时HEMT区域被掩模所覆盖。图案化的掩模层（未示出）形成在HEMT区域中的电介质覆盖层112的顶面上且执行蚀刻工艺来去除部分电介质覆盖层112（也去除部分保护层118）。开口124由此暴露出HEMT区域中的第二AlGaN III-V化合物层的顶面的一部分。开口122被配置成用于在HEMT区域中随后形成后栅电极的位置。本质上该实施例要求分开地形成HEMT和MISFET栅极。
图10示出了在执行操作206之后的结构100，操作206在整个MISFET和HEMT区域之上形成导电材料层126。在多个实例中，导电材料层126包括难熔金属或它的化合物，例如，钛（Ti）、氮化钛（TiN）、钛钨（TW）和钨（W）。在另一个实例中，导电材料层126包括镍（Ni）、金（Au）或铜（Cu）。导电材料层126覆盖着HEMT区域中的开口124。导电材料置于电介质覆盖层112的部分之上，它填充了MISFET区域中的开口120。
然后，如图11所示，栅电极128和130形成在第二AlGaN III-V化合物层110的部分之上。在栅电极层上执行光刻和蚀刻工艺来在HEMT和MISFET区域中分别限定栅电极128和130。具体而言，在这个工艺步骤中，横跨半导体结构中的MISFET和HEMT区域两者地去除导电材料层和下面的介电层122。随后在相应的HEMT和MISFET区域的源极和漏极部件之间形成栅电极128和130之一。在一些实施例中，栅电极128包括导电材料层，该导电材料层包括难熔金属或它的化合物，例如，钛（Ti）、氮化钛（TiN）、钛钨（TW）和钨（W）。在另一个实例中，栅电极128和130包括镍（Ni）、金（Au）或铜（Cu）。
本发明的多个实施例可以被用来改善具有HEMT和MISFET的半导体结构的性能。例如，在制造包括HEMT和MISFET的半导体结构的传统工艺方法中，在将介电层沉积在结构之上之后，可选地在MISFET和HEMT区域中去除该介电层。然而在本发明的实施例中，同时横跨HEMT和MISFET区域两者地去除该介电层。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种包含HEMT区域和MISFET区域的半导体结构，包括：
第一III-V化合物层；
第二III-V化合物层，设置在所述第一III-V化合物层上，并且所述第二III-V化合物层的组分不同于所述第一III-V化合物层的组分；
第三III-V化合物层，设置在所述第二III-V化合物层上，所述第三III-V化合物层具有顶面；
设置在所述第三III-V化合物层上的所述MISFET区域中的源极部件和漏极部件；
设置在所述第三III-V化合物层上的所述HEMT区域中的源极部件和漏极部件；
栅电极，设置在所述MISFET区域中的所述第三III-V化合物层之上；以及
栅极介电层，设置在所述栅电极之下但位于所述第三III-V化合物层的所述顶面之上，从而防止所述栅电极和所述第三III-V化合物层直接物理接触。
2.根据权利要求1所述的半导体结构，其中，所述栅电极包括难熔金属或其化合物。
3.根据权利要求1所述的半导体结构，其中，所述栅极介电层包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
4.根据权利要求1所述的半导体结构，进一步包括：位于所述第三III-V化合物层之上的电介质覆盖层，其中，所述栅电极层延伸穿过所述电介质覆盖层且接触所述第三III-V化合物层的所述顶面。
5.根据权利要求1所述的半导体结构，其中，所述源极部件和所述漏极部件均不包含Au且均包含Ti、Co、Ni、W、Pt、Ta、Pd、Mo、TiN或AlCu合金。
6.根据权利要求1所述的半导体结构，进一步包括：位于所述源极部件和所述漏极部件之上的保护层，其中，部分所述栅电极嵌在所述保护层中。
7.一种方法，包括：
在衬底之上形成半导体层的堆叠件，所述堆叠件中的每层的带隙均不同于所述堆叠件中的邻近层的带隙；
在所述堆叠件之上形成图案化覆盖层，所述图案化覆盖层包括第一源极开口、第一漏极开口、第二源极开口和第二漏极开口；
在相应的所述第一源极开口、所述第一漏极开口、所述第二源极开口和所述第二漏极开口中同时形成第一源极部件、第一漏极部件、第二源极部件和第二漏极部件；
在所述覆盖层之上形成图案化保护层，所述图案化保护层包括位于所述第一源极部件和所述第一漏极部件之间的第一栅极开口；
在所述第一栅极开口中形成图案化栅极介电层；
在所述图案化保护层中形成第二栅极开口；以及
在所述第一栅极开口和所述第二栅极开口中同时形成栅电极层。
8.根据权利要求7所述的方法，其中，形成半导体层的所述堆叠件包括：
在所述衬底上形成第一III-V层；
在所述第一III-V层之上外延生长第二III-V层；以及
在所述第二III-V层之上外延生长第三III-V层。
9.根据权利要求7所述的方法，进一步包括：图案化所述栅电极层，以同时在所述第一栅极开口中形成第一栅电极并且在所述第二栅极开口中形成第二栅电极。
10.一种方法，包括：
在衬底上形成多个III-V层，所述衬底包括金属-绝缘体-半导体场效应晶体管（MISFET）区域和高电子迁移率晶体管（HEMT）区域；
在所述多个III-V层之上形成电介质覆盖层；
图案化所述电介质覆盖层，以在所述MISFET区域中包括至少一个源极开口和至少一个漏极开口，并且在所述HEMT区域中包括至少一个源极开口和至少一个漏极开口；
在相应的所述MISFET区域和所述HEMT区域中的相应的源极开口和漏极开口中形成相应的源极部件和漏极部件；
在所述电介质覆盖层和相应的所述源极部件和所述漏极部件之上形成保护层；
图案化所述保护层和所述电介质覆盖层，以在所述MISFET区域中形成至少一个第一栅极开口；
在所述至少一个第一栅极开口中形成栅极电介质；
图案化所述保护层和所述电介质覆盖层，以在所述HEMT区域中形成至少一个第二栅极开口；
在所述至少一个第一栅极开口和所述至少一个第二栅极开口内同时形成栅电极层。
CN201310398148.0A 2013-02-26 2013-09-04 包含hemt和misfet的半导体装置及其形成方法 Active CN104009034B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/777,701 US8912573B2 (en) 2013-02-26 2013-02-26 Semiconductor device containing HEMT and MISFET and method of forming the same
US13/777,701 2013-02-26

Publications (2)

Publication Number Publication Date
CN104009034A true CN104009034A (zh) 2014-08-27
CN104009034B CN104009034B (zh) 2017-03-01

Family

ID=51369630

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310398148.0A Active CN104009034B (zh) 2013-02-26 2013-09-04 包含hemt和misfet的半导体装置及其形成方法

Country Status (2)

Country Link
US (4) US8912573B2 (zh)
CN (1) CN104009034B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108389909A (zh) * 2018-01-31 2018-08-10 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示装置及检测离子浓度方法
CN111180505A (zh) * 2018-11-13 2020-05-19 新唐科技股份有限公司 高电子迁移率晶体管元件及其制造方法
CN113597680A (zh) * 2019-03-14 2021-11-02 克里公司 具有包括掩埋晶粒停止层的顶侧金属化结构的功率半导体装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9955994B2 (en) 2002-08-02 2018-05-01 Flowcardia, Inc. Ultrasound catheter having protective feature against breakage
US7335180B2 (en) 2003-11-24 2008-02-26 Flowcardia, Inc. Steerable ultrasound catheter
US7758510B2 (en) 2003-09-19 2010-07-20 Flowcardia, Inc. Connector for securing ultrasound catheter to transducer
KR20130116099A (ko) * 2012-04-13 2013-10-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10238895B2 (en) 2012-08-02 2019-03-26 Flowcardia, Inc. Ultrasound catheter system
US10141438B2 (en) * 2016-03-07 2018-11-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US20180140321A1 (en) 2016-11-23 2018-05-24 C. R. Bard, Inc. Catheter With Retractable Sheath And Methods Thereof
US11596726B2 (en) 2016-12-17 2023-03-07 C.R. Bard, Inc. Ultrasound devices for removing clots from catheters and related methods
US10582983B2 (en) 2017-02-06 2020-03-10 C. R. Bard, Inc. Ultrasonic endovascular catheter with a controllable sheath
US10535650B2 (en) * 2018-02-02 2020-01-14 International Business Machines Corporation High switching frequency, low loss and small form factor fully integrated power stage
TWI719722B (zh) * 2019-11-21 2021-02-21 世界先進積體電路股份有限公司 半導體結構及其形成方法
US11164792B2 (en) 2020-01-08 2021-11-02 International Business Machines Corporation Complementary field-effect transistors
US11955522B2 (en) 2020-02-13 2024-04-09 Vanguard International Semiconductor Corporation Semiconductor structure and method of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080251837A1 (en) * 2007-04-13 2008-10-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
CN101405868A (zh) * 2005-11-29 2009-04-08 香港科技大学 增强型和耗尽型AlGaN/GaN HFET的单片集成
CN102460710A (zh) * 2009-05-14 2012-05-16 特兰斯夫公司 高电压ⅲ族氮化物半导体器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000196029A (ja) * 1998-12-28 2000-07-14 Sony Corp 半導体装置とその製造方法
JP3951743B2 (ja) * 2002-02-28 2007-08-01 松下電器産業株式会社 半導体装置およびその製造方法
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
JP2007149794A (ja) * 2005-11-25 2007-06-14 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
JP2008010468A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4514063B2 (ja) * 2007-08-30 2010-07-28 古河電気工業株式会社 Ｅｄ型インバータ回路および集積回路素子
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
US8110874B2 (en) * 2008-03-15 2012-02-07 Kabushiki Kaisha Toshiba Hybrid substrates and method of manufacture
WO2010070824A1 (ja) * 2008-12-19 2010-06-24 株式会社アドバンテスト 半導体装置、半導体装置の製造方法およびスイッチ回路
US8389348B2 (en) * 2010-09-14 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming SiC crystalline on Si substrates to allow integration of GaN and Si electronics
US9070758B2 (en) * 2011-06-20 2015-06-30 Imec CMOS compatible method for manufacturing a HEMT device and the HEMT device thereof
KR20130004707A (ko) * 2011-07-04 2013-01-14 삼성전기주식회사 질화물 반도체 소자, 질화물 반도체 소자의 제조방법 및 질화물 반도체 파워소자
JP2013048212A (ja) * 2011-07-28 2013-03-07 Sony Corp 半導体装置および半導体装置の製造方法
JP2013041986A (ja) * 2011-08-16 2013-02-28 Advanced Power Device Research Association ＧａＮ系半導体装置
JP5953706B2 (ja) * 2011-11-02 2016-07-20 富士通株式会社 化合物半導体装置及びその製造方法
US8946776B2 (en) * 2012-06-26 2015-02-03 Freescale Semiconductor, Inc. Semiconductor device with selectively etched surface passivation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101405868A (zh) * 2005-11-29 2009-04-08 香港科技大学 增强型和耗尽型AlGaN/GaN HFET的单片集成
US20080251837A1 (en) * 2007-04-13 2008-10-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
CN102460710A (zh) * 2009-05-14 2012-05-16 特兰斯夫公司 高电压ⅲ族氮化物半导体器件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108389909A (zh) * 2018-01-31 2018-08-10 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示装置及检测离子浓度方法
CN111180505A (zh) * 2018-11-13 2020-05-19 新唐科技股份有限公司 高电子迁移率晶体管元件及其制造方法
CN111180505B (zh) * 2018-11-13 2023-09-01 新唐科技股份有限公司 高电子迁移率晶体管元件及其制造方法
CN113597680A (zh) * 2019-03-14 2021-11-02 克里公司 具有包括掩埋晶粒停止层的顶侧金属化结构的功率半导体装置
CN113597680B (zh) * 2019-03-14 2024-05-24 沃孚半导体公司 具有包括掩埋晶粒停止层的顶侧金属化结构的功率半导体装置

Also Published As

Publication number Publication date
CN104009034B (zh) 2017-03-01
US10325910B2 (en) 2019-06-18
US20150031176A1 (en) 2015-01-29
US20180197856A1 (en) 2018-07-12
US8912573B2 (en) 2014-12-16
US9911734B2 (en) 2018-03-06
US20140239350A1 (en) 2014-08-28
US9418901B2 (en) 2016-08-16
US20160336314A1 (en) 2016-11-17

Similar Documents

Publication Publication Date Title
CN104009034A (zh) 包含hemt和misfet的半导体装置及其形成方法
CN104009074B (zh) 高电子迁移率晶体管及其制造方法
US9748372B2 (en) Semiconductor structure and method of forming the same
CN103579328B (zh) 高电子迁移率晶体管及其制造方法
CN103545360B (zh) 高电子迁移率晶体管及其形成方法
CN103915492A (zh) 高电子迁移率晶体管及其形成方法
US10115813B2 (en) Semiconductor structure and method of forming the same
US9570598B2 (en) Method of forming a semiconductor structure
US10622471B2 (en) Manufacturing method of semiconductor structure
US9018677B2 (en) Semiconductor structure and method of forming the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant