CN111180505A - 高电子迁移率晶体管元件及其制造方法 - Google Patents

高电子迁移率晶体管元件及其制造方法 Download PDF

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Abstract

本发明实施例提供一种高电子迁移率晶体管元件及其制造方法。HEMT元件包括第一通道层、第一阻障层、第二阻障层、第一栅极、第一漏极与第一源极。第一通道层设置于基底上。第一阻障层设置于第一通道层上。第二阻障层设置于第一阻障层上。第二阻障层具有延伸至第一阻障层的第一开口。第一栅极设置于第一开口内的第一阻障层上。第一漏极与第一源极分别设置于第一开口的相对两侧的第二阻障层上。

Description

高电子迁移率晶体管元件及其制造方法
技术领域
本发明是有关于一种晶体管元件及其制造方法，且特别是有关于一种高电子迁移率晶体管元件及其制造方法。
背景技术
高电子迁移率晶体管(high electron mobility transistor，HEMT)是场效应晶体管的一种。HEMT包括两种具有不同能隙的半导体材料，而形成异质结(heterojunction)，且能作为导电通道。由于HEMT具有低阻值、高击穿电压以及快速开关切换频率等优点，故在高功率电子元件的领域中受到广泛的应用。
HEMT可依据通道的常开或常关而分别归类为耗尽型(depletion mode)或增强型(enhancement mode)HEMT。一般而言，制造增强型HEMT的方法包括在主动区内对异质结的阻障层进行蚀刻或掺杂。然而，蚀刻可能破坏阻障层，进而影响下伏的通道层内所形成的二维电子气(two dimensional electron gas，2DEG)。另外，关于进行掺杂，阻障层内的掺质可能因其他高温工艺而向外扩散。因此，目前的增强型HEMT的工艺以及可靠度受到限制。
发明内容
本发明提供一种HEMT元件及其制造方法，可提高增强型HEMT的可靠度。
本发明实施例的HEMT元件包括第一通道层、第一阻障层、第二阻障层、第一栅极、第一漏极与第一源极。第一通道层设置于衬底上。第一阻障层设置于第一通道层上。第二阻障层设置于第一阻障层上。第二阻障层具有延伸至第一阻障层的第一开口。第一栅极设置于第一开口内的第一阻障层上。第一漏极与第一源极分别设置于第一开口的相对两侧的第二阻障层上。
在一些实施例中，第一阻障层与第二阻障层的材料相同或类似结构(如第一阻障层为AlGaN且第二阻障层为AlN，或第一阻障层为AlN而第二阻障层为AlGaN)，且第一阻障层与第二阻障层之间具有介面。
在一些实施例中，HEMT元件具有第一区与第二区。第一通道层、第一阻障层与第二阻障层位于第一区与第二区内。第二阻障层的第一开口位于第一区内。
在一些实施例中，HEMT元件更包括第二栅极、第二漏极与第二源极。第二栅极、第二漏极与第二源极设置于第二阻障层上且位于第二区内。第二栅极位于第二漏极与第二源极之间。
在一些实施例中，第一阻障层与第二阻障层在第一区与第二区之间的介面处不连续。
在一些实施例中，HEMT元件更包括第二通道层、第三阻障层以及第四阻障层。第二通道层设置于第二阻障层上且位于第二区内。第三阻障层设置于第二通道层上且位于第二区内。第四阻障层设置于第三阻障层上且位于第二区内。第四阻障层具有延伸至第三阻障层的第二开口。
在一些实施例中，HEMT元件更包括第二栅极、第二漏极与第二源极。第二栅极设置于第二开口内的第三阻障层上。第二漏极与第二源极分别设置于第二开口的相对两侧的第四阻障层上。
在一些实施例中，HEMT元件更包括重掺杂层。重掺杂层设置于第四阻障层与第二漏极之间，且位于第四阻障层与第二源极之间。
本发明实施例的HEMT元件的制造方法包括：在衬底上形成第一通道层；在第一通道层上形成第一阻障层；在第一阻障层上形成第一遮罩图案；在第一阻障层的被第一遮罩图案暴露出来的部分上形成第二阻障层；移除第一遮罩图案，以暴露出第一阻障层的一部分；在第一阻障层的暴露部分上形成第一栅极；以及在第一栅极的相对两侧的第二阻障层上形成第一漏极与第一源极。
在一些实施例中，HEMT元件具有第一区与第二区。第一通道层、第一阻障层与第二阻障层位于第一区与第二区内，且第一遮罩图案设置于第一区内。
在一些实施例中，HEMT元件的制造方法更包括：在第二区内的第二阻障层上形成第二栅极、第二漏极与第二源极。第二栅极位于第二漏极与第二源极之间。
在一些实施例中，HEMT元件的制造方法更包括：在第二区内的第二阻障层上形成第二通道层；在第二通道层上形成第三阻障层；在第三阻障层上形成第二遮罩图案；在第三阻障层的被第二遮罩图案暴露出来的部分上形成第四阻障层；以及移除第二遮罩图案，以暴露出第三阻障层的一部分。
在一些实施例中，HEMT元件的制造方法更包括：在第三阻障层的暴露部分上形成第二栅极；以及在第二栅极的相对两侧的第四阻障层上形成第二漏极与第二源极。
在一些实施例中，HEMT元件的制造方法更包括：在第四阻障层上形成重掺杂层。重掺杂层位于第四阻障层与第二漏极之间，且位于第四阻障层与第二源极之间。
基于上述，本发明实施例包括在第一阻障层上形成具有暴露出第一阻障层的开口的第二阻障层。如此一来，交迭于上述开口的异质结包括第一阻障层与下伏的第一通道层，而并未包括第二阻障层。第一阻障层的厚度不足以使此异质结在未经施加偏压的情况下产生导电通道，故此异质结可作为增强型(或称为常关型)HEMT的主动区。此外，本发明实施例藉由使用选择性外延的方法来形成具有开口的第二阻障层，且并未对第一阻障层或第二阻障层进行蚀刻。因此，可避免第一阻障层与第二阻障层受到蚀刻的损坏。再者，本发明实施例可避免对第一阻障层与第二阻障层进行掺杂。因此，可避免掺质因其他高温工艺而四处扩散的问题。换言之，可提高HEMT元件的可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是依照本发明的一些实施例的HEMT元件的制造方法的流程图；
图2A至图2I是图1所示的HEMT元件的制造方法中各阶段的结构的剖视示意图；
图3是依照本发明的一些实施例的HEMT元件的制造方法的流程图；
图4A至图4L是图3所示的HEMT元件的制造方法中各阶段的结构的剖视示意图。
附图标号
10、20：HEMT元件
100：衬底
102：缓冲层
104：第一通道层
106：第一阻障层
108：第一遮罩图案
110：第二阻障层
202、214：遮罩图案
204：第二通道层
206：第三阻障层
208：第二遮罩图案
210：第四阻障层
212：重掺杂层
D1：第一漏极
D2、D2a：第二漏极
EG：二维电子气
F、F1：介面
G1：第一栅极
G2、G2a：第二栅极
HG：二维电洞气
HJ1、HJ2、HJ3、HJ4：异质结
P：开口
P1：第一开口
P2：第二开口
R1：第一区
R2：第二区
S1：第一源极
S2、S2a：第二源极
S100、S102、S104、S106、S108、S110、S112、S114、S116、S118、S120、S200、S202、S204、S206、S208、S210、S212、S214、S216、S218、S220：步骤
T1、T2、T2a：晶体管
具体实施方式
图1是依照本发明的一些实施例的HEMT元件10的制造方法的流程图。图2A至图2I是图1所示的HEMT元件10的制造方法中各阶段的结构的剖视示意图。在一些实施例中，HEMT元件10(如图2I所示)的制造方法可包括下列步骤。
请参照图1与图2A，进行步骤S100，提供衬底100。在一些实施例中，衬底100包括半导体衬底或半导体上覆绝缘体(semiconductor on insulator，SOI)衬底。半导体衬底或SOI衬底中的半导体材料可包括元素半导体或化合物半导体。举例而言，元素半导体可包括Si或Ge。化合物半导体可包括SiGe、SiC、SiGeC、III-V族半导体材料或II-VI族半导体材料。III-V族半导体材料可包括GaN、GaP、GaAs、AlN、AlP、AlAs、InN、InP、InAs、GaNP、GaNAs、GaPAs、AlNP、AlNAs、AlPAs、InNP、InNAs、InPAs、GaAlNP、GaAlNAs、GaAlPAs、GaInNP、GaInNAs、GaInPAs、InAlNP、InAlNAs或InAlPAs。II-VI族半导体材料可包括CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe或HgZnSTe。此外，半导体衬底可经掺杂为第一导电型或与第一导电型互补的第二导电型。举例而言，第一导电型可为N型，而第二导电型可为P型。在一些实施例中，衬底100可具有第一区R1以及第二区R2。在后续的步骤中，可在第一区R1内形成第一导电型的增强型(enhancementmode)HEMT，且可在第二区R2内形成第一导电型的耗尽型(depletion mode)HEMT或第二导电型的HEMT。
请参照图1与图2B，选择性地进行步骤S102，在衬底100上形成缓冲层102。缓冲层102可位于第一区R1与第二区R2内。在一些实施例中，缓冲层102可实质上全面地覆盖衬底100的表面。在一些实施例中，缓冲层102的材料可包括III族氮化物或III-V族化合物半导体材料。举例而言，缓冲层102的材料可包括InAlGaN、AlGaN、AlInN、InGaN、AlN、GaN或其组合。缓冲层102的形成方法可包括外延工艺(epitaxial process)。缓冲层102的厚度会影响元件击穿电压，其厚度范围依据元件规格可为800nm至10000nm。藉由设置缓冲层102，可降低由衬底100与后续形成于衬底100上的第一通道层104(请参照图2C)之间的晶格常数差异及/或热膨胀系数差异所造成的应力。
请参照图1与图2C，进行步骤S104，在缓冲层102上形成第一通道层104。第一通道层104位于第一区R1与第二区R2内。在一些实施例中，第一通道层104可实质上全面地覆盖于缓冲层102上。在不形成缓冲层102的实施例中，第一通道层104可直接形成于衬底100上。在一些实施例中，第一通道层104的材料可包括III族氮化物或III-V族化合物半导体材料。举例而言，第一通道层104的材料包括GaN。第一通道层104的形成方法可包括外延工艺。第一通道层104的厚度范围可为800nm至3000nm。
请参照图1与图2D，进行步骤S106，在第一通道层104上形成第一阻障层106。第一阻障层106位于第一区R1与第二区R2内。在一些实施例中，第一阻障层106可实质上全面地覆盖于第一通道层104上。在一些实施例中，第一阻障层106的材料可包括III族氮化物或III-V族化合物半导体材料。举例而言，第一阻障层106的材料包括III族氮化物或III-V族化合物半导体材料，例如是InAlGaN、AlGaN、AlInN、AlN或其组合。在一些实施例中，第一阻障层106的材料为AlxGa1-xN，其中x为0至1。在另一些实施例中，第一阻障层106的材料为InyAlzGa1-y-zN，其中y为0至1且z为0至1。在一些实施例中，第一阻障层106的形成方法包括外延工艺。此外，第一阻障层106的厚度小于10nm，以使第一通道层104的靠近第一阻障层106的区域在此时不形成二维电子气(two dimensional electron gas，2DEG)。换言之，此时并未在第一通道层104内形成导电通道。举例而言，第一阻障层106的厚度范围可为1nm至10nm。
请参照图1与图2E，进行步骤S108，在第一阻障层106上形成第一遮罩图案108。第一遮罩图案108位于第一区R1内。在一些实施例中，形成第一遮罩图案108的方法包括在第一阻障层106上以例如是化学气相沉积工艺的方法形成遮罩层(未绘示)，接着图案化此遮罩层而形成第一遮罩图案108。在一些实施例中，第一遮罩图案108可为硬遮罩图案。举例而言，第一遮罩图案108的材料可包括氧化硅、氮化硅或其组合。此外，在一些实施例中，第一遮罩图案108的厚度范围可为10nm至500nm。
请参照图1与图2F，进行步骤S110，在第一阻障层106的被第一遮罩图案108暴露出来的部分上形成第二阻障层110。第二阻障层110经形成于第一区R1与第二区R2内。在一些实施例中，可藉由外延工艺形成第二阻障层110。在这些实施例中，仅会在第一阻障层110的暴露出的表面外延成长，而不会在第一遮罩图案108的表面外延成长。因此，由外延工艺形成第二阻障层110的方法又可称为选择性外延法(selective epitaxial method)。在一些实施例中，起初形成的第二阻障层110的厚度可能会超过第一遮罩图案108的高度，且可藉由例如是化学机械抛光(chemical mechanical polishing，CMP)或回蚀刻(etching back)的方法薄化第二阻障层110，以使经薄化的第二阻障层110的表面与第一遮罩图案108的顶面实质上共面。在这些实施例中，经薄化的第二阻障层110的厚度与第一遮罩图案108的厚度可实质上相同。
在一些实施例中，第一阻障层106与第二阻障层110可由相同或结构相似的材料构成。尽管如此，由于第一阻障层106与第二阻障层110并非于同一外延工艺中形成，故第一阻障层106与第二阻障层110之间仍会存在介面F。在一些实施例中，第二阻障层110与第一阻障层的总厚度可超过15nm，以使包含第一阻障层106、第二阻障层110与第一通道层104的异质结(hetero junction)HJ1在未经施加偏压的情况下即可形成二维电子气EG。换言之，此异质结HJ1可作为耗尽型(depletion mode)HEMT(亦称为常开型(normally on)HEMT)的主动区，且此耗尽型HEMT属于第一导电型(例如是N型)。举例而言，第二阻障层110的厚度范围为5nm至20nm。在一些实施例中，异质结HJ1不与第一遮罩图案108交迭。另一方面，与第一遮罩图案108交迭的异质结HJ2包含第一阻障层106与第一通道层104，但不包含第二阻障层110。由于第一阻障层106的厚度小于10nm，故异质结HJ2未经施加偏压时不会在其中形成二维电子气。因此，异质结HJ2可作为增强型(enhancement mode)HEMT(亦称为常关型(normally off)HEMT)的主动区，且此增强型HEMT属于第一导电型(例如是N型)。
请参照图1与图2G，进行步骤S112，移除第一遮罩图案108，以暴露出第一阻障层106的一部分。如此一来，第二阻障层110在第一遮罩图案108原本的位置处不连续，或可视为第二阻障层110具有第一开口P1。第一开口P1位于第一区R1内，且第一开口P1沿堆迭方向延伸至第一阻障层106的顶面，而暴露出第一阻障层106的一部分。此外，第一开口P1的位置即为原本第一遮罩图案108的位置。由此可知，异质结HJ1不与第一开口P1交迭，且异质结HJ2与第一开口P1交迭。
请参照图1与图2H，进行步骤S114，在第一阻障层106的暴露部分上形成第一栅极G1。由上可知，第一栅极G1位于第一开口P1中，且位于第一区R1内。在一些实施例中，第一栅极G1填满第一开口P1，并延伸至第二阻障层110的表面上。此外，进行步骤S116，形成第一漏极D1与第一源极S1。第一漏极D1与第一源极S1位于第一区R1内，且第一漏极D1与第一源极S1设置于第一栅极G1的相对两侧的第二阻障层110上。换言之，第一漏极D1与第一源极S1位于第一开口P1的相对两侧。需注意的是，第一漏极D1与第一源极S1的位置可相互对调，本发明并不以图2H所绘示的配置为限。此外，所属领域的技术人员可调换步骤S114与步骤S116的先后顺序，本发明并不以此为限。在一些实施例中，第一栅极G1的材料可包括金属或金属氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其组合)、金属硅化物(例如WSix)或其他可与第一阻障层106形成萧特基接触(schottky contact)的材料。第一漏极D1与第一源极S1的材料可包括金属(例如Al、Ti、Ni、Au或其合金)，或其他可与第二阻障层110形成欧姆接触(ohmic contact)的材料。形成第一栅极G1、第一漏极D1与第一源极S1的方法可包括化学气相沉积法、物理气相沉积法(例如是溅射等)或其组合。在一些实施例中，第一栅极G1、第一漏极D1与第一源极S1的厚度可分别为100nm至3000nm。至此，已在第一区R1内形成晶体管T1。晶体管T1包括第一通道层104、第一阻障层106、第二阻障层110的位于第一区R1内的部分，且包括第一栅极G1、第一漏极D1与第一源极S1。晶体管T1可为增强型HEMT(或称为常关型HEMT)，且可属于第一导电型(例如是N型)。此外，异质结HJ2可作为晶体管T1的主动区。
进行步骤S118，在第二区R2内的第二阻障层110上形成第二栅极G2、第二漏极D2与第二源极S2。第二栅极G2位于第二漏极D2与第二源极S2之间。需注意的是，第二漏极D2与第二源极S2的位置可相互对调，本发明并不以图2H所绘示的配置为限。此外，所属领域中技术人员可调换步骤S114、步骤S116与步骤S118的先后顺序，本发明并不以此为限。在一些实施例中，第二栅极G2的材料可包括金属或金属氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其组合)、金属硅化物(例如WSix)或其他可与第二阻障层110形成萧特基接触的材料。第二漏极D2与第二源极S2的材料可包括金属(例如Al、Ti、Ni、Au或其合金)，或其他可与第二阻障层110形成欧姆接触的材料。形成第二栅极G2、第二漏极D2与第二源极S2的方法可包括化学气相沉积法、物理气相沉积法(例如是溅射等)或其组合。在一些实施例中，第二栅极G2、第二漏极D2与第二源极S2的厚度可分别为100nm至3000nm。至此，已在第二区R2内形成晶体管T2。晶体管T2包括第一通道层104、第一阻障层106、第二阻障层110的位于第二区R2内的部分，且包括第二栅极G2、第二漏极D2与第二源极S2。晶体管T2可为耗尽型(或称为常开型)HEMT，且可属于第一导电型(例如是N型)。此外，异质结HJ1的位于第二区R2内的区段可作为晶体管T2的主动区。
请参照图1与图2I，进行步骤S120，移除第一阻障层106与第二阻障层110的位于第一区R1与第二区R2的交界附近的部分。如此一来，可在包括第一阻障层106与第二阻障层110的堆迭结构中形成暴露出第一通道层104的开口P。藉由形成开口P，位于开口P下方的第一通道层104不再形成二维电子气。因此，可使晶体管T1内的二维电子气EG与晶体管T2内的二维电子气EG彼此不相连通。换言之，可使晶体管T1与晶体管T2彼此电气隔离。
至此，已完成本发明一些实施例的HEMT元件10的制造。HEMT元件10可包括位于第一区R1内的晶体管T1以及位于第二区R2内的晶体管T2。晶体管T1为增强型HEMT，而晶体管T2为耗尽型HEMT。此外，晶体管T1与晶体管T2均属于第一导电型(例如是N型)，且可藉由组合晶体管T1与晶体管T2而形成逻辑闸。举例而言，逻辑闸例如是反相器(inverter)等。
基于上述，本发明实施例包括在第一阻障层上形成具有暴露出第一阻障层的开口的第二阻障层。如此一来，交迭于上述开口的异质结包括第一阻障层与下伏的第一通道层，而并未包括第二阻障层。第一阻障层的厚度不足以使此异质结在未经施加偏压的情况下产生二维电子气(或称导电通道)，故此异质结可作为增强型(或称为常关型)HEMT的主动区。此外，本发明实施例藉由使用选择性外延的方法来形成具有开口的第二阻障层，且并未对第一阻障层或第二阻障层进行蚀刻。因此，可避免第一阻障层与第二阻障层受到蚀刻的损坏。再者，本发明实施例可避免对第一阻障层与第二阻障层进行掺杂。因此，可避免掺质因其他高温工艺而四处扩散的问题。换言之，可提高HEMT元件的可靠度。
图3是依照本发明的一些实施例的HEMT元件20的制造方法的流程图。图4A至图4L是图3所示的HEMT元件20的制造方法中各阶段的结构的剖视示意图。图3与图4A至图4L所示的实施例与图1与图2A至图2I所示的实施例相似，以下仅描述两者的差异处，相同或相似处则不再赘述。此外，相同或相似的元件符号代表相同或相似的构件。
请参照图1、图3与图4A，进行如图1所示的步骤S100至步骤S112。如此一来，可在衬底上依序形成缓冲层102、第一通道层104、第一阻障层106以及第二阻障层110。缓冲层102、第一通道层104、第一阻障层106以及第二阻障层110延伸于第一区R1与第二区R2内。图4A所示的第一区R1位于右侧且第二区R2位于左侧，但本发明并不以此为限。在一些实施例中，如图2A至图2I所示，第一区R1也可位于左侧而第二区R2位于右侧。第二阻障层110可视为具有暴露出第一阻障层106的第一开口P1，且第一开口P1位于第一区R1内。未与第一开口P1交迭的异质结HJ1包括第一阻障层106、第二阻障层110与第一通道层104。由于第一阻障层106与第二阻障层110的总厚度大于15nm，故在未对异质结HJ1施加偏压的情况下即可形成二维电子气EG。另一方面，与第一开口P1交迭的异质结HJ2包括第一阻障层106与第一通道层104，而并未包括第二阻障层110。由于第一阻障层106的厚度不足(例如是小于10nm)，故在未对异质结HJ2施加偏压的情况下不会于异质结HJ2内的第一通道层104中形成二维电子气。因此，异质结HJ2可作为增强型HEMT(例如是图4L所示的晶体管T1)的主动区，且此增强型HEMT可属于第一导电型(例如是N型)。
接下来，将在第二区R2内形成第二导电型(例如是P型)的增强型HEMT。
请参照图3与图4B，进行步骤S200，在第一区R1内的第二阻障层110与第一阻障层106上形成遮罩图案202。在第一区R1内，遮罩图案202可由第二阻障层110的顶面延伸至第一开口P1中，且可填满第一开口P1。此外，遮罩图案202可暴露出第二阻障层110的位于第二区R2内的部分。在一些实施例中，遮罩图案202的材料包括氧化硅、氮化硅或其组合。此外，遮罩图案202的厚度范围可为10nm至500nm。在一些实施例中，可藉由例如是化学气相沉积工艺的方法在第二阻障层110与第一阻障层106上形成实质上全面披覆的遮罩层(未绘示)。接着，图案化此遮罩层以形成遮罩图案202。
请参照图3与图4C，进行步骤S202，在第二区R2内的第二阻障层110上形成第二通道层204。在一些实施例中，可藉由例如是选择性外延的方法在第二阻障层110的暴露部分上形成第二通道层204。换言之，第二通道层204仅会形成由第二阻障层110的暴露部分上外延成长，而不会由遮罩图案202的表面外延成长。在一些实施例中，第二通道层204的材料可包括III族氮化物或III-V族化合物半导体材料。举例而言，第二通道层204的材料包括AlGaN。此外，第二通道层204的厚度范围可为10nm至50nm。
请参照图3与图4D，进行步骤S204，在第二通道层204上形成第三阻障层206。在一些实施例中，可藉由例如是选择性外延的方式在第二区R2内的第二通道层204上形成第三阻障层206。换言之，第三阻障层206仅会形成由第二通道层204的暴露部分上外延成长，而不会由遮罩图案202的表面外延成长。在一实施例中，第三阻障层206的材料包括III族氮化物或III-V族化合物半导体材料。举例而言，第三阻障层206的材料包括InAlGaN、AlGaN、InGaN、InAlN、GaN或InN或其组合，并掺杂有第二导电型掺质(例如Mg)。在一些实施例中，第三阻障层206的掺杂浓度范围为1×1017cm-3至1×1020cm-3。此外，第三阻障层206的厚度可小于20nm，以使第二通道层204的靠近第三阻障层206的区域在此时不形成二维电洞气(twodimensional hole gas，2DHG)。换言之，此时并未于第二通道层204内形成导电通道。举例而言，第三阻障层206的厚度范围可为5nm至20nm。
请参照图3与图4E，进行步骤S206，在第三阻障层206上形成第二遮罩图案208。第二遮罩图案208位于第二区R2内。在一些实施例中，形成第二遮罩图案208的方法包括在第三阻障层206上以例如是化学气相沉积工艺的方法形成遮罩层(未绘示)，接着图案化此遮罩层而形成第二遮罩图案208。在一些实施例中，第二遮罩图案208可为硬遮罩图案。举例而言，第二遮罩图案208的材料可包括氧化硅、氮化硅或其组合。此外，在一些实施例中，第二遮罩图案208的厚度范围可为10nm至500nm。
请参照图3与图4F，进行步骤S208，在第三阻障层206的被第二遮罩图案208暴露出来的部分上形成第四阻障层210。在一些实施例中，可藉由例如是选择性外延的方法在第二区R2内的第三阻障层206上形成第四阻障层210。换言之，第四阻障层210仅会形成由第三阻障层206的暴露部分上外延成长，而不会由遮罩图案202以及第二遮罩图案208的表面外延成长。在一些实施例中，第三阻障层206与第四阻障层210可由相同的材料构成，且可具有实质上相同的掺杂浓度。尽管如此，由于第三阻障层206与第四阻障层210并非于同一外延工艺中形成，故第三阻障层206与第四阻障层210之间仍会存在介面F1。在一些实施例中，第四阻障层210的高度可低于第二遮罩图案208的高度。
在一些实施例中，第四阻障层210与第三阻障层206的总厚度可大于30nm。举例而言，第四阻障层210的厚度范围可为10nm至70nm。如此一来，在第二区R2内不与第二遮罩图案208交迭的异质结HJ3包含第三阻障层206、第四阻障层210与第二通道层204，且在未经施加偏压的情况下即可形成二维电洞气HG。另一方面，在第二区R2内与第二遮罩图案208交迭的异质结HJ4包括第三阻障层206与第二通道层204，而不包括第四阻障层210。由于第三阻障层206的厚度小于20nm，故异质结HJ4在未经施加偏压的情况下并不会在第二通道层204中形成二维电洞气。如此一来，异质结HJ4可作为增强型HEMT(亦称为常关型HEMT)的主动区，且此增强型HEMT属于第二导电型(例如是P型)。
请参照图3与图4G，进行步骤S210，在第四阻障层210上形成重掺杂层212。在一些实施例中，可藉由选择性外延的方法在第二区R2内的第四阻障层210上形成重掺杂层212。换言之，重掺杂层212仅会形成由第四阻障层210的暴露部分上外延成长，而不会由遮罩图案202以及第二遮罩图案208的表面外延成长。在一些实施例中，重掺杂层212的顶面可实质上齐平于第二遮罩图案208的顶面。重掺杂层212的材料及掺质可与第三阻障层206及第四阻障层210的材料及掺质相同，惟重掺杂层212的掺质(第二导电型，例如是P型)浓度高于第三阻障层206与第四阻障层210的掺质浓度。在一些实施例中，重掺杂层212的掺质浓度可为第三阻障层206与第四阻障层210的掺质浓度的1倍至100倍。藉由设置重掺杂层212，可降低第四阻障层210与后续形成于其上的电极(例如是图4K所示的第二漏极D2与第二源极S2)之间的接触电阻。
请参照图3与图4H，进行步骤S212，移除遮罩图案202与第二遮罩图案208。如此一来，暴露出第二阻障层110与第一阻障层106位于第一区R1内的一部分，且暴露出第二区R2中第三阻障层206的一部分。第四阻障层210在第二遮罩图案208原本的位置处不连续，或可视为第四阻障层210在该处具有第二开口P2。换言之，第二开口P2位于第二区R2内，且第二开口P2沿堆迭方向延伸至第三阻障层206的顶面，而暴露出第三阻障层206的一部分。此外，第二开口P2的位置即为原本第二遮罩图案208的位置。由此可知，异质结HJ3不与第二开口P2交迭，且异质结HJ4与第二开口P2交迭。
请参照图3与图4I，进行步骤S214，形成第一漏极D1与第一源极S1。第一漏极D1与第一源极S1位于第一区R1内，且第一漏极D1与第一源极S1设置于第一开口P1的相对两侧的第二阻障层110上。此外，第一漏极D1与第一源极S1包括能与第二阻障层110形成欧姆接触的导体材料。
请参照图3与图4J，进行步骤S216，形成遮罩图案214。遮罩图案214覆盖第一区R1，而未延伸至第二区R2。在一些实施例中，遮罩图案214覆盖第一漏极D1与第一源极S1，且可填满第一开口P1。在一些实施例中，遮罩图案214的材料包括氧化硅、氮化硅或其组合。此外，遮罩图案214的覆盖区域定义出第一区R1中晶体管T1的区域。在一些实施例中，可藉由例如是化学气相沉积工艺的方法在图4I所示的结构上形成实质上全面披覆的遮罩层(未绘示)。接着，图案化此遮罩层以形成遮罩图案214。
请参照图3与图4K，进行步骤S218，形成第二栅极G2a、第二漏极D2a以及第二源极S2a。第二栅极G2a可设置于第二开口P2中，而电连接于第三阻障层206。第二漏极D2a与第二源极S2a设置于第二开口P2的相对两侧的第四阻障层210上，且分别电连接于第四阻障层210。需注意的是，第二漏极D2a与第二源极S2a的位置可相互对调，本发明并不以图4K所绘示的配置为限。此外，所属领域中技术人员可依据工艺需求调整第二栅极G2a、第二漏极D2a以及第二源极S2a的形成顺序，本发明并不以此为限。在一些实施例中，第二栅极G2a的材料可包括金属或金属氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其组合)、金属硅化物(例如WSix)或其他可与第三阻障层206形成萧特基接触的材料。第二漏极D2a与第二源极S2a的材料可包括金属(例如Al、Ti、Ni、Au或其合金)，或其他可与第四阻障层210形成欧姆接触的材料。形成第二栅极G2a、第二漏极D2a与第二源极S2a的方法可包括化学气相沉积法、物理气相沉积法(例如是溅射等)或其组合。在一些实施例中，第二栅极G2a、第二漏极D2a与第二源极S2a的厚度可分别为100nm至3000nm。
至此，已在第二区R2内形成晶体管T2a。晶体管T2a包括第二通道层204、第三阻障层206、第四阻障层210，且包括第二栅极G2a、第二漏极D2a与第二源极S2a。此外，异质结HJ4可作为晶体管T2a的主动区。未对异质结HJ4施加偏压时不会产生二维电洞气，而在对异质结HJ4施予适当偏压的情况下方形成二维电洞气(亦即导电通道)。由此可知，晶体管T2a可为增强型(或称为常开型)HEMT，且可属于第二导电型(例如是P型)。
请参照图3与图4L，进行步骤S220，移除遮罩图案214，且形成第一栅极G1。第一栅极G1形成于第一开口P1内，且电连接于第一阻障层106。在一些实施例中，第一栅极G1填满第一开口P1，并延伸至第二阻障层110的表面上。第一栅极G1的材料可包括能与第一阻障层形成萧特基接触的材料。至此，已在第一区R1内形成晶体管T1。晶体管T1包括第一通道层104、第一阻障层106、第二阻障层110的位于第一区R1内的部分，且包括第一栅极G1、第一漏极D1与第一源极S1。异质结HJ2可作为晶体管T1的主动区。
未对异质结HJ2施加偏压时不会产生二维电子气，而在对异质结HJ2施予适当偏压的情况下方形成二维电子气(亦即导电通道)。晶体管T1可为增强型(或称为常关型)HEMT，且可属于第一导电型(例如是N型)。
至此，已完成本发明一些实施例的HEMT元件20的制造。HEMT元件20可包括位于第一区R1内的晶体管T1以及位于第二区R2内的晶体管T2。晶体管T1与晶体管T2均为增强型HEMT，而晶体管T1属于第一导电型(例如是N型)且晶体管T2属于第二导电型(例如是P型)。可藉由组合晶体管T1与晶体管T2而形成逻辑闸，例如是反相器等。此外，相似于晶体管T1的制造方法，晶体管T2的制造方法亦可避免对第三阻障层206与第四阻障层210进行蚀刻或掺杂。因此，亦可提高晶体管T2的可靠度。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视前附的权利要求所界定者为准。

Claims (14)

1.一种高电子迁移率晶体管元件，其特征在于，包括：
第一通道层，设置于衬底上；
第一阻障层，设置于所述第一通道层上；
第二阻障层，设置于所述第一阻障层上，其中所述第二阻障层具有延伸至所述第一阻障层的第一开口；
第一栅极，设置于所述第一开口内的所述第一阻障层上；以及
第一漏极与第一源极，分别设置于所述第一开口的相对两侧的所述第二阻障层上。
2.如权利要求1所述的高电子迁移率晶体管元件，其特征在于，所述第一阻障层与所述第二阻障层的材料相同且所述第一阻障层与所述第二阻障层之间具有介面。
3.如权利要求1所述的高电子迁移率晶体管元件，其特征在于，所述高电子迁移率晶体管元件具有第一区与第二区，所述第一通道层、所述第一阻障层与所述第二阻障层位于所述第一区与所述第二区内，所述第二阻障层的所述第一开口位于所述第一区内。
4.如权利要求3所述的高电子迁移率晶体管元件，其特征在于，更包括：
第二栅极、第二漏极与第二源极，设置于所述第二阻障层上且位于所述第二区内，其中所述第二栅极位于所述第二漏极与所述第二源极之间。
5.如权利要求3所述的高电子迁移率晶体管元件，其特征在于，所述第一阻障层与所述第二阻障层在所述第一区与所述第二区之间的介面处不连续。
6.如权利要求3所述的高电子迁移率晶体管元件，其特征在于，更包括：
第二通道层，设置于所述第二阻障层上且位于所述第二区内；
第三阻障层，设置于所述第二通道层上且位于所述第二区内；以及
第四阻障层，设置于所述第三阻障层上且位于所述第二区内，其中所述第四阻障层具有延伸至所述第三阻障层的第二开口。
7.如权利要求6所述的高电子迁移率晶体管元件，其特征在于，更包括：
第二栅极，设置于所述第二开口内的所述第三阻障层上；以及
第二漏极与第二源极，分别设置于所述第二开口的相对两侧的所述第四阻障层上。
8.如权利要求7所述的高电子迁移率晶体管元件，其特征在于，更包括重掺杂层，设置于所述第四阻障层与所述第二漏极之间，且位于所述第四阻障层与所述第二源极之间。
9.一种高电子迁移率晶体管元件的制造方法，其特征在于，包括：
在衬底上形成第一通道层；
在所述第一通道层上形成第一阻障层；
在所述第一阻障层上形成第一遮罩图案；
在所述第一阻障层的被所述第一遮罩图案暴露出来的部分上形成第二阻障层；
移除所述第一遮罩图案，以暴露出所述第一阻障层的一部分；
在所述第一阻障层的暴露部分上形成第一栅极；以及
在所述第一栅极的相对两侧的所述第二阻障层上形成第一漏极与第一源极。
10.如权利要求9所述的高电子迁移率晶体管元件的制造方法，其特征在于，所述高电子迁移率晶体管元件具有第一区与第二区，所述第一通道层、所述第一阻障层与所述第二阻障层位于所述第一区与所述第二区内，且所述第一遮罩图案设置于所述第一区内。
11.如权利要求10所述的高电子迁移率晶体管元件的制造方法，其特征在于，更包括：
在所述第二区内的所述第二阻障层上形成第二栅极、第二漏极与第二源极，其中所述第二栅极位于所述第二漏极与所述第二源极之间。
12.如权利要求10所述的高电子迁移率晶体管元件的制造方法，其特征在于，更包括：
在所述第二区内的所述第二阻障层上形成第二通道层；
在所述第二通道层上形成第三阻障层；
在所述第三阻障层上形成第二遮罩图案；
在所述第三阻障层的被所述第二遮罩图案暴露出来的部分上形成第四阻障层；以及
移除所述第二遮罩图案，以暴露出所述第三阻障层的一部分。
13.如权利要求12所述的高电子迁移率晶体管元件的制造方法，其特征在于，更包括：
在所述第三阻障层的暴露部分上形成第二栅极；以及
在所述第二栅极的相对两侧的所述第四阻障层上形成第二漏极与第二源极。
14.如权利要求13所述的高电子迁移率晶体管元件的制造方法，其特征在于，更包括在所述第四阻障层上形成重掺杂层，其中所述重掺杂层位于所述第四阻障层与所述第二漏极之间，且位于所述第四阻障层与所述第二源极之间。
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