WO2008054012A1 - Ruban adhésif et dispositif à semi-conducteur l'utilisant - Google Patents

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solder
chip
resin
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Satoru Katsurayama
Tomoe Yamashiro
Takashi Hirano
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Sumitomo Bakelite Co., Ltd.
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/25—Web or sheet containing structurally defined element or component and including a second component containing structurally defined particles
    • Y10T428/256—Heavy metal or aluminum or compound thereof

Definitions

  • the present invention relates to an adhesive tape and a semiconductor device using the same. More specifically, the present invention relates to an adhesive tape used for electrical connection between semiconductor chips and a semiconductor using the same in a chip-on-chip type semiconductor device that can meet the demand for higher density of semiconductor integrated circuits. Relates to the device.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 61-2678873
  • Patent Document 2 Japanese Patent Application Laid-Open No. 61-2678873
  • Patent Document 2 describes an adhesive tape containing solder particles.
  • the adhesive tape is interposed between members and thermocompression bonded so that solder particles are interposed between the electrical connection portions of both members and the other portion is filled with a resin component.
  • Patent No. 3 7 6 9 6 8 8 Patent Document 2
  • the conductive particles and the melting point of the conductive particles are hard. Describes a method for connecting terminals using a conductive adhesive containing a resin component that is not completely formed.
  • chip-on-chip SIP also referred to as “chip-on-chip semiconductor device” in this specification
  • chip-on-chip semiconductor device Development of an adhesive tape that can perform electrical connection and sealing between semiconductor chips at once is desired.
  • semiconductor devices that can meet the demand for higher density of semiconductor integrated circuits.
  • the present inventors have mixed a film-forming resin component and a curable resin component with a specific composition, and further blended a curing agent having flux activity.
  • the present invention provides the following adhesive tape, semiconductor device, and the like.
  • a chip comprising a first semiconductor chip and a second semiconductor chip, wherein the circuit surface of the first semiconductor chip and the circuit surface of the second semiconductor chip are arranged to face each other.
  • an adhesive tape for electrically connecting the first semiconductor chip and the second semiconductor chip,
  • the film-forming resin is at least one selected from the group consisting of (meth) acrylic resins, phenoxy resins, and polyimide resins. [1] or
  • the flux-curing curing agent is at least one selected from the group consisting of an aliphatic dicarboxylic acid and a compound having a carboxyl group and a phenolic hydroxyl group.
  • the adhesive tape of any one of.
  • Solder wetting spread rate (%) [ ⁇ (solder pole diameter) one (solder thickness after wetting spread) ⁇ / (solder ball diameter)] X 1 00 (I)
  • An adhesive tape with a solder wetting spread rate of 40% or more is an adhesive tape with a solder wetting spread rate of 40% or more.
  • a chip-on-chip type semiconductor device in which a semiconductor chip and a semiconductor chip are electrically connected using the adhesive tape according to any one of [1] to [13].
  • the adhesive tape of the present invention can collectively perform electrical connection and sealing between semiconductor chips in a chip-on-chip type semiconductor device.
  • the adhesive tape of the present invention can remove solder component oxide films such as solder bumps or solder powder by using a flux-active curing agent, and improve the wettability of the solder component. It is possible to ensure the reliability of electrical connection between them.
  • the curing agent having the flux activity functions as a curing agent when the adhesive tape is cured, there is no need for flux cleaning, and since the flux component does not exist in the resin component in a free state, ion migration resistance There is also an advantage that the property is good.
  • the melt viscosity of the adhesive tape by adjusting the melt viscosity of the adhesive tape to a predetermined range, it is possible to minimize the bleeding of the resin component that occurs when the adhesive tape is melted.
  • the separation distance between the semiconductor chips can be reduced, and provided on the upper semiconductor chip side surface and the lower semiconductor chip. Further, the shortest separation distance from the external electrode can be reduced.
  • the total thickness of the entire component to be packaged as a semiconductor device can be reduced, and the entire component to be packaged can be reduced in weight.
  • the adhesive tape of the present invention the integration density of semiconductor chips that can be mounted in one package can be increased, and the entire component to be packaged can be reduced in size.
  • the shortest separation distance between the internal electrodes provided on the semiconductor chip surface can be reduced. ⁇ Because it can, the amount of information that can be stored in one package can be increased. Since the semiconductor device of the present invention can increase the integration density of semiconductor chips that can be mounted in one package, it can meet the demand for higher functionality and miniaturization of electronic devices.
  • FIG. 1 is a process explanatory diagram relating to a method of using an adhesive tape according to an embodiment of the present invention.
  • FIG. 2 is a process explanatory diagram regarding the method of using the adhesive tape according to one embodiment of the present invention.
  • FIG. 3 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 4 is a schematic top view and schematic cross-sectional view of a semiconductor electronic component used in the semiconductor device according to one embodiment of the present invention.
  • FIG. 5 is a schematic cross-sectional view of a multistage stacked semiconductor device according to an embodiment of the present invention.
  • FIG. 6 is a schematic cross-sectional view of a multistage stacked semiconductor electronic component used in a multistage stacked semiconductor device according to an embodiment of the present invention.
  • FIG. 7 is a process explanatory diagram of a method for manufacturing a semiconductor electronic component used in a semiconductor device according to an embodiment of the present invention.
  • FIG. 8 is a process explanatory diagram of a method for manufacturing a semiconductor electronic component used in a semiconductor device according to an embodiment of the present invention.
  • the symbols in the figure mean the following.
  • the adhesive tape of the present invention is an adhesive tape for electrically connecting a semiconductor chip and a semiconductor chip in a chip-on-chip type semiconductor device,
  • the adhesive tape of the present invention includes, for example, a first semiconductor chip and a second semiconductor chip, and the circuit surface of the first semiconductor chip and the circuit surface of the second semiconductor chip are opposed to each other.
  • a chip-on-chip type semiconductor electronic component that is provided, it is used to electrically connect the first semiconductor chip and the second semiconductor chip.
  • the thickness of the second semiconductor chip is used to electrically connect the second semiconductor chip and the third semiconductor chip through through holes provided in the direction.
  • the adhesive tape of the present invention includes a film-forming resin, a curable resin, and a curing agent having a flux activity in a predetermined compounding ratio, so that in a chip-on-chip type semiconductor device, electrical connection and sealing between semiconductor chips. It has the advantage that it can be stopped all at once.
  • the adhesive tape of the present invention can remove the solder component oxide film such as solder bumps or solder powder by using a fluxing hardener, and improve the wettability of the solder component.
  • the electrical connection reliability between them can be improved.
  • the curing agent having the flux activity functions as a curing agent when the adhesive tape is cured and is taken into the resin, so there is no need for flux cleaning, and flux residues that cause ion migration are contained in the resin. There is also an advantage that it does not remain in a free state.
  • the adhesive tape of the present invention is divided into the following two embodiments depending on the connection method between semiconductor chips to be bonded using the adhesive tape of the present invention.
  • the adhesive tape of the first embodiment relates to an adhesive tape that is preferably used when the first semiconductor chip and the second semiconductor chip are electrically connected by a flip chip method.
  • the adhesive tape of the second embodiment is obtained by melting the solder powder mixed in the adhesive tape and aggregating the first semiconductor chip and the second semiconductor chip in a self-aligning manner.
  • the present invention relates to an adhesive tape suitably used for electrically connecting the two.
  • the adhesive tape of the first embodiment of the present invention contains (A) a film-forming resin, (B) a curable resin, and (C) a curing agent having flux activity at a predetermined blending ratio.
  • the adhesive tape according to the first embodiment of the present invention is a chip-on-chip type semiconductor device in which a semiconductor chip and a semiconductor chip are mounted face down, when electrical connection between semiconductor chips is performed by a flip chip method. Particularly preferably used.
  • the adhesive tape of this embodiment removes the oxide film of the solder component constituting the solder bump formed on the facing surface side of at least one semiconductor chip by being interposed between the facing semiconductor chips and thermally melted.
  • the film-forming resin used in the present invention is not particularly limited as long as it is soluble in an organic solvent and has a film-forming property alone.
  • As the film-forming resin either a thermoplastic resin or a thermosetting resin can be used, and these can be used in combination.
  • film-forming resins include (meth) acrylic resins, phenoxy resins, polyester resins, polyurethane resins, polyimide resins, siloxane-modified polyimide resins, polybutadiene, polypropylene, styrene-butadiene styrene copolymer, styrene 1 ethylene-butylene 1 styrene copolymer, polyacetal resin, polybutyl butyral resin, polyvinyl acetal resin, butyl rubber, chloroprene rubber, polyamide resin, acrylonitrile 1 butadiene copolymer, acrylonitrile 1 butadiene 1 acrylic acid copolymer Coalescence, acrylonitrile— Examples thereof include butadiene monostyrene copolymer, poly (butyl acetate), and nylon. These may be used alone or in combination of two or more. Among them, (meth) at least one selected from the group consisting of acrylic resins,
  • (meth) acrylic resin means a polymer of (meth) acrylic acid and its derivatives, or a copolymer of (meth) acrylic acid and its derivatives and other monomers. To do.
  • (meth) acrylic acid etc. it means acrylic acid or methacrylic acid.
  • (meth) acrylic resins include polyacrylic acid, polymethacrylic acid, poly (methyl acrylate), poly (ethyl acrylate), poly (butyl acrylate), poly (acrylic acid ester) such as poly (2-ethyl hexyl), and poly (methacrylate).
  • Polymethacrylates such as methyl acrylate, polyethyl methacrylate, polybutyl butyl methacrylate, polyacrylonitrile, polymethacrylonitrile, polyacrylamide, butyl acrylate-ethyl acrylate-acrylonitrile copolymer, acrylonitrile-butadiene copolymer Copolymer, Acrylonitrile-butadiene-acrylic acid copolymer, Acrylonitrile-butadiene-styrene copolymer, Acrylonitrile nitrile styrene copolymer, Methyl methacrylate-styrene copolymer, Metal Methyl acrylate acrylonitrile copolymer, Methyl methacrylate / ⁇ -Methyl styrene copolymer, Butyl acrylate / Ethyl acrylonitrile / 2-Hydroxychetyl methacrylate
  • the adhesion to the adherend and the compatibility with other resin components can be improved.
  • the amount of the monomer having the functional group used is not particularly limited, but is 0.1 to 50 mo 1% with respect to the total weight of the (meth) acrylic resin. It is preferably 0.5 to 45 mo 1%, more preferably 1 to 40 mo 1%. If the blending amount is less than the lower limit, the effect of improving the adhesion may be reduced, and if it exceeds the upper limit, the adhesive strength is too strong and the effect of improving the workability may be reduced.
  • the weight average molecular weight of the (meth) acrylic resin is not particularly limited, but is preferably 100,000 or more, more preferably 150,000 to 1,000,000, and further preferably 250,000 to 90,000. When the weight average molecular weight is within the above range, it is possible to improve the film forming property.
  • a phenoxy resin When a phenoxy resin is used as the film-forming resin, its number average molecular weight is preferably 5000 to 15,000, more preferably 6000 to 14 000, and further preferably 8000 to 12000.
  • the fluidity of the adhesive tape before curing can be suppressed, and the interlayer thickness of the adhesive tape can be made uniform.
  • the skeleton of the phenoxy resin include, but are not limited to, bisphenol A type, bisphenol F type, and biphenyl skeleton type. Among these, a phenoxy resin having a saturated water absorption rate of 1% or less is preferable because it can suppress the occurrence of foaming or peeling at a high temperature during bonding or solder mounting.
  • the saturated water absorption rate was determined by processing a phenoxy resin into a film with a thickness of 25 ⁇ m, drying it in an atmosphere of 100 ° C for 1 hour (absolutely dry condition), and then drying the film in an atmosphere of 90 ° RH It is allowed to stand in a constant temperature and high humidity layer, and the weight change is measured every 24 hours.
  • the weight at the time when the weight change is saturated can be calculated by the following formula.
  • the polyimide resin used in the present invention is not particularly limited as long as it is a resin having an imide bond in a repeating unit.
  • reacting diamine with acid dianhydride to obtain Examples thereof include those obtained by heating and dehydrating and ring-closing the resulting polyamic acid.
  • Diamines are aromatic diamines such as 3, 3, dimethyl-1, 4, 4, diaminodiphenyl, 4, 6 dimethyl-m phenylene diamine, 2, 5 dimethyl p phenylene diamine, and siloxane diamine. 1,3 bis (3-aminopropyl) 1,1,3,3-tetramethyldisiloxane, etc., may be used alone or in admixture of two or more.
  • Examples of the acid dianhydride include 3, 3, 4, 4, monobiphenyltetracarboxylic acid, pyromellitic dianhydride, 4, 4, oxydiphthalic dianhydride, etc. You may mix and use seeds or more.
  • Polyimide resins can be used either soluble or insoluble in solvents, but they are easy to varnish when mixed with other components and are excellent in handling.
  • a siloxane-modified polyimide resin is preferably used because it can be dissolved in various organic solvents.
  • film-forming resin commercially available products may be used, and various plasticizers, stabilizers, inorganic fillers, antistatic agents, pigments and other additives may be blended as long as the effects of the present invention are not impaired. Good.
  • the blending amount of the film-forming resin is 10 to 50% by weight, preferably 15 to 40%, based on the total amount of the constituent components of the adhesive tape. % By weight, more preferably 20 to 35% by weight. Within this range, the fluidity of the resin component before melting the adhesive tape can be suppressed, and handling of the adhesive tape becomes easy.
  • the curable resin used in the present invention is not particularly limited as long as it can be used as an adhesive component for semiconductors.
  • the curable resin include epoxy resin, oxetane resin, phenol resin, (meth) acrylate resin, unsaturated polyester resin, diallyl phthalate resin, and maleimide resin.
  • epoxy resins having excellent curability and storage stability, heat resistance of cured products, moisture resistance, and chemical resistance are preferably used.
  • Epoxy resin consists of a solid epoxy resin at room temperature and a liquid epoxy resin at room temperature. Any of these may be used. Further, an epoxy resin that is solid at room temperature and an epoxy resin that is liquid at room temperature may be used in combination. As a result, the degree of freedom in designing the melting behavior of the resin can be further increased.
  • the epoxy resin that is solid at room temperature is not particularly limited, but bisphenol-A epoxy resin, bisphenol S epoxy resin, phenol nopolac epoxy resin, cresol nopolac epoxy resin, glycidylamine type Examples include epoxy resins, glycidyl ester type epoxy resins, trifunctional epoxy resins, and tetrafunctional epoxy resins. More specifically, solid trifunctional epoxy resin, cresol nopolac type epoxy resin, etc. are preferably used. These may be used alone or in combination of two or more.
  • the softening point of the epoxy resin solid at room temperature is preferably 40 to 120 ° C, more preferably 50 to 110 ° C, and still more preferably 60 to 100 ° C. It is. Within this range, tackiness of the adhesive tape can be suppressed, and handling of the adhesive tape becomes easy.
  • the epoxy resin that is liquid at room temperature is not particularly limited, and examples thereof include bisphenol A-type epoxy resin and bisphenol F-type epoxy resin. Bisphenol A type epoxy resin and bisphenol F type epoxy resin may be used in combination.
  • the epoxy equivalent of the epoxy resin that is liquid at room temperature is preferably 150 to 300, more preferably 160 to 25, and even more preferably 170 to 220. . If the epoxy equivalent is lower than this range, the shrinkage of the cured product tends to increase, and the semiconductor chip bonded using the adhesive tape of the present invention may be warped. If the epoxy equivalent is higher than this range, the reactivity with a film-forming resin, particularly a polyimide resin, may be lowered.
  • curable resins such as epoxy resins may be used, and various plasticizers, stabilizers, inorganic fillers, antistatic agents, pigments and other additives are blended within the range that does not impair the effects of the present invention. It may be.
  • the blending amount of the curable resin is 30 to 80% by weight, preferably 35 to 75% by weight, based on the total amount of the constituent components of the adhesive tape. More preferably, it is 40 to 70% by weight. Within this range, electrical connection strength and mechanical adhesion strength between semiconductor chips can be ensured.
  • the curing agent having flux activity shows the action of reducing the oxide film on the surface of the solder bump provided on the semiconductor chip to such an extent that it can be electrically bonded to the conductor member, and is bonded to the resin.
  • a compound having a functional group is meant.
  • the adhesive tape of the present invention uses the curing agent having the flux activity as described above, there is no need to perform flux cleaning, and there is an advantage that the occurrence of ion migration due to the flux component residue can be suppressed. is there.
  • the curing agent having flux activity used in the present invention preferably has at least one carboxyl group.
  • the functional group that binds to the resin contained in the curing agent having flux activity used in the present invention can be appropriately selected depending on the type of (B) curable resin used.
  • the curing agent having flux activity preferably includes a carboxyl group and a group that reacts with the epoxy group. Examples of the group that reacts with the epoxy group include a carboxyl group, a hydroxyl group, and an amino group.
  • the curing agent having flux activity used in the present invention is preferably at least one selected from the group consisting of aliphatic dicarboxylic acids and compounds having a carboxyl group and a phenolic hydroxyl group. .
  • the aliphatic dicarboxylic acid used in the present invention is not particularly limited as long as it is a compound in which two powerful loxyl groups are bonded to an aliphatic hydrocarbon.
  • the aliphatic hydrocarbon group may be saturated or unsaturated acyclic, and may be saturated or unsaturated cyclic. Fat When the aliphatic hydrocarbon group is acyclic, it may be linear or branched.
  • Examples of the aliphatic dicarboxylic acid include compounds represented by the following formula (1).
  • n is an integer of 1 to 20 and is preferably an integer of 3 to 10. Within this range, the flux activity, the outgas during bonding, the elastic modulus after curing of the adhesive tape and the balance of the glass transition temperature are good. In particular, by setting n to 3 or more, an increase in the elastic modulus after curing of the adhesive tape can be suppressed, and the adhesiveness to the adherend can be improved. Further, by setting n to 10 or less, it is possible to suppress a decrease in elastic modulus and further improve connection reliability.
  • Specific examples of the compound represented by the above formula (1) include glutaric acid, adipic acid, pimelic acid, suberic acid, azelaic acid, sebacic acid, undecanedioic acid, dodecanedioic acid, tridecanedioic acid, tetradecanedioic acid, pentadecane Examples include diacid, octadecanedioic acid, nonadecanedioic acid, and eicosanedioic acid. Of these, adipic acid, suberic acid, sebacic acid, and dodencandioic acid are preferable, and sebacic acid is particularly preferable.
  • Examples of compounds having a carboxyl group and a phenolic hydroxyl group include salicylic acid, 2,3-dihydroxybenzoic acid, 2,4-dihydroxybenzoic acid, gentisic acid (2,5-dihydroxybenzoic acid), 2,6-dihi Benzoic acid derivatives such as droxybenzoic acid, 3, 4 dihydroxybenzoic acid, gallic acid (3,4,5-trihydroxybenzoic acid); 1,4-dihydroxy 2-naphthoic acid, 3,5-dihi Examples include droxy 2-naphthoic acid derivatives such as naphthoic acid; phenolphthaline; diphenolic acid and the like. Of these, phenolphthaline, gentisic acid, 2,4-dihydroxybenzoic acid, and 2,6-dihydroxybenzoic acid are preferable, and phenolphthalin, gentisic acid, or a combination thereof is particularly preferable.
  • curing agent which has a flux activity may be used by 1 type, and may use 2 or more types together.
  • the flux activity The amount of the curing agent having a content of 1 to 20% by weight, preferably 3 to 18% by weight, more preferably 5 to 15% by weight, based on the total amount of the constituent components of the adhesive tape. The Within this range, the oxide film on the surface of the solder bumps can be reduced enough to be electrically bonded, and when the resin component is cured, it is efficiently added to the resin and the elastic modulus of the resin. Or Tg can be increased. In addition, it is possible to suppress the occurrence of ion migration due to the curing agent having unreacted flux activity.
  • the adhesive tape of this embodiment may contain components other than those described above as long as the effects of the present invention are not impaired.
  • the adhesive tape of this embodiment may further contain a curing agent other than the component (C).
  • the curing agent include phenols, amines, thiols and the like. These may be appropriately selected according to the type of (B) curable resin used.
  • the curing agent may be a good reactivity with an epoxy resin, a low dimensional change upon curing, and appropriate physical properties after curing (for example, heat resistance Phenolic compounds are preferably used from the viewpoint of obtaining moisture resistance and the like.
  • the phenols used in the present invention are not particularly limited, but are preferably bifunctional or more because they have excellent physical properties after curing of the adhesive tape.
  • phenol nopolacs and cresol novolacs are preferably used because of their good melt viscosity and reactivity with epoxy resins and excellent physical properties after curing.
  • curing agent which has flux activity is preferably relative to the total amount of the constituent components of the adhesive tape in terms of surely curing the curable resin. 5% by weight or more, more preferably 10% by weight or more. Residues of epoxy resin and unreacted phenol novolak can cause ion migration. Therefore, in order not to remain as a residue, the content is preferably 30% by weight or less, more preferably 25% by weight or less.
  • the blending amount of the phenol nopolac resin may be defined by an equivalent ratio with respect to the epoxy resin.
  • the equivalent ratio of phenol nopolac resin to epoxy resin is 0.5 to 1.2, preferably 0.6 to 1.1, and more preferably 0.7 to 0.98.
  • the equivalent ratio of phenol nopolac resin to epoxy resin is 0.5 or more, heat resistance and moisture resistance after curing can be ensured.
  • the equivalent ratio to 1.2 or less the amount of the epoxy resin after curing and the unreacted residual phenol nopolak resin can be reduced, and the ion migration resistance is improved. .
  • These curing agents may be used alone or in combination of two or more.
  • the adhesive tape of this embodiment may further contain a hardening accelerator.
  • the curing accelerator can be appropriately selected according to the type of the curable resin.
  • an imidazole compound having a melting point of 1550 ° C. or higher can be used as the curing accelerator. If the melting point of the curing accelerator used is 150 ° C or higher, the solder components constituting the solder bumps must move to the surface of the internal electrode provided on the semiconductor chip before the adhesive tape is completely cured. It is possible to improve the electrical connection between the internal electrodes.
  • Examples of the imidazole compound having a melting point of 150 ° C. or higher include 2-phenylhydroxyimidazole, 2-phenylenoyl 4-methylhydroxyimidazole, and the like.
  • the blending amount of the curing accelerator may be appropriately selected.
  • an imidazole compound when used as the curing accelerator, it is preferably 0.05 with respect to the total amount of the constituent components of the adhesive tape. ⁇ 10% by weight, more preferably 0.1 to 5% by weight.
  • the compounding amount of the imidazole compound By setting the compounding amount of the imidazole compound to 0.05% by weight or more, the function as a curing accelerator can be more effectively exhibited and the curability of the adhesive tape can be improved.
  • the amount of imidazole by setting the amount of imidazole to 10% by weight or less, the melt viscosity of the resin at the melting temperature of the solder component constituting the solder bump is increased. A good solder joint structure can be obtained.
  • the storage stability of the adhesive tape can be further improved.
  • the adhesive tape of this embodiment may further contain a silane coupling agent.
  • the silane coupling agent for example, an epoxy silane coupling agent, an aromatic-containing aminosilane coupling agent and the like can be used. These may be used alone or in combination of two or more.
  • the blending amount of the silane coupling agent may be selected as appropriate, but is preferably from 0.1 to 10% by weight, more preferably from 0.05 to 10% by weight based on the total amount of the constituent components of the adhesive tape. -5% by weight, more preferably 0.1-2% by weight.
  • the adhesive tape of this embodiment may contain various additives as appropriate in order to improve various properties such as resin compatibility, stability, and workability. Next, the manufacturing method of the adhesive tape of the first embodiment will be described.
  • the adhesive tape of the first embodiment is obtained by mixing (A) a film-forming resin, (B) a curable resin, (C) a curing agent having flux activity, and, if necessary, other components in a solvent.
  • the obtained varnish can be applied to a base material that has been subjected to a release treatment such as a polyester sheet, and dried at a predetermined temperature to an extent that does not substantially contain a solvent.
  • the solvent used here is not particularly limited as long as it is inert to the components used, but acetone, methyl ethyl ketone, methyl isobutyl ketone, DIBK (disobutyl ketone), hexanone, DAA ( Ketones such as diacetone alcohol), aromatic hydrocarbons such as benzene, xylene, toluene, methyl alcohol, ethyl alcohol, isopropyl alcohol, alcohols such as n-ptylanol alcohol, Cellosoleb series such as ethinorecerosolve, ptylcetosolve sorb, methylcetosolve sorbacetate, cetylcetosolve solvate, NM P (N-methyl-2-pyrrolidone), THF (tetrahydrofuran), DM F (dimethylformamide) , DBE (dibasic acid ester), EEP (3-ethoxypropion Acid ethyl),
  • the thickness of the adhesive tape is not particularly limited, but is preferably 5 to 300 ⁇ m, more preferably 10 to 200 / zm, and even more preferably 15 to 1. 50 ⁇ um. Within this range, the gap between the semiconductor chips can be sufficiently filled with the resin component, and the mechanical adhesive strength after curing of the resin component can be ensured.
  • the desired solder wetting spread rate (%) is provided. That is, in the adhesive tape of this embodiment, when a tin-containing solder pole having a diameter of 500 ⁇ m is placed on the adhesive tape and heated for 20 seconds at a temperature 30 ° C. higher than the melting point of the solder pole, the formula (I)
  • Solder wetting spread rate (%) [ ⁇ (solder pole diameter) one (solder thickness after wetting spread) ⁇ / (solder pole diameter)] xi oo (I)
  • solder wet spread ratio represented by When a circuit board is metal-bonded using solder bumps, the greater the solder wetting and spreading rate, the more the metal-to-metal bond is promoted and the bond strength is increased.
  • the solder wetting spread rate that is sufficient to prevent the occurrence of bonding failure is 40% or more, but considering the bonding probability in various environments after bonding, the solder wetting spread The rate is more preferably 45% or more, and still more preferably 50% or more.
  • the above-described curing agent (C) having a flux activity preferably contains an aliphatic dicarboxylic acid.
  • the solder wetting spread rate is as high as 60% or more and strong reducing power is required, the use of aliphatic dicarboxylic acid with higher flux activity improves the wettability of solder components and ensures electrical connection reliability. This is because it is desirable.
  • the curing agent having flux activity preferably contains a compound having a carboxyl group and a phenolic hydroxyl group. If the solder wetting spread rate is in the above range and a very strong reducing power is not required, use a compound that is highly reactive with a curable resin (for example, epoxy resin) to prevent the occurrence of ion migration due to flux residue. Yo It is desirable to be able to suppress it more effectively.
  • a curable resin for example, epoxy resin
  • the measurement condition of the solder wetting spread rate is to heat at a temperature 30 ° C higher than the melting point of the solder pole in order to reduce the variation of the degree to which the solder pole spreads, and the heating time has flux activity Considering the time until the solder melts and moves to the surface of the solder pole and the solder spreads and the solder spreads out, the time is 20 seconds.
  • solder wetting spread rate is obtained by the following measurement method.
  • Solder wetting spread rate (%) [ ⁇ (solder pole diameter) 1 (solder thickness after wetting spread) ⁇ / (solder pole diameter)] X 100 (I)
  • the melt viscosity of the adhesive tape at 223 ° C. is preferably 10 to 200,000 Pa ⁇ s, and is 10 to 10000 Pa ⁇ s. Is more preferable.
  • the melt viscosity is preferably 10 to 200,000 Pa ⁇ s, and is 10 to 10000 Pa ⁇ s. Is more preferable.
  • the melt viscosity is even better Or 50 to 5000 Pa ⁇ s, particularly preferably 300 to 1500 Pa ⁇ s.
  • the melt viscosity of the adhesive tape is determined by the following measurement method. That is, an adhesive tape with a thickness of 100 ⁇ m was measured with a viscoelasticity measuring device (manufactured by Jusco International Co., Ltd.) with a temperature rising rate of 30 ° C / min and a frequency of 1.0 Hz with constant strain detection. The measured value is the viscosity at an ambient temperature of 223 ° C, which is the melting point of SnZAg- 96. 5 / 3.5.
  • FIG. 1 is a process explanatory diagram regarding the method of using the adhesive tape of the first embodiment of the present invention.
  • a semiconductor chip 10 having an internal electrode 11 provided on a circuit surface and a semiconductor chip 20 having an internal electrode 21 provided on a circuit surface are prepared.
  • the surfaces of the internal electrode 11 and the internal electrode 21 may be subjected to treatments such as cleaning, polishing, plating, and surface activation in advance.
  • UBM Under Barrier Metal
  • Layers 103 and 104 may be formed.
  • the UBM layer may be a single layer or multiple layers.
  • the surface of the semiconductor chips 10 and 20 may be subjected to a surface stabilization treatment in advance for the purpose of protecting the semiconductor element.
  • a passive film 113 such as a SiN film may be formed.
  • an organic resin protective film such as a polyimide film, a polybenzoxazole film, or a benzocyclobutene film is used as a layer to relieve the stress remaining in the solder bump and UBM layer joints and internal electrodes. It may be formed.
  • solder bumps 105 are formed on at least one of the internal electrodes 11 and 21.
  • the solder bump 105 may be formed by a plating method, a solder paste printing method, or a method of mounting a solder pole.
  • the solder bump 105 is formed on the internal electrode 21, but it may be formed only on the internal electrode 11 or on the internal electrode 11 and inside. It may be formed on both of the electrodes 21.
  • the solder bump 105 may be subjected to a reflow process after formation.
  • the solder component constituting the solder bump 105 is selected from the group consisting of tin (Sn), silver (Ag), bismuth (Bi), indium (In), zinc (Zn) and copper (Cu). It is preferable that the alloy contains at least two kinds. Among them, considering the melting temperature and mechanical properties, 3 1: 8 1 of the alloy, 3 11-eight ⁇ chromatography. An alloy containing Sn, such as an alloy of 11 or an alloy of Sn—In, is preferable.
  • the melting point of the solder bump is usually 100 ° C or higher, preferably 130 ° C or higher, from the viewpoint of ensuring sufficient fluidity of the resin component in the adhesive tape. Also, the melting temperature of the solder bumps is usually 250 ° C.
  • the melting point of the solder bump is the endothermic peak temperature when the solder powder constituting the solder bump is measured at a heating rate of 10 ° CZ, for example, using DSC.
  • the size of the solder bump 105 is 5 ⁇ in diameter to ensure sufficient electrical connection reliability! Is preferably 500 ⁇ , more preferably 10 ⁇ m to 300 ⁇ m, still more preferably 20 ⁇ m to 200 m.
  • an adhesive tape 106 is interposed between the semiconductor chip 10 and the semiconductor chip 20, the curing of the adhesive tape 106 is not completed, and the solder bump 105 is melted. Gradually heat to the desired temperature. By heating, the solder component constituting the solder bump 105 is melted, and the melted solder component is aggregated on the surface of the internal electrode. Then, the surface of the internal electrode and the solder component are joined to form a solder region 100 to electrically connect the opposing internal electrodes.
  • the semiconductor chip 10 and the semiconductor chip 20 may be pressurized so that the distance between the opposing internal electrodes is reduced.
  • solder component melted by heating aggregates and adheres between the opposing internal electrodes, forming a solder region 100 as shown in Fig. 1 (c), and thereby between the opposing internal electrodes.
  • the resin component contained in the adhesive tape 106 is filled in the gap between the semiconductor chip 10 and the semiconductor chip 20 to form the insulating region 101, and the insulating electrodes 101 electrically insulate the internal electrodes that are in contact with each other. Is done.
  • the resin component of the adhesive tape 106 is completely cured to ensure electrical insulation and mechanical adhesive strength.
  • the internal electrodes facing each other can be electrically connected in this way, and the gap between the semiconductor chip 10 and the semiconductor chip 20 can be sealed with an insulating resin.
  • the adhesive tape of this embodiment When the adhesive tape of this embodiment is used for electrical connection and sealing between semiconductor chips via a through hole formed in the thickness direction of the semiconductor chip, it can be performed in the same manner as described above. it can. In this way, the adhesive tape of this embodiment can collectively perform electrical connection and sealing between semiconductor chips. b. Second embodiment
  • the adhesive tape of the second embodiment of the present invention comprises (A) a film-forming resin, (B) a hardening resin, and (C) a curing agent having flux activity, and further (E) a solder powder. It is contained at a predetermined blending ratio.
  • the adhesive tape of the second embodiment of the present invention is a solder powder contained in an adhesive tape for electrical connection between semiconductor chips in a chip-on-chip type semiconductor device in which semiconductor chips and semiconductor chips are mounted face-down. It is particularly preferably used in the case of using the self-alignment.
  • the adhesive tape according to the present embodiment is interposed between opposing semiconductor chips and thermally melted, thereby prompting the solder powder contained in the adhesive tape to aggregate between opposing internal electrodes to form a solder region.
  • the gap between the semiconductor chips is filled with a resin component to promote the formation of an insulating region, the resin component is cured, and the formed solder region and the insulating region are fixed. Electrical connection and sealing between semiconductor chips can be performed at once.
  • the adhesive tape of this embodiment is useful in that it is not necessary to form solder bumps on the semiconductor chips, and electrical connection between the semiconductor chips can be performed by a simpler method.
  • the components of the adhesive tape of the second embodiment are the same as the components of the adhesive tape of the first embodiment, except for the solder powder, and (A) a film-forming resin, (B) a curable resin, (C) Hardener with flux activity, and (D) Other components as required Contains minutes. Since specific examples and blending amounts of the respective components are the same as those described in the first embodiment, description thereof will not be repeated here.
  • the amount of each component is defined with respect to the total amount of the constituent components of the adhesive tape excluding the solder powder.
  • the solder component constituting the solder powder includes, for example, lead-free solder.
  • the lead-free solder is not particularly limited, and is preferably an alloy of at least two selected from the group consisting of IS n, Ag, Bi, In, Zn, and Cu. . Among them, considering the melting temperature and mechanical properties, 3 11—8 1 alloy, Sn—A g—Cu alloy, Sn— ⁇ ⁇ alloy, Sn—A g alloy, etc. An alloy containing Sn is preferable.
  • the average particle size of the solder powder may be appropriately selected according to the surface area of the semiconductor chip and the desired separation distance of the semiconductor chip, but is preferably about 1 to 100 ⁇ m, more preferably 5 to It is 100 ⁇ m, more preferably 10 to 50 ⁇ m. Within this range, it is possible to reliably collect solder components on the surface of the internal electrode. In addition, bridging between adjacent internal electrodes can be suppressed, and a short circuit between adjacent internal electrodes can be prevented.
  • the average particle size of the solder powder is measured by, for example, a laser diffraction scattering method.
  • the melting point of the solder powder is usually 100 ° C. or higher, and preferably 130 ° C. or higher, from the viewpoint of ensuring sufficient fluidity of the resin component when melting the adhesive tape.
  • the melting point of rice flour is usually 2550 ° C or less, preferably 2300 ° C or less to prevent thermal deterioration of the elements provided on the mounting substrate or semiconductor chip during bonding.
  • the blending amount of the solder powder is preferably 30 to 200 parts by weight, more preferably 40 to 180, based on 100 parts by weight of the total components of the adhesive tape other than the solder powder. Parts by weight, more preferably 50 to 160 parts by weight.
  • the adhesive tape of this embodiment can be produced in the same manner as the method described in the first embodiment. That is, components (A) to (C), and if necessary, other components (D) and (E) solder powder are mixed in a solvent, and the resulting varnish is subjected to a peeling treatment such as a polyester sheet. It can be obtained by applying onto a substrate and drying it at a predetermined temperature to such an extent that it does not substantially contain a solvent. 1st implementation of solvent The same as illustrated in the embodiments can be used.
  • the thickness of the adhesive tape of the second embodiment is not particularly limited, but is preferably 5 to 300 // m, more preferably 10 to 200 m, and even more preferably 15 ⁇ 1 50 wni. Within this range, the gap between the semiconductor chips can be sufficiently filled with the resin component, and the mechanical adhesive strength after curing of the resin component can be ensured.
  • the melt viscosity of the adhesive tape at 1 38 ° C is preferably 1 Pa ⁇ s to 10 000 Pa ⁇ s, and 10 Pa ⁇ It is more preferable that s to 1 0000 Pa ⁇ s. By making it within this range, it is possible to suppress the diffusion of the solder component from the internal electrode, and it is possible to suppress the resin component pre-deposition.
  • the melt viscosity By setting the melt viscosity to 1 Pa ⁇ s or more, the solder powder does not protrude from the semiconductor chip, which is an adherend, and insulation failure can be suppressed. Further, it is possible to suppress a decrease in connection reliability due to bleeding of the adhesive tape from the semiconductor chip which is an adherend during heating, and contamination to peripheral members. Furthermore, defects such as generation of bubbles and insufficient filling of the resin component in the gaps of the semiconductor chip can be prevented. In addition, by setting the melt viscosity to 1 O O O O Pa ⁇ s or less, the contact probability between the solder powder and the curing agent having flux activity is increased, and the oxide film is efficiently reduced.
  • the melt viscosity is more preferably 50 to 5000 Pa ⁇ s, particularly preferably 100 to 400 Pa ⁇ s, and most preferably 100 to 2000 Pa ⁇ s.
  • FIG. 2 is a process explanatory diagram relating to the method of using the adhesive tape of the second embodiment of the present invention.
  • a semiconductor chip 10 provided with an internal electrode 11 and a semiconductor chip 20 provided with an internal electrode 21 are arranged on a surface provided with an internal electrode. (Circuit face)
  • a protective film 107 may be formed on the surfaces of the semiconductor chip 10 and the semiconductor chip 20 so as to open the internal electrodes 11 and 21, respectively.
  • a protective film of an organic resin such as a polyimide film, a polybenzoxazole film, or a benzocyclobutene film may be formed.
  • the solder component is easily induced between the opposed internal electrodes, and the electrical connection between the internal electrodes can be improved. It can also function as a stress relaxation layer.
  • the shape of the protective film 107 is not limited to the illustrated shape as long as it has the above function.
  • the surfaces of the internal electrode 11 and the internal electrode 21 may be subjected to treatments such as cleaning, polishing, plating, and surface activation in advance.
  • a UBM (Under Bump Metal) layer 1 0 3 may be formed.
  • the UBM layer may be a single layer or multiple layers.
  • the surface of the semiconductor chip 10 or 20 may be subjected to a surface stabilization treatment in advance for the purpose of protecting the semiconductor element.
  • a passive film 1 1 3 such as a Si N film is formed. May be.
  • an adhesive tape 10 8 is interposed between the semiconductor chip 10 and the semiconductor chip 20.
  • the adhesive tape 1 0 8 contains solder powder 1 0 8 a.
  • the adhesive tape 1 0 8 is gradually heated to a temperature at which the curing of the adhesive tape 1 0 8 is not completed and the solder powder 1 0 8 a in the adhesive tape 1 0 8 is melted.
  • the solder powder 10 8 a melts, moves through the resin component, and aggregates in a self-aligned manner on the surface of the internal electrode, thereby forming a solder region 100.
  • solder region 100 By this solder region 100, the internal electrode surface and the molten solder powder are joined and the internal electrodes facing each other are electrically connected.
  • the gap between the semiconductor chips is filled with the resin component of the adhesive tape to form the insulating region 101.
  • the adjacent collar electrodes are electrically insulated. Note that when the heating temperature reaches the melting point of the solder powder, the semiconductor chip 10 and the semiconductor chip 20 may be pressurized so that the distance between the opposing internal electrodes is reduced.
  • the resin component of the adhesive tape 108 is completely cured to ensure electrical connection strength and mechanical adhesive strength.
  • the opposing internal electrode 11 and internal electrode 21 can be electrically connected, and the gap between the semiconductor chip 10 and the semiconductor chip 20 can be sealed with an insulating resin.
  • the adhesive tape of this embodiment When the adhesive tape of this embodiment is used for electrical connection and sealing between semiconductor chips via a through hole formed in the thickness direction of the semiconductor chip, it can be performed in the same manner as described above. it can. In this way, the adhesive tape of this embodiment can collectively perform electrical connection and sealing between semiconductor chips.
  • the semiconductor device of the present invention is a chip-on-chip type semiconductor device in which a semiconductor chip and a semiconductor chip are electrically connected using the adhesive tape of the present invention.
  • a semiconductor chip and a semiconductor chip are provided, and the circuit surface of the first semiconductor chip and the circuit surface of the second semiconductor chip are opposed to each other.
  • a semiconductor device is included.
  • a multi-stage stack type half-chip in which a third semiconductor chip is further stacked on a surface opposite to a circuit surface of the second semiconductor chip.
  • the adhesive tape of the present invention may be used only for bonding the second semiconductor chip and the third semiconductor chip.
  • the semiconductor device of the present invention is not particularly limited as long as the semiconductor chip and the semiconductor chip are bonded using the adhesive tape of the present invention.
  • the adhesive tape of the present invention can minimize the bleed of resin components and the like generated when the adhesive tape is melted by controlling the melt viscosity.
  • FIG. 3 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • the external electrode 12 provided on the semiconductor chip 10 and the electrode (not shown) provided on the mounting substrate 10 9 are electrically connected by a wire 110.
  • the semiconductor electronic component 1 is mounted on the mounting board 1 09.
  • the semiconductor electronic component 1, the mounting substrate 1 0 9 and the wire 1 1 0 are sealed with a sealing resin 1 1 1.
  • a plurality of bump electrodes 1 1 2 are provided on the back surface of the mounting substrate 10 9.
  • the semiconductor electronic component 1 is configured such that a semiconductor chip 10 and a semiconductor chip 20 are disposed to face each other, and here, the semiconductor chip 10 and the semiconductor chip 20 are bonded using the adhesive tape of the present invention.
  • FIG. 4 (a) is a schematic top view of the semiconductor electronic component 1 according to one embodiment of the present invention
  • FIG. 4 (b) is a schematic cross-sectional view taken along line A—A ′ of FIG. 4 (a). is there.
  • the semiconductor electronic component 1 includes a second semiconductor chip in which an internal electrode 21 is provided on the circuit surface (not shown) of the first semiconductor chip 10 in which the internal electrode 11 is provided.
  • the circuit surfaces (not shown) of 20 are arranged so as to face each other. As shown in FIG.
  • the internal electrode 11 is patterned so as to correspond to the internal electrode 21, and a solder region 10 0 0 is formed between the internal electrode 11 and the internal electrode 21 that face each other. Is formed. By this solder region 100, the opposing internal electrodes are electrically connected.
  • the gap between the semiconductor chip 10 and the semiconductor chip 20 is filled with an insulating resin to form an insulating resin region 10 0 1, and the insulating resin region 1 0 1 makes electrical connection between adjacent internal electrodes. Is electrically insulated.
  • semiconductor The circuit surface of the chip 10 is provided with external electrodes 12 for connecting an unillustrated integrated circuit formed on the circuit surface of the semiconductor chip 10 to a mounting substrate made of silicon or the like.
  • the separation distance X between the semiconductor chip 10 and the semiconductor chip 20 is not particularly limited, but it is preferable that the separation distance X can be reduced in order to increase the integration density of the semiconductor chips.
  • the separation distance X is preferably 25 ⁇ or less, more preferably 5 m or less, and even more preferably 3 / m or less.
  • the separation distance X is a distance between the circuit surface of the semiconductor chip 10 and the circuit surface of the semiconductor chip 20.
  • the separation distance X is preferably 0.5 / zm to 5 ⁇ .
  • the size of the solder ball after connection is approximately the same as that before connection.
  • the separation distance X is about 25 to 50 im, preferably 35 to 48 ⁇ , more preferably 40 to 45 ⁇ ra.
  • the shortest separation distance Y between the side surface 20a of the semiconductor chip 20 and the external electrode 12 provided on the circuit surface of the semiconductor chip 10 is not particularly limited, but should be lm m or less. More preferably, it is 0.7 mm or less, and more preferably 0.5 mm or less. Although not particularly limited, the shortest separation distance Y is usually 0.05 mm or more in order to secure a wire bonding space.
  • the term “shortest” is used for each semiconductor.
  • the shortest separation distance Z between adjacent internal electrodes provided on the circuit surface of the semiconductor chip is preferably 100 ⁇ or less, more preferably 70 or less, and even more preferably 5 ⁇ or less. It is. In order to ensure electrical connection reliability, the shortest separation distance ⁇ is preferably 10 to 50 ⁇ m.
  • the term “shortest” is used to express the closest distance when the separation distance Z between adjacent internal electrodes is not constant.
  • the first semiconductor chip 10 is larger in size than the second semiconductor chip 20, and FIG. 1 (a) shows that the integration density of the semiconductor chip is improved.
  • the semiconductor chip 20 is preferably disposed in a substantially central region of the semiconductor chip 10.
  • the external electrode 12 provided on the semiconductor chip 10 is preferably provided at the peripheral edge of the semiconductor chip 10.
  • the solder region 100 is a region formed by melting and fixing the solder component, and the internal electrodes facing each other are electrically connected by this region.
  • the insulating region 101 is a region formed by filling an insulating resin, and adjacent internal electrodes are electrically insulated by this region.
  • the thickness of the semiconductor chips 10 and 20 is preferably 10 ⁇ m to 1000 ⁇ m, and more preferably 750 m or less.
  • the size and material of the internal electrode and external electrode are not particularly limited, and may be appropriately selected depending on the application.
  • semiconductor chips, internal electrodes, external electrodes, etc. used in the present invention see, for example, “All of CPP Technology Part 2” (published by Eiji Enomoto, published by Industrial Research Council), p 62-72, p. 84 to 88, p 39 to 60, “All of Si P Technology” (by Takashi Akazawa, published by Industrial Research Council), pl 76 to 188, P 192 to 205, JP 2004-63753 You can refer to the description.
  • the semiconductor device of the present invention can reduce the thickness and size of the entire packaged component by using the semiconductor electronic component 1 having the above-described configuration. It is also possible to reduce the weight of the entire packaged component. Furthermore, since the interval between adjacent internal electrodes can be reduced, the amount of information that can be accommodated in one package can be increased.
  • the semiconductor device of the present invention may be one in which a multi-stage stack type semiconductor electronic component is mounted on a substrate.
  • FIG. 5 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention in which a multistage stacked semiconductor electronic component 2 in which another semiconductor chip is further stacked on the semiconductor electronic component 1 is mounted on a substrate. is there. Shown in Figure 5 As described above, the external electrode 12 provided on the semiconductor chip 10 and the electrode (not shown) provided on the mounting substrate 10 9 are electrically connected by the wire 110, and the semiconductor electronic The component 2 is mounted on the mounting board 1 0 9. The semiconductor electronic component 2, the mounting substrate 10 9, and the wires 110 are sealed with a sealing resin 11 1 1. A plurality of bump electrodes 1 1 2 are provided on the back surface of the mounting substrate 10 9.
  • the semiconductor electronic component 2 is configured such that the semiconductor chip 10 and the semiconductor chip 20 are disposed to face each other, the surface of the semiconductor chip 20 opposite to the circuit surface on which the internal electrode 21 is provided, and the semiconductor A semiconductor chip 30 is disposed so as to face a circuit surface (not shown) of the chip 30.
  • the semiconductor chip 20 is provided with a through hole 10 2 in the thickness direction, which enables electrical connection between the circuit surface of the semiconductor chip 30 and the circuit surface (not shown) of the semiconductor chip 20.
  • FIG. 6 is a schematic cross-sectional view of a multistage stacked semiconductor electronic component 2 according to an embodiment of the present invention.
  • the internal electrode 31 provided on the circuit surface of the semiconductor chip 30 is connected to the circuit surface of the semiconductor chip 20 through a through hole 10 0 2 provided in the thickness direction of the semiconductor chip 20 by the solder region 100. It conducts and is electrically connected to the internal electrode 2 1 on the semiconductor chip 20.
  • the through hole 10 2 is formed, for example, by forming a through hole in the thickness direction of the semiconductor chip 20 by drilling or the like, and attaching the inner wall surface of the through hole to the plated through hole. Is filled with a resin agent.
  • JP-A 2 0 0 1-1 2 7 2 4 3 and JP 2 0 0 2-0 2 6 2 4 1 can be referred to.
  • the gap between the semiconductor chip 20 and the semiconductor chip 30 is filled with an insulating resin to form an insulating region 1 0 1, and the insulating region 1 0 1 provides a space between adjacent internal electrodes. It is electrically isolated.
  • the adhesive tape of the present invention can be used for bonding the semiconductor chip 20 and the semiconductor chip 30.
  • the internal electrode 3 1 of the semiconductor chip 30 and the internal electrode 21 of the semiconductor chip 20 can be electrically connected through the through hole 10 2. Sealing the gap between the semiconductor chip 20 and the semiconductor chip 30 with a resin component Can do.
  • the separation distance between the semiconductor chip 20 and the semiconductor chip 30 is in the same range as the separation distance X between the semiconductor chip 10 and the semiconductor chip 20. Preferably there is.
  • the shortest separation distance between the side surface 30 a of the semiconductor chip 30 and the external electrode 12 provided on the circuit surface of the semiconductor chip 10 is the side surface 20 a of the semiconductor chip 20 and the semiconductor chip 1. It is preferably in the same range as the shortest separation distance Y from the external electrode 12 provided on the 0 circuit surface. Further, the shortest separation distance between adjacent internal electrodes provided on the circuit surface of the semiconductor chip 30 is the separation distance Z between adjacent internal electrodes provided on the circuit surfaces of the semiconductor chips 10 to 20. It is preferable to be in the same range.
  • another semiconductor chip can be laminated on the semiconductor chip 30 by the same method.
  • the semiconductor device of the present invention can further increase the integration density of the semiconductor chips that can be mounted in one package.
  • the semiconductor device of the present invention can increase the integration density of the semiconductor chips that can be mounted in one package, so that it can cope with higher functionality and downsizing of electronic devices. can do.
  • the semiconductor device of the present invention can be widely used in, for example, a mobile phone, a digital camera, a video camera, a car navigation system, a personal computer, a game machine, a liquid crystal television, a liquid crystal display, an EL display, a printer, and the like.
  • Examples of the formulation and production method of the adhesive tape of the present invention are shown in Examples 1 to 23.
  • Examples 1 to 10, 20 and 21 correspond to the adhesive tape of the second embodiment of the present invention.
  • Examples 1 to 19 and 22 and 2 3 Connection of the first embodiment of the invention It corresponds to the receiving tape.
  • Comparative Examples 1 and 2 are shown as Comparative Examples of Examples 1 to 10, 20 and 21, and Comparative Examples 3 and 4 are shown as Comparative Examples of Examples 11 to 19, 22 and 23.
  • the ingredients shown in Table 2 were mixed with NMP (N-methyl-2-pyrrolidone) to a solid content of 40% by weight.
  • the resulting varnish was subjected to antistatic treatment on a polyester sheet.
  • a comma knife type coater was used, and the above-mentioned NMP volatilization temperature was dried at 150 ° C. for 3 minutes to prepare an adhesive tape having a thickness of 50 ⁇ .
  • the silicon-modified polyimide compounded in Examples 18 and 19 was synthesized as follows. '
  • Bis-1 monopropanamine 10 g, 1, 3-bis (3 -Aminopropyl) — 1, 1, 3, 3-tetramethyldisiloxane) 4 g was added and stirred until uniform. After uniform dissolution, the system is cooled to 5 ° C in an ice-water bath, and 40 g of 4,4, -oxydiphthalic acid dihydrate is added over 15 minutes in powder form, and then stirred for 2 hours. Continued. During this time, the flask was kept at 5 ° C.
  • this reaction solution was poured into a large amount of methanol to precipitate silicon-modified polyimide. After filtering the solid content, it was dried under reduced pressure at 8 ° C. for 2 hours to remove the solvent to obtain a solid resin. Infrared absorption spectrum was measured by the KBr tablet method. Absorption of 5.6 ⁇ in derived from cyclic imide bonds was observed, but absorption of 6.06 ⁇ derived from amide bonds was observed. The resin is almost 100% imidized.
  • the ingredients shown in Table 3 were mixed with NMP (N-methyl-2-pyrrolidone) to a solid content of 40% by weight, and the resulting varnish was subjected to antistatic treatment.
  • a comma knife type coater was used for the polyester sheet and dried for 3 minutes at a temperature of 1550 ° C. at which the NMP volatilized to produce a 50 m thick adhesive tape.
  • melt viscosities at the solder melting points of the adhesive tapes obtained in Examples 1 to 23 and Comparative Examples 1 to 4 were measured as follows. For Examples 1 to 10, 20 and 21, and Comparative Examples 1 and 2, melt viscosity was measured under the following measurement condition 1. For Examples 11 to 19, 22, and 23 and Comparative Examples 3 and 4, the melt viscosity was measured under the following measurement condition 2. (Measurement condition 1)
  • An adhesive tape with a thickness of 100 / im was measured with a viscoelasticity measuring device (manufactured by Jusco International Co., Ltd.) at a temperature rise rate of 10 ° CZmin and a frequency of 0.1 Hz.
  • An adhesive tape with a thickness of 100 m was measured with a viscoelasticity measuring device (manufactured by Jusco International Co., Ltd.) at a temperature rising rate of 30 ° CZmin and a frequency of 1.0 Hz with constant strain detection.
  • the viscosity at an ambient temperature of 223, which has a melting point of A g 96.5 / 3.5, was taken as the measured value.
  • Solder wetting spread rate (%) [ ⁇ (solder pole diameter) one (solder thickness after wetting spread) ⁇ / (solder pole diameter)] X 100.
  • (I) Melt viscosity and solder wetting at solder melting point Tables 2 and 3 show the results of measurement of the spreading rate.
  • FIG. 7 is a process explanatory diagram of the production method in Examples 1 to 10, 20 and 21.
  • FIG. 8 is a process explanatory diagram of the production method in Examples 11 to 19, 19, 22 and 23.
  • Examples 1 to 10, 20 and 21 will be described with reference to FIG. 7, and Examples 11 to 19, 22 and 23 will be described with reference to FIG.
  • a thermal oxide film 1 14 having a thickness of 0.4 ⁇ was formed on the entire circuit surface of the semiconductor chips 10 and 20.
  • aluminum electrodes 0.511 as a metal layer were sputtered to a thickness of 0.4 ⁇ , and internal electrodes 11 and 21 were formed by dry etching using a resist except for portions necessary for wiring.
  • 0.2 3 111-thick 3 i film (non-conductive film) 1 1 3 is formed on the entire surface by CVD, and the resist is used to form the metal layer (internal electrode surface). ) was soft etched.
  • connection pads (pad size: 60 angle, no., Pad listening distance: 40 ⁇ m, pad pitch: 100 ⁇ m) were formed on the semiconductor chips 10 and 20.
  • the semiconductor chip 10 was 10 mm square and 725 m thick
  • the semiconductor chip 20 was 6 mm square and 725 ⁇ m thick.
  • external electrodes were arranged on the semiconductor chip 10 so that the separation distance Y was 250 / xm.
  • each of the adhesive tapes obtained in Examples 1 to 10, 20 and 21 was cut into the size (6 mm square) of the connection pad surface of the semiconductor chip 10 and placed on an 80 ° C hot platen. After that, the polyester sheet as the base material was peeled off. Next, alignment was performed with the connection pad surface of the semiconductor chip 20 facing the connection pad surface of the semiconductor chip 10. The alignment is performed on the chip's connection pad surface using the camera attached to the flip chip bonder (DB 200, manufactured by Shibuya Industry Co., Ltd.). It was done by recognizing the mark. Then, using this flip chip bonder, thermocompression bonding was performed under the primary heating conditions shown in Table 4 to perform solder connection. Furthermore, the oven was set to the secondary heating conditions shown in Table 4, and the adhesive was hardened by applying a predetermined heat history. As a result, semiconductor electronic components having the separation distances X, Y, and ⁇ shown in Table 4 were obtained. ..
  • connection pads (pad size: 60 ⁇ m square, pad-to-pad distance: 4 0 ⁇ , in the same manner as in Examples 1 to 10, 20 and 2 1, Pad pitch: 100 ⁇ m) was formed.
  • a 50 mm diameter Sn—Ag solder pole is applied to the connection pad formed on the semiconductor chip 20 using a UBM layer 10 4 part of the mask, and flux is applied to the UBM. Place on 1 0 4.
  • reflow was passed, and the solder pole and UBM layer 104 were joined together to form a solder bump 105 (see FIG. 8).
  • the same semiconductor chips 10 and 20 as those used in Examples 1 to 10, 20 and 21 were used.
  • external electrodes were arranged on the semiconductor chip 10 so that the separation distance Y was 2500 m.
  • each of the adhesive tapes obtained in Examples 1 1 to 19, 2 2 and 2 3 was cut into the size (6 mm square) of the connection pad surface of the semiconductor chip 10 and 80 ° C. Affixed on a hot platen, and then the base material polyester sheet was peeled off. Next, the connection pad surface of the semiconductor chip 20 and the connection pad surface of the semiconductor chip 10 were made to face each other, and alignment was performed in the same manner as in Examples 1-10, 20 and 21. Then, using a flip chip bonder, thermocompression bonding was performed under the primary heating conditions shown in Table 5, and solder connection was performed. In addition, set the oven to the secondary heating conditions listed in Table 5 The adhesive was cured with a heat history. As a result, semiconductor electronic components having the separation distances X, ⁇ , and ⁇ shown in Table 5 were obtained.
  • the obtained semiconductor electronic component was embedded in a thermosetting epoxy resin (manufactured by Nippon Kayaku Kogyo Co., Ltd .: RE-40 3 S, Fuji Kasei Kogyo Co., Ltd .: Fujicure 5300) and subjected to cross-sectional polishing.
  • the obtained cross-section was projected with a KEYENCE digital scope, and the separation distances X, Y, and ⁇ were calculated using the image processing software VHS-500.
  • connection ratio of the semiconductor chips in the obtained semiconductor electronic component was measured with a hand tester after stacking the semiconductor chips and the temperature cycle test (-65 ° C, 1 hour, 150 ° C, 1 hour alternately). Both were measured after 1000 hours.
  • the connection rate was calculated as follows.
  • Connection rate (%) ⁇ (Number of conductive pads) Z (Number of measured pads) ⁇ X 100
  • the external electrode 12 (wire bonding pad) on the semiconductor chip 10 was observed with a metallurgical microscope to observe whether it was contaminated with adhesive tape.
  • the evaluation criteria were as follows.
  • the semiconductor device of the present invention can be obtained by mounting the semiconductor electronic component thus obtained on a substrate according to a conventional method.
  • Comparative Examples 1 to 4 it was found that the external electrodes were contaminated with the adhesive tape, and those that could not be electrically connected or lacked in connection reliability were obtained and could not be used as semiconductor electronic components. It was.
  • the adhesive tape of the present invention can collectively perform electrical connection and sealing between a semiconductor chip and a semiconductor chip in a semiconductor device.
  • the adhesive tape of the present invention it is possible to provide a chip-on-chip type semiconductor device in which semiconductor integrated circuits are mounted at a high density, whereby an electronic device that meets the demand for higher functionality and smaller size can be provided. Parts can be manufactured.

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Description

接着テープ及びそれを用いてなる半導体装置 技術分野
本発明は、 接着テープ及ぴそれを用いてなる半導体装置に関する。 更に詳しく は、 本発明は半導体集積回路の高密度化の要求に対応しうるチップオンチップ型 の半導体装置において半導体チッ明プ間の電気的接続に用いられる接着テープなら びにそれを用いてなる半導体装置に関する。
田
背景技術
書
近年、 電子機器の高機能化及び小型化の要求に伴い、 半導体集積回路の高密度 - 実装技術の開発が進められている。 そのような実装技術の一つとして、 半導体チ ップ上に他の半導体チップをフェイスダウンで搭載するチップオンチップ型のシ ステムインパッケージ （S i P ) がある。 この構造は、 パッケージの薄型化を図 ることができ、 電気的接続信頼性の点で優れていることから着目されている。 チップオンチップ型 S i Pにおいて、 半導体チップ間の接続は微細なバンプを 介したフリップチップ方式で行われている。 この際、 電気的接続強度及び機械的 接続強度を確保するため半導体チップ間には封止樹脂が注入される (アンダーフ ィル封止） 。 しかしながら、 このアンダーフィル封止工程において、 半導体チッ プ間に注入した封止樹脂がブリードして下段の半導体チップ表面に設けられた外 部電極を汚染し、 ワイヤーボンディングを行うことが出来ないという問題があつ た。
一方、 異方導電フイルムを介して端子間の電気的接続と封止とを一括で行う方 法が知られている。 例えば、 特開昭 6 1— 2 7 6 8 7 3号公報 （特許文献 1 ) で は、 半田粒子を含む接着テープが記載されている。 同文献では、 該接着テープを 部材間に介在させて熱圧着させることにより、 両部材の電気接続部間に半田粒子 を介在させ、 他部に樹脂成分を充填する方法が記載されている。 また、 特許第 3 7 6 9 6 8 8号公報 （特許文献 2 ) では、 導電性粒子と該導電性粒子の融点で硬 化が完了しない樹脂成分とを含む導電性接着剤を用いた端子間の接続方法が記載 されている。
しかしながら、 これらの方法では、 チップオンチップ型 S i Pにおいて、 半導 体チップ間の電気的接続信頼性や封止後の樹脂の耐イオンマイグレーション性を 確保することは困難であり、 半導体集積回路の更なる高密度化を実現することは できなかった。 発明の開示
かかる状況下、 チップオンチップ型 S i P (本明細書では 「チップオンチップ 型の半導体装置」 ともいう。 ） において、 電気的接続信頼性及ぴ樹脂硬化後の耐 イオンマイグレーション性を確保しながら、 半導体チップ間の電気的接続と封止 とを一括で行うことができる接着テープの開発が望まれている。 また、 半導体集 積回路の更なる高密度化の要求に対応しうる半導体装置の開発が求められている。 本発明者らは、 上記課題を解決するために鋭意検討した結果、 フィルム形成性 樹脂成分と硬化性樹脂成分とを特定の組成で混合し、 更にフラックス活性を有す る硬化剤とを配合することにより、 チップオンチップ型の半導体装置において半 導体チップ間の電気的接続及び封止を一括で行うことができ、 かつ、 電気的接続 信頼性及び樹脂硬化後の耐イオンマイグレーション等の特性に優れた接着テープ が得られることを見出し、 本発明を完成するに至った。 '
すなわち、 本発明は、 以下の接着テープ及び半導体装置等を提供するものであ る。
[ 1 ] チップオンチップ型の半導体装置において、 半導体チップと半導体チップ とを電気的に接続するための接着テープであって、
(A) フィルム形成性樹脂 1 0〜 5 0重量％と、
( B ) 硬化性樹脂 3 0〜 8 0重量％と、
( C ) フラックス活性を有する硬化剤 1〜2 0重量％と、
を含有する接着テープ。
[ 2 ] 第 1の半導体チップと第 2の半導体チップとを備え、 前記第 1の半導体チ ップの回路面と前記第 2の半導体チップの回路面とが対向して配設されてなるチ ップオンチップ型の半導体装置において、 前記第 1の半導体チップと前記第 2の 半導体チップとを電気的に接続するための接着テープであって、
(A) フィルム形成性樹脂 1 0〜 50重量％と、
(B) 硬化性樹脂 30〜80重量％と、
(C) フラックス活性を有する硬化剤 1〜20重量％と、
を含有する接着テープ。
[3] 前記フィルム形成性樹脂が、 （メタ） アクリル系樹脂、 フエノキシ樹脂及 びポリイミ ド樹脂からなる群から選択される少なくとも 1種である、 [1] 又は
[2] 記載の接着テープ。
[4] 前記硬化性樹脂がエポキシ樹脂である、 [1] 〜 [3] のいずれか記載の 接着テープ。
[5] 前記フラックス活性を有する硬化剤が、 脂肪族ジカルボン酸及ぴカルボキ シル基とフエノール性水酸基とを有する化合物からなる群から選択される少なく とも 1種である、 [1] 〜 [4] のいずれか記載の接着テープ。
[6] 前記脂肪族ジカルボン酸がセパシン酸である、 [5] 記載の接着テープ。
[ 7 ] 前記力ルポキシル基とフヱノール性水酸基とを有する化合物が、 .フエノー ルフタリン及びゲンチジン酸から選ばれる少なくとも 1種である、 [5] 記載の 接着テープ。
[8] [1] 〜 [7] のいずれか記載の接着テープであって、 該接着テープ上に 直径 500 μ mのスズ含有半田ボールを配置し、 該半田ボールの融点より 30°C 高い温度で 20秒間加熱したとき、 式 （ I ) ：
半田濡れ拡がり率 （％) = [ { (半田ポールの直径） 一 （濡れ拡がり後の半田 の厚み） } / (半田ボールの直径） ] X 1 00 ( I )
で表される半田濡れ拡がり率が 40%以上である、 接着テープ。
[9] 前記半田濡れ拡がり率が 60%以上であるとき、 （C) フラックス活性を 有する硬化剤として、 脂肪族ジカルボン酸を含有する、 [8] 記載の接着テープ。
[1 0] 前記半田濡れ拡がり率が 40%〜 60%であるとき、 （C) フラックス 活性を有する硬化剤として、 カルボキシル基とフヱノール性水酸基とを有する化 合物を含有する、 [8] 記載の接着テープ。 [1 1] [1：] 〜 [1 0] のいずれか記載の接着テープであって、 厚み 1 00 μ mの該接着テープの 223 °Cにおける溶融粘度が 1 0 P a · s〜200000 P a . sである、 接着テープ。
[1 2] 半田粉以外の構成成分の合計 100重量部に対して、 半田粉 30〜 20 0重量部を更に含有する、 [1] 〜 [7] のいずれか記載の接着テープ。
[1 3] [1 2] 記載の接着テープであって、 厚み 1 00 μπιの該接着テープの 1 38°Cにおける溶融粘度が l P a · s〜1 0000 P a · sである、 接着テー プ。
[14] [1] 〜 [1 3] のいずれか記載の接着テープを用いて半導体チップと 半導体チップとを電気的に接続してなるチップオンチップ型の半導体装置。
本発明の接着テープは、 チップオンチップ型の半導体装置において、 半導体チ ップ間の電気的接続と封止とを一括で行うことができる。 特に本発明の接着テー プは、 フラックス活性を有する硬化剤を用いることにより、 半田バンプ又は半田 粉等の半田成分の酸化膜を除去し、 半田成分の濡れ性を向上させることができ、 半導体チップ間の電気的接続信頼性を確保することができる。 なお、 該フラック ス活性を有する硬化剤は、 接着テープ硬化時には硬化剤として機能するため、 フ ラックス洗浄の必要がなく、 またフラックス成分が樹脂成分中に遊離した状態で 存在しないため、 耐イオンマイグレーション性が良好であるといった利点もある。 本発明の好ましい態様によれば、 接着テープの溶融粘度を所定の範囲に調整す ることにより、 接着テープの溶融時に生じる樹脂成分のブリードを最小限に抑え ることができる。 このような本発明の接着テープを用いて半導体チップと半導体 チップとを接着することにより、 半導体チップ間の離隔距離を小さくすることが でき、 上段の半導体チップ側面と下段の半導体チップ上に設けられた外部電極と の最短離隔距離を小さくすることができる。 これにより、 半導体装置としてパッ ケージ化される部品全体の総厚を薄くすることができ、 パッケージ化される部品 全体を軽量化することができる。 更に、 本発明の接着テープを用いることにより、 一つのパッケージ内に搭載することができる半導体チップの集積密度を高めるこ とができ、 また、 パッケージ化される部品全体を小型化することができる。 また、 半導体チップ表面に設けられた内部電極間の最短離隔距離を小さくすることがで ■ きるので、 一つのパッケージ内に収容できる情報量を増大させることができる。 本発明の半導体装置は、 一つのパッケージ内に搭載することができる半導体チ ップの集積密度を高めることができるので、 電子機器の高機能化及び小型化の要 求に対応することができる。 図面の簡単な説明
図 1は、 本発明の一実施形態に係る接着テープの使用方法に関する工程説明図 である。
図 2は、 本発明の一実施形態に係る接着テープの使用方法に関する工程説明図 である。
図 3は、 本発明の一実施形態に係る半導体装置の概略断面図である。
図 4は、 本発明の一実施形態に係る半導体装置に用いられる半導体電子部品の 概略上面図及び概略断面図である。
図 5は、 本発明の一実施形態に係る多段スタック型半導体装置の概略断面図で ある。
図 6は、 本発明の一実施形態に係る多段スタック型半導体装置に用いられる多 段スタック型半導体電子部品の概略断面図である。
図 7は、 本発明の実施例に係る半導体装置に用いられる半導体電子部品の製造 方法の工程説明図である。
図 8は、 本発明の実施例に係る半導体装置に用いられる半導体電子部品の製造 方法の工程説明図である。 図中の符号は、 下記のものを意味する。
1 半導体電子部品
2 多段スタック型半導体電子部品
1 0 第 1の半導体チップ
2 0 第 2の半導体チップ
3 0 第 3の半導体チップ
1 1 第 1の内部電極 1 2 外部電極
2 0 a 第 2の半導体チップ側面
2 1 第 2の内部電極
3 0 a 第 3の半導体チップ側面
3 1 第 3の内部電極
1 0 0 半田領域
0 1 絶縁性領域
1 0 2 スノレ一ホ一ノレ
1 0 3 U B M層
1 0 4 U B M層
1 0 5 半田バンプ
1 0 6 接着テープ
1 0 7
0 8 接着テープ
0 8 a 半田粉
0 9
1 0 ワイヤ
封止樹脂
1 2 バンプ電極
1 3 不導態膜
1 4 熱酸化膜 発明を実施するための最良の形態
以下、 本発明の接着テープ及び半導体装置について説明する。
1 . 接着テープ
本発明の接着テープは、 チップオンチップ型の半導体装置において、 半導体チ ップと半導体チップとを電気的に接続するための接着テープであって、
(A) フィルム形成性樹脂 1 0〜 5 0重量％と、
( B ) 硬化性樹脂 3 0〜8 0重量％と、 ( C ) フラックス活性を有する硬化剤 1〜2 0重量％と、 ·
を含有することを特徴とする。 本発明の接着テープは、 例えば、 第 1の半導体チ ップと第 2の半導体チップとを備え、 前記第 1の半導体チップの回路面と前記第 2の半導体チップの回路面とが対向して配設されてなるチップオンチップ型の半 導体電子部品において、 前記第 1の半導体チップと前記第 2の半導体チップとを 電気的に接続するために用いられる。 また、 前記半導体電子部品において、 前記 第 2の半導体チップの回路面とは反対側の面に第 3の半導体チップが更に積層さ れてなる多段スタック型電子部品において、 第 2の半導体チップの厚み方向に設 けられたスルーホールを介して前記第 2の半導体チップと前記第 3の半導体チッ プとを電気的に接続するために用いられる。
本発明の接着テープは、 フィルム形成性樹脂、 硬化性樹脂及びフラックス活性 を有する硬化剤を所定の配合比で含むことにより、 チップオンチップ型の半導体 装置において、 半導体チップ間の電気的接続と封止とを一括で行うことができる といった利点を有する。 特に本発明の接着テープは、 フラックス活性を有する硬 化剤を用いることにより、 半田バンプ又は半田粉等の半田成分の酸化膜を除去し、 半田成分の濡れ性を向上させることができ、 半導体チップ間の電気的接続信頼性 を良好なものとすることができる。 なお、 該フラックス活性を有する硬化剤は、 接着テープの硬化時には硬化剤として機能し、 樹脂中に取り込まれるため、 フラ ックス洗浄の必要がなく、 イオンマイグレーション発生の要因となるフラックス 残渣が樹脂中に遊離した状態で残らないといった利点もある。
本発明の接着テープは、 本発明の接着テープを用いて接着しようとする半導体 チップ間の接続方式によって、 次の二つの実施態様に分けられる。 第 1実施態様 の接着テープは、 前記第 1の半導体チップと前記第 2の半導体チップとを、 フリ ップチップ方式で電気的に接続する場合に好適に用いられる接着テープに係るも のである。 一方、 第 2実施態様の接着テープは、 前記第 1の半導体チップと前記 第 2の半導体チップとを接着テープに配合された半田粉を溶融させて自己整合的 に凝集させることにより、 半導体チップ間を電気的に接続する場合に好適に用い られる接着テープに係るものである。 以下、 それぞれの実施態様ごとに説明する。 a . 第 1実施態様
まず、 本発明の第 1実施態様の接着テープについて具体的に説明する。
本発明の第 1実施態様の接着テープは、 （A) フィルム形成性樹脂、 （B ) 硬 化性樹脂及び （C) フラックス活性を有する硬化剤を所定の配合比で含有するも のである。 本発明の第 1実施態様の接着テープは、 半導体チップと半導体チップ とをフェイスダウンで搭載するチップオンチップ型の半導体装置において、 半導 体チップ間の電気的接続をフリップチップ方式で行う場合に特に好適に用いられ る。 本実施態様の接着テープは、 対向する半導体チップ間に介在させて熱溶融さ せることにより、 少なくとも一方の半導体チップの対向面側に形成された半田バ ンプを構成する半田成分の酸化膜を除去し、 半田成分の濡れ性を向上させて、 半 田成分が対向する内部電極間に凝集して半田領域を形成することを促し、 かつ、 半導体チップ間の間隙には樹脂成分が充填して絶縁性領域を形成することを促し、 樹脂成分を硬化させて形成された半田領域及び絶縁性領域を固定化することによ り、 半導体チップ間の電気的接続及び封止を一括で行うことができる接着テープ である。
以下、 本実施態様の接着テープの構成成分について説明する。 (A) フィルム形成性樹脂
本発明に用いられるフィルム形成性樹脂は、 有機溶媒に可溶であり、 単独で製 膜性を有するものであれば特に限定されない。 フィルム形成性樹脂は、 熱可塑性 樹脂又は熱硬化性樹脂のいずれも使用することができ、 これらを併用することも できる。
フィルム形成性樹脂としては、 例えば、 （メタ） アク リル系樹脂、 フエノキシ 樹脂、 ポリエステル樹脂、 ポリウレタン樹脂、 ポリイミ ド榭脂、 シロキサン変性 ポリイミ ド樹脂、 ポリブタジエン、 ポリプロピレン、 スチレン一ブタジエンース チレン共重合体、 スチレン一エチレンーブチレン一スチレン共重合体、 ポリアセ タール樹脂、 ポリビュルブチラール樹脂、 ポリビニルァセタール樹脂、 ブチルゴ ム、 クロロプレンゴム、 ポリアミ ド樹脂、 アクリ ロニトリル一ブタジエン共重合 体、 アクリロニトリル一ブタジエン一アクリル酸共重合体、 アクリロニトリル— ブタジエン一スチレン共重合体、 ポリ酢酸ビュル、 ナイロン等を挙げることがで きる。 これらは、 1種で用いても、 2種以上を併用してもよい。 中でも、 （メ タ） アクリル系樹脂、 フエノキシ樹脂及びポリイミ ド樹脂からなる群から選択さ れる少なく とも 1種であることが好ましい。.
本明細書において、 （メタ） アクリル系樹脂とは、 （メタ） アクリル酸及ぴそ の誘導体の重合体、 あるいは （メタ） アクリル酸及びその誘導体と他の単量体と の共重合体を意味する。 ここで、 （メタ） アクリル酸などと表記するときは、 ァ クリル酸又はメタクリル酸を意味する。
(メタ） アクリル系樹脂の具体例としては、 ポリアクリル酸、 ポリメタクリル 酸、 ポリアタリル酸メチル、 ポリアタリル酸ェチル、 ポリアタリル酸ブチル、 ポ リアクリル酸一 2—ェチルへキシル等のポリアクリル酸エステル、 ポリメタタリ ル酸メチル、 ポリメタクリル酸ェチル、 ポリメタタリル酸ブチル等のポリメタク リル酸エステル、 ポリアクリロニトリル、 ポリメタタリロニトリル、 ポリアタリ ルアミ ド、 アクリル酸ブチルーアクリル酸ェチルーアクリロニトリル共重合体、 アタリロニトリル一ブタジエン共重合体、 アクリロニトリル一ブタジエンーァク リル酸共重合体、 アクリロニトリル一ブタジエン一スチレン共重合体、 ァクリロ 二トリルースチレン共重合体、 メタクリル酸メチルースチレン共重合体、 メタク リル酸メチル一ァクリロ二トリル共重合体、 メタタリル酸メチルー α—メチルス チレン共重合体、 ァクリル酸ブチルーァクリル酸ェチルーァクリロニトリル一 2 ーヒ ドロキシェチルメタクリレートーメタクリル酸共重合体、 アクリル酸ブチル ーァクリル酸ェチルーアタリロニトリル一 2—ヒ ドロキシェチルメタクリレート ーァクリル酸共重合体、 ァクリル酸プチルーァクリロ二トリル一 2—ヒ ドロキシ ェチルメタクリ レート共重合体、 アタリル酸プチル一ァクリロニトリル—ァクリ ル酸共重合体、 ァクリル酸ブチルーァクリル酸ェチル—ァクリロニトリル共重合 体、 アクリル酸ェチルーアクリロニトリ^^一 Ν， Νジメチルアクリルアミ ド共重 合体等を例示することができる。 中でも、 アクリル酸プチルーアクリル酸ェチル 一アクリロニトリル共重合体、 アクリル酸ェチル一アクリロニトリル一 Ν， Νジ メチルァクリルアミ ドが好ましい。
なお、 二トリル基、 エポキシ基、 水酸基、 力ルポキシル基などの官能基を有す る単量体を共重合させてなる （メタ） アクリル系樹脂を用いることにより、 被着 体への密着性及ぴ他の樹脂成分との相溶性を向上させることができる。 このよう な （メタ） アクリル系樹脂において、 前記官能基を有する単量体の使用量は特に 限定されないが、 （メタ） アクリル系樹脂の全重量に対し、 0. l〜5 0mo 1 %であることが好ましく、 より好ましくは 0. 5〜45mo 1 %、 更に好まし くは l〜40mo 1 %である。 配合量が前記下限値未満であると密着性を向上す る効果が低下する場合があり、 前記上限値を超えると粘着力が強すぎて作業性を 向上する効果が低下する場合がある。
前記 （メタ） アクリル系樹脂の重量平均分子量は特に限定されないが、 1 0万 以上が好ましく、 より好ましくは 1 5万〜 100万、 更に好ましくは 2 5万〜 9 0万である。 重量平均分子量が前記範囲であると製膜性を向上させること力でき る。
フィルム形成性樹脂としてフエノキシ樹脂が用いられる場合、 その数平均分子 量は、 好ましくは 5000〜 1 5000であり、 より好ましくは 6000〜 14 000、 更に好ましくは 8000〜 1 2000である。 このようなフエノキシ樹 脂を用いることにより、 硬化前の接着テープの流動性を抑制し、 かつ、 接着テー プの層間厚みを均一にすることができる。 フエノキシ樹脂の骨格は、 ビスフエノ ール Aタイプ、 ビスフエノール Fタイプ、 ビフヱニル骨格タイプなどが挙げられ るが、 これらに限定されない。 これらの中でも、 飽和吸水率が 1 %以下であるフ ヱノキシ樹脂は、 接着時や半田実装時の高温下において、 発泡又は剥離などの発 生を抑えることができるため好ましい。 なお、 飽和吸水率は、 フエノキシ樹脂を 25 μ m厚のフィルムに加工し、 1 00°C雰囲気中で 1時間乾燥 （絶乾状態） し、 さらに、 そのフィルムを 40°C 90%RH雰囲気の恒温高湿層に放置し、 重量変 化を 24時間おきに測定し、 重量変化が飽和した時点の重量を用いて、 下記式に より算出することができる。
飽和吸水率 （％) = { ('飽和した時点の重量） 一 （絶乾時点の重量） } / (絶 乾時点の重量） X 1 00
本発明に用いられるポリイミ ド樹脂は、 繰り返し単位中にイミ ド結合を持つ樹 脂であれば特に限定されない。 例えば、 ジァミンと酸二無水物を反応させ、 得ら れたポリアミド酸を加熱、 脱水閉環することにより得られるものが挙げられる。 ジァミンとしては、 芳香族ジァミンである、 3 , 3， ージメチル一 4， 4， ジァ ミノジフエニル、 4， 6 ジメチルー m フエ二レンジァミン、 2， 5 ジメチ ルー p フエ二レンジァミン、 シロキサンジァミンである、 1， 3 ビス （3— ァミノプロピル） 1， 1 , 3， 3—テトラメチルジシロキサン等が挙げられ、 単独でも 2種以上混合して用いて良い。 また、 酸二無水物としては、 3 , 3， 4， 4， 一ビブヱニルテトラカルボン酸、 ピロメリット酸二無水物、 4 , 4， ーォキ シジフタル酸二無水物等が挙げられ、 単独でも 2種以上混合して用いても良い。 ポリイミ ド樹脂は、 溶剤に可溶なものでも、 不溶なものでも使用できるが、 溶剤 可溶性のものが他の成分と混合する際のワニス化が容易であり、 取り扱いに優れ ている。 特に、 シロキサン変性ポリイミ ド樹脂は、 様々な有機溶媒に溶かすこと ができるため好適に用いられる。
フィルム形成性樹脂は市販品を用いてもよく、 本発明の効果を損ねない範囲で、 各種可塑剤、 安定剤、 無機フィラー、 帯電防止剤や顔料等の添加剤を配合したも のであってもよい。
本発明の第 1実施態様の接着テープにおいて、 フィルム形成性樹脂の配合量は、 接着テープの構成成分の合計量に対して、 1 0〜 5 0重量％であり、 好ましくは 1 5〜4 0重量％、 更に好ましくは 2 0〜 3 5重量％である。 この範囲であると、 接着テープ溶融前の樹脂成分の流動性を抑制することができ、 接着テープの取り 扱いが容易になる。
( B ) 硬化性樹脂
本発明に用いられる硬化性樹脂は、 通常、 半導体用の接着成分として使用でき るものであれば特に限定されない。 例えば、 硬化性樹脂としては、 エポキシ樹脂、 ォキセタン樹脂、 フヱノール樹脂、 （メタ） アタリレート樹脂、 不飽和ポリエス テル樹脂、 ジァリルフタレート樹脂、 マレイミ ド樹脂等が挙げられる。 中でも、 硬化性と保存性、 硬化物の耐熱性、 耐湿性、 耐薬品性に優れるエポキシ樹脂が好 適に用いられる。
エポキシ樹脂は、 室温で固形のエポキシ樹脂と、 室温で液状のエポキシ樹脂の うち、 いずれを使用してもよい。 また、 樹脂が室温で固形のエポキシ樹脂と、 室 温で液状のエポキシ樹脂とを併用してもよい。 これにより、 樹脂の溶融挙動の設 計自由度を更に高めることができる。
室温で固形のエポキシ樹脂としては、 特に限定されるものではないが、 ビスフ - ェノール A型エポキシ樹脂、 ビスフエノール S型エポキシ樹脂、 フエノールノポ ラック型エポキシ樹脂、 クレゾールノポラック型エポキシ樹脂、 グリシジルアミ ン型エポキシ樹脂、 グリシジルエステル型エポキシ樹脂、 3官能エポキシ樹脂、 4官能エポキシ樹脂等が挙げられる。 更に具体的には、 固形 3官能エポキシ樹脂、 クレゾールノポラック型エポキシ樹脂等が好適に使用される。 これらは、 1種で 用いても、 2種以上を併用してもよい。
室温で固形のエポキシ樹脂の軟化点は、 好ましくは 4 0〜 1 2 0 °Cであり、 よ り好ましくは 5 0〜 1 1 0 °Cであり、 更に好ましくは 6 0〜 1 0 0 °Cである。 こ の範囲であると、 接着テープのタック性を抑えることができ、 接着テープの取り 扱いが容易となる。
室温で液状のエポキシ樹脂としては、 特に限定されるものではないが、 ビスフ ヱノール A型ェポキシ樹脂、 ビスフエノール F型ェポキシ樹脂等が挙げられる。 また、 ビスフエノール A型エポキシ樹脂とビスフエノール F型エポキシ樹脂とを 併用してもよい。
室温で液状のエポキシ樹脂のエポキシ当量は、 好ましくは 1 5 0〜3 0 0であ り、 より好ましくは 1 6 0〜 2 5 0であり、 更に好ましくは 1 7 0〜 2 2 0であ る。 エポキシ当量がこの範囲より低いと硬化物の収縮率が大きくなる傾向があり、 本発明の接着テープを用いて接着した半導体チップに反りが生じることがある。 また、 エポキシ当量がこの範囲より高いとフィルム形成性樹脂、 特にポリイミ ド 樹脂との反応性が低下する場合がある。
エポキシ樹脂等の硬化性樹脂は市販品を用いてもよく、 本発明の効果を損ねな い範囲で、 各種可塑剤、 安定剤、 無機フィラー、 帯電防止剤や顔料等の添加剤を 配合したものであってもよい。
本実施態様の接着テープにおいて、 硬化性樹脂の配合量は、 接着テープの構成 成分の合計量に対して、 3 0〜8 0重量％でぁり、 好ましくは 3 5〜7 5重量％、 更に好ましくは 4 0〜 7 0重量％である。 この範囲であると、 半導体チップ間の 電気的接続強度及び機械的接着強度を確保することができる。
( C ) フラックス活性を有する硬化剤
本明細書において、 フラックス活性を有する硬化剤は、 半導体チップに設けら れた半田バンプ表面の酸化膜を導体部材と電気的に接合できる程度に還元する作 用を示し、 かつ、 樹脂と結合する官能基を有する化合物を意味する。 フラックス 活性を有する硬化剤は、 接着テープの溶融時は、 半田バンプ表面の酸化膜を還元 して、 半田バンプを構成する半田成分の濡れ性を高め、 半導体チップの対向する 内部電極間への半田成分の凝集を促し、 半田領域の形成を容易にする。 一方、 半 導体チップ間の電気的接続が形成された後は、 硬化剤として機能し、 樹脂に付加 して、 樹脂の弾性率又は T gを高めることができる。 本発明の接着テープは、 上 記のようなフラックス活性を有する硬化剤を用いるので、 フラックス洗浄を行う 必要がなく、 フラックス成分残渣に起因するイオンマイグレーションの発生を抑 制することができるといった利点がある。
本発明に用いられるフラックス活性を有する硬化剤は、 カルボキシル基を少な くとも 1個有していることが好ましい。 一方、 本発明に用いられるフラックス活 性を有する硬化剤に含まれる樹脂と結合する官能基としては、 使用される （B ) 硬化性樹脂の種類等によって適宜選択することができる。 例えば、 （B ) 硬化性 樹脂としてエポキシ樹脂を含む場合、 フラックス活性を有する硬化剤は、 カルボ キシル基と、 エポキシ基と反応する基と、 を有していることが好ましい。 ェポキ シ基と反応する基としては、 例えば、 カルボキシル基、 水酸基、 ァミノ基が挙げ られる。
具体的に、 本発明に用いられるフラックス活性を有する硬化剤は、 脂肪族ジカ ルボン酸及びカルボキシル基とフヱノール性水酸基とを有する化合物からなる群 から選択される少なくとも 1種であることが好ましい。 .
本発明に用いられる脂肪族ジカルボン酸は、 脂肪族炭化水素に力ルポキシル基 が 2個結合した化合物であれば特に限定されない。 脂肪族炭化水素基は、 飽和又 は不飽和の非環式であってもよいし、 飽和又は不飽和の環式であってもよい。 脂 肪族炭化水素基が非環式の場合には、 直鎖状でもよいし、 分岐状でもよ'い。 · 上記脂肪族ジカルボン酸としては、 例えば、 下記式 （1 ) で表される化合物が 挙げられる。
H O O C - ( C H 2 ) n - C O O H ( 1 )
式中、 nは 1〜 2 0の整数であり、 3〜 1 0の整数であることが好ましい。 こ の範囲であると、 フラックス活性、 接着時のアウトガス及び接着テープの硬化後 の弾性率及ぴガラス転移温度のパランスが良好である。 特に、 nを 3以上とする ことにより、 接着テープの硬化後の弾性率増加を抑制し、 被接着物との接着性を 向上させることができる。 また、 nを 1 0以下とすることにより、 弾性率の低下 を抑制し、 接続信頼性を更に向上させることができる。
上記式 （1 ) で示される化合物の具体例としては、 グルタル酸、 アジピン酸、 ピメリン酸、 スベリン酸、 ァゼライン酸、 セバシン酸、 ゥンデカン二酸、 ドデカ ンニ酸、 トリデカン二酸、 テトラデカン二酸、 ペンタデカン二酸、 ォクタデカン 二酸、 ノナデカン二酸、 エイコサン二酸等が挙げられる。 中でも、 アジピン酸、 スベリン酸、 セバシン酸、 ドデンカン二酸が好ましく、 セバシン酸が特に好まし い。
カルボキシル基とフエノール性水酸基とを有する化合物としては、 サリチル酸、 2， 3—ジヒ ドロキシ安息香酸、 2， 4ージヒ ドロキシ安息香酸、 ゲンチジン酸 ( 2 , 5—ジヒ ドロキシ安息香酸） 、 2， 6—ジヒ ドロキシ安息香酸、 3， 4一 ジヒ ドロキシ安息香酸、 浸食子酸 （3， 4 , 5—トリヒ ドロキシ安息香酸） 等の 安息香酸誘導体； 1， 4ージヒ ドロキシ一 2—ナフトェ酸、 3， 5—ジヒ ドロキ シー 2—ナフトェ酸等のナフトェ酸誘導体； フエノールフタリン ； ジフエノール 酸等が挙げられる。 中でも、 フエノールフタリン、 ゲンチジン酸、 2， 4—ジヒ ドロキシ安息香酸、 2， 6—ジヒ ドロキシ安息香酸が好ましく、 フエノールフタ リン、 ゲンチジン酸、 又はこれらの組み合わせが特に好ましい。
なお、 これらの化合物は何れも吸湿し易く、 ポイ ドの原因となるため、 使用す る際は前もって乾燥させておくことが好ましい。
本発明において、 フラックス活性を有する硬化剤は、 1種で用いてもよいし、 2種以上を併用してもよい。 本実施態様の接着テープにおいて、 フラックス活性 を有する硬化剤の配合量は、 接着テープの構成成分の合計量に対して、 1〜2 0 重量％であり、 好ましくは 3〜 1 8重量％、 更に好ましくは 5〜 1 5重量％であ る。 この範囲であると、 半田バンプ表面の酸化膜を電気的に接合できる程度に十 分に還元することができ、 かつ、 樹脂成分の硬化時には、 樹脂中に効率よく付加 して、 樹脂の弾性率又は T gを高めることができる。 また、 未反応のフラックス 活性を有する硬化剤に起因するイオンマイグレーションの発生を抑制することが できる。
(D ) その他の成分
本実施態様の接着テープは、 本発明の効果を損ねない範囲で上記以外の成分を 含有してもよい。
例えば、 本実施態様の接着テープは、 上記 （C ) 成分以外の硬化剤を更に含ん でもよい。 硬化剤は、 フエノール類、 アミン類、 チオール類等が挙げちれる。 こ れらは、 使用される （B ) 硬化性樹脂の種類等に応じて適宜選択すればよい。 例 えば、 硬化性樹脂としてエポキシ樹脂が使用される場合、 硬化剤としては、 ェポ キシ樹脂との良好な反応性、 硬化時の低寸法変化及び硬化後の適切な物性 （例え ば、 耐熱性、 耐湿性等） が得られる点でフエノール類が好適に用いられる。 本発明に用いられるフエノール類は、 特に限定されるものではないが、 接着テ ープの硬化後の物性が優れていることから、 2官能以上であることが好ましい。 例えば、 ビスフエノール A、 テ トラメチルビスフエノール A、 ジァリルビスフェ ノール A、 ビフエノール、 ビスフエノーノレ F、 ジァリルビスフエノール F、 トリ スフ inノーノレ、 テトラキスフエノール、 フエノーノレノポラック類、 クレゾーノレノ ポラック類等が挙げられる。 中でも、 溶融粘度及ぴエポキシ樹脂との反応性が良 好であり、 硬化後の物性が優れていることから、 フエノールノポラック類及びク レゾールノボラック類が好適に用いられる。
硬化剤の配合量は、 使用する硬化性樹脂や硬化剤の種類、 あるいはフラックス 活性を有する硬化剤の種類や使用量によって適宜選択すればよい。 例えば、 硬化 剤として、 フ ノールノポラック類を使用する場合、 その配合量は、 硬化性樹脂 を確実に硬化させる点で、 接着テープの構成成分の合計量に対して、 好ましくは 5重量％以上、 より好ましくは 1 0重量％以上である。 エポキシ樹脂と未反応の フエノールノボラック類が残留していると、 イオンマイグレーションの要因とな る。 したがって、 残渣として残らないようにするためには、 好ましくは 3 0重 量％以下、 より好ましくは 2 5重量％以下とする。
フエノールノポラック樹脂の配合量は、 エポキシ樹脂に対する当量比で規定し てもよい。 例えば、 エポキシ樹脂に対するフエノールノポラック樹脂の当量比は、 0 . 5〜1 . 2であり、 好ましくは 0 . 6〜1 . 1であり、 更に好ましくは 0 . 7〜0 . 9 8である。 エポキシ樹脂に対するフエノールノポラック樹脂の当量比 を 0 . 5以上とすることにより、 硬化後の耐熱性、 耐湿性を確保することができ る。 一方、 この当量比を 1 . 2以下とすることにより、 硬化後のエポキシ樹脂と 未反応の残留フヱノールノポラック樹脂の量を低減することができ、 耐イオンマ ィグレーション性が良好となる。
これらの硬化剤は、 1種で用いてもよいし、 2種以上を併用してもよい。
また、 本実施態様の接着テープは、 硬化促進剤を更に含んでもよい。 硬化促進 剤は硬化性樹脂の種類等に応じて適宜選択することができる。 硬化促進剤として は、 例えば、 融点が 1 5 0 °C以上のイミダゾール化合物を使用することができる。 使用される硬化促進剤の融点が 1 5 0 °C以上であると、 接着テープの硬化が完了 する前に、 半田バンプを構成する半田成分が半導体チップに設けられた内部電極 表面に移動することができ、 内部電極間の電気的接続を良好なものとすることが できる。 融点が 1 5 0 °C以上のイミダゾール化合物としては、 2—フエ-ルヒ ド ロキシイミダゾール、 2—フエニノレー 4ーメチルヒ ドロキシイミダゾール等が挙 げられる。
硬化促進剤の配合量は適宜選択すればよいが、 例えば、 硬化促進剤として、 ィ ミダゾール化合物を使用する場合、 接着テープの構成成分の合計量に対して、 好 ましくは 0 . 0 0 5〜1 0重量％、 より好ましくは 0 . 0 1〜5重量％である。 イミダゾール化合物の配合量を 0 . 0 0 5重量％以上とすることにより、 硬化促 進剤としての機能を更に効果的に発揮させて、 接着テープの硬化性を向上させる ことができる。 また、 イミダゾールの配合量を 1 0重量％以下とすることにより、 半田バンプを構成する半田成分の溶融温度における樹脂の溶融粘度が高くなりす ぎず、 良好な半田接合構造が得られる。 また、 接着テープの保存性を更に向上さ せることができる。
これらの硬化促進剤は、 1種で用いてもよいし、 2種以上を併用してもよレ、。 また、 本実施態様の接着テープは、 シランカップリング剤を更に含んでもよレ、。 シランカップリング剤を含むことにより、 半導体チップに対する接着テープの密 着性を高めることができる。 シランカップリング剤としては、 例えば、 エポキシ シランカツプリング剤、 芳香族含有アミノシランカップリング剤等が使用できる。 これらは 1種で用いてもよいし、 2種以上を併用してもよい。 シランカップリン グ剤の配合量は、 適宜選択すればよいが、 接着テープの構成成分の合計量に対し て、 好ましくは 0 . 0 1〜 1 0重量％であり、 より好ましくは 0 . 0 5〜5重 量％であり、 更に好ましくは 0 . 1〜2重量％でぁる。
上記成分のほか、 本実施態様の接着テープは、 樹脂の相溶性、 安定性、 作業性 等の各種特性向上のため、 各種添加剤を適宜配合してもよい。 次に、 第 1実施態様の接着テープの製造方法について説明する。
第 1実施態様の接着テープは、 （A) フィルム形成性樹脂、 （B ) 硬化性樹脂、 ( C ) フラックス活性を有する硬化剤、 及び必要に応じてその他の成分を溶媒中 に混合し、 得られたワニスをポリエステルシート等の剥離処理を施した基材上に 塗布し、 所定の温度で、 実質的に溶媒を含まない程度にまで乾燥させることによ り得ることができる。 ここで用いられる溶媒は、 使用される成分に し不活性な ものであれば特に限定されないが、 アセトン、 メチルェチルケトン、 メチルイソ ブチルケトン、 D I B K (ジィソブチルケトン）、 シク口へキサノン、 D A A (ジアセトンアルコール） 等のケトン類、 ベンゼン、 キシレン、 トルエン等の芳 香族炭化水素類、 メチルアルコール、 エチルアルコール、 イソプロピルアルコー ノレ、 n—プチルァノレコーノレ等のアルコーノレ類、 メチルセロソノレブ、 ェチノレセロソ ルブ、 プチルセ口ソルブ、 メチルセ口ソルプアセテート、 ェチルセ口ソルブァセ テート等のセロソノレブ系、 NM P (N—メチル一 2—ピロリ ドン） 、 T H F (テ トラヒ ドロフラン） 、 DM F (ジメチルホルムアミ ド） 、 D B E (二塩基酸エス テル） 、 E E P ( 3—エトキシプロピオン酸ェチル） 、 DM C (ジメチルカーボ ネート） 等が好適に用いられる。 溶媒の使用量は、 溶媒に混合した成分の固形分 が 10〜6 0重量％となる範囲であることが好ましい。
本実施態様において、 接着テープの厚みは、 特に限定されるものではないが、 好ましくは 5〜300 μ mであり、 より好ましくは 1 0〜200 /z mであり、 更 に好ましくは 1 5〜1 50 ^umである。 この範囲であると、 半導体チップの間隙 に樹脂成分を十分に充填することができ、 樹脂成分の硬化後の機械的接着強度を 確保することができる。
また、 本実施態様においては、 所望の半田濡れ拡がり率 （％) を有しているこ とが好ましい。 すなわち、 本実施態様の接着テープは、 接着テープ上に直径 50 0 μ mのスズ含有半田ポールを配置し、 該半田ポールの融点より 30°C高い温度 で 20秒間加熱したとき、 式 （I )
半田濡れ拡がり率 （％) = [ { (半田ポールの直径） 一 （濡れ拡がり後の半田 の厚み） } / (半田ポールの直径） ] xi oo (I)
で表される半田濡れ拡がり率が 40%以上であることが好ましい。 半田バンプを 用いて回路基板を金属接合する場合、 半田の濡れ拡がり率が大きい程、 金属間結 合が助長され、 接合強度が増加する。 接合不良の発生が防止されるのに十分な半 田濡れ拡がり率は 40%以上であるが、 接合確率を高め、 接合後の種々の環境下 にお る接合信頼性を考慮すると、 半田濡れ拡がり率は、 4 5%以上であること がより好ましく、 更に好ましくは 50%以上である。
なお、 半田濡れ拡がり率が 60%以上であるときは、 前述した （C) フラック ス活性を有する硬化剤は、 脂肪族ジカルボン酸を含有することが好ましい。 半田 濡れ拡がり率が 60%以上と高く、 強い還元力が必要な場合は、 フラックス活性 がより高い脂肪族ジカルボン酸を用いることにより、 半田成分の濡れ性を高め、 電気的接続信頼性を確保することが望ましいからである。
一方、 半田濡れ拡がり率が 40%〜60%であるときは、 （C) フラックス活 性を有する硬化剤は、 カルポキシル基とフエノール性水酸基とを有する化合物を 含有することが好ましい。 半田濡れ拡がり率が上記の範囲であり、 それほど強い 還元力が必要でない場合は、 硬化性樹脂 （例えばエポキシ樹脂） との反応性が高 い化合物を用い、 フラックス残渣に起因するイオンマイグレーションの発生をよ り効果的に抑制できることが望ましいからである。
半田濡れ拡がり率の測定条件は、 半田ポールが濡れ拡がる程度のばらつきを低 減するために、 半田ポールの融点よりも 30°C高い温度で加熱し、 また、 加熱時 間は、 フラックス活性を有する硬化剤が溶融し、 半田ポールの表面に移動して半 田が濡れ拡がるまでの時間、 及ぴ半田が濡れ拡がる程度のばらつきを考慮して 2 0秒とする。
半田濡れ拡がり率は、 具体的には、 下記の測定方法により求められる。
(1) ベア Cu板 （平井精密工業 （株） 製） に厚み 1 5 i mの接着テープを貼り 付ける。
(2) 接着テープ上に下記の直径が 500 μ mの半田ボールを静置させる。
( i ) 「M31」 （S nZAgZCu、 融点 21 7°C、 千住金属工業 （株） 製） ( i i ) 「L 20」 (S n/B i、 融点 1 38°C、 千住金属工業 （株） 製） (3) ASTM B 545に準じて、 各半田の融点よりも 30°C高い温度にホ ットプレートを力 [I熱し、 上記サンプルをホットプレート上で 20秒間加熱する。 (4) ベア C u板上に濡れ拡がった半田ポールの高さを計測する。
(5) 下記の式 （ I) により、 半田濡れ広がり率を算出する。
半田濡れ拡がり率 （％) = [ { (半田ポールの直径） 一 （濡れ拡がり後の半田 の厚み） } / (半田ポールの直径） ] X 100 (I)
また、 本実施態様において、 厚み 100 μπιの場合、 223 °Cにおける接着テ —プの溶融粘度は 10〜200000 P a . sであることが好ましく、 1 0〜1 0000 P a · sであることがより好ましい。 該溶融粘度を 10 P a · s以上と することにより、 加熱時に接着テープが被着物である半導体チップからブリード することによる接続信頼性の低下、 及び周辺部材への汚染を抑制することができ る。 また、 気泡の発生、 半導体チップの間隙に樹脂成分が十分に充填されない等 の不良も防止することができる。 更に、 半田が濡れ拡がりすぎてしまい、 隣接電 極間でショートするといつた問題も防止することが可能である。 また、 溶融粘度 を 200000 P a · s以下とすることにより、 半田バンプと半導体チップに設 けられた内部電極とが金属接合する際に、 半田バンプと該内部電極間の樹脂が排 除されるため、 接合不良を抑制することが可能になる。 溶融粘度は、 更に好まし くは 50〜5000 P a · sであり、 特に好ましくは 300〜1500 P a · s である。
接着テープの溶融粘度は、 以下の測定方法により求められる。 すなわち、 厚み 1 00 μ mの接着テープを、 粘弾性測定装置 （ジャスコインターナショナル (株） 製） で昇温速度 30°C/m i n、 周波数 1. 0 H zで歪み一定一応カ検知 で測定し、 S nZAg- 96. 5/3. 5の融点である雰囲気温度 223 °Cにお ける粘度を測定値とする。
本発明の第 1実施態様の接着テープは、 次のように使用することにより、 半導 体チップと半導体チップとを電気的に接続することができる。 以下、 図面を参照 しながら説明する。 図 1は、 本発明の第 1実施態様の接着テープの使用方法に関 する工程説明図である。
図 1 (a) に示すように、 まず、 回路面に内部電極 1 1が設けられた半導体チ ップ 10と、 回路面に内部電極 21が設けられた半導体チップ 20とを用意する。 電気的接続を良好にするために、 内部電極 1 1及び内部電極 21の表面には、 予 め洗浄、 研磨、 めっき及び表面活性化等の処理を施しておいてもよい。 例えば、 図 1 (a) に示したように、 内部電極 1 1及び内部電極 21の表面に、 T i、 T i ZCu、 Cu、 N i、 C r ZN i等を用いて UBM (Under Barrier Metal) 層 103、 104を形成してもよい。 UBM層は 1層でもよく、 複数層でもよい。 なお、 半導体チップ 10及び 20表面には、 予め、 半導体素子を保護する目的で 表面安定化処理が施されていてもよく、 例えば S i N膜などの不動態膜 1 13が 形成されていてもよい。 また、 図示しないが、 半田バ プと UBM層の接合部お よび内部電極に残留する応力を緩和する層として、 ポリイミ ド膜、 ポリべンゾォ キサゾール膜、 ベンゾシクロブテン膜などの有機樹脂保護膜が形成されていても よい。
次に、 図 1 (b) に示すように、 内部電極 1 1上及ぴ 21上の少なくとも一方 に半田バンプ 105を形成する。 半田バンプ 105は、 めっき法により形成して もよいし、 半田ペースト印刷法、 半田ポールを搭載する方法によって形成しても よい。 なお、 図 1 (a) では、 半田バンプ 105は内部電極 21上に形成されて いるが、 内部電極 1 1上にのみ形成されていてもよく、 内部電極 1 1上及ぴ内部 電極 21上の両方に形成されていてもよい。 半田バンプ 105は、 形成後にリフ ロー 理が施されていてもよい。
半田バンプ 105を構成する半田成分は、 錫 （S n) 、 銀 （Ag) 、 ビスマス (B i ) 、 インジウム （ I n) 、 亜鉛 （Z n) 及び銅 （Cu) からなる群から選 択される少なくとも 2種以上を含む合金であることが好ましい。 中でも、 溶融温 度及び機械的な物性を考慮すると、 3 !1—：8 1の合金、 3 11—八§ー。11の合金、 S n— I nの合金等の S nを含む合金であることが好ましい。 半田バンプの融点 は、 接着テープ中の樹脂成分の流動性を充分に確保する点では、 通常 100°C以 上、 好ましくは 130°C以上とする。 また、 半田バンプの溶融温度は、 接着時に 実装基板や半導体チップ上に設けられた素子の熱劣化を防止するためには、 通常 250°C以下、 好ましくは 230°C以下とする。 なお、 半田バンプの融点は、 例 えば DSCを用い、 昇温速度 10°CZ分で半田バンプを構成する半田粉単体を測 定した際の吸熱ピーク温度とする。
半田バンプ 105の大きさは、 電気的な接続信頼性を充分に確保するため、 直 径 5 μη！〜 500 μπιであることが好ましく、 より好ましくは 10 μ m〜 300 μ m 更に好ましくは 20 μ m〜 200 mである。
次に、 図 1 (c) に示すように、 半導体チップ 10と半導体チップ 20との間 に、 接着テープ 106を介在させ、 該接着テープ 106の硬化が完了せず、 かつ、 半田バンプ 105が溶融する温度まで徐々に加熱する。 加熱により、 半田バンプ 105を構成する半田成分が溶融し、 溶融した半田成分が内部電極表面に凝集す る。 そして、 内部電極表面と半田成分とが接合し、 半田領域 100を形成して対 向する内部電極間を電気的に接続する。
なお、 加熱温度が半田バンプの融点に達した時点で、 半導体チップ 10と半導 体チップ 20とを加圧して、 対向する内部電極間の距離を近づけてもよい。
このようにして、 加熱により溶融した半田成分が対向する内部電極間に凝集し、 固着して、 図 1 (c) に示すような.半田領域 100を形成し、 それによつて対向 する内部電極間が電気的に接続される。 他方、 接着テープ 106に含まれる樹脂 成分は、 半導体チップ 10と半導体チップ 20との間隙に充填されて絶縁性領域 101を形成し、 絶縁性領域 101によって瞵接する内部電極間が電気的に絶縁 される。
続いて、 接着テープ 1 0 6の樹脂成分を完全に硬化させ、 電気絶縁性及び機械 的接着強度を確保する。 本実施態様では、 このようにして対向する内部電極間を 電気的に接続し、 半導体チップ 1 0と半導体チップ 2 0との間隙を絶縁性樹脂で 封止することができる。
本実施態様の接着テープを用いて、 半導体チップの厚み方向に形成されたスル 一ホールを介して半導体チップ間の電気的接続と封止とを行う場合も、 上記と同 様にして行うことができる。 本実施態様の接着テープは、 このようにして半導体 チップ間の電気的接続及び封止を一括で行うことができる。 b . 第 2実施態様
次に、 本発明の第 2実施態様の接着テープについて説明する。
本発明の第 2実施態様の接着テープは、 （A) フィルム形成性樹脂、 （B ) 硬 化性樹脂、 及ぴ （C ) フラックス活性を有する硬化剤に加えて、 更に （E ) 半田 粉を所定の配合比で含有するものである。 本発明の第 2実施態様の接着テープは、 半導体チップと半導体チップとをフェイスダウンで搭載するチップオンチップ型 の半導体装置において、 半導体チップ間の電気的接続を、 接着テープに含有され る半田粉のセルファライメントを利用して行う場合に特に好適に用いられる。 本 実施態様の接着テープは、 対向する半導体チップ間に介在させて熱溶融すること により、 該接着テープに含有される半田粉が対向する内部電極間に凝集して半田 領域を形成することを促し、 かつ、 半導体チップ間の間隙には樹脂成分が充填し て絶縁性領域を形成することを促し、 樹脂成分を硬化させて、 形成された半田領 域及ぴ絶縁性領域を固定化することにより、 半導体チップ間の電気的接続及ぴ封 止を一括で行うことができる。 本実施態様の接着テープは、 半導体チップに半田 バンプを形成する必要がなく、 より簡便な方法で半導体チップ間の電気的接続を 行える点で有用である。
第 2実施態様の接着テープの構成成分は、 半田粉を除いて、 第 1実施態様の接 着テープの構成成分と同じであり、 （A) フィルム形成性樹脂、 （B ) 硬化性樹 脂、 ( C ) フラックス活性を有する硬化剤、 及び必要に応じて （D) その他の成 分を含有する。 各成分の具体例及び配合量は、 第 1実施態様において説明したと おりであるので、 ここでは説明を繰り返さない。 なお、 第 2実施態様において、 各成分の配合量は、 半田粉を除く、 接着テープの構成成分の合計量に対して規定 される。
本実施態様において、 （E ) 半田粉を構成する半田成分としては、 例えば、 鉛 フリー半田が挙げられる。 鉛フリー半田としてば、 特に限定されるものではない I S n、 A g、 B i、 I n、 Z n、 及び C uからなる群から選択される少なく とも 2種以上の合金であることが好ましい。 中でも、 溶融温度及ぴ機械的な物性 を考慮すると、 3 11—8 1の合金、 S n— A g— C uの合金、 S n— Ι ηの合金、 S n— A gの合金等の S nを含む合金であることが好ましい。
半田粉の平均粒径は、 半導体チップの表面積及び所望の半導体チップの離隔距 離に応じて適宜選択すればよいが、 1〜1 0 0 μ m程度であることが好ましく、 より好ましくは 5〜 1 0 0 μ m、 更に好ましくは 1 0〜 5 0 μ mである。 この範 囲であると、 内部電極表面に半田成分を確実に集合させることができる。 また、 隣接する内部電極間をブリッジすることを抑制し、 隣接する内部電極間のショー トを防止できる。 半田粉の平均粒径は、 例えばレーザー回折散乱法により測定さ れる。
また、 半田粉の融点は、 接着テープを溶融する際の樹脂成分の流動性を十分に 確保する点では、 通常 1 0 0 °C以上、 好ましくは 1 3 0 °C以上とする。 また、 半 田粉の融点は、 接着時に実装基板や半導体チップ上に設けられた素子の熱劣化を 防止するためには、 通常 2 5 0 °C以下、 好ましぐは 2 3 0 °C以下とする。
半田粉の配合量は、 半田粉以外の接着テープの構成成分の合計 1 0 0重量部に 対して、 3 0〜 2 0 0重量部であることが好ましく、 より好ましくは 4 0〜 1 8 0重量部、 更に好ましくは 5 0〜1 6 0重量部である。
本実施態様の接着テープは、 第 1実施態様において述べた方法と同様にして製 造することができる。 すなわち、 成分 （A) 〜 （C ) 、 必要に応じてその他の成 分 （D ) 、 及び （E ) 半田粉を、 溶媒中に混合し、 得られたワニスをポリエステ ルシート等の剥離処理を施した基材上に塗布し、 所定の温度で、 実質的に溶媒を 含まない程度にまで乾燥させることにより得ることができる。 溶媒は、 第 1実施 態様において例示したものと同じものを使用できる。
第 2実施態様の接着テープの厚みは、 特に限定されるものではないが、 好まし くは 5〜300 //mであり、 より好ましくは 1 0〜200 mであり、 更に好ま しくは 1 5〜1 50 wniである。 この範囲であると、 半導体チップの間隙に樹脂 成分を十分に充填することができ、 樹脂成分の硬化後の機械的接着強度を確保す ることができる。
本実施態様において、 厚み 1 0 O ^mの場合、 1 38 °Cにおける接着テープの 溶融粘度は、 l P a · s〜 1 0 000 P a · sであることが好ましく、 1 0 P a · s〜1 0000 P a · sであることがより好ましい。 この範囲にすることに より、 半田成分が内部電極から拡散することを抑制できると共に、 樹脂成分のプ リードを抑制することができる。 なお、 接着テープの溶融粘度は、 厚み 1 00 μ mの接着テープを、 粘弾性測定装置 （ジャスコインターナショナル （株） 製） で 昇温速度 1 0°C/m i n、 周波数 0. 1 H zで歪み一定一応カ検知で測定し、 S n/B i =42/58の融点である雰囲気温度 1 38 °Cにおける粘度を測定値と する。
溶融粘度を 1 P a · s以上とすることにより、 半田粉が被着物である半導体チ ップからはみ出すことが無く、 絶縁不良を抑制できる。 また、 加熱時に接着テー プが被着物である半導体チップからブリードすることによる接続信頼性の低下、 及び周辺部材への汚染を抑制することができる。 更に、 気泡の発生、 半導体チッ プの間隙に樹脂成分が十分に充填されない等の不良も防止することができる。 ま た、 溶融粘度を 1 O O O O P a · s以下とすることにより、 半田粉とフラックス 活性を有する硬化剤の接触確率が高まり、 酸化膜の還元が効率的に行われる。 ま た、 半田粉が動きやすいため、 被着物である半導体チップの電極間に半田粉が残 存する確率が低減し、 絶縁不良の発生を抑制できる。 また、 半田バンプと半導体 チップに設けられた内部電極とが金属接合する際に、 半田バンプと該内部電極間 の樹脂が排除されるため、 接合不良を抑制することが可能になる。 溶融粘度は、 更に好ましくは 50〜5000 P a · sであり、 特に好ましくは 100〜 400 0 P a · sであり、 最も好ましくは 1 00〜2000 P a - sである。
本発明の第 2実施態様の接着テープは、 次のように使用することにより、 半導 体チップと半導体チップとを電気的に接続することができる。 図 2は、 本発明の 第 2実施態様の接着テープの使用方法に関する工程説明図である。
まず、 図 2 ( a ) に示すように、 内部電極 1 1が設けられた半導体チップ 1 0 と、 内部電極 2 1が設けられた半導体チップ 2 0とを、 互いに内部電極が設けら れた面 （回路面） が対向するように配置する。
半導体チップ 1 0及び半導体チップ 2 0の表面には、 それぞれ内部電極 1 1、 2 1を開口するように保護膜 1 0 7が形成されていてもよい。 例えば、 ポリイミ ド膜、 ポリべンゾォキサゾール膜、 ベンゾシクロブテン膜などの有機樹脂の保護 膜が形成されていてもよい。 これにより、 半田成分が対向する内部電極間に誘導 されやすくなり、 内部電極間の電気的接続を良好にすることができる。 また、 応 力緩和層としても機能することができる。 なお、 保護膜 1 0 7の形状は、 上記の ような機能を有するものであれば、 図示した形状には限定されない。 また、 内部 電極 1 1及び内部電極 2 1の表面には、 予め洗浄、 研磨、 めっき、 表面活性化等 の処理を施しておいてもよい。 例えば、 図 2 ( a ) に示したように、 内部電極 1 1及び内部電極 2 1の表面に、 T i、 T i / C u、 C u、 N i、 C r /N i等を 用いて U B M (Under Bump Metal) 層 1 0 3を形成してもよい。 U B M層は1層 でもよく、 複数層でもよい。 なお、 半導体チップ 1 0及ぴ 2 0表面には、 予め、 半導体素子を保護する目的で表面安定化処理が施されていてもよく、 例えば S i N膜などの不動態膜 1 1 3が形成されていてもよい。
次に、 図 2 ( b ) に示すように、 半導体チップ 1 0と半導体チップ 2 0との間 に接着テープ 1 0 8を介在させる。 接着テープ 1 0 8には半田粉 1 0 8 aが含有— されている。 続いて、 接着テープ 1 0 8の硬化が完了せず、 かつ、 接着テープ 1 0 8中の半田粉 1 0 8 aが溶融する温度まで徐々に加熱する。 加熱により、 図 2 ( c ) に示すように、 半田粉 1 0 8 aが溶融し、 樹脂成分中を移動して内部電極 表面に自己整合的に凝集し、 半田領域 1 0 0を形成する。 この半田領域 1 0 0に より、 内部電極表面と溶融した半田粉が接合して対向する内部電極間が電気的に 接続される。 他方、 半導体チップ間の間隙には接着テープの樹脂成分が充填され 絶縁性領域 1 0 1を形成する。 これにより、 隣接する內部電極間が電気的に絶縁 される。 なお、 加熱温度が半田粉の融点に達した時点で、 半導体チップ 1 0と半導体チ ップ 2 0とを加圧して、 対向する内部電極間の距離を近づけてもよい。
続いて、 接着テープ 1 0 8の樹脂成分を完全に硬化させ、 電気的接続強度及び 機械的接着強度を確保する。 こうして対向する内部電極 1 1と内部電極 2 1とを 電気的に接続し、 半導体チップ 1 0と半導体チップ 2 0との間隙を絶縁性樹脂で 封止することができる。
本実施態様の接着テープを用いて、 半導体チップの厚み方向に形成されたスル 一ホールを介して半導体チップ間の電気的接続と封止とを行う場合も、 上記と同 様にして行うことができる。 本実施態様の接着テープは、 このようにして半導体 チップ間の電気的接続及ぴ封止を一括で行うことができる。
2 . 半導体装置
次に、 本発明の半導体装置について説明する。
本発明の半導体装置は、 本発明の接着テープを用いて、 半導体チップと半導体 チップとを電気的に接続してなるチップオンチップ型の半導体装置である。 本発 明の一実施態様としては、 例えば、 第 1の半導体チップと第 2の半導体チップと を備え、 前記第 1の半導体チップの回路面と前記第 2の半導体チップの回路面と が対向して配設されてなるチップオンチップ型の半導体電子部品を含む半導体装 置であって、 本発明の接着テープを用いて、 前記第 1の半導体チップと前記第 2 の半導体チップとを接着してなる半導体装置が含まれる。 また、 本発明の他の実 施態様としては、 前記半導体装置において、 前記第 2の半導体チップの回路面と は反対側の面に第 3の半導体チップが更に積層されてなる多段スタック型の半導 体電子部品を含む半導体装置において、 本発明の接着テープを用いて、 前記第 2 の半導体チップの厚み方向に設けられたスルーホールを介して前記第 2の半導体 チップと前記第 3の半導体チップとを電気的に接続してなる半導体装置が含まれ る。 前記多段スタック型半導体電子部品において、 前記第 2の半導体チップと前 記第 3の半導体チップとの接着にのみ本発明の接着テープが用いられたものであ つてもよい。 本発明の半導体装置は、 本発明の接着テープを用いて半導体チップ と半導体チップとを接着してなるものであれば特に限定されない。 前述したとおり、 本発明の好ましい態様によれば、 本発明の接着テープは、 溶 融粘度を制御することにより該接着テープの溶融時に生じる樹脂成分等のブリー ドを最小限に抑えることができるので、 半導体チップ間の離隔距離、 あるいは、 上段の半導体チップの側面と下段の半導体チップの回路面に設けられた外部電極 との離隔距離を小さくすることが可能であり、 一つのパッケージ内に搭载するこ • とができる半導体チップの集積密度を高めることができる。 また、 パッケージ全 体の小型化及び薄型化を図ることができる。 更に、 内部電極間の離隔距離を短く 設定する'こともでき、 一つのパッケージ内に収容できる情報量を増大させること ができる。 以下、 図面を参照しながら、 本発明の半導体装置について具体的に説 明する。
図 3は、 本発明の一実施形態に係る半導体装置の概略断面図である。 図 3に示 されるように、 半導体チップ 1 0上に設けられた外部電極 1 2と実装基板 1 0 9 上に設けられた電極 （図示せず） とがワイヤ 1 1 0により電気的に接続され、 半 導体電子部品 1が実装基板 1 0 9上に実装されている。 半導体電子部品 1、 実装 基板 1 0 9及ぴワイヤ 1 1 0は、 封止樹脂 1 1 1により封止されている。 また、 実装基板 1 0 9の裏面には、 複数のバンプ電極 1 1 2が設けられている。
半導体電子部品 1は、 半導体チップ 1 0と半導体チップ 2 0とが対向して配設 されてなり、 ここで、 半導体チップ 1 0と半導体チップ 2 0とは、 本発明の接着 テープを用いて接着されている。 図 4 ( a ) は、 本発明の一実施形態に係る半導 体電子部品 1の概略上面図であり、 図 4 ( b ) は、 図 4 ( a ) の A— A ' の概略 断面図である。 図 4 ( b ) において、 半導体電子部品 1は、 内部電極 1 1が設け られた第 1の半導体チップ 1 0の回路面 （図示しない） に、 内部電極 2 1が設け られた第 2の半導体チップ 2 0の回路面 （図示しない） が対向するように配設さ れている。 図 4 ( b ) に示すように、 内部電極 1 1は、 内部電極 2 1に対応する ようにパターユングされ、 対向する内部電極 1 1と内部電極 2 1との間には半田 領域 1 0 0が形成されている。 この半田領域 1 0 0によって、 対向する内部電極 間は電気的に接続されている。 また、 半導体チップ 1 0と半導体チップ 2 0との 間隙には絶縁性樹脂が充填されて絶縁性樹脂領域 1 0 1が形成され、 この絶縁性 樹脂領域 1 0 1によって隣接する内部電極間が電気的に絶縁されている。 半導体 チップ 10の回路面には、 半導体チップ 1 0の回路面に形成された図示しない集 積回路を、 シリコン等からなる実装基板に接続するための外部電極 1 2が設けら れている。
半導体チップ 10と半導体チップ 20との離隔距離 Xは、 特に限定されるもの ではないが、 半導体チップの集積密度を高めるためには、 離隔距離 Xを小さくで きることが好ましい。 例えば、 第 2実施態様の接着テープを用いた場合、 該離隔 距離 Xは 25 μπι以下であることが好ましく、 より好ましくは 5 m以下、 更に 好ましくは 3 / m以下である。 ここで離隔距離 Xは、 半導体チップ 1 0の回路面 と半導体チップ 20の回路面との間の距離をいう。 半導体チップ間の接続強度を 確保する点では、 離隔距離 Xは、 0. 5 /zm〜5 μπιであることが好ましい。 他 方、 第 1実施態様の接着テープを用いた場合、 接続後の半田ボールの大きさは接 続前とほぼ同程度になる。 例えば 50 //mの半田ポールを使用した場合、 離隔距 離 Xは 25〜50 i m程度であり、 好ましくは 3 5〜48 μπι、 より好ましくは 40〜45 μ raである。
また、 半導体チップ 20の側面 20 aと半導体チップ 1 0の回路面に設けちれ た外部電極 1 2との最短の離隔距離 Yは、 特に限定されるものではないが、 lm m以下であることが好ましく、 より好ましくは 0. 7 mm以下、 更に好ましくは 0. 5 mm以下である。 なお、 特に限定されるものではないが、 ワイヤーボンデ イングのスペースを確保する為、 最短の離隔距離 Yは、 通常 0. 0 5mm以上で ある。 ここで、 「半導体チップ 20の側面 20 aと半導体チップ 1 0上に設けら れた外部電極 1 2との最短の離隔距離 Y」 において、 「最短」 という用語を用い ているのは、 各半導体チップ 20の側面 20 aと半導体チップ 1 0の回路面に設 けられた外部電極 1 2との距離が一定でない場合に、 最も近接した距離を表現す る意図である。
更に、 半導体チップの回路面に複数設けられた隣接する内部電極間の最短の離 隔距離 Zは、 1 00 μπι以下であることが好ましく、 より好ましくは 70 以 下、 さらに好ましくは 5 Ο μπι以下である。 電気的な接続信頼性を確保する点で は、 最短の離隔距離 Ζは、 好ましくは 1 0〜50 μ mである。 ここで、 「半導体 チップ上に複数設けられた隣接する内部電極間の最短の離隔距離 Z」 において、 「最短」 という用語を用いているのは、 隣接する内部電極間の離隔距離 Zが一定 でない場合に、 最も近接した距離を表現する意図である。
なお、 特に限定されないが、 第 1の半導体チップ 10は、 第 2の半導体チップ 20よりもサイズが大きいものであることが好ましく、 半導体チップの集積密度 を向上させる点で、 図 1 (a) に示すように、 半導体チップ 20は、 半導体チッ プ 10の略中央領域に配設されていることが好ましい。 また、 半導体チップ 10 上に設けられた外部電極 1 2は、 半導体チップ 10の周縁部に設けられているこ とが好ましい。
半田領域 100は、 半田成分が溶融し固着して形成された領域であり、 この領 域により対向する内部電極間が導通している。 また、 絶縁性領域 101は、 絶縁 性樹脂が充填して形成された領域であり、 この領域により隣接する内部電極間が 電気的に絶縁されている。
また、 特に限定されないが、 半導体チップ 10及び 20の厚みは、 それぞれ 1 0 μ m〜 1 000 μ mであることが好ましく、 より好ましくは 750 m以下で ある。 また、 内部電極、 外部電極の大きさや材質は特に限定されず、 用途に応じ て適宜選択すればよい。 なお、 本発明に用いられる半導体チップ、 内部電極、 外 部電極等については、 例えば、 「CS P技術のすべて P a r t 2」 （萩本英ニ著、 工業調査会発行） の p 62〜72、 p 84〜88、 p 39〜60、 「S i P技術 のすベて」' （赤沢隆著、 工業調査会発行） の p l 76〜188、 P 192〜20 5、 特開 2004— 63753号公報の記载等を参照することができる。
本発明の好ましい態様によれば、 本発明の半導体装置は、 上記のような構成を 有する半導体電子部品 1を用いることにより、 パッケージ化される部品全体を薄 型化及び小型化することができ、 また、 パッケージ化される部品全体を軽量化す ることもできる。 更に、 隣接する内部電極の間隔を小さくすることができるため、 —つのパッケージ内に収容できる情報量を増大させることができる。
また、 本発明の半導体装置は、 基板上に、 多段スタック型の半導体電子部品が 実装されたものであってもよい。 図 5は、 基板上に、 半導体電子部品 1に更に他 の半導体チップが積層されてなる多段スタック型半導体電子部品 2が実装されて なる本発明の一実施形態に係る半導体装置の概略断面図である。 図 5に示される ように、 半導体チップ 1 0上に設けられた外部電極 1 2と実装基板 1 0 9上に設 けられた電極 （図示せず） とがワイヤ 1 1 0により電気的に接続され、 半導体電 子部品 2が実装基板 1 0 9上に実装されている。 半導体電子部品 2、 実装基板 1 0 9及びワイヤ 1 1 0は、 封止樹脂 1 1 1により封止されている。 また、 実装基 板 1 0 9の裏面には、 複数のバンプ電極 1 1 2が設けられている。
半導体電子部品 2は、 半導体チップ 1 0と半導体チップ 2 0とが対向して配設 されてなり、 半導体チップ 2 0の内部電極 2 1が設けられた回路面とは反対側の 面と、 半導体チップ 3 0の回路面 （図示しない） とが対向するように半導体チッ プ 3 0が配設されている。
なお、 半導体チップ 2 0には厚み方向にスルーホール 1 0 2が設けられ、 半導体 チップ 3 0の回路面と半導体チップ 2 0の回路面 （図示しない） との電気的接続 を可能にしている。
図 6は、 本発明の一実施形態に係る多段スタック型半導体電子部品 2の概略断 面図である。 半導体チップ 3 0の回路面に設けられた内部電極 3 1は、 半田領域 1 0 0によって半導体チップ 2 0の厚み方向に設けられたスルーホール 1 0 2を 介して半導体チップ 2 0の回路面と導通し、 半導体チップ 2 0上の内部電極 2 1 と電気的に接続されている。 ここでスルーホール 1 0 2は、 例えば、 半導体チッ プ 2 0の厚み方向にドリル加工等により貫通孔を形成し、 該貫通孔の内壁面にめ つきを施し、 めっきが施された貫通孔内に樹脂剤を充填して形成されている。 な お、 スルーホールについては、 例えば、 特開 2 0 0 1 - 1 2 7 2 4 3号公報、 特 開 2 0 0 2— 0 2 6 2 4 1号公報等を参照することができる。 なお、 半導体チッ プ 2 0と半導体チップ 3 0との間隙には絶縁性樹脂が充填されて絶縁性領域 1 0 1が形成されており、 この絶縁性領域 1 0 1によって隣接する内部電極間が電気 的に絶縁されている。
上記多段スタック型半導体電子部品 2において、 本発明の接着テープを、 半導 体チップ 2 0と半導体チップ 3 0との接着に用いることもできる。 本発明の接着 テープを用いることにより、 スルーホール 1 0 2を介して、 半導体チップ 3 0の 内部電極 3 1と、 半導体チップ 2 0の内部電極 2 1とを電気的に接続することが でき、 半導体チップ 2 0と半導体チップ 3 0との間隙を樹脂成分で封止すること ができる。 . - なお、 特に限定されるものではないが、 半導体チップ 2 0と半導体チップ 3 0 との間の離隔距離は、 半導体チップ 1 0と半導体チップ 2 0との離隔距離 Xと同 様の範囲であることが好ましい。 また、 半導体チップ 3 0の側面 3 0 aと半導体 チップ 1 0の回路面に設けられた外部電極 1 2との最短の離隔距離は、 半導体チ ップ 2 0の側面 2 0 aと半導体チップ 1 0の回路面に設けられた外部電極 1 2と の最短の離隔距離 Yと同様の範囲であることが好ましい。 さらに、 半導体チップ 3 0の回路面に複数設けられた隣接する内部電極間の最短離隔距離は、 半導体チ ップ 1 0ないし 2 0の回路面に設けられた隣接する内部電極間の離隔距離 Zと同 様の範囲であることが好ましい。
本発明においては、 同様の方法で半導体チップ 3 0上に更に別の半導体チップ を積層することもできる。 本発明の半導体装置は、 このようにして、 一つのパッ ケージ内に搭载することができる半導体チップの集積密度を更に高めることがで きる。
本発明の好ましい態様によれば、 本発明の半導体装置は、 一つのパッケージ内 に搭載することができる半導体チップの集積密度を高めることができるので、 電 子機器の高機能化及び小型化に対応することができる。 本発明の半導体装置は、 例えば、 携帯電話、 デジタルカメラ、 ビデオカメラ、 カーナビゲーシヨン、 パー ソナルコンピュータ、 ゲーム機、 液晶テレビ、 液晶ディスプレイ、 E Lディスプ レイ、 プリンタ等に広く用いることができる。 実施例
以下、 実施例により、 本発明を具体的に説明する。 伹し、 本発明はこれら実施 例に限定されるものではない。
1 . 接着テープの作製'
本発明の接着テープの配合及び作製方法の一例を実施例 1〜 2 3に示す。 なお、 実施例 1〜1 0、 2 0及び 2 1は、 本発明の第 2実施態様の接着テープに対応す るものであり、 実施例 1 1〜1 9、 2 2及び 2 3は、 本発明の第 1実施態様の接 着テープに対応するものである。 また、 実施例 1〜10、 20及ぴ 21の比較例 として比較例 1及び 2を、 実施例 11〜19、 22及び 23の比較例として比較 例 3及ぴ 4を示す。 く実施例 1〜 10、 20及び21 >
表 1に示した配合で各成分をアセトンに固形分が 40重量％になるように混合 し、 得られたワニスを、 静電防止処理を施したポリエステルシートにコンマナイ フ方式コータを用い、 上記ァセトンが揮発する温度 70°Cで 3分間乾燥させて、 厚み 25 μ mの接着テープを作製した。
位 <wt¾)
Figure imgf000035_0001
<実施例 1 1〜 19、 22及ぴ 23 >
表 2に示した配合で各成分を NMP (N—メチルー 2—ピロリ ドン） に固形分 が 40重量％になるように混合し、 得られたワニスを、 静電防止処理を施したポ リエステルシートにコンマナイフ方式コータを用い、 上記 NMPが揮発する温度 1 50°Cで 3分間乾燥させて、 厚み 50 μπιの接着テープを作製した。 なお、 実 施例 18及ぴ 1 9において配合されるシリコン変性ポリイミ ドは、 次のように合 成した。 '
(シリコン変性ポリイミ ドの合成）
乾燥窒素ガス導入管、 冷却器、 温度計、 撹拌機を備えた四口フラスコに、 脱水 精製した Ν-メチル -2-ピロリ ドン （ΝΜΡ) 200 gを入れ、 窒素ガスを流し ながら 10分間激しくかき混ぜた。
次に、 1， 3—ビス— （3—アミノフエノキシ） ベンゼン 29 g、 3, 3— (1， 1, 3， 3， 5， 5 , 7， 7, 9， 9， 1 1， 1 1， 1 3， 1 3, 1 5， 1 5， 1 7， 1 7， 1 9， 1 9-エイコサメチル- 1， 1 9 -デカシロキサンジィル） ビ ス -1一プロパンァミン 10 g、 1 , 3—ビス （ 3-ァミノプロピル） — 1， 1， 3， 3-テトラメチルジシロキサン） 4 gを投入し、 均一になるまでかき混ぜた。 均 一に溶解した後、 系を氷水浴で 5 °Cに冷却し、 4， 4， -ォキシジフタル酸二無 水物 40 gを、 粉末状のまま 15分間かけて添加し、 その後 2時間撹拌を続けた。 この間、 フラスコは 5 °Cに保った。
その後、 窒素ガス導入管と冷却器を外し、 キシレンを満たしたディーン ·スタ 一ク管をフラスコに装着し、 系にトルエン 50 gを添加した。 油浴に代えて、 系 を 1 70°Cに加熱し、 発生する水を系外に除いた。 4時間加熱したところ、 系か らの水の発生は認められなくなった。
冷却後、 この反応溶液を大量のメタノール中に投入し、 シリ コン変性ポリイミ ドを析出させた。 固形分を濾過後、 8 o°cで r 2時間減圧乾燥し溶剤を除き、 固 形樹脂を得た。 KB r錠剤法で赤外吸収スペク トルを測定したところ、 環状イミ ド結合に由来する 5. 6 μ inの吸収を認めたが、 アミ ド結合に由来する 6. 06 μπιの吸収を認めることはできず、 この樹脂は、 ほぼ 1 00%イミ ド化している
Figure imgf000037_0001
Figure imgf000037_0002
<比較例 1及ぴ 2 >
表 3に示した配合で各成分をアセトンに固形分が 4 0重量％になるように混合 し、 得られたワニスを、 静電防止処理を施したポリエステルシートにコンマナイ フ方式コータを用い、 上記ァセトンが揮発する温度 7 0 °Cで 3分間乾燥させて、 厚み 2 5 /Z mの接着テープを作製した。 く比較例 3及ぴ 4 >
表 3に示した配合で各成分を NM P (N—メチル一 2—ピロリ ドン） に固形分 が 4 0重量％になるように混合し、 得られたワニスを、 静電防止処理を施したポ リエステルシートにコンマナイフ方式コータを用い、 上記 NM Pが揮発する温度 1 5 0 °Cで 3分間乾燥させて、 厚み 5 0 mの接着テープを作製した。
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[ 1 ] 半田融点における溶融粘度の測定
実施例 1〜 23及ぴ比較例 1〜4で得られた接着テープの半田融点における溶 融粘度を次のようにして測定した。 実施例 1〜10、 20及ぴ 21及ぴ比較例 1、 2については、 下記の測定条件 1により溶融粘度を測定した。 また、 実施例 1 1 〜19、 22及び 23及び比較例 3、 4については、 下記の測定条件 2により溶. 融粘度を測定した。 (測定条件 1 )
厚み 100 /imの接着テープを、 粘弾性測定装置 （ジャスコインターナショナ ル （株） 製） で昇温速度 10°CZm i n、 周波数 0. 1 H z .で歪み一定一応カ検 知で測定し、 S nZB i =42 58の融点である雰囲気温度 1 38°Cにおける 粘'度を測定値とした。
(測定条件 2 )
厚み 100 mの接着テープを、 粘弾性測定装置 (ジャスコインターナショナ ル （株） 製） で昇温速度 30°CZm i n、 周波数 1. 0 H zで歪み一定一応カ検 知で測定し、 S n/A g = 96. 5/3. 5の融点である雰囲気温度 223でに おける粘度を測定値とした。
[2] 半田濡れ拡がり率の測定
実施例 1 1〜19、 22及ぴ 23及ぴ比較例 3、 4で得られた接着テープの半 田濡れ拡がり率を次のようにして測定した。
(1) ベア Cu板 （平井精密工業 （株） 製） に厚み 1 5 μπιの接着テープを貼り 付ける。
(2) 接着テープ上に下記の直径が 500 ^ mの半田ポールを静置させる。 ( i) 「M31」 （S nZAgZCu、 融点 21 7°C、 千住金属工業 （株） 製） ( i i ) 「L 20」 （S nZB i、 融点 1 38°C、 千住金属工業 （株） 製）
(3) ASTM B 545に準じて、 各半田の融点よりも 30°C高い温度にホ ットプレートを加熱し、 上記サンプルをホットプレート上で 20秒間加熱する。
(4) ベア C u板上に濡れ拡がつた半田ポールの高さを計測する。
(5) 下記の式 （ I) により、 半田濡れ広がり率を算出する。
半田濡れ拡がり率 （％) = [ { (半田ポールの直径） 一 （濡れ拡がり後の半田 の厚み） } / (半田ポールの直径） ] X 100 . (I) 半田融点における溶融粘度及ぴ半田濡れ拡がり率の測定結果を、 表 2及び 3に 示す。 2. 半導体電子部品の製造
次に、 実施例 1〜23で得られた接着テープを用いて、 図 4の構造の半導体電 子部品を製造した。 図 7は、 実施例 1〜1 0、 20及び 21における製造方法の 工程説明図である。 また、 図 8は、 実施例 1 1〜1 9、 2 2及ぴ 23における製 造方法の工程説明図である。 以下、 実施例 1〜1 0、 20及び 2 1については図 7を、 実施例 1 1〜1 9、 22及ぴ 23については図 8を参照して説明する。
<実施例：！〜 1 0、 20及ぴ2 1 >
まず、 半導体チップ 1 0、 20の回路面全体'に 0. 4 μπι厚の熱酸化膜 1 14 を形成した。 次に、 メタル層としてアルミニウムノ 0. 5〇 11を0. 4 μηι厚で スパッタリングし、 レジストを利用して配線に必要な部分以外をドライエツチン グして内部電極 1 1、 2 1を形成した。 マスクを除去した後、 0. 2 111厚の3 i Ν膜 （不導態膜） 1 1 3を、 CVD法により全面に形成し、 さらに、 レジス ト を利用してメタル層部分 （内部電極表面） をソフトエッチングした。 次に、 3 /Z m厚のポリイミ ド層を塗布 ·現像し、 メタル層部分を開口し、 さらに、 ポリイミ ド層を硬化し応力緩和層 （保護膜） 1 07を形成した。 次いで、 1^を0. 05 μπι厚、 11を1 ^ 111厚、 この順番でスパッタリングし、 UBM層1 03、 1 0 4を形成した。 こうして半導体チップ 1 0、 20上に接続パッド （パッドサイ ズ： 6 0 角、 ノヽ。ッド聞距離： 40 μ m、 パッドピッチ： 1 00 μ m) を形成し た。 ここで半導体チップ 10は、 1 0mm角、 725 m厚のものを用い、 半導 体チップ 20は、 6 mm角、 72 5 μ m厚のものを用いた。 なお、 実施例 1〜 1 0では、 半導体チップ 1 0上に、 離隔距離 Yが 250 /xmとなるように外部電極 を配置した。
続いて、 実施例 1〜1 0、 20及び 2 1で得られた接着テープをそれぞれ、 半 導体チップ 1 0の接続パッド面の大きさ （6 mm角） に切り出し、 80°Cの熱盤 上で貼り付け、 その後、 基材であるポリエステルシートを剥がした。 次に、 半導 体チップ 20の接続パッド面と半導体チップ 1 0の接続パッド面とを対向させ、 ァライメントを行った。 ァライメントは、 フリップチップポンダー （潞谷工業製、 DB 200) に併設しているカメラにより、 チップの接続パッド面にあるァライ メントマークを認識させて行った。 その後、 このフリップチップポンダーを用い て、 表 4記載の一次加熱条件で熱圧着を行い、 半田接続を実施した。 さらに、 ォ 一ブンを表 4記載の二次加熱条件に設定し、 所定の熱履歴をかけて、 接着剤の硬 化を実施した。 その結果、 表 4に示した離隔距離 X、 Y、 Ζを有する半導体電子 部品を得た。 ..
<比較例 1、 2〉
実施例 1〜1 0、 2 0及び 2 1で得られた接着テープに代えて、 比較例 1及び 2で得られた接着テープを用いたことを除き、 上記実施例 1〜 1 0、 2 0及ぴ 2 1と同様にして半導体電子部品を得た。
<実施例 1 1〜 1 9、 2 2及び 2 3 >
まず、 半導体チップ 1 0、 2 0の回路面に、 実施例 1〜1 0、 2 0及ぴ 2 1と 同様にして接続パッド （パッドサイズ： 6 0 μ角、 パッド間距離： 4 0 πι、 パ ッドピッチ： 1 0 0 μ m) を形成した。 さらに、 半導体チップ 2 0に形成された 接続パッド上に、 U B M層 1 0 4の部分が開口されているマスクを利用し、 5 0 径の S n—A g半田ポールを、 フラックスを塗布した U B M 1 0 4上に載置 する。 次に、 リフローを通過させ、 半田ポールと U B M層 1 0 4とを接合し、 半 田バンプ 1 0 5を形成した （図 8参照） 。 半導体チップ 1 0、 2 0は、 実施例 1 〜1 0、 2 0及ぴ 2 1で使用したものと同じものを用いた。 なお、 実施例 1 1〜 1 9、 2 2及ぴ 2 3では、 半導体チップ 1 0上に、 離隔距離 Yが 2 5 0 mとな るように外部電極を配置した。
続いて、 実施例 1 1〜1 9、 2 2及ぴ 2 3で得られた接着テープをそれぞれ、 半導体チップ 1 0の接続パッド面の大きさ （6 mm角） に切り出し、 8 0 °Cの熱 盤上で貼り付け、 その後、 基材であるポリエステルシートを剥がした。 次に、 半 導体チップ 2 0の接続パッド面と半導体チップ 1 0の接続パッド面とを対向させ、 実施例 1〜1 0、 2 0及び 2 1と同様にしてァライメントを行った。 その後、 フ リップチップポンダーを用いて、 表 5記載の一次加熱条件で熱圧着を行い、 半田 接続を実施した。 さらに、 オーブンを表 5瞀己載の二次加熱条件に設定し、 所定の 熱履歴をかけて、 接着剤の硬化を実施した。 その結果、 表 5に示した離隔距離 X、 Υ、 Ζを有する半導体電子部品を得た。
<比較例 3、· 4 >
実施例 1 1〜1 9、 22及び 23で得られた接着テープに代えて、 比較例 3及 ぴ 4で得られた接着テープを用いたことを除き、 上記実施例 1 1〜19、 22及 ぴ 23と同様にして半導体電子部品を得た。
(1) 離隔距離 X、 Υ、 Ζの測定
得られた半導体電子部品を熱硬化エポキシ樹脂 （日本化薬工業製： RE— 40 3 S、 富士化成工業： フジキュア 5300) で包埋し、 断面研磨を実施した。 得 られた断面をキーエンス製、 デジタルスコープにて投影し、 画像処理ソフ ト VH S— 500を利用して離隔距離 X、 Y、 Ζを算出した。 (2) 導通試験
得られた半導体電子部品における半導体チップの接続率を、 ハンドテスターに より、 半導体チップ積層後及び温度サイクル試験 （—65°C、 1時間、 1 50°C、 1時間を交互に繰り返した。 ） 1000時間後の両方を測定した。 接続率は、 次 式のようにして算出した。
接続率 （％) = { (導通したパッド数） Z (測定したパッド数） } X 100
• ·評価基準は下記のとおりとした。
〇：接続率 100 %
X ：接続率 100 %未満
(3) 外部電極の汚染評価
得られた半導体電子部品において、 半導体チップ 10上の外部電極 1 2 (ワイ ヤーボンディングパッド） を金属顕微鏡で観察し、 接着テープで汚染されている ' か否かを観察した。 評価基準は下記のとおりとした。
外部電極の汚染なし （接着テープの溶融成分が外部電極まで到達せず。 ） 外部電極の汚染あり （接着テープの溶融成分が外部電極に到達した。 ） 表 4
Figure imgf000044_0001
表 5
Figure imgf000044_0002
1。 S¾ π 5 4. • 表 4及ぴ表 5に示されたように、 実施例 1〜2 3では、 いずれも、 外部電極を 汚染することなく、 所望の範囲の離隔距離 X， Υ、 Ζを満たした半導体電子部品 が得られた。 また、 導通試験の結果も良好であり、 得られた半導体電子部品は、 接続信頼性に優れていることがわかる。 このようにして得られた半導体電子部品 を、 常法に従って、 基板上に実装することによって、 本発明の半導体装置を得る ことができる。
これに対し、 比較例 1〜4では、 いずれも外部電極が接着テープで汚染されて しまい、 電気的接続ができないものや接続信頼性に欠けるものが得られ、 半導体 電子部品として使用できないことがわかった。
以上のことから、 本発明の接着テープを用いることにより、 電気的接続が良好 であり、 半導体チップを高密度に搭載することができるチップオンチップ型の半 導体装置を製造することができることが理解できる。 産業上の利用可能性
本発明の接着テープは、 半導体装置において、 半導体チップと半導体チップと の電気的接続及び封止を一括で行うことができる。 本発明の接着テープを用いる ことにより、 半導体集積回路を高密度に搭載したチップオンチップ型の半導体装 置を提供することができ、 これにより、 高機能化及び小型化の要求に対応した電 子部品を製造することができる。

Claims

請 求 の 範 囲
1 . チップオンチップ型の半導体装置において、 半導体チップと半導体チップ とを電気的に接続するための接着テープであって、
(A) フィルム形成性樹脂 1 0〜5 0重量0 /0と、
( B ) 硬化性樹脂 3 0〜8 0重量％と、
( C ) フラックス活性を有する硬化剤 1〜2 0重量％と、
を含有する接着テープ。
2 . 第 1の半導体チップと第 2の半導体チップとを備え、 前記第 1の半導体チ ップの回路面と前記第 2の半導体チップの回路面とが対向して配設されてなるチ ップオンチップ型の半導体装置において、 前記第 1の半導体チップと前記第 2の 半導体チップとを電気的に接続するための接着テープであって、
( A) フィルム形成性樹脂 1 0〜 5 0重量0 /0と、
( B ) 硬化性樹脂 3 0〜 8 0重量％と、
( C ) フラックス活性を有する硬化剤 1〜2 0重量％と、
を含有する接着テープ。
3 . 前記フィルム形成性樹脂が、 （メタ） アクリル系樹脂、 フエノキシ樹脂及 ぴポリイミ ド樹脂からなる群から選択される少なくとも 1種である、 請求の範囲 第 1項又は第 2項記載の接着テープ。
4 . 前記硬化性樹脂がエポキシ樹脂である、 請求の範囲第 1項〜第 3項のいず れか記載の接着テープ。 '
5 . 前記フラックス活性を有する硬化剤が、 脂肪族ジカルボン酸及びカルボキ シル基とフエノール性水酸基とを有する化合物からなる群から選択される少なく とも 1種である、 請求の範囲第 1項〜第 4項のいずれか記載の接着テープ。
6 . 前記脂肪族ジカルボン酸がセバシン酸である、 請求の範囲第 5項記載の接 着テープ。
7 . 前記カルボキシル基とフエノール性水酸基とを有する化合物が、 フヱノー ルフタリン及びゲンチジン酸から選ばれる少なくとも 1種である、 請求の範囲第 5項記載の接着テープ。
8. 請求の範囲第 1項〜第 7項のいずれか記載の接着テープであって、 該接着 テープ上に直径 500 μ mのスズ含有半田ポールを配置し、 該半田ボールの融点 より 30 °C高い温度で 20秒間加熱したとき、 式 （ I ) ：
半田濡れ拡がり率 （％) = [ { (半田ポールの直径） ― (濡れ拡がり後の半田 の厚み） } / (半田ボールの直径） ] X 1 00 ( I )
で表される半田濡れ拡がり率が 40%以上である、 接着テープ。
9. 前記半田濡れ拡がり率が 60%以上であるとき、 （C) フラックス活性を 有する硬化剤として、 脂肪族ジカルボン酸を含有する、 請求の範囲第 8項記載の 接着テープ。 '
1 0. .前記半田濡れ拡がり率が 40%〜60%であるとき、 （C) フラックス 活性を有する硬化剤として、 カルボキシル基とフヱノール性水酸基とを有する化 合物を含有する、 請求の範囲第 8項記載の接着テープ。
1 1. 請求の範囲第 1項〜第 1 0項のいずれか記載の接着テープであって、 厚 み 1 00 μ mの該接着テープの 223 °Cにおける溶融粘度が 1 0 P a · s〜 20 0000 P a · sである、 接着テープ。
1 2. 半田粉以外の構成成分の合計 1 00重量部に対して、 半田粉 30〜 20 0重量部を更に含有する、 請求の範囲第 1項〜第 7項のいずれか記載の接着テー プ。
1 3. 請求の範囲第 1 2項記载の接着テープであって、 厚み 1 Ο Ο μπιの該接 着テープの 1 38 °Cにおける溶融粘度が l P a · s〜1 0000 P a · sである、 接着テープ。
14. 請求の範囲第 1項〜第 1 3項のいずれか記載の接着テープを用いて半導 体チップと半導体チップとを電気的に接続してなるチップオンチップ型の半導体 装置。
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CN2007800404304A CN101536185B (zh) 2006-10-31 2007-10-30 粘接带及使用该粘接带制造的半导体装置
CA002667853A CA2667853A1 (en) 2006-10-31 2007-10-30 Adhesive tape and semiconductor device using the same
JP2008542205A JPWO2008054012A1 (ja) 2006-10-31 2007-10-30 接着テープ及びそれを用いてなる半導体装置
KR1020097008250A KR101372061B1 (ko) 2006-10-31 2007-10-30 접착 테이프 및 그것을 이용해서 이루어진 반도체 장치
US12/447,657 US8319350B2 (en) 2006-10-31 2007-10-30 Adhesive tape and semiconductor device using the same

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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010073872A (ja) * 2008-09-18 2010-04-02 Sumitomo Bakelite Co Ltd 半田の接続方法および電子機器
WO2010073583A1 (ja) * 2008-12-24 2010-07-01 住友ベークライト株式会社 接着フィルム、多層回路基板、半導体用部品および半導体装置
JP2011049226A (ja) * 2009-08-25 2011-03-10 Sumitomo Bakelite Co Ltd 半導体装置の製造方法、半導体装置及び電子部品
WO2011033743A1 (ja) * 2009-09-16 2011-03-24 住友ベークライト株式会社 接着フィルム、多層回路基板、電子部品及び半導体装置
JP2014090173A (ja) * 2013-11-01 2014-05-15 Sumitomo Bakelite Co Ltd 接着フィルム、半導体装置、多層回路基板および電子部品
JP2016174134A (ja) * 2015-03-17 2016-09-29 株式会社東芝 半導体装置およびその製造方法
US10115703B2 (en) 2015-03-17 2018-10-30 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
WO2018235854A1 (ja) * 2017-06-21 2018-12-27 日立化成株式会社 半導体用接着剤、半導体装置の製造方法及び半導体装置
US11451251B2 (en) 2019-10-31 2022-09-20 Murata Manufacturing Co., Ltd. Radio frequency module and communication device

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5394066B2 (ja) * 2006-10-03 2014-01-22 住友ベークライト株式会社 接着テープ
WO2010024087A1 (ja) * 2008-08-27 2010-03-04 日立化成工業株式会社 感光性接着剤組成物、並びにそれを用いたフィルム状接着剤、接着シート、接着剤パターン、接着剤層付半導体ウェハ及び半導体装置
US8389328B2 (en) * 2008-11-06 2013-03-05 Sumitomo Bakelite Co., Ltd. Method of manufacturing electronic device and electronic device
JP5106457B2 (ja) * 2009-03-24 2012-12-26 パナソニック株式会社 電子部品接合方法とバンプ形成方法およびその装置
JP2011014717A (ja) * 2009-07-02 2011-01-20 Sumitomo Bakelite Co Ltd 接着フィルム、多層回路基板、電子部品及び半導体装置
JP5577640B2 (ja) * 2009-07-24 2014-08-27 日立化成株式会社 半導体装置の製造方法
US8743561B2 (en) * 2009-08-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molded structure for package assembly
JP5508802B2 (ja) 2009-09-30 2014-06-04 株式会社東芝 半導体装置の製造方法
JP5353628B2 (ja) * 2009-10-15 2013-11-27 住友ベークライト株式会社 半導体装置の製造方法
JP2011176143A (ja) * 2010-02-24 2011-09-08 Sumitomo Bakelite Co Ltd 導電接続シート、端子間の接続方法、接続端子の形成方法、半導体装置および電子機器
TWI427753B (zh) * 2010-05-20 2014-02-21 Advanced Semiconductor Eng 封裝結構以及封裝製程
US8674502B2 (en) * 2010-07-16 2014-03-18 Hitachi Chemical Company, Ltd. Semiconductor-encapsulating adhesive, semiconductor-encapsulating film-form adhesive, method for producing semiconductor device, and semiconductor device
CN102064120B (zh) * 2010-10-22 2012-02-15 中国科学院上海微系统与信息技术研究所 一种基于铟凸点的无助焊剂回流工艺方法
JP2012099575A (ja) * 2010-10-29 2012-05-24 Toshiba Corp チップオンチップ構造体およびその製造方法
US8535454B2 (en) 2010-11-23 2013-09-17 Promerus, Llc Polymer composition for microelectronic assembly
KR101332437B1 (ko) * 2010-12-15 2013-11-25 제일모직주식회사 반도체용 접착 조성물, 이를 포함하는 접착 필름 및 이를 이용한 반도체 패키지
US8912653B2 (en) * 2010-12-30 2014-12-16 Stmicroelectronics Pte Ltd. Plasma treatment on semiconductor wafers
JP2012191062A (ja) 2011-03-11 2012-10-04 Toshiba Corp 半導体装置
JP5659946B2 (ja) * 2011-05-10 2015-01-28 日立化成株式会社 半導体封止用接着剤及びその製造方法、並びに半導体装置
KR101852601B1 (ko) * 2011-05-31 2018-04-27 삼성전자주식회사 반도체 패키지 장치
JP2013004738A (ja) * 2011-06-16 2013-01-07 Shinko Electric Ind Co Ltd 配線基板の製造方法
CN102842541A (zh) * 2011-06-22 2012-12-26 日东电工株式会社 层叠膜及其使用
US8698297B2 (en) * 2011-09-23 2014-04-15 Stats Chippac Ltd. Integrated circuit packaging system with stack device
US9504168B2 (en) 2011-09-30 2016-11-22 Intel Corporation Fluxing-encapsulant material for microelectronic packages assembled via thermal compression bonding process
KR101678749B1 (ko) * 2011-10-26 2016-12-06 히타치가세이가부시끼가이샤 리플로우 필름, 땜납 범프 형성 방법, 땜납 접합의 형성 방법 및 반도체 장치
JP6043058B2 (ja) * 2011-11-07 2016-12-14 デクセリアルズ株式会社 接続装置、接続構造体の製造方法、チップスタック部品の製造方法及び電子部品の実装方法
US9085685B2 (en) 2011-11-28 2015-07-21 Nitto Denko Corporation Under-fill material and method for producing semiconductor device
KR101397699B1 (ko) * 2011-12-21 2014-05-22 제일모직주식회사 반도체용 접착 조성물, 이를 포함하는 접착 필름 및 이를 이용한 반도체 패키지
US8796849B2 (en) * 2012-10-22 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal bump joint structure
JP2014187185A (ja) * 2013-03-22 2014-10-02 Renesas Electronics Corp 半導体装置の製造方法
JP2015119038A (ja) * 2013-12-18 2015-06-25 ルネサスエレクトロニクス株式会社 半導体装置
US9793244B2 (en) 2014-07-11 2017-10-17 Intel Corporation Scalable package architecture and associated techniques and configurations
JP6611424B2 (ja) * 2014-10-28 2019-11-27 デクセリアルズ株式会社 熱硬化性接着組成物、及び熱硬化性接着シート
JP6995621B2 (ja) * 2015-02-11 2022-01-14 アルファ・アセンブリー・ソリューションズ・インコーポレイテッド 電気接続テープ
EP3274124A1 (en) * 2015-03-26 2018-01-31 SABIC Global Technologies B.V. Use of dynamic cross-linked polymer compositions in soldering applications
JP2017080797A (ja) * 2015-10-30 2017-05-18 パナソニックＩｐマネジメント株式会社 はんだペースト及びはんだ付け用フラックス及びそれを用いた実装構造体
JP6032345B2 (ja) * 2015-12-07 2016-11-24 住友ベークライト株式会社 接着フィルム
JP6455635B2 (ja) * 2016-10-31 2019-01-23 住友ベークライト株式会社 熱伝導性ペーストおよび電子装置
US11552051B2 (en) * 2017-04-01 2023-01-10 Intel Corporation Electronic device package
US10763239B2 (en) * 2017-10-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same
US11426818B2 (en) 2018-08-10 2022-08-30 The Research Foundation for the State University Additive manufacturing processes and additively manufactured products
CN116867869A (zh) * 2021-03-31 2023-10-10 富士胶片株式会社 医疗设备用环氧树脂粘接剂及其固化物、以及医疗设备部件及医疗设备

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61276873A (ja) 1985-05-31 1986-12-06 Sony Chem Kk 導電異方性接着剤
JP2001127243A (ja) 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
JP2002026241A (ja) 2000-07-07 2002-01-25 Seiko Epson Corp 半導体装置及びその製造方法、並びに電子機器
JP2003231876A (ja) * 2002-02-12 2003-08-19 Sumitomo Bakelite Co Ltd 接着フィルムおよびこれを用いた半導体パッケージならびに半導体装置
JP2003264205A (ja) * 2002-03-08 2003-09-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2004063753A (ja) 2002-07-29 2004-02-26 Nec Kansai Ltd チップオンチップ接続用半導体チップ及びその接続方法
JP2004174574A (ja) * 2002-11-28 2004-06-24 Sumitomo Bakelite Co Ltd 半田ペースト及びそれを用いた半導体装置の組立方法
JP2004244486A (ja) * 2003-02-13 2004-09-02 Sumitomo Bakelite Co Ltd 接着フィルムおよびこれを用いた半導体パッケージならびに半導体装置
JP2004296917A (ja) * 2003-03-27 2004-10-21 Sumitomo Bakelite Co Ltd 半導体搭載用基板および半導体装置
JP2005044989A (ja) * 2003-07-22 2005-02-17 Sony Corp 半導体パッケージ及びその製造方法
JP3769688B2 (ja) 2003-02-05 2006-04-26 独立行政法人科学技術振興機構 端子間の接続方法及び半導体装置の実装方法
JP2006143795A (ja) * 2004-11-17 2006-06-08 Sumitomo Bakelite Co Ltd 液状樹脂組成物、それを用いた半導体装置の製造方法及び半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0312942A (ja) 1989-06-12 1991-01-21 Sharp Corp 半導体装置の封止方法および半導体チップ
US5296737A (en) * 1990-09-06 1994-03-22 Hitachi, Ltd. Semiconductor device with a plurality of face to face chips
US6121689A (en) * 1997-07-21 2000-09-19 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
JPH10209370A (ja) * 1997-01-24 1998-08-07 Rohm Co Ltd 複数のｉｃチップを備えた密封型半導体装置の構造
JP3543253B2 (ja) * 1997-06-03 2004-07-14 ローム株式会社 複数のｉｃチップを備えた半導体装置の構造
EP1427016A3 (en) * 1997-03-10 2005-07-20 Seiko Epson Corporation Semiconductor device and circuit board mounted with the same
JP2001049082A (ja) * 1999-06-04 2001-02-20 Nippon Kayaku Co Ltd エポキシ樹脂組成物、そのワニス、それを用いたフィルム状接着剤及びその硬化物
US6395124B1 (en) * 1999-07-30 2002-05-28 3M Innovative Properties Company Method of producing a laminated structure
DE60030479T2 (de) * 1999-12-27 2006-12-21 Sumitomo Bakelite Co. Ltd. Lötmittel, lötwiderstand, halbleitergehäuse verstärkt durch lötmittel, halbleiterbauelement und herstellungsverfahren für halbleitergehäuse und halbleiterbauelement
JP4844776B2 (ja) * 2000-04-07 2011-12-28 ナガセケムテックス株式会社 電気的接続可能な半導体用接着剤
JP2002359345A (ja) * 2001-03-30 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2003103398A (ja) 2001-09-26 2003-04-08 Sumitomo Bakelite Co Ltd 硬化性フラックスおよび硬化性フラックスシート
JP3702418B2 (ja) * 2002-03-07 2005-10-05 株式会社 東京第一商興 ソルダペースト用フラックス及びソルダペースト
JP2007511101A (ja) * 2003-11-10 2007-04-26 ヘンケル コーポレイション Ｌｏｗ−ｋ誘電体含有半導体デバイスと共に使用される電子パッケージング材料
JP4074862B2 (ja) * 2004-03-24 2008-04-16 ローム株式会社 半導体装置の製造方法、半導体装置、および半導体チップ
CN100527413C (zh) * 2004-06-07 2009-08-12 富士通微电子株式会社 内置有电容器的半导体装置及其制造方法
JP4365750B2 (ja) 2004-08-20 2009-11-18 ローム株式会社 半導体チップの製造方法、および半導体装置の製造方法
US20070001296A1 (en) * 2005-05-31 2007-01-04 Stats Chippac Ltd. Bump for overhang device
KR20080109895A (ko) * 2006-04-27 2008-12-17 스미토모 베이클리트 컴퍼니 리미티드 접착 테이프, 반도체 패키지 및 전자기기
KR101037229B1 (ko) * 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치 및 반도체 장치의 제조 방법
JP5394066B2 (ja) * 2006-10-03 2014-01-22 住友ベークライト株式会社 接着テープ

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61276873A (ja) 1985-05-31 1986-12-06 Sony Chem Kk 導電異方性接着剤
JP2001127243A (ja) 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
JP2002026241A (ja) 2000-07-07 2002-01-25 Seiko Epson Corp 半導体装置及びその製造方法、並びに電子機器
JP2003231876A (ja) * 2002-02-12 2003-08-19 Sumitomo Bakelite Co Ltd 接着フィルムおよびこれを用いた半導体パッケージならびに半導体装置
JP2003264205A (ja) * 2002-03-08 2003-09-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2004063753A (ja) 2002-07-29 2004-02-26 Nec Kansai Ltd チップオンチップ接続用半導体チップ及びその接続方法
JP2004174574A (ja) * 2002-11-28 2004-06-24 Sumitomo Bakelite Co Ltd 半田ペースト及びそれを用いた半導体装置の組立方法
JP3769688B2 (ja) 2003-02-05 2006-04-26 独立行政法人科学技術振興機構 端子間の接続方法及び半導体装置の実装方法
JP2004244486A (ja) * 2003-02-13 2004-09-02 Sumitomo Bakelite Co Ltd 接着フィルムおよびこれを用いた半導体パッケージならびに半導体装置
JP2004296917A (ja) * 2003-03-27 2004-10-21 Sumitomo Bakelite Co Ltd 半導体搭載用基板および半導体装置
JP2005044989A (ja) * 2003-07-22 2005-02-17 Sony Corp 半導体パッケージ及びその製造方法
JP2006143795A (ja) * 2004-11-17 2006-06-08 Sumitomo Bakelite Co Ltd 液状樹脂組成物、それを用いた半導体装置の製造方法及び半導体装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
EIJI HAGIMOTO: "CSP-gijutsu No Subete Part 2 (All about CSP Technique Part 2)", KOGYO CHOSAKAI PUBLISHING, INC., pages: 62 - 72
See also references of EP2096671A4 *
TAKASHI AKAZAWA: "SiP-gijutsu No Subete (All about SiP Technique)", KOGYO CHOSAKAI PUBLISHING, pages: 176 - 188

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010073872A (ja) * 2008-09-18 2010-04-02 Sumitomo Bakelite Co Ltd 半田の接続方法および電子機器
WO2010073583A1 (ja) * 2008-12-24 2010-07-01 住友ベークライト株式会社 接着フィルム、多層回路基板、半導体用部品および半導体装置
JPWO2010073583A1 (ja) * 2008-12-24 2012-06-07 住友ベークライト株式会社 接着フィルム、多層回路基板、半導体用部品および半導体装置
JP2011049226A (ja) * 2009-08-25 2011-03-10 Sumitomo Bakelite Co Ltd 半導体装置の製造方法、半導体装置及び電子部品
WO2011033743A1 (ja) * 2009-09-16 2011-03-24 住友ベークライト株式会社 接着フィルム、多層回路基板、電子部品及び半導体装置
JPWO2011033743A1 (ja) * 2009-09-16 2013-02-07 住友ベークライト株式会社 接着フィルム、多層回路基板、電子部品及び半導体装置
JP2014090173A (ja) * 2013-11-01 2014-05-15 Sumitomo Bakelite Co Ltd 接着フィルム、半導体装置、多層回路基板および電子部品
US10115703B2 (en) 2015-03-17 2018-10-30 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
JP2016174134A (ja) * 2015-03-17 2016-09-29 株式会社東芝 半導体装置およびその製造方法
US10720410B2 (en) 2015-03-17 2020-07-21 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
WO2018235854A1 (ja) * 2017-06-21 2018-12-27 日立化成株式会社 半導体用接着剤、半導体装置の製造方法及び半導体装置
KR20200020666A (ko) * 2017-06-21 2020-02-26 히타치가세이가부시끼가이샤 반도체용 접착제, 반도체 장치의 제조 방법 및 반도체 장치
JPWO2018235854A1 (ja) * 2017-06-21 2020-04-23 日立化成株式会社 半導体用接着剤、半導体装置の製造方法及び半導体装置
JP7196841B2 (ja) 2017-06-21 2022-12-27 昭和電工マテリアルズ株式会社 半導体用接着剤、半導体装置の製造方法及び半導体装置
KR102491834B1 (ko) 2017-06-21 2023-01-25 쇼와덴코머티리얼즈가부시끼가이샤 반도체용 접착제, 반도체 장치의 제조 방법 및 반도체 장치
US11451251B2 (en) 2019-10-31 2022-09-20 Murata Manufacturing Co., Ltd. Radio frequency module and communication device

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