TW461180B - Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same - Google Patents

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、發明說明（ 發明背景 1 ·發明領域 本發明係關於-種數位/類比轉換器電路及結合該數位/ ^比轉換器電路〈液晶顯示器（LCD)，及特別係關於所謂 :驅動電路整合的液晶顯示器，其中參考電壓選擇器型數 位/類比轉換器電路’及_含有此種數位/類比轉換器電路 〈驅動電路整合形成於一基板上，於該基板上，多晶矽薄 膜電晶體排列成矩形作爲像素之交換裝置。 本發明亦係關於-種位準移位電路，使用此種位準移位 電路之移卩暫存器及合併此種位準移位電路及移⑮暫存器 之液日g顯7F裝置，特別係關於一種位準移位電路具有包含 CMOS閃鎖單元之基本結構，—種位準暫存器利用此種位 準移位電路於時脈信號之各位準移位於各移轉週期，以及 一種所謂的驅動電路整合的液晶顯示器其結合此種位準移 位電路或移位暫存器作爲電路來配置掃描電路。 本發明亦係關於一種取樣閂鎖電路，一種閂鎖電路及— 種液晶顯示器（LCD)結合閂鎖電路，及特別係關於—種取 樣閂鎖電路具有位準移位功能及由CM〇s閂鎖單元組成的 基本結構，一種閂鎖電路及一種所謂的驅動電路整合的液 晶顯示裝置結合取樣電路及閂鎖電路作爲配置掃描電路的 電路。 2 .相關技術之説明 數位介面驅動電路藉薄膜電晶體（TFT)整合於作爲像素 段之相同基板，且包.含相關技術之驅動電路整合的液晶顯 (請先閱讀背面之注咅？事項再填寫本頁)

-»^^1 ^ · n .1 1 ·1 n n 一3, 1· n n n n n 1 I 經濟部智慧財產局員工消費合作社印製 -4 -

五、發明說明（2 ) 疋器係顯示於圖34。第一及第二水平驅動器7〇2、7〇3架設 於有效像素區7〇1上方及下方且有像素排列成矩陣，例^口 垂直驅動系統704架設於圖34左倒且連同薄膜電晶體及有 效像素區701整合於同一基板上（後文稱作]：(：]：)面板）。 第一水平驅動器702係由一水平移位暫存器72 i、一取樣 與第一問鎖電路722、一第二問鎖電路723及一 Da(數位/ 類比）轉換器電路724組成。第二水平驅動器7〇3同第一水 平驅動器702係由一水平移位暫存器73 !、取樣與第一閂鎖 電路732、第二問鎖電路733iDA(數位/類比）轉換器電路 734組成。垂直驅動系統704係由—垂直移位暫存器741組 成。 當製造前述相關業界的驅動電路/液晶顯示裝置時出現 一大問題’形成LCD面板之驅動電路表面積尺寸，換言之 有效像素區701之周邊面積（後文稱作圖幀）。DA轉換器電 路724、734之電路表面積特別要緊，原因在於LCD面板圖 幅大小係由此等D A轉換器電路724、734面積決定。參考 電壓選擇器型廣用作爲DA轉換器電路用於驅動電路整合 的液晶顯示器。其理由爲參考電壓選擇器型就輸出電壓電 位變化較小。 參考電壓選擇器型DA轉換器電路之電路結構顯示於圖 35。此種電路顯示3位元8階0八轉換器結構。如圖35明白 顯示，此種DA轉換器電路中，階選擇器單元7〇8_〇至7〇8_7 包含一選擇器電路705、閂鎖電路706及解碼電路7〇7對各 階形成（參考電壓VrefFO至VrefF7；)。 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公S ) /'-W--------訂---------線 ter (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 五、發明說明（3 i~於對DA轉換器結構顯示的結 及解碼器電路707係對各階^』㈤田⑽鎖⑨路706 示，及大量元件構成該^此如Λ3Γ路結構明白顯 多階D Α轉換器電路時，f因此* ^形成T F Τ組件的 轉換器電料液晶顯示裝置t #果#較 W . ^ m ”、 争，LCD面板圖幀大小大，結 果造成整體裝置無法變精簡縮小的問題。 俾考電壓選擇器型DA轉換器電路與交換電容器 路表面積大小。但此種電路結構需要—種缓衝 ^路，故緩衝器電路需要的電流消耗造成總電路電力消 耗大增的問題。 、由CMOS裝置組成之位準移位電路範例顯示於相關技術i =圖13。於此相關技術}之位準移位電路中，cm〇s閂鎖 單元HHA具有基本結構包含N通道助s(後文簡稱nm叫 電晶體QnHHA帶有-源極連結接地及一閘極藉一輸入信 號ini供應，一 NM0S電晶體Qnl〇2A帶有一源極連結接地及 閘極藉一輸入k號In2供應，一 p通道M〇s(後文簡稱 PM0S)電晶體Qpl01A連結於電源供應器VD£^nm〇s電晶 體QnlOlA間，以閘極連結至]^1〇8電晶體Qni〇2A&汲極； PMOS电日g體Qpi〇iA連結於NM〇s電晶體Qnl〇2A的汲極 與電源供應器VDD間，以閘極連結至NM0S電晶體Qni〇iA 的汲極。 例如於先前技術1之位準移位電路中，3伏的低電壓振幅 k號被輸入作爲信號1 ,而信號in2被輸入作爲inl的反相信 號。此等3伏的低電壓振幅輸入信號1和in2出現於NMOS電 -6- 經濟部智慧財產局員工消費合作杜印製 46118 0 A7 B7 五、發明說明（4 ) 晶體QnlOlA、Qnl02A的汲極作爲電源供應器VDD的振 幅。個別NMOS電晶體QnlOlA、Qnl〇2A的汲極輸出被輸出 作爲藉由反相器103 A的反相輸出信號xout以及藉由反相器 1 0 2 A的輸出信號〇 u t。如此，低電壓振幅信號丨n 1、in2被 位準移位至電源供應器VDD之高壓振幅信號〇ut及xout。 相關技術2之位準移位電路顯示於圖14 A。於此相關技術 2之位準移位電路中，CMOS閂鎖單元201A具有差異放大 器結構包含一個N通道MOS(後文簡稱爲NMOS)電晶體 Qn201A帶有一源極接地及一閘極由輸入信號in 1供給，— NMOS電晶體Qn202A帶有一源極接地及一閘極由輸入信號 in2供給，一個二極體連結P通道MOS電晶體Qp201A連結於 電源供應器VDD與NMOS電晶體Qn201Ai汲極間，及一 PMOS電晶體Qp202A連結於NMOS電晶體Qn2〇2A之汲極與 電源供應器VDD間，且與NMOS電晶體Qp201A享有一共通 閘極。 例如於相關技術2之位準移位電路，3伏低電壓振幅信號 被輸入作爲信號in 1，及信號in2被輸入作爲in 1的反相信 號。此種低電歷·振幅3伏輸入信號in 1出現於nm〇S電晶體 Qn202A之没極作爲電源供應器VDD電路的振幅。NMOS電 晶體Qn202A之汲極輸出藉由反相器2〇2A被輸出.作爲輸出 信號out ^藉此方式，低電壓振幅信號inl被位準移位成爲 電源供應器VDD之高電壓振幅信號out 〇 但於前述相關技術1及2之位準移位電路中，要求足夠導 通 NMOS 電晶體 QnlOlA、Qn201A或NMOS 電晶體 Qnl02A、 本紙張尺度適用中闘家標準（CNS)A4規格（210 X 297公楚） -«I I HI n n a^i 0 n n B^i I In Bn Mu I n m —a— HI ^^1 1^1 n I ^r —L (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ? 4 6 118 0 ' at B7 五、發明說明（5 )

Qp202A之電壓作爲輸入信號ini、in2的振幅。換言之，需 要Vth或以上之電晶體閾電壓，而當無法滿足此種條件時 位準移位電路無法操作。如此當嘗試利用帶有大閾電壓 Vth之TFT(薄膜電晶體）經由使用由例如約3伏之CMOS-LSI 裝置之輸出信號組成的位準移位電路輸入來移位適用電路 位準至要求的高電壓時，出現偶爾獲得無法穩定位準移位 的問題。 又雖然相關技術2之位準移位電路比較相關技術1之位準 移位電路具有較小面積及較高速操作，但因PMOS電晶體 Qp201A、Qp202A構成電流反射鏡電路，故當NMOS電晶體 Qn202A被導通時，電流流動於PMOS電晶體Qp201A、 Qp202 A，因而相關技術2具有電流消耗量大的問題。 圖1 5 A顯示之電路結構提議用來使用帶有TFT(薄膜電晶 體）之位準移位電路解決前述問題。此種相關技術3之位準 移位電路基本上係由一 CMOS閂鎖單元3 0組成，該單元具 有一差異放大器結構包含NMOS電晶體Qn301A、Qn302A及 PMOS電晶體Qp301A、Qp302A。此種電路中，輸入信號 ini、in2並非輸入CMOS閂鎖單元（差異放大器）301A之 NMOS電晶體Qn301A、Qn302A之閘極，反而輸入係於直流 移位至比電晶體之閾電壓更高的準位後輸入至閘極。 ............. - ' — 換言之，輸入信號ini、in2係經由NMOS電晶體Qn303A、 Qn304A輸入NMOS電晶體Qn301A、Qn302A。同時極性與 NMOS電晶體Qn301A、Qn302A之閘極輸入相反的信號，或 換言之信號in2、ini輸入NMOS電晶體Qn301A、Qn302A之 -8- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^^1 ^^1 UK v^i ^^1 1^1 ^^1 VRK · I— n He m If n t N I n n n ^^1 n ^^1 I Mli71、I ./.戈 唁 ^ / (請先閱讀背面之注意事項再填寫本頁) 461180 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（6 ) 源極’俾便可靠地比較輸入信號in 1、in2。因此電流反射 鏡包含NMOS電晶體Qn303A、Qn304A透過一共通閘極連結 至一個二極體連結NMOS電晶體Qn3〇5A。 又於相關技術3之電路，PMOS電晶體Qp303A、 Qp304A、Qp3 05A係連結於電源供應器vdD與NMOS電晶體 Qn303A、Qn304A、Qn305A之汲極間。此等pm〇S電晶體

Qp3 03A、Qp304A、Qp3 05A構成一電流鏡向電路，利用_ 共同閘極連結二極體連結的PMOS電晶體QP306A。NMOS 電晶體Qn305A之源極直接連結接地，及pm〇S電晶體 Qp306A藉電源供應器I接地。 因此，相關技術3之位準移位電路可滿足所需條件，細 、、'工 由於外加直流移位後供應輸入信號ini、in2至NMOS電晶骨重 Qn301A、Qn302A之閘極而達成穩定位準移位操作，因此 輸入信號ini、in2之振幅爲足夠導通NM〇s電晶 -> Qn301A、Qn302A之電壓，即使於帶有大閾電壓力: TFT(薄膜電晶體）之位準移位電路亦如此《但降低電源'啦 壓VDD而維持電路的動態範圍困難，結果出現無法達成帶 有低功率消耗的TFT電路系統之問題。 相關技術之具有由CMOS裝置組成的位準移位功能之取 樣閂鎖單元電路顯示於圖10B。此種相關技術之閂鎖單元 電路基本上包含一比較器結構CMOS閂鎖單元1〇1，具有〜 N通道（後文簡稱NMOS)MOS電晶體QnloiB帶有輸入信號 ini作爲閘極輸入及一源極接地，一 NMOS電晶體如1〇25帶 有輸入信號in2作爲閘極輸入及一源極接地，一 p通道$ _9- $紙張尺度適用中國國家標準（CNS)A4規格⑵297公爱") —--- I I n n n I n I · n n 1 I I I-*-r-°J· ϋ n ^ n 1 ^ ^ I I (請先閱讀背面之注意事項再填寫本頁} Α7 4 6 1 1 8 Ο _^_Β7_ 五、發明說明（7 ) 電晶體（後文簡稱PMOS)Qpl01B係連結於電源供應器VDD 與NMOS電晶體QnlOlB之汲極間且有一閘極連結至NMOS 電晶體Qnl02B之汲極，以及一PMOS電晶體Qpl02B連結於 電源供應器VDD與NMOS電晶體Qn 102B之汲極間，且有一 閘極連結至NMOS電晶體Qn 101B之汲極。 來自本CMOS閂鎖單元101B之NMOS電晶體Qnl02B及 QnlOlB之汲極輸出藉反相器102B、103B及取樣開關 104B、105B被問鎖於一問鎖電路106B。問鎖電路106B之另 一閂鎖輸出由反相器107B反相且供給作爲輸出信號out， 及另一閂鎖輸出由反相器108B反相且供給作爲_乂〇111;，其爲 輸出信號out的信號反相。 前述相關技術之取樣閂鎖電路構造中，例如3伏低電壓 振幅信號輸入作爲in 1，及反相in 1信號輸入作爲in2。3伏 低電壓振幅信號ini及in2於CMOS閂鎖單元101B暫時被增壓 至電源供應電壓VDD，及然後於透過反相器102B及103B通 過後，於取樣開關104B、105B藉取樣脈衝SP取樣並儲存 於閂鎖電路106B。於由反相器107B及108B反相後，此等信 號被送出作爲輸出信號out、xout。 但前述先前技術之取樣閂鎖電路係由多個電路裝置（或 元件）組成，因而無法達成小型表面積。進一步當包含利 用於TFT(薄膜電晶體）具有大閾電壓Vth之裝置的電路時， 輸入信號ini及in2之電壓振幅比較閾電壓Vth過小，結果無 法可靠地導通電晶體，因而造成無法發揮取樣功能的問 題0 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------VC衣--------訂---------線' (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 461180 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8 ) 相反地，圖1 B所示相關技術相對容易操作，即使裝置具 有高閾電壓Vth亦如此。其它相關技術之取樣閂鎖電蜂具 有可利用電谷器移位彳§號直流準位的結構。換言之開關 201B之輸入信號ini之輸出以及開關2〇2B之輸入信號in2之 輸出共同連結’開關電容器203B之一端連結至該共通點。 電容器203B之另一端連結至開關2〇4]8及2〇58之一端以及連 結至反相器206B的輸入。 反相器207B之輸出端係連結至開關2〇5]3之另一端。開關 204B之另一端、反相器206B之輸出及反相器2Q7B之輸入 係共通連結，而反相器208B之輸入連結至該共通點，且由 反相器208B之輸出送出輸出信號〇ut。 刼述相關技術之取樣閂鎖電路構造中，利用開關電容器 203B作爲比較器及電路作業如後。首先，響應等化脈衝叫 藉由設定開關202B、204B爲開進行電路復置。但隨後響應 等化脈衝SP藉轉開開關20 1B取樣低電壓振幅輸入信號 ini。其次當比較電容器203B之輸入信號in2時，此種取樣 信號ini被位準移位，及最後藉響應閂鎖脈衝1/1打開開關 205B而閂鎖於閂鎖電路2〇6B、207B。 藉此方式，前述相關技術之取樣電路，即使電路包含具 有南閾電壓的TFT仍可容易利用電容器2〇3B移位輸入信號 ini之直流準位操作，因而可達成穩定取樣及問鎖作業。 但此種電路之問題爲由於復置過程中，電路需流動直流電 流，故難以達成低電流消耗。進一步電路操作需要多型脈 衝也需要複雜的控制電路，原因在於時序控制困難因而無 ------------vik--------訂---------線 rc) (請先閱讀背面之注意事項再填寫本頁) -11 貪冰斤？卅画画辦斗挪ΐ <ONS>A厶弟茶(210 X20y ) -1 3丨 3 ^ 4 ΛΗ &Π 4 ——fe- s AH ^ ,^, ^ β φ ^ ^ ^ wa^ ^4 w ^ ^ ^ 4 usf 1 一 一 Π。JtF t 4S 择合4 2 h 3 邀癖姨 Ρ 命铖一p ^ l· s aa WOHn^fMowns- XX €^p 3 ^ ^ ^ vr ^ — ^r ^ hi ^ vr AH Htnl ; ip2 4 0 ——^ ^ & s wa MOHnvwfwowos ^ί ΛΗ $ t· vr o Mr : n?HOM2 ^ u^ ^^οωπΛ^ & hln^ow 4a M o ^ Π ^r 2 O 7 G _輕麻恭择务考斜丨鰣篛宋_餐2 Ο 4 C:々I裨荔隶_餐 2 Ο 5 P 5 琴斤癖莽 $為硇_ V S S 1蜱参 S 裨莽乘緣砩_ VSS2。OIVCOS和斗四雜2 Ο β π 雜雜^-論麻翁㈣^ 1 π ：Μ ο S ^ ^ Μ ο ^ Π L^ M^, i ^ , ^ 1 Ω 3V1 o S 和盆 ^ w ο ο- Π Mn vr ^ 4, ^mr β ^ ^ ——OH<How^^a & s o JtF t έ s择鸯2 s盤裨孩+ "今琴v r:> ϋ拉v s s 參裨_ 翁 J AH 隸薄尊 X 奋 > i η 1 ^ ^r ν^Η β ^ ΑΗ β β ,/ Λν^ >^rin2。斧氺参裨嗓薪線ini知in2s迕 s § 101GP102G 礮鉍 3邀择聲次 s J奔S蠢岑G IVt Q s ΐ Α 裨择2 Ο 3 G备> <330 浪 VSS2 3 1 ^β β Λ#· β , ^ β ^ ^Μψ ^ ΛΗ β ^τ β Μ— ^ Λ^ ,β ΛΗ ο c· rt Η ^r ο C ^ Μ ο 命举盆§舞f 1 ^ 3盤裨孩+ 1 岑C3VIOSS邀驷④l〇3C 盖萍通舞啦辨食嘸谈命癖靜1 Ο 4-。誕斜Ά'啦 -I ^τ ,ίτ ^ i 3遙癖孩h辨X ( A丰)痒四 β ^r . β ^ P ^ β ^ ^ s ^r 4 (、J" &錄)神孩s s 。食琴ϊ §择f 2 3盤裨拉+ 1 擦 读龄骑啦辨命來淡命神癖_sl -¾举辨W梦顶 ^Μσ 4ffl ^ f M L^ ,, 亩遍界挪参姆嚷絮®ΛΗ隸襄薄S邀Λφ如浙癖 Ιο 厶e 1 3 0 .s B7 (衅節 W»3 决$)

4 6 1 T 8 〇 A7 五、發明說明（11 ) 法達成精簡尺寸（小面積）電路的問題。 但當製造一種驅動電路整合的液晶顯示器包含一數位介 面驅動電路整合多晶矽TFT之像素區於玻璃基板（液晶面板） 上’帶有矽TFT(薄膜電晶體）排列成爲二維矩陣作爲像素 交換裝置時，小面積之閂鎖電路變成縮窄形成驅動電路的 像素周邊區（圖幀）寬度的必要因素。 換5之’.於驅動电路整合的液晶顯示器中，需對各行線. /各位元提供閂鎖電路。由於此種問鎖電路之需要量等於 水平點數乘以位元數，故無法使閂鎖電路變小，結果導致 液晶面板的圖幀寬度必須變大的問題。 進一步，於驅動電路整合的液晶顯示器中，架設具有前 述位準移位功能之問鎖電路，於第二電源供應器（例如 V S S 2電源供應！§)之電流流動偶爾必須降低至極小量。例 如於使用TFT(薄膜電晶體）製造的驅動電路整.合的液晶顯 示器中’可架設帶有水平驅動系統電路配置及問鎖電路， 同時嘗試製造一帶有TFT(薄膜電晶體）之第二電源供應產 生器電路。 某些案例中，流至第二電源供應產生器電路之總電流考 慮帶有位準移位功能之閂鎖電路數目大，故總電流需變 大。但可維持夠大電流量之帶有TFT(薄膜電晶體）之電源 供應產生器電路之製造極端困難。結果整合第二電源供應 產生器電路至帶有薄膜電晶體之玻璃基板難以達成，、纟士果 導致周邊電路尺寸（表面積）加大的問題。 相關技術1·及2之閃鎖電路被配置成可進行介於.vdd與 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） C衣--------訂---------線·V (請先閲讀背面之注t·事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 461180

五、發明說明（12) VSS1間（低電壓振幅信號inl及in2位準移位成爲與 VSS2間；信娩振幅，但也可進行位準移位至第三電源供應 電壓 VDD2(VDD2>VDD)。 相關技術顯示於圖12C及圖13c。圖12C爲對應圖i〇c之 相關技術3之例。圖13C爲對應圖uc之相關技術4之一 例。相關技術3之閂鎖電路於位準移位電路1〇4C之最末階 段包含一第二位準移位電路丨丨丨c，該電路係連結於電源供 應電壓VSS2之電源供應線μ%與比電源供應電壓VDD更 高的電源供應電壓VDD2之電源供應線11〇間。它方面，相 關技術4之閂鎖電路爲CM〇s閂鎖單元2〇3c，且係連結於 電源供應電壓VSS2之電源供應線205C與比電源供應電壓 VDD更高的電源供應電壓VDD2之電源供應線2〇8C間。 相關技術3之閂鎖電路及相關技術4之閂鎖電路也具有同 前述相關技術1之閂鎖電路及相關技術2之閂鎖電路之問 題。 發明概述 有鑑於前述先前技術之相關問題，本發明之目的係提供 一種液晶顯示裝置及DA(數位/類比）轉換器電路架設於液 晶顯示裝置，其具有僅由少數元件組成的電路，不會增加 電源消耗量也有助於確保LCD面板圖幀帶有窄寬度。 本發明之DA(數位/類比）轉換器電路包含2n階選擇單 元，η爲串聯連結類比開關數目，極性匹配各資料信號η位 元邏輯（η爲2或2以上的整數），且分別連結跨各2η參考電 壓線的輸出。參考電壓選擇D Α轉換器電路係架設於驅動 -15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ----訂---------線* 經濟部智慧財產局員工消費合作社印製

五、發明說明（ 電路整合的液晶顯示裝置作爲該驅動電路的一部分。 器位’類比)轉換器電路及安裝有此種DA轉換 關交互电^ 鳴選擇早兀配置有η個類比開 串聯連接且具有極㈣應於料㈣位元邏輯，階連結於像素行線與參考電壓線間，可配置有解 解碼電路之解碼輸出的參考«，如此減少電路 需要的電路元件數目。 & 述相同技術問題’本發明之進-步目的係提供 顯于：置t電：及一種安裝有此種位準移位電路之液晶 顯不裝置，其可與小表面積及低電 ，操作，即使電路利用具有高閾電壓 =明之位準移位電路具有⑽⑽鎖單元作爲位準移 电路的基本結構，用以將低電壓振幅信號於結構中轉成 ^壓振幅信號，該結構具有電阻器元件Μ於cm〇= ，貞早疋之—輸入信號源與二輸入段間。 本發明之移位暫存器包含—第_位準移位電路包含複數 移轉階段供給-㈣信號至移轉階段之初階段作爲位準移 ==二位準移位電路供給—時脈信號至各移轉階段 作爲位準移位’其中本發明之位準移位電路係由第 二位準移位電路組成。 本發明之驅動電路整合的液晶顯示裝置包含一驅動 路，帶有掃描系統整合於像素段之相同基板，構成掃描 電 系 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐

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n n u I 線· 經濟部智慧財產局員工消費合作社印s 46 Μ 8 0 Α7 _____ B7 五、發明說明（U) 統之電路之一利用前述位準移位電路或移位暫存器。 位準移位電路中，移位暫存器利用此種位準移位電路以 及液0E}顯示裝置架設有此種移位暫存器，電阻器元件分別 欣置於CMOS閂鎖單元之二輸入信號源及二輸入段間，外 加二輸入.信號至CM〇s閂鎖單元之二輸入段作爲個別直流 移位。此種直流移位許可獲得電壓足夠導通構成CM〇s閂 鎖單元之各電晶體《因此本發明之位準移位電路及移位暫 存器可與帶有大閾電壓Vth之裝置相容。 本發明之一目的係提供具有小表面積及低電力消耗的取 樣電路’以及可與具有大閾電壓Vth之裝置如tft裝置相容 的取樣電路整合的LCD。 又鑑於如述相關技術的問題，本發明又有一目的係提供 一種具有低電路消耗及小表面積之取樣閂鎖電路，及一種 架設有此種取樣閂鎖電路之液晶裝置，其甚至適用於具有 大閾電壓Vth之裝置。 本發明之取樣閂鎖電路包含比較器型CMOS閂鎖單元作 爲基本結構，此種CMOS閂鎖單元具有一第一開關連結於 二輸入信號源與CMOS閂鎖單元之二輸入段間，及一第二 開關連結於電源供應線與CMOS閂鎖單元之電源供應端 間’及一控制裝置用以控制第一及第二開關的互補交換。 本發明之驅動電路整合的液晶顯示裝置包含於驅動電路 帶有掃描系統整合於作爲像素段之相同基板上，構成掃描 系統之電路之一係利用前述取樣閂鎖電路。 於前述本發明之取樣電路及架設有該取樣電路之液晶顯 -17- 本紙張尺度適用中因國茉话準（CNS)A4规络（210x 297公釐） .-^--------訂---------線-^ (請先閱讀背面之注意事項再填寫本頁)

461180 五、發明說明（15 ) π策直τ，二輸入信號的取樣係藉打開（閉路）第一開關進 行。此取樣期間第二開關爲關（開路）。因此…⑽閃鎖單 元被切斷電源供應。取樣期間結束隨後打開第二開關j於 CMOS問鎖單元被供電之例，小電譽振巾5祕X ； j包企椒f田輸入信號被閂鎖 於電源供應電壓振幅信號。 又鑑於前述相關技術之問題，本發明又有—目的係提供 —種問鎖電路及帶有該問鎖電路之液晶顯示裝置，其=限 制流至電源供應器的電流也具有小表面積。 本發明之問鎖電路具有基本結構包含—CM〇s閃鎖單 元，一第一開關及一第二開關安裝於CM〇s閂鎖之正電源 供應端或負電源供應端之至少一者來分別選擇具有不同電 源供應電壓之第一及第二電壓供應，以及—控制裝置來根 據CMOS問鎖單元之問鎖操作及輸出操作間期控制第一開 關及第二開關的交換。 本發明之包含一驅動電路帶有掃描系統整合於像素段之 相同基板之驅動電路整合的液晶顯示裝置中，構成掃描系 統之電路之一係利用前述閂鎖電路。 前述閂鎖電路及本發明之架設有該閂鎖電路之液晶顯示 装置中’二輸入信號的閂鎖係基於第一電源供應進行，於 閂鎖操作期間藉由打開（閉路）第一開關且取樣閂鎖CMOS 閂鎖單元之輸入化號進行。其次於輸出作業期間，打開第 二開關而轉變（位準移位）至第二電源供應位準之與第一電 源供應位準不同的位準，且進行輸出操作。結果，由第一 電源供應電餍決定的信號振幅被輸出作爲由第二電源供應 18- 本纸張尺度適用中國®家標準（CN*S)A4規格（210 X 297公堃> _ ^---------訂---------線—r (靖先閱讀背面之;i意事項再填寫本頁) 經濟部智慧財產局員工消費合作.社印製 461180 Λ7 經濟部智'#)財產局員工消費合作社印裂 Π7 五、發明說明（16 ) 電壓決定的信號振幅。 當然本發明也適用於具有前述功能之電路或安裝有全部 或部刀該电路组合及i周整適應的組合。進一步，電路的組 合及調整適應於本發明架設於其它裝置例如液晶顯示裝置 以外的CMOS裝置時也適用。 圖式之簡單説明 圖1爲方塊圖顯示本發明之第一具體例之驅動電路整合 的液晶顯示裝置之系統配置。 圖2爲電路圖顯示有效像素區之構造。 圖3爲基本布局圖顯示參考電壓選擇DA轉換器電路。 圖4爲電路圖顯示參考電壓選擇DA轉換器電路之基本電 路構造。 圖5爲剖面圖顯示單晶矽電晶體之典型構造。 圖6爲剖面圖顯不多晶矽薄膜電晶體之典型構造。 圖7爲電路圖顯示本發明之第一具體例之位準移位電 路。 圖8爲時序圖舉例説明本發明之第一具體例之位準移位 電路之電路操作β 圖9爲直流電壓作爲參考電壓時之時序圖。 圖1 〇爲電路囷顯示第—具體例之位準移位電路之調整適 應例。 圖10Β爲電路圖顯示相關技術。 圖I0C爲另一電路圖顯示相關技術i。 圖1丨爲電路圖顯示第一具體例之位準移位電路之另一調 19- 本紙張尺度適用中國iu料（CNS)A1規 ？ ------------^--------訂---------線·τ (請先間讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 整適應例。 圖1 1 B爲電路圖顯示相關技術之另一例。 圖1 1 C爲另一電路圖顯示相關技術2。 圖12爲電路圖顯示第—具體例之位準移位電路之又另— 調整適應例。 圖1 2 C爲另一電路圖顯示相關技術3。 圖1 3爲時序圖舉例説明加入復置電路時之電路操作。 圖1 3 A馬相關技術丨之電路圖。 圖1 3 C爲另一電路圖顯示相關技術4。 圖14爲用以產生復置信號之電路圖。 圖1 4 A爲相關技術2之電路圖。 圖1 ；)爲電路圖顯示本發明之第二具體例之位準移位+ 圖I 5 A爲相關技術3之電路圖。 圖1 ό爲電路圖顯示本發明之第二具體例之位準移位電 之調整適應例。 ^ 圖1 7爲方塊圖顯示水平移位暫存器之典型構造。 圖1 8爲電路圖顯示本發明之第一具體例之取樣維 | * 毛* 路。 圖1 9爲時序圖舉例説明本發明之第一具體例之取樣維 電路之電路操作。 圖20爲當輸入信號ini之反相信號被設定作爲輸入作號 in2時之時序圖。 1 圖2 1爲電路圖顯示本發明之第一具體例之取樣維持電路 -20- 本紙張又度適用中闼國家標革（CNS)A4規格（210 X 297公g ) I------------r--------訂 It — — — — — — — ^ {碕先閱靖背面<注音？事項再填寫本頁} 46 1

、發明說明（18 ) 經濟部智慧財產局員工消費合作杜印製 之調整適應例。 圖2 2爲電路圖顯示本發明之第 路。 具體例之取樣维持電 圖2 3爲方塊圖顯示當取樣維持|竹 叫一路利用作爲具體例之取 樣及弟一閂鎖電路時之細節構造。 圖2 4爲方塊圖顯示當反相數位 .^ 之構.土 n针用作輸入k號m2時 圖2 5爲方塊圖顯示圖2 4之調整適應例。 圖2 6爲電路圖顯示閂鎖電路之第〜具髀例。 圖2 7爲時序圖舉例説明本發明s當 』，兄a令贫产J夂弟—具體例之閂鎖電路 义電路操作時序。 圖2 8爲時序圖舉例説明本發明 > 货 』況 心产J〈弟—具體例之閂鎖電路 ;另一電路操作時序。 圖29爲電路圖顯示本發明乏筮 貝丁尽饮Λ夂罘—具體例之閂鎖電路之細 節範例。 圖30爲電路圖顯示本發明之第二具體例之問鎖電路。 圖3丨爲電路圖顯示本發明之第三具體例之閃銷電路。 圖32爲方塊圖顯示當第二問鎖電路用於具體例作爲問銷 電路時之細節構造。 圖3 3爲方塊圖顯示圖3 2之調整適應例。 圖3 4爲方塊圖顯示相關技術之系統構造。 圖35爲電路圖顯示典型參考電壓選擇da轉換器電路。 較佳具體例之説明 其次參照附圖説明本發明之具體例之進—步細節。圖t -21 - 本紙張尺度適用令國國家標革(CNS)A_'丨規格⑵0 X 297公 ------------- 衷--------訂--------線· π. f請先閱讀背面之注¾事項再填寫本頁) 經濟部智慧財產局員工消費合作社印^ * ·Ύ B7 五、發明說明（19) 爲方塊圖顯示本發明之第一具體例之驅動電路整合的液晶 顯示裝置之系统配置。圖1中，有效像素區1 1爲排列成矩 陣之像素’第一及第二水平驅動系統1 2 '丨3設置於像素區 I 1上方及下方，及垂直驅動系統1 4例如設置於附圖左 邊。 水平驅動系統無需經常位於有效像素區1 1上方或下方， 而可僅位於有政像素區1 1上方或下方的任一邊。垂直驅動 系统也可位於如附圖所示的右邊或可設置於左邊。第—及 第二水平驅動系統12、1 3及垂直驅動系統1 4整合於TFT(薄 膜電晶體）有效像素區1 1的相同基板（例如玻璃製成的第一 板）上。第一板例如玻璃製成（未顯示於附圖）可設置於面 對第一板的規定距離。例如構成液晶T N之液晶層係失持 於二板間。 弟一水平驅動電路1 2係由一水平移位暫存器1 2 1、一取 樣與閂鎖電路122、一第二閂鎖電路^3、一位準移位器124 及一DA轉換器電路（DAC) 125組成。第二水平驅動電路13 以第一水平驅動電路〖2之相同方式係由—水平移位暫存器 1 3 1、一取樣與閂鎖電路1 3 2 ' —第二閂鎖電路丨3 3、—位準 移位器134及一DA轉換器電路（DAC) 135組成。垂直驅動 電路14包含一垂直移位暫存器141。 有效像素區1 1之像素2 0之典型構造顯示於圖2。像素2 〇 包含一TFT 2 1作爲交換元件，一液晶單元2 2帶有像素電極 連結至TFT 21之汲極電極，及一輔助電容器23帶有電極連 結至没極電極TFT 21之一電極。此種像素構造中，各像素 -22- ¥紙张&度過用中關家標專（⑶似找格⑵〇 X 297公穿）- ----- ------------r--------訂.--------, (請先閱讀背面之注意事項再填寫本頁) 461180 經濟部智慧財產局員工消費合作社印製 Λ7 R7 五、發明說明（20 ) 2 0之TFT 2 1之閘極電極係連結至垂直選擇線其爲列 (線）24m-1、24m、24m+l......，各像素之TFT 2 1之源極電 極係連結至信號線其爲行（線）25n-l、25-n、25n+l……。 液晶單元2 2之電極係連結至一共用線2 6外加一共通電 壓V C Ο Μ。此處例如採用共通反相驅動方法來每1 η ( —個 水平間期）反相共通電壓VCOM作爲驅動液晶單元2 2之方 法。因利用此種共通反相驅動方法可每個1 Η反相共通電 壓VCOM之極性’故低電壓可用於第一及第二水平驅動系 统1 2及1 3，且可降低整體裝置之電源消耗。 其次説明第一及第二水平驅動系统i 2及1 3之各段操 作。後文説明係以第一水平驅動系統1 2爲例，但此項説明 同等適用於第二水平驅動系統I 3的操作。 第一水平驅動系統1 2中’水平移轉脈衝1，或換言之水 平開始脈衝HST1及水平時脈脈衝HCKΗ共給水平移位暫存 器1 2 1。然後水平移位暫存器12 1響應水平開始脈衝η S Τ1使 用水平時脈脈衝HCK 1間期進行水平掃描。取樣與第一閃 鎖電路12 2與水平移位暫存器1 2 1之水平掃描同步化，且循 序取樣數位資料及然後閂鎖被取樣的資料至各行線9 5 η_ 1、 25η、25η+1....... 第二閂鎖電路123響應1 Η間期供應的閂鎖信號，再度問 鎖（或再度閂鎖）對應於取樣與第一閂鎖電路1 2 2於各個^ Η 間期閂鎖於行線的閂鎖資料。位準移位器124對第二閃鎖 電路U3再度閂鎖的閂鎖資料移位信號準位（振幅）至規定 準位且供給該信號至D Α轉換器電路1 2 5。由位準移位器 -23- 本紙張义度適用中國國家標準·（CNS)A.l規恪（21〇χ 297公坌） ------------^--------訂---------線 ¥ (諳先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 6 118 0 Λ7 ____B7_____ 五、發明說明（21 ) 1 24移位的位準與後文相關。 它方面，於垂直驅動系統1 4，垂直移轉脈衝，或換言之 垂直開始脈衝VST及垂直時脈脈衝VCK供應垂直移位暫存 器1 4。然後垂直移位暫存器1 4響應垂直開始脈衝vst於垂 直時脈脈衝V C間期進行垂直掃描，且供應—循序列選擇 信號於列單元用於有效像素區1 1。 參考電壓選擇D A轉換器電路可由接收自位準移位器 12 4、1 3 4之紅過位準移位的資料以步進數據由參考電壓中 選擇一目標參考電壓，該DA轉換器電路被用作第一及第 二水平驅動系統1 2、1 3之D A轉換器電路12 5、1 3 5。此等參 考電壓選擇D A轉換器電路12 5、1 3 5之細節電路結構係關 聯列舉本發明特點該節。 參考電壓選擇DA轉換器電路之基本構造顯示於圖3。此 處説明利用電路結構具有8( = 23)步進參考電壓 用於3位元數位資料（b2、b 1、b0)爲範例。又於圖3顯示對 應行線25η之D A轉換器電路之電路配置，但適用於本發明 之D A轉換器電路提供於各行線。 圖3中，各階選擇單元3〇至37設置於8階參考電壓⑺ 至Vref7。此等階選擇單元3 〇至3 7之結構包含三個交互串 聯連結類比開關根據各數位資料位元（b2、M ' b〇)之邏輯 偏極化（正/負）。換言之，階選擇單元3 〇包含三個負極性 類比開關30 1、302、303對應資料Γ 000」且連結至Vref〇< 參考電壓線38-0及行線25π。階選擇單元3丨係由二負極性 類比開關3 Π、3丨2及一正極性類比開關3 η交互串聯連結 -24- 衣紙張尺度適用中_家㈣（CNS)A.丨㈣ (請先閱讀背面之沒意事項再填寫本頁) r 訂---------線 I— n - 經濟部智慧財產局員工消費合作杜印*'1^ 6 118 0 A7 -----------_B7______ 五、發明說明（22 ) 組成，對應資料「〇 〇 i」且係連結於V re f 1之參考電壓線 3 8 -1與行線2 5 η間。 階選擇單元3 2係由一負極性類比開關3 2 1、3 1 2及一正極 性類比開關322及一負極性類比開關322交互串聯連結组 成’對應資料「〇丨0」且係連結於Vref2之參考電壓線3 8-2 與行線25η間。階選擇單元3 3係由一負極性類比開關33 1、 3 12及二正極性類比開關3 3 2及3 3 3交互串聯連結組成，對 應資料「0 1 1」且係連結於Vref3之參考電壓線3 8_3與行線 2 5η 間。 階選擇單元3 4係由二負極性類比開關342、343及一正極 性類比開關34 1交互串聯連結組成，對應資料「丨〇〇」且係 連結於Vref4之參考電壓線38_4與行線25η間。階選擇單元 3 5係由一正極性類比開關35 1、一負極性類比開關352及一 正極性類比開關3 5 3交互串聯連結組成，對應資料「丨〇 i」 且係連結於Vref5之參考電壓線38-5與行線25η間。 階選擇單元3 6係由一負極性類比開關3 6與二正極性類 比開關36 I及362交互串聯連結組成，對應資料「丨丨〇」且係 連結於Vref6之參考電壓線38_6與行線25rl間。階選擇單元 3 7係由三個正極性類比開關3 7 1 ' 3 7 2、3 7 3交互串聯連結 組成’對應資料「Π 1」且係連結於v r e f 3之參考電壓線 38-7與行線25η間。 圖4爲電路圖顯示參考電壓選擇da轉換器電路U5之基 本電路構造。相同參考編號標示與圖3相同區段。該構造 利用對應於各數位資料位元（b2、bl、b〇)之邏輯的導電（Ν -25- 本紙張尺度過用中國0家櫟準（CE)Α4規格（21〇 χ 297公$---- --------------------訂--------線 ^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 ί 6 1 1 8 Ο Α7 __R7__ 五、發明說明（23 ) 通道、Ρ通道）MOS電晶體作爲階選擇單元3 〇至3 7八個階 段之三個類比開關。 圖4中，階選擇單元3 0分別利用ρ通道m〇S電晶體（後文 稱作PM〇S)Qp301、Qp3 02及Qp3〇3作爲對應於資料「000」 之類比開關30 1、302、303 ’且此等開關製造成串聯排列。 階選擇單元31利用PMOS電晶體Qp311、Qp3I2及N通道 MOS電晶體（後文稱作NMOS)Qn3 13分別作爲對應於資料 「00 1」之類比開關3 1 1、3 12、3 13，且此等開關製造成串 聯排列。 階選擇單元3 2利用PMOS電晶體Qp32 1及NMOS電晶體 Qn322及PMOS電晶體Qp323分別作爲對應於資料「〇1〇」之 類比開關32 1、322、323，且此等開關係製造成串聯排列。 階選擇單元3 3利用PMOS電晶體Qp33I &NM〇s電晶體 Qn332、Qn333作爲對應於資料「〇11」之類比開關321、 322、3 23及此等開關製造成串聯排列^ 階選擇單元34利用NM0S電晶體Qn341iPM〇s電晶體 Qp342 ' Qp343作爲對應於資料「丨⑼」之類比開關341、 342、343且此等開關製造成_聯排列。階選擇單元3 5利用 NMOS電晶體如叫及⑽⑽電晶體Qp35uNM〇s電晶體 QM53作爲對應於資料「1〇1」之類比開關35丨、352 ' 3幻且 此等開關製造成串聯排列。 階選擇單元36利用NM0S電晶體Qn361、Qn362 &pM〇s 電晶體QP363作爲對應於資枓「丨ι〇」之類比開關36ι、 362、363且此等開關係製造成事聯排列。階選擇單元3 7利 -26 - 本紙張尺度適用令國0家揉革（CNS·^規格（210 x 297-—^-- --------------------訂---------線 v (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧时產局員工消費合作社印製 6 118 0 Λ7 ___B7 _ _ 五、發明說明（24 ) 用NMOS電晶體Qn371、Qn372、Qn373作爲對應於資料 「1 Π」之類比開關37 1、3了2 ' 3"73且此等開關係製造成串 聯排列。 前述參考電壓選擇DA轉換器電路125之構造利用—個 PMOS電晶體或一個NMOS電晶體用於各該n個類比開關， 帶有極性對應於各該n個（n係大於或等於2 )數位資料位元 邏輯，其利用方式係製造PMos電晶體與NM〇s電晶體的組 合而對目標階包含2n階選擇單元，因此可達成一種具有小 表面積之多階DA轉換器電路，結果可獲得具有極窄寬度 圖幀之LCD面板。其理由解説如後。 (1) 圖3 5所示習知技術電路之解碼電路7 〇 7及選擇器開關 705係由同一電晶體配置而成，因此構成電路的元件數目 可維持極少。 (2) TFT電路不含井來分隔各元件，且因形成開關的 PMOS及NMOS電晶體可形成爲連續緊密鄰近，故電路佔有 的空間變得極小。 進一步解説（2)理由’比較單晶矽電晶體構造。此項比較 係利用一個NMOS電晶體及—個pM〇s電晶體串聯形成之 例。首先考慮圖5所示單晶矽電晶體構造，n +擴散區43、 42係以固定間隔距離形成於p型矽基板4 i之基板表面上。 閘極電極4 5係透過閘極絕緣體膜4 4設置於N +擴散區43、 42間之通路上方，如此形成nm〇S電晶體。此處N +擴散區 4 2形成汲/源區’及N +擴散區4 3形成汲/源區。 爲了形成PMOS電晶體毗鄰nmos電晶體，隔開元件用之 -27 - 表纸張尺度適用中國國家標專（CNS)/V丨規格（21〇 X 297公餐） ------------r--------訂---------線 V (請先閱請背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 1 1 8 Ο Α7 _ Β7 五、發明說明（25 ) N丼4 6係藉由參照N型雜質形成。然後p +擴散區47、以 固定間隔距離形成於N井4 6内邵之基板面側。閘極電極4 9 係透過閘極絕緣體膜4 4形成於P十擴散區47 ' 48間之通路 上方，如此形成PMOS電晶體。此處p +擴散區4 7形成汲/ 源區，及P +擴散區4 8形成汲/源區。 爲了形成串聯連結之二電晶體，形成汲/源區之N +擴散 區4 3及形成汲/源區之P十擴散區4 7藉中間層絕緣體膜4 9 連結至鋁布線5 0。又形成NMOS電晶體之汲/源區之n +擴 散區4 4係連結至鋁電極5 1 ’及形成pm〇S電晶體之没/源 區之P +擴散區4 8係連結至鋁電極5 2。 其次於例如多晶矽TFT結構之底閘極之例，閘極電極 5 4、5 5係以固定間隔形成於玻璃基板5 3上，如圖6所示， 及多晶矽層5 7係藉由閘極絕緣體膜4 4形成於閘極電極 54、55上方。 然後形成NMOS電晶體之汲/源區之擴散層58、形成 NMOS、PMOS電晶體二者之汲/源區之擴散層5 9，以及形 成PMOS電晶體之汲/源區之擴散層6 0係形成於矽氧化物層 5 6於閘極電極5 4及5 5侧。鋁電極6 2及6 3分別藉中間層絕 緣體膜6 1連結至擴散層5 8、60。 經由比較圖6電晶體結構與圖5電晶體結構明白顯示’於 多晶碎TFT結構之例，並無井（46)分開元件，如單晶石夕電 晶體所存在者，因此NMOS電晶體及PMOS電晶體可以緊密 鄰近方式形成，結果電路佔有的面積可維持極小。 但於利用共通（VCOM)反相驅動方法之液晶顯示裝置具 -28 - ____ 本紙張又度適用中國國家標準（CNS)A.丨規格（2l〇x297公笼） --------------------訂---------線 V (請先閱讀背面之沒意事項再填寫本頁) 經濟部智慧財產局員工消費合作.社印製 G η 8 ο Α7 ------Β7________ 五、發明說明（26 ) 有DA轉換器電路選擇於〇至5伏位準範圍之參考電壓，此 時Μ 0 S電晶體用作爲前述類比開關，當ρ μ 〇 S電晶體之閣 値設定爲Vthp，及NMOS電晶體設定爲閾値Vthn俾便維持 於選定參考電壓之動態範圍時，則選定資料信號之低準位 需於O-Vtp伏以内，而高準位需爲5伏+ Vthn或以上。 因此由於設定選定資料信號之振幅低抵PMOS電晶體之 閾値Vthp相對於參考電壓範圍，也需要高度nm〇S電晶體 之閾値Vthn(例如於上例爲〇伏- Vthp至5伏+ Vthn)，則於衣 具體例於圖1系統結構，位準移位器（位準移位電路）i 24、 Π4係設置於DA轉換器電路125、135之前期階段，及該配 置用來利用此等位準移位器丨24 ' 134之位準移位獲得選定 資料信號振幅= 此種配置許可參考電壓選擇DA轉換器電路以及小表面 積達成’而無需對取樣與第一閂鎖電路12 2、13 2設定高電 源供應電壓。但當原先選定資料信號振幅可滿足所述條件 時，顯然可知，無需設置位準移位器丨24、1 34即可維持選 定參考電壓之動態範圍。 利用作爲位準移位器丨24 ' 1 3 4之位準移位電路之電路結 構之細節説明敘述如後。 電路圖顯示第一具體例之位準移位電路示於圖7。此第 —具體例之位準移位電路中，CMOS閂鎖單元70具有基本 構造包含一 CMOS反相器7 1包含一 PMOS電晶體Qpl 1，及 一 NMOS電晶體Qnl 1帶有共同連結的源極及汲極，及一 CMOS反相器72包含一 PMOS電晶體QP12及一 NMOS電晶體 -29- 本紙張尺度適用中國囤孓標準（CN’S)A.I規格（210 X 297公釐> ---------------------訂---------線 f ί請先閱讀背面之';i意事項再填寫本頁) A7 461180 ______B7 ____ 五、發明說明（27 ) Q η 1 2帶有共同連結的源極及没極，且c Μ 0 S反相器7丨及7 2 係介於電源與接地間交互並聯連結。 此種CMOS閂鎖單元7 0中，CMOS反相器7 1之輸入（換言 之MOS電晶體Qn 1 1、Qp 1 1之共通連結點）係連結CMOS反相 器72之輸出（換言之MOS電晶體Qnl2、Qpl2之共通汲極連 結點）。進一步CMOS反相器7 2之輸入（換言之MOS電晶體 Qn 12、Qp 12之共通閘極連結點）係連結cm〇S反相器7 1之 輸出（換5之MOS電晶體Qnll、。 電阻器元件R1 1係連結於CMOS反相器7 I之輸入與第一 電路輸入端子7 3間，及電阻器元件r 12係連結於CMO S反 相器72之輸入與第二電路輸入端子74間。又電阻器元件 R1 3係連結於電源供應器vdd與CMOS反相器7 1之輸入 間’及電阻器元件r 14係連結於電源供應器VDD與CMOS反 相器7 2之輸入間。進一步反相器7 7係連結於第一電路輸 出端子7 5與節點②間，節點②爲電阻器元件r 12、r 1 4之共 通連結點。反相器7 8係連結於第二電路輸出端子7 6與節 點①間，節點①爲電阻器元件1 ' R12之共通連結點。 於第一具體例之位準移位電路中，帶有振幅Vp約3伏之 信號in 1例如輸入至第一電路輸入端子7 3，及輸入信號in2 其爲輸入信號ini的反相係輸入至第二電路輸入端子74。 此處例如電路作業係參照圖8時序解釋，當輸入信號in2 邏輯爲「〇」（-2伏），及輸入信號ini邏輯爲厂1」（ = Vp) 時’爲了於CMOS閂鎖單元7 〇將NMOS電晶體Qn丨i導通， 電流於路徑由電源供應器VDd流至電阻器元件R14，流至 -30 - 本紙張尺度綱中@ 0家標準（CNS)A,.丨職（21G χ 297公餐） ----- --------------------訂---------線 Y (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 461180 經濟部智慧財產局員工消費合作让印製 Λ7 ____B7___ 五、發明說明（28 ) 節點⑦’流至NMOS電晶體Qn 1 1至接地；以及同時爲了將 PMOS電晶體Qp 1 2導通’電流於路徑由電源供應器vdd流 至PMOS電晶體QP12之節點〇，至電阻器元件R1 1，至第二 電路輸入端子73。 此時時電阻器元件R丨1、R 1 4出現電恩降，而節點①及② 之電壓電位升鬲量等於此電壓降。換言之，於節點①及② 之電壓電位做出直流移位。由於節點①具有比節點②更大 的移位，故比較輸入信號in i、in2之振幅差異，由節點① 及②可得較大振幅差異。 CMOS反相器7 1、72之更尖銳的操作點可藉由使用電阻 器元件R1 3 ' R14偏壓節點①及②決定。節點⑦之電壓電位 藉反相器77反相’且由第一電路輸出端子75輸出作爲 VDD振幅輸出信號〇ut。節點①之電壓電位由反相器7 8反 相’且由第二電路輸出端子7 6輸出作爲〇ut的經反相的輸 出k號’換言之反相輸出信號x〇ut。 前述電路操作中’例如振幅Vp之3伏輸入信號ini、in2被 心·準移仏至電源供應器VDD振幅輸出信號〇ut、x〇ut。又當 輸入信號in 1邏輯爲「〇」及輸入信號in2邏輯爲「〇」時，位 準移位操作係以前述電路操作之完全顚倒方式進行。 輕此方式’連結於CMOS閂鎖單元7 〇之二輸入段間的電 阻器元件'R12，換言之連結於CMOS反相器71、72之 信號源亦即二電路輸入端子73 ' 74間之電阻器元件被輸入 信號in 1 ' in2輸入，輸入信號in 1、in2造成直流移位，因此 利用CMOS閂鎖單元7 〇之二輸入段被外加輸入，構成 -31 - 本紙ί長&度適用中阄國家標準（CNS>A4規烙χ 297公釐） --------------------訂---------線 ^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 6 118 0 Λ7 _________B7______ ______ 五、發明說明（29 ) CMOS閂鎖單元7 0之各電晶體可以夠大電壓被導通’因此 可以高速達成穩定位準移位操作，即使電路使用帶有高閾 値之裝置如TFT(薄膜電晶體）亦如此。 此外’僅藉由增加電阻器元件於CMOS閂鎖單元7 〇之基 本電路可達成小表面積，且可達成低電源消耗，原因在於 即使電源供應電壓VDD有下降，位準移位操作仍可可靠地 進行。又’藉由連結電阻器元件r丨3、Ri4介於電源供應器 VDO與CMOS閂鎖單元7 0之二輸入端間以及偏壓節點①及 ②，可明顯決定CMOS反相器7 1、72之操作點，因而可達 成穩定位準移位操作。 於第一具體例之位準移位電路，輸入信號in2被輸入作爲 輸入信號in 1的反相，但因輸入信號in 1之邏輯（位準）足 夠’故無需經常使用反相信號，以及例如（〇)伏至電源供應 電壓VDD範圍之選擇性直流電壓可用作爲參考電壓vref來 決定輸入信號in 1的邏輯。圖9爲時序圖顯示當直流參考電 壓Vref(〇g VrefS VDD)用作輸入信號in2之例。 圖7電路説明一例其中二輸出信號out及xout被輸出作爲 非反相及反相輸出信號，但可使用一種配置其中僅有一種 輸出信號被輸出。此種情況下，二反相器77、78中有一者 變成不需要。 顯示第一具體例之位準移位電路之調整適應例或變化例 之電路囷顯示於圖此圖中，於圖7相等區段相同區段 帶有相同參考編號。於此種位準移位電路之調整適應例 中’帶有閘極連結至電源供應器VDD之NMOS電晶體 -32- 本紙張尺度適用中®國家標準（CNS〉A4規格（21〇x 297公餐） ------------'-'^--------訂---------線r (請先閱讀背面之注意事項再填寫本頁) A7 461180 _______B7____ 五、發明說明（30 )

Qn 1 3 ' Qn 14被用作電阻器元件R1 1 ' R1 2，以及閘極連結接 地的PMOS電晶體Qpi3、Qpl4被用作電阻器元件R13 ' R14 ° 因此電路操作同圖7電路，即使電阻器元件R1丨至R 1 4係 使用電晶體達成亦如此。時序同圖8及圖9。此種電路適應 例中，電阻器元件r 1丨、R12爲NMOS，而電阻器元件R13 ' R14爲PMOS ’但只要電晶體之値等於個別電阻器元件，任 一種電晶體極性皆可使用 顯示第一具體例之位準移位電路之另一調整適應例或變 化例之電路圖顯示於圖1 1 a此圖中，同圖1 〇相同區段之 區段帶有相同的參考編號。此種圖1 0位準移位電路之調整 適應例結構中’ NMOS電晶體Qn 1 3、Qn 1 4及PMOS電晶體 Qp 1 3、Qp 14係利用控制信號CNTL交換。換言之，由控制 電路（未顯示於附圖）輸入控制端子7 9的主動Γ Η」控制信 號CNTL外加至NMOS電晶體Qni3、Qnl4之閘極，且於藉反 相器7 9反相後也外加至pm〇S電晶體Qp 1 3、Qp 14之閘極° 藉此方式’獲得一種結構用以利用控制信號CNTL交換 CMOSH鎖單元7 0之電晶體Qnl3、Qnl4、Qpl3、Qp丨4，且 唯有於此位準移位電路要求位準移位時才設定爲主動位 準，當不需位準移位時資料被維持，換言之輸入信號in丨、 m2之邏輯態被維持，藉此達成閂鎖與位準移位電路的組 合。 本貫施例中’當電晶體被用作電阻器元件R U至r丨4時， 此等開關使用由電阻器元件R1丨至限制的電阻値，此種 -33- 1 x 297公釐） ------— I! — — . .!1 — 1 —訂·------— -線r {諳先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 6 118 0 Λ7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（31 ) 開關控制可達成相同效果。 顯不第一具體例之位準移位電路之另一調整適應例或變 化例之電路圖示於圖I 2。此圖中，同圖1 1之相當區段之 各區段帶有相同的參考编號。於此位準移位電路適應例構 造中’添加復置電路8 1用以決定CMOS閂鎖單元7 0之初 値。復置電路81包含PM〇s電晶體Qp 1 5連結於電源供應電 壓VDD與節點⑦間，pM〇s電晶體Qp丨5之閘極係連結至復 置端子8 2 σ 此電路配置成復置信號尺以以外加至復置端子8 2。此處 如圖1 3之時序圖顯示，開始（前緣）信號利用時序帶有延遲 大於電源供應電壓VDD。例如圖丨4所示，復置信號民以以 易藉整合電源供應電壓VDD於R c積體電路產生。 #由以此種方式增加圖1丨之復置電路8 1 ,復置信號 Reset可於開始（脈衝升高）時序外加給復置電路8 1，帶有 延遲大於電源供應電壓VDD，因此於電源供應開始時可決 定CMOS閂鎖單元7 〇之初値。如圖丨3時序圖對本例明白顯 不，此種復置操作中’於電源供應開始時節點②之電壓電 位於初態（復置）設定爲「H」準位及輸出信號「」變成 「L」準位。 第二具體例之位準移位電路之電路圖顯示於圖丨5。此第 —具fia例之位準移位電路構造中，作爲基本電路之CM〇s 閃鎖單元84含有CMOS反相器85，包含__NM〇s電晶體 Qn2 1及PMOS電晶體Qp21帶有閘極及汲極共同連結’以及 CMOS反相器86包含一 NMOS電晶體如22及!^〇5電晶體 -34- 本紙張尺度適用中囷國家標車（CN'S)A.l規格⑵ο X 297 ------------1^--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) Λ7 4 6 11 8 Ο _________Β7_______ 五 '發明說明（32 )

Qp22帶有閘極及汲極共同連結，且CMOS反相器8 5及8 6係 並聯連結於電源供應電| VDD與接地間3 此種CMOS閂鎖單元84中，CMOS反相器85之輸入（亦即 MOS電晶體Qn2丨、QP21之閘極共通接觸點）與CMOS反相器 86之輸入（亦即MOS電晶體Qn22、Qp22之源極共通接觸連 接點）連結。進一步，CMOS反相器8 ό之輸入（亦即閘極共 通接觸連接點MOS電晶體Qn22、Qp22)與CMOS反相器8 5 之輸出（亦即MOS電晶體Qn2 1、Qp2 1之没極共通接觸點）連 結0 電阻器元件R2 1係連結於第一電路輸入端子8 7與CM〇s 反相器8 5之輸入間’及電阻器元件係連結於第二電路 輸入端子8 8與CMOS反相器8 6之輸出間。反相器9 1係連結 於第一電路輸出端子89與CMOS反相器86之輸入間，以及 反相器9 2係連結於第二電路輸出端子9 〇與CMOS反相器8 5 之輸入間。 前述第二具體例之位準移位電路中，振幅Vp約3伏之輸 入信號ini例如輸入第一電路輸入端子8 7，輸入信號inl反 相之輸入信號in2係輸入第二電路輸入端子8 8。 此處例如當輸入信號in2邏輯爲Γ 〇」以及輸入信號匕丨之 邏輯爲「1」時，爲了於CMOS閂鎖單元84導通NMOS電晶 體Qn2 1，電流於路徑流動由電源供應器vdd至PMOS電晶 體Qp2 1 ' NMOS電晶體Qn2 1及至接地。 又爲了同時導通PMOS電晶體Qp22，電流於路徑流動由 電源供應器VDD至PMOS電晶體Qp22，至電阻器元件R21至 -35- 本紙狀度綱中® @家標準（CNSW伐格⑵0 X 297公餐) --- -- W裝--------訂---------線 (請先閱璜背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 11 8 Ο 經濟部智慧財產局員工消費合作社印製 Α7 ____Β7____ 五、發明說明（33 ) 第二電路輸入端子87。 此時於電阻器元件R2丨出現電壓降，於CM〇s反相器8 5 輸入之電壓電位升高量等於此電壓降。換言之，CM〇s反 相器8 5輸入之電壓電位造成大直流移位。它方面，於 CMOS反相器8 6輸入之電壓電位大致並無直流移位，原因 在於來自PMOS電晶體QP2 1之電流小之故。 此種貫務許可於CMOS反相器85、86之輸入比較輸入信 號in 1、m2之振幅差異獲得更大的振幅差異。CMOS反相器 86之輸入之電壓電位由反相器91反相，且由第一輸出端 子89輸出作爲VDD振幅輸出信號out。CMOS反相器8 5輸入 之4壓電位由反相器92反相，且由第二電路輸出端子9〇 輸出’輸出信號out被輸出作爲反相信號x〇ut。 如述相關電路操作中’具有輸入信號in 1、丨〇2例如3伏振 幅Vp被位準移位至電源供應電壓vdD振幅輸出信號〇加、 xout且輸出，恰如同第一具體例之位準移位電路之電路操 作般。又當輸入信號in丨邏輯爲「〇」及輸入信號in2邏輯爲 Γ 〇」時，位準移位操作係於前述電路操作之完全相反方 向進行。 於第二具體例之位準移位電路之例，於〇伏至電源供應 電壓VDD範圍之選擇性直流參考電壓可用來取代輸入信號 m2作爲參考電壓Vref。又輸出信號可使用得自兩個未反相 及反相的輸出信號out及xout。 電路圖顯7JT第二具體例之位準移位電路之調整適應例或 變化例顯示於圖1 6。圖中同圖丨5相當段之區段帶有相同 -36 - --------^---------^ ^1 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中囤國家揉準<CNSM.l現格（21〇 297公餐） 4 經濟部智慧时產局員工消費合作社印製 .6 118 0 A7 __B7_ 五、發明說明（34 ) 的參考編號。此位準移位電路之調整適應例中，間極連結 至免源供應器VDD之NMOS電晶體Qn23、Qn24用作圖15之 電阻器元件R2 1 ' R22。藉此方式’電路操作同圖1 $，即使 電晶體用作電阻器元件R2 1、R22亦如此。進—步圖丄6電 路也可進行如圖1 1及圖1 2之相同變化（或調整配合）。 其次解釋水平移位暫存器121、122之結構細節。圖1 7爲 方塊圖顯示水平移位暫存器丨2 1、U I之結構。 此處爲求簡明起見，使用三階段移位暫存器作爲移轉階 段例。換言之三個D-Ff(正反器）93^、93_2、93_3係以從屬 順序連結。又位準移位電路9 4係架設於第—階段D_FF93, t 之D (資料）輸入端。位準移位電路95_ i ' 95_2、95_3分別架 設於正反器階段D-FF93-1、93-2、93-3之各時脈(：]^之輸入 端0 位準移位電路9 4將例如3伏振幅的交互反相開始信號 st、xst位準移位成爲電源供應電壓VDC^^幅信號。位準 移位電路95-1、95-2、95-3之功能係將振幅例如3伏的交互 反相時脈開始信號CK、XCK位準移位成爲電源供應電壓 VDD振幅信號，且外加此位準移位作爲時脈輸入至各階段 D-FF93-1 ' 93-2 、 93-3 。 K平和位暫存器12 1、1 3 1之構造係利用位準移位電路 94 95 1 9 5 —2、9 5 - 3作爲位準移位電路，例如於圖1 1所 不。此位準電路9 4中，開始信號ST、XST被輪入作爲輸入 信號ini、in2，電源供應電壓VDD被輸入作爲控制信號 CNTL。換言之，藉由使用電源供應電壓Vdd作爲控制信 本纸張尺度適用令 -------------¥裝--------訂----------^r (請先閱讀背面之注音？事項再填寫本頁} -37- Α7 6 Η 8 Ο -________________ 五、發明說明（35 ) 號CNTL ’則唯有位準移位器將發揮功能，原因在於適用 電路經常被設定爲主動態之故。 它方面’於位準移位電路95-1、95-2、95-3，時脈開始信 號CK_、XCK被輸入作爲輸入信號ini、jn2，遇輯閑 96-1、96-2、96-3之輸出被輸出作爲控制信號CNTL , 〇R閘 輸入來自其本身階段之移位脈衝（q輸出）及前—階段之移 位脈衝（其本身階段之0輸入）。換言之，位準移位電路Μ- ΐ ' 95-2 、 95-3僅 對其本身階段D_FF93-1 、 93-2 、 93-3進行移 位操作。重複敘述，位準移位僅於需要移轉低電壓振幅時 脈信號ck、xck時進行，其它時間時脈信號CK、XCK被閂 鎖且用來防止移轉。 如此於水平移位暫存器121、13丨，藉由利用位準移位電 路94、95-1、95-2、95-3作爲具有圖U所示構造之位準移 位電路’適用的位準移位電路可進行低電壓振幅開始信號 ST、XST及時脈信號CK、XCK之快速可靠的位準移位操 作。因此即使結構的D-FF93J、93·2、93·3係由具有高閾 値Vth之裝置例如薄膜電晶體（TFT)組成，仍可達成穩定高 速移轉作業。 本例中，位準移位電路94、95-1、95-2、95-3被用作位準 移位電路具有圖1 1所示結構’但本發明非僅限於此種配 置，而例如也可利用如圖7、圖1〇、圖i 2及圖1 5或圖】6所 示配置的位準移位電路’同時仍然獲得前述相同效果。 因此如如述’驅動電路整合的液晶顯示裝置可實現具 有前述配置之移位暫存器，而水平移位暫存器121、13丨或 -38- 本紙(CNS)A 格⑵Q χ 297 公笼） - (請先閱讀背面之注意事項再填罵本頁) —訂---------線 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作钍印製 46118 0 Λ7 __ Β7 五、發明說明（36 ) 換言之具有小表面積。進一步經由利用低電源消耗的移位 暫存器’含有水平移位暫存器1 2 1、1 3 1之驅動電路例如垂 直驅動系統1 4或水平驅動系統1 2不僅可達成窄周邊面積 (圖’卜貞）用於有效像素區1 1安置適用的驅動電路，同時可達 成具有低電源消耗之驅動電路整合的液晶顯示裝置。 又如前述明白可知’前述移位暫存器之優點爲即使於電 路利用帶有南閾値Vth之裝置例如薄膜電晶體，仍可獲得 穩定高速移轉操作。此種移位暫存器之電路也可寬廣應用 至液晶顯示器以外的裝置。 其次说明弟一及第一水平驅動系統使用取樣與閃鎖電路 122、1 32之取樣閂鎖電路之細節構造。 顯示第一具體例之取樣閂鎖電路之電路圖示於圖1 8。此 第一具體例之取樣閂鎖電路之構造中，作爲基本電路帶有 一比較器構造之CMOS閂鎖單元1〇〇包含CMOS反相器1〇1具 有NMOS電晶體Qn3 1及PMOS電晶體Qp3 1，而其閘極及汲 極分別共通連結，以及CMOS反相器102包含NMOS電晶體 Qn3 2及PMOS電晶體Qp32 ’其閘極及汲極分別共通連結且 CMOS反相器8 5及8 6係並聯連結於電源供應器VDD 1 07與 接地間45 此CMOS閂鎖單元100中’ CMOS反相器101之輸入（換言 之MOS電晶體Qn31、Qp31之閘極共通接觸點）與CMOS反相 器102之輸出（換言之MOS電晶體Qn32、Qp32之源極共通接 觸連結點）連結。進一步CMOS反相器1 02之輸入（換言之 MOS電晶體Qn32、Qp32之閘極共通接觸連結點）與CMOS反 -39 - 本紙張尺度適用中围國家標準（CfsiS)M規格（210 X 297公餐） ------------- J^--------訂·--------線卞 (請先閱讀背面之沒音？事項再填寫本頁) A7 461180 ____B7___ 五、發明說明（37 ) 相器10 1之輸出（換言之MOS電晶體Qn3 ]、QP3 1之汲極共通 接觸點）連結° 開關1 05係連結於第一電路輸入端子1 03與CMOS反相器 10 1之輸入間’開關1 06係連結於第二電路輸入端子1 〇4與 CMOS反相器102之輸入間。開關1〇8也連結於CMOS閂鎖單 元100之電源供應側，換言之連結於電源供應線VDD 1 07與 節點A間。 開關1 05、106係由取樣端子丨09輸入的取樣信號s p直接 控制（切換）’以及開關1 08係由通過反相器1 02之取樣脈衝 S P之反相脈衝直接控制（切換）。反相器1丨3係連結於第一 電路輸入端子1Π與節點②其爲CMOS反相器1〇2之輸入 間，以及反相器114係連結於第二電路輸出端子U2與節點 ①其爲CMOS反相器101之輸入間。 如述第一具體例之取樣開關電路中，具有振幅Vp約3伏 之輸入信號ini例如輸入第一電路輸入端子1〇3，及選擇性 直流電壓（參考電壓Vref)於〇伏或以上至vp或以下之電愿 範圍的輸入信號in2輸入第二電路輸入端子1〇4。 如圖1 9時序圖舉例説明之電路操作所示，當主動「H」 取樣脈衝S P由取樣端子109輸入時’開關1〇5、1〇6被導通 (閉路），如此輸入信號ini、in2被輸送至cM〇S閂鎖單元 100之節點①及②。同時，取樣脈衝sp之反相脈衝關掉開 關108(開路），因此電源供應側（節點A)與電源供應線1〇7 隔離。 其次當取樣脈衝SP不再存在時，CM〇s閂鎖單元i⑽之節 -40- 本紙張&度適用中國國家標準（CNS)A1規格（210 X 297公笼 ----------- ¥裝--------訂--------織了 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 461180 A7 ------一 B7__ 五、發明說明（38 ) 點①及②被區隔成咸篮_ 风爲弟—電路輸入端子丨03、1〇4，CMOS閂 鎖單元100之電源供庳> ^ '' '、峋同時連結至電源供應線1 0 7。此時 於CMOS閃鎖單疋i〇G節點①及②之電壓開始進行比較處 理’也開始Μ鎖作業。最終於不再存在有取樣脈衝sp之情 ;兄下’即點1根據輸入信號&丨之極性被閂鎖於電源供應電 壓VDD或〇 (零)伏。此時節點⑦被閂鎖於相反極性電壓。 則迷電路操作中’帶有振幅Vp约3伏之輸入信號in丨資料 與取樣脈衝SP同步化且被取樣’電源供應電壓vDD振幅資 料被問鎖於希點①。然後節點②被閂鎖的資料於反相器 113反相’且由第一電路輸出端子1 1 1輸出作爲輸出信號 out °於節點①被閂鎖的資料藉反相器n 4反相且由第二電 路輸出端子丨12輸出作爲輸出信號〇ut之 反相信號xout。 如前述’於CMOS閂鎖單元1 00作爲帶有比較器構造之基 冬電路’連同開關1〇5 M〇5分別連結於CMOS閂鎖單元100 之二輸入段（節點① '②）及二輸入信號源（第一、第二電路 輸入端子103、104)間，開關108係連結於電源供應線丨〇7與 CMOS閂鎖單元1 〇〇之電源供應端（節點a )間，藉由開關 1 05、1 06與開關1 〇8之補償交換，電流於開關1 05、106輸入 的輸入信號in 1 ' in2之取樣期不會流動於CMOS閂鎖單元 100。如此於操作期間流動的直流電流極小，故可降低於 此取樣開關電路之電力消耗。 取樣期結束，帶有振幅Vp約3伏之輸入信號in 1資料被閂 鎖於電源供應電壓VDD作爲資料振幅，於電源供應電壓· VDD藉開關1〇8供給CMOS閂鎖單元100之情況下，即使電 本紙張瓦度適用中國國家標準（CN'S)Al規格U10 x 297公芨） -------------¥^--------訂---------線丫 Γ4先閱讀背面之;£意事項再填寫本頁) 461180 經濟部智慧財產局員工消費合作社印製 Λ7 _____________B7__ 五、發明說明（39 ) 路結構利用具有高閾値Vth之裝置例如薄膜電晶體（tft)仍 可達成穩定取樣與閂鎖操作。此外，藉由增加開關1〇5、 106、108至CMOS閂鎖單元丨00之基本結構，藉由極少數裝 置可達成具有位準和k功能及小表面積的取樣閂鎖電路。 本具體例之取樣閂鎖電路中，直流參考電壓vref(〇运 VrefSVDD)用作輸入信號in2，但因決定輸入信號丨nl之邏 輯（位準）足夠’故非經常需要直流電壓。如圖2 〇之時序圖 所述，輸入彳έ號i η I之反相信號也可用作決定邏輯準位之 參考信號。此種情況下，決定輪入信號ini之邏輯準位具 有比較使用〇 S Vref S VDD之直流參考電壓作爲參考電壓_案 例更大的邊際之優點。 二輸出包含非反相及反相輸出信號out、xout由圖1 8之電 路供給’但也可使用此等輸出信號之另一者或僅一者之配 置。此種例中’二反相器113、114中有一者爲不需要。 第一具體例之位準移位電路之調整適應例或變化例之電 路圖顯示於圖2 1。附圖同圖1 8部分具有相同的參考編 號。於位準移位電路之此變化例中，連同使用NMOS電晶 體Qn33、Qn34作爲圖1 8信號輸入端之開關105、106， PM0S電晶體Qp33被用作電源供應端開關108，取樣脈衝SP 直接外加至電晶體之閘極。 因此即使於使用電晶體作爲開關1 05、106 ' 1 〇8時’電路 操作仍然同圖I 8電路。時序同圖1 9及2 0。此項變化例可 使用NMOS電晶體作爲開關105、106及PMOS電晶體作爲開 關1 08達成，但當取樣脈衝SP之主動態爲「L」時顯然可逆 -42- 木紙張尺度i®用中舀國家標準（CN：S)A._1規格（210 X 297公釐） ------------J^--------訂---------線T {請先閱讀背面之注帝？事項再填寫本頁) 經濟部智慧財產局員1消費合作枉印^ 4 6 Π Β Ο Λ7 ____B7____ 五、發明說明（40 ) 轉極性。 圖2 2爲電路圖顯示第二具體例之取樣閂鎖電路。第二具 體例之取樣閂鎖電路具有CMOS閂鎖單元作爲帶有比較器 配置的基本結構，包含由一 NMOS電晶體Qn4 1及一 PM0S 電晶體Qp4 1組成的CMOS反相器1 5 1，而其閘極及汲極係共 通連結，以及由一 NM0S電晶體Qn42及一 PM0S電晶體 Qp42组成的CMOS反相器1 52，而其閘極及汲極係共通連 結，且共通並聯連結於電源供應線1 5 7與接地間。 此種CMOS閂鎖單元150中，CMOS反相器151之輸入（亦 即M0S電晶體Qn41、Qp41之閘極共通接觸點）與CMOS反相 器152之輸出（亦即M0S電晶體Qn42、Qp42之源極共通接觸 連結點）連結。進一步CMOS反相器152之輸入（亦即MOS電 晶體Qn42、Qp42之閘極共通接觸連結點）係與CMOS反相器 1 5 1之輸出（亦即MOS電晶體Qn4 1、Qp4 1之汲極共通接觸點） 連結。 開關1 5 5係連結於第一電路輸入端子I 5 3與C Μ 0 S反相器 1 5 1之輸入間’以及開關156係連結於第二電路輸入端子 154與CMOS反相器152之輸入間。開關158也連結於CMOS 閂鎖單元1 5 0之電源供應端，或換言之連結於電源供應線 V D D 1 0 7與節點A間。又開關1 5 5 ' 1 5 6係藉取樣端子1 5 9輸 入的取樣脈衝SP直接控制（開關），且開關！ 5 8係由取樣脈 衝S P通過反相器1 6 0經過反相的脈衝直接控制（開關）。 反相器163分別連結於第一電路輸出端子ι61與(：1^〇;5反 相器1 52之輸入節點0間，及反相器164係分別連結於第二 -43- &氏張尺度適用中因國家標準（CNS)/y規格（210 X 297公* )~' -- ------------<裝--------訂---------線r (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印^ 46HB0 A7 B7 五、發明說明（41 ) 電路輸出端子162與CMOS反相器ι5 [之輸入節點①間。反 相器163具有CMOS反相器結構包含pm〇S及NMOS電晶體 Qp4 3、Qn43，帶有共通閘極及及極連結同時也連結於節點 A與接地間。反相器164具有恰如同反相器154之CMOS反相 器結構，包含PMOS及NMOS電晶體Qp44、Qn44，其各自問 極及；及極分別共同連結，此反相器亦係連結於節點A與接 地間。 前述第二具體例之取樣開關電路中，具有振幅Vp约3伏 之輸入信號ini例如輸入第一電路輸入端子153，及輸入信 號in2其爲選擇性直流電壓（參考電壓vref)於0伏或以上或 Vp或以下範圍’輸入信號in2係輸入第二電路輸入端子 1 5 4。第二具體例之取樣閂鎖電路之操作基本上同第一具 體例之取樣閂鎖電路。 換言之’當主動「H」取樣脈衝SP由取樣端子153輸入 時’開關1 5 5、1 5 6被導通（閉路），如此輸入信號in 1、in2被 輸送至CMOS閂鎖單元1 50之節點①及⑦。同時，取樣脈衝 SP之反相脈衝關掉開關1 58(開路），因此CMOS閂鎖單元 I 50之電源供應段（節點a )與電源供應線丨57隔離。 其次當不再存在有取樣脈衝SP時，CMOS閂鎖單元1 5 0之 節點①及②被分成第二電路輸入端子丨53、丨54，CMOS問鎖 單元1 5 0之電源供應端同時連結至電源供應線丨5 7。節點① 及②電壓之比較處理於本例係於CMOS閂鎖單元1 50比較， 也開始閂鎖操作。最終，於取樣脈衝S p不再存在時，節點 1隨輸入信號in 1極性而定被閂鎖於電源供應電壓Vdd或 -44 - 本紙狀度適种賴家標準（CNSLVl規格（21G X 297公楚> -----------I裝--------訂----------^r (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工"費合作社"製 461180 A7 --------B7___ 五、發明說明（42 ) 〇 (零）伏。此時節點②被閂鎖於相反極性電壓。 前述電路操作中，帶有振幅Vp約3伏之輸入信號in 1之資 料係與取樣脈衝SP同步且被取樣，電源供應電壓VDD振幅 資料被問鎖於節點①。然後節點②被閂鎖之資料於反相器 163被反相且由第一電路輸出端子161輸出作爲輸出信號 out °節點①被閂鎖的資料由反相器1 64反相，以及由第二 電路輸出端子162輸出作爲輸出信號〇ut之反相信號χ〇υί。 於本第二具體例之取樣閂鎖電路中，除了由前述第一具 體例之取樣閂鎖電路所得效果外，恰如同CMOS閂鎖單元 150 ’經由控制供應CM〇s反相器ι63 ' ι64之電源開關，於 CMOS反相器163、164不必要的電流流動被消除，如此可 達成本取樣開關電路電力消耗之進一步減低。 以本第二具體例之取樣閂鎖電路爲例，恰如同圖2 1所示 第一具體例之變化例’開關155、156、158可藉電晶體達 成。進一步藉由使用輸入信號in 1的反相信號作爲輸入信 號in2 ’可利用兩個非反相或反相輸出信號〇ut、χ〇υΐ之一。 因此如前述，驅動電路整合的液晶顯示裝置可使用第一 及第二水平驅動系統12、13之取樣與第—閂鎖電路122、 132執行前述第一及第二具體例之取樣閂鎖電路。換言之 可達成小的表面積，進一步利用低電源消耗取樣閃鎖電 路，驅動電路例如垂直驅動系統1 4或第—或第二水平驅動 系統1 2、1 3 ’適用的取樣閂鎖電路不僅可對有效像素區玉1 達成窄周邊區（圖憤），於製造時安置可利用的驅動電路於 有效像素區1之相同基板上’同時也可達成具有低電源消 -45- 本纸張尺度適用十®國家標準（CNS)Al規格⑵〇 χ 297公餐) " ------- --------i裝--------訂---------線r (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 46 U 8 ο Α7 ____Β7______ 五、發明說明（43 ) 耗之驅動電路整合的液晶顯示裝置。 又如前文明白欽述，具有前述配置之取樣與問鎖電路， 其優點爲即使當電路利用具有高閾値Vth的装置例如薄膜 電晶體時仍可達成穩定高速取樣與閂鎖作業。 圖2 3爲方塊圖顯示包含前述取樣與閂鎖電路之取樣與第 一閂鎖電路之細節構造。本圖顯示例如輸入3位元數位資 料bO、b 1、b2之例。本例顯示於第一水平驅動系統1 2端之 取樣與第一閂鎖電路1 22，及結構恰如同取樣與第一閂鎖 電路132。 如圖2 3明白顯示’取樣閂鎖電路122-1、122-2、122-3係 對各數位資料bO、b 1、b2架設。數位位元資料bO、b 1、b2 輸入取樣開關122-1 ' 122-2、122-3作爲輸入信號ini，及參 考電壓（直流電歷：）Vref共通輸入各電路作爲輸入信號in2。 然後根據水平移位暫存器輸出的取樣脈衝s p進行低電壓振 幅資料信號b 0、b 1、b 2的取樣。 根據此等取樣閂鎖電路1 22-1、1 22-2、1 22-3取樣的信號 被位準移位至TFT電路要求的高電壓振幅且被閂鎖。然後 此高電壓振幅閂鎖信號恰如同取樣閂鎖電路丨22-1、122,2、 1 22-3 ’根據線编號順序由對各數位資料位元架設之次一階 段第二閂鎖電路1 2 3 -1、12 3 - 2、1 2 3 - 3處理，以及於通過位 準移位電路12 4 (未顯示於附圖）（參考圖1 )後，此高電壓振 幅問鎖信號通過DA轉換器1 25且被輸出至對應有效像素區 1 1之行（線）。 此等取樣閂鎖電路122-1、122-2、122-3需儲存於極小空 -46 - 本紙張&度適®家標鼻（CNS)A丨規格（2丨〇 X 297公穿） ------------J^--------訂---------線丫 (請先閒讀背面之'注急事項再填寫本頁) 經濟部智慧时產局員工消費合作社印製 Α7 _ _G7________ 五、發明說明（44 ) 間内部。配置給一取樣閂鎖單元之水平方向長度爲點距/ 位元比，且於圖1所示驅動電路整合的液晶顯示裝置内邵 佔有極小空間。因此可滿足此等條件之取樣閃鎖電路 122-1、122-2、122-3可極爲有效作爲本具體例之取樣問鎖 電路而可達成小表面積。 圖2 3之電路例中，參考電壓（直流電壓）Vref輸入各電路 作爲輸入信號in2，但亦如同對第一具體例之取樣閂鎖電 路説明，資料信號bO、bl、b2之反相信號xbO、xbl、xb2也 可輸入取樣閂鎖電路122-1 ' 122-2、122-3 ’如圖2 4所示。 圖2 5爲方塊圖顯示圖2 4之調整適應例。本圖中’相當 於囷2 4之部件具有相同的參考编號。本調整適應例中，於 各取樣閂鎖電路122-1、122-2、122-3之電源供應端的開關 (相當於圖1 8開關108，圖22開關158)係由電路122-1、 122-2、122-3共同使用，此開關例如可藉PMOS QP45達 成。 此電路配置中*於例如3位元數位資料案例，可去除於 電源供應端之二開關，因此可達成又更小的電路表面積。 又恰如同圖2 3之電路，參考電壓（直流電壓）Vref可共通輸 入取樣閂鎖電路122-1、122-2 ' 122-3作爲輸入信號in2 ,替 代使用反相信號xbO ' xb 1、xb2。如前述，取樣閂鎖電路可 外加至液晶顯示装置以外的裝置。 其次對用作第一及第二水平驅動系统12、1 3之第二問鎖 電路1 23、I 3 3之閂鎖電路構造作細節説明。 第一具體例之閂鎖電路顯示於圖2 6 °本第一具體例之問 -47 - 本紙張尺度適用中® 0家缥单（CNS)A.l規格(210x297公餐了 J^--------訂---------繞τ {請先閱讀背面之注意事項再填寫本頁) 經濟部智慧时產局員工消費合作社印製 461180 Λ7 __B7_ 五、發明說明（45 ) 鎖電路具有一個CMOS閂鎖單元1 70作爲基本構造。此 CMOS閂鎖單元170包含CMOS反相器171，包含一N通道 MOS電晶體Qn51及一 P通道MOS電晶體Qp5 1各自具有共通 連結的閘極及汲極，以及一 CM〇S反相器1 72包含一 N通道 MOS電晶體Qn52及一P通道M0S電晶體Qp52各自具有共通 連結的閘極及汲極且交互並聯連結。 於此CMOS閂鎖單元170，CMOS反相器171之輸入（亦即 M0S電晶體Qn51、Qp51之閘極共通接觸點）與CMOS反相器 172之輸出（亦即MOS電晶體Qn52、QP52之源極共通接觸連 結點）連結。進一步CMOS反相器1 7 1之輸入（亦即MOS電晶 禮Qn51、Qp51之間極共通接觸連結點）與CMOS反相器172 之輸出（亦即M0S電晶體Qn52、Qp52之汲極共通接觸點）連 結。進一步，CMOS反相器172之輸入（亦即MOS電晶體 Qn52、QP52之閘極共通接觸點）與CM〇s反相器171之輸出 (亦即MOS電晶體Qn5丨、Qp5丨之間極共通源極連結點）連 結。 開關1 75係連結於第一電路輸入端子丨73與cm〇s反相器 Π1之輸入間，以及開關176係連結於第二電路輸入端子 174與CMOS反相器172之輸人間。又CM〇s反相器172之輸 出端子係連結至第-電路輸出端子177，。则反相器m 之輸出係連結至第二電路輪ψ u I 。 . 纷％出J而子1 7 8。又叉互相反極性 之-輸出經由電路輪出-lOi 1 >7 *7 , _ # 掏出碲子177、178輸出作爲輸出信 號 out 1、out2。 此CMOS閂鎖單元170之正雷..语很庙：山 卞〜 %源iC %，或換言之節點A -48- 本纸張尺度適用中國®家棵革（CNS)A4規烙（210一 297 公 g ) -----------. · I I I ------ 訂----- ----線丫 (請先閱讀背面之左意事項再填寫本頁) Λ7 461180 -----B7__ 五、發明說明（46 ) 係直接連結至正電源供應電壓VDD之電源供應線179。於 負電源供應端或換言之節點B，開關i 8〇用以連結負電源供 應端電壓（例如地電位）VSS〗之電源供應線丨82，及開關L 8 i 用以連結比電源供應電壓V s s i更低的電源供應電K負電 源供應電壓）之電源供應線丨83。 連同開關1 75、1 76，開關i 80之交換係由輸出致能脈衝 oe 1控制’此乃由控制電路（未顯示於附圖）至輸入端子1 84 的輸入。它方面，開關丨8丨的交換係藉由控制電路輸入至 輸入端子185之輸出致能脈衝〇e2控制。 於如述第一具體例之閂鎖電路’具有振幅VDD至VS S丨之 輸入信號ini係輪入第一控制輸入端子173，反相信號匕2其 爲輸入信號in 1之反相信號則係輸入第二電路輸入端子 174。此處第一具體例之閂鎖電路之電路作業係使用圖2 7 之時序圖説明。 首先’當於主動「H」準位之輸出致能脈衝〇61輸入至輸 入端子I 74時’響應於此’開關〖·75、！ 76被打開（閉路），輸 入信號ini ' in2被取樣且輸送至CMOS閂鎖單元170。藉此 操作’輸入信號ini、in2被暫時以振幅VDD至VSS1閂鎖於 CMOS閂鎖單元170。 於此卩鎖期間，開關1 8 〇響應輸出致能脈衝〇 e 1被打開， 但它方面’輸出致能脈衝〇e2係於輸出致能脈衝oe 1之顚倒 極性（「L」準位），因此CMOS閂鎖單元1 70之負電源供應 線被連結至電源供應線1 72之電源供應電壓VSS 1，原因在 於開關1 8 1處於關態（開路）。 -49- 本紙狀度1¾射@國家料（CN.S)A.l祕mcix 297公餐) ' ------------ ί^--------訂---------線了 f請先閱讀背面之沒意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 461180 A7 _____B7 五、發明說明（47 ) 其次連同輸出致能脈衝〇 e丨移位至「l」準位，輸出致能 脈衝oe2移位至「Η」準位，造成移位至輸出作業。於此間 期’由於開關1 80係於關態而開關1 8丨係於開態，CMOS閂 鎖單元1 70之負電源供應端被連結至電源供應電壓vss2之 電源供應線1 8 3。 藉此操作’至目前爲止以振幅Vdd至VSS 1被閂鎖於 CMOS閂鎖單元1 70之信號被維持於振幅VDD至VSS2。然後 振幅VDD至VSS2之信號被輸出作爲信號〇utl、〇ut2。結果 維持於振幅VDD至VSS1之ini、in2信號被取樣，且可被位 準移位至具有振幅VDD至VSS2之輸出信號〇ut丨、0ut2。 於具有CMOS閂鎖單元1 70作爲基本構造及位準移位功能 之前述第一具體例之閂鎖電路中，架設二開關丨8〇、1 8 i來 選擇於負電源供應端之VSS丨電源供應及VSS2電源供應。 經由根據CMOS閂鎖單元17〇之閂鎖及輸出操作間期控制開 關180、181的交換，CMOS閂鎖單元170於閂鎖間期係於 vss 1電源供應操作及於輸出間期係於VSS2電源供應操 作0 如此VSS1/VSS2電源供應之電流受限制，特別由於大半 充電輸出負載之充電電流係由VOD電源供應流至VSS 1電源 供應’故於VSS2電源供應流動的電流量極小。此外，除了 以少數電路裝置達成閂鎖操作及位準移位操作外，無需以 低電壓振幅信號改寫高電壓振幅信號的閂鎖，因此前—階 段的信號緩衝大小可保持小，且可達成具有位準移位功能 及小表面積的閂鎖電路。 -50- 本紙張尺度適用+國國家標隼（CNS)iT^格一(21〇 χ 297~ 1^. —---— j I 訂·--— — — — — _·^τ (請先閱讀背面之注意事項再填寫本頁) 461180 經濟部智慧对產局員工消費合作社印製 A7 B7 五、發明說明（48) 另一時序圖顯示於圖28。此處輸出致能脈衝oe2之脈衝 降（末次過渡）略微比輸出致能脈衝oel之脈衝升（第一過渡） 更快，且輸出致能脈衝oe2之脈衝升（第一過渡）略微比輸 出致能脈衝oe 1之脈衝降（最末過渡）更慢。藉由以此種方 式移位時序關係，可顯著減少流入電源供應VSS2之電流。 顯示第一具體例之閂鎖電路特例之電路圖顯示於圖2 9。 此圖中，同圖2 6之該等邵分帶有相同的參考編號。此閂鎖 電路中’ NMOS電晶體Qn53、Qn54、Qn55被用作開關175、 176、1 80、1 81。輸出致能脈衝〇e丨外加至電晶體Qn53、

Qn54、Qn55之個別閘極’輸出致能脈衝〇e2外加至電晶體 Qn56之閘極。 當藉此方式已經使用電晶體達成開關175 ' 176、u〇、 181後，電路操作係同圖之電路。進一步時序亦同圖27 及2 8。本例中’開關175、176、180 ' 181係以NMOS電晶 體達成’但^輸出致能脈衝〇 e 1及〇 e 2係於主動「[」，則當 然電晶體極性可顚倒。 圖3 0爲電路圖顯示第二具體例之閂鎖電路。第二具體例 之閂鎖電路具有CMOS閂鎖單元190作爲基本構造，且包含 一 CMOS反相器191包含一 NMOS電晶體Qn61及一 PMOS電 晶體Qp6 1及閘極及及極係共通連結，及一 CMOS反相器192 包含一 NM0S電晶體Qn62及一 PM0S電晶體Qp62，帶有閘 極及汲極共通連結且此等CMOS反相器彼此並聯連結。 此種CMOS閂鎖單元190中，CMOS反相器191的輸入（亦 即M0S電晶體Qn6 1、Qp61之閘極共通接觸點）與CMOS反相 -51 - 本纸張尺度遶用t國S家標準（CNS)A4規格（210 X 297公釐） ----------- < --------訂·--------0, (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 11 8 Ο Λ7 ______Β7__ 五、發明說明（49 ) 器192之輸出（亦即MOS電晶體Qn62、Qp62之汲極共通接觸 連結點）連結。進一步CMOS反相器192的輸入（亦即M〇s電 晶體Qn62、Qp62之閘極共通接觸連結點）與cmos反相器 1 9 1之輸出（亦即MOS電晶體Qn6 1、Qp6 1之没極共通接觸點） 連結。 開關1 95係連結於第一電路輸入端子1 93與cmos反相器 1 9 1之輸入間，及開關1 96係連結於第二電路輸入端子（94 與CMOS反相器192之輸入間。進一步，CMOS反相器192之 輸出端子係連結至第一電路輸出端子197，及CM〇s反相器 191之輸出係連結至第二電路輸出端子198。又兩個彼此極 性相反的輸出信號藉由此等電路輸出端子1 9 7、1 9 8輸出作 爲輸出信號outl、out2。 此CMOS閂鎖單元190之正電源供應側換言之節點a係藉 由開關1 99直接連結至正電源供應電壓VDD 1之電源供應線 20 1，及節點A也藉由開關200連結至電源供應電壓VdD2之 電源供應線202，VDD2係高於電源供應電壓VDD 1。進一 步’負電源供應端換言之節點B係直接連結至負電源供應 電壓線VSS(或地電位）。 連同開關1 95、1 96，開關199的交換係藉由控制電路（未 顯示於附圖）至輸入端子204輸入的輸出致能脈衝〇e 1控 制°它方面’開關200之交換係由控制電路輸入至輸入端 子205之輸出致能脈衝oe2控制。 前述第二具體例之閂鎖電路中，具有振幅VDD1至VSS之 輸入信號i η 1係輸入第一電路輸入端子1 9 3，反相信號[n 1其 -52- 本紙張又度適用中國g家標準（CNS>A·!規格（210 X 297公釐） ----------- J^--------訂---------繞丫 (請先閱讀背面之注意事項再填寫本I) 經濟部智慧財產局員工消費合作钍印製 6 Η 8 ο Α7 __________Β7_______ 五、發明說明（50 ) 爲輪入信號ini的反相則係輸入第二電路輸入端子194。進 —步，輸出致能脈衝0e丨、〇e2係於圖2 7或2 8之時序關係輸 入作爲脈衝，同第一具體例之閂鎖電路。 第二具體例之閂鎖電路的操作基本上同第—具體例之閂 鎖電路。換言之操作係來自閂鎖操作期間之電源供 應，使用於主動準位之輸出致能脈衝〇e〖，具有振幅^ 至VSS之輸入信號ini、in2藉開關195、196被輸送至CM〇s 閃鎖單元190 ’且暫時閂鎖於相同振幅。 其’人於使用主動輸出致能脈衝〇 e 2之輸出操作間期，具 有振幅VDD1至VSS之信號被位準移位至振幅VDD2至vss之 k號，俾便叉換MOS閂鎖單元1 9〇之正端電源供應由VDD i 至VDD2電源供應，然後此位準移位信號被輸出作爲輸出 信號 out 1、〇ut2。 本具有CMOS閂鎖單元1 90作爲基本結構之第二具體例之 閃鎖電路中’架設二開關1 99、2〇〇用以選擇於正電源端之 電源供應。經由根據CMOS閂鎖單元19〇之閂鎖及輸出操作 間期控制開關199、200的交換，vddi電源供應於閂鎖間 期作業’而VDD2電源供應於CMOS閂鎖單元190之輸出間 期作業’因此VDD1/VDD2之電源供應之電流流動被限制 於同第一具體例，進一步，除了僅有少數電路裝置構造 外，無需以低電壓振幅信號改寫高電壓振幅信號的閂鎖， 因此前一階段之信號緩衝期可維持小尺寸而可達成小表面 積。 圖3 1爲電路圖顯示第三具體例之閂鎖電路。本第三具體 -53 - 本紙張尺度適用中國1家標準（CNS)A.4規格（2丨0 X 297公餐> ----------- ¥^--------訂---------故了 (請先閱讀背面之沒意事項再填寫本頁) 6 118 0 經濟部智慧时產局員工消費合作社印製 A7 ____B7____ 五、發明說明（51 ) 例之閂鎖電路具有CMOS閂鎖單元2 1 0作爲基本構造，包含 一 CMOS反相器21 1包含一 NMOS電晶體Qn7l及一 PMOS電 晶體Qp7 1帶有閘極及及極共通連結，及一 cm〇S反相器2 1 2 包含一 NMOS電晶體Qn72及PM0S電晶體Qp72帶有閘極及 没極共同連結’且此等CMOS反相器係交互並聯連結。 CMOS閂鎖單元210中，CMOS反相器2U之輸入（亦即 M0S電晶體Qn72、Qp72之閘極共通接觸點）係與CM〇S反相 器2 1 2之輸出（亦即M0S電晶體Qn62、Qp62之汲極共通接觸 連接點）連結。進一步’ CMOS反相器212之輸入（亦即MOS 電晶體Qn72、Qp72之閘極共通接觸連接點）與CMOS反相器 2 1 1之輸出（亦即MOS電晶體Qn7 1、Qp7 1之汲極共通接觸點） 連結。 開關216係連結於第一電路輸入端子213與〇1；4〇3反相器 2 1 1之輸入間’開關2 16係連結於第二電路輸入端子2 14與 CMOS反相器212之輸入間。進一步，CMOS反相器212之輸 出端子係連結至第一電路輸出端子2n，CMOS反相器2 1 1 之輸出係連結於第二電路輸出端子2 1 &。又，彼此極性相 反的二輸出信號藉由電路輸出端子217、218被輸出作爲輸 出信號 out 1、〇ut2。 此CMOS閂鎖單元2 1 〇之正電源供應端，換言之節點A係 藉由開關219直接連結至正電源供應電壓VDm之電源供應 線22 1 ’及此節點A亦藉由開關220連結至電源供應電壓 VDD2之電源供應線222，VDD2係高於電源供應電壓 VDD1。進一步’負電源供應端，換言之節點B係透過開關 -54 - 本紙張尺$顧㈣®家料（CN'S>A.t驗X撕公餐)------ -----------l裝·-------訂---------^. V (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 6 118 0 Λ7 _____B7__ 五、發明說明（52 ) 223連結至負電源電壓（例如地電位）VSS 1之線225，且透過 開關224連結至比電壓VSS 1更低的電源供應電壓（負電 壓）VSS2之線226。 連同開關215、216 ’開關215、216的交換係藉由控制電 路（附圖未顯示）輸入至輸入端子227的輸出致能脈衝〇e丨控 制。i方面，開關2 2 0、2 2 4之X換係由前述控制電路輸入 至輸入端子228的輸出致能脈衝〇e2控制。 前述第二具體例之閂鎖電路中，具有振幅Vdd 1至v S S之 輸入信號ini係輸入第一電路輸入端子213，反相信號in2其 爲輸入信號in 1的反相則係輸入第二電路輸入端子2 M。進 一步輸出致能脈衝oe 1、〇e2係以圖2 7或圖2 8之時序關係輸 入作爲脈衝，同第一及第二具體例之閂鎖電路。 第二具體例之閂鎖電路之操作基本上同第一及第二具體 例之閂鎖電路。換言之，於閂鎖作業期間，操作係來自 VDD1及VSS1電源供應而輸出致能脈衝〇£丨係於主動位準， 具有振1¾ VDDI至VSSI之輸入信號irU、in2透過開關215、 2 1 6被輸运至CMOS閂鎖單元2丨〇且暫時以同一振幅被閂 鎖。 其次於輸出操作間期，輸出致能脈衝—爲主動，連同 由。己It-門鎖單疋210(正端電源供應交換至VDD2電源供 應，具有振幅VDD 1 5 ^ 1主VS S 1艾信號被位準移位至帶有振幅 VDD2至VSS2〈k號，俾便由負電源供應交換至 電源，應，隨後輸出作爲輸入信號_卜〇心。 此第一具例疋問鎖電路中，個別架設二開關π、22〇 -55 - 本紙狀度適用+ _家鮮（57S)A1-- -97公堃） >^--------訂------—,^'r (靖先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（S3 ) 及二開關223、224用以選擇正電源端及負電源端之電源供 應。藉由根據CMOS閂鎖單元2 10之閂鎖及輸出操作間期控 制開關219、220及223、224的交換，VDD1電源供應及VSS1 電源供應係於閂鎖間期操作，而VDD2、VSS2電源供應係 於輸出間期操作，故如同第一及第二具體例，各電源供應 之電流流動受限制。進—步，除了結構僅需少數電路裝置 外，無需以低電壓振幅信號改寫高電壓振幅信號的閂鎖， 因此可將前一階段之信號緩衝期維持小尺寸而可達成小表 面積。 第二及第三具體例之閂鎖電路恰如同第一具體例之細節 說明（參考圖2 9 )可利用電晶體作爲圖3 〇之開關丨95、1 96、 199、200 及作爲圖 3 1 之開關 2 1 5、2 16、2 19、220、223、 224。但PMOS電晶體較佳用於圖3 〇之開關丨99、200及用於 圖3 1之開關219、220，此種情況下，輸出致能脈衝〇el、 〇e2之反相信號被用作開關信號。 第二及第三具體例之閂鎖電路中，供應二輸出包含彼此 不同的非反相及反相輸出信號〇ui、x〇ut，但也可使用僅有 其中任一種或僅有一種輸出信號的配置3 因此如w述，驅動電路整合的液晶顯示裝置可實現帶有 位準移位功能之閂鎖電路，帶有第—及第二水平驅動系統 12、13之第二閃鎖電路丨23、133。換言之，可達成小表面 積，且進一步利用低功率消耗閂鎖電路，驅動電路例如垂 直驅動系統1 4或.含有適用閂鎖電路之第一或第二水平驅動 系統1 2、1 3，當製造於有效像素區丨丨之相同基板上時不僅 -56- 1本紙張认綱中關家標專（C⑽A4祕⑵〇 x 297公餐y --- -----------|裝--------訂---------竣丫 (請先閱讀背面之注意事項再填寫本頁) 46Η 80 Α7 07 經濟邨智慧財產局員工消費合作社印製 五、發明說明（54 ) 可達成有政像素區1 1之窄周邊區（圖幀），同時也可達成具 有低電力消耗的驅動電路整合的液晶顯示裝置。 圖3 2爲方塊圖顯示當第二閂鎖電路丨23、1 33用作第—具 體例之閂鎖電路（參考圖26)時之細節構造。例如此種構造 使用3位7°數位資料b0、' b2輸入範例。此處附圖範例 顯示第一水平驅動系統丨2之第二閂鎖電路，但結構恰同第 一水平驅動系統1 3端之第二閂鎖電路1 3 3。 如圖32明白顯示，取樣閂鎖電路122-1、122-2 ' 122-3架 設用於數位資料b〇 ' b 1、b2之各位元，而閂鎖電路丨23_【、 123-2、123-3則架設於稍後階段。取樣閂鎖電路、 122-2、122-3輸入數位資料b〇、bl、以之各位元，且根據來 自水平移位暫存器121(參考圖丨）之取樣脈衝輸出進行輸入 資枓的取樣。 它方面，問鎖電路連同取樣閃鎖電 路U 2 1 122 2 m - 3供給的取樣資料被輸入而輸出致能 脈衝oe 1、oe2作爲基於外部輸入由緩衝器23〇輸出的閂鎖脈 衝，進一步來自第二產生器電路231之VSS2電源供應被供 應作爲負端第二電源供應。 如此，於閃鎖電路丨2^、123_2、123_3後’根據輸出致 能脈衝oe 1問鎖來自前一階段之取樣閂鎖電路122_丨、丨22_2、 122-3之取樣資料，使資枓變成吻合（線順序循序）及位準 轉換成次一階段D A轉換要求的信號振幅則係於輸出致能 脈衝oe2時序進行，於藉位準移位器124(未顯示於附圖）位 準移位後（參考圖1)，輸出透過0八轉換器125送至匹配有 •57- 本紙張尺度& t㈣家辟（CN，S)/V1規‘ΤϊΓχ挪公ϋ II— ί^· 11 -----ή^τ*-------I ^ f請先閱讀背面之注意事項再填寫本頁} 46 Η 8α Α7 經濟部智慧財產局員工消費合作社印製 ___G7______— 一五、發明說明（55 ) 效像素區1 1之行線。 |皆由利用弟一閃鎖電路12 3、1 3 3作爲驅動電路整合的液 晶顯示裝置用前述具體例之閂鎖電路，個別電源供應係根 據適用的閂鎖電路之閂鎖操作間期或輸出操作間期利用， 因此可限制流入第二電源供應產生器電路23丨的電流。此 項配置不僅容易結合（或整合）入電源供應產生器23丨之液 晶顯示面板’同時也έ午可達成小表面積之第二閃鎖電路 123、133及具有窄圖幀之液晶顯示面板。 圖3 3爲方塊圖顯示圖3 2之調整適應例（或變化例）。此圖 中，同圖3 2之部分具有相同的參考編號。此適應例中，設 置開關232、233作爲閂鎖電路123-1、123-2 ' 123-3之負電 源供應端之開關（等於圖2 6開關1 80、1 8 1)。此等開關232、 233共同用於閂鎖電路123-1、123-2、123-3。 若圖2 6電路例如未更換數位資料之3位元串列使用，則 二開關可設置於匹配3位元之各閂鎖電路之負電源供應 端，如此共需六個開關。但於前述構造，三閂鎖電路僅需 二開關即足，故可減少四個開關電源供應需要的開關數 目’如此可縮小表面積，且許可液晶面板之圖幀進一步縮 窄。 本例中’第二閂鎖電路1 23、1 33被用作第—具體例之閂 鎖電路’但第二閂鎖電路123、丨33也可用作第二及第三具 體例之閂鎖電路且可達成相同效果。如前述，閂鎖電路也 廣泛適用於液晶顯示器以外的裝置。 前文敘述水平暫存器121、13丨，取樣與閂鎖電路122 ' -58 - 本紙敎料用中國國家標举（CNSM4規格（2丨〇 X 297 ϋ (請先Μ讀背面之注意事項再填寫本頁) ¥裝--------訂---

AT -n f.- 4 6 T ? 8 Ο Α7 ------07_____ 五、發明說明（56 ) 132 ’第二閂鎖電路123、133，位準移位器124、134以及DA 轉換器電路125、135之細節説明。但三具體例之電路配置 無需同時用於液晶顯示裝置之個別電路，任一種電路皆可 用於前述任一具體例之電路構造。 本發明電路不僅廣泛適用於薄膜電晶體同時也適用於基 於矽之裝置。 前述發明中’於參考電壓選擇DA轉換器電路及安裝有此 種DA轉換器之驅動電路整合的液晶顯示裝置，藉由具有 2 π階選擇單元，帶有〇個串聯連結的類比開關，其極性係 匹配各資料信號η位元邏輯（η爲2或2以上之整數），且個 別連結跨像素區段之2 η參考電壓線及行線，由相同電晶體 可形成一解碼電路來解碼資料信號以及基於被解碼的輸出 選擇對應參考電壓之開關，因此電路之電路裝置數目可維 持少數，不會增加電源消耗，可獲得具有極狹窄寬度圖幀 之L C D面板。 進一步於本發明，經由將電阻器元件分別嵌置於二輸入 信號源與CMOS閂鎖單元之二輸入區段間，以及經由透過 電阻器元件輸入信號外加直流移位至CMOS閂鎖單元之二 輸入段’可獲得足夠電壓來設定包含CMOS閂鎖單元之電 晶體之ON態，因此即使於裝置具有高閾値vth時，仍可於 小電路表面積以電源消耗獲得穩定位準移位操作。 更進一步於本發明，於作爲基本構造且配置作爲比較器 之CM0S閂鎖單元，連同連結於CMOS閂鎖單元之二輸入段 與二輸入信號源間之一第一開關，一第二開關係連結於電 -59- 本纸張尺度適用t國國家標準（CNS)A·!規格（210 * 297公釐） -----------it--------訂--------•.^r (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 6 U 8 α A7 ______B7____ 五、發明說明（57 ) 源供應線與CMOS閂鎖單元之電源供應端間，以及經由補 償交換第一開關及第二開關，不僅可獲得具有極少數裝置 的構造，同時於取樣間期也不會因第一開關造成電流流入 CMOS閂鎖單元，因此即使裝置具有高閾値Vth仍可以低電 源消耗，且於小電路表面積範圍内獲得穩定取樣與閂鎖操 作。 更進一步於本發明，藉由設置二開關安裝於CMOS閂鎖 之正電源供應端或負電源供應端之至少一端來選擇電源供 應，以及經由根據閂鎖操作及輸出操作間期來控制開關的 交換，可限制電流流至電源供應且進一步可獲得具有極少 數裝置之構造，因此可達成小表面積之電路。 J^--------訂---------竣T (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 本纸張尺度適用中國國家榇準（CNSM1規恪（210 X 297公Ϊ )

Claims (1)

1. 6 4 ο 8 A8B8C8D8 經濟部智慧財4局員工消費合作，^印^ 六、申請專利範圍 1. 一種數位-類比轉換器電路，包含η個串聯連結的類比開 關偏振而可匹配各資料信號!^位元邏輯（η爲2或2以上i 整數），及2η個色調選擇單元分別連結跨各該2 n個參 電壓線之輸出。 $ 2. 如申請專利範圍第丨項之數位-類比轉換器電路，包含— 個導屯型MOS電晶體，其中各該n個類比開關係對鹿 各遠資料信號位元之邏輯。 ' 3. 如中請專利範圍第2項之數位類比轉換器電路，其中該 資料L號振幅係低抵等於於參考電壓位準範圍的p通潢 M〇S電晶禮門限値之量且係高達等❹通道μ ^ 門限値之量。 叫随 4. 一種液晶顯示裝置’具有一第一板係由有效像素區包冬 ，數像素及-驅動電路含有—數位/類比轉換器電路二 成，-弟，板位於面對第一板之特定間隙，及一液晶層 係夾持於第一板與第二板間，其中 該數位/類比轉換器電路包含η個串聯連結的類比開關 偏振而可匹配各資料信號η位元邏輯U爲2或2以上之整 =及進-步包含2η個色調選擇單元分別連結跨^參 考电壓線及像素區段行線。 5‘=請專利範圍第4項之液晶顯示其中各該有效 像表區（像素係由共通反相方法驅動而於各水平間期反 相，一共通電壓共通外加至該液晶單元電極。 6.如申請專利範圍第4項之液晶顯示裝置，其包本—移ρ 暫存器包含複數移轉陪段來經由響應開始信號進行移： -61 - 本纸張&度顧中難家樣準（CNS)A4 #見格⑵0 * 297公笼） I--------訂---------線Y (請先閱讀背面之注意事項再填寫本頁) 4 6 11 8 0 λ8 Β8 CS _____________ D8 六、申請軒' 操作由各移轉階段循序輸出取樣脈衝；一第一閂鎖電路 與由忒移位暫存器各移轉階段輸出的取樣脈衝同步化， 且循序取樣並閃鎖資料信號；以及—第二問鎖電路用以 ^鎖於第—閂鎖電路取樣的信號與匹配行線於各水平間 ’月以及供給被閂鎖的信號給數位/類比轉換器電路， 以及此外 π % ， 该移位暫存器具有一第一位準移位電路來供給開始信 號給移轉階段之初階段，及一第二位準移位電路來供給 時脈信號給各該移轉階段作為一位準移位，該第—及第 二位準移位電路具有一 CM〇S閂鎖單元作為基本結構， 以及電阻器元件插置於CM0S閂鎖單元之二輸入段與二 輸入信號間，以及 ’ 孩第一閂鎖電路具有一 CM0S閂鎖單元作為基本結 構’具有一第一開關係連結於CMOS閂鎖單元之二輸入 ’又與一輸入彳s號源間’ 一第二開關係連結於C Μ 0 S閃鎖 單元之€源供應線與電源供應端間，以及—控制裝置來 控制第一及第二開關的補償交換以及， 該第二閂鎖電路具有一 CMOS閂鎖單元作為基本結 構’其具有一第一開關及第二開關架設於CMOS閂鎖之 正電源供應端或負電源供應端中之至少一者而分別選擇 具有不同電源供應電壓之一第一及—第二電源供應，以 及一控制裝置用以根據CMOS閂鎖單元之閂鎖操作及輸 出操作各期間來控制第一開關及第二開關的交換。 7.如申請專利範圍第6項之液晶顯示裝置，其中該驅動電 -62- 本紙張尺度速用中國國家橾丰（CNS ) A4乳格（2丨0X297公釐） (請先聞讀背面之注意事項再填寫本頁) >裝. -訂 經濟部智慧財產局員工消費合作社印製 6 4 ο 8 888¾ ARC^ 經濟部智慧財產局員工消費合作社印製 、申請專利範圍 路具有一位準移位電路介於第二閃鎖電路與數位/ 轉換器電路間’用以位準移位於第二閂鎖電路被鍺: 信號供輸出作爲位準移位至數位/類比轉換器電路广的 及該位準移位電路具有—鎖單元作爲基本結= 及具有電阻器7C件播置^ CMC(S㈣單元之：輸入信 源與二輸入段間。 8·如申請專㈣圍第4項之液晶顯示裝置，其中各該n個類 比開關包含-個對應數位信號各位元邏輯之準電型Μ 電晶體。 9.如申請專利範圍第8項之液晶顯示裝置，其中該資❹ 號幅度相對於參考電壓位準範圍係低抵ρ通道m〇s電晶 體門限値且高達或高於N通道MQS電晶體門限値。 ίο.種位準移位電路，具有一 CM〇s閂鎖單元作爲基本結 構且將低電壓振幅信號轉成高電壓振幅信號，其中—第 一電阻益7L件係分別插置於cM〇S閂鎖單元之二信號源 與二輸入段間。 11.如申凊專利範圍第丨〇項之位準移位電路，其中該第—電 阻器元件爲一電晶體。 12_如申請專利範圍第丨〇項之位準移位電路，其中一第二電 阻器兀件係插置於電源供應與該CM〇s閂鎖單元之二輸 入段間。 11如申請專利範圍第1 2項之位準移位電路，其中該第一電 阻器元件及該第二電阻器元件爲電晶體。 14.如申請專利範圍第i 2項之位準移位電珞，其中該位準移 黑 訂----------線 W (靖先閱請背面之注意事項再填寫本頁) 本紙張尺度適用中國g家標丰（CNS)A4規格（21〇 297公坌） 46

   專利範圍 k Μ作係唯有當開關於開態時進行，係經由利用 限电阻値的開關作爲第—及第二電阻器元件有 有其它時間進行問鎖操作。 及於所 15.如申請專利範圍第1 4項之位準移位電路，#中該 t甩路具有控制電路來唯有於需要時設定開關：移 6.如申請專利範圍第1 4項之位準移位電路，其中該位^ '電路具有復置電路來決定CMOS閂鎖單元之初熊。’私 7’種移位暫存器，包含複數移位階段及具有—第— ::位電路來供給—開始信號作爲位準移位至移轉階：準 弟-階段，以及H準移位電路來供給—= 作爲一位準移位至各該移轉階段，其中該第—及第二^ ==位電路具有—CM〇s閂鎖單元作爲基本結構，以: 第 私阻器元件分別插置於該CMOS閂鎖單元之— 入段與二輸入信號源間。 取 18·如申請專利範園第1 7項之移位暫存器，其中該第——阳 器元件爲一電晶體。 19-如申請專利範圍第丨7項之移位暫存器，其中該第二電阻 器元件係分別插置於電源供應與CM〇s閂鎖單元之二 入段間。 ~犄 汍如申請專利範圍第丨9項之移位暫存器，其中該第—及第 二電阻器元件爲電晶體。 21·如申請專利範園第丨9項之移位暫存器，其中該位準移位 操作係唯有當開關於開態時利用開關進行，肖開關具有 有限電阻値作爲第一及第二電阻器元件，而於所有其它 -64 本紙狀度刺中闕家標準（CNS)A·!現格⑵G X 297公--------- ---------------------訂---------線 1 (請先閱讀背面<;±意事項再填寫本頁) 申請專利範圍 A8 B8 CS D8 經-邪智慧財產局3工消饽合作.^印" 時間進行閂鎖操作。 22. 如申請專利範圍第21項之移位暫存器，其中該移位暫存 益具有控制電路來唯有於需要時才將開關設定於開能。 23. ，專利範圍第21項之移位暫存器，其中該移位；存 奋具有復置電路來決定CM〇s閂鎖單元之初能。 扯，申請專利範圍第17項之移位暫存器，其二移位暫存 器係利用薄膜電晶體形成於一玻璃基板上製造。 25. 如申請專利範圍第17項之移位暫存器，其中該移位暫存 姦係利用薄膜電晶體形成於一矽基板上製造。 曰 26. -種液晶顯示裝置，其係整合—像素段及含掃描系統之 驅動電路於同一片基板上，該液晶顯示裝置具有一掃描 系統包含複數移轉階段’―第—位準移位電路來供给: 開始信號作爲一位準移位至移轉階段之第一階段，以 一弟二位準移位電路來供應一時脈信號作爲位準移位 各該移轉階段’其中該第—及第二位準移位電路具有 CMOS閂鎖單元作爲基本結構，以及一電阻器元件係 別插置於該CMOS問鎖單元之二輸入段與二輸入信號 間。 27. 如申請專利範圍第2 6項之液晶顯示裝置，其中該第— 阻器元件爲一電晶體。 28. 如申請專利範圍第2 ό項之液晶顯示裝置，其中該第二 阻器元件係分別插置於電源供應與CM〇s閂鎖單元之二 輸入段間。 29. 如申請專利範圍第2 8項之液晶顯示裝置’其中該第—及 -65 本反度適用中SI囤家標聿（CMS)A4規格（210 X 297公爱） 及 至 分 電 -------------w,裝--------訂---------線 (請先閲讀背面之注急事項再填寫本頁) 6 4 ο 8 A8BSC8D8 六 电Is且器元件爲電晶體 申請專利範圍 30. 如申凊專利範圍第2 8項之液晶 位操作伐e i Β顇不裝置，其中該位準移 有有m π 』州開關進行，該開關具 碉百限電阻値作爲第一及第電 它時間、《 , %阻杏几件，而於所有其 匕？間進行閂鎖操作。 31. 如申請專利範圍第3 〇項之液 示装W目+ , 不裝置，其中該液晶顯 態具有控制電路來唯有於需要時才將開關設定於開 範圍第3〇項之液晶顯示裳置，其中該液晶顯 |、表直具有一復置電路來決定 閂鎖早兀之初態。 液印顯示裝置，其中該读9點-壯田 浐雷玫胜‘ 5顯不裝置具有-位準移 位電路帶有— CM〇s問鎖單元作爲基本結構，及一第一 電阻器=件係分賴置於(：咖閃鎖單元之二輸入段與 -：入信號源間’及—具有低電壓振幅的信號被轉成帶 有高電壓振幅的信號。 34. 如申請專利範圍第33項之液晶顯示裝置，其中該第一電 阻器元件爲電晶體。 35. 如申請專利範園第3 3項之液晶顯示裝置，其中該第二電 P且器元件係分別插置於電源供應與CMOS閂鎖單元之二 輸入段間。 36. 如申琦專利範圍第3 5項之液晶顯示裝置，其中該第一及 第二電阻器元件爲電晶體。 37. 如申清專利範圍第3 5項之液晶顯示裝置，其中該位準移 位操作係准有當開關於開態時利用開關進行，該開關具 -66- 本紙狀/1綱中S固家標单（CNS)A4規格⑵〇 x 297公;^ --------------------訂---------線π <請先閱讀背面之注意事項再填寫本頁)

   有有 它時 38. 如申 示裝 開態 39. 如申 示裝 40. —種 爲基 閂鎖 連結 以及 換。 41·如申 關及 42. 如申 取樣 共享 43. 如申 三開 供應 信號 44. 如中 關係 电阻值作爲第—及第二 間進行閂鎖操作。 ::^叔圍第3 7項之液晶顯示裝置，其中該液晶 '、 控制％路來唯有於需要時才將開關設定i 〇 請專利範圍第37項之液晶顯示裝置，其中該液晶辱 置具有一復置電路來決定CMOS閂鎖單元之初態。 取樣閂鎖電路，具有比較器配置CMOS閂鎖單元十 本結構，以及包含一第一開關分別係連結於CMO 早7L之二輸入段與二輸入信號源間，一第二開關十 於電源供應線與CM0S閂鎖單元之電源供應端間， 一控制裝1來控制第一開關與第二開關的補償多 請專利範圍第4 〇項之取樣閂鎖電路，其中該第—爲 第二開關爲電晶體。 请專利範圍第4 0項之取樣閂鎖電路，其中架設複羞 問鎖電路’以及第二開關係由複數取樣閂鎖電路户 〇 請專利範圍第4 0項之取樣閂鎖電路，其也具有—^ 關被同步化且由介於電源供應線與輸出電路之電） 端間的第二開關控制用以輸出CMOS閂鎖電路輪^ 〇 請專利範圍第4 3項之取樣閂鎖電路，其中該第_ E 組合第三開關。 -67- 本纸張义度適用中國囷家標準（CNSM4規格（210 X 297公» > --------—-----------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 6 4 ο 8 A8B8C8D8 經濟部智慧財產局3'工消費合作.壮印*'15! 六、申請專利範圍 45·如申請專利範圍第4 4項之取樣閂鎖電路，其中架設複數 取樣閂鎖電路，以及第二開關係由複數取樣閂鎖電路所 共享。 46. 如申請專利範圍第4 〇項之取樣閂鎖電路，其中該取樣閂 鎖電路係利用薄膜電晶體形成於一玻璃基板上製造。 47. 如申請專利範圍第4 〇項之取樣閂鎖電路，其中該取樣閂 鎖電路係利用薄膜電晶體形成於—矽基板上製造。 48. —種液晶顯示裝置，其係整合一像素段及含有掃描系統 之驅動電路於同一片基板上，其中一掃描系統包含取樣 閃鎖電路，帶有比較器配置CMOS閂鎖單元作爲基本結 構以及包含一第一開關係分別連結於CM〇S閂鎖單元之 二輸入段與二輸入信號源間，以及—第二開關係連結於 電源供應線與CMOS閂鎖單元之電源供應端間，以及— 控制裝置來控制第一開關與第二開關的補償交換。 49. 如申請專利範圍第4 8項之液晶顯示裝置，其中該第一開 關及第二開關爲電晶體。 50. 如申請專利範圍第4 8項之液晶顯示裝置，其中架設複數 取樣問鎖電路，以及第二開關係由複數取樣閂鎖電路所 共享。 51. 如申請專利範圍第4 8項之液晶顯示裝置，其也具有—第 三開關係於第二開關被同步化且由第二開關控制介於電 源供應線與輸出電路之電源供應端間用以輸出CM〇s閂 鎖電路輸出信號。 52. 如申請專利範圍第5丨項之液晶顯示裝置，其中該第二開 -68- 本’氏irK度通用中S國衣標準（CNS)A4規格（210 297公爱） --------------------訂-------—線"T (請先閱讀背面之ii意^項再填寫本頁) 經濟部智慧財產局員工消費合作社印^ 4 6 1 1 8 Ο Α8 Β8 C8 -—------D8 __ 六、申請專利範圍 關係组合第三開關。 )3.如申請專利範圍第5 2項之液晶顯示裝置，其中複數取 樣閂鎖電路係對應數位資料位元數目架設，以及第二開 關係由複數取樣閂鎖電路所共享。 54. —種閂鎖電路’具有—cM〇s閂鎖箪元作為基本結構， 其中孩閂鎖電路具有一第一開關及一第二開關來分別選 擇具有不同電壓之第—及第二電源供應，且係架設於 CMOS閂鎖單元之正電源端或負電源端中之至少—者， 以及具有一控制裝置來根據CMOS閂鎖單元之閂鎖操作 及輸出操作期間控制第一及第二開關的交換。 55. 如申請專利範園第5 4項之閂鎖電路’其中該第一及第 二開關為電晶體。 56'如申請專利範圍第5 4項之閂鎖電路，其中架設複數閂 鎖電路，以及該第一開關及第二開關係由該等複數取樣 閂鎖電路所共享， 57·如申請專利範圍第5 4項之閂鎖電路，其中該閂鎖電路 係利用薄膜電晶體形成於一玻璃基板上製造。 58. 如申清專利範圍第5 4項之問鎖電路，其中*袁閃鎖電路 係利用薄膜電晶體形成於一矽基板上製造》 59. —種液晶顯示裝置，其係整合一像素段及含有掃描系統 之驅動電路於同—片基板上，其中一掃描系統包含該 C Μ 0 S閂鎖單元作為基本結構，以及包含’第一開關及 一第二開關來分別選擇具有不同電壓之第，及第二電源 供應，且係架設於CMOS閂鎖單元之正電源端或負電源 -69- 本紙张尺度逋用中國國家橾準（CNS ) A4说格（210X297公釐） It y裝w 訂 1 1IJ 一 C請先閱讀背面之注意事項存填寫本S ) 461180 A8 财 C8 D8 六、申請專利範圍 端中之至少一者，具有一控制裝置來根據CMOS閂鎖單 元之閂鎖操作及輸出操作期間控制第一及第二開關的交 換。 60. 如申請專利範圍第5 9項之液晶顯示裝置，其中該第一 開關及第二開關為電晶體3 61. 如申請專利範圍第5 9項之液晶顯示裝置，其中複數閂 鎖電路係對應數位資料位元數目架設，以及第一開關及 第二開關係由該等複數取樣閂鎖電路所共享。 - 1— n —1 n n i— i _ I I n -Ji —1 n n 1 i I (請先閱讀背面之注意事項再填寫本頁) --t 經濟部智慧时產局員工消費合作社印製 -70- 本紙張尺度適用中國國家棣準（CNS ) A4说格（210x：Z5»7公釐）