TW382164B - Semiconductor IC device with tunnel current free MOS transistors for power supply intercept of main logic - Google Patents

Semiconductor IC device with tunnel current free MOS transistors for power supply intercept of main logic Download PDF

Info

Publication number
TW382164B
TW382164B TW086104430A TW86104430A TW382164B TW 382164 B TW382164 B TW 382164B TW 086104430 A TW086104430 A TW 086104430A TW 86104430 A TW86104430 A TW 86104430A TW 382164 B TW382164 B TW 382164B
Authority
TW
Taiwan
Prior art keywords
mos transistor
gate
insulating film
semiconductor integrated
integrated circuit
Prior art date
Application number
TW086104430A
Other languages
English (en)
Inventor
Masashi Horiguchi
Hiroyuki Mizuno
Nozomu Matsuzaki
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW382164B publication Critical patent/TW382164B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device

Description

A7 B7 五、發明説明（彳） 技術領域 本發明係關於一種構成元件具有MOS電晶體之半導體積 體電路，特別是關於一種適合在2 V以下的低電壓電源下使 其動作的_如通道電流流動一般使用具有薄閘極絕緣膜的 MOS電晶體之半導體積體電路裝置。 背景技術 作爲由細微MOS電晶體構成之半導體積體電路的一習知 例，可舉「1994非標準積體電路會議（CICC)」267頁到270 頁所載的「對MOSFET臨界電壓變化的CMOS供電電壓比J列 限制」.。此文獻中說明了電晶體的臨界値和備用時的漏電 流之關係。 發明之揭示 .現在一般的MOS電晶體在1.8〜2.5V程度的閘極電壓（閘極 、源極間電壓，通常等於電源電壓）使用5〜6 nm釋度的_閘極 絕緣膜。一般隨著MOS電晶體的製造基準細微化，閘極絕 緣膜也薄膜化。發明者們預測下一代的MOS電晶體，係在 2 V以下的閘極電壓使用4 nm以下閘極絕緣膜的電晶體。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 一般認爲MOS電晶體的動作速度原理上與閘極絕緣膜厚 度成.反比而高速化。然而，大家都知道.在太薄的絕緣膜上 通道電流會流動。在MOS電晶體方面，會成爲本來應該不 流動的源極、閘極電流或汲極、閘極電流這種漏電流（通道 漏電流）而顯現。而且，會發生使MOS電晶體的備用時消耗 電力增大的問題。以下，將通道漏電流流動這種絕緣膜稱 爲薄閘極絕緣膜，將使用這種絕緣膜的MOS電晶體稱爲薄 -4 - 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公釐) A 7 B7 五、發明説明（2 ) 膜MOS電晶體。此外，將通道漏電流不流動的MOS電晶體 稱爲厚膜MOS電晶體。·關於通道漏電流的問題，半導體世 界月刊1995年7月號80〜94頁中雖有指出，但未提示解決此 問題的概念。 茲用圖1 0就通道電流的備用時消耗電力增大加以具體説 明v ' 圖10(a)顯示厚膜MOS電晶體之汲極電壓、電流特性。此 處，設想閘極氧化膜厚度爲約6 nm。由於氧化膜厚十分厚 ，所以在閘極、源極間及閘極、汲極間流動的通道漏電濟 可忽視。 圖10(b)顯示薄膜MOS電晶體之汲極電壓、電流特性。設 想閘極氧化膜厚度爲3.5 nm。由於氧化膜厚薄^所以漏電 流會在閘極、源極間及閘極、汲極間流動。因此，_即使没 極電壓爲0V，閘極電壓也不是0V時，不能忽視的電流會在 閘極、汲極間流動。在（.b)中，閘極電壓爲2.0V時，0.5mA 程度的汲極電流流動。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 在以厚膜MOS電晶體構成的C.MOS(互補式金氧半導體）電 路方面，由於閘漏.爲可忽視之量，所以只要源極、没極間 無漏電流，穩態電流（直流電流）就不流動。然而，在以薄 膜MOS電晶體構成的CMOS電路方面，由於閘漏流動，所 以穩態電流（直流電流）流動。因此，即使電路未動作時， 也會消耗電力。 圖1 1顯示閘極絕緣膜厚度和閘漏電流之關係。即使閘極 電壓有2〜3 V程度，若絕緣膜厚度有6 nm程度以上，則通道 -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） self* 經濟部中央標準局員工消費合作社印製 五、發明説明（ 3 A7 B7 ^流也是沒有問題的電平。另—方面，得知即使使間極 电壓比現狀低到W.5V，閉才亟絕緣膜厚度薄到約3麵程度 ^属電流大小也不可忽視。若閘極電壓2v前後，則絕緣膜 厚度4細前後認爲是境$。根據上述半導體世界指出.，以 閘極氧化膜厚度5 nm爲臨界，顯出量子力學的通道效應， 閘極氧化膜薄到丄5 nm時不用説；即使3 nm〜3 ·5枷程度， 顯著通道電流也流動。如圖U所示’爲省電力而閘極電壓 在變小的方向，即使如此，閘極絕緣膜&29nm薄到2〇· ，得知即使^下的閘極電壓，大的漏電流也會流動。又 ，目前可維持氧化矽性質的閘極氧化膜最小厚度，推測是 10 A(埃）程度。 此外，使MOS電晶體的臨界値上升，即使使用抑制在源 極、汲極間流動的次臨界漏電流的技術，使起因於在源極 、閘極間流動的通道電流的備用時消耗電力減低，原理上 也是不可能。 閘極漏電流（通道電流）藉由加厚閘極絕緣膜膜厚可因應 ，可縮小備用時消耗電力，但如已述，若將這種M〇s電晶 體用於電路’則電路動作速度變慢，不能得到所希望的性 本發明之目的在於提供一種不犧牲電路動作速度，而可 縮小備用時消耗電力之半導體積體電路裝置。 爲了達成上述目的，本發明提供一種有效地分別使用可 忽視通道電流的厚蹲MOS電晶體和雖有通道漏電流問題但 可高速動作的薄膜MOS電晶體，低消耗電力且高性能之半 6- 本紙張X·度適用中國國家標準（CNS > A4g ( 210X297公釐） (請先閲讀背面之注意事項再填寫各頁.) 4 ------1T-------0— ml n^i _ A7 _B7_ 五、發明説明（4 ) 導體積體電路裝置。 即，構成爲以下半導體積體電路裝置：在同一基板上設 置在源極、閘極間或汲極、閘極間流動的漏電流大小不同 的多種MOS電晶體，同時多種MOS電晶體之中.，具有主電 路：以漏電流大的至少1個Μ O S電晶體構成；及，控制電路 :插入主電路和2個電源的至少一方之間_，以漏電流小的至 少1個Μ 0 S電晶體構成。 MOS電晶體的閘極絕緣膜厚度在3.5 nm以下，可得到相 當的高速性能，而使其從3 ·0 nm以下薄到2.0 nm以下，會表 高速。然而，通道漏電流也增加，所.以最好用漏電流小的 MOS電晶體切斷到薄膜MOS電晶體的備用電源。電源切斷 用的MOS電晶體的閘極絕緣膜厚度若爲5.0 nm以上，則有 充分效果，若不被要求高速性，則可製成10.0 nm以上。 這種MOS電晶體藉由改變閘極絕緣膜厚度、改變閘極戴 子濃度或分佈或者改變汲極或源極戴子濃度或分佈，可得 到所希望的特性。一般加厚閘極絕緣膜厚度，則閘長的大 小也要增加。 此外，在製程上，兩種MOS電晶體之閘極絕緣膜、閘極 分別形成，則特性控制正確。特別是薄的閘極絕緣膜製程 中的特性控制困難，所以最好先形成厚的閘極絕緣膜，後 形成薄的閘極絕緣膜。此外，分別構成兩種MOS電晶體之 際，若在閘極層上先形成保護用的絕緣膜，則可防止下一 製程使閘極劣化。 此處，在本發明之半導體積體電路裝置方面，特別是處 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） ---------ΙΦ------tT------Φ— (請先閱讀背面之注意事項再填寫本頁) _ 經濟部中央標準局員工消費合作社印裝 A7 __.__B7_：_— 五、發明説明（5 ) 理被要求高速性的資訊信號的部分，例如CPU中的邏輯電 路（反及、反或等邏辑閘）、閂鎖、要求高速性的記憶體等 ，最好以薄膜MOS電晶體構成。 此外，切斷這些薄'膜MOS電晶體備用中的電源的開關， 最好使用厚度MOS電晶體作爲電源切斷用電晶體。再者， 不要求高速性的電路或要求高耐塵的電路，以厚度MOS電 晶體構成較佳。例如是不要求高速性的SRAM(靜態隨機存 取記憶體）、DRAM(動態隨機存取記憶體）、罩幕式唯讀記憶 體等記憶胞、爲防止閘極絕緣膜破壞而插入的保護電路爹 。此外，施加高電壓的厚膜MOS電晶體之源極、汲極構造 。最好使用LDD(輕摻雜汲極）型之類的電場缓和構造。 此外，將本發明之半導體積體電路裝置構成爲積體電路 晶片時，有時晶片内外的信號電平會不同，所以最好具備 進行信號電平變換的電平變換電路，但此時在施加晶片外 部南信號電平的部分使用厚膜Μ 0 S電晶體^在施加晶片内 部低信號電平的部分使用薄膜MOS電晶體，由電路的可靠 性來看也是最理想的。 以厚膜Μ 0 S電晶體構成的記憶胞最好構成如下：功能上 含有暫存器檔、快取記憶體、TBL及DRAM胞之中的至少1 個，於備用時保持資料。然而，也可以分層地構成如下： 記憶胞含有存取速度快的第一種記憶體和比此存取速度慢 的第二種記憶體，構成第一記憶體的MOS電晶體的漏電流 比構成第二記憶體的.MOS電晶體的漏電流大。 再者，電源切斷用電晶體切斷薄膜MOS電晶體的電源時 ^ … -8- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（6 ) ，藉由具有電平保持電路，該電平保持電路係保持以薄膜 MQS電晶體構成的邏輯電路等輸出，可消除薄膜MOS電晶 體的電源切斷影響。此電平保持電路最好以漏電流小的厚 膜MOS電晶體構成。' 用於本發明之類的薄膜MOS電晶體，即使是以閘極電壓 不達到2 V的0.8V或1.2V程度的電‘壓動作時，漏電流也變大 ，所以如上述之備用中的電源切斷，減低消耗電流的效果 大。 又，最好如此漏電流大的MOS.電晶體和漏電流小的MQS 電晶體以不同的閘極電壓驅動。具體而言，係將此漏電流 小的MOS電晶體低的電壓施加.於閘極和源極或汲極之間而 驅動漏電流大的Μ 0 S電晶體。 此外，本案發明一側面也特徵化爲以下半導體積體電路 裝置：在同一珍基板上形成存在於源極、閘極間.或没極、 閘極間的絕緣膜厚度4 nm以下的第一 MOS電晶體和此絕緣 膜厚度超過4 nm的第二MO S電晶體。‘ 此外，本案發明其他側面係以下半導體積體電路裝置： 具有存在於源極、閘極間或汲極、閘極間的絕緣膜厚度4 nm以下的第一 MOS電晶體和存在於源極、閘極間或没極、 閘極間的絕緣膜厚度比第一 MOS電晶體之絕緣膜厚度厚的 第二MOS電晶體’以弟二MOS電晶體控制在第一 MOS電晶 體之源極、閘極間或汲極、閘極間流動的電流。 此外，其他一側面具體化爲以下半導體積體電路裝置： 具有存在於源極、閘極間或汲極、閘極間的絕緣膜厚度4 > '- -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閎讀背面之注意事項再填寫本頁) 訂 A 7 B7 五、發明説明（7 ) nm以下的第一 MOS電晶體和切斷供應第一 MOS電晶體電源 的第二MOS電晶體，具有在電源切斷中保持第一 MOS電晶 體輸出的電平保持電路。 再者，其他側面表現爲以下半導體積體電路裝置：在同 一矽基板上形成在源極、閘極間或汲極、閘極間流動的漏 電流大的第一 MOS電晶體和漏電流比第一 MOS電晶體小的 第二MO S電晶體’以比第'一 MO S電晶體.南電壓的電源驅動 第二MOS電晶體。 此外，本發明之積體電路結構，係指輸入振幅電壓Vcp2 的輸入信號而回應此信號之半導體積體電路裝置，具體化 爲以下半導體積體電路裝置：具有使輸入信號的振幅電愿 下降到Vcc 1而形成内部信號的電平變換電路，以内部信號 爲輸入MOS電晶體之閘極、源極間或閘極、汲極間的漏電 流比以輸入信號爲輸入的MOS電晶體之閘極、源極間或閘 極、没極間的漏電流大。 經濟部中央標準局員工消費合作社印裂 (請先閲讀背面之注意事項再填寫本頁) 此外，將本案發明特別適用於微電腦等積體電路裝置， 係指以MOS電晶體構成運算處理裝置和含有罩幕式唯讀記 憶體、SRAM、DRAM之中至少1個的記憶裝置之半導體積 體電路裝置，最好構成爲以下半導體積體電路裝置··構成 運算裝置中之邏辑電路的MOS電晶體之閘極絕緣膜厚比構 成記憶裝置之記憶胞的MOS電晶體之閘極絕緣膜薄。 此外，本發明之特徵在於：在同一矽基板上至少設置在 源極、閘極間或汲極、閘極間流動的通道電流大小不同的 多種MOS電晶體，同時通道電流大小不同的多種MOS電晶 -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A 7 B7 五、發明説明（8 ) 體之中，具有主電路：以通道電流大的至少1個MOS電晶體 構成；及，控制電路：以通道電流小的至少1個MOS電晶體 構成，插入主電路和2個電源的至少一方之間；根據供應控 制電路的控制信號控制容許/不容許在構成主電.路的通道電 流大的MOS電晶體之源極、閘極間或汲極、閘極間電流流 動者。 _ 此外，多種MOS電晶體之特徵在於：以閘極絕緣膜厚度 不同的MOS電晶體或具有導入同一種類且濃度不同的雜質 之閘極的同一導電型MOS電晶體構成者。 ‘ 再者，其特徵在於：以閘極絕緣膜厚度不同的MOS電晶 體構成時，在具有厚的閘極絕緣膜的MOS電晶體之閘極側 壁黏附由不溶解於氫氟酸的絕緣材料構成的側壁間隔物者 。此侧壁間隔物也可用作形成前述LDD構造之際的罩幕。' 圖式之簡單説明 圖1爲顯示製造本發明半導體積體電路裝置之一實施例的 截面圖。圖2爲顯示製造本發明半導體積體電路裝置之其他 一實施例的截面圖。圖3爲顯示本發明半導體積體電路裝置 之一實施例的平面圖。圖4爲圖3之A-A'的截面圖。圖5爲 本發明之實施例的電路圖。圖6爲顯示本發明之其他實施例 的電路圖。圖7爲顯示本發明之其他實施例的電路圖。圖8 爲顯示本發明之其他實施例的電路圖。圖9爲顯示本發明之 其他實施例的電路圖。圖1 0爲通常MOS電晶體及在閘極絕 緣膜通道電流流動的MOS電晶體之典型電流特性。圖1 1爲 顯示閘極絕緣膜厚度和閘極電流密度之關係的曲線圖。圖 -11 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 ^wl.
12爲顯示土發明之其他實施例的電路圖。圖13爲顯示本發 明之其他貫施例的電路圖 *'v 例的·路圖…广 本發明之其他實施 圖161 H 本發明之其他實施例的電路圖。 發明之其他實施例的電路圖。圖18爲:示本 施例的電路圖。圖19爲顯示本發明之並 例二貫 。圖20爲顯示本發明之其他實施：實施例的电路圖 本發明之其他實施例的電路 圖21爲顯示 θ片的卓品国 _ 圖22屙本發明之積體電路 日“的千面圖。圖23爲本發明之積體電路晶片的平 圖24爲本發明之積體電路晶片的 心 ^ 積^曰圖。.圖25爲本發明之 二。圖26爲本發明之積體電路晶片的 二本發明之降壓電路的電路圖。㈣爲U 明其他實施例之降壓電路 9 發 經 濟 部 中 準 局 貝 合 作 社 .施例之降壓電路的電路圖。圖3:爲輸 圖31爲附有電平保持之電平變換電路的電路圖。圖32^ 他附有電平保持之電平變換電路的電路圖。圖3^備= 的電路圖。圖34爲本發明之微電腦的方塊圖。圖3; f::電ΐ:路：截面圖。圖36爲本發明之罩幕式唯讀記憒 路圖。圖38爲圖37之罩幕式㈡憶體的其他電 39爲本發明之罩慕切^買记憶體的部分截面圖。圖 3〇 . ^ ^ ,靖5己憶體的其他電路圖。圖40爲圖 39之罩幕式唯讀記憶體的部分截面圖。圖:.圖 幕式嘴讀記憶體的其他電路圖。圖42爲圖41之罩慕 記憶體的部分截面圖。圖 〔 幕式唯碩 圏43 Α本發明之DRAM的電路結構 本紙張^適财 -12- 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（10 ) 圖。圖4 4爲圖4 3之感測放大器的電路圖。圖4 5爲圖4 3之 感測放大驅動信號產生電路的電路圖。圖46爲圖43主放 大器的電路圖。圖47爲本發明之SRAM的電路圖。圖48爲 顯示圖4 7之字譯碼器、字驅動器、電平變換電.路的電路圖 。圖49爲顯示圖47之感測放大器及寫入電路的電路圖。圖 50爲本發明之η型MOS電晶體的要'部擴大截面圖。 實施發明之最佳形態 在本發明之較佳實施形態方面，係·在同一矽基板上設置 在源極、閘極間或汲極、閘極間通道電流流動的MOS電晶 體和實質上這種通道電流不流動（或者即使流動也非常小） 的MOS電晶體，將通道電流流動的MOS電晶體用作邏輯元 件等的主電路，將通道電流不流動（或者即使流動也非常小 )的MOS電晶體用作對該主電路的電源供應/切斷控制用的 控制電路。藉由此結構，可不犧牲電路動作速度而縮小備 用時的消耗電力。 以下，使用圖面説明本發明之半導體積體電路裝置。 圖1.及圖2爲説明最小加工尺寸0.1 8微米之際，在同一矽 基板上設置通道電流流動的MOS電晶體和貫質上這種通道 電流不流動（或者即使流動也非常小）的MOS電晶體之半導 體積體電路裝置製程之圖。圖1顯示使用厚度不同的絕緣膜 的本發明之第一實施例，圖2顯示利用雜質濃度的本發明之 第二實施例。又，此處所謂的最小加工尺寸，通常係根據 MOS電晶體之加工閘長規定，幾乎沒有源極及汲極和閘極 的重疊。另一方面，較之閘長之形狀加工尺寸，使評估電 -13- 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 11 五、發明説明（ 乳特性所仵到的閘長特意縮短的製造方法也存在。這種情 沉，基於電氣特性的閘長，即「有效閘長」重要。在圖！及 中’ 閘長之形狀加工尺寸和有效閘長幾乎沒有差別 的形態，但先言明：即使比閘長之形狀加工尺寸意圖縮短 有效閘長的製造方法，也可以適用本技術。 茲用圖1説明本發明之第一實施例。本實施例係藉由改變 閘極絕緣膜厚度，以製造通道電流流動的M〇s電晶體和實 質上逞種通道電流不流動的撾〇;8電晶體之例。本實施例係 製造在p型MOS電晶體及n型M〇s電晶體雙方有兩種閘絕赛 膜厚度，但爲防止圖變成煩雜，而在此處只記載15型厘〇8電 的截面。在η型矽基板1〇丨上形成由熱氧化膜3〇〇 nm構 成的凡件分離絕緣膜領域丨02、η型雜質層103及η型雜質層 104。103及104爲平均濃度工x 1〇17/cm3程度，本來是和存在 於同一晶片内的η型M0S電晶體（薄膜、厚膜共同）之元件分 離所需的領域。對103及104的雜質導入方法不特別過問。 如各MOS電晶體之臨界値成爲所希望之値般地進行離子 植入後’全面形成厚度1 〇 nm的矽熱氧化膜1 〇5 ’接著全面 黏附厚度120 nm的多晶矽層1〇6。將磷離子導入ι〇6全面， 將多晶矽層106内部的磷平均濃度調整到1 χ i〇2〇/cm3以上 。此時的磷離子導入方法，可以加速能量4〇. Ke v程度用2 X 1015/cm2程度的離子植入，或者也可用侧掺雜多晶石夕或預 沉積（predeposition)。接著’全面黏附由膜厚5〇 nm的氧化 石夕膜構成的閘極保護.膜107(a)。關於107之作用，後述之。 利用光蚀刻和乾蝕刻製程加工熱氧化膜丨〇5、多晶石夕 . . ------~tr'------Awl (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -14- 經濟部中央標準局貝工消費合作社印製 A7 ____；__B7 __ 五、發明説明（12 ) 106及閘極保護膜107，考慮短通道效應而形成加工閘長 0.18 μιη以上的閘極108。此閘極1〇8構成厚膜MOS電晶體之 閘極。以閘極爲罩幕，將氟化侧以2〇 Ke V導入2 X1014/cm2 程度，形成ρ.型導電層109L ’作爲對於閘極1〇8的LDD型（輕 摻雜汲極）源極、汲極領域。其理由是因爲施加於厚膜MOS 電晶體的電壓越不受熱載子特性灰化影響越不變低。爲了 確保可靠性，最好採用LDD構造所代表的電場緩和構造。p 型雜質的導入使用離子植入，平均濃度5 X〗〇 1 s/cm3程度。 這按照必須使用的MOS電晶體特性調整，沒有關係。 在閘極108側壁形成由氮化矽構成的厚度丨〇〇 nm的侧壁間 隔物110。侧壁間隔物11 〇此後以氫氟酸洗淨全面之際，作 爲不侵蝕閘極108正下方的氧化矽膜（此膜作爲閘極1〇8之閘 極絕緣膜而發揮作用）的保護膜而發揮作用。緊接著將氟化 以20Ke V導入2 X 10.15/cm2程度，形成p型導電層1〇9,作 .爲對於.閘極108的源極、没極領域。p型雜質.的導入使用離 子植入，平均濃度5 xl019/cm3程度。 具有如此所形成的閘極108的MOS電晶體之閘極絕緣膜， 在本實施例爲10 nm。以本例所示的〇· 1 8 μηι閘長設計m〇S 電晶體時，電源電壓成爲1.8〜1.5V。閘極氧化膜中的電場 成爲1.8MV/cm2程度。通道電流l〇-2GA/cm2以下非常小，不 曰妨礙Μ 0 S電晶體的正常動作。也沒有因閘極漏電流而消 耗電力增大。此ρ型MOS電晶體因閘極絕緣膜厚（在本實施 例爲10 nm)而通道電流幾乎不流動。此ρ型MOS電晶體係爲 從電源對主電路供應（〇 N時）或切斷（〇 F F時）電荷所使用。 -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） - --------IΦ —— (請先聞讀背面之注意事項再填寫本頁) 訂 五、發明説明（ 13 A7 B7 M濟部中央標準局貝工消費合作社印袋 其次，形成側壁間隔物110後，以氫氟酸洗淨全面，在形 成元件分離絕緣領域102、閘極108的領域之外，即矽基板 101露出的.表面形成厚度3.5 nm的熱氧化膜111。接著，使 厚度1 8 0 nm的多晶冷112全面黏附。在多晶石夕1.12全面將蹲 離子以加速能量25Ke V導入5 X l〇15/cm2程度，製成雜質平 均濃度1 X 102G/cm3程度的η型多. >曰矽。在其正上方黏附膜 厚100 nm的氧化矽113(b)。113爲閘極的保護膜。 利用光蝕刻製程及乾蚀刻製程加工熱氧化膜11 1、多晶珍 112及氧化梦113，形成閘長.0.18 μπι的閘極114。閘極114辑 成薄膜MOS電晶體之閘極。此處，若無在先前製程形成的 107，則113加工時，厚膜M0S電晶體之閘極1〇6也被同時徐 去。在本製造形態，107是必需的。緊接著利用氟化硼2〇Ke V、2 X 1015/Cm2程度的離子植入設置p型源極、汲極領域 115(c)。在薄膜MOS電晶體所壞用的電壓相當低，而在厚 膜MOS電晶體所擔心之類的熱載子影響少，.所以無需形成 LDD構造那樣的電場緩和構造。 接著，進行抑制短通道效應的離子植入，但爲防止圖變 成須雜而在此處省略記載。然後，形成層間絕緣膜ιΐ6後， 以第:金屬配線層i 17連接各電晶體之端子（d)。按照需要 /成第 第一配、'泉層。具有此薄閘極氧化膜的MOS電 ，體m電源電壓！. 8 v這種低電源電恩，施加於間極 :化膜的電場也成爲5Mv/cm2，閘極漏電流變成卜… 表:。具1此薄閉極氧化膜的刪電晶體按照習知比例定 律使用於主電路。又，厚膜M〇s電晶體的閉長 (請先閲讀背面之注意事項再填寫本頁) 10 I 1 訂 ---'--1 —r LIH —r---- -16- A7 B7 五、發明説明（14 ) 最好比薄膜MOS電晶體的閘長，即存在於同一晶片内的電 晶體的最小閘長加大。厚膜MOS電晶體的臨界値需比薄膜 Μ 0 S電晶體的臨値南地設定。然而，習知同一閘長而只加 厚閘極氧化膜，則有臨界値變低的傾向。臨界値變低，則 容易變成MOS電晶體不完全斷開的狀態，即因次臨界電流 而供應薄膜MOS電晶體電流。如k 一來，就不能發揮本發 明之效果。此現象可用加大源極、汲極的距離，即加大閘 長解決。此方法一般慣稱爲「比例定律」的MOS電晶體設 計準則和整合性佳。即，適用不按比例的MOS電晶體就f句 了。但是，這種情況，面積增大是不能否認的。 作爲其他方法，可舉加高厚膜MOS電晶體之通道部雜質 濃度的方法。此手法比先前的方法可縮小閘長，所以有小 抑制晶片上的Μ 0 S電晶體所估面積的優點。就缺點而言， 施加於MOS電晶體内部的電場大到比例定律所規定的以上 ，所以MOS電晶體的耐壓或可靠性降低。 圖5 0爲只記載η型MOS電晶體的形態。這以和在圖1説明 的MOS電晶體在同一基板上製造爲前提。以下，簡單説明 製造方法。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 在η型矽基板5101上形成由熱氧化膜3 00 nm構成的元件分 離絕緣領域5102、η型雜質層5103及η型雜質層5104。5103 及5 104爲平均濃度1 X 1017/cm3程度，本來是和存在於同一 晶片内的p型MOS電晶體（薄膜、厚膜共同）的元件分離所需 的領域。對5 103及5 1.04的雜質導入方法不特別過問。 如各MOS電晶體之臨界値成爲所希望之値般地進行離子 _ 17- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 ' ~~---———.— _^2._____—__ 次、發明説明（15) 植入後，全面形成厚度1〇 nm的矽熱氧化膜5丨05，接著全面 黏附厚度120 nm的多晶矽層51〇6。將硼離子導入6106全面 ’將多晶石夕層5 106内部的硼平均濃度調整到i x i〇20/cm3以 上。此時的硼離子導入方法，可以加速能量4〇Ke V程度用2 X 1015/cm2程度的離子植入，或者也可用硼摻雜多晶矽。接 著’全面黏附由膜厚5〇 nm的氧彳b秒膜構成的.閘極保護膜 5107(a) 0 利用光蝕刻和乾蝕刻製程加工熱氧化膜5丨〇5、多晶矽層 5 106及閘極保護膜5丨07，考慮短通道效應而形成加工閘养 0.18 μπι以上的閘極5108。此閘極5108構成厚膜MOS電晶體 之閘極。以閘極爲罩幕，將砷以35Ke ν導入2 X i〇14/cm2， 形成11型導電層51091^，作爲對於閘極5108的1^00型（輕摻雜 汲極）源極、汲極領域。其理由如在圖i所詳述。此η型雜質 的導入使用離子植入，平均濃度5 X 1 〇18/cm3程度。這按照 必須使用的MOS電晶體特性調整，沒有關係。 在閘極5108侧壁形成由氮化矽構成的厚度10〇 nm的側壁 間隔物5110。側壁間隔物5110此後以氫氟酸洗淨全面之際 ，作爲不侵蝕閘極5 108正下方的氧化矽膜（此膜作爲閘極 5 10 8之閘極絕緣膜而發揮作用）的保護膜而發揮作用。緊接 著將磷以4〇Ke V導入2 X l〇15/cm2程度，形成n型導電屏 5 109，作爲對於閘極5 108的源極、汲極領域。η型雜質的導 入使用離子植入，平均濃度5 X 1019/cm3程度。 具有如此所形成的閘極5108的MOS電晶體之閘極絕緣膜 ，在本實施例爲10 nm。 -18- 本紙張尺^適用中國國家標準（CNS ) A4規格（210X297公釐） ' ----------0------訂丨_I---- (請先聞讀背面之注意事項再填寫本頁) 經濟部中央榇準局負工消費合作社印製 A7 ________丨 _B7__ 五、發明説明（16 ) 其次’形成侧壁間隔物5 110後，以氫氟酸洗淨全面，在 形成元件分離絕緣領域5 102、閘極5 108的領域之外，即矽 基板5101露出的表面形成厚度3.5 nm的熱氧化膜5111。接 著，使厚度180 nm的多晶矽5112全面黏附。在多晶矽5112 全面將離子以加速能量40Ke V導入5 X l〇15/cm2程度，製 成雜質平均濃度1 X 102Q/cm3程度的η型多晶矽。在其正上 方黏附膜厚100 nm的氧化矽5113(b)。 利用光蝕刻製程及乾蝕刻製程加工熱氧化膜5 i丨丨、多晶 石夕5 112及氧化矽5 113，形成閘長〇. 18 μηι的閘極5丨！ 4。閘择 5114構成薄膜厘0!3電晶體之閘極。緊接著利用坤4〇^^¥、2. χ 1 〇 5/cm2程度的離子植入設置η型源極、没極領域5丨丨5 (c) ο 接著，進行抑制短通道效應的離子植入，但爲防止圖變 成煩雜而在此處省略記載。然後，形成層間絕緣膜5116後 ’以第一金屬配線層5 117連接各電晶體之端子（d)。按照需 要，形成第二、第三配線層。 茲用圖2説明本發明之第二實施例。本實施例係藉由改變 =極及源極部分的雜質滚度，以製造通道電流流動的M〇s 電晶體和實質上這種通道電流不流動的MOS電晶體之例。 本實施例和第一實施例（圖υ同樣，只記載1)型]^〇3電晶體 的截面。在η型矽基板2〇1上形成元件分離絕緣領域2〇2、η 型雜質層203及ρ型雜質層2〇4。此處，11型雜質層2〇3供作構 成王電路的電晶體之井領域，Ρ型雜質層204供作對主電路 的電源供應及電源切斷用MOS電晶體之井。雜質層2〇3 L___ -19- 本紙張尺度適用中國國家榡準（CNS )八4规格（21GX297公後厂 -- (請先聞讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消費合作社印製 A7 --—__；__ B7 五、發明説明Y~) 一 ~ ' ' 1 ν 17 7 及204的雜質平均濃度爲i χ 1〇17/cm3程度。對η型雜質層 203及204的雜質導入方法不特別過問。將臨界値調整用離 子以離子値入導入形成各電晶體的領域後，在露出的基板 表面形成厚度3·5 nm的矽熱氧化膜2〇5。接著，在2〇5正上 方全面黏附厚度180 nm的多晶矽層2〇6(a)。 對形成進行通常電路動作的電’晶體之領域，將磷離子 207&以加速能量25Ke v導入2 χ 1〇15/cm2，形成11型多晶矽 207 〇 對形成具有電源切斷功能的電晶體之領域的磷離子纟a 導入，以35心''/導入2\.1〇15/()1112，形.成11型多晶參2.〇8(|3)。 藉由這些硼離子導入製程的差異，具有電源切斷功能妁 電晶體之閘極僅上部雜質濃度變高（大約i x 1〇2〇/cm3)，接 近閑極絕緣膜的閘極下部的雜質濃度變低（大約1 X l〇17/cin3)。因此，閘極下部的載子濃度變低，顯示電氣上 類似閘極絕緣膜厚的MOS電晶體的特性。即，可小抑制在 閘極絕緣膜流動的通道電流。 磷離子207a及208a植入後，全面沉積1〇〇 nm的氧化矿膜 209。利用光蝕刻和乾蝕刻製程加工熱氧化膜2〇5、n型多晶_ 矽208及氧化矽膜209,形成閘極210及211(幻。閘極21〇的閘 長爲0.18 μηι。閘極211之閘極氧化膜厚地看得見，所以考慮 短通道效應而使閘長成爲〇18 μιη以上。閘極21〇及2ιι形成 後不久，形成Ρ型導電層212，作爲對於閘極21 〇的源極、没 極領域。同樣地，形成ρ型導電層213，作爲對於閘極2ιι的 源極、汲極領域（d)。ρ型雜質的導入使用離子植入，將氟 __ 20 - 本紙張尺度朝巾關家鱗（CNS ) A4· ( 21GX297公釐) '一~ -—-- -------------0--I!--、tT-------- (請先閱讀背面之注意事項再填寫本頁) _
經濟部中央標準局員工消費合作社印製 A7 --------；___B7 五、發明説明（彳8)
OiCe V導人2 X 程度。抑制短通道效應的離子 =入爲防止圖變成煩雜而在此處也省略記載。形成層間 s 彖膜214後’以第—金屬配線層2〗5連接各電晶體之端子 心照而要’形成第二、第三配線層。又，第二實施例（圖 2)的方法沒有到使氡化膜的通道電流徹底減低的效果，所 以消耗電力減低效果比圖！記載的形態小。另一方面，係只 ，分別植入離子即可的製程，而有可簡便製造的優點。^ 造後的檢驗，只是測量閘極絕緣膜厚度即可的圖丨之製程比 需要使其實際動作的圖2之製程有利。 其次，使用圖3及圖4説明本發明之第三實施例。圖3及圖 4係關於本發明之半導體積體電路裝置的具體結構例，圖3 爲本實施例的線路圖，圖4爲圖3之線路圖的a_a，間截面圖 。本電路裝置爲具有連續的2反及（NAND)閘電路之例。 在圖3中，MP及MN爲電源切斷用（控制電路用）的撾〇8電 晶體，閘極絕緣膜厚度5 nm程度也可使用，但在本實施例 爲10 nm。此外，TP及TN爲邏輯電路用（主電路用）的1^〇8 電晶體，閘極絕緣膜厚度爲3.5 nm。.如此，在本實施例中 使用閘極絕緣膜厚度不同的兩種M〇s電晶體。此時，閘極 絕緣膜厚度厚的Μ Ο S電晶體的閘長L M比閘極絕緣膜厚度薄 的MOS電晶體的閘長大。這是因爲如前所述，需要設^適 合閘極絕緣膜的閘長，絕緣膜厚時，閘長短，就會產生源 極、汲極間的次臨界洩漏，不能完全進行通/斷。 兹用圖4說明本實旅例中的半導體積體電路裝置内部構造 。在此實施例方面，基本上使用薄膜M〇s電晶體得到高速 _ -21 - 本紙張I度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐) ---- ^-------1T-------^9— (請先閱讀背面之注意事項再填寫本頁) A7 B7 19 五、發明説明（ 動作’爲防止薄膜Mos電晶體備用時消耗漏電流而設置切 斷備用時迅源的開_。而且，在此開關部分使用通道漏電 流小的厚膜MOS電晶體。 在η 土基板301上设置p型井3〇2，設置元件分離領域川3。 304至307爲邏輯電路用M〇s電晶體τρ之源極、没極領域， 308及309爲電源切斷用M〇s電晶_Μρ之源極、a極領域。 310及311爲輯電路用MOS電晶體TP之閘才亟，312爲電源 切斷用MOS %晶體奶之閘極。⑺丁爲τρ之閑極氧化膜， GIM爲ΜΡ之閘極氧化膜。 形成第一層間膜313 ,將此膜穿孔而以第一配線層314、 3 15 3 16 3 17與各電晶體之源極、没極及間極連接。配線 層3 14及3 16連接於邏輯電路甩M〇s電晶體pM〇SLt源極領 域配線層3 1 5連接於邏輯電路用M〇s電晶體1)]^〇队之汲極 湏域。配線層317連接邏輯電路用M〇s電晶體？]^〇31^之源極 領域和電源切斷用]^〇3電晶體？]^〇8¥之汲極領域。配線層 3 1 8連接於電源切斷用M〇s電晶體pM〇sv之源極領域。 形成第二層間膜319後，將此膜穿孔而將第二配線層320 、321連接於前述第—配線層所希望的領域。配線層32〇並 聯電源切斷用MOS電晶體pMOSV之汲極。配線層321爲並 聯電源切斷用MOS電晶體pM〇SV之源極的第一電源線。配 線層321通過穿孔的第二層間膜319連接於第一配線層318。 經由以上的配置，可用電源切斷用MOS電晶體pMOSV控制 以邏輯電路用MOS電晶體pm〇SL及nMOSL所構成的邏輯電 路和第一電源的連。又，此處也只記載p型電源切斷用M〇s -22- 本紙張从適用中國國家標準（CNS )从雖（21〇><297公瘦） ----------·! (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A7 B7______ 五、發明説明（2〇) 電晶體pMOSV，但也可以將具有厚閘極絕緣膜的η型電源 切斷用MOS電晶體nMOSV連接於邏輯電路用MOS電晶體 nMOSL和第二電源線之間。在以後説明的電路圖（參照圖5 、圖6至圖9)中也記栽著此結構。 茲用圖5説明本發明之第四實施例。圖5係將本發明適用 於最簡單的反相電路者。 在圖5中’.L1爲CMOS反相器，TP1及MP1爲pfMOS電晶 體，TN1及MN1爲η型MOS電晶體。（在本中請案之電晶體 電路圖中，以後ρ型MOS電晶體在閘極端子部附上Ο記號記 載）ΤΡ1及ΤΝ1分別與圖1之ΤΡ及ΤΝ對應。ΤΡ1及ΤΝ1之]V[〇s 電晶體的閘極絕緣膜厚比ΜΡ1及ΜΝ1之MOS電晶體的閘極 絕緣膜厚薄。以下，如TP 1及TN 1般地將使用薄閘極絕緣膜 的·電晶體'記爲薄膜MOS電晶體或薄膜電晶體，如]VIP 1及 ΜΝ1般地將使用厚閘極絕緣膜的電晶體記爲厚膜MOS電晶 體或厚膜電晶體。（在本申請案之電晶體電路圖中，以後薄 膜MOS電晶體用圓包園表示）又，通常稱爲TFT(薄膜電晶體 )的薄膜電晶體係在絕緣基板上以薄膜形成技術製造，但請 注意在本發明所謂的薄膜、厚膜電晶體，單純只是閘極絶 緣膜厚度的比較，爲了方便起見而赋與定義。 厚膜MOS電晶體MP1及MN1插入CMOS反相器L 1和第—電 源Vdd、第二電源Vss之間。使用此電路處理信號之際（正常 時），以控制信號〇8爲^。根據此信號，厚膜]^〇8電晶體 MP1及MN1接通，將第一電源Vdd及第二電源Vss直接連= 於反相器L1。由於CMOS反相器L1以薄^M0S電晶體Τρι -23 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --——~_ (請先閲讀背面之注意事項再填寫本頁} I.---^-------------------0------、耵-----ΙΦ------^--^----- A 7 __^_B7_ 五、發明説明（21 ) 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 及TNI構成，所以在其閘極、源極間及閘極、汲極間漏電流 (通道電流）流動。此漏電流通過厚膜MOS電晶體MP1及 MN1在第一電源Vdd和第二電源Vss間流動，電路全體的消 耗電力增加。不使用此電路時，即備用時，使控制信號C S 成爲’L'。此時，厚膜MOS電晶體MP1及MN1斷開，使第一 電源V dd、第二電源VssCMOS反相器L 1分離。上述閘極、 源極間及閘極、汲極間的漏電流因厚膜MOS電晶體MP 1及 MN1爲斷開而不會在第一電源Vdd和第二電源Vss間流動。 此時，因不供應第一電源Vdd及第二電源Vss而CMOS反;f目 器L1不起作用成爲反相器，（CS'L'時，輸出OUT變成高阻 抗狀態），利用厚膜MOS電晶體MP1及MN1可防止因上述漏 電流而消耗電力增加。在此實施例方面，係以厚膜MOS電 晶體的閘極絕緣膜厚度爲3.5 nm，以薄膜MOS電晶體的閘 極絕緣膜厚度爲6.0 nm，但只要有一點膜厚差（即厚膜電晶 體的通道漏電流比薄膜電晶體的通道漏電流少），就可得到 備用時漏電流減少的放果。又，通常稱爲時鐘反相電路的 電路係使C S成爲時鐘輸入的形式，若MP 1和丁P1及MN 1和 TN1成爲串聯連接，則即使改變MP1和TP 1的順序及MN1和 TN1的順序，對電路動作亦無妨礙。在本發明之電路方面 ，在改變MP1和TP1的連接順序或改變MN1和TN1的連接順 序就無其效果這一點，性質不同。 其次，使用圖6及圖7説明本發明之第五實施例。本實施 例係將本發明適用於由薄膜pMOS電晶體TP 1至TP3及薄膜η 型MOS電晶體ΤΝ1至ΤΝ3所構成的三級結構之CMOS反相器 -*· . -24- 本紙張尺皮適用中國國家橾準（CNS ) A4規格（2丨OX297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（22 ) 的實施例.。 . 在同圖中，p型MOS電晶體MP1及MP3及η型MOS電晶體 ΜΝ1至ΜΝ3爲厚膜電晶體。 在圖6中，在電路乏第一電源Vdd及第二電源Vss和3個 CMOS反相器之各電源電極Vcdl、Vcsl至Vcd3、Vcs3間插 入厚膜MOS電晶體。藉由使施加;厚膜MOS電晶體的控制 信號CS成爲’L1，可縮小在薄膜MOS電晶體TP1至TP3、TN1 至TN3之閘極、源極間或閘極、汲極間流動的電流，可削減 消耗電力。 在圖7之實施例方面，將形成三級反相器的薄膜MOS電晶 體之源極連接於假想電源線VcdO、VcsO，在假想'電源線 VcdO、VcsO及第一電源Vdd、第二電源乂33之間插入厚膜 MOS電晶體。藉由此結構，可得到和圖6的情況同樣的效果. 〇 比較圖6和圖7，主要是圖7面積小。MP1至MP3及MN1至 MN3之閘寬需要決定如下：各反相器的延遲時間不因插入 MP1至MP3及MN1至MN3而延遲。圖6的情況，例如MP1及 MN1之閘寬形成和TP1及TN1之閘寬相同大小程度。然而， 在圖7中，可考慮各反相器的活化率而決定MP1及MN1之閘 寬。即，考慮連接於MP 1及MN1的邏輯電路（圖7之例係三 級反相器）的最大活化率而決定MP 1及MN1之閘寬。在圖7 之例方面，三級反相器之中，同時動作的反相器只是一級 ，所以將MP 1及MN 1設計成可充分供應該一級反相器電流 之類的閘寬即可。從結果來看，和圖6之MP1至MP3及MN1 -25- 本紙張尺度適用中國國家標準（ CNS ) A4規格（210X297公釐） I _ n _ I —__. _ .——_ n n I τ - I - In - I ^^^^1 I.------i (請先閱讀背面之注意事項再镇寫本頁) 經濟部中央標準局員工消費合作社印11 五、發明説明（ ，之閘寬相同閘寬程度即可，圖7比圖6面積小。 雄用圖8説明本發明之第六實施例。圖8係 LH1.連接於圖7所示> 铕r也 甩丁休待 I罘五實施例，控制信號C S變成'l 1而 反相器的動作停止，.g卩佔认，， 又冰^而 即使輸出（0UT2)變成高阻抗狀態，也 可保持輸出out的電平的實施例。控制信號cs由，h, 'L'時，保持，Η·時的最後邏輯電平。此處，作爲電平保持 LH1，係以反相器2個的問鎖實現，但若爲控制信號 時可保持輸出OUT的電平，對以輸出隨爲輸人的次級電 路沒有影響之類者.，什麼樣的都可以。 在本實施例方面，電平保持電路1^111不要求高速性，以 厚膜MOS電晶體構成而抑制漏電流。要求高速性時，電平 保持電路也可以薄膜MQS電晶體構成，但從反相器本體漏 電流增加，沒有意義，所以需留意設計。 此外，電平保持.電路插入的地方並不是電路中的哪裡都 可以，例如在圖8中，插入0UT1或〇UT2就沒有意義。需要 插入控制仏號C S ’ L ’時亦需保持邏輯電平的信號線（圖8係 0UT3)。 ’ 茲用圖9説明本發明之第七實施例。在上述圖5(第四實施 例）至圖8 (第7Τ貫施例）中，顯示以薄膜M〇s電晶體形成厂 反相器」的實施例，但若爲以薄膜M〇s電晶體構成的電路 ’則具有任何功此的都可以。圖9顯示比例。圖9係將圖5 之反相器變成具有雙輸入（IN1、IN2)的反及閘。根據此結 構’和圖5同樣，也可防止消耗電力的增加。 在圖5至圖9所示的實施例方面，係使用以厚氧化膜構成 • 26， 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） (請先閲讀背面之注意事項再填窝本頁)
經濟部中央標準局員工消費合作社印製 A 7 B7 五、發明説明（24) 的厚膜MOS電晶體作爲連接於控制信號CS的控制電路，但 若爲利用控制信號C S可控制薄膜MOS電晶體之閘極、源極 間或閘極、汲極間的漏電流量者，則什麼樣的都可以。例 如也可以用與圖2所示的製程對應的閘極空乏化率比主電路 空乏化率大的MOS電晶體或以即使是薄膜閘極絕緣膜，閘 偏也小的閘極絕緣膜構成的MOS電晶體構成。 此外，在圖5至圖9所示的實施例方面，未就MOS電晶體 之基板電極特別提及，但在本發明方面，其連接不特別規 定。例如p型MOS電晶體之基板電極連接於第一電源Vdd/ η型MOS電晶體之基板電極連接於第二電源Vss也可以。此 外，在圖5中，將薄膜MOS電晶體TP 1之基板電極連接於 Vcd 1，將薄膜電晶體TN1之基板電極連接於Vcs 1也可以。 這種情況，可將CMOS反相器的標準單元照樣用於爲主電路 .的反相器L 1，該CMOS反相器的標準單元係將基板電極連 接於電源。 按照圖1及圖2所載的程序製造的半導體積體電路裝置， 可適用於下述圖5至圖9全部的電路結構。再者，圖5至圖9 所載的實施例若用於其電路動作頻率小的電路，則更有效 果。例如可舉記憶電路之字譯碼器驅動電路。單埠記憶電 路的情況，只有字元線數的字譯碼器驅動電路一次只能使 一個字譯碼器驅動電路活化。其他有多數字譯碼器驅動電 路仍是非活性，一有閘漏，穩態電流就流動，消耗電力.增 加。若使用上述實施例，則可減低有多數的非活性字譯碼 器驅動電路的消耗電力。 -27- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ------------ (請先閲讀背面之注意事項再填寫本頁) 訂 A7 B7 五、發明説明（25 ) 圖1 2~圖1 9顯示減低以薄膜MOS電晶體TP1-TP4、TN1-TN4構成的電路中的備用時漏電流的厚膜MOS電晶體之插 入方法他例。 圖1 2和圖1 3爲備用時間中的IN和OUT的邏輯電平相等時 之例。 如圖12所示，若知道備用時間中IN = OUT='H'，只在 V s s側插入開關ΜΡ1即可，在V d d側不需要。 如圖13所示，若知道備用時間中IN = OUT='L'，只在Vss 側插入開關MP1即可，在Vdd侧不需要。LH 1爲電平保持 電路，在備用時間中保持輸出。 圖1 4 ~圖1 7爲備用時間中的IN和OUT的邏輯電平不同時 之例。 如圖1 4所示，備用時間中IN和OUT的邏輯電平不同時， 爲防止IN-OUT間的洩漏而將開關插入IN或OUT。IN = 、OUT = ’L'時，放入Vss和OUT或放入Vdd和IN。圖14係將 開關MN1和開關MP4、MN4放入Vss和OUT。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 圖1 5不是將開關放入Vss和OUT，而是放入Vdd和IN(以 ΜΡ 1、MP5、MN5所示）。將開關放入需要負荷驅動能力的 OUT時，因該開關需以大閘寬的MOS電晶體構成而不理想 ，所以實用上圖1 5例較佳。 如圖1 6所示，備用時間中IN的邏輯電平和OUT的邏輯電 平不同時，爲防止IN-OUT間的洩漏而將開關插入IN或 OUT。IN = ’L’、OUT='H'時，將開關 MP1 和MP4、MN4放入 Vdd和OUT。 -28- 本紙張尺度適用中國國家操準（CNS ) A4規格（210X297公釐） A 7 B7 五、發明説明（26) 圖1 7不是將開關放入Vdd和OUT，而是放入Vss和IN(以 MN1、MP5、MN5所示）。由於將開關放入需要負荷驅動能 力的OUT不理想，所以實用上圖1 7之例較佳。 圖1 8係備用時IN、OUT的邏輯電平不明，但知道 IN = OUT時之例，將開關MP1和MN1放入Vdd和Vss即可。 在I N和OUT不需要開關。 ’ 圖1 9顯示有多數（INI、IN2)輸入信號時之例。備用時 ΙΝ1=Ή’、IN2 = OUT=’L'，將開關 MP1 和 MP5、MN5 放入 Vdd 和IN1即可。 ^ 如在圖1 2到圖1 9之例可明白，削減閘極漏電流的厚膜 MOS電晶體的插入地方，因電路而有最適當的場所。因此 ，無需電路全體採用同一插入方法，各電路塊插入最適當 的地方即可。 圖2 0和圖2 1顯示電平保持電路LH1的他例。 圖2 0甲成反相二級結構’後級電晶體.的電流驅動能力 比連接於IN的邏輯閘之電晶體的電流驅動能力十分小，並 且比該邏輯閘的通道漏電流十分大。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 圖2 1爲將後級形成時鐘反相為之例，具有電晶體的電流 驅動能力設計自由度變大的效果。 在以上實施例的説明中，關於電晶體的臨界値，什麼也 沒限定，但設薄膜MOS電晶體爲低臨界値，設厚膜MOS電 晶體爲比此局的臨界値較有效。設電晶體爲低臨界値’所 謂次臨界漏電流就在源極、没極間流動，但可用插入電源 間的高臨界値之厚膜MOS電晶體切斷該漏電流。以下從圖 -29- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（27) 22起的實施例，顯示基本上厚膜MOS電晶體以次臨界漏電 流不成爲問題程度的例如0.5V程度的高臨界値構成，而薄 膜MOS電晶體以例如0. IV程度的低臨界値構成之例。 此外，在以上實施例方面，關於輸入薄膜M.OS電晶體之 閘極端子的電壓和輸入厚膜MOS電晶體之閘極端子的電壓 之關係，什麼也沒提及，但使輸入厚膜MOS電晶體之閘極 端子的電壓比薄膜MOS電晶體之閘極端子的電壓高較有效 。厚膜MOS電晶體的閘極氡化膜厚，所以可施加比薄膜 MOS電晶體高的電壓，藉此可提高厚膜MOS電晶體的電與 驅動能力。在從圖5到圖2 1的實施例方面，加大CS及/ C S 的信號振幅即可。當時，最好厚膜MOS電晶體的閘長比薄. 膜MOS電晶體的閘長加長。既可提高厚膜MOS電晶體的臨 界値，又可使以高電壓動作的厚膜MOS電晶體裝置的可靠 性提高。以下從圖2 2起的實施例，顯示基本上將例如3.3 V . 程度的高電壓施加於厚膜MOS電晶體，而將例如1.5 V程度 的低電壓施加於薄膜MOS電晶體之例。 以下，顯示使用本發明的各種半導體積體電路例。 圖2 2顯示根據本發明之半導體積體電路的方塊圖。在以 下之圖中，在面積比率方面主要是將以薄膜MOS電晶體構 成的電路塊用實線，將以厚膜MOS電晶體構成的電路塊用 點線，將兩者混在一起的電路塊以兩者包圍而加以區別。 由CPU核心等構成的主電路2201透過輸出入電路2202和 輸出入端子交換信號。此外，主電路220 1透過記憶體直接 周邊電路2204和記憶胞2205(例如以DRAM構成）交換信號 -30 - -----------0 II (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 _ΒΤ_：_ 五、發明説明（28 ) 。備用控制電路（電源控制電路）2206對於上述各模組内的 薄膜MOS電晶體控制其電源等。通常半導體積體電’路晶片 内的信號電壓和晶片外的信號振幅不同，所以用後述電平 變換電路進行信號振幅的電平變·換_。 在圖2 2中，以點線所示的記憶胞2205主要係由可忽視通 道漏電流的具有閘極氧化膜之MOS(厚膜MOS電晶體）所構 成。閘極氧化膜爲例如5〜10 nm程度的厚氧化膜。 主電路2201、輸出入電路2202、記檍體直接周邊電路 2204及備用控制電路2206主要是使用薄膜MOS電晶體。舞 別是多含邏輯元件的主電路，薄膜MOS電晶體的比率多。 在這些電路中的薄膜MOS電晶體如在圖5到圖2 1所詳細敘 述，爲減低備用時的漏電流而以電源控制用的開關可切斷 電源。成爲電源控制用開關的電晶體有漏電流就沒有意義 ，所以使用厚膜MOS電晶體。這些電源開關用MOS爲來自 備用控制電路2206的控制所進行通/斷。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 此外，在此半導體積體電路裝置中，除了電源開關用的 厚膜MOS電晶體之外，在直接施加來自晶片外部的大信號 振幅輸入部分的電晶體（I/O電路等）也使用厚膜MOS電晶體 。這是因爲輸入大信號振幅的I / 0電路需要高閘極耐壓MOS ，一般厚膜MOS電晶體之閘極耐壓高。可將從圖5到圖2 1 説明的薄膜MOS電晶體之削減閘漏的厚膜MOS電晶體用於 南耐壓MOS電晶體’該南耐壓Μ Ο S電晶體係用於I / Ο電路 。藉由將相同厚膜MOS電晶體用於兩者的MOS電晶體，可 實現製程的簡化。 -31- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) A7 、發明説明（ 記憶胞2205係備用時需要保持資料的記憶體，這些記憶 胞以可忽視通逭漏電流的厚膜M〇s電晶體構成。若將厚膜 MOS電晶體用於死憶胞，則動作速度會變慢，但無因閑漏 而，肖耗電力增加的間題，所以備用時可繼續供應記憶胞電 源。反乏，備用時無需保持資訊的記憶體，可將薄膜 ，晶體用於：記憶胞。備用時，儲存於記憶胞内的資訊會 消失掉’但藉由斷開供應記憶胞的電源，可防止因閑漏而 消耗電力增加。此外’若記憶體容量爲小容量且備用時即 使繼續供應電源也可忽視因閘漏而消耗電力增加，則同緣 可用溥膜MOS電晶體構成記憶胞。例如暫存器檔等爲小容 量二所以漏電流不太成爲問題，速度受到重視。這種記憶 m取好以薄膜MOS電晶體構成。此外，在本實施例之半導 體積，電路裝置方面’特別是問鎖、正反器等記憶電路被 要求高速，所以.最好使用薄膜¥〇8電晶體。又，以高電壓 驅動、不要求快速回應性的電路，例如前述薄膜m〇s電晶 體之電源控制用開關最好使用厚膜M〇s^晶體。 經濟部中央梯準局員工消費合作社印製 ___________-- (請先閲讀背面之注意事項再填寫本頁) -訂 在圖22之例中，以至少兩種電源驅動晶片，比vcci大地 設定電源Vcc2。厚膜M0S電晶體爲電流供應能力高的vcc2 所驅動，薄膜MOS電晶體爲Vccl所驅動。在以下實施例中 ’ Vccl假設爲1.5V，Vcc2假設爲3.3V，但若分別滿足 Vcc2>Vcc 1的關係，則什麼樣的値都可以是不用説的。 在以上説明的圖22之半導體積體電路方面，由於以薄膜 MOS電晶體構成主要部分，所以高速動作可能。 圖23爲半導體積體電路之其他實施例。基本結構係由以 -32- 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（3〇 ) 邏輯電路等構成的主要電2301、輸出入電路2302及備用控 制電路2303所構成。在此例中，使用外部供應的3.3V之電壓 乂(^2降壓電路23 04降壓到1.5¥之¥〇〇1。降壓電路2304可以 在和主電路等同一的晶片上，也可以形成於另外的晶片上 。主電路23 01主要以薄膜MOS電晶體構成，高速動作可能 。降壓電路2304主要以厚膜MOS電晶體構成。薄膜和厚膜 MOS電晶體混入輸出入電路2302、備用控制電路。在這些 電路方面，薄膜MOS電晶體以Vcc 1驅動，厚膜MOS電晶體 以V c c 2驅動。備用控制電路爲抑制漏電流造成電力損失兩 於電路備用時斷開降壓電路2304的輸出。此外，從輸出入 電路23 02對主電路2301的輸出也成爲'L'。由於對主電路 2301的輸入變成'L'且供應主電路的電源電壓變成0V，所以 主電路中的主要節點的電位變成'L '，可削減通道洩漏造嘁 消耗電力增加·。又，設薄膜MOS電晶體爲低臨界値時，也 可同時削減次臨界漏電流造成消耗電力增加是不用説的。 圖2 4爲其他實施例，和圖2 3共同的部分以相同符號表示 。在此實施例方面，從外部供應晶片兩種電源Vcc 1和Vcc2 ，但Vccl透過以厚膜PMOS電晶體構成的開關2404供應主電 路230 1等。備用時，因備用控制電路2303而開關2404變成 斷開，Vccl的供電成爲斷開。此外，和圖2 3同樣，備用時 從輸出電路2302對主電路2301的輸出成爲'L'。開關2404可 以在和主電路等同一的晶片上，也可以是外裝於晶片外的 功率MOS電晶體。此處’開關2404以厚膜MOS電晶體構成 。和圖2 3同樣，由於對主電路2301的輸入變成'L '且供應主 -33 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐〉 ----------·! (請先閱讀背面之注意事項再填寫本頁)
-、1T A7 _____B7_'_ 五、發明説明（31 ) 電路的電源電壓變成〇 v，所以主電路中的主要節點的電位 變成'L1，可削減通道洩漏造成消耗電力增加。 圖2 5爲顯示再將補償主電路動作速度誤差的電路放入圖 2 3中的實施例之圖。和先前實施例同樣的結構，附上同一 號碼。在此實施例方面，主電路2501具備延遲監視電路 MONI。延遲監視電路的MONI會監視主電路中妁邏輯電路 的延遲時間。因此，此延遲監視電路原則上以和主電路之 薄膜MOS電晶體同樣的薄膜MOS電晶體構成。延遲監視電 路例如以環形振盪器構成。 ' 由Vcc2製造Vccl的降壓電路2504根據來自主電路中的延 遲監視電路MONI的信號控制Vccl之値，以便補償因主電路 之電晶體製造及溫度等環境變化而造成構成主電路之邏輯 電路的延遲時間誤差。這可以例如圖2 8所示的PLL(鎖相環 路）方式實現。例如溫度上升，構成主電路之邏輯電路的延 遲時間變慢時，降壓電路2504使其輸出Vccl上升。反之， 溫度下降，構成主電路之邏輯電路的延遲時間變快時，降 至電路2504使其輸出下降。藉此，可將構成主電路之邏輯 電路的延遲時間保持於一定。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 圖2 6爲顯示其他實施例之圖。圖2 5顯示利用監視電路 MONI監視構成主電路之邏輯電路的延遲時間的實施例，但 此處在晶片製造時的檢查測量構成主電路之Μ Ο S電晶體或 邏輯電路_的特性，.將其裝置特性先封入2 6 0 5。根據來自此 2605的控制信號，降壓電路2604決定Vccl之値。例如晶片 檢查時知道比設計値大一點地製造構成主電路之電晶體的 -34 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（32) 臨界値，就記憶於2605内，以便降壓電路2604以比設計値 大之値輸出Vcc 1。反之_，晶片檢查時知道比設計値小一點 地製造構成主電路之電晶體的臨界値，就記憶於2605内， 以便降壓電路2604以比設計値小之値輸出Vc.c 1.。如此一來 ，可補償製造誤差。又，記憶於2605内的裝置資訊可以是 電晶體.的臨界値，也可以是電晶體的飽和電流》値’總之， 能反映構成主電路之邏輯電路的延遲時間即可。此外，其 記憶方法不特別過問。作爲簡單的方法，例如圖2 7之降壓 電路的Vref値以用利用離子束切斷保險絲（鋁配線等）的F!B 加工的物理方法等變化的方法也可以。 圖2 5之方法可補償主電路之電晶體的製造及溫度等環境 變化，但圖2 6之方法可只補償主電路之電晶體的製造誤差 。然而，圖2 6之方法有以下優點：比圖2 5之方法簡便且面 積開銷可小。 圖2 5或圖2 6之方法以外，也可以考慮補償伴隨製造及溫 度等環境變化的主電路動作速度誤差的方法，任何方法都 可以。 圖27爲將在圖23所示的高電壓Vcc2變換成低電壓Vcc 1的 降壓電路（限壓器）2304之電路結構例。此降壓電路以來自 備用控制電路2303的控制信號STB控制，通/斷Vccl的供應 。限壓器處理高的電壓，所以原則上以厚膜MOS電晶體構 \ 成。但是，相位補償電容C C若是μΑ程度，則有漏電流也 沒關係。以薄膜MOS電晶體形成，可縮小電路面積。特別 是C C通常爲幾百〜幾千pF，所以晶片的面積縮小有效果。 -35 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
A 7 B7 五、發明説明（33) 構成分壓電路DIV1的電晶體也可容許μΑ程度的漏電流，即 使有洩漏也只是起作用爲分壓電阻，所以可用具有薄閘極 絕緣膜的MOS電晶體構成。 圖28爲在圖25説明的延遲監視電路ΜΟΝΙ和降壓電路 2 504的詳細電路圖。使用以CMOS反相器構成的環形振盪器 作爲延遲監視器。此電路形成鎖相環路（PLL)，以頻率相位 比較器PFD比較延遲監視器MONI的振盪頻率和到主電路的 時鐘信號f 1，透過電平變換器LC3驅動電荷抽運電路C P。 C P的輸出通過低通過濾器LPF，輸出作爲Vref。以此Vref i! 之値爲基礎，製造Vccl。製造與時鐘信號f 1相應的Vccl。 此處，環形振盪器MONI、頻率相位比較器PFD以薄膜MOS 電晶體構成。此外^電荷抽運電路使用V c c作爲電源，所以 以厚朦MO S電晶體構成。藉由使主電路與時鐘信號f 1同步 而動作，可用最適合該時鐘頻率的電源電壓使主電路動作 〇 經濟部中央標準局員工消費合作社印裝 (請先鬩讀背面之注意事項再填寫本頁) 圖2 9顯示圖2 8之延遲監視電路和降壓電路之他例。基本 結構和圖2 8同樣，但將供應主電路的電源Vcc 1和供應延遲 監視電路的Vc_c3分離。Vccl和Vcc3本來爲相同電壓，但有 時雜訊會從主電路混入Vcc 1。於是，爲了減低混入Vcc 1的 雜訊對延遲監視電路的影響，使到延遲監視電路的電源 Vcc3和Vccl獨立而使監視精度提高。 圖30顯示圖22〜圖26中的輸出入電路2202、23 02之例。 此處只顯示1位元分。輸出入電路透過輸出入端子PAD進行 晶片内部和外部的信號。SEL'L'時，PAD成爲輸入端子， -36 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 五、發明説明（34 ) SEL'H’時成爲輸出端子。LC 1爲電平變換電路，來自備用控 制電路2206、2303(參照圖22〜圖26)的控制信號'L'時，將 Vccl的振幅信號變換成振幅大的Vcc2信號而從輸出端子 PAD輸出外部。因此，電平變換電路LC 1和輸出入端子PAD 之間的電晶體以爲Vcc2所驅動的厚膜MOS電晶體構成。此 處，PULL需要提升時，成爲’ L '，以PMOS的提升電晶體提 升。此PMOS以厚膜MOS電晶體構成。顯示電路備用的 STB'H'時，晶片内部的薄膜MOS電晶體被切斷電源，所以 LC1保持輸出。 - 在輸入側方面，將具有由外部所輸入的Vcc2振幅的信號 以由4004P及4004N所構成的反相器變換成Vccl振幅。因此 ，該2個電晶體處理電平變換前的信號，所以以厚膜MOS電 晶體構成。備用時，來自PAD的信號爲4015P2所切斷，IN 固定於〇 電阻Rl、R2、二極體4002D1、4002D2、電晶體4014Ν爲 輸入保護電路。又，二極體4002D1及4002D2也可以以MOS 電晶體構成。此輸入保護電路中的Μ Ο S.電晶體以南耐壓的 厚膜Μ Ο S電晶體構成。 經濟部中央標準局員工消費合作社印製 (請先鬩讀背面之注意事項再填寫本頁) 圖31顯示圖30之電平保持及電平變換電路LC1之具體電 路例。根據備用控制信號STB，電平保持電路3 101保持Vcc 1 振幅信號，其後以電平變換電路3 102變換成¥(^2振幅而輸 出。 圖32顯示圖30之電平保持及電平變換電路LC1之其他具 體電路例。根據備用控制信號STB，電平保持電路3201從 -37 - 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） ： A7 B7 五、發明説明（35 ) 電平變換電路3 202看在輸出侧，保持變換成Vcc2振幅信號 後的信號輸出。 比較圖3 1和圖3 2，功能上在以下意義相同：將小振幅 (Vccl)信號電平變換成大振幅（Vcc2)信號，STB變成’H·時 ，繼續輸出在此之前之値。但是，圖3 1有小面積即可的優 點。 ' 圖33顯示備用控制電路2206、2303(參照圖22~圖26)之 例。將由主電路2202、2301等送出的STBIN信號（Vccl振幅 )電平變換成Vcc2而製造STB及其反轉信號/STB。由於不黨 視速度，所以爲防止漏電流而主要以厚膜MOS電晶體構成 ，但處理Vccl信號振幅的部分使用薄膜MOS電晶體（以圓.包 圍的電晶體部分）。在本圖中，設想輸出STBIN信號的電路 也根據STB信號變成備用狀態，以問寬小（W小）的電晶體 3301、3302施加閂鎖保護備用時STBIN信號成爲不定，以 便保持STB輸出。 經濟部中央標準局員Η消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 圖3 4爲微電腦之實施例。記憶容量大而閘漏成爲問題， 所以將厚膜MOS電晶體用於命令快取記憶體3401和資料快 取記憶體3402之記憶胞3403、3404。又，比消耗電力重視 兩速性’將要求南速的部分以薄膜Μ Ο S電晶.體構成，也可 以形成層記憶體結構。此外，同樣重視速度的TLB(在3410 或3411中）或暫存器檔（3405或3406)以薄膜MOS電晶體爲主 體，減低消耗電力。 命令發行單元3412、通用暫存器3405、浮點暫存器3406 、整數運算單元3407、浮點運算單元3408、載入儲存單元 -38 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） A7 B7 五、發明説明（36 ) 3409，速度重要，並且若爲小容量，則消耗電力的影響可 忽視，所以以薄膜MOS電晶體形成。備用控制電路3413、 輸出入電路3 414和已説明過的同樣，所以説明省略。 圖35爲圖30所示的輸出入電路部分截面圖。圖中以A所 示的部分爲輸入保護電路，以B所示的部分爲輸出入電路領 域。輸出入電路領域含有電平變棱電路。 在N型基板4006上設置P型井4007P和N型井4007N，設置 元件分離領域4008 ° 4010P1 ' 4009P1、4009P、4010N1爲輸 入保護電路用MOS電晶體PMOSL之源極、汲極領域。R 1及 R2 爲電阻元件，4004P1 ' 4004P2、4000N2、4000P2、 4004N1及4004N2爲電平變換電路MOS電晶體之源極、汲極 領域。4004N4、4004P4爲MOS 電晶體 4004P、4004N之閘極 。4004N3、4004P3 爲 MOS 電晶體 4004P、4004N之閘極絕緣 膜。此外，配線層4013透過接觸孔4012供應電源。此處， 輸入電路領域中電平變換電路以厚膜Μ Ο S電晶體4004P3、 4004Ν3形成。其他的概略和圖4所示的結構同樣。 經濟部中央標準局負工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 圖3 6〜圖4 2顯示本發明之罩幕式唯讀記憶體之例。在罩 幕式唯讀記憶體方面，基本上以使預先充電於位元線的電 荷放電而成爲接地電位或照樣保持而保持於高電位，儲存 二進位資訊。 圖3 6顯示擴散層程式方式的反或型罩幕式唯讀記憶體的 方塊圖。字譯碼器3604接到Ν組之行位址和Μ組之列位址， 選擇記憶胞中的1個位址（記憶胞單位）。字驅動器3602接到 字譯碼器的輸出而驅動該記憶胞單位。此處，如後所述， -39 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）"""'
五、發明説明（37 由於記憶胞以厚膜MOS電晶體構成，所以字元線振幅變成 大振幅（Vcc2)。因此，字驅動器以供應Vcc2的厚膜M〇s電 晶體構成，通常由CPU等傳送的小振幅（Vccl)位址透過電 平變換電路將信號振幅變換成¥(^2振幅而連接於字驅動器 。處理小振幅信號的字譯碼器3 6〇4以薄膜M〇s電晶體構成 。若以薄膜電晶體構成記憶胞36〇1，則作爲最大値，僅（連 接於1位元線的記憶胞數）x (每個記憶胞的閘漏電流）的漏電 流通過字元線流到位元線。因此，以厚膜電晶體構成。因 此，連接於1位元線的記憶胞變多，即隨著記憶體變成大寮 量，本發明之效果變大。若以薄膜電晶體構成記憶胞3601 三則來自非選擇胞的漏電流流動，起和雜訊混入位元線同 等的作用，使S/N惡化，成爲錯誤動作的原因。電平變換 電路3603、感測放大電路3605、備用控制電路36〇6含有薄 ..膜MOS電晶體和厚膜MOS電晶體兩者。 在圖.36之例中，在保持"丨"之胞MMn〇〇不形成電晶體。 .即，不形成擴散層。使字元線W12成爲|H，，Mmnu就變成 接通’位元線BL1變成|L’。.另一方面，保持，,〇"之胞 MMN11構成電晶體，使字元線W11成爲ιΗ,，位元線bli也 不變成· 1/ 〇 圖3 7顯示離子植入程式方式的反或型罩幕式唯讀記憶體 之例。基本上和属3 6之例同樣’但記憶胞37〇 1内部結構若 干不同。使字元線W21、W22成爲'H，之際，以各Μ〇^電晶 體的臨界電壓Vth控制胞之電晶體變成接通或變成斷開。 圖3 8爲圖3 7之記憶胞要部截面圖。選擇字元線時，以 -40- —本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公瘦Ί " ~ ' -- (請先閲讀背面之注意事項再填寫本頁) -訂' -ΦΙ. 經濟部中央標準局貝工消費合作社印製 經濟部中央標準局負工消費合作社印製 A7 __________B7 丨 --------- --- - 五、發明説明（38 ) MOS是否變成接通決定資訊。字元線的電壓（施加於記憶胞 之閘極的電壓）係字驅動器的輸出電壓，所以此電路的情況 成爲Vcc2(>Vccl)。因而，所謂高vth，意味著…匕％^ 。低Vth的情況，若MOS變成接通就夠了，所以Vth<Vcc2 。在本實施例方面，在連接於字元線W21的M〇s之閘極絕 緣膜正下方的邵分設置形成低Vth|的擴散層。 圖3 9顯示接觸孔程式方式的反或型罩幕式唯讀記憶體之 例。基本上和圖3 6之例同樣，但記憶胞3901内部結構若干 不同。各電晶體]VIMN31、MMN3 2的結構相同，但以是否锋 接於位元線BL3控制輸出的'η '和1 L'。 圖40爲圖39之記憶胞部分的要部截面圖。右側的厘〇8未 連接於位元線BL3。 圖4 1顯示離子植入程式方式的反及型罩幕式唯讀記憶體 之例。基本上和圖36之例同樣，但記憶胞41〇1的内部結構 若干不同。MOS電晶體構成單元塊。以使這些]^〇3電晶體 的臨界値成爲正（加強型）或成爲負（.空乏型）決定記憶内容 "1"和”0”。在此例中，使ΜΜΝ4Ι1成爲空乏型的M〇s。一使 選擇字元線BS4成爲'H'，塊選擇電晶體BSMN4就成On。同_ 時選擇此塊内的字元線的任一成爲'L，。所選擇的字元線爲 W4n時，在此塊内單元電流流動，透過BSMN4將信號'，輸 出到位元線BL4。 圖42顯，示圖41之1己憶胞的要部截面圖。在以上圖面共同 的部分附上同一符號，省略説明。 如以上，本發明可適用於各種罩幕式唯讀記憶體，但在 -41 - 本紙張从適用中國國家標準（CNS)从胁（21()><297公着） —-—：—— ___ - I I I I I---- I I T _ I I n n n 1- nnn 、-卩 (請先聞讀背面之注意事項再填寫本頁) A7 _ B7____ 五、發明説明（39 ) 反或方式的記憶體方面，由於係以下構造：使MOS電晶體 並聯地多數陣列化，因輸入多而漏電流多；所以本發明減 低漏電流的效果顯著。 圖43爲關於本發明之DRAM之例。以厚膜M.OS電晶體構 成的輸出入電路43 11、備用控制電路4306及字驅動器43 12 主要是以設定成比Vccl高電壓的Vcc2、VPP動作。記憶胞 4301中的電晶體爲防止電荷從以電荷形式儲存資訊的電容 我漏而以厚膜Μ Ο S電晶體構成。爲了驅動該厚膜電晶體， 字元線W以大振幅驅動。此時，根據防止像習知DRAM厂 樣電荷從電容戌漏這種同樣的目的’使記憶胞中的電晶體 成爲高臨界値即可。處理小振幅信號的譯碼器43 13、43.1 8 或位址緩衝器4315、43 16以薄膜MOS電晶體構成，以低電 壓之Vccl驅動。感測放大器4305係厚膜MOS電晶體和薄膜 MOS電晶體混在一起。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 由於輸入輸入電路43 11的信號A i具有大振幅Vcc2，所以 使此信號成爲小振幅Vcc 1而以位址緩衝器43 1 5、43 16、譯 碼器4313、431 8處理。爲此，輸入電路，到Vccl的電平變 換前的電路，厚膜MOS電晶體適合。此外，根據同樣的理 由，輸出電路4320也具有厚膜MOS電晶體。以厚膜MOS電 晶體控制供應位址緩衝器43 1 5、43 16、譯碼器43 13、43 1 8 内的薄膜MOS電晶體的電源，和已述實施例同樣。雖然未 圖示，但列譯碼器43 13中有電平變換電路，使Vcc 1振幅信 號成爲更大的振幅（Vpp)信號而供應字驅動器4321。 在本實施例方面，設電壓Vcc2爲3.3V，設Vccl爲1.8V， -42- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A 7 __B7_^_ 五、發明説明（40 ) 設Vpp爲3.6V，設VDD爲1.5V。這些電壓可以從外部施加， 也可以使用電壓變換器在内部變換電壓而形成。 圖4 4顯示圖4 3之感測放大器4305的内部結構。備用時， 位元線對B、/B爲預先充電電路PC所預先充電到VDD1/2。 此外，感測放大器驅動線NCS、PCS都在VDD1/2電平。因 此，構成感測放大器S A的電晶體TP11、TP12、TNI 1、 TN12都源極、汲極、閘極全在相同電位，次臨界漏電流、 通道漏電流都不流動。因此，這些以薄膜MOS電晶體構成 ，可使感測動作高速化。 ^ 預先充電信號PCB在備用時爲高電位（>VDD 1/2)。於是， 構成預先充電電路的電晶體MN11-MN13以具有厚閘極氧化 膜的MOS構成，防止通道漏電流。又，源極及汲極同電位 ，所以無需是高臨界値。 構成輸出入閘極YG的電晶體MN14、MN15也以厚膜MOS 電晶體構成。因爲行譯碼器的输出YS輸入這些電晶體之閘 極，備用時在接地電平。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 圖45顯示圖43之感測放大器電路4305的詳細。輸入信號 之中，A i、A j爲位址信號，_0爲定時信號。一般的記憶體 將記憶體陣列分割成多數子陣列，所以爲了只使所選擇的 子陣列之感測放大器動作，需要位址信號（通常係列位址信 號之中高位的幾位元）。反及閘NA1及反相器IV1、IV2以薄 膜MOS電晶體構成。備用時，Ai、Aj、0爲1L’，SAN也爲 ，SAP爲Ή'，所以爲了防止通道漏電流，將開關放入 ΝΑ 1和IV1的電源侧、IV2的接地側和輸入而切斷備用時的 -43- 本紙張尺度適用中國國家標準（CNS〉A4規格（210Χ297公釐） A 7 __B7 ._ 五、發明説明（41 ) 電源。此外，爲保持S AN、SAP的電平而設置電平保持電路 LH1、LH2 〇 NCS、PCS之預先充電電路採用厚膜MOS電晶體。驅動電 晶體MN20、MP20採用厚膜MOS電晶體。這些.電晶體之源 極、汲極、閘極於備用時全在不同的電位，係爲了防止這 些之間的洩漏。 圖4 6顯示圖4 3之主放大器4309的結構例。此例以兩級差 動放大器MAI、MA2構成。構成這些放大器的電晶體採用 薄膜MOS電晶體，以謀求放大動作的高速化。放大器之轉 入信號DO、/D0、第一級之輸出信號D 1、/D1、第二級之輸 出電路D2、/D2都因未圖示的預先充電電路而於備用時變 成'Η ’，所以漏電流不流動。然而，活化電晶體MN3 1、 ΜΝ32採用厚膜MOS電晶體，防止對VSS的洩漏。 圖4 7爲本發明之SRAM的實施例。基本的電路結構和已 述的ROM、DRAM同樣，詳細省略。此處，就記憶胞470 1 的構造加以説明。記憶胞4701基本上以正反器構成，此以 厚膜MOS電晶體構成。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁)
構成記憶胞4701的電晶體之中，若以薄膜電晶體構成轉 移電晶體（也稱爲存取電晶體），則作爲最大値，僅（連接於 1位元線的記憶胞數）x(每個記憶胞的閘極漏電流）的漏電流 會透過字元線流到位元線，所以起雜訊混入位元線同等的 作用，使S/N惡化。因此，最好至少轉移電晶體採用厚膜 電晶體。轉移電晶體以外的電晶體的間漏只與消耗電力的 增加有關，所以若不重視消耗電力，則也可以以薄膜MOS s - -44 _ 本紙張尺度適用中國國家¥準（CNS )八4規格（210X297公釐) A7 B7 五、發明説明（42 ) 電晶體構成。連接於1位元線的記憶胞數變多，即隨著記憶 體變成大容量，本發明之效果變大。 此外，關於轉移電晶體的臨界電壓，也可説同樣。若轉 移電晶體的臨界値小，則作爲最大値，僅（_連接於1位元線 的記憶胞數）χ(每個記憶胞的轉移電晶體之源極、汲極間次 臨界漏電流）的漏電流會流到位元'線。這會起和雜訊混入位 元線同等的作用，使S /N惡化。爲了防止此漏電流，提高 轉移電晶體的臨界値即可。這例如可以改變對轉移電晶體 的通道植入量而調整，也可以少許長一點設計轉移電晶f豊 的閘長。_ 圖4 8顯示圖4 7之字譯碼器4704、字驅動器4702、電平變 換電路4703的電路例。字譯碼器輸入小振幅信號。因此， 以薄膜MOS電晶體構成，並且具有切斷備用時間閘極漏電 流的厚膜MOS電晶體MN11。字元線爲大振幅所驅動，所以 字驅動器成爲以Vcc2之電源電壓動作的電路，在字譯碼器 和字驅動器之間有電平變換電路。電平變換電路形成小振 幅到大振幅的信號所以基本上以厚版.Μ Ο S電晶體構成。 基本上是以圖3 3説明的同樣。 經濟部中央標準局員工消費合作社印製 (請先閣讀背面之注意事項再填寫本頁) 備用時，STB成爲'Η1，電源Vccl被斷開。因厚膜MOS電 晶體MN 12而電平變換電路的輸出WL2變成'Η1 (3.3 V)，字元 線WL的電位被固定在’L'(O.OV)。藉此，防止備用時從記 憶胞到位元線的電流洩漏。 以上的字譯碼器4704、字驅動器4702、電平變換電路 4703的結構，在先前所述的SRAM或ROM方面，基本上也 -45- 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） A7 B7 五、發明説明（43 ) 同樣。 圖4 9顯示圖4 3之感測放大、寫入電路4705的具體電路詳 細。由於位元線電位不影響資料的保持，所以備用時使電 源Vcc 1成爲斷開即寸。此感測放大、寫入電路以薄膜MOS 電晶體電路構成。 產業上之利用可能性 根據本發明之半導體積體電路裝置，不犧牲電路動作速 度，而可縮小備用時的消耗電力，實用效果大。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -46- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. 六、申請專利範圍 1. 一種半導體積體電路裝置，其特徵在於：在同一基板上 設置在源極、間極間或没極、閉極.間流動的漏電流大小 不同的多種MOS電晶體，同時該多種MOS電晶體之中， 有主電路：以上述漏電流大的至少1個MOS電晶體構成； 及，控制電路：插入該主電路和2個電源的至少一方之間 ，以漏電流小的至少1個MO S會晶體構成者。 2. 根據申請專利範園第1項之半導體積體電路裝置，其中前 漏電流起因於通道電流。 3. 根據申請專利範圍第2項之半導體積體電路裝置，其中>前 述漏電流大小不同的多種MOS電晶體以閘極絕緣膜厚度 . 不同的MOS電晶體構成。 ' 4. 根據申請專利範圍第2至3項中任一項之半導體積體電路 裝置，其中前述漏電流大的MOS電晶體之閘極絕緣膜厚 度爲3.5 nm以下。 5. 根據申請專利範圍第2至3項中任一項之半導體積體電路 裝置，其中前述漏電流大妁MOS電晶體之閘極絕緣膜厚 度爲3.0 nm以下。 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 6. 根據申請專利範圍第2至3項中任一項之半導體積體電路 裝置，其中前述漏電流大的MOS電晶體之閘極絕緣膜厚 度爲2.0 nm以下。 7. 根據申請專利範圍第2項之半導體積體電路裝置.，其中前 '述漏電流小的MOS電晶體之閘極絕緣膜厚度爲5.0 nm以 下。 8. 根據申請專利範圍第2項之半導體積體電路裝置，其中前 -47- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A8 BB , C8 D8 六、申請專利範圍 述漏電流小的Μ 0 S電晶體之閘極絕緣膜厚度爲10.0 n m以 • 下 ο · 9. 根據申請專利範圍第2項之半導體積體電路裝置，其中前 述漏電流大小不同的多種MOS電晶體以具有導入濃度不 同的雜質之閘極的同一導電型MOS電晶體構成。 10. 根據申請專利範園第2項之半導體積體電路裝置，其中前 述漏電流大小不同的多種MOS電晶體以閘極之載子濃度 或分佈不同的MOS電晶體構成。 11. 根據申請專利範圍第2項之半導體積體電路裝置，其中1前 述主電路含有至少1個邏輯電路。 12. 根據申請專利範圍第2項之半導體積體電路裝置，其中前 述控制電路含有切斷前述電源的至少1個電源切斷用電晶 體。 13. 根據申請專利範圍第1 2項之半導體積體電路裝置，其中 具有前述電源切斷用電晶體切斷電源時的前述邏輯電路 或保持主電路輸出的電平保持電路。 14. 根據申請專利範圍第1 3項之半導體積體電路裝置，其中 前述電平保持電路以前述漏電流小的MOS電晶體構成。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 15. 根據申請專利範圍第2項之半導體積體電路裝置，其中前 述漏電流大的的MOS電晶體構成如下：閘極電壓0.8V以 上動作。 16. 根據申請專利範圍第2項之丰導體積體電路裝置，其中前 述漏電流大的的MOS電晶體構成如下：閘極電壓1.2V以 上動作。 -» — -48 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 六、申請專利範圍 17. 根據申請專利範園第1項之半導體積體電路裝置，其中前 述漏電流大的的MOS電晶體和漏電流小的MOS電晶體以 不同的閘極電壓驅動。 18. 根據申請專利範圍第1項之半導體積體電路裝置，其中將 比前述漏電流小的MOS電晶體低的電壓施加於閘極和源 極或汲極之間而驅動前述漏電說大的Μ 0 S電晶體。 19. 根據申請專利範圍第1項之半導體積體電路裝置，其中具 .有.輸出入端子、進行該輸出入端子和前述主電路之間的 輸出入控制的輸出入電路、記錄來自前述主電路的輸出 / ， 的記憶胞及控制該記憶胞動作的記憶體直接周邊電路。 20. 敕據申請專利範圍第1 9項之半導體積體電路裝置，其中 前述記憶胞以前述漏電流小的MO S電晶體構成。 21. 根據申請專利範圍第1 9項之半導體積體電路裝置，其中 前述記憶胞含有暫存器檔、快取記憶體、TBL及DRAM胞 之中的至少1個。 22. 根據申請專利範圍第1 9項之半導體積體電路裝置，其中 前述記憶胞係備用時保持資料的結構。 經濟.I中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 23. 根據申請專利範圍第1 9至2 1項中任一項之半導體積體電 路裝置，其中前述記憶胞含有存取速度快的第一種記憶 體和比此存取速度慢的第二種記憶體，構成第一記憶體 的MOS電晶體的前述漏電流比構成第二記憶體的MOS電 晶體的漏電流大。 24. 根據申請專利範園第19至22項中任一項之半導體積體電 路裝置，其中前述輸出入電路含有切斷電源的至少1個電 \ -49 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公H 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 源切斷用電晶體。 25. 根據申請專利範園第19至22項中任一項之半導體積體電 路裝置，其中前述記憶體直接周邊電路含有切斷電源的 至少1個電源切斷用電晶體。 26. 根據申請專利範圍第23項之半導體積體電路裝置，其中 具有控制前述電源切斷用電晶體的電源控制電路’電源 切斷用電晶體以比構成前述主電路的Μ 0 S電晶體漏_電流. 小的MO.S電晶體構成。 27. ——種半導體積體電路裝置，其特徵在於：在同一矽基<板 上形成存在於源極、閘極間或汲極、閘極間的絕緣膜厚 度4 nm以下的第一 MOS電晶體和上述絕緣膜厚度超過4 nm的第二MOS電晶體者。 28. —種半導體積體電路裝置，其特徵在於：具有存在於源 極、閘極間或汲極、閘極間的絕緣膜厚度4 nm以下的第 一 MOS電晶體和存在於源極、閘極間或汲極、閘極間的 絕緣膜厚度比上述第一 MOS電晶體的絕緣膜厚度厚的第 二MOS電晶體，以上述第二MOS電晶體控制在上述第一 MOS電晶體之源極、閘極間或汲極、閘極間流動的電流 者。 29. —種半導體積體電路裝置，其特徵在於：具有存在於源 極、閘極間或汲極、閘極間的絕緣膜厚膜4 nm以下的第 一 MOS電晶體和切斷供應該第一 MOS電晶體.電源的第.二 MOS電晶體，具有在該電源切斷中保持上述第一 MOS電 晶體輸出的電平保持電路者。 -50 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ______；_____一^__Λ__丁______ I —— —— 111 — I 、τ (請先閎讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 , C8 D8 六、申請專利範圍 30. —種半導體積體電路裝置，其特徵在於：在同一矽基板 上形成在源極、閘極間或汲極、閘極間流動的漏電流大 的第一 MOS電晶體和上述漏電流比第一 MOS電晶體小的 第二MOS電晶體，，以比第一 MOS電晶體高電壓的電源驅 動該第二MOS電晶體者。 31. —種半導體積體電路裝置，係'指輸入振幅電壓Vcc2的輸 入信號而回應此信號之半導體積體電路裝置，其特徵在 於：具有使上述輸入信號的振幅電壓下降到Vccl而形成 内部信號的電平變換電路，以該内部信號爲輸入的MOS 電晶體之間極、源極間或間極、〉及極間的漏電流比以上 輸入信號爲輸入的MOS電晶體之閘極、源極間或閘極、 没極間的漏電流大者。 32. 一種半.導體積體電路裝置’係指以MOS電晶體構成運算處 理裝置和含有罩幕式唯讀記憶體、SRAM、DRAM之中至少 1個的記憶裝置之半導體積體電路裝置，其特徵在於：構 成上述運算裝置中之邏輯電路的MOS電晶體之閘絕緣膜 厚比構成上述記憶裝置之記憶胞的MOS電晶體之閘絕緣 膜薄者。 33. —種半導體積體電路裝置，其特徵在於：在同一矽基板 上設置在源極、閘極間或没極、.閘極間流動的通道電流 大小不同的多種MOS電晶體，同時該多種MOS電晶體之 中，具有主電路：以通道電流大的至少1個MOS電晶體； 及，控制電路：以通道電流小的至少1個MOS電晶體構成 ，插入前述主電路和2個電源的至少一方之間；根據供應 —* -51 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) 訂 六、申請專利範圍 前述控制電路的控制信號控制容許/不容許在構成前述主 電路的通道電流大的Μ 0 S電晶體之源極、間極間或没極 、閘極間電流流動者。 34. —種半導體積體電路裝置，其特徵在於：在同一半導體 基板上設置在源極、閘極間或汲極、閘極間的絕緣膜厚 度不同的多種MOS電晶體，同時該多種MOS電晶體之中 ，以上述絕緣膜薄的MOS電晶體構成至少1個邏輯電路， 以上述絕緣膜厚度的MOS電晶體構成控制供應上述邏輯 電路電源的控制電路。 ^ 35. —種半導體積體電路裝置，其特徵在於：具有存在於源 極、閘極間或汲極、閘極間的絕緣膜厚度4 nm以下的第 一 MOS電晶體和上述絕緣膜厚度超過4 nm的第二MOS電 晶體，以上述第二MOS電晶體控制供應上述第一 MOS電 晶體電源者。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 36. —種半導體積體電路裝置，其特徵在於：在同一半導體 基板上具有多種MOS電晶體，該多種MOS電晶體係因存 在於源極、閘極間或汲極、閘極間的絕緣膜厚度、閘極 的載子密度或分佈之至少1個不同而以同一閘電壓驅動時 ，源極、閘極間或源極、汲極間的漏電流不.同；利用該 多種MOS電晶體構成含有至少1個邏輯電路的CPU、對該 CPU從外部輸出入信號的輸出入電路、記憶來自該CPU的 信號的記憶電路，以上述漏電流小的MOS電晶體構成上 述邏輯電路，以上述漏電流大的MOS電晶體構成上述記 憶電路者。 -52 - 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 六、申請專利範圍 37. —種半導體積體電路裝置，其特徵在於：在同一半導體 基板上具有多種MOS電晶體，該多種MOS電晶體係因存 在於源極、閘極間或汲極、閘極間的絕緣膜厚度、閘極 的載子密度或分佈之至少1個不同而將同一電壓施加於源 極或汲極和閘極之間時，源極、閘極間或源極、汲極間 的漏電流不同；爲驅動該多數MOS電晶體而有電壓不同 的多數電源，該多種MOS電晶體之中，上述漏電流大的 第一 MOS電晶體以低電壓的第一電源驅動，上述漏電流 小的第二電晶體以南電壓的第二電源驅動者。 38. —種半導體積體電路裝置，其特徵在於：在同一半導體 基板上具有多種MOS電晶體，該多種MOS電晶體係以同 .一閘極電壓驅動時，源極、閘極間或源極、汲極間的漏. 電流不同；爲驅動該多數MOS電晶體而有電壓不同的多 數電源，該多種MOS電晶體之中，漏電流大的第一 MOS 電晶體以低電壓的弟一電源驅動，漏電流小的第二電晶 體以南電壓·的弟二電源驅動，以上述弟二Μ 0 S電晶體控 制供應上述第一MOS電晶體電源者。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再瑱寫本頁) 39. —種半導體積體電路裝置，其特徵在於：在同一半導體 基板上具有以同一閘極電壓驅動時，源極、閘極間或源 極、>及極間的漏電流大的弟'MOS電晶體和漏電流小的 第二MOS電晶體，以上述第一 MOS電晶體構成第一電路 ，以上述第二MOS電晶體構成第二電路，第一電路的開 關速度比第二電路的開關速度快者。 40. —種半導體積體電路裝置，其特徵在於：具有源極、閘 -» 一 -53- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 六、申請專利範圍 極間或源極、汲極間的絕緣膜厚度薄的第一 MOS電晶體 和絕緣膜厚度厚的第二MOS電晶體，將上述第一 MOS電 晶體用於要求快的開關速度的邏輯電路，將上述第二電 晶體用於比上述邏辑電路慢的開關速度的電路，和上述 第二MOS電晶體電路的電源獨立地控制上述第一 MOS電 晶體電路的電源者' 41. 一種半導體.積體電路装置，其特徵在於：具有具備第一 ..閉.極、第'一電極及..弟二電極的第一 MOS電晶體和具備.第 二閘極、第三電極及第四電極的第二MOS電晶體，上述 5 第一電極連接於第一電位，第二電極連接於第二電位， 上述第二MOS電晶體透過第三電極及第四電極插入上述 第一電極和弟一電位之間及弟二電極和弟二電位之間的 至少一方，上述第一 MOS電晶體的閘極絕緣膜厚度比第 二MOS電晶體的閘極絕緣膜厚度薄者。 42. 根據申請專利範圍第4 1項之半導體積體電路裝置，其中 前述第一 MOS電晶體的閘長比第二MOS電晶體的閘長小 〇 經濟部中央標準局貞工消費合作社印製 -(請先閱讀背面之注意事項再填寫本頁) 43. 根據申請專利範圍第41項之半導體積體電路裝置，其中 前述第一 MOS電晶體的鬧極電壓比第二MOS電晶體的閘 極電塵小。 44. 根據申請專利範圍第4 1項之半導體積體電路裝置，其中 前述第一 MOS電晶體的閘極電壓爲2 V以下。 45. 根據申請專利範圍第4 1項之半導體積體電路裝置，其中 前述第一 MOS電晶體的閘極絕緣膜厚度比4 nm薄，前述 -54 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
    '申請專利 A8 B8 C8 D8
    經濟部中央標準局員工消費合作社印製 妬LM〇S電晶體的閉極絕緣膜厚度比4·厚。 前：：：專利；園第41項之半導體積體電路裝置，其中 47根^弟一腦電晶體的閉極絕緣膜厚度比3.5⑽薄。 卞^請專利範圍第41項之半導體積體電路裝置 叫2弟一M〇S電晶體的鬧極絕緣膜厚度比3 nm薄。 ^據中請專利範園第41項之半導體積體電路裝置 49 昂一麵電晶體的閘極絕緣膜厚度比2咖薄。 . <據申請專利範圍第41項之半導體積體電路裝置 則迷第二MOS電晶體的閘極絕緣膜厚度比5_厚。 上據申請專利範園第4 i項之半導體積體電路裝置 则迷第二MOS.電晶體的閘極絕緣膜厚度比6nm厚。 據申請專利範圍第41项之半導體積體電路裝置 則述第二MOS電晶體的閘極絕緣膜厚度比〗〇nm厚。 種半導體積體電路裝置，其特徵在於：在同—矽基 士至少設置在源極、閘極間或汲極、閘極間流動的： 電流大小不同的多種馗08電晶體，同時通道電涼大】、 同的多種MOS電晶體之中，具有.主電路：以通二電 的至少1個MOS電晶體構成；及，控制電路：以通道電流 小的至少1個MOS電晶體構成，插入前述主電路和2個電 源的至少一方之間；根據供應前述控制電路的控制信號 ’在構成主電路的通道電流大的M〇S電晶體之源極、閑 極間或汲極、閘極間控制電流者。 53.根據申請專利範圍第5 2項之半導體積體電路裝置，其中 前述通道電流大小不同的多種M0S電晶體以閘極絕緣膜 其中 其中 其中 其中 其中 ------------ (請先閎讀背面之注意事項再填寫本頁} 訂· 曄· -55 A8 B8 , C8 D8 六、申請專利範圍 厚度不同的MOS電晶體構成。 54. 根據申請專利範圍第5 3項之半導體積體電路裝置，其中 前述閘極絕緣膜厚度不同的MOS電晶體之中，在具有厚 閘極絕緣膜的MOS電晶體之閘極側壁黏附由不溶解於氫 氟酸的絕緣材料辑成的側壁間隔物。 55. 根據申請專利範圍第5 2項之半導體積體電路裝置，其中 前述通道電流大小不同的多種MOS電晶體以具有導入同 一種類且濃度不同的雜質之閘極的同一導電型MO.S電晶 體構成。 ^ 56. —種半導體裝置之製造方法，係指在同一矽基板上形成 具有不同厚度的閘極絕緣膜的多數MOS電晶體之半導體 裝置之製造方法，其特徵在於：分別黏附上述不同厚度 的閘極絕緣膜者。 57. —種半導體裝置之製造方法，係指在同一矽基板上形成 具有不同厚度的閘極絕緣膜的多數MOS電晶體之半導體 裝置之製造方法，其特徵在於··比厚度薄的閘極絕緣膜 先形成厚度厚的閘極絕緣膜者。· 經濟部中央標準局員工消費合作社印製 (讀先閱讀背面之注意事項再填寫本頁) 58. —種半導體裝置之製造方法，係指在同一矽基板上有多 數具有閘極絕緣膜的層合構造之MOS電晶體，該多數 MOS電晶體之中含有上述閘極絕緣膜厚度不同的第一 MOS電晶體和第二MOS電晶體之半導體裝置之製造方法 ，其特徵在於：上述第一 MOS電晶體的閘極絕緣膜比第 二MOS電晶體閘極絕緣膜薄，形成上述第二MOS電晶體 的閘極絕緣膜和閘極後，形成上述第一 MOS電晶體的閘 — — -56 -本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 六、申請專利範圍 極絕緣膜和閘極者。. 59. —種半導體積體電路裝置，其特徵在於：在同一矽基板 上形成具有預定膜厚的第一閘極絕緣膜的第一 MOS電晶 體和具有比上述第一絕緣膜厚的第二閘極絕緣膜的第二 MOS電晶體，上述第二MOS電晶體之源極及汲極的至少 一方係由和上述第一 MOS電晶'體之源極或汲極不同的載 子密度或不同的深度之雜質注入領域所構成者。 60. >種半導體積體電路裝置，其特徵在於：在同一矽基板 上形成具有第一閘極絕緣膜、其上的第一閘極、其上的 第一保護絕緣膜的第一 MOS電晶體和具有第二閘極絕緣 膜、其上的第二閘極、其上的第二保護絕緣膜的第二 MOS電晶體，上述第一閘極絕緣膜比上述第二閘極絕緣 膜薄，具有覆蓋上述第二閘極絕緣膜、第二閘極、第二 保護絕緣膜截面至少一部分的側壁絕緣膜者。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 61. —種半導體積體電路裝置，其特徵在於：在同一矽基板 上形成具有第一閘極絕緣膜、其上的第一閘極、其上的 第一保護絕緣膜的第一 MOS電晶體和具有第二閘極絕緣 膜、其上的第二閘極、其上的第二保護絕緣膜的第二 MOS電晶體，上述第一閘極絕緣膜比上述第二閘極絕緣 膜薄，具有覆蓋上述第二閘極絕緣膜、第二閘極、第二 保護絕緣膜截面至少一部分的側壁絕緣膜，具有存在於 該側壁絕緣層下的矽基板的第一雜質注入領域和具有存 在於鄰接於該侧璧絕緣層的矽基板、不存在於上述側壁 及上述閘極絕緣膜下的第二雜質注入領域者。 - .... -57- 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） A8 B8 · C8 D8 六、申請專利範園 62. —種半導體積體電路裝置，其特徵在於：在同一矽基板 上形成存在於源極、閘極間或汲極、閘極間的絕緣膜厚 度4 nm以下的第一種MOS電晶體和上述絕緣膜厚度超過4 nm的第二種MOS電晶體，上述第一種MOS電晶體的閘長 之中最大的比上述第二MOS電晶體的閘長之中最小的小 者。 63. —種半導體積體電路裝置，其特徵在於：在同一矽基板. 上形成具有第一閘極絕緣膜、其上的第一閘極、其上的 第一保護絕緣膜的第一 MOS電晶體和具有第二閘極絕緣 膜、其上的第二閘極、其上的第二保護絕緣膜的第二 MOS電晶體，上述第一閘極絕緣膜比上述第二閘極絕緣 膜薄者。 . (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -58- 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐）
TW086104430A 1996-04-08 1997-04-08 Semiconductor IC device with tunnel current free MOS transistors for power supply intercept of main logic TW382164B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8512496 1996-04-08

Publications (1)

Publication Number Publication Date
TW382164B true TW382164B (en) 2000-02-11

Family

ID=13849901

Family Applications (2)

Application Number Title Priority Date Filing Date
TW086104430A TW382164B (en) 1996-04-08 1997-04-08 Semiconductor IC device with tunnel current free MOS transistors for power supply intercept of main logic
TW087104587A TW435007B (en) 1996-04-08 1997-04-08 Semiconductor integrated circuit device

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW087104587A TW435007B (en) 1996-04-08 1997-04-08 Semiconductor integrated circuit device

Country Status (6)

Country Link
US (8) US6307236B1 (zh)
EP (1) EP0951072B1 (zh)
JP (2) JP5232816B2 (zh)
DE (1) DE69739692D1 (zh)
TW (2) TW382164B (zh)
WO (1) WO1997038444A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112951176A (zh) * 2021-04-20 2021-06-11 合肥京东方显示技术有限公司 一种数据采样器、驱动电路、显示面板及显示设备

Families Citing this family (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0951072B1 (en) * 1996-04-08 2009-12-09 Hitachi, Ltd. Semiconductor integrated circuit device
JP3185730B2 (ja) 1997-11-14 2001-07-11 日本電気株式会社 相補型ｍｏｓ半導体装置
JP3796034B2 (ja) * 1997-12-26 2006-07-12 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路装置
JP3853513B2 (ja) 1998-04-09 2006-12-06 エルピーダメモリ株式会社 ダイナミック型ｒａｍ
JP4030198B2 (ja) 1998-08-11 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2000216342A (ja) * 1999-01-21 2000-08-04 Mitsubishi Electric Corp 集積回路チップおよびその未使用パッドの処理方法
US6743679B2 (en) * 1999-03-03 2004-06-01 Koninklijke Philips Electronics N.V. Integrated circuit devices with high and low voltage components and processes for manufacturing these devices
US7635618B2 (en) * 1999-03-03 2009-12-22 Nxp B.V. Integrated circuit devices with high and low voltage components and processes for manufacturing these devices
JP2000267136A (ja) * 1999-03-18 2000-09-29 Toshiba Corp 液晶表示装置
JP2001267431A (ja) * 2000-03-17 2001-09-28 Nec Corp 半導体集積回路装置及びその製造方法
JP2011228725A (ja) * 2000-06-05 2011-11-10 Renesas Electronics Corp 半導体装置
JP2002064150A (ja) * 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
JP4366858B2 (ja) * 2000-09-18 2009-11-18 ソニー株式会社 Ｍｏｓトランジスタ回路
US6642543B1 (en) * 2000-09-26 2003-11-04 The Board Of Trustees Of The Leland Stanford Junior University Thin and thick gate oxide transistors on a functional block of a CMOS circuit residing within the core of an IC chip
TW546615B (en) 2000-11-22 2003-08-11 Hitachi Ltd Display device having an improved voltage level converter circuit
KR100370164B1 (ko) * 2000-12-20 2003-01-30 주식회사 하이닉스반도체 비트라인의 누설전류 보상이 가능한 풀업회로
JP4353393B2 (ja) 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
JP5240792B2 (ja) * 2001-06-05 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
JP4492837B2 (ja) * 2001-07-31 2010-06-30 株式会社日立製作所 半導体集積回路装置
JP2003059273A (ja) 2001-08-09 2003-02-28 Hitachi Ltd 半導体記憶装置
JP2003132683A (ja) 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
JP2003188351A (ja) * 2001-12-17 2003-07-04 Hitachi Ltd 半導体集積回路
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US7064984B2 (en) * 2002-01-16 2006-06-20 Micron Technology, Inc. Circuit and method for reducing leakage current in a row driver circuit in a flash memory during a standby mode of operation
JP2003282823A (ja) * 2002-03-26 2003-10-03 Toshiba Corp 半導体集積回路
US20030218218A1 (en) * 2002-05-21 2003-11-27 Samir Chaudhry SRAM cell with reduced standby leakage current and method for forming the same
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
KR100482370B1 (ko) * 2002-09-27 2005-04-13 삼성전자주식회사 게이트 산화막의 두께가 다른 반도체장치
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
DE10255636B4 (de) * 2002-11-28 2010-12-02 Infineon Technologies Ag Schaltkreis-Anordnung
EP1434264A3 (en) * 2002-12-27 2017-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method using the transfer technique
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
JP4176593B2 (ja) * 2003-09-08 2008-11-05 株式会社東芝 半導体装置及びその設計方法
DE10348018B4 (de) * 2003-09-24 2012-09-20 Infineon Technologies Ag CMOS-Schaltkreis-Anordnung
WO2005031973A2 (de) * 2003-09-24 2005-04-07 Infineon Technologies Ag Cmos-schaltkreis-anordnung
JP4194568B2 (ja) * 2004-02-10 2008-12-10 株式会社東芝 半導体装置およびアンチフューズ半導体素子の製造方法
US7476945B2 (en) * 2004-03-17 2009-01-13 Sanyo Electric Co., Ltd. Memory having reduced memory cell size
JP4073890B2 (ja) * 2004-04-22 2008-04-09 シャープ株式会社 薄膜回路基板、及びそれを備えた圧電式スピーカ装置及び表示装置並びに音源内蔵型表示装置
US7087470B2 (en) * 2004-06-21 2006-08-08 International Business Machines Corporation Dual gate dielectric thickness devices
US7349681B2 (en) * 2004-07-13 2008-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Self-biased high-speed receiver
US7183808B2 (en) * 2004-07-26 2007-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit for power management of standard cell application
US7158404B2 (en) * 2004-07-26 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Power management circuit and memory cell
JP2006253198A (ja) * 2005-03-08 2006-09-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100739246B1 (ko) * 2005-04-11 2007-07-12 주식회사 하이닉스반도체 반도체 소자의 소스/드레인영역 형성방법
US7011980B1 (en) 2005-05-09 2006-03-14 International Business Machines Corporation Method and structures for measuring gate tunneling leakage parameters of field effect transistors
JP4872264B2 (ja) * 2005-08-04 2012-02-08 ソニー株式会社 半導体集積回路、電源スイッチセル、および、電源スイッチ付き回路セル
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
KR100711520B1 (ko) * 2005-09-12 2007-04-27 삼성전자주식회사 리세스된 게이트 전극용 구조물과 그 형성 방법 및리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조방법.
JP2007109337A (ja) * 2005-10-14 2007-04-26 Elpida Memory Inc 半導体メモリ装置及びメモリモジュール
JP2007109983A (ja) * 2005-10-14 2007-04-26 Matsushita Electric Ind Co Ltd 半導体集積回路装置、電子機器及び半導体集積回路装置の製造方法
JP4750530B2 (ja) * 2005-10-27 2011-08-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置及びそれを用いた非接触電子装置
JP5128767B2 (ja) * 2005-11-14 2013-01-23 株式会社ジャパンディスプレイイースト 表示装置とその製造方法
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
JP5105462B2 (ja) * 2005-12-27 2012-12-26 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4791855B2 (ja) * 2006-02-28 2011-10-12 株式会社東芝 半導体記憶装置
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
JP4692546B2 (ja) * 2006-05-15 2011-06-01 株式会社村田製作所 加速度センサ及びその製造方法
US7440354B2 (en) * 2006-05-15 2008-10-21 Freescale Semiconductor, Inc. Memory with level shifting word line driver and method thereof
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7554841B2 (en) * 2006-09-25 2009-06-30 Freescale Semiconductor, Inc. Circuit for storing information in an integrated circuit and method therefor
CN101632176A (zh) * 2007-01-24 2010-01-20 克伊斯通半导体有限公司 耗尽模式mosfet电路和应用
US8264041B2 (en) 2007-01-26 2012-09-11 Micron Technology, Inc. Semiconductor device with electrically floating body
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
JP5528662B2 (ja) 2007-09-18 2014-06-25 ソニー株式会社 半導体集積回路
US8095907B2 (en) 2007-10-19 2012-01-10 International Business Machines Corporation Reliability evaluation and system fail warning methods using on chip parametric monitors
JP2008125095A (ja) * 2007-11-29 2008-05-29 Renesas Technology Corp 半導体回路装置
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
JP5142686B2 (ja) * 2007-11-30 2013-02-13 ルネサスエレクトロニクス株式会社 半導体集積回路
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7800156B2 (en) * 2008-02-25 2010-09-21 Tower Semiconductor Ltd. Asymmetric single poly NMOS non-volatile memory cell
US8344440B2 (en) * 2008-02-25 2013-01-01 Tower Semiconductor Ltd. Three-terminal single poly NMOS non-volatile memory cell with shorter program/erase times
US7859043B2 (en) * 2008-02-25 2010-12-28 Tower Semiconductor Ltd. Three-terminal single poly NMOS non-volatile memory cell
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7859919B2 (en) * 2008-08-27 2010-12-28 Freescale Semiconductor, Inc. Memory device and method thereof
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
JP5653001B2 (ja) * 2009-03-16 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の補償容量の配置方法
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
EP2494594B1 (en) 2009-10-29 2020-02-19 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
KR102046308B1 (ko) 2009-12-11 2019-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US7986166B1 (en) * 2010-01-12 2011-07-26 Freescale Semiconductor, Inc. Clock buffer circuit
WO2011096277A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
WO2011115893A2 (en) 2010-03-15 2011-09-22 Micron Technology, Inc. Techniques for providing a semiconductor memory device
JP2011222919A (ja) * 2010-04-14 2011-11-04 Elpida Memory Inc 半導体装置
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP2012209899A (ja) * 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US8598005B2 (en) * 2011-07-18 2013-12-03 Spansion Llc Method and manufacture for embedded flash to achieve high quality spacers for core and high voltage devices and low temperature spacers for high performance logic devices
US9449692B2 (en) * 2011-08-03 2016-09-20 Micron Technology, Inc. Functional data programming and reading in a memory
JP2013182998A (ja) * 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012256423A (ja) * 2012-08-31 2012-12-27 Renesas Electronics Corp 半導体装置
JP5842946B2 (ja) * 2014-03-24 2016-01-13 ソニー株式会社 半導体集積回路
JP6355460B2 (ja) * 2014-07-08 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015135721A (ja) * 2015-03-16 2015-07-27 ルネサスエレクトロニクス株式会社 半導体装置
KR20170050054A (ko) 2015-10-29 2017-05-11 삼성전자주식회사 두께가 다른 게이트 절연막들을 갖는 지연 회로를 포함하는 메모리 장치
JP6383041B2 (ja) * 2017-04-06 2018-08-29 ルネサスエレクトロニクス株式会社 半導体装置
JP6890480B2 (ja) * 2017-06-19 2021-06-18 日立Astemo株式会社 半導体装置
JP2018156657A (ja) * 2018-03-29 2018-10-04 ルネサスエレクトロニクス株式会社 半導体装置
JP6535120B2 (ja) * 2018-03-29 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置
JP6921780B2 (ja) * 2018-04-13 2021-08-18 ルネサスエレクトロニクス株式会社 半導体装置
US11895832B2 (en) * 2021-08-06 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory integrated circuit

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100450A (ja) * 1981-12-10 1983-06-15 Matsushita Electronics Corp 半導体装置およびその製造方法
JPS61168954A (ja) * 1985-01-22 1986-07-30 Sumitomo Electric Ind Ltd 半導体集積回路
JPH07105448B2 (ja) * 1988-03-14 1995-11-13 日本電気株式会社 Ｍｏｓ型集積回路
JPH01309367A (ja) * 1988-06-08 1989-12-13 Fujitsu Ltd 半導体装置
US5270944A (en) * 1988-06-09 1993-12-14 Hitachi, Ltd. Semiconductor integrated circuit device and process for manufacturing the same
JPH027464A (ja) * 1988-06-25 1990-01-11 Matsushita Electron Corp 相補型ｍｉｓ集積回路
JPH02140971A (ja) * 1988-11-22 1990-05-30 Nec Corp Ｍｏｓ集積回路装置
JP2695881B2 (ja) * 1988-12-09 1998-01-14 株式会社東芝 Ｍｏｓ型半導体装置
JPH02172253A (ja) * 1988-12-24 1990-07-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH02271659A (ja) * 1989-04-13 1990-11-06 Fujitsu Ltd 半導体装置の製造方法
JPH0394464A (ja) * 1989-09-07 1991-04-19 Toshiba Corp 半導体装置
JPH03153079A (ja) * 1989-11-10 1991-07-01 Seiko Epson Corp 半導体装置
JPH0485868A (ja) * 1990-07-26 1992-03-18 Hitachi Ltd 半導体集積回路
JPH04109713A (ja) * 1990-08-29 1992-04-10 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JPH0817235B2 (ja) * 1990-08-29 1996-02-21 株式会社東芝 オフセットゲート構造トランジスタおよびその製造方法
US5254489A (en) * 1990-10-18 1993-10-19 Nec Corporation Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation
JP3189284B2 (ja) * 1991-02-14 2001-07-16 ソニー株式会社 半導体装置の製造方法
JPH04343262A (ja) * 1991-05-21 1992-11-30 Nec Corp 集積回路
JPH0529551A (ja) 1991-07-19 1993-02-05 Fujitsu Ltd 半導体集積回路
US5314834A (en) * 1991-08-26 1994-05-24 Motorola, Inc. Field effect transistor having a gate dielectric with variable thickness
JPH05108562A (ja) * 1991-10-15 1993-04-30 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JP3112047B2 (ja) * 1991-11-08 2000-11-27 株式会社日立製作所 半導体集積回路
KR100254134B1 (ko) 1991-11-08 2000-04-15 나시모토 류우조오 대기시 전류저감회로를 가진 반도체 집적회로
JPH05160354A (ja) * 1991-12-11 1993-06-25 Fujitsu Ltd 半導体装置の製造方法
US5614847A (en) * 1992-04-14 1997-03-25 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
US5583457A (en) 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JPH05291929A (ja) * 1992-04-14 1993-11-05 Hitachi Ltd 半導体回路
JPH0786916A (ja) * 1993-09-17 1995-03-31 Hitachi Ltd 半導体集積回路
JPH06237164A (ja) 1993-02-10 1994-08-23 Hitachi Ltd 電力低減機構を持つ半導体集積回路とそれを用いた電子装置
JPH05315555A (ja) * 1992-05-14 1993-11-26 Nec Corp 半導体集積回路
US5316981A (en) * 1992-10-09 1994-05-31 Advanced Micro Devices, Inc. Method for achieving a high quality thin oxide using a sacrificial oxide anneal
JPH06196495A (ja) * 1992-11-04 1994-07-15 Matsushita Electric Ind Co Ltd 半導体装置及び相補型半導体装置並びにそれらの製造方法
KR100281600B1 (ko) 1993-01-07 2001-03-02 가나이 쓰도무 전력저감 기구를 가지는 반도체 집적회로
JPH06326593A (ja) 1993-05-12 1994-11-25 Toshiba Corp 半導体集積回路装置
JPH06350435A (ja) * 1993-06-02 1994-12-22 Nippon Telegr & Teleph Corp <Ntt> パワーダウン回路
JP3071612B2 (ja) * 1993-07-15 2000-07-31 日本電気株式会社 Ｃｍｏｓ型半導体集積回路
JPH0837284A (ja) * 1994-07-21 1996-02-06 Nippondenso Co Ltd 半導体集積回路装置
US5480828A (en) * 1994-09-30 1996-01-02 Taiwan Semiconductor Manufacturing Corp. Ltd. Differential gate oxide process by depressing or enhancing oxidation rate for mixed 3/5 V CMOS process
JPH08186180A (ja) * 1994-12-28 1996-07-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型集積回路装置及びその製造方法
US5502009A (en) * 1995-02-16 1996-03-26 United Microelectronics Corp. Method for fabricating gate oxide layers of different thicknesses
DE69528971D1 (de) * 1995-06-30 2003-01-09 St Microelectronics Srl Herstellungsverfahren eines Schaltkreises, der nichtflüchtige Speicherzellen und Randtransistoren von mindestens zwei unterschiedlichen Typen enthält, und entsprechender IC
EP0751559B1 (en) * 1995-06-30 2002-11-27 STMicroelectronics S.r.l. Process for forming an integrated circuit comprising non-volatile memory cells and side transistors and corresponding IC
US5827747A (en) * 1996-03-28 1998-10-27 Mosel Vitelic, Inc. Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation
EP0951072B1 (en) * 1996-04-08 2009-12-09 Hitachi, Ltd. Semiconductor integrated circuit device
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
JP3228230B2 (ja) * 1998-07-21 2001-11-12 日本電気株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112951176A (zh) * 2021-04-20 2021-06-11 合肥京东方显示技术有限公司 一种数据采样器、驱动电路、显示面板及显示设备
CN112951176B (zh) * 2021-04-20 2022-09-06 合肥京东方显示技术有限公司 一种数据采样器、驱动电路、显示面板及显示设备

Also Published As

Publication number Publication date
US6307236B1 (en) 2001-10-23
TW435007B (en) 2001-05-16
US20080297220A1 (en) 2008-12-04
US7427791B2 (en) 2008-09-23
JP2012195594A (ja) 2012-10-11
EP0951072A1 (en) 1999-10-20
US6500715B2 (en) 2002-12-31
DE69739692D1 (de) 2010-01-21
US9111909B2 (en) 2015-08-18
EP0951072B1 (en) 2009-12-09
US20110012180A1 (en) 2011-01-20
US20010034093A1 (en) 2001-10-25
JP5325317B2 (ja) 2013-10-23
WO1997038444A1 (en) 1997-10-16
US8674419B2 (en) 2014-03-18
US20050190608A1 (en) 2005-09-01
EP0951072A4 (en) 2000-09-13
JP5232816B2 (ja) 2013-07-10
US20030052371A1 (en) 2003-03-20
JP2010153891A (ja) 2010-07-08
US7781814B2 (en) 2010-08-24
US20150357248A1 (en) 2015-12-10
US20140252495A1 (en) 2014-09-11

Similar Documents

Publication Publication Date Title
TW382164B (en) Semiconductor IC device with tunnel current free MOS transistors for power supply intercept of main logic
US7498637B2 (en) Semiconductor memory
US8330496B2 (en) Semiconductor integrated circuit device
US8203868B2 (en) Semiconductor memory device
JP2002368135A (ja) 半導体記憶装置
JP2003059273A (ja) 半導体記憶装置
US6801449B2 (en) Semiconductor memory device
US7265412B2 (en) Semiconductor memory device having memory cells requiring no refresh operation
JPH07254685A (ja) 半導体記憶装置
US5404326A (en) Static random access memory cell structure having a thin film transistor load
JP2003338560A (ja) 半導体装置の製造方法
Bikki et al. Analysis of low power SRAM design with leakage control techniques
JP2008085348A (ja) 半導体集積回路装置
JPS61127159A (ja) スタテイツク形記憶素子
Tanakamaru et al. A 0.5 V operation, 32% lower active power, 42% lower leakage current, ferroelectric 6T-SRAM with V TH self-adjusting function for 60% larger St atic Noise Margin
JP2007194649A (ja) 半導体集積回路装置
KR0164796B1 (ko) 반도체 메모리장치의 벌크전압 인가회로 및 벌크전압 인가방법
JPH04250663A (ja) 半導体メモリ装置
JP2005303111A (ja) 半導体記憶装置
KR0179818B1 (ko) 에스램
Itoh Low-voltage embedded RAMs in the nanometer era
Tripathi et al. Leakage power reduction in deep sub micron SRAM design–a review
JP2011090782A (ja) 半導体記憶装置
JP2743672B2 (ja) 半導体記憶装置
JPH04275455A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent