TW200305163A - Semiconductor integrated circuit - Google Patents

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TW200305163A
TW200305163A TW091135040A TW91135040A TW200305163A TW 200305163 A TW200305163 A TW 200305163A TW 091135040 A TW091135040 A TW 091135040A TW 91135040 A TW91135040 A TW 91135040A TW 200305163 A TW200305163 A TW 200305163A
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Description

200305163 ⑴ 玖、發明說明 (發明說明應敛明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) [發明之技術領域] 本發明尤其係有關將内部動作之成功/失敗結果輸出至 半導體晶片外之半導體積體電路，如有關NAND單元 EEPROM、NOR單元 EEPROM、DINOR單元 EEPR〇M、AND單元 型EEPROM等非揮發性半導體記憶裝置。 [先前技藝] 已知一種半導體記憶裝置為可電性重寫之EEPROM。其中 串聯數個記憶體單元構成NAND單元區塊之NAND單元型 EEPROM由於可高積體化而受到曝目。 一種NAND單元型EEPROM之記憶體單元具有經由絕緣 膜，在半導體基板上堆疊有發揮電荷蓄積層功能之漂浮間 與控制閘的FET-MOS構造。而數個記憶體單元鄰接者係以共 用源極•波極之形態串聯而構成NAND單元，且其作為一個 單位連接於位元線。 此種NAND單元排列成矩陣而構成記憶體單元陣列。記憶 體單元陣列積體於p型井區域或p型基板内。並列於記憶體 單元陣列之行方向之NAND單元一端側的汲極分別經由選 擇閘電晶體共用連接於位元線，另一端侧源極則經由其他 選擇閘電晶體而連接於共用源極線。 記憶體單元電晶體之控制閘及選擇閘電晶體之閘極延伸 於記憶體單元陣列的列方向，分別構成共用之控制閘線（字 元線）及選擇閘線。 該NAND單元型EEPROM之動作如下。 200305163 (2) 資料窝入動作係自距離位元線接點最遠之位置的記憶體 單元起依序進行。被選擇之記憶體單元的控制閘施加高電 壓Vpgm(=約18V)。較該選擇記憶體單元靠近位元線接點之 記憶體單元的控制閘及選擇閘上分別施加有中間電位 Vmw(=約10V)，位元線上因應資料賦予0V或中間電位Vmbp 約 8V)。 位元線上赋予0V時，其電位傳送至選擇記憶體單元之汲 極，並自沒極於漂浮閘上產生随道電流之電子植入。藉此， 該被選擇之記憶體單元的臨限值向正方向偏移。該狀態如 設為窝入狀態。 位元線上赋予Vmb時不產生電子植入，因此臨限值不變， 保持負值。將該狀態設為'’Γ寫入狀態。 資料刪除係對被選擇之N AND單元區塊内全部的記憶體 單元同時-進行。亦即，被選擇之NAND單元區塊内之全部控 制閘施加0 V ’於p型井區域或p型基板上施加南電壓Ve r a (=約 22V)。此夕卜，位元線、源極線、非選擇NAND單元區塊中之 控制閘極全部之選擇閘極線處於漂浮狀態。 藉此，選擇NAND單元區塊中之全部記憶體單元中，漂浮 閘之電子藉由隧道電流釋放至P型井區域或P型基板上。藉 此臨限值電壓於刪除後向負方向偏移。 資料讀取動作係於被選擇之記憶體單元之控制閘上施加 0V，於其他記憶體單元之控制閘及選擇閘上施加電源電壓 Vcc或稍高於電源電壓之讀取用電壓VH。該電壓VH值通常 為Vcc之2倍以下的電壓電平，如在5V以下。此時，以選擇 200305163
記憶體單元感測資料來檢測有無電流流入。 圖35係顯示一種先前之NAND單元型EEPROM之記憶體單-元陣列及位元線控制電路的構造。 圖35中顯示記憶體單元陣列1如具有33792條位元線 BL0〜BL33791及1024個區塊BlockO〜Blockl023，於列方向之兩 側分別配置有列解碼器之例， 位元線控制電路2内，於資料輸入輸出緩衝器與進行資料 之出入路徑之10，/10線對與位元線BLi，BLi+1，···（卜〇)之間 設有感測鎖存電路22。亦即1〇，/1〇線對與彼此鄰接之奇數 行及偶數行之2條位元線間分別連接有1個感測鎖存電路 圖36顯示圖35之NAND單元型EEPR〇M之一種資料寫入程 序的解法。 汶解法-對於數頁之各頁依序窝入資料。由於資料窝入動 作時，感測鎖存電路3 1在動作中，亦即係在使用中，因此 感測鎖存電路3 1無法使用於資料輸入等的其他動作。 亦即，該資料窝入程序對Μ頁進行寫入資料輸入動作盘 資料寫人動作，其係對各頁重複進行，因此於資料寫入動 作中無法並列進行寫入資料輪入動作。 另外，實際動作係於資料 料’進行是否與須寫入資料 否正常窝入的成功/失敗狀態 寫入動作結束後讀取寫入之資 —致的窝入驗證動作，確認是 因此，資料寫入程序中，寫 動作係交互重複。整個資料寫 入資料輸入動作與資料窝入 入程序所需時間主要為寫入 -8- 200305163
間之和，整 (4) 資料替 ’ 51入動作所需時間與資料寫入動作所需時 個資料# 馬入程序的所需時間變長。 圖37顯示圖35之NAND單元型EEPROM之一種資料讀取程 序的解法。 王 成解法顯示對於數頁之各頁持續進行資料讀取時的程 。由於資料讀取動作時，感測鎖存電路22動作中， 係 4吏 tfcr ，因此感測鎖存電路22無法使用於資料輸出等並 他動作。 〃 圖37之解法以單元資料讀取動作與讀 者所♦ .......” 口只π只打裯動作兩 、:時間之和來決定整個資料讀取程序所需時間，整個 /、料讀取程序所需時間變長。 另外，就可實現快取功能及多值邏輯動作之方式，且 二保::載入資料及讀取資料之資料重請取電路的記 路如^己載於專利文獻1内。 [專利文獻1 ] 特開2001-325796號公報 [發明所欲解決之問題] 如上所述，先前之函〇單元型等 置存在盍法从女 F伴綮陡丰導體記憶裝 ”、、；貪料寫入動作中並列進行：％ Λ ^ ^ 作，整個資料堂， 延仃舄入奢料輸入動 、枓寫入程序所需時間變長的問題。 此外，存在無法於資料讀取動 出動作，整個資甲並列進仃嬪取資料輸 、 ㈤貪枓續取耘序所需時間變長的問題。 為求解決上迷問題，本發 體積體電路…… 目的在提供-種半導 系於動作結束後連續進行其動作成功/失敗 200305163 (5) 結果保留於 成功/失敗結 性0
阳片内之第一動作及第二動作時，可將兩者之 果輸出至外部，可提高晶片外部控制上的便利 卜本發明 < 第二目的在提供一種半導體積體電路， 其係可於資堂 竹舄入動作中並列進行寫入資料輸入，可縮短 •考分 〃 ^ ·、·、入私序所需時間，可實現具有快速資料窝入功 能之半導體記憶電路。 再者本發明之第三目的在提供一種半導體積體電路， 其係可於資料讀取動作中並列進行讀取資料輸出，可縮短 整個資料讀取程序所需時間，可實現具有快速資料讀取功 能之半導體記憶電路。 [~決問題之手段] 第一種發明之半導體積體電路之特徵為：連續進行第一 動作與第·一動#，前述第一動作結束後，於内部保留其動 作 < 成功/失敗結果，前述第二動作結束後，於内部保留其 力作 < 成功/失敗結果，前述第一及前述第二動作結束後， 將則迷第一動作之成功/失敗結果與前述第二動作之成功/ 失敗結果兩者輸出至外部。 第一種發明之半導體積體電路之特徵為：可並列執行第 #動作與第一動作，並將表示前述第一動作是否執行中之 第一資訊及表示於前述第一動作中是否可執行前述第二動 作之第二資訊兩者輸出至外部。 罘二種發明之半導體積體電路之特徵為具備··内部電 各其係可並列執行第—動作與第二動作；及輸出電路， -10· (6) (6)200305163 其係將表示前述第-動作是否執行中之資訊及表示於前述 第一動作中是否可執行前述第二動作之資訊兩者輸出至外 部。 第四種發明之半導體積體電路之特徵為具備：成功/失敗 判定電路，其係狀内部電路之前的動作結果，並輸出成 功/失敗信號；成功/失敗保留電路，其係輸入前述成功/失 敗信號’ ϋ分㈣留以前述内部電路連續進行之第一動作 及第二動作之各個成功/失敗結果；及輸出電路，其係於前 述第-動作及第二動作連續進行時，輸出保留於前述成功/ 失敗保留電路内所保留之前述第一動作及第二動作的各個 成功/失敗結果。 第五種發明之半導體積體電路之特徵為具備：資料快取 電路，其係連接於資料輸入輸出線，並暫時保留資料；及 感測鎖存·電路，其係連接於前述資料快取電路，感測、鎖 存自記憶體單7G讀取之資料，並且鎖存須窝入記憶體單元 内之資料。 [發明之實施形態] 以下’參照圖式詳細說明本發明之實施形態。 <第一種實施形態> 圖1係顯示本發明第一種實施形態之NAND單元型 EEPROM整體概略構造的區塊圖。 於記憶體單元陣列1内設有後述之分別具有控制閘及選 擇閘之數個兄憶體單元。此等記憶體單元上分別連接有位 元線與字元線。此外，上述數個記憶體單元被分割成數個 -11 - 200305163 區塊，於動作時選擇其中一個區塊。 於七憶體單元陣列1上連接有位元線控制電路2。該位元 線控制雷敗1 Α、 %略2自記憶體單元陣列1内之數個記憶體單元讀取 貝料，並對各記憶體單元寫入資料。 、此’上述位元線控制電路2包含感測鎖存電路（感測放 資料鎖存電路），其係同時具有：感測放大記憶體單元陣 歹ι! 1内之彳上一 兀、、泉電位用之感測放大器；及鎖存進行寫入用資 料用之資料+ , /、 、/予电路兩者功能。並於位元線控制電路2與資 料輸入輸出控制電路3之間傳送寫入資料/讀取資料等資 料。 、士上述#料輸入輸出控制電路3包含後述之保留窝入資料; 讀取資料等夕咨# & 八丨 科快取電路，進行窝入資料及讀 内部資料或外部資料心^ H #料寺 制 貪科的輸入輸出控制。該資料輸入輪出控 、接有資料輸入輸出緩衝器（I/O緩衝器）4。 7外’上述資料輸入輸出控制電路3藉由自接受位 <位址緩衝器（位址銷存 知入 ^ t 存）5接受位址信號之行解碼哭 輸出來控制。 4野螞# ό的 控制記憶體單元之控制閉及選擇間用 於記憶體單元陣列i。再 馬态7連接 、 者，控制形成有記憶显-土 又P型井區域或P型基板之電位 " 兀陣列1 於記憶體單元陣列！。此外，:：電位控制電路8連接 極線電壓用之源極線控制:::體單7"陣列1内之源 此外，設有，選擇…::：單元陣⑴。 疋電位用之字元線控制電路丨 T即技制開線 久才工制列解碼器電路7 ’啦 -12· (8) 200305163
源私位用〈列解碼器電源控制電路i i。該字元線控制電路 10及列解碼器電源控制電路11均連接於列解碼器電路7。
再者’設有高電壓•中間電壓產生電路12,其係產生寫入 用咼電壓•中間電壓及刪除用高電壓、讀取用高電壓等，於 刪除動作中供給至上述P型井區域或P型基板，於窝入動作 中供給至記憶體單元陣列1内之字元線及位元線、列解碼器 電路7等。該高電壓•中間電壓產生電路12連接於上述記憶 體早兀陣列1、位元線控制電路2、字元線控制電路10及列 解碼器電源控制電路1 1。 上述資料輸入輸出緩衝器4與外部之間進行各種資料的 出入。該資料輸入輸出緩衝器4上連接有如包含 的8個I/O焊墊。並經由此等8個〗/〇焊墊I/CM〜I/〇_8，自外 供給窝入資料、位址、及命令等，讀取資料及各種信號 内部經由-此等8個I/O焊墊i/o-u/o-s輸出至外部。 上述資料輸入輸出緩衝器4進一步連接於上述位址緩衝 器5及命令解碼器13。
命令解碼器13自I/O焊墊i/0-ΐ〜1/0-8輸入有命令時，經由資 料輸入輸出緩衝器4接受該命令，加以鎖存，並按照鎖存之 命令輸出控制資料之讀取動作、寫入動作、刪除動作等各 種動作用的控制信號。 此外設有成功（Pass)/失敗（Fail)判定電路（pass/Fail判定電 路）14及成功（Pass)/失敗（Fail)保留電路（Pass/Fail保留電路） 15。上述Pass/Fail判定電路14連接於上述位元線控制電路2， 上述Pass/Fail保留電路15連接於上述Pass/Fail判定電路14。上 -13 - 200305163
述Pass/Fail保留電路15如由移位暫存器構成。 上述Pass/Fail判定電路14判定是否正常地進行窝入或刪 除。而於正常地進行窝入或刪除時判定為成功（pass)狀態， 否則判定為失敗（Fail)狀態。 上述Pass/Fail判定電路14之Pass/Fail判定於窝入或刪除動 作結束後，送達Pass/Fail保留電路15予以保留。此外，檢查 Pass/Fail狀態用之命令經由1/0焊墊I/(M〜I/〇-8自外部供給 時，該命令係經由資料輸入輸出緩衝器4輸入命令解碼器 13，並自命令解碼器13輸出控制信號，依據該控制信號， 被Pass/Fail保留電路15保留之pass/Faii判定結果輸入資料輸 入輸出缓衝器4，而後，自1/0焊墊I/CM〜I/〇_8之任何一個選 擇性輸出。 此外，設有就緒（Ready)/忙碌（Busy)控制電路（R/B控制電路） 16。該R/B控制電路16連接於上述資料輸入輸出控制電路3 及資料輸入輸出緩衝器4。R/B控制電路16依據資料輸入輸 出控制電路3之動作生成表示晶片動作狀態之就緒（Ready)/ 忙碌（Busy)(Ready/Busy)信號。該Ready/Busy信號輸入資料輸 入輸出緩衝器4，而後，自I/O焊墊ι/〇β1〜Ι/〇_8之任何一個選 擇性輸出。 圖2(a)，（b)係取出圖1中記憶體單元陣列1中之一個Nand 單元部分顯示之平面圖及等價電路圖，圖3(a)，（b)分別係沿 著圖2(a)之3A-3A線之剖面圖及沿著3B-3B線之剖面圖。 被元件：¾離氧化膜21所包圍之ρ型石夕基板（或p型井區域） 22上形成有包含數個NAND單元之記憶體單元陣列。一個 -14- 200305163
(10) NAND單元之串聯之數個記憶體單元（本例中為8個記憶體單 元Ml〜M8)在各鄰接者共用各個源極、汲極區域之η型擴散層 23 (23〇, 23i，…，2310)。 再者，於NAND單元之汲極侧及源極側上分別設有與記憶 體單元之漂浮閘、控制閘同時所形成之選擇閘電晶體249, 25今及 24ι〇，251〇 〇 各记憶體單元Ml〜M8具有在半導體基板22上，經由閘極 4 絕緣膜26形成漂浮閘24 (24ι，242,繼續在其上經由 問極絕緣膜27堆疊有控制閘25 (%，252，…，258)的M0SFEt 構造。 因而’形成有元件之基板上藉由CVD氧化膜28覆蓋，其上 設有位元線29。位元線29接觸於NAND單元一端之汲極侧的 擴散層230。 上述NAND單元排列成矩陣，NAND單元之汲極侧選擇閘 電晶體共用連接於位元線，源極侧之選擇閘電晶體連接於 共用源極線（源極線電壓Cell-S〇urce)。 記憶體單元Ml〜M8之控制閘24共用配置於記憶體單元陣 列之列方向’作為控制閘線（字元線）CG1，CG2,…，CG8。 選擇閘電晶體24% 259及2410，251()之閘極亦分別配置於記 憶體單元陣列之列方向，作為選擇閘線SG卜SG2。 圖4顯tf圖2(a)，（b)所示之nANE)單元排列成矩陣之圖！中 之記憶體單元陣列1之等價電路的一部分。 共有同一條字元線及選擇閘線之NAND單元群稱為區 塊’如圖中被虛線所包圍之區域即構成1個區塊。讀取/寫 -15- 200305163
進行。 入等動作係對自數個區塊中選出之1個選擇區塊 圖5顯示圖i中之記憶體單元陣列丨、位元線控制電路2及 資料輸入輸出控制電路3的一種構造。 如圖5所示，與資料輸入輸出緩衝器4進行資料出入之路 徑1〇 ’ /10線對，經由設於資料輸入輸出控制電路3内之數條 資料快取電路31，而連接於設於位元線控制電路2内之數條 感測鎖存電路32。上述各資料快取電路31及各感測鎖存電
路32均包含輸入輸出節點交叉連接之各兩條反向電路構 成。進一步詳細而言，各資料快取電路31由：包含兩條反 向電路之鎖存電路33;連接於該鎖存電路33之一方資料4己 憶節點則與10線間之開關用電晶體34;連接於上述鎖存電 路33之另一方資料記憶節點N2與/10線之間的開關用電晶體 35 ,及連接於上述資料記憶節點似與感測鎖存電路w之間 的開關用-電晶體36構成。
此外各感/則鎖存電路3 2由包含兩條反向電路之鎖存 路37 ;及該鎖存電路37之資料記憶節點N3上連接有一端 開關用電晶體38構成。而位元線控制電路2内，各感測鎖 電路32分別設有兩個開關用電晶體39，40。上述之一方電 體39連接於上述雷田触，。、 & ^ 私叩組3 8又另一端與記憶體單元陣列i 之偶數行中任冑位元線之間，另_方電晶體⑽連接於 述電晶獐38之另一端與記憶體單元陣列1内之奇數行中 條位元、泉之間。上述電晶體3 9 , 4〇以位元線選擇信號B丁 或BTL1進行閘控制。 亦即 1〇線對上僅資料快取電路3 1串聯，該資料快 -16 - (12) (12)200305163 取電路3 1上連接有感測鎖存電路3 2。 另外’ 中之記憶體單元陣列i顯示具有33792條位 BL0〜BL33791，及刪個區塊B1〇ck〇~Bi〇cki〇23，並於列方向 之兩侧分別設有列解碼器之例。 7 ^ 圖5之電路於奇數行及偶數行之兩條位元線與Ι〇，/Ι〇綠對 之間存在兩種鎖存電路，亦即存在-條感測鎖存電路32盘 -條資料快取電路31。目此，資料窝入動作及資料讀取動 作時，’僅選擇連接於感測鎖存電路32之兩條位元線中的— 條，並僅可對連接於選出之位元線的記憶體單元執行 寫入/讀取。 、科 由於資料寫入動作中使用者僅為感測鎖存電路32，因此 資料快取電路31可用於與資料窝入動作不同的動作。如可 使用於下次進行資料寫入用之窝入資料，#即可使用於對 次頁之寫入資料的輸入動作。 圖6顯示使用圖5之電路之一種資料窝入程序的解法。 該解法係顯示於對數頁之各頁依序進行資料寫入的資料 寫入私序中，並列進行資料寫入動作與對次頁寫入資料輪 入動作的狀態。於最初步驟係對資料快取電路31進行窝入 資料輸入動作（t0 Data Cache)，於次一步騾係進行自資料快 取電路3丨傳送寫入資料至感測鎖存電路32的動作⑴叫 Cache— Sense Latch)。再其次步驟係進行被感測鎖存電路u 鎖存之資料窝入記憶體單元内的動作（使用Sense Latch)。迷 與肩#料寫入動作並列對資料快取電路3丨進行次一個寫入 資料的輸入動作（to Data Cache)。 •17- 200305163 ⑼ 以下，同樣地自資科… # 決取电路3 1傳送窝入資料至感測 存電路32,進行資料窝入動作。 ' 圖6之解法需要進杆$ 丁自資料快取電路31至感測鎖存電 32的資料傳送動作。，b ^ ^ ^ ^ μ ^ 疋，通常資料傳送動作所需時間遠 比資料寫入動作（通當糾^ 约200 #S)及窝入資料輸入動作（通常 約數十〜數百/ZS)短，通f + 通吊約為2〜3#s，因此對整個程序所 需時間幾乎無影響。 7 以下’藉由比較每i 4矣 回、 頁心貪料寫入動作所需時間，來說明 圖6之解法優於先前例- ^ 、 』例所不之圖36之解法的部分。 依圖6之解法每頁资姐合 、貪枓寫入動作所需時間 作以及與其並列進扞$宜λ次M 貞村馬入動 仃又窝入資料輸入動作中之 作所需時間與窝入资料 長万動 ”科傳迗動作所需時間之和。反之，佑 先前例所示之圖36之解法每頁 資料寫入動作與窝入資料* 動作所需時間則係 、… ”資料輸入動作所需時間之和。 通吊貪料寫入動作所需時 料輸入動作所需時間為數十〜=為广S，考慮寫入資 作與窝入資料轸入叙你 "3時，由於資料窝入動 使用圖6'组 同程度規格的所需時間，因此 二…法時’每頁之資料窝入―約為數百 百=二圖36之解法每頁之資科窝人動作所需時間為數 的所需時間此使用圖6之解法者可大幅縮短整個程序. 圖;(:〜：式顯示使用… 窝入資料輸入動作與並列進行之資科窝入動作註 -18- 200305163
(14) 記成「Background」，而資料寫入動作之單獨動作註記成 「Foreground」。此夕卜，資料寫入動作註記成「Data Prog.」， 並藉由對記憶體單元重複資料窝入用電壓施加動作 「programming」與窝入驗證動作「verification」來執行。
由於資料窝入程序之對最後頁的資料窝入動作中，不需 要輸入次頁之寫入資料，因此圖6、圖7均係資料寫入動作 的單獨動作。因此，對最後頁之資料寫入動作不需要 Background動作。亦即，由於不需要與其他動作並列執行動 作，因此可使用Foreground動作。 圖8顯示一種形成有圖1之NAND單元型EEPROM之半導體 晶片之資料窝入程序的控制方法。而圖8中之Ta至Tf之各期 間的動作與圖7中之（a)至（f)的動作對應。
實現寫入動作用之控制方法的一般程序為位址/資料輸 入用命令（COM1)的輸入、進行資料寫入之位址的輸入、寫 入資料的輸入、開始資料寫入動作命令的輸入及開始資料 寫入動作，開始資料窝入動作命令包含Background用，亦即 可與寫入資料輸入動作並列執行之資料寫入動作用的命令 COM2，與Foreground用，亦即無法與其他動作並列執行之資 料寫入動作用的命令COM3兩種。 一方之資料寫入動作用命令COM3輸入時，表示晶片之動 作狀態之Ready/Busy狀態的Busy期間變長，並在對應於命令 COM3輸入之資料寫入動作完成前持續Busy狀態。該 Ready/Busy狀態係依據圖1中之資料輸入輸出控制電路3的 動作，以R/B控制電路17檢測，並因應該檢測狀態生成Ready -19- 200305163
(15) 信號/Busy信號。 另一方之資料窝入動作用命令COM2輸入時，表示晶片之 動作狀態之Ready/Busy狀態的Busy期間變短，於命令c〇M2 輸入之前所輸入之寫入資料自資料快取電路3丨傳送至感測 鎖存電路32之後，自Busy狀態恢復成Ready狀態。 通常，開始資料寫入動作命令，除資料窝入程序中之最 後頁之外’係藉由使用命令C0M2 ,並列實現資料窝入動作 與寫入資料輸入，促使所需時間縮短，對最後頁藉由使用 pp令COM3以便於檢測程序的完成。亦即，使用藉由檢杳 Ready/Busy狀態可檢測之方法特別有效。 另外’圖8中所示之各所需時間記載有輸入資料量每頁為 2112位元組，資料輸入周期為5〇ns，自資料快取電路3丨至感 測鎖存電路32之資料傳送所需時間為3 #s，資料窝入動作所 而時間為200//s時的數值，資料寫入顯示自第1頁至第n頁的 順序進行時。 另外 圖8所tf之方法’如Tc及Td的期間，於background 的窝入動作執行中虛擬輸出Ready狀態。於該虛擬Rea(jy狀態 時’禁止輸入與COM1，COM2，COM3等寫入動作相關之命 々以外之命令，尤其是其他動作，如資料讀取動作及資料 刪除動作等相關命令。通常，有關該禁止命令的輸入記載 於晶片的規格書中。 另外’輪入有上述之禁止命令的情況下，以忽略該禁止 P々繼續執行Background動作之方式設計晶片係有效的方 了防止錯誤動作。 -20 - 200305163 m (16) 具體而言，列舉有效命令、禁止命令或忽略之命令範例 如下。有效命令係輸出表示COM1，COM2，COM3等寫入系 列命令、重設命令、Ready/Busy狀態及Pass/Fail狀態之信號 的命令。禁止命令或忽略的命令為上述有效命令之外的命 令’如謂取系列命令、刪除系列命令。 如晶片ID輸出用命令等，有時即使屬於上述有效命令或 禁止命令並無問題，不過，通常將此等納入禁止命令之列， 較有助於簡化電路。 另外，上述第一種實施形態係以圖5之電路構造為例作說 明，不過本發明並不限定於該例，可作各種變更。 圖9係顯示第一種實施形態之記憶體單元陣列1、位元線 控制電路2及資料輸入輸出控制電路3之第一種變形例構造 的電路圖。 如圖9所示，於字元線之延長方向上將記憶體單元陣列^ 對半分割，構成兩個記憶體單元陣列卜1，1·2，將一個區塊 各半配置於兩個記憶體單元陣歹"小内時，本發明當然 亦有效。 、圖〈構垅中’將1頁部分之記憶體單元各半配置於兩個 记隱m單兀陣列μ, 1-2内，對配置成左右之記憶體單元陣 ::之1頁部分的記憶.體單元執行如上之動作時，本發明亦有 一此外’圖9之構造中，將^部分之記憶體單元僅配置於 一万之記憶體單元陣列内，左右 、 於亙石又记隱體单兀陣列内同 、選擇各不同的1頁，合計遝 i貝口冲選擇2頁，執行上述之動作時， -21 - 200305163
(17) 本發明亦有效。 国10係顯不弟種實施形態之記憶體軍分咏 早70陣列1、位元繞 控制電路2及資料輸入輸出控制電路3 ^^一 ^ ,, 弟二種變形例之構 化的電路圖。 如圖10所示，在字元線之延長方向 _ 上對半分割 70陣列1，構成兩個記憶體單元陣列b w 媸&班 ·2，且僅將1個區 有效。 ^1-2時，本發明當然亦
列内選擇各不同 本發明亦有效。 分的記憶體單元 圖丨〇的情況下’於左右之記憶體單元陣 的1頁，合計選擇2頁，執行上述之動作時， 此種情況下，可同時對不同區塊内之2頁部 進行資料寫入。 / 此外，即使記憶體單元陣列並非分割成兩個，而係分割 3個V以上，仍可實現與上述相同的動作，本發明當然有效。
、人，比較本發明對資料寫入的控制方式與先前對資料 寫入之控制方式。 圖UU)概略顯示先前對資料寫入之控制方式，圖U⑻概 略顯示圖8所示之對資料寫入之控制方式。 圖Uu)所示之先前方式係以Foreground動作對全部頁進行 資料宜 馬入動作，而圖11(b)所示之本例的方式則係最後頁以 外之ί*、 只以Background動作進行。 圖12概略顯示本發明之對資料寫入之其他控制方式。 y jl·^ 、尔以Background動作對全部頁進行資料寫入動作的控 制 yr Οϊ 此時本發明亦有效。 -22- 200305163
(18) 圖13(a)至圖13(d)及圖14(a)，⑻顯示使用圖11(b)之控制方 式時，資料寫入動作時輸出忙碌（Busy)信號之例。另外，圖 中之命令輸入的記述部分中省略位址/資料輸入的顯示，實 際上當然亦包含此等。 圖13(a)至圖13(d)及圖14(a)，⑻中之信號Cache_R/B相當於 上述之就緒（Ready)/忙碌（Busy)狀態，如圖8中之就緒/忙碌狀 態，通常與自圖1中之I/O焊墊1/0-1至1/0_8之任何一個輸出之 晶片的就緒/忙碌狀一致。另外’信號丁rue-R/B表示亦包含 Background動作之晶片中的動作狀態，Backgr〇und動作中係 始終處於忙碌狀的信號。
相當於 間 tPROG 圖13(a)係先前之單獨執行資料寫入動作時， Foreground動作。此種情況下，於資料寫入動作期 兩種信號Cache-R/B與True-R/B的狀態_致。 圖l3(b)，（d)表示連績進行兩次資料寫入動作時，於第一 次動作結束後，輸入第二次之開始動作命人 ▽砰 < 罵入動作 期間tPROG及忙碌信號的狀態。 此外，圖l3(c)、圖H(a)表示連續進杆 仃兩次資料寫入動作 時，於第一次動作中輸入第二次之開私私 J知動作命令時之窝入 動作期間tPROG及忙綠信號的狀態。 > 外〈動作而忙碌信號 動作命令時tPROG及 此外，圖14(b)表示進行寫入動作以 之輸出動作結束後輸入開始資料窝入 忙綠信號的狀態。 如圖13(b)至圖13(d)及圖14(a)， Background動作時，就緒/忙碌狀態因 -23 - 200305163
間而作各種改變。 通常於某個動作結束後檢查成功/失敗狀態時，係藉由將 曰田片狀態輸出命令COMS輸入I/O焊塾ι/ο-^ι/ο-^來進行。自 I/O烊墊1/0-1〜1/0-8所輸入之晶片狀態輸出命令c〇MS經由圖 1中之資料輸入輸出緩衝器4傳送至命令解碼器13，此時生 成用於輸出Pass/Fail狀態的控制信號。 另外，如前所述，資料寫入動作結束後，是否正常寫入 I成功/失敗狀態保留於Pass/Fail保留電路15内。檢查該成功 /失敗狀態時’於I/O焊墊1/0-1〜1/〇-8内輸入晶片狀態命令 COMS。藉此，保留於pass/Fail保留電路15内之資料自I/C)焊 塾1/0-1〜1/〇_8經由資料輸入輸出緩衝器4輸出。 一般而言，於晶片狀態命令COMS輸入後，輸出包含成功 /失敗狀態之晶片狀態的動作係稱為狀態讀取（Status_Read)。 圖15(a)至圖15(c)及圖16(a)至圖16(c)顯示一種寫入動作連 績時之狀態讀取時之成功/失敗輸出結果與時間的關係。 圖17(a)至圖l7(c)及圖l8(a)，（b)顯示一種窝入動作以外之 動作與寫入動作連續時之狀態讀取時之成功/失敗輸出結 果與時間的關係。 圖15至圖18中，「Al-Status」的註記表示對Ai期間之動作 (A1動作）之成功/失敗狀態（成功/失敗Status)。同樣地， 「A2-Status」、「Bl-Status」、「B2-Status」、…等亦對應表示 A2 動作、B1動作、B2動作、…的成功/失敗狀態。 如圖15(a)至圖15(c)及圖16(a)至圖16(c)所示，考慮包本 Background動作之成功/失敗輸出時，確認以狀態讀取輪出之 -24 - (20) (20)200305163 、力/失敗係何種資料寫入動作，亦即係對應於對哪一頁之 寫入動作者非常重要。纟可確認時，若發生h不良時， 即可指定包含不良資料之頁次。 為求確認此種成功/失敗與頁次的對應，詳細如圖15⑷至 圖15⑷及圖16⑷至圖10⑷所示，於寫入動作連續的情況 下，對過去兩次窝入動作之成功/失敗係同時或依序輸出。 亦即，如圖所不，輸入晶片狀態命令c〇MW^ ,自兩個ι/〇 焊墊1/0-1，1/0-2輸出因應成功/失敗狀態的信號。另外， 「invalid」係並無不反映成功/失敗狀態之意思的資料。 圖19(a)顯示一種於第一種實施形態狀態讀取時，自8個1/〇 烊塾1/0-1〜1/0-8輸出之資料輸出内容。 自I/O焊墊i/0-i輸出對之前動作的晶片狀態（chip Status-I)。自I/O焊墊1/0-2輸出在寫入動作連績的情況下，對 應於之前的前一次寫入啟動命令的晶片狀態（Chip Status_II)。各個晶片狀態成功（Pass)時設為”〇”，失敗（Fail)時 設為’’ Γ。 另外，使用圖15(a)至圖15(c)及圖16(a)至圖16(c)之方式的 情況下，由於成功/失敗的狀態内容依Cache-R/B及True-R/B 與狀態讀取的時間而改變，因此狀態讀取的輸出資料中亦 宜包含Cache-R/B及True-R/B。此種情況下，成為如圖19(b)的 輸出。上述狀態讀取時係於輸入命令COMS後，輸出成功/ 失敗狀態及就緒/忙碌狀態。 圖20(a)至圖20(c)及圖21(a)至圖21(f)顯示第一種實施形態 之狀態讀取時，輸出累積連續兩次寫入動作之成功/失敗狀 -25 - 200305163
態結果之成功/失敗狀態時的實施例。 圖20(a)之「（Al + A2)-Status」，係顯示A1與A2動作之成功/ 失敗的狀態累積結果’亦即顯示因A1或A2之動作而出現失 敗時，失敗狀態仍然持績的狀態。 實際動作時多為連續數頁至數十頁寫入資料，此種情況 下，係輸出累積數頁至數十頁部分寫入動作之成功/失敗狀 態的累積狀態。 對於該累積狀態，亦有可以一般重設命令重設之方式， 亦有僅藉由累積狀態之專用重設命令重設的方式。 累積狀態亦有累積自重設之後的動作至最後動作之成功 /失敗狀態的方式’亦有僅對於某個特定動作或命令，如寫 入動作及窝入系列命令累積成功/失敗狀態的方式。 圖19(c)顯示一種包含上述之累積狀態輸出之狀態讀取時 的資料輸出。此種情況下，自I/O焊墊1/()_3輸出因應累積狀 態（累積Chip Status)的資料信號。 圖19(d)顯不一種不包含成功/失敗狀態之狀態讀取時的 資料輸出例。 亦即，上述第一種實施形態之nand單元型EEPR0M中， 動作結束後連績進行動作成功/失敗結果保留於晶片内之 第一動作及第二動作時，可將兩者之成功/失敗結果輸出至 半導體晶片外，可提向於晶片外控制上的便利性。 此外，上述NAND單元型EEpR〇M可並列執行第一動作， 如資料寫入動作與第二動作，如寫入資料輸入動作，並具 有將表示第—動作是否執行中之資料，如W_R/B，與表示 -26- 200305163 於第-動作中能否執行第… ^ —動作的資料，如Cache-R/B兩者 輸出至半導體晶片外的動作。 因此，可並列於資料寫 作。藉此，整個資料窝…行寫入資料輸入動 -i序所需時間藉由窝人資料輸入 動作心所需時間與資料寫入 _ ^ ^所而時間中較長之一方來 決疋’短的一方所需時間對 ^ %序所雨時間無影響。因此， 可縮短整個資料窝入程序 π而時間，可實現快速資料窝入 功能。 另外’如前所述，具備於動作社 作〜束後〈動作成功/失敗結 果保留於晶片内之第一動 助作及罘一動作，連續進行第一動 作與第二動料，為求以半導體積體電路實現於第一及第 -動作結束後’將第一動作之成功/失敗結果與第二動作之 成功/失敗結果兩者輸出至半導體晶片外之動作，基本上宜 具備以下的構成要件。 亦即，宜具備：成功/失敗判定電路（Pass/Fail判定電路⑷， 其係判疋積體電路内部電路之前的動作結果，並生成成功/ 失敗信號；成功/失敗保留電路（PaSs/Fail保留電路⑼，其係 輸入孩成功/失敗信號，並分別保留積體電路内部電路連續 進行之第動作及第二動作的各個成功/失敗結果；及輸出 電路€資料輸入輸出緩衝器4)其係連續進行第一動作及第二 動作時：將保留於成功/失敗保留電路内之兩個動作之各個 成功/失敗結果輸出至半導體晶片外。 再者’藉由設置累積保留前述連績進行之第一動作及第 一動作之各個成功/失敗結果的累積結果保留電路，可藉由 -27- 200305163 (23) 前述輸出電路將保留於該 (23)
累積結果保留電路内之前述兩個 動作《累積結果及/或保留於前述成功/失敗保留電路内之 兩個動作之各個成功/失敗結果輸出至半導體晶片外。 圖22係顯示具備上述累積結果保留電路之本發明第二種 實施形態之NAND單元型EEPR0M的全般概略構造區塊圖。 該EEPROM係對圖1之EEPR0M新增累積結果保留電路17。 孩累積結果保留電路17連接於pass/Fail判定電路14與資料輸 入輸出緩衝器4。累積結果保留電路17接受經以“斤州判定電 路14生成之數個動作的成功/失敗結果，並累積此等數個成 功/失敗結果。該累積結果送達資料輸入輸出緩衝器4，而 後如圖19(c)所示，自〖/〇焊墊1/()_3輸出至晶片外部。 再者，若設置分別保留自上述累積結果保留電路17輸出 之數個累積成功/失敗結果之累積資料保留電路時，可藉由 輸出電路將保留於該累積資料保留電路内之累積資料胃及/ 或保留於前述成功/失敗保留電路内之兩個動作之各個成 功/失敗結果輸出至半導體晶片外。 圖23係顯示具備上述累積資料保留電路之本發明第=種 實施形態之NAND單元型EEPR0M的全般概略構造區塊圖。 該EEPROM係對圖2之EEPROM新增累積資料保留電路 該累積資料保留電路18連接於累積結果保留電路17與資料 輸入輸由緩衝器4。累積資料保留電路18分別保如、 田目累積結 果保留電路17輸出之數個累積成功/失敗結果。 、，&涊累積資 料保留電路18保留之累積成功/失敗結果送達 咬見针輸入輪出 缓衝器4，而後自I/O焊墊i/o-u/o-si任何一 4 1固輸出至晶片 -28- (24) (24)200305163 夕卜部〇 ___ 上述各實施例於資料 作時為例作說明，另外Α動作中’係以使用Background動 動作時本發明亦有效。’如將心—㈣動作用於資料讀取 圖24顯示圖5之電敗 資料讀取程序的解法㈣取動作時應用本發明時之 士時對數頁持續進行資料讀取時，係並列執行單元资料 謂取動作與讀取資料輸出動作。 由於係並列進行第2頁 後<单元資料讀取動作與資料 輸出動作，因此整個程庠时♦土 序所需時間僅由單元資料讀取動作 與資料輸出動作中所需時間 . 了间較長一万的動作所需時間來決 定，所需時間短者的動作所需時間無影響。 亦即@ 24中（各動作中，讀取資料傳送所需時間約為 單元資料讀取動作所需時間約為25s，讀取眘 料輸出動作所需時間約為〜。一，讀取資料傳送所需時 間遠比其他為，豆。因此，資料讀取程序之所需時間係由單 元資料讀取動作與讀取資料輪出動作來支配。 反之目37所示之如述先前例的解法，其整個程序所需 時間係由單元資料讀取動作與讀取資料輸出動作兩者所需 時間之和來決定。因此，圖24之解法比圖37所示之先前例 的解法’：可實現快速之資料讀取程序。 圖25(a)至圖25(f)模式顯示使用圖24之解法時圖5之電路的 資料讀取動作。 圖26(a)概略顯示對先前資料讀取動作之控制方式，係以 -29- (25) (25)200305163
Foreground對全部頁進行資料讀取動作。 圖26(b)概略顯π對圖乃所示之資料讀取動作之控制方 式。圖26(b)中之①〜⑥甘n U 4間的動作與圖25(a)至圖25(f)的動作 對應。 從圖25及圖26(b)可知，第i頁之資料讀取動作（圖中①的期 間）係使用與先則〈資料讀取動作相同的控制方式，亦即同 樣使用命7 COM4，CQM5，其動作係F()regrGund動作。 圖26(b)中之命々c〇M6輸入後之動作（圖中之②〜⑥期 )八早元資料項取動作係以仏以⑽以動作，並與讀取資料 輸出動作並列執行。
Background讀取動作的開始命令係c〇M6，輸入該命令 後，首先輸出忙碌狀態進行讀取資料傳送伽⑽以⑽―㈣
Cache)後，開始進仃次頁之單元資料讀取動作，並且輸出就 绪狀態， 讀取資料輸出係自第〇行依序進行，希望指定特定之行位 址的情況下，如圖26(c)所示，藉由於命令c〇ms與CO·之間 輸入行位址，可在讀取資料輸出動作中指定特定之行位址。 對於資料讀取程序之最後頁，由於最後頁資料輸出時， 不需要讀取次頁的單元資料’因此使用不隨伴單元資料讀 取動作之讀取資料傳送專用命令議7較為有效。藉由使用 孩命令COM7可省略多餘之單元資料讀取動作，因此可縮短 動作所需時間，亦即可縮短忙碌狀態時間。 圖27⑷至圖27⑷及圖28(a)，（b)顯示使用圖％⑻之控制方 式時資料讀取動作的詳細就緒/忙碌狀態。另外，圖中之命 -30- 200305163 (26) 令輸入註記部分省略位址/資料輸入的記載，實際上當然包 含此等。
圖27(a)至圖27(d)及圖28(a)，（b)中之信號Cache-R/B相當於 上述的就緒/忙碌狀態，如相當於圖26(b)中之就緒/忙碌狀 恐’通常與自圖1中之I/O焊墊1/〇-；1至1/〇_8之任何一個輸出之 晶片的就緒/忙碌狀態一致。另外，信號True-R/B表示亦包含 Background動作之晶片中的動作狀態，係Backgr〇und動作中 始終處於忙綠狀態的信號。 由於對資料讀取動作通常不輸出成功/失敗的狀態，因此 此時之狀態讀取時的資料輸出如圖l9(d)所示。 圖27(a)中之L1的期間係單獨執行資料讀取動作，相當於 Foreground動作，此時信號Cache-R/B與信號True_R/B的狀態一 致0 圖27(b) ’（d)及圖28(a)顯示連績進行兩次資料讀取動作 時’於第一次動作結束後輸入開始第二次動作命令時的讀 取動作期間及忙碌信號的狀態。 此外，圖27(c)及圖28(b)顯示連續進行兩次資料讀取動作 時，於第一次動作中輸入開始第二次動作命令時的讀取動 作期間及忙碌信號的狀態。 如圖27⑷至圖27(d)及圖28(a)，（b)所示，可知涉及 Background動作時，忙碌/就緒狀態因開始動作命令的輸入時 間而作各種改變。 資料讀取時於Background動作中（Cache R/B於就緒狀態， True R/B於忙碌狀態）時之有效命令及禁止命令，或忽略之命 -31 - 200305163
令如下。亦即，有效命令係輸出COM6，COM7，COM8，COM9 等讀取系列命令、重設命令、就緒/忙碌狀態及成功/失敗狀 態之狀態讀取命令。此外，禁止命令或忽略之命令係上述 有效命令以外的命令，如寫入系列命令、刪除系列命令等。 晶片ID輸出用命令有時即使屬於有效命令或禁止命令並 無問題，不過，通常將此等納入禁止命令之列，較有助於 簡化電路。 圖29(a)，（b)係集中顯示上述之NAND單元型EEPROM之 Background動作中的有效命令及禁止命令。 如圖29(a)所示，資料寫入動作時，於信號Cache R/B自忙 碌狀態切換成就緒狀態後，至信號True R/B自忙碌狀態切換 成就緒狀態為止的期間T，有效之命令係COM 1，COM2, COM3 等寫入系列命令、狀態讀取命令COMS、重設命令等，其他 命令為禁'止或忽略。 如圖29(b)所示，資料讀取時，於信號Cache R/B自忙碌狀 態切換成就緒狀態後，至信號True R/B自忙碌狀態切換成就 緒狀態為止的期間T，有效之命令係COM6，COM7，COM8， COM9等讀取系列命令、狀態讀取命令COMS、重設命令等， 其他命令為禁止或忽略。 圖29(b)的動作中，由於讀取最後頁資料的情況下，不存 在次頁，：因此即使連績輸入讀取系列命令COM6，資料讀取 動作對最後頁只須1次即可。 因此，相對於對最後頁連續輸入讀取系列命令COM6時， 對第二次以後之命令COM6的輸入，可使用省略資料讀取動 -32- 200305163
(28) 作，僅短時間，如僅約2〜3 //s輸出忙碌狀態，或是僅進行讀 取資料傳送動作的方式。由於此種情況下可省略資料讀取 動作，因此可實現縮短動作時間亦即縮短忙碌期間。 另外，本發明並不限定於上述各種實施形態，亦可作各 種變更。 如上述各種實施形態係以NAND單元内串聯之記憶體單 元數量為8個作說明，另外如NAND單元内之記憶體單元數 ， 量即使為1，2，4，16，32，64個等，當然本發明仍然有效。 _ 此外，上述實施形態係以NAND單元型EEPROM為例進行 本發明的說明，不過本發明並不限定於上述實施形態，亦 可於其他裝置，如NOR單元型EEPROM、DINOR單元型 EEPROM、AND單元型EEPROM、附選擇電晶體NOR單元型 EEPROM等中實施〇 如圖30'顯示NOR單元型EEPROM之記憶體單元陣列的等價 電路圖，圖31顯示DINOR單元型EEPROM之記憶體單元陣列 的等價電路圖，圖32顯示AND單元型EEPROM之記憶體單元 陣列的等價電路圖，圖33及圖34顯示附選擇電晶體NOR單元 型EEPROM之記憶體單元陣列的等價電路圖。 另外，已知有關DINOR單元型EEPROM之詳細内容揭示於 「H· Onoda et al·，IEDM Tech· Digest，1992，pp. 599-602」，有關 AND單元型EEPROM之詳細内容揭示於r η Kume et ai·，IEdm Tech· Digest，1992，pp. 991-993」。 此外，上述實施形態係以具有可電性重寫之非揮發性記 憶體單元之陣列的半導體記憶裝置為例進行本發明的說 •33 - 200305163 (29) 明，不過本發明亦可適用於其他半導體記 他半導體積體電路。 以上’係藉由實施形態進行本發明之說 明只要在不脫離其要旨的範圍内可作各種變 [發明功效] 採用上述之本發明的半導體積體電路，方 績進行動作之成功/失敗結果保留於晶片内 第二動作時，可輸出兩者的成功/失敗結果， 體積體電路外之控制上的便利性。 此外，可並列於資料寫入動作中進行窝 作，可縮短整個資料寫入程序所需時間，可 資料窝入功能的半導體記憶裝置。 此外，可並列於資料讀取動作中進行讀 作，可繪短整個資料讀取程序所需時間，; 資料讀取功能的半導體記憶裝置。 [圖式之簡單說明] 圖1係顯示本發明第一種實施形態之 EEPROM全般概略構造區塊圖。 圖2(a) ’（b)係取出圖i中之記憶體單元陣列 單元部分的平面圖及等價電路圖。 圖3(a) ’（b)係圖2(a)中之不同剖面的剖面圖 圖4係顯示圖1中之記憶體單元陣列之一、 圖。 圖5係顯示圖1中之記憶體單元陣列、 位元
憶裝置，甚至其 ί月，不過，本發 更。 卜動作結束後連 之第一動作及 可提高於半導 入資料輸入動 •實現具有快速 取資料輸出動 實現具有快速 NAND單元变 令之一個NAND 〇 分的等價電路 線控制電路、 -34- (30) (30)200305163 資料輸入輸出控制電路的一種構造電路圖。 圖6係顯不使用圖5之電路時之資料寫入程序的一種解法 圖。 圖7(a)-(f)係模式顯示使用圖6之解法時之圖5的電路動作 圖。 圖8係顧示形成有圖1之NAND單元型EEPROM之半導體晶 片炙資料寫入程序的一種控制方法。 圖9係顯示第一種實施形態之記憶體單元陣列之變形例1 的電路圖。 圖1〇係顯示第一種實施形態之記憶體單元陣列之變形例 2的電路圖。 圖n(a)，（b)係顯示先前例與本發明之資料窝入程序的各 種控制方法圖。 圖12係-顯示本發明之資料寫入程序的控制方法圖。 圖⑷⑷係顯示使用圖12之控制方法時之資料寫入動 作時忙碌狀態的輸出方法圖。 圖14係顯示使用圖12之控制方法梓> 岡<資料窝入動作時忙 碌狀態的輸出方法圖。 圖l5(a)-(c)係顯示窝入動作連績進 貝琨行時 < 狀態讀取時之 成功/失敗輸出結果與時間的一種關係圖。 圖l6(a)_(c)係顯示寫入動作連續進 仃時又狀態讀取時之 成功/失敗輸出結果與時間的一種關係圖。 圖l7(a)-(c)係顯示寫入動作以外之 斯F 動作與窝入動作連續 進行時之狀態讀取時之成功/失敗輸 印、、、吉果與時間的一種 -35- 200305163
(31) 關係圖。 圖(b)係顯示寫入動作以外之動作與寫入動作連續. 進行時之狀態讀取時之成功/失敗輸出結果盥時間的一種 關係圖。 ’ 圖19(aHd)係顯示第一種實施形態之狀態讀取時的一種 資料輸出内容。 圖20⑷七)係顯示第-種實施形態之狀態讀取時，輸出兩 次寫入動作累積之成功/失敗狀態時的動作例。 圖21(a)-(C)係顯示第一種實施形態之狀態讀取時，輸出兩 次寫入動作累積之成功/失敗狀態時的動作例。 圖22係顯示本發明第二種實施形態之nand單元型 EEPROM的全般概略構造區塊圖。 圖23係顯示本發明第三種實施形態之nAND單元型 EEPROM的全般概略構造區塊圖。 圖24係顯示於圖5之電路的資料讀取動作應用本發明時 之資料讀取程序之實施例的解法圖。 圖25(a)-(f)係模式顯示使用圖24之解法時之圖5之電路的 資料讀取動作圖。 圖26(a)-(c)係顯示先前例與本發明之資料讀取程序的各 種控制方法圖。 圖27(a)-(d)係詳細顯示使用圖26(b)之控制方式時之資料 讀取動作的就緒/忙碌狀態圖。 圖28(a)，（b)係詳細顯示使用圖26(b)之控制方式時之資料 讀取動作的就緒/忙碌狀態圖。 -36- 200305163
(32) 圖29(a)，（b)係集中顯示本發明之NAND單元型EEPROM之 Background動作中的有效命令/禁止命令圖。 圖30係顯示NOR單元型EEPROM之記憶體單元陣列的等價 電路圖。 圖31係顯示DINOR單元型EEPROM之記憶體單元陣列的等 價電路圖。 圖32係顯示AND單元型EEPROM之記憶體單元陣列的等價 電路圖。 圖33係顯示一種附選擇電晶體NOR單元型EEPROM之記憶 體單元陣列的等價電路圖。 圖34係顯示附選擇電晶體NOR單元型EEPROM之其他例之 記憶體單元陣列的等價電路圖。 圖35係顯示先前之NAND單元型EEPROM之記憶體單元陣 列、位元-線控制電路、資料輸入輸出控制電路的一種構造 電路圖。 圖36係顯示一種使用圖35之電路之資料寫入程序的解法 圖。 圖37係顯示一種使用圖35之電路之資料讀取程序的解法 圖。 圖式代表符號說明 1 記憶體單元陣列 2 位元線控制電路 3 資料輸入輸出控制電路 4 資料輸入輸出緩衝器 -37- 200305163 (33) 5 位址緩衝器 6 行解碼器 7 列解碼器 8 井電位控制電路 9 源極線控制電路 10 字元線控制電路 11 列解碼器電源控制電路 12 高電壓•中間電壓產生電路 13 命令解碼器 14 Pass/Fail判定電路 15 Pass/Fail保留電路 16 R/B控制電路 17 累積結果保留電路 18 -累積資料保留電路 31 資料快取電路 32 感測鎖存電路
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Claims (1)

  1. 200305163 拾、申請專利範_ . 1.種半導心積體電路，其特徵為：連績進行第一動作與 第二動作， 前述第一動作結束後’於内部保留其動作之成功/失敗 結果， 則述第一動作結束後，於内部保留其動作之成功/失敗 結果， 〜不一邱讣秸末後，將前述第一動作之 成功/失敗結果斑箭沐签_ & 〃則述弟一動作之成功/失敗結果兩者輸 出至外部。 2·如申請專利範園第1項之 只 < 牛等體積體電路，其中前述第一 動作之成功/失敗站里b A 時pm丨^ 以第二動作之成功/失敗結果 時間序列地輸出。 1如申請專利範園第1 _ N ^ ^ ^ 、 導目豆積體電路，其中前述第 弟一動作均係資料寫入動作。 4·如申清專利範圍第、 -、第1作… 積體電路，其中前述第 弟一動作均係資料讀取動作。 5·如申請專利範園第i A、 干令組積體電路，其Φ峪铪、贫 一動作之成功/失敗紝m ^ 具中除則述弟 II果與則述第二釦 果之外’並將前述第—奸 成功/失敗結 積結果輸出至外部。、“動作之成功/失敗結果的累 6·如申請專利範圍第1 至5員中任一项之丰道 其中前述第一、第、牛導組積體電路， 單元之記憶體單元^以具有包含非揮發性記憶體 ^車列的半導體記憶電路進行。 200305163
    7. 如申請專利範圍第6項之半導體積體 體單元陳列勺八 其中則迷記憶 呼列包含配置成行列狀之數個NAND型單元。 8, -種半導體積體電路，其特徵為：可並列執 — 與第二動作， 動作 t册表示前述第一動作 則处第一動作能否執行之第二資訊兩者輸出至外部。 9. 如申請專利範圍第8項之半導體積體電路，其中前述第— 動作係於半導體積體電路内之關閉動作，前述第: 係與半導體積體電路外部之間傳送資料之動作。作 10. 如申请專利範圍第8項之半導體積體電路，其中前 動：：：料寫入動作，前述第二動作係資料輸入動作。 h專利範圍第8項之半導體積體電路，其中前述第 動作係感測放大器電路之感測鎖存動作，前述第二動： 係於半導體積髀泰玫 動作 電路外部間之傳送資料的動作。 +導-積體 12. 如申請專利範園第 玫“ 1項中任-項之半導體積體電 ^ 弟—動作係以具有包含非揮發性記 憶體單7C 4記情體置；& , "單疋陣列的半導體記憶電路進行。 13. 如申請專利範圍第12 、<+導體積體電路，其中前 憶體單元陣列包含配置成 " 成仃列狀之數個NAND型軍分 14. 如申請專利範圍第12 。 狀 、+導體積體電路，其中前述第 一、罘二動作係包本於‘ I罘 Q ;對則述記憶體單元陣列 序進行資料寫入之資料金 數頁依 、 、、、入程序内的動作，前述第一、 第一動作之一方#宫λ 、 貪料之輸入動作，前述第 200305163 二動作之另一方係對上述寫入資料之輸 之資料寫入動作。 勒作並河進行. 15·如申請專利範圍第14項之半導體積體電路 料寫入程序之對最後頁進行 、則义貝 -、第-…、 作時，僅前逑第 罘一動作另一万之資科寫入動作進行。 16·如申請專利範圍第吻之半導體積體電路，其 料寫入動作係重複造并料a 、 則A I 料係重複進仃對前㈣㈣單_ 用電壓之動作；及自進杆耷a 种寫入 ^ ^ 丁寫入又則述記憶體單元讀取资 料並驗證的驗證動作。 g取貝 17·:申請專利範圍第14，之半導體積體電路，其 料寫入程序之資料窝入動作係 、則述資 輸入位址•資料輸入用命令， 輸入進行資料寫入之位址， 輸入寫入資料， 以輸入開始資料窝入動 前述開始資料寫入動 P卩，開始， 只打馬入動作用命 入資料輸入動作而進行之 ‘'輸入指定並列於窝 18. —種半導體積触# /枓寫入動作的命令。 =月且積體電路，其特徵為具備： 内邵电路，其係可並列執 輸出電路，其係將羞-义 作與第二動作；及 訊及表示前迷第二' 冑作是否執行中之資 部。 "*、執行之資訊兩者輸出至外 19·如申請專利範固第18項之半 部電路係具有包本# 目β電路，其中前述$ G «非揮發性記_ 、内 C'姐單疋之記憶體單元
    列的半導體記憶電路， 月1J述第—動作係於前述半導體 + 、 作，前述第w憶電路内之關閉動 弟一動作係與前述半導 送資料之動作。 也记憶電路之外部間傳 20·如申請專利範圍第⑺項 -動作係資料、導-積植電路，其中前述第 矿料寫入動作，前述第- 2 i .如申請專利@ ~ 』、弟—動作係資料輸入動作。 τ叫寻利ί&圍第19項之半導 道脚組積組电路’其中前述半 :6 ’思电路包含感測放大電路與資料快取電路， 二第-動作係前述感測放大電路之感測鎖存動作， 動作係於前述資料快取電路與前述半導體記憶 電路 < 外邵間傳送資料之動作。 22·如申請專利範圍第 禾貞I丰導體積體電路，其中前述記 憶體單元陣歹if 0g , J匕《配置成行列狀之數個NAND型單元。 23. —種半導體積體電路，其特徵為具備： 成功/失敗判定電路，其係判定内部電路之前的動作結 果’並輸出成功/失敗信號； 成功/失敗保留電路，其係輸入前述成功/失敗信號， 並分別保留以前述内部電路連績進行之第—動作及第二 動作之各個成功/失敗結果；及 輸出電路，其係於前述第一動作及第二動作連績進行 時’輸出保留於前述成功/失敗保留電路内所保留之前述 第一動作及第二動作的各個成功/失敗結果。 24.如申請專利範圍第23項之半導體積體電路，其中具備累 積結果保留電路，其係累積保留前述連績進行之第一動 200305163
    果， 積結果保留 電路内之累 作及第二動作的各個成功/失敗結 前述輸出電路輸出保留於該累 積結果。 仏如申請專利範圍第 /、眼免 積資料保留電路，其係分別保留自其中具備 路輸出夕私〃承政丄 义累積結果保留 略輸出ι數個累積成功/失敗結果， 留於兮累浐咨w lj迷輸出電路輸出 累積貪料保留電路内之累積資科。
    26· -種半導體記憶電路，其特徵為具備··。 資料快取電路’其係連接於 保留資料，·及 輸入輸出線，並暫^ 感測鎖存電路 鎖存自記憶體單 單元内之資料。 ，其係連接於前述資科 元讀取之資科 快取電路，感測、 並且鎖存須窝入記憶體
    -5-
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI396199B (zh) * 2005-04-01 2013-05-11 Sandisk Technologies Inc 非揮發性記憶體之快取操作中資料鎖存之利用

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3851865B2 (ja) * 2001-12-19 2006-11-29 株式会社東芝 半導体集積回路
KR100528483B1 (ko) 2004-01-02 2005-11-15 삼성전자주식회사 패스/페일 점검이 가능한 불휘발성 반도체 메모리장치
KR100626371B1 (ko) 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법
US8429313B2 (en) * 2004-05-27 2013-04-23 Sandisk Technologies Inc. Configurable ready/busy control
KR100609568B1 (ko) * 2004-07-15 2006-08-08 에스티마이크로일렉트로닉스 엔.브이. 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법
JP4316453B2 (ja) * 2004-09-07 2009-08-19 株式会社東芝 半導体記憶装置
KR100648277B1 (ko) 2004-12-30 2006-11-23 삼성전자주식회사 프로그램 시간을 줄일 수 있는 플래시 메모리 장치
KR100672992B1 (ko) * 2005-01-04 2007-01-24 삼성전자주식회사 반도체 메모리 장치의 동작 방법
KR100672150B1 (ko) * 2005-02-23 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 페이지 버퍼 동작 방법
JP4896011B2 (ja) 2005-03-31 2012-03-14 スパンション エルエルシー 半導体装置及びその制御方法
CN101189681B (zh) * 2005-05-30 2010-10-13 精工爱普生株式会社 在顺序写入当中进行校验处理的非易失性的存储器
KR100618902B1 (ko) 2005-06-17 2006-09-01 삼성전자주식회사 프로그램 검증 판독 중 열 스캔을 통해 프로그램 시간을단축시킬 수 있는 플래시 메모리 장치의 프로그램 방법
KR100737919B1 (ko) * 2006-02-28 2007-07-10 삼성전자주식회사 낸드 플래시 메모리의 프로그램 방법 및 메모리 시스템의프로그램 방법
KR100706816B1 (ko) 2006-03-10 2007-04-12 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불휘발성 메모리 장치및 그것의 프로그램 방법
WO2007131062A2 (en) 2006-05-05 2007-11-15 Sandisk Corporation Non-volatile memory with background data latch caching during read operations and methods therefor
JP4908083B2 (ja) * 2006-06-30 2012-04-04 株式会社東芝 メモリコントローラ
KR100871703B1 (ko) * 2007-02-27 2008-12-08 삼성전자주식회사 불휘발성 메모리 장치 및 그 구동방법
KR100875294B1 (ko) * 2007-03-16 2008-12-23 삼성전자주식회사 프로그래밍시 블럭단위의 상태 레지스터를 확인하는 플래시메모리와 그 방법
US7719919B2 (en) * 2007-03-20 2010-05-18 Kabushiki Kaisha Toshiba Semiconductor memory device in which word lines are driven from either side of memory cell array
KR100927119B1 (ko) 2007-05-10 2009-11-18 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
KR100898039B1 (ko) 2007-05-21 2009-05-19 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US7813212B2 (en) * 2008-01-17 2010-10-12 Mosaid Technologies Incorporated Nonvolatile memory having non-power of two memory capacity
US8310872B2 (en) * 2008-01-25 2012-11-13 Rambus Inc. Multi-page parallel program flash memory
JPWO2009110227A1 (ja) * 2008-03-03 2011-07-14 パナソニック株式会社 記録装置、再生装置および方法
JP2010061723A (ja) * 2008-09-02 2010-03-18 Toppan Printing Co Ltd 半導体メモリー装置
JP4937219B2 (ja) 2008-09-17 2012-05-23 株式会社東芝 不揮発性半導体記憶装置
JP5020391B2 (ja) * 2010-02-22 2012-09-05 パナソニック株式会社 復号化装置及び復号化方法
JP2011187141A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 転送回路及びそれを用いた不揮発性半導体記憶装置
JP5467938B2 (ja) * 2010-06-02 2014-04-09 ウィンボンド エレクトロニクス コーポレーション 半導体メモリ
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US8472280B2 (en) 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
US8976621B2 (en) 2010-12-24 2015-03-10 Micron Technology, Inc. Continuous page read for memory
JP5426600B2 (ja) * 2011-03-30 2014-02-26 株式会社東芝 半導体メモリ
US8667368B2 (en) 2012-05-04 2014-03-04 Winbond Electronics Corporation Method and apparatus for reading NAND flash memory
TWI570734B (zh) * 2012-06-07 2017-02-11 美光科技公司 記憶體連續頁面讀取
TWI497495B (zh) * 2012-07-02 2015-08-21 Winbond Electronics Corp 用於讀取ｎａｎｄ快閃記憶體的方法和設備
CN103578535B (zh) * 2012-07-23 2016-06-15 华邦电子股份有限公司 用于读取nand快闪存储器的方法和设备
JP5667143B2 (ja) 2012-10-11 2015-02-12 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
US8843674B2 (en) 2013-02-26 2014-09-23 Kabushiki Kaisha Toshiba Semiconductor memory device capable of testing signal integrity
US9224480B2 (en) * 2013-02-27 2015-12-29 Texas Instruments Incorporated Dual-function read/write cache for programmable non-volatile memory
US9324450B2 (en) 2013-03-13 2016-04-26 Winbond Electronics Corporation NAND flash memory
US9208833B2 (en) * 2013-04-23 2015-12-08 Micron Technology Sequential memory operation without deactivating access line signals
KR102174337B1 (ko) 2014-04-08 2020-11-04 삼성전자주식회사 메모리 시스템 및 이를 포함하는 전자 장치
US9442798B2 (en) 2014-07-31 2016-09-13 Winbond Electronics Corporation NAND flash memory having an enhanced buffer read capability and method of operation thereof
US9367392B2 (en) 2014-08-01 2016-06-14 Winbond Electronics Corporation NAND flash memory having internal ECC processing and method of operation thereof
TWI587302B (zh) * 2014-12-09 2017-06-11 華邦電子股份有限公司 記憶體編程方法以及記憶體裝置
CN105988541A (zh) * 2015-02-06 2016-10-05 钜泉光电科技(上海)股份有限公司 一种电能计量芯片的通信复位方法及系统
CN105912483B (zh) * 2015-02-23 2019-06-21 东芝存储器株式会社 存储系统
JP5909294B1 (ja) * 2015-03-11 2016-04-26 力晶科技股▲ふん▼有限公司 不揮発性記憶装置のための書き込み回路及び方法、並びに不揮発性記憶装置
US10346097B2 (en) 2015-11-26 2019-07-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device including nonvolatile memory device
KR20170086345A (ko) * 2016-01-18 2017-07-26 에스케이하이닉스 주식회사 메모리 칩 및 메모리 컨트롤러를 포함하는 메모리 시스템
JP6538597B2 (ja) * 2016-03-14 2019-07-03 東芝メモリ株式会社 記憶装置
KR102514521B1 (ko) 2016-03-23 2023-03-29 삼성전자주식회사 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
JP6178909B1 (ja) * 2016-09-15 2017-08-09 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR20190040598A (ko) * 2017-10-11 2019-04-19 에스케이하이닉스 주식회사 컨트롤러 및 컨트롤러의 동작방법
JP2019117676A (ja) * 2017-12-27 2019-07-18 東芝メモリ株式会社 メモリシステム
KR20220085271A (ko) * 2020-12-15 2022-06-22 에스케이하이닉스 주식회사 파이프 래치 회로, 그의 동작 방법, 및 이를 포함한 반도체 메모리 장치
US11494317B1 (en) 2020-12-29 2022-11-08 Waymo Llc Memory validation

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63239696A (ja) 1987-03-27 1988-10-05 Toshiba Corp 冗長回路付メモリの試験装置
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5297029A (en) * 1991-12-19 1994-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device
JPH08139290A (ja) * 1994-11-11 1996-05-31 Toshiba Corp 半導体記憶装置
JPH08221975A (ja) * 1995-02-17 1996-08-30 Toshiba Corp 半導体メモリ回路
US6041389A (en) * 1995-11-16 2000-03-21 E Cirrus Logic, Inc. Memory architecture using content addressable memory, and systems and methods using the same
US5983313A (en) * 1996-04-10 1999-11-09 Ramtron International Corporation EDRAM having a dynamically-sized cache memory and associated method
JP3850067B2 (ja) * 1996-04-24 2006-11-29 株式会社ルネサステクノロジ メモリシステムおよびそれに用いられる半導体記憶装置
JP3414587B2 (ja) 1996-06-06 2003-06-09 株式会社東芝 不揮発性半導体記憶装置
JPH1064257A (ja) * 1996-08-20 1998-03-06 Sony Corp 半導体記憶装置
TW338165B (en) * 1996-09-09 1998-08-11 Sony Co Ltd Semiconductor nand type flash memory with incremental step pulse programming
US5901086A (en) * 1996-12-26 1999-05-04 Motorola, Inc. Pipelined fast-access floating gate memory architecture and method of operation
US6279069B1 (en) * 1996-12-26 2001-08-21 Intel Corporation Interface for flash EEPROM memory arrays
US5835932A (en) * 1997-03-13 1998-11-10 Silicon Aquarius, Inc. Methods and systems for maintaining data locality in a multiple memory bank system having DRAM with integral SRAM
KR100251636B1 (ko) * 1997-04-10 2000-05-01 윤종용 소형컴퓨터시스템인터페이스방식접속을위한메모리장치
KR100255957B1 (ko) * 1997-07-29 2000-05-01 윤종용 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 구비한반도체 메모리 장치
JP3463912B2 (ja) 1997-09-09 2003-11-05 シャープ株式会社 フラッシュメモリのライトステートマシンのハードウェアリセット
JP3277860B2 (ja) * 1997-09-30 2002-04-22 日本電気株式会社 ロウバッファ内蔵半導体メモリ
KR100258574B1 (ko) * 1997-12-30 2000-06-15 윤종용 반도체 메모리 장치 및 그 장치의 프로그램/소거 검증 방법
JPH11203860A (ja) * 1998-01-07 1999-07-30 Nec Corp 半導体記憶装置
JP3012589B2 (ja) * 1998-03-24 2000-02-21 日本電気アイシーマイコンシステム株式会社 不揮発性半導体記憶装置
KR100298583B1 (ko) * 1998-07-14 2001-10-27 윤종용 반도체메모리장치및그장치의데이터리드방법
JP3267259B2 (ja) * 1998-12-22 2002-03-18 日本電気株式会社 半導体記憶装置
US6282145B1 (en) * 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
US6330636B1 (en) * 1999-01-29 2001-12-11 Enhanced Memory Systems, Inc. Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank
US5986945A (en) * 1999-04-20 1999-11-16 Winbond Electronics Corporation Memory device output circuit having multiple operating modes
JP4074029B2 (ja) 1999-06-28 2008-04-09 株式会社東芝 フラッシュメモリ
JP3755346B2 (ja) 1999-07-26 2006-03-15 富士通株式会社 不揮発性半導体記憶装置
DE10043397B4 (de) * 1999-09-06 2007-02-08 Samsung Electronics Co., Ltd., Suwon Flash-Speicherbauelement mit Programmierungszustandsfeststellungsschaltung und das Verfahren dafür
JP2001167586A (ja) * 1999-12-08 2001-06-22 Toshiba Corp 不揮発性半導体メモリ装置
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP4387547B2 (ja) 2000-03-27 2009-12-16 株式会社東芝 不揮発性半導体メモリ
US6466491B2 (en) * 2000-05-19 2002-10-15 Fujitsu Limited Memory system and memory controller with reliable data latch operation
US6304497B1 (en) * 2000-06-30 2001-10-16 Micron Technology, Inc. Synchronous memory status register
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
JP3851865B2 (ja) * 2001-12-19 2006-11-29 株式会社東芝 半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI396199B (zh) * 2005-04-01 2013-05-11 Sandisk Technologies Inc 非揮發性記憶體之快取操作中資料鎖存之利用

Also Published As

Publication number Publication date
TWI238412B (en) 2005-08-21
US7123515B2 (en) 2006-10-17
CN104200839B (zh) 2018-07-03
US7916555B2 (en) 2011-03-29
CN1428866A (zh) 2003-07-09
US20170076817A1 (en) 2017-03-16
US20130262754A1 (en) 2013-10-03
KR20030051402A (ko) 2003-06-25
JP3851865B2 (ja) 2006-11-29
US20030156455A1 (en) 2003-08-21
US10410731B2 (en) 2019-09-10
US8218373B2 (en) 2012-07-10
US8743625B2 (en) 2014-06-03
CN104200839A (zh) 2014-12-10
KR100518288B1 (ko) 2005-10-04
CN104200841B (zh) 2018-07-24
US20050190602A1 (en) 2005-09-01
US20190362800A1 (en) 2019-11-28
CN1428866B (zh) 2015-02-25
CN104200840B (zh) 2018-08-07
US9536610B2 (en) 2017-01-03
US20110090742A1 (en) 2011-04-21
US7453739B2 (en) 2008-11-18
CN102136294A (zh) 2011-07-27
US20090080264A1 (en) 2009-03-26
US7224621B2 (en) 2007-05-29
US20110096606A1 (en) 2011-04-28
US8218374B2 (en) 2012-07-10
US20180096729A1 (en) 2018-04-05
US20200321067A1 (en) 2020-10-08
US11295823B2 (en) 2022-04-05
US10741266B2 (en) 2020-08-11
CN102063930B (zh) 2014-07-23
US7023741B2 (en) 2006-04-04
US20120243322A1 (en) 2012-09-27
CN102063930A (zh) 2011-05-18
US9870831B2 (en) 2018-01-16
US8477541B2 (en) 2013-07-02
US20070002635A1 (en) 2007-01-04
CN104200841A (zh) 2014-12-10
US20140226410A1 (en) 2014-08-14
JP2003249082A (ja) 2003-09-05
CN104200840A (zh) 2014-12-10
US20070201279A1 (en) 2007-08-30

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