CN104200841A - 半导体集成电路 - Google Patents

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Abstract

本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。

Description

半导体集成电路
本申请是申请号为201010543237.6、分案递交日为2010年11月15日、发明名称为“半导体集成电路”(其原始母案的申请号为02157191.0、申请日为2002年12月19日、发明名称为“半导体集成电路”)的发明专利申请的分案申请。
技术领域
本发明特别涉及将内部动作的成功/失败结果输出到半导体芯片外部的半导体集成电路，例如，NAND单元EEPROM、DINOR单元EEPROM、AND单元型EEPROM等非易失性半导体存储装置。
背景技术
作为半导体存储装置之一，公知的有电可改写的EEPROM。尤其是，将多个存储器单元串联构成NAND单元块的NAND单元型EEPROM，作为可以高集成化的器件受到注目。
NAND单元型EEPROM的一个存储器单元，具有在半导体基板上经绝缘膜叠置用作电荷存储层的浮动栅和控制栅的FET-MOS构造。于是，将多个存储器单元以邻接的存储器单元共用源和漏的形式串联而构成NAND单元，并将此作为一个单位与位线相连接。
这种NAND单元排列成为矩阵形式而构成存储器单元阵列。存储器单元阵列集成于p型阱区或p型基板内。在存储器单元阵列的列方向排列的NAND单元的一端侧的漏，分别通过选择栅(选通电路)晶体管共同连接到位线，而另一端侧源通过另外的选择栅晶体管连接到共通源线。
存储器单元晶体管的控制栅及选择栅晶体管的栅极在存储器单元阵列的行方向上延长，分别成为共通的控制栅线(字线)、选择栅线。
此NAND单元型EEPROM的动作如下。
数据写入动作，是从距离位线接触点最远的位置的存储器单元开始顺序进行。在选择的存储器单元的控制栅上施加高电压Vpgm(＝18V左右)。从此选择存储器单元还对位于位线接触点侧的存储器单元的控制栅及选择栅分别施加中间电位Vmw(＝10V左右)，在位线上相应于数据给予0V或中间电位Vmb(＝8V左右).
在位线电位为0V时，该电位传达到选择存储器单元的漏，产生从漏向浮动栅的隧道电流的电子注入。由此，该选择存储器单元的阈值向正方向上移动。就以这种状态作为，例如，“0”写入状态。
在位线电位是Vmb时，不发生电子注入，所以，阈值不改变，停止与负值上。以这种状态为“1”写入状态。
数据删除，是对选择的NAND单元块内的全部存储器单元同时进行。就是说，对选择的NAND单元块内的全部控制栅施加0V，在p型阱区或p型基板上施加高电压Vera(＝20V左右)。另外，使位线、源线、非选择NAND单元块中的控制栅及全部选择栅处于浮动状态。
由此，在选择NAND单元块中的全部存储器单元中，由于隧道电流，浮动栅的电子释放到p型阱区或p型基板。由此，删除后阈值电压向负方向移动。
数据读出动作，在选择存储器单元的控制栅上施加0V，而在其以外的存储器单元的控制栅及选择栅上施加电源电压Vcc或比电源电压稍高的读出电压VH。此电压VH的值通常为Vcc的2倍以下的电压电平，例如，在5V以下。此时，可通过检测在选择存储器单元中是否有电流流过而读出数据。
图35示出现有的NAND单元型EEPROM的存储器单元阵列及位线控制电路的构成的一例。
在图35中示出的是，存储器单元阵列1具有，例如，33792根的位线BL0～BL33791和1024个块Block0～block1023，在行方向的两侧分别配置行译码器的示例。
在位线控制电路2内，在数据输入输出缓冲存储器和收发数据的经路IO，/IO线对和位线BLi,BLi+1,...(i＝0)之间设置有检测闩锁电路31。就是说，在IO，/IO线对和互相邻接的奇数列及偶数列的2根位线之间分别连接有一个检测闩锁电路31。
图36示出图35的NAND单元型EEPROM的数据写入顺序的一例的算法。
在此算法中，对多个页的各页顺序写入数据。在数据写入动作时，因为检测闩锁电路31处于动作中，即使用中，检测闩锁电路31不能用于数据输入等其他动作。
就是说，因为在此数据写入顺序中，对于1页，执行写入数据输入动作和数据写入动作，对各个页反复执行，所以在数据写入动作中不能并行执行写入数据输入动作。
另外，在实际的动作中，在数据写入动作结束后，将写入的数据读出，进行写入检验确定是否与应该写入的数据一致，确认是否完成正常写入的成功/失败状态。
因此，在数据写入顺序中，写入数据输入动作和数据写入动作交互反复进行。数据写入顺序整体所需要的时间，主要是处理写入数据输入动作和处理数据写入动作的时间之和，数据写入顺序整体所需要的时间变长。
图37示出图35的NAND单元型EEPROM的读出顺序的一例的算法。
此算法示出的是对多个页的各页连续进行数据读出的场合的顺序。在数据读出动作时，因为检测闩锁电路31处于动作中，即在使用中，检测闩锁电路31不能用于数据输出等其他动作。
在图37的算法中，由单元数据读出动作和读出数据输出动作两者所需的时间和决定整个读出顺序所需时间，数据读出顺序整体所需要的时间变长。
另外，为了可以实现高速缓存功能及多值逻辑动作，备有临时保持写入数据和读出数据的数据改写读出电路的存储电路，关于这种电路，例如，在专利文献1中有记载，此专利文献1为特开2001-325796号公报。
发明内容
如上所述，在现有的NAND单元型等非易失性半导体存储装置中，存在在数据写入动作中不能并行执行写入数据输入动作，使得整个数据写入顺序所需时间变长的问题。
另外，还存在在数据读出动作中不能并行执行读出数据输出动作，使得整个数据读出顺序所需时间变长的问题。
本发明正是鉴于上述问题而完成的，其第一个目的是提供一种在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作连续进行时，可以将两者的成功/失败结果输出到外部，提高在芯片外的控制上的便利性的半导体集成电路。
另外，本发明的第二个目的是提供一种可以在数据写入动作中并行进行写入数据输入，缩短整个数据写入顺序所需时间，实现具有高速数据写入功能的半导体存储电路的半导体集成电路。
此外，本发明的第三个目的是提供一种可以在数据读出动作中并行进行读出数据输出，缩短整个数据读出顺序所需时间，实现具有高速数据读出功能的半导体存储电路的半导体集成电路。
第一发明方面的半导体集成电路的特征在于：连续进行第1动作和第2动作，在上述第1动作结束后在内部保持该动作的成功/失败结果，在上述第1及上述第2动作结束后将上述第1动作的成功/失败结果和上述第2动作的成功/失败结果两者输出到外部。
第二发明方面的半导体集成电路的特征在于：可以并行执行第1动作和第2动作，将表示上述第1动作是否处于执行中的第1信息及表示在上述第1动作中是否可以执行上述第2动作的第2信息两者输出到外部。
第三发明方面的半导体集成电路的特征在于具备：可以并行执行第1动作和第2动作的内部电路；和将表示上述第1动作是否处于执行中的第1信息及表示在上述第1动作中是否可以执行上述第2动作的第2信息两者输出到外部的输出电路。
第四发明方面的半导体集成电路的特征在于具备：判定内部电路刚刚动作的结果、输出成功/失败信号的成功/失败判定电路；输入上述成功/失败信号、在上述内部电路中分别保持连续执行的第1动作及第2动作各自的成功/失败结果的成功/失败保持电路；以及将在上述第1动作及第2动作连续进行时保持于上述成功/失败保持电路中的上述第1动作及第2动作各自的成功/失败结果输出的输出电路。
第五发明方面的半导体集成电路的特征在于具备：与数据输入输出线相连接、临时保持数据的数据高速缓存电路；与上述数据高速缓存电路相连接、读出从存储器单元读出的数据并闩锁的同时，将应该写入存储器单元的数据进行闩锁的闩锁电路。
附图说明
图1为示出本发明的实施方式1的NAND单元型EEPROM的整体概略构成的框图。
图2为取出存储器单元阵列中的一个NAND单元部分的剖面图及等效电路图。
图3为图2(a)中的不同剖面的剖面图。
图4为示出图1中的存储器单元阵列的一部分的等效电路图。
图5为示出图1中的存储器单元阵列、位线控制电路、数据输入输出控制电路的构成一例的电路图。
图6为示出在利用图5的电路的场合的数据写入顺序的一例的算法的示图。
图7为概略示出在利用图6的算法的场合的图5的电路的动作的示图。
图8为示出图1的NAND单元型EEPROM形成的半导体芯片的数据写入顺序的控制方法的一例的示图。
图9为示出实施方式1的存储器单元阵列的变形例1的电路图。
图10为示出实施方式1的存储器单元阵列的变形例2的电路图。
图11为示出现有例和本发明的数据写入顺序的各种控制方法的示图。
图12为示出本发明的数据写入顺序的控制方法的示图。
图13为示出在使用图12的控制方式的场合的数据写入动作时的“忙”状态的输出方法的示图。
图14为示出在使用图12的控制方式的场合的数据写入动作时的“忙”状态的输出方法的示图。
图15为示出在写入动作连续进行的场合的状态读时的成功/失败输出结果定时依赖性的一例的示图。
图16为示出在写入动作连续进行的场合的状态读时的成功/失败输出结果的定时依赖关系的一例的示图。
图17为示出在写入动作以外的动作和写入动作连续进行的场合的状态读时的成功/失败输出结果定时的依赖关系的一例的示图。
图18为示出在写入动作以外的动作连续进行的场合的状态读时的成功/失败输出结果定时依赖性的一例的示图。
图19为实施方式1的状态读时的数据输出内容的一例的示图。
图20为示出在实施方式1的状态读时、输出2次写入动作的累积成功/失败的状态的场合的动作例的示图。
图21为示出在实施方式1的状态读时、输出2次写入动作的累积成功/失败的状态的场合的动作例的示图。
图22为示出本发明的实施方式2的NAND单元型EEPROM的整体概略构成的框图。
图23为示出本发明的实施方式3的NAND单元型EEPROM的整体概略构成的框图。
图24为示出在将本发明应用于图5的电路的数据读出动作的场合的数据读出顺序的实施例的算法的示图。
图25为概略示出在利用图24的算法的场合的图5的电路的数据读出动作的示图。
图26为示出现有例和本发明的数据读出顺序的各种控制方法的示图。
图27为示出使用图26(b)的控制方式的场合的数据读出动作的“就绪”/“忙”状态的详情的示图。
图28为示出使用图26(b)的控制方式的场合的数据读出动作的“就绪”/“忙”状态的详情的示图。
图29为示出归纳本发明的NAND单元型EEPROM的后台动作中的有效命令/禁止命令的示图。
图30为示出NOR单元型EEPROM的存储器单元阵列的等效电路图。
图31为示出DINOR单元型EEPROM的存储器单元阵列的等效电路图。
图32为示出AND单元型EEPROM的存储器单元阵列的等效电路图。
图33为示出带有选通晶体管的NOR单元型EEPROM的一例的存储器单元阵列的等效电路图。
图34为示出带有选通晶体管的NOR单元型EEPROM的另一例的存储器单元阵列的等效电路图。
图35为示出现有的NAND单元型EEPROM的存储器单元阵列、位线控制电路、数据输出控制电路的一例的电路图。
图36为示出利用图35的电路的数据写入顺序的一例的算法的示图。
图37为示出利用图35的电路的数据写入顺序的一例的算法的示图。
具体实施方式
下面参照附图对本发明的实施方式予以说明。
<实施方式1>
图1为示出本发明的实施方式1的NAND单元型EEPROM的整体概略构成的框图。
在存储器单元阵列1内，如后所述，分别设置有多个具有控制栅及选择栅的存储器单元。在这些存储器单元各个上分别连接有位线和字线。并且，上述多个存储器单元分割为多个块，在动作时选择某一个块。
在存储器单元阵列1上连接有位线控制电路2。此位线控制电路2，从存储器单元阵列1内的多个存储器中读出数据并将数据写入到各个存储器单元中。
为此，上述位线控制电路2，包含用来检测放大存储器单元阵列1内的位线的电位的检测放大器和目的为将用来进行写入的数据闩锁的检测闩锁电路(检测放大器/数据闩锁电路)。于是，在位线控制电路2和数据输入输出控制电路3之间进行写入数据/读出数据等的数据传送。
上述数据输入输出控制电路3，如后所述，包含保持写入数据/读出数据等的数据高速缓存电路，对写入数据及读出数据等内部数据或外部数据的输入输出进行控制。此数据输入输出控制电路3与数据输入输出缓冲器(I/O缓冲器)4相连接。
另外，上述数据输入输出控制电路3，由从接受地址输入的地址缓冲器(地址闩锁器)5接受地址信号的列译码器6的输出进行控制。
用来控制存储器单元的控制栅及选择栅的行译码器7与存储器单元阵列1相连接。此外，用来控制形成存储器单元阵列1的p型阱区或p型基板的电位的阱电位控制电路8与存储器单元阵列1相连接。另外，用来控制存储器单元阵列1内的源线电压的源线控制电路9与存储器单元阵列1相连接。
另外，设置有用来控制选择块内的字线，即控制栅线的电位的字线控制电路10及用来控制行译码器7的电源电位的行译码器电源控制电路11。此字线控制电路10及译码器电源控制电路11一起连接到行译码器7。
此外，还设置有产生写入用高电压和中间电压及删除用高电压、读出用高电压等，在删除动作中供给上述p型阱区或p型基板，在写入动作中供给存储器单元阵列1内的字线及位线、行译码器7等的高电压和中间电压生成电路12。此高电压和中间电压生成电路12，与上述存储器单元阵列1、位线控制电路2、字线控制电路10及译码器电源控制电路11相连接。
上述数据输入输出缓冲器4，在和外部之间进行各种数据的收发。在此数据输入输出缓冲器4上连接有，例如，由I/O-1～I/O-8组成的8个I/O焊盘。于是，经过这8个I/O焊盘I/O-1～I/O-8从外部供给写入数据及地址、命令等，经过这8个I/O焊盘I/O-1～I/O-8从内部将读出数据及各种信号输出到外部。
上述数据输入输出缓冲器4还连接到上述地址缓冲器5及命令译码器13。
命令译码器13，在从I/O-1～I/O-8输入命令时，经过数据输入输出缓冲器4接受此命令进行闩锁，按着闩锁的命令输出用来控制数据读出动作、写入动作、删除动作等各种动作的控制信号。
另外，设置有成功/失败判定电路14及成功/失败保持电路15。上述成功/失败判定电路14与上述位线控制电路2相连接，上述成功/失败保持电路15与上述成功/失败判定电路14相连接。上述成功/失败保持电路15，例如，由位移寄存器构成。
上述成功/失败判定电路14，判定写入或删除是否正常进行。于是，如写入或删除正常进行，就判定为通过状态，如不是，就判定为失败状态。
上述成功/失败判定电路14的成功/失败判定，在写入或删除动作结束之后，发送到成功/失败保持电路15进行保持。并且，如用来调查成功/失败状态的命令经过I/O-1～I/O-8从外部供给，此命令经过数据输入输出缓冲器4输入到命令译码器13，从命令译码器13输出控制信号，根据此控制信号将保持于成功/失败保持电路15中的成功/失败判定结果输入到数据输入输出缓冲器4，之后，从I/O-1～I/O-8中的某一个有选择地输出。
另外，设置有“就绪”/“忙”控制电路(R/B控制电路)16。此R/B控制电路16，与上述数据输入输出控制电路3及数据输入输出缓冲器4相连接。“就绪”/“忙”控制电路16，根据数据输入输出控制电路3的动作，生成表示芯片的动作状态的“就绪”/“忙”信号。此“就绪”/“忙”信号输入到数据输入输出缓冲器4，之后，从I/O-1～I/O-8中的某一个有选择地输出。
图2(a)、(b)为取出图1中的存储器单元阵列中的一个NAND单元部分的剖面图及等效电路图，图3(a)、(b)分别为图2(a)中的沿3A-3A线的剖面图及沿3B-3B线的剖面图。
在由元件分离氧化膜21包围的p型硅基板(或p型阱区)22上形成由多个NAND单元组成的存储器单元阵列。在一个NAND单元中，串联的多个存储器单元(在本例中为8个存储器单元M1～M8)，在邻接的单元间共用作为各自的源、漏区的n型扩散层23(230、231、...、2310)。
此外，在NAND单元的漏侧分别设置有和存储器单元的浮动栅控制栅同时形成的选通晶体管249、259及2410、2510。
各存储器单元M1～M8具有的构造为，在半导体基板22上经栅绝缘膜26形成浮动栅24(241、242、...、248)，并且在其上经栅绝缘膜27形成叠置的控制栅25(251、252、...、258)。
在这样形成元件的基板上，由CVD氧化膜28覆盖，在其上配置位线29。位线29，与NAND单元的一端的漏侧的扩散层230相接触。
上述这种NAND单元，排列成为矩阵状，NAND单元的漏侧的选通晶体管共同连接到源线，源侧的选通晶体管则连接到源线(源线电压单元-源)。
存储器单元M1～M8的控制栅24，作为控制栅线(字线)CG1、CG2、...、CG8共同配设于存储器单元阵列的行方向上。
图4为示出图2(a)、(b)中示出的NAND单元配列成为矩阵状的图1中的存储器单元阵列1的等效电路的一部分的示图。
共有同一字线及选择栅线的NAND单元群称为块，例如，在图中，以虚线围成的区域为一个块。读出/写入等的动作，对在多个块中选择的一个选择块进行。
图5为示出图1中的存储器单元阵列1、位线控制电路2、数据输入输出控制电路3的构成一例的电路图。
如图5所示，作为与数据输入输出缓冲器4进行数据收发的路径的IO，/IO线对，经过设置于数据输入输出控制电路3内的多个数据高速缓存电路31与设置于位线控制电路2内的多个检测闩锁电路32相连接。上述各数据高速缓存电路31及各检测闩锁电路32的构成都包含输入输出结点交叉连接的各自2个反相器电路。更详细说，各数据高速缓存电路31的构成包括：由2个反相器电路组成的闩锁电路33、连接到此闩锁电路33的一方的数据存储节点N1和IO线之间的开关用的晶体管34、连接到上述闩锁电路33的另一方的数据存储节点N2和检测闩锁电路32之间的开关用的晶体管35、以及连接到上述数据存储节点N2和检测闩锁电路32之间的开关用的晶体管36。
另外，各检测闩锁电路32的构成包括由2个反相器电路组成的闩锁电路37和一端连接到此闩锁电路37的数据存储节点N3的开关用的晶体管38。于是，在位线控制电路2内在各个检测闩锁电路32的每一个中分别设置2个开关用的晶体管39、40。上述的一个晶体管39与上述晶体管38的另一端和存储器单元阵列1内的偶数列的任何一根位线之间相连接，另一个晶体管40与上述晶体管38的另一端和存储器单元阵列1内的奇数列的任何一根位线之间相连接。上述晶体管39、40以位线选择信号BTL0或BTL1进行栅控。
就是说，IO，/IO线对只直接与数据高速缓存电路31相连接，此数据高速缓存电路31与检测闩锁电路32相连接。
另外，图5中示出的是，存储器单元阵列1具有33792根位线BL0～BL33791和1024个块，即块0～块1023(Block0～Block1023)，在行方向的两侧分别配置行译码器的示例。
在图5的电路中，在奇数列、偶数列的2根位线和IO，/IO线对之间存在2种闩锁电路，即1个检测闩锁电路32和1个数据高速缓存电路31。所以，在数据写入动作及数据读出动作时，可以只选择与检测闩锁电路32相连接的2根位线中的1根，并只对与选择的位线相连接的存储器单元执行数据写入/读出。
因为在数据写入动作中使用的只是检测闩锁电路32，数据高速缓存电路31可以在独立于数据写入动作的动作中使用。例如，可以在下面进行的数据写入动作中使用的写入数据，即写入到次页的写入数据的输入动作中使用。
图6为示出在利用图5的电路的场合的数据写入顺序的一例的算法的示图。
此算法示出在对多个页的各页顺序进行数据写入的数据写入顺序中，并行进行数据写入动作和写入到次页的写入数据输入动作的情况。在最初的步骤中，进行对数据高速缓存电路31的写入数据输入动作(到数据高速缓存)，在下一个步骤中从数据高速缓存电路31进行从数据高速缓存电路31向检测闩锁电路32传送写入数据的动作(使用检测闩锁器)。另外，与此数据写入动作并行进行将下面的写入数据输入到数据高速缓存电路31的动作(到数据高速缓存)。
下面，同样地，将数据从数据高速缓存电路31传送到检测闩锁电路32、进行数据写入动作。
在图6的算法中，从数据高速缓存电路31向检测闩锁电路32的数据传送动作是必需的。不过，因为通常数据传送动作所需要的时间与数据写入动作(通常为大约200μs)及写入数据输入动作(通常为数十～数百μs)相比较非常短，通常为大约2～3μs，对整个顺序所需的时间几乎没有影响。
下面，对图6的算法相对于在现有例中示出的图36的算法的有利之处，通过比较1页的数据写入动作所需时间进行说明。
利用图6的算法对1页的数据写入动作所需时间是数据写入动作和与此并行进行的写入数据输入动作之中的时间长的一方的动作所需时间与写入数据传送动作所需时间之和。与此相对，利用在现有例中示出的图36的算法的1页的数据写入动作所需时间为数据写入动作和写入数据输入动作所需时间之和。
如考虑到，通常数据写入动作所需时间高达大约200μs，而写入数据输入动作所需时间为数十～数百μs这一点，因为数据写入动作和写入数据输入动作所需时间的数量级相同，在使用图6的算法的场合，1页写入数据输入动作所需时间大约为数百μs。
与此相对，利用图36的算法的1页的数据写入动作所需时间为数百μs+数百μs，使用图6的算法的整个顺序所需时间可大幅度地缩短。
图7(a)～(f)为概略示出在利用图6的算法的场合的图5的电路的动作的示图。
在图7中，与写入数据输入动作并行进行的数据写入动作以“后台”(Background)表示，而数据写入动作的单独动作以“前台”(Foreground)表示。另外，数据写入动作表示为“数据编程”(DataProg)，通过反复进行写入存储器单元数据写入用的电压施加动作“编程”(programming)和写入检验动作“检验”(verification)而执行。
在数据写入顺序的最后页的数据写入动作中，因为必须输入下一页的写入数据，图6、图7一起都变为数据写入动作的单独动作。所以，在对最终页的数据写入动作中，不需要后台动作。就是说，因为不需要与其他动作并行动作，所以可使用前台动作。
图8为示出图1的NAND单元型EEPROM形成的半导体芯片的数据写入顺序的控制方法的一例的示图。另外，图8中的Ta至Tf各个期间的动作，与图7中的(a)～(f)相对应。
作为用于实现写入动作的控制方法，一般采用的顺序为地址/数据输入用命令(COM1)输入、进行数据写入的地址输入、写入数据输入、数据写入动作开始命令的输入、数据写入动作开始，作为数据写入动作开始命令，有两种：前台用，即可以和写入数据输入动作并行进行的数据写入动作用的命令COM2和后台用，即不可以和其他动作并行进行的数据写入动作用的命令COM3。
在一方的数据写入动作用的命令COM3的输入时，表示芯片的动作状态的“就绪”/“忙”状态的“忙”期间长，一直到与命令COM3的输入相对应地数据写入动作结束为止“忙”状态一直继续。在此“就绪”/“忙”状态，根据图1中的数据输入输出控制电路3的动作在R/B控制电路17中检测，相应于此检测状态生成“就绪”信号/“忙”信号。
在另一方的数据写入动作用的命令COM2的输入时，表示芯片的动作状态的“就绪”/“忙”状态的“忙”期间短，在马上要输入命令COM2之前输入的写入数据从数据高速缓存电路31传送到检测闩锁电路32之后即刻从“忙”状态返回到“就绪”信号/“忙”状态。
通常，作为数据写入动作开始命令，通过在数据写入顺序中的最终页以外使用命令COM2，可并行执行数据写入动作和写入数据输入动作而缩短所需时间，通过对最终页使用命令COM3容易检测顺序的结束。就是说，采用通过检查“就绪”/“忙”状态可以检测的方法特别有效。
另外，图8中示出的各个所需时间，作为输入数据量1页相当于2112字节，数据输入循环为50ns，从数据高速缓存电路31到检测闩锁电路32的数据传送所需时间为3μs，数据写入动作所需时间为200μs，示出的数据写入顺序为从页1到页N的场合。
另外，在图8所示的方法中，如Tc及Td期间，在后台的写入动作执行中，模拟输出“忙”状态。在此模拟“忙”状态时，COM1、COM2、COM3这样的与写入动作相关联的命令以外的命令，特别是与其他动作，例如，数据读出动作及数据删除动作等相关联的命令的输入受到禁止。通常，关于此禁止命令的输入，记载于在芯片的规格说明书中。
另外，芯片的设计考虑到在输入上述禁止命令的场合，可以忽视该禁止命令继续后台动作，可以防止误动作。
具体言之，有效命令、禁止命令或可忽视的命令可举例如下。有效命令是COM1、COM2、COM3等写入系列命令，复位命令，输出表示“就绪”/“忙”状态及成功/失败状态的信号的命令。禁止命令或可忽视命令是上述有效命令以外的命令，例如，读出系列命令，删除系列命令。
像芯片ID输出用命令等那样，属于上述有效命令、禁止命令的任何一个也没有问题，但这些一般列入到禁止命令方面，具有可以使电路简易的优点。
另外，在上述第1具体实施方式中，是利用图5的电路构成例进行说明的，但本发明不限于本例，可以有各种改变。
图9为示出具体实施方式1的存储器单元阵列1、位线控制电路2及数据输入输出控制电路3的变形例1的构成的电路图。
如图9所示，在将存储器单元阵列1在字线的延长方向上在一半处分割而成为2个存储器单元阵列1-1、1-2，使1个块在2个存储器单元阵列1-1、1-2中各配置半个的场合，本发明当然也是有效的。
在图9的构成中，在将1页的存储器单元在2个存储器单元阵列1-1、1-2中各配置半个，对配置于左右存储器单元阵列中的1页的存储器单元以上述方式执行动作的场合，本发明也是有效的。
图10为示出具体实施方式1的存储器单元阵列1、位线控制电路2及数据输入输出控制电路3的变形例2的构成的电路图。
如图10所示，在将存储器单元阵列1在字线的延长方向上在一半处分割而成为2个存储器单元阵列1-1、1-2，并且使1个块只配置于单个存储器单元阵列1-1或1-2中的场合，本发明当然也是有效的。
在图10的场合，在左右存储器单元阵列内分别选择不同的1页合计选择2页执行上述的动作的场合，本发明也是有效的。在此场合，对不同块内的2页的存储器单元可同时进行数据写入。
另外，在存储器单元阵列不是分割成为2个而是3个以上的场合，也可以实现与上述同样的动作，本发明当然有效。
下面对本发明的数据写入的控制方式和现有的数据写入的控制方式进行比较。
图11(a)示出现有的数据写入控制方式的概略，图11(b)示出图8所示的数据写入的控制方式的概略。
在图11(a)所示的现有方式中，对整页数据写入动作可以以前台动作进行，而在图11(b)所示的本例方式中，对最终页以外的页可以以后台动作进行。
图12示出本发明的数据写入顺序的控制方法的概略。
这是对整页数据写入动作以前台动作进行的控制方式，在此场合本发明也有效。
图13(a)至图13(d)及图14(a)、(b)为示出使用图11(b)的控制方式的场合的数据写入动作时的“忙”信号的输出例。另外，在图中的命令输入的记述部分中，地址/数据输入的表示省略，实际上这些输入是自不待言的。
图13(a)至图13(d)及图14(a)、(b)中的信号高速缓存-R/B(Cache-R/B)与上述的“就绪”/“忙”状态，例如，图8中的“就绪”/“忙”状态相当，通常，与从图1中的I/O焊盘I/O-1至I/O-8中的某一个输出的芯片的“就绪”/“忙”状态一致。另一方面，信号真-R/B(True-R/B)表示也包含后台动作的芯片中的动作，后台动作中永远是变成为“忙”状态的信号。
图13(a)是单独实行现有的数据写入动作的场合，相当于前台动作。在此场合，在数据写入动作期间tPROG中，2种信号高速缓存-R/B与真-R/B一致。
图13(b)、(d)，表示出在数据写入动作连续进行2次时，在第1次动作结束后第2次动作开始命令输入的场合的数据写入动作期间tPROG及“忙”信号的状态。
另外，图13(c)、图14(a)，表示出在数据写入动作连续进行2次时，在第1次动作中第2次动作开始命令输入的场合的数据写入动作期间tPROG及“忙”信号的状态。
另外，图14(b)，表示出在数据写入动作以外的动作产生的“忙”信号的输出动作结束后数据写入动作开始命令输入的场合的动作期间tPROG及“忙”信号的状态。
可以看到，如图13(b)至图13(d)及图14(a)、(b)所示，在与后台动作有关系的场合，根据动作开始命令的输入定时“就绪”/“忙”状态可以有种种的变化。
通常，在某一动作结束后调查成功/失败状态中，通过将芯片状态输出命令COMS输入到I/O焊盘I/O-1～I/O-8进行。从I/O焊盘I/O-1～I/O-8输入的芯片状态输出命令COMS，经图1中的数据输入输出缓冲器4送到命令译码器13，在此处生成用来输出成功/失败状态而使用的控制信号。
另一方面，如前所述，在数据写入动作结束后，在成功/失败保持电路15中保持写入是否正常完成的成功/失败状态。为了调查此成功/失败状态，在I/O焊盘I/O-1～I/O-8中输入芯片状态输出命令COMS。据此，保持于成功/失败保持电路15中的数据经过数据输入输出缓冲器4输出到I/O焊盘I/O-1～I/O-8。
一般，在输入芯片状态输出命令COMS之后，输出包含成功/失败状态的芯片状态的状态的动作，称为状态读。
图15(a)至图15(c)及图16(a)至图16(c)为示出在写入动作连续进行的场合的状态读时的成功/失败输出结果的定时依赖关系的一例的示图。
图17(a)至图17(c)及图18(a)、(b)为示出在写入动作以外的动作和写入动作连续进行的场合的状态读时的成功/失败输出结果的定时依赖关系的一例的示图。
在图15至图18中，“A1-状态”(A1-Status)的标记，表示对A1期间的动作(A1动作)的成功/失败状态。同样，“A2-状态”、“B1-状态”、“B2-状态”、...等也相对应地表示A2动作、B1动作、B2动作、...的成功/失败状态。
如图15(a)至图15(c)及图16(a)至图16(c)所示，在考虑包含后台动作的场合的成功/失败输出的场合，明确由状态读输出的成功/失败对应什么数据写入动作，即对应对什么页的写入动作这一点非常重要。如这一点明确地可以发生，万一在写入出现不良的场合，就可以确定包含不良数据的页。
为了明确这种成功/失败和页的对应，如图15(a)至图15(c)及图16(a)至图16(c)详细地示出的，在写入动作连续的场合，对过去2次的写入动作的成功/失败同时或顺序输出。就是说，如图所示，在芯片状态输出命令COMS输入之后，从2个I/O焊盘I/O-1、I/O-2输出与成功/失败状态相对应的信号。另外，“无效”(invalid)是不反映成功/失败状态的无意义的数据。
图19(a)示出在具体实施方式1的状态读时，从8个I/O焊盘I/O-1～I/O-8输出的数据输出内容的一例。
从I/O焊盘I/O-1，输出马上要进行的动作的芯片状态(ChipStatus-II)。从I/O焊盘I/O-2输出在写入动作连续的场合中与紧前面1个写入启动命令相对应的芯片状态(Chip Status-II)。各个芯片状态，在成功的场合为“0”，而在失败的场合为“1”。
另外，在采用图15(a)至图15(c)及图16(a)至图16(c)的方式的场合，因为在高速缓存-R/B和真-R/B的定时顺序中成功/失败的状态内容改变，在状态读的输出数据中，最好也包含高速缓存-R/B、真-R/B。在此场合，变为图19(b)的输出。在上述状态读中，在输入命令COMS后，输出成功/失败状态及“就绪”/“忙”状态。
图20(a)至图20(c)及图21(a)至图21(f)示出在具体实施方式1的状态读时、输出连续的2次写入动作的成功/失败的状态的累积结果的成功/失败的状态的场合的实施例。
图20(a)的所谓“(A1+A2)-状态”，表示A1和A2的动作的成功/失败的状态的累积结果，即表示如在A1、A2某一动作中出现失败，维持失败状态原样的状态。
在实际的动作中，连续数页至数十页的数据写入的场合很多，在此场合，输出累积数页至数十页的写入动作的成功/失败的状态的累积状态。
对于此累积状态，如存在可以以通常的复位命令复位的方式，也存在只利用累积状态的专用复位命令可以复位的方式。
如也存在从复位后马上的动作到最后的动作为止的累积成功/失败的状态的方式作为累积状态，也存在只对于某一特定动作或命令，例如，写入动作及写入系列命令累积成功/失败的状态的方式。
图19(c)，示出包含上述的累积状态的输出的状态读时的数据输出的一例。在此场合，从I/O焊盘I/O-3输出与累积状态(累积芯片状态)相应的数据信号。
图19(d)，示出不包含成功/失败的状态读时的数据输出的一例。
就是说，在上述具体实施方式中1的NAND单元型EEPROM中，在动作结束后，动作的成功/失败结果保持于芯片内的第1动作及第2动作连续进行时，两者的成功/失败结果可以输出到半导体芯片之外，可提高在芯片外的控制上的便利性。
另外，上述NAND单元型EEPROM，可以并行执行第1动作，例如，数据写入动作，和第2动作，例如，写入数据输入动作，具有向半导体芯片外输出表示第1动作是否在执行中的数据，例如，真-R/B，和第2动作是否可以在第1动作中执行的数据，例如，高速缓存-R/B这两者的动作。
因此，可以在数据写入动作中并行地进行写入数据输入动作。据此，整个数据写入顺序所需时间由写入数据输入动作所需时间和数据写入动作所需时间中的某一个时间长的一方决定，时间短的一方所需时间对顺序所需时间没有影响。因此，整个数据写入顺序所需时间可以缩短，可以实现高速数据写入功能。
另外，如上所述，具备在动作结束后，将动作的成功/失败结果保持于芯片内的第1动作及第2动作，为了在第1动作及第2动作连续进行时，在第1及第2动作结束后，将第1动作的成功/失败结果和第2动作的成功/失败结果两者都输出到半导体芯片外的动作以半导体集成电路实现，最好基本上具备如下的构成要件。
就是说，其构成最好包括：判定集成电路内部电路的即将进行的动作的结果并生成成功/失败信号的成功/失败判定电路(成功/失败判定电路14)；将此成功/失败信号作为输入，并将集成电路内部电路的连续进行的第1动作及第2动作的各个成功/失败结果分别保持的成功/失败保持电路(成功/失败保持电路15)；以及在第1动作和第2动作连续进行的场合，将保持于成功/失败保持电路中的2个动作的各个成功/失败结果输出到半导体芯片外的输出电路(数据输入输出缓冲器4)。
此外，通过设置将上述连续的第1动作及第2动作各自的成功/失败结果累积保持的累积结果保持电路，将保持于此累积结果保持电路中的上述2个动作的累积结果及/或保持于上述成功/失败保持电路中的2个动作的各自的成功/失败结果由上述输出电路输出到半导体芯片外。
图22为示出具备上述累积结果保持电路的本发明的具体实施方式2的NAND单元型EEPROM的整体概略构成的框图。
在此EEPROM中，对图1的EEPROM新增了累积结果保持电路17。此累积结果保持电路17，与成功/失败判定电路14和数据输入输出缓冲器4相连接。累积结果保持电路17，接受在成功/失败判定电路14中生成的多个动作的成功/失败结果，将这些多个成功/失败结果累积。此累积结果，发送到数据输入输出缓冲器4，如图19所示，之后，从I/O焊盘I/O-3输出到芯片的外部。
此外，如果设置将从上述累积结果保持电路17输出的多个累积成功/失败结果分别进行保持的累积数据保持电路，则可以将保持于此累积数据保持电路中的累积数据及/或保持于上述成功/失败保持电路中的2个动作各自的成功/失败结果由输出电路输出到半导体芯片外部。
图23为示出具备上述累积结果保持电路的本发明的具体实施方式3的NAND单元型EEPROM的整体概略构成的框图。
在此EEPROM中，对图2的EEPROM新增了累积结果保持电路18。此累积结果保持电路18，与累积结果保持电路17和数据输入输出缓冲器4相连接。累积结果保持电路18，分别保持从累积结果保持电路17输出的多个累积成功/失败结果。在此累积结果保持电路18中保持的累积成功/失败结果发送到数据输入输出缓冲器4。之后，从I/O焊盘I/O-1～I/O-8的任何一个之中输出到芯片的外部。
在上述各具体实施方式中，是以在数据写入动作中，以利用后台动作的场合为例进行说明的，在其他场合，例如，在将后台动作应用于数据读出动作的场合，本发明也有效。
图24为示出在将本发明应用于图5的电路的数据读出动作的场合的数据读出顺序的实施例的算法的示图。
图25为概略示出在将本发明应用于图5的电路的数据读出动作的场合的数据读出顺序的算法的示图。
此处，在对多个页连续进行数据读出的场合，并行执行单元数据读出动作和读出数据输出动作。
这样一来，因为第2页以后的单元数据读出动作和数据输出动作并行执行，整个顺序所需时间由单元数据读出动作和数据输出动作中所需时间长的一方的动作所需时间决定，所需时间短的一方的动作所需时间没有影响。
就是说，在图24的各动作中，读出数据传送所需时间大约为2～3μs，单元数据读出动作所需时间大约为25～50μs，读出数据输出动作所需时间大约为25～100μs，读出数据传送所需时间与其他相比极短。所以，数据读出顺序所需时间由单元数据读出动作和读出数据输出动作支配。
与此相对，在图37所示的上述现有例的算法中，由单元数据读出动作和读出数据输出动作两者所需时间的和决定整个顺序的所需时间。所以，图24的算法的一方可实现较之图37所示的现有例的算法更高速的数据读出顺序。
图25(a)至图25(f)为概略示出在采用图24的算法的场合的图5的电路的数据读出动作的示图。
图26(a)概略示出现有的数据读出动作的各种控制方法，在前台进行整页数据读出动作。
图26(b)概略示出图25所示的数据读出动作的控制方式。图26(b)中的①～⑥期间的动作，与图25(a)至图25(f)的动作相对应。
从图25及图26(b)可知，第1页的数据读出动作(图中的①的期间)，使用与现有的数据读出动作同样的控制方式，即使用同样的命令COM4、COM5，其动作是前台动作。
在图26(b)中的命令COM6的输入以后的动作(图中的②～⑥的期间)中，单元数据读出动作是后台动作，与读出数据输出动作并行执行。
后台读出动作的开始命令是命令COM6，此命令输入后，首先，在输出“忙”状态进行读出数据传送之后，与开始次页的单元数据读出动作的同时输出“就绪”状态。
读出数据输出是从0列开始顺序进行，在想要指定特定的列地址的场合，如图26(c)所示，通过在命令COM8和COM9之间输入列地址，可以在读出数据输出动作中，指定特定的列地址。
对于数据读出顺序的最终页，在最终页数据输出时不需要读出次页的单元数据，所以采用不伴随单元数据读出动作的读出数据传送专用命令COM7是有效的。因为通过采用此命令COM7使多余的单元数据读出动作取消，动作所需时间，即“忙”状态时间可以缩短。
图27(a)至图27(d)及图28(a)、(b)示出使用图26(b)的控制方式的场合的数据读出动作的“就绪”/“忙”状态的详情。另外，在图中的命令输入的标记部分中，地址/数据输入的记载省略，实际上这些当然要输入。
图27(a)至图27(d)及图28(a)、(b)中的信号高速缓存-R/B相当于上述“就绪”/“忙”状态，例如，图26(b)中的“就绪”/“忙”状态，通常，与从图1中的I/O焊盘I/O-1至I/O-8的任何一个输出的芯片的一致。另一方面，信号真-R/B表示也包含后台动作的芯片中的动作状态，后台动作中经常是表示“忙”状态的信号。
因为对于数据读出，通常，不输出成功/失败状态，此场合的状态读时的数据输出如图19(d)所示。
在图27(a)中的L1期间，是单独执行数据读出动作的场合，相当于前台动作，在此场合中，信号高速缓存-R/B和信号真-R/B的状态一致。
图27(b)、(d)及图28(a)，表示在数据读出动作连续进行2次时，在第1次的动作结束后输入第2次的动作开始命令的场合的读出动作期间及“忙”信号的状态。
另外，图27(c)及图28(b)，表示在数据读出动作连续进行2次时，在第1次的动作中输入第2次的动作开始命令的场合的读出动作期间及“忙”信号的状态。
可以看到，如图27(a)至图27(d)及图28(a)、(b)所示，在与后台动作有关系的场合，根据动作开始命令的输入定时，“就绪”/“忙”状态可以有种种的变化。
数据读出时的后台动作中(高速缓存-R/B为“就绪”状态，真-R/B为“忙”状态)时的有效命令及禁止命令，或可忽视命令如下。就是说，有效命令是COM6、COM7、COM8、COM9等读出系列命令，复位命令，输出表示“就绪”/“忙”状态及成功/失败状态的信号的命令。另外，禁止命令或可忽视命令是上述有效命令以外的命令，例如，写入系列命令，删除系列命令等。
也有像芯片ID输出用命令这样，属于上述有效命令、禁止命令任何一个也没有问题的场合，但这些一般列入到禁止命令方面，具有可以使电路简易的优点。
图29(a)、(b)为示出归纳本发明的NAND单元型EEPROM的后台动作中的有效命令/禁止命令的示图。
如图29(a)所示，在数据写入动作时，在信号高速缓存-R/B从“忙”状态切换为“就绪”状态之后，信号真-R/B从“忙”状态一直到切换为“就绪”状态为止的期间T中有效命令是COM6、COM7、COM8、COM9等读出系列命令，状态读命令COMS、复位命令等，其他命令是禁止或可忽视命令。
在图29(b)的动作中，在读出最终页的数据的场合，因为不存在次页，即使是连续输入读出系列命令COM6，数据读出动作对最终页一次足够。
因此，在对最终页连续输入读出系列命令COM6的场合，对第2次以后的命令COM6的输入，省略数据读出动作，并且“忙”状态的输出只是短时间，例如，大约2～3μs，或是可以采用只进行读出数据传送动作的方式。在此场合，因为省略数据读出动作，可实现动作时间即“忙”期间的缩短。
另外，本发明不限定于上述各实施方式，可以有各种改变。
例如，在上述各实施方式中，是以在NAND单元内串联的存储器单元的数目为8个的场合为例进行说明的，在其他的场合，例如，在NAND单元内存储器单元的数目为1、2、4、16、32、64的场合等当然本发明也同样有效。
另外，在上述具体实施方式中，是以NAND单元型EEPROM为例对本发明进行说明的，但本发明不限定于上述个具体实施方式，在其他器件中，例如，NOR单元型EEPROM、DINOR单元EEPROM、AND单元型EEPROM、带有选择晶体管的NOR单元型EEPROM等之中也可以实施。
例如，NOR单元型EEPROM的存储器单元阵列的等效电路示于图30，DINOR单元EEPROM的存储器单元阵列的等效电路示于图31，AND单元型EEPROM的存储器单元阵列的等效电路示于图32，带有选择晶体管的NOR单元型EEPROM的存储器单元阵列的等效电路示于图33及图34。
另外，关于DINOR单元EEPROM的详细情况和关于AND单元型EEPROM的详细情况已知分别公开于“H.Onoda et al.,IEDMTech.Digest,1992,pp.599-602”中和“H.Kume et al.,IEDM Tech.Digest,1922,pp.991-993”中。
另外，在上述实施方式中，是以具有电可改写的非易失性存储器单元的阵列的半导体存储装置为例对本发明进行说明的，但本发明也可应用于其他的半导体存储装置，并且也可应用于其他的半导体集成电路。
以上利用具体实施方式对本发明进行了说明，但本发明在不脱离其要旨的范围内可以有种种改变。
如上所述，根据本发明的半导体集成电路，在动作结束后在动作的成功/失败结果保持于芯片内第1动作和第2动作连续进行时，可以将两者的成功/失败结果输出，可以提高半导体集成电路外的控制上的便利性。
另外，可以在数据写入动作中并行进行写入数据输入动作，可缩短整个数据写入顺序所需时间，可以实现具有高速数据写入功能的半导体存储装置。
另外，可以在数据读出动作中并行进行读出数据输出动作，可缩短整个数据读出顺序所需时间，可以实现具有高速数据读出功能的半导体存储装置。

Claims (10)

1.一种半导体存储装置，其特征在于，
具备：
设置有多个存储器的存储器阵列；
闩锁电路，连接到上述存储器阵列，执行第1动作；以及数据高速缓存电路，连接到上述闩锁电路，执行第2动作，其中，
上述第1动作和上述第2动作能够并行执行；且
将表示上述第1动作是否在执行中的第1就绪/忙信息及表示上述第2动作是否能够执行的第2就绪/忙信息这两者同时向半导体存储装置外部输出，
使用上述闩锁电路执行上述第1动作，使用上述数据高速缓存电路执行上述第2动作，上述第1动作是数据读出动作，上述第2动作是向半导体存储装置外部输出数据的动作。
2.一种半导体存储装置，其特征在于：
具备：
设置有多个存储器的存储器阵列；
闩锁电路，连接到上述存储器阵列，执行第1动作；以及数据高速缓存电路，连接到上述闩锁电路，执行第2动作，其中，
上述第1动作和上述第2动作能够并行执行；且
将表示上述第1动作是否在执行中的第1就绪/忙信息及表示上述第2动作是否能够执行的第2就绪/忙信息这两者同时向半导体存储装置外部输出，
使用上述闩锁电路执行上述第1动作，使用上述数据高速缓存电路执行上述第2动作，上述第1动作是数据写入动作，上述第2动作是从半导体存储装置外部输入数据的动作。
3.如权利要求1或2的半导体存储装置，其特征在于：上述第1动作是上述闩锁电路的闩锁动作，而上述第2动作是在半导体存储装置内部的上述数据高速缓存电路和半导体存储装置外部之间传送数据的动作。
4.如权利要求1的半导体存储装置，其特征在于：上述第1、第2动作是在具有包含非易失性存储器单元的存储器单元阵列的半导体存储电路中进行的。
5.如权利要求2的半导体存储装置，其特征在于：上述第1、第2动作是在具有包含非易失性存储器单元的存储器单元阵列的半导体存储电路中进行的。
6.如权利要求4或5的半导体存储装置，其特征在于：上述存储器单元阵列包含行列状配置的多个NAND型单元。
7.如权利要求5的半导体存储装置，其特征在于：上述第1、第2动作是包含在上述存储器单元阵列的针对多个页顺序地进行数据写入的数据写入顺序中的动作。
8.如权利要求7的半导体存储装置，其特征在于：在上述数据写入顺序中的针对最终页的数据写入动作时，执行上述第1动作，并且不执行上述第2动作。
9.如权利要求2的半导体存储装置，其特征在于：
上述第1动作、上述第2动作在具有包含非易失性存储器单元的存储器单元阵列的半导体存储电路中进行，上述数据写入动作是反复进行对上述存储器单元施加数据写入用电压的动作、和从被施加了上述数据写入用电压的上述存储器单元读出数据并进行验证的检验动作的动作。
10.如权利要求2的半导体存储装置，其特征在于，
在上述数据写入动作中：
输入用来输入地址及数据的命令；
输入进行数据写入的地址；
输入写入数据，
通过输入数据写入动作开始用命令而开始上述数据写入动作，
其中，作为上述数据写入动作开始用命令，输入指定与写入数据输入动作并行地进行的数据写入动作的命令。
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