KR20210144638A - 반도체 장치, 표시 장치, 및 전자 기기 - Google Patents

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준이찌로 사까따
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슌뻬이 야마자끼
šœ뻬이 야마자끼
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

안정한 전기 특성을 갖는 박막 트랜지스터를 포함하는 신뢰성이 좋은 반도체 장치를 제작하는 것을 목적으로 한다. 채널 형성 영역을 포함하는 반도체층으로서 산화물 반도체막을 이용하는 박막 트랜지스터를 포함하는 반도체 장치의 제작 방법에서, 산화물 반도체막의 순도를 높이고, 수분 등의 불순물을 저감하는 가열 처리(탈수화 또는 탈수소화를 위한)를 행한다. 그 후, 산소 분위기하에서 서냉을 행한다. 가열 처리는, 산화물 반도체막에 존재하는 수분 등의 불순물뿐만 아니라, 게이트 절연층 내에 존재하는 수분 등의 불순물을 저감하고, 산화물 반도체막과 산화물 반도체막의 상하에 접하여 설치되는 막들 사이의 계면에서의 수분 등의 불순물을 저감한다.

Description

반도체 장치, 표시 장치, 및 전자 기기{SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND ELECTRONIC EQUIPMENT}
본 발명은 산화물 반도체를 포함하는 반도체 장치 및 그 제작 방법에 관한 것이다.
본 명세서에서, 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학(electro-optic) 장치, 반도체 회로 및 전자 기기가 모두 반도체 장치이다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(수nm 내지 수백nm 정도의 두께)을 이용하여 박막 트랜지스터(TFT)를 형성하는 기술이 주목받고 있다. 박막 트랜지스터는 IC나 전기 광학 장치 등의 전자 장치에 널리 응용되고, 특히, 화상 표시 장치의 스위칭 소자로서 박막 트랜지스터 개발이 서둘러지고 있다. 금속 산화물의 일례인 산화 인듐은 액정 디스플레이 등에서 필요로 하는 투명 전극재료로서 이용되고 있다.
금속 산화물의 중에는 반도체 특성을 갖는 것이 있다. 반도체 특성을 갖는 금속 산화물로서는, 예를 들어, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 있다. 이러한 반도체 특성을 갖는 금속 산화물 등을 이용하여 채널 형성 영역이 형성되어 있는 박막 트랜지스터가 이미 알려져 있다(특허 문헌 1 내지 4, 비특허 문헌 1).
또한, 금속 산화물로서는 일원계 산화물(single-component) 뿐만 아니라 다원계(multi-component) 산화물도 알려져 있다. 예를 들어, 동형 화합물(homologous compound)을 갖는 InGaO3(ZnO) m ( m 은 자연수)은, In, Ga 및 Zn을 포함하는 다원계 산화물(In-Ga-Zn계 산화물로도 칭함)로서 알려져 있다(비특허 문헌 2 내지 4).
또한, 이러한 In-Ga-Zn계 산화물을 포함하는 산화물 반도체를 박막 트랜지스터의 채널층에 적용 가능한 것이 확인되어 있다(특허 문헌 5, 비특허 문헌 5 및 6).
일본 공개 특허 제S60-198861호 공보 일본 공개 특허 제H8-264794호 공보 PCT 국제 특허 제H11-505377호 공보의 일역문 일본 공개 특허 제2000-150900호 공보 일본 공개 특허 제2004-103957호 공보
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안정된 전기 특성을 갖는 박막 트랜지스터를 포함하는 신뢰성이 높은 반도체 장치를 제작하는 것을 목적으로 한다.
채널 형성 영역을 포함하는 반도체층을 산화물 반도체막으로 이용하는 박막 트랜지스터를 포함하는 반도체 장치의 제작 방법에서, 산화물 반도체막의 순도를 높이고, 수분 등의 불순물을 저감하는 가열 처리(탈수(dehydration) 또는 탈수소화(dehydrogenation)를 위해 이용됨)를 행한다. 가열 처리는, 산화물 반도체막 내에 존재하는 수분 등의 불순물뿐만 아니라, 게이트 절연층(402) 내에 존재하는 수분 등의 불순물을 저감하고, 산화물 반도체막과, 산화물 반도체의 위와 아래에 접하여 설치되어 있는 막들 사이의 계면에 존재하는 수분 등의 불순물을 저감한다.
수분 등의 불순물을 저감하기 위해서, 산화물 반도체막을 형성한 후, 산화물 반도체막이 노출된 상태에서 질소 또는 아르곤이나 헬륨 등의 희 가스를 포함하는 불활성 기체 분위기에서 또는 감압하에서, 200℃ 이상, 바람직하게는 400℃ 내지 600℃로 가열 처리를 행한다. 그 결과, 산화물 반도체막에 포함되어 있는 수분 등의 불순물을 저감한다. 가열 처리 후에, 산소 분위기에서 실온 이상 100℃ 미만의 온도로 서냉(slow cooling)을 행한다.
질소 또는 아르곤 등의 불활성 기체 분위기 하, 또는 감압 하에서 행해진 가열 처리에 의해, 포함되어 있는 수분 등의 불순물을 저감시킨 후, 산소 분위기에서 서냉시킨 산화물 반도체막을 이용함으로써, 산화물 반도체막을 포함하는 박막 트랜지스터의 전기 특성을 향상시키고, 고성능의 박막 트랜지스터의 양산성(mass productivity)을 강화시킬 수 있다.
온도 램프(ramp)는 특별히 다르게 명시되는 경우를 제외하고는 질소분위기 하에서 복수의 시료에 적용된다. 이러한 복수의 시료를 TDS(Thermal desorption spectroscopy) 장치로 측정한다. 측정 결과를 도 5, 도 6 및 도 7에 나타낸다.
TDS 장치는 시료로부터 이탈 및 발생되는 가스 성분을 4중극 질량 분석계(Quadrupole Mass analyzer)에 의해 검출 및 식별하는데 이용되며, 이로써 시료의 표면 및 내부로부터 이탈하는 가스 및 분자를 관찰할 수 있다. 시료로부터 가스가 이탈 및 발생되는 것은 시료가 고진공중에서 가열 및 승온되는 동안 발생한다. ESCO Ltd.에 의해 제조된 TDS 장치(제품명: EMD-WA1000S)를 이용하여, 측정은, 승온을 약 10℃/분으로 하고, SEM 전압을 1500V로 설정하고, 체류 시간(dwell time)을 0.2(초)로 하고, 이용되는 채널 수를 23으로 한 조건하에서 행해진다. 또한, 측정중에 압력은 약 1×10-7(Pa)의 진공도이다. H2O의 이온화 계수(Ionization coefficient), 분절 계수(fragmentation coefficient), 관통 계수(pass-through coefficient) 및 펌핑률(pumping rate) 은 각각 1.0, 0.805, 1.56 및 1.0임에 주목한다.
도 5는 글래스 기판만 포함하는 시료(비교 시료)와, 글래스 기판 위로 막 두께 50nm의 In-Ga-Zn-O계 비단결정막을 성막한 시료(시료 1)을 비교한 TDS의 결과를 나타내는 그래프이다. 도 5는 H2O에 대해서 측정한 결과를 나타낸다. 300℃ 부근의 피크에서부터 In-Ga-Zn-O계 비단결정막으로부터 수분(H2O) 등의 불순물이 이탈되어 있는 것을 확인할 수 있다.
도 6은 H2O의 TDS 측정 결과를 나타내는 시료의 비교를 나타내는 그래프이다. 비교는, 글래스 기판 위로 막 두께 50nm의 In-Ga-Zn-O계 비단결정막을 성막한 시료(시료 1)와, 시료 1의 구성을 대기 분위기 하에서 가열 온도 350℃로 1시간의 가열 처리를 행한 시료(시료 2)와, 시료 1의 구성을 질소 분위기 하에서 가열 온도 350℃로 1시간의 가열 처리를 행한 시료(시료 3)를 비교한 것이다. 도 6의 결과로부터, 시료 3에 있어서의 300℃ 부근의 피크가 시료 2의 것보다 낮다는 것을 알 수 있다. 따라서, 질소 분위기 하에서의 가열 처리에 의해 수분(H2O) 등의 불순물이 이탈되어 있는 것을 확인할 수 있다. 또한, 대기 분위기 하에서의 가열 처리보다 질소 분위기 하에서의 가열 처리가 수분(H2O) 등의 불순물이 더 저감되어 있는 것을 알 수 있다.
도 7은 시료의 H2O에 관한 TDS 측정 결과를 나타내는 그래프이다. 각 시료는, 글래스 기판 위로 막 두께 50nm의 In-Ga-Zn-O계 비단결정막을 성막한 시료(시료 1)와, 시료 1의 구성을 질소 분위기 하에서의 가열 온도 250℃로 1시간의 가열 처리를 행한 시료(시료 4)와, 시료 1의 구성을 질소 분위기 하에서 가열 온도 350℃로 1시간의 가열 처리를 행한 시료(시료 3)와, 시료 1의 구성을 질소 분위기 하에서의 가열 온도를 450℃로 1시간의 가열 처리를 행한 시료(시료 5)와, 시료 1의 구성을 질소 분위기 하에서의 가열 온도를 350℃로 10시간의 가열 처리를 행한 시료(시료 6)로서 형성된다. 도 7의 결과로부터, 질소 분위기에서의 가열 온도가 높으면 높을수록, In-Ga-Zn-O계 비단결정막 내로부터 이탈하는 수분(H2O) 등의 불순물의 양이 더 적어짐을 알 수 있다.
또한, 도 6 및 도 7의 그래프로부터, 200℃ 내지 250℃ 부근에서 확인할 수 있는 수분(H2O) 등의 불순물이 이탈한 것을 나타내는 제1 피크와, 300℃ 이상에서 확인할 수 있는 수분(H2O)등의 불순물이 이탈한 것을 나타내는 제2 피크의 2개 피크를 확인할 수 있다.
질소 분위기 하에서 450℃의 가열 처리를 행한 시료는, 실온에서 대기 중에 약 1주일정도 방치해도 200℃ 이상에서 이탈하는 수분은 관측되지 않음에 주목한다. 따라서, 가열 처리에 의해, In-Ga-Zn-O계 비단결정막이 안정화됨을 알 수 있다.
또한, 도 4는 캐리어 농도의 측정 결과를 나타낸다. 질소 분위기에서의가열 처리 온도의 조건은 150℃, 175℃, 200℃, 225℃, 250℃, 275℃, 300℃, 325℃, 350℃, 375℃, 400℃, 425℃ 및 450℃로 설정되어, 각 온도에서의 캐리어 농도가 측정된다.
도 4, 도 5, 도 6 및 도 7의 결과로부터, TDS 측정의 250℃ 이상에 있어서, In-Ga-Zn-O계 비단결정막으로부터 수분(H2O) 등의 불순물이 이탈하는 것과, 캐리어 농도의 변동 사이에 관계가 있음을 알 수 있다. In-Ga-Zn-O계 비단결정막으로부터 수분(H2O) 등의 불순물이 이탈함으로써 캐리어 농도가 증가한다.
또한, H2O의 이외에도 H, O, OH, H2, O2, N, N2 및 Ar의 각각에 대해서 TDS에 의한 측정을 행한다. 측정으로부터, H2O, H, O 및 OH는 강도를 갖는 피크를 관측할 수 있었지만, H2, O2, N, N2, 및 Ar는 피크를 관측할 수 없었음을 알 수 있다. 상기 측정의 시료로서, 글래스 기판에 막 두께 50nm의 In-Ga-Zn-O계 비단결정막을 성막한 구성이 이용된다. 가열 처리 조건은 질소 분위기 하에서 250℃로 1시간의 가열 처리, 질소 분위기 하에서 350℃로 1시간의 가열 처리, 질소 분위기 하에서 350℃로 10시간의 가열 처리, 대기 분위기 하에서 350℃로 1시간의 가열 처리, 대기 분위기 하에서 450℃로 1시간의 가열 처리로 설정된다. 비교 시료로서, 가열 처리를 행하지 않은 In-Ga-Zn-O계 비단결정막의 구성와, 글래스 기판만을 포함하는 구성을 측정한다.
상기 결과에 따르면, In-Ga-Zn-O계 비단결정막의 가열 처리를 적용함으로써, 주로 수분이 이탈됨을 알 수 있다. 즉, 가열 처리에 의해 In-Ga-Zn-O계 비단결정막으로부터 수분(H2O)의 이탈이 주로 발생되고, 수분자가 분해됨에 의해 H, O 및 OH의 이탈이 발생된다. In-Ga-Zn-O계 비단결정막에 포함되어 있는 것으로 생각되는 수소 및 OH도 가열 처리에 의해 함께 이탈됨에 주목한다.
본 명세서에서는, 질소 또는 아르곤이나 헬륨 등의 희 가스를 포함하는 불활성 기체 분위기 하에서, 또는 감압하에서의 가열 처리를 탈수화 또는 탈수소화를 위한 가열 처리로 칭한다. 본 명세서에서는, "탈수소화"은 가열 처리에 의해 H2만을 이탈시키는 것을 나타내지 않는다. 편의상, H, OH 등을 이탈시키는 것을 "탈수화 또는 탈수소화"라 칭한다.
불활성 기체하에서 가열 처리를 행함으로써 산화물 반도체층에 포함되는 불순물(H2O, H, O, OH 등)을 저감하여 캐리어 농도를 증가시킨 후, 서냉을 행한다. 서냉시킨 후, 산화물 반도체층에 접하여 산화물 절연막의 형성 등을 행함으로써 산화물 반도체층의 캐리어 농도를 저감하는 것이 신뢰성의 향상으로 연결된다.
질소 분위기 하에서 행해진 가열 처리에 의해, 산화물 반도체층이 저저항화(캐리어 농도가 높아짐, 바람직하게는 1×1018/cm3 이상)되어, 저저항화 산화물 반도체층을 얻을 수 있다. 그 후, 저저항화 산화물 반도체층에 접하여 산화물 절연막을 형성하면, 저저항화 산화물 반도체층에서, 적어도 산화물 절연막에 접하는 영역이 고저항화된다(캐리어 농도가 낮아짐, 바람직하게는 1×1018/cm3 미만). 따라서, 고저항화 산화물 반도체 영역을 얻을 수 있다. 반도체 장치의 제조 프로세스 중, 불활성 기체 분위기(또는 감압하)에서의 가열, 산소 분위기에서의 서냉 및 산화물 절연막의 형성 등에 의해 산화물 반도체층의 캐리어 농도를 증가 및 감소시키는 것이 중요하다. 즉, 산화물 반도체층에 탈수화 또는 탈수소화의 가열 처리를 행함으로써 산화물 반도체층은 산소 결핍형이 되고, n형(n- 또는 n+ 등) 산화물 반도체층이 된다. 그 다음, 산화물 절연막의 형성을 행함으로써, 산화물 반도체층이 산소 과잉 상태가 되어 i형 산화물 반도체층을 형성한다. In-Ga-Zn-O계 비단결정막 위에 산화물 절연막이 형성될 때, 산화물 절연막의 캐리어 농도는 도 4의 점선(10)으로 나타낸 바와 같은 1×1014/cm3 이하이다. 이에 의해, 전기 특성이 좋고 신뢰성이 좋은 박막 트랜지스터를 포함하는 반도체 장치가 제공된다.
저저항화 산화물 반도체층에 접하여 형성되는 산화물 절연막은 수분, 수소 이온 및 OH- 등의 불순물을 차단하는 무기절연막을 이용함에 주목한다. 구체적으로는, 산화 규소막 또는 질화 산화 규소막을 이용한다.
또한, 저저항화 산화물 반도체층 위로 접하여 보호막으로 기능하는 산화물 절연막을 형성한 후에, 제2 가열 처리를 행할 수 있다. 산화물 반도체층 위로 접하여 보호막으로 기능하는 산화물 절연막을 형성한 후, 제2 가열 처리를 행할 경우, 박막 트랜지스터의 전기적 특성의 변동을 경감할 수 있다.
산화물 반도체층에 포함되는 수분은 수소뿐만 아니라, 수분(H2O), M-OH, M-H 등(M은 금속 원소를 나타냄)의 여러 가지 형태를 포함할 수 있다. 절대량인 수소 농도의 평균값 또는 피크값은, 3×1020cm-3 이하, 바람직하게는, 1×1020cm-3 이하이다.
이러한 농도 범위는 2차 이온 질량 분석법(SIMS)에 의해 측정되거나 SIMS의 데이터에 기초한다.
상기 구성에 의해 상기 정의된 목적 중 적어도 하나를 얻을 수 있다.
본 명세서에서 이용되는 산화물 반도체는, 예를 들어 InMO3(ZnO)m(m>O)로 표기되는 화합물을 갖는 박막이고, 그 박막을 산화물 반도체층으로서 이용하는 박막 트랜지스터를 제작한다. M은, Ga ,Fe ,Ni, Mn 및 Co로부터 선택되는 하나의 금속 원소 또는 복수의 금속 원소를 나타냄에 주목한다. 예를 들어, M이 Ga인 경우가 있을 수 있는 한편, M은 Ga이 부가된 Ni 또는 Fe(예를 들어, Ga 및 Ni, 또는 Ga 및 Fe)인 경우도 있을 수 있다. 또한, 상기 산화물 반도체는 M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe나 Ni, 다른 천이 금속 원소, 또는 천이 금속의 산화물을 포함할 수 있다. 본 명세서에서는, 구성식이 InMO3(ZnO)m(m>O)로 표기되며, M으로서 적어도 Ga를 포함하는 산화물 반도체층을 In-Ga-Zn-O계 산화물 반도체로 칭하고, 또한 그 박막을 In-Ga-Zn-O계 비단결정막으로 칭한다.
산화물 반도체층에 적용되는 산화물 반도체로서, 상기 이외에도, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, In-Ga-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, 및 Zn-O계 산화물 반도체 중 임의의 산화물 반도체가 적용될 수 있다. 또한, 상기 산화물 반도체층에 산화 규소를 포함시킬 수 있다. 산화물 반도체층에 결정화를 저해하는 산화 규소(SiOx(x>O))을 부가시키는 것으로, 제조 프로세스 중에, 산화물 반도체층의 형성 후에 가열 처리했을 경우의 산화물 반도체층의 결정화를 억제할 수 있다. 산화물 반도체층은 비정질인 상태가 바람직하지만, 그 일부가 결정화되어 있는 것도 허용될 수 있음에 주목한다.
산화물 반도체층은 In을 포함하는 것이 바람직하며, 보다 바람직하게는 In과 Ga를 포함한다. 산화물 반도체에 접하여 산화물층의 형성에 이어지는 탈수화 또는 탈수소화는 i형(인트린식,intrinsic) 산화물 반도체층을 형성하는데 효과적이다.
박막 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로의 게이트선 또는 소스선에 대하여, 구동 회로 보호용 보호 회로를 동일 기판 위에 설치하는 것이 바람직하다. 보호 회로는 산화물 반도체를 포함하는 비선형소자로 형성되는 것이 바람직하다.
또한, 동일 트랜지스터의 게이트 절연층 및 산화물 반도체막의 형성을 대기에 노출되는 일 없이 연속적으로 행할 수 있다. 이러한 처리를 연속 처리, 인시츄(insitu) 공정 또는 연속 성막으로 칭한다. 대기에 노출되는 일 없이 연속적으로 형성함으로써, 게이트 절연층과 산화물 반도체막 사이의 계면이 수분이나 하이드로 카본(hydrocarbon) 등의 대기 성분이나 대기 중에 부유하는 불순물에 의해 오염되는 일없이 형성될 수 있다. 이에 의해, 박막 트랜지스터 특성의 변동을 저감할 수 있다.
본 명세서에서, "연속 처리"라는 용어는, PCVD법 또는 스퍼터링법에 의해 행해지는 제1 처리 공정으로부터 PCVD법 또는 스퍼터링법에 의해 행해지는 제2 처리 공정까지의 프로세스 중, 피처리 기판이 배치되어 있는 분위기가 대기 등의 오염 분위기에 의해 오염되지 않고, 항상 진공 또는 불활성 가스 분위기(질소 분위기 또는 희 가스 분위기)에서 제어되는 것을 의미함에 주목한다. 연속 처리를 행함으로써, 사전에 청정화된 피처리 기판에 대하여 수분 등의 재부착을 방지하며 성막 등의 처리를 행할 수 있다.
동일 챔버 내에서 제1 처리 공정으로부터 제2 처리 공정까지의 프로세스를 행하는 것은 본 명세서에서의 연속 처리의 범위에 포함된다고 할 수 있다.
또한, 다른 챔버에서 제1 처리 공정으로부터 제2 처리 공정까지의 프로세스를 행할 경우, 제1 처리 공정을 끝낸 후, 기판을 대기에 노출되는 일 없이 다른 챔버로 반송해서 제2 처리를 실시하는 방식인 경우도 본 명세서에서의 연속 처리의 범위에 포함된다고 할 수 있다.
제1 처리 공정과 제2 처리 공정 사이에, 기판 반송 공정, 얼라인먼트 공정, 서냉 공정 또는 제2막 형성 공정에 적절한 온도를 갖는 기판을 설정하기 위해서 기판을 가열 또는 냉각하는 공정 등이 있어도, 본 명세서에서의 연속 처리의 범위에 포함된다고 할 수 있음에 주목한다.
단, 세정 공정, 웨트 에칭 또는 레지스트 형성 공정 등의 액체를 이용하는 공정이 제1 처리 공정과 제2 처리 공정의 사이에 있을 경우, 본 명세서에서의 연속 처리의 범위 내에 있다고 볼 수 없다.
안정된 전기 특성을 갖는 박막 트랜지스터를 제작할 수 있다. 또한, 전기 특성이 좋고 신뢰성이 좋은 박막 트랜지스터를 포함하는 반도체 장치를 제작할 수 있다.
도 1의 (A) 내지 (D)는 본 발명의 일 실시예인 반도체 장치의 제작 공정을 나타내는 단면도이다.
도 2의 (A) 및 (B)는 본 발명의 일 실시예를 나타내는 반도체 장치의 상면도 및 단면도이다.
도 3은 본 발명의 일 실시예에 사용된 전기로를 나타내는 단면도이다.
도 4는 가열 온도에 대하여 산화물 반도체층의 캐리어 농도를 나타내는 그래프이다.
도 5는 TDS측정 결과를 나타내는 그래프이다.
도 6은 TDS측정 결과를 나타내는 그래프이다.
도 7은 TDS측정 결과를 나타내는 그래프이다.
도 8의 (A) 내지 (D)는 본 발명의 일 실시예인 반도체 장치의 제작 공정을 나타내는 단면도이다.
도 9의 (A) 및 (B)는 본 발명의 일 실시예인 반도체 장치의 상면도 및 단면도이다.
도 10의 (A) 내지 (D)는 본 발명의 일 실시예인 반도체 장치의 제작 공정을 나타내는 단면도이다.
도 11의 (A) 내지 (C)는 본 발명의 일 실시예인 반도체 장치의 제작 공정을 나타내는 단면도이다.
도 12는 본 발명의 일 실시예인 반도체 장치를 나타내는 상면도이다.
도 13의 (A1) 및 도 13의 (B1)는 본 발명의 일 실시예의 반도체 장치를 나타내는 단면도이고, 도 13의 (A2) 및 도 13의 (B2)는 본 발명의 일 실시예의 반도체 장치를 나타내는 상면도이다.
도 14는 본 발명의 일 실시예인 반도체 장치의 단면도이다.
도 15의 (A1) 및 도 15의 (A2)는 본 발명의 일 실시예의 반도체 장치를 나타내는 상면도이고, 도 15의 (B)는 본 발명의 일 실시예의 반도체 장치를 나타내는 단면도이다.
도 16의 (A) 및 (B)는 본 발명의 일 실시예인 반도체 장치의 상면도 및 단면도이다.
도 17은 본 발명의 일 실시예인 반도체 장치의 화소 등가 회로를 나타내는 도면이다.
도 18의 (A) 내지 (C)는 본 발명의 일 실시예인 반도체 장치의 각각의 단면도이다.
도 19의 (A) 및 (B)는 본 발명의 일 실시예인 반도체 장치를 각각 나타내는 블록도이다.
도 20은 신호선 구동 회로의 구성을 나타내는 도면이다.
도 21은 신호선 구동 회로의 동작을 나타내는 타이밍 차트이다.
도 22는 신호선 구동 회로의 동작을 나타내는 타이밍 차트이다.
도 23은 시프트 레지스터의 구성을 나타내는 도면이다.
도 24는 도 23에 나타낸 플립 플롭의 접속 구성을 나타내는 도면이다.
도 25는 본 발명의 일 실시예인 반도체 장치의 단면도이다.
도 26은 전자 페이퍼의 이용 형태의 예를 나타낸다.
도 27은 전자 서적 리더의 일례를 나타내는 외관도이다.
도 28의 (A) 및 (B)는 텔레비전 세트 및 디지털 프레임의 예를 각각 나타내는 외관도이다.
도 29의 (A) 및 (B)는 오락기의 예를 나타내는 외관도이다.
도 30의 (A) 및 (B)는 휴대 전화기의 일례를 나타내는 외관도이다.
도 31의 (A) 내지 (D)는 본 발명의 실시예인 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 32는 본 발명의 일 실시예인 반도체 장치를 나타내는 단면도이다.
도 33은 본 발명의 일 실시예인 반도체 장치를 나타내는 단면도이다.
도 34의 (A) 및 (B)는 본 발명의 일 실시예인 반도체 장치의 단면도이고, 도 34의 (C)는 본 발명의 일 실시예인 반도체 장치의 상면도이다.
도 35의 (A) 및 (B)는 본 발명의 일 실시예인 반도체 장치를 각각 나타내는 단면도이다.
도 36은 본 발명의 일 실시예인 반도체 장치를 나타내는 단면도이다.
도 37은 계산을 위해 이용하는 산화물 반도체층의 구성을 나타내는 도면이다.
도 38은 산화물 반도체층의 산소 농도의 계산 결과를 나타내는 그래프이다.
이하에서는, 본 발명의 실시예에 대해서 첨부된 도면을 참조하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 요지 및 범위를 벗어나지 않으면서 본원에 개시된 형태 및 상세를 여러 방식으로 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재하는 실시예의 기재 내용에 한정되어 해석되는 것은 아니다.
[실시예 1]
반도체 장치 및 반도체 장치의 제작 방법을 도 1의 (A) 내지 (D) 및 도 2의 (A) 및 (B)를 참조하여 설명한다.
도 2의 (A)는 반도체 장치의 박막 트랜지스터(470)의 상면도이며, 도 2의 (B)는 도 2의 (A)의 선 C1-C2를 따르는 단면도이다. 박막 트랜지스터(470)는 역스태거형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위로, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층 또는 드레인 전극층(405a, 405b)을 포함한다. 또한, 박막 트랜지스터(470)를 커버하고, 산화물 반도체층(403)에 접하는 산화물 절연막(407)이 설치되어 있다.
산화물 반도체층(403)은 적어도 산화물 반도체막(403)의 성막 후에 수분 등의 불순물을 저감하는 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)가 행해지므로, 저저항화(캐리어 농도가 증가됨, 바람직하게는 1×1018/cm3 이상)된다. 그 후, 산소 분위기 하에서 서냉을 행함과 함께 산화물 반도체층(403)을 접하여 산화물 절연막(407)을 형성하는 것에 의해, 고저항화(캐리어 농도가 감소됨, 바람직하게는 1×1018/cm3 미만)되어, 산화물 반도체막을 채널 형성 영역으로서 이용할 수 있다.
탈수화 또는 탈수소화를 위한 가열 처리의 적용에 의해 수분(H2O) 등의 불순물을 이탈시킨 후, 산소 분위기 하에서 서냉을 행하는 것이 바람직하다. 탈수화 또는 탈수소화를 위한 가열 처리 및 산소 분위기 하의 서냉 후, 산화물 반도체층에 접하여 산화물 절연막을 형성하는 것 등에 의해 산화물 반도체층의 캐리어 농도를 저감하는 것이, 박막 트랜지스터(470)의 신뢰성의 향상으로 연결된다.
가열 처리는, 산화물 반도체층(403)내 수분 등의 불순물뿐만 아니라, 게이트 절연층(402)내 및 그 상하의 계면과, 산화물 반도체층(403)의 계면들, 구체적으로는 산화물 반도체층(403)과 게이트 절연층(402) 사이의 계면, 및 산화물 절연막(407)과 게이트 절연층(402)과 산화물 반도체층(403) 사이의 계면에 존재하는 수분 등의 불순물을 저감한다.
산화물 반도체층인 산화물 반도체층(403)에 접하는 소스 및 드레인 전극층(405a 및 405b)은 티타늄, 알루미늄, 망간, 마그네슘, 지르코늄 및 베릴륨 중 선택되는 하나 이상의 재료를 이용하여 형성된다. 또한, 이러한 원소를 조합하여 포함하는 합금막 등을 적층할 수 있다.
채널 형성 영역을 포함하는 산화물 반도체층(403)은 반도체 특성을 갖는 산화물 재료를 이용하여 형성될 수 있다. 대표적으로는, In-Ga-Zn-O계 비단결정을 이용한다.
도 1의 (A) 내지 (D)에, 도 2의 (A) 및 (B)에 나타낸 박막 트랜지스터(470)의 제작 공정의 단면도를 나타낸다.
도 1의 (A)에서, 절연 표면을 갖는 기판인 기판(400) 위로 게이트 전극층(401)을 설치한다. 기초막(base film)으로 기능하는 절연막을 기판(400)과 게이트 전극층(401) 사이에 설치할 수 있다. 기초막은 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 규소막, 산화 규소막, 질화 산화 규소막 및 산화 질화 규소막 중 하나 이상 이용하여 단일층 또는 적층 구성을 갖도록 형성될 수 있다. 게이트 전극층(401)을, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐 등의 금속 재료 또는 이들 재료 중 임의의 것을 주성분으로서 포함하는 합금 재료를 이용하여, 단층 또는 적층으로서 형성할 수 있다.
예를 들어, 각 게이트 전극층(401)의 2층의 적층 구성으로서는, 알루미늄 층 위에 몰리브덴층을 적층한 2층 구성, 구리층 위에 몰리브덴층을 적층한 2층 구성, 구리층 위에 질화 티타늄층이나 질화 탄탈륨층을 적층한 2층 구성 및 질화 티타늄층과 몰리브덴층을 적층한 2층 구성이 바람직하다. 대안으로서, 3층 적층 구성으로서는, 텅스텐층 또는 질화 텅스텐층, 알루미늄-규소의 합금층 또는 알루미늄-티타늄의 합금층, 및 질화 티타늄층 또는 티타늄층을 적층한 것을 이용하는 것이 바람직하다.
게이트 전극층(401) 위로 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 규소층, 질화 규소층, 산화 질화 규소층 또는 질화 산화 규소층을 이용하여 단층 또는 적층으로 형성될 수 있다. 예를 들어, 성막 가스로서 SiH4, 산소 및 질소를 이용해서 플라즈마 CVD법에 의해 산화 질화 규소층을 형성할 수 있다.
스퍼터링법의 예시로서, 고주파 전원이 스퍼터링 전원으로 이용되는 RF 스퍼터링법, DC 스퍼터링법 및 바이어스가 펄스 방식으로 인가되는 펄스 DC 스퍼터링법 을 들 수 있다. RF 스퍼터링법은 절연막을 형성하는 경우에 주로 이용하고, DC 스퍼터링법은 금속막을 형성하는 경우에 주로 이용한다.
또한, 복수의 상이한 재료의 타깃이 설정될 수 있는 멀티-소스 스퍼터링 장치가 있다. 멀티-소스 스퍼터링 장치에서는, 상이한 재료의 막이 동일한 챔버 내에서 성막되어 적층될 수 있고, 전하에 의해 여러 종류의 재료의 막이 동일한 챔버 내에서 동시에 성막될 수 있다.
또한, 챔버 내에 마그넷(magnet) 시스템을 설치하여 마그네트론 스퍼터링에 사용하는 스퍼터링 장치와, 글로우 방전을 이용하지 않고 마이크로파를 이용하여 생성되는 플라즈마가 이용되는 ECR 스퍼터링에 사용되는 스퍼터링 장치가 있다.
또한, 스퍼터링에 의한 성막 방법으로서, 타깃 물질 및 스퍼터링 가스 구성 성분이 그 화합물 박막을 성막하는 동안 화학적으로 서로 반응하는 반응성 스퍼터링법과, 성막 중에 전압이 또한 기판에 인가되는 바이어스 스퍼터링법도 있다.
다음으로, 게이트 절연층(402) 위로 산화물 반도체막을 형성한다.
산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터링에 의해, 게이트 절연층(402)의 표면 상의 먼지를 제거하는 것이 바람직함에 주목한다. 역스퍼터링은 타깃측에 전압을 인가하지 않고, 아르곤 분위기에서 기판측에 RF전원을 이용해서 전압을 인가해서 기판 부근에 플라즈마를 발생시켜 표면을 개질하는 방법이다. 아르곤 분위기 대신에 질소 분위기, 헬륨 분위기 등을 이용할 수 있음에 주목한다. 대안으로서, 아르곤 분위기에 산소, N2O 등을 가한 분위기를 이용할 수 있다. 또한, 대안으로서, 아르곤 분위기에 Cl2, CF4 등을 가한 분위기를 이용할 수 있다.
산화물 반도체막은 In-Ga-Zn-O계 산화물 반도체 타깃을 이용해서 스퍼터링법에 의해 성막한다. 대안으로서, 산화물 반도체막은 희 가스(대표적으로는, 아르곤)분위기 하, 산소 분위기 하 또는 희 가스(대표적으로는 아르곤)와 산소의 분위기 하의 스퍼터링법에 의해 형성될 수 있다.
게이트 절연층(402) 및 산화물 반도체막을 대기에 노출되는 일 없이 연속적으로 형성할 수 있다. 대기에 노출시키지 않고 연속 성막함으로써, 계면이 수분이나 하이드로 카본 등의, 대기 성분이나 대기에 부유하는 불순물 원소에 의해 오염되는 일없이 적층 계면을 형성할 수 있다. 이에 따라, 박막 트랜지스터 특성의 변동을 저감할 수 있다.
산화물 반도체막을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층(제1 산화물 반도체층)으로 가공 한다(도 1의 (A) 참조).
산화물 반도체층 상에서 불활성 가스 분위기(질소, 헬륨, 네온 또는 아르곤 등)에서 또는 감압하에서 가열 처리를 행한 후, 산소 분위기 하에서 서냉을 행한다(도 1의 (B)참조). 산화물 반도체층(430)을 상기 분위기에서 가열 처리함으로써, 산화물 반도체층(430)에 포함되는 수소 및 수분 등의 불순물을 제거할 수 있다.
가열 처리에서는, 질소나 헬륨, 네온 또는 아르곤 등의 희 가스에, 수분, 수소 등이 포함되지 않는 것이 바람직함에 주목한다. 대안으로서, 가열 처리 장치에 도입하는 질소나 헬륨, 네온 또는 아르곤 등의 희 가스는 6N(99.9999%) 이상, 바람직하게는, 7N(99.99999%) 이상의 순도를 갖는 것, 즉, 불순물 농도를 1ppm 이하, 바람직하게는, 0.1ppm 이하로 설정하는 것이 바람직하다.
가열 처리는, 전기로를 이용한 가열 방법, 가열한 기체를 이용하는 GRTA(Gas Rapid Thermal Anneal)법 또는 램프 광을 이용하는 LRTA(Lamp Rapid Thermal Anneal)법 등의 순간 가열 방법을 채용할 수 있다.
여기에서, 산화물 반도체층(430)의 가열 처리의 한 형태로서, 전기로(601)를 이용한 가열 방법에 대해서, 도 3을 참조하여 설명한다.
도 3은 전기로(601)의 개략도이다. 챔버(602)의 외측에는 히터(603)가 설치되어, 챔버(602)를 가열한다. 또한, 챔버(602) 내에는, 기판(604)이 탑재되어 있는 서셉터(susceptor, 605)가 설치되어 있다. 챔버(602) 내로 기판(604)을 반입 또는 반출한다. 또한, 챔버(602)에는 가스 공급 수단(606) 및 배기 수단(607)이 설치되어 있다. 가스 공급 수단(606)에 의해, 챔버(602)에 가스를 도입한다. 배기 수단(607)은, 챔버(602) 내를 배기하거나 챔버(602)내의 압력을 감압한다. 전기로의 승온 특성을 0.1℃/분과 20℃/분 사이로 설정하는 것이 바람직함에 주목한다. 전기로의 승온 특성을 0.1℃/분와 15℃/분 사이로 설정하는 것이 바람직하다.
가스 공급 수단(606)은, 가스 공급원(611a) ,가스 공급원(611b) ,압력 조정 밸브(612a) ,압력 조정 밸브(612b), 정제기(613a), 정제기(613b), 매스 플로우 컨트롤러(614a), 매스 플로우 컨트롤러(614b), 스톱 밸브(stop valve, 615a), 스톱 밸브(615b)를 포함한다. 본 실시예에서는, 가스 공급원(611a 및 611b)과 챔버(602) 사이에 정제기(613a 및 613b)를 설치하는 것이 바람직하다. 정제기(613a 및 613b)는 가스 공급원(611a 및 611b)으로부터 챔버(602) 내에 도입되는 가스에서, 수분 및 수소 등의 불순물을 제거할 수 있으므로, 정제기(613a 및 613b)가 제공됨으로써 챔버(602) 내의 수분 및 수소 등의 불순물의 침입을 저감할 수 있다.
본 실시예에서는, 가스 공급원(611a)으로부터, 질소 또는 희 가스를 챔버(602) 내에 도입하여, 챔버(602) 내는 질소 또는 희 가스 분위기가 된다. 200℃ 내지 600℃, 바람직하게는 400℃ 내지 450℃로 가열된 챔버(602)에서, 기판(604) 위로 형성된 산화물 반도체층(430)을 가열함으로써, 산화물 반도체층(430)의 탈수 및 탈수소화를 행할 수 있다.
대안으로서, 배기 수단에 의해 감압 하에서 챔버(602)가 200℃ 내지 600℃, 바람직하게는 400℃ 내지 450℃로 가열된다. 이러한 챔버(602)에서, 기판(604) 위로 형성된 산화물 반도체층(430)을 가열함으로써, 산화물 반도체층(430)의 탈수 및 탈수소화를 행할 수 있다.
다음으로, 가스 공급원(611a)으로부터 챔버(602)로의 질소 또는 희 가스의 도입을 멈추고, 히터를 오프 상태로 한다. 다음으로, 가스 공급원(611b)으로부터 산소를 챔버(602)내에 도입하고, 가열 장치의 챔버(602)를 서서히 냉각한다. 즉, 챔버(602) 내를 산소 분위기로 설정하고 기판(604)을 서서히 냉각한다. 여기에서는, 가스 공급원(611b)으로부터 챔버(602)내에 도입되는 산소에, 수분, 수소 등의 불순물이 포함되지 않는 것이 바람직하다. 또한, 가스 공급원(611b)으로부터 챔버(602)내에 도입되는 산소의 순도는 6N(99.9999%)이하, 바람직하게는 7N(99.99999%)이하,(즉, 산소 중의 불순물 농도를 1ppm, 바람직하게는 0.1ppm)인 것이 바람직하다. 산화물 반도체층은 불활성 가스 분위기 하 또는 감압 하에서의 가열 처리 및 산소 분위기 하에서의 서냉에 의해 저저항화(캐리어 농도가 높아짐, 바람직하게는 1×1018/cm3 이상)되어, 저저항화 산화물 반도체층(431)(제2 산화물 반도체층)을 얻을 수 있다.
그 결과, 후에 형성되는 박막 트랜지스터의 신뢰성을 높일 수 있다.
감압 하에서, 가열 처리를 행한 경우는, 가열 처리 후에 챔버(602)에 산소를 도입하여 압력을 대기압으로 복귀시킨 후 냉각을 행할 수 있음에 주목한다.
또한, 가스 공급원(611b)으로부터 산소를 챔버(602)에 도입함과 동시에, 질소, 또는 헬륨, 네온, 아르곤등의 희 가스 중 한쪽 또는 양쪽을 챔버(602) 내에 도입할 수 있다.
가열 장치의 챔버(602) 내의 기판(604)을 300℃로 냉각한 후, 기판(604)을 실온의 분위기로 이동할 수 있다. 그 결과, 기판(604)의 냉각 시간을 단축할 수 있다.
가열 장치가 멀티-챔버 구성인 경우, 가열 처리와 냉각 처리를 서로 다른 챔버에서 행할 수 있다. 대표적으로는, 질소 또는 희 가스가 충전되어 있고, 200℃ 내지 600℃, 바람직하게는 400℃ 내지 450℃로 가열되는 제1 챔버에서, 기판 위의 산화물 반도체층을 가열한다. 다음으로, 질소 또는 희 가스가 도입된 반송 챔버를 통하여, 산소가 충전되어 있고, 100℃ 이하, 바람직하게는 실온인 제2 챔버로 상기 가열 처리된 기판을 이동하고, 냉각 처리를 행한다. 이상의 공정에 의해, 스루풋(throughput)을 향상시킬 수 있다.
불활성 가스 분위기 하 또는 감압 하의 산화물 반도체층의 가열 처리는, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막 상에서 행할 수 있다. 그 경우에는, 불활성 가스 분위기 하 또는 감압 하의 산화물 반도체막(430)의 가열 처리 후에, 산소 분위기 하에서 실온 이상 100℃ 미만까지 서냉을 행한다. 다음으로, 가열 장치로부터 기판을 꺼내고, 포토리소그래피 공정을 행한다.
불활성 가스 분위기 하 또는 감압 하의 가열 처리 후의 산화물 반도체층(430)은 비정질막인 것이 바람직하지만, 일부가 결정화되어 있어도 좋다.
다음으로, 게이트 절연층(402) 및 산화물 반도체층(431) 위로 도전막을 형성한다.
도전막(132)의 재료로서는, Al, Cr, Ta ,Ti, Mo 및 W로부터 선택된 원소 또는 이러한 원소 중 임의의 것을 성분으로서 포함하는 합금, 이러한 원소를 조합하여 포함하는 합금 등이 있다.
도전막의 형성 후에 가열 처리를 행할 경우에는, 가열 처리에 견디는 내열성을 도전막이 갖는 것이 바람직하다. Al단체를 사용하면 내열성이 좋지 않고, 부식되기 쉽다는 등의 문제점이 있으므로, 알루미늄을 내열성을 갖는 도전성 재료와 조합해서 이용하는 것이 바람직하다. Al과 조합하여 이용할 수 있는 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴) 및 Sc(스칸듐)로부터 선택된 원소 또는 전술한 원소 중 임의의 것을 성분으로서 포함하는 합금, 이러한 원소를 조합하여 포함하는 합금 및 전술한 원소 중 임의의 것을 성분으로서 포함하는 질화물 중 임의의 재료가 이용될 수 있다.
산화물 반도체층(431) 및 도전막을 에칭 공정에 의해 에칭하여, 산화물 반도체층(432)과, 소스 및 드레인 전극층(405a 및 405b)을 형성한다(도 1의 (C) 참조). 또한, 산화물 반도체층(432)의 일부는 일부분만이 에칭되어, 산화물 반도체층(432)이 홈부(오목부)를 갖는다.
산화물 반도체층(432)에 접하는 산화물 절연막(407)을 형성한다. 산화물 절연막(407)은, CVD법, 스퍼터링법 등, 산화물 절연막(407)에 수분 또는 수소 등의 불순물이 도입되지 않는 방법을 적절히 이용해서 형성될 수 있다. 여기에서는, 산화물 절연막(407)은 스퍼터링법을 이용해서 형성한다. 저저항화 산화물 반도체층에 접하여 형성되는 산화물 절연막(407)은, 수분 및 OH― 등의 불순물을 포함하지 않고, 불순물이 외부로부터 침입하는 것을 차단하는 무기절연막을 이용하여 형성된다. 대표적으로는, 산화 질화 규소막, 산화 규소막 또는 질화 산화 규소막을 이용한다.
본 실시예에서는, 산화물 절연막(407)으로서 막 두께 300nm의 산화 규소막을 성막한다. 성막 시의 기판 온도는 실온에서부터 300℃ 이하일 수 있고, 본 실시예에서는 100℃이다. 산화 규소막의 스퍼터링법에 의한 성막은, 희 가스(대표적으로는 아르곤)분위기 하, 산소 분위기 하, 또는 희 가스(대표적으로는 아르곤)와 산소의 분위기 하에서 행할 수 있다. 타깃으로서, 산화 규소 타깃 또는 규소 타깃을 이용할 수 있다. 예를 들어, 규소 타깃을 이용하여, 산소와 질소의 분위기 하에서 스퍼터링법에 의해 산화 규소를 형성할 수 있다.
저저항화 산화물 반도체층(432)에 접해서 스퍼터링법 또는 PCVD법 등에 의해 산화물 절연막(407)을 형성하면, 저저항화 산화물 반도체층(432)에서, 적어도 산화물 절연막(407)에 접하는 영역이 고저항화(캐리어 농도가 낮아짐, 바람직하게는 1×1018/cm3 미만)된다. 이에 따라, 고저항화 산화물 반도체 영역을 얻을 수 있다. 반도체 장치의 제작 공정 중에, 불활성 기체 분위기(또는 감압하)에서의 가열, 산소 분위기에서의 서냉 및 산화물 절연막의 형성 등에 의해 산화물 반도체층의 캐리어 농도를 증가 및 감소시키는 것이 중요하다. 산화물 반도체층(432)은 고저항화 산화물 반도체 영역을 갖는 산화물 반도체층(403)(제3 산화물 반도체층)이 되어, 박막 트랜지스터(470)가 완성될 수 있다(도 1의 (D) 참조).
탈수 및 탈수소화를 위한 가열 처리를 적용함으로써 산화물 반도체층에 포함되는 불순물(H2O, H, 및 OH 등)을 저감하여 캐리어 농도를 증가시킨다. 그 후, 산소 분위기 하에서 서냉을 행한다. 다음으로, 산화물 반도체층에 접하여 산화물 절연막의 형성 등을 행하여 산화물 반도체층의 캐리어 농도를 저감시킨다. 이에 따라, 박막 트랜지스터(470)의 신뢰성을 향상할 수 있다.
또한, 산화물 절연막(407)을 형성한 후, 질소 분위기 하 또는 대기 분위기 하(대기 중)에서 박막 트랜지스터(470) 상에서, 바람직하게는 150℃이상 350℃ 미만의 온도로 가열 처리를 행할 수 있다. 예를 들어, 질소 분위기 하에서 250℃ 1시간의 가열 처리를 행한다. 이러한 가열 처리를 행하면, 산화물 반도체층(432)이 산화물 절연막(407)에 접한 상태로 가열되므로, 박막 트랜지스터(470)의 전기적 특성의 변동을 경감할 수 있다.
[실시예 2]
본 실시예에서는, 실시예 1과는 상이한 반도체 장치 및 반도체 장치의 제작 방법을 도 8의 (A) 내지 (D) 및 도 9의 (A) 및 (B)를 참조하여 설명한다. 실시예 1에서 설명된 부분과 동일한 부분 또는 유사한 기능을 갖는 부분은, 실시예 1에서와 마찬가지 방식으로 형성될 수 있고, 그에 따른 중복 설명은 생략한다.
도 9의 (A)는 본 실시예에서 설명된 반도체 장치에 포함되는 박막 트랜지스터(460)의 상면도이며, 도 9의 (B)는 도 9의 (A)의 선 D1-D2을 따르는 단면도이다. 박막 트랜지스터(460)는 보텀 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(450) 위로, 게이트 전극층(451), 게이트 절연층(452), 소스 및 드레인 전극층(455a 및 455b) 및 산화물 반도체층(453)을 포함한다. 또한, 박막 트랜지스터(460)를 커버하며, 산화물 반도체층(453)에 접하는 산화물 절연막(457)이 설치되어 있다. 산화물 반도체층(453)은 In-Ga-Zn-O계 비단결정을 이용한다.
박막 트랜지스터(460)는 박막 트랜지스터(460)을 포함하는 영역 모두에 있어서 게이트 절연층(452)이 존재하고, 게이트 절연층(452)과 절연 표면을 갖는 기판인 기판(450) 사이에 게이트 전극층(451)이 설치되어 있다. 게이트 절연층(452) 위로는 소스 또는 드레인 전극층(455a, 455b)이 설치되어 있다. 또한, 게이트 절연층(452), 및 소스 및 드레인 전극층(455a, 455b) 위로 산화물 반도체층(453)이 설치되어 있다. 도시되지 않았지만, 게이트 절연층(452) 위로는 소스 및 드레인 전극층(455a, 455b) 이외에도 배선층이 설치되고, 배선층은 산화물 반도체층(453)의 외주부보다 외측으로 연장되어 있다.
산화물 반도체층(453)은 적어도 산화물 반도체막(453)의 성막 후에 수분 등의 불순물을 저감하는 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)가 행해지므로, 저저항화(캐리어 농도가 증가됨, 바람직하게는 1×1018/cm3 이상)된다. 그 후, 산화물 반도체층(453)을 접하여 산화물 절연막(457)을 형성하는 것에 의해, 고저항화(캐리어 농도가 감소됨, 바람직하게는 1×1018/cm3 미만)된다. 이에 따라, 산화물 반도체막을 채널 형성 영역으로서 이용할 수 있다.
탈수화 또는 탈수소화를 위한 가열 처리에 의해 수분(H2O) 등의 불순물을 이탈시키는 과정을 거친 후, 산소 분위기 하에서 서냉을 행하는 것이 바람직하다. 탈수화 또는 탈수소화를 위한 가열 처리 및 산소 분위기 하에서의 서냉 후에, 산화물 반도체층에 접하여 산화물 절연막의 형성 등을 함으로써 산화물 반도체층의 캐리어 농도를 저감하는 것이, 박막 트랜지스터(460)의 신뢰성의 향상으로 연결된다.
산화물 반도체층(453)에 접하는 소스 및 드레인 전극층(455a, 455b)으로서, 티타늄, 알루미늄, 망간, 마그네슘, 지르코늄 및 베릴륨으로부터 선택되는 하나 이상의 재료를 이용하여 형성된다.
도 8의 (A) 내지 (D)에, 도 9의 (A) 및 (B)에 나타내는 박막 트랜지스터(460)의 제작 공정의 단면도를 나타낸다.
절연 표면을 갖는 기판인 기판(450) 위로 게이트 전극층(451)을 설치한다. 기초막으로 기능하는 절연막을 기판(450)과 게이트 전극층(451) 사이에 설치할 수 있음에 주목한다. 게이트 전극층(451)은 실시예 1에 나타낸 게이트 전극층(401)의 재료와 마찬가지의 재료를 이용하여 형성될 수 있다.
게이트 전극층(451) 위로 게이트 절연층(452)을 형성한다. 게이트 절연층(452)은 실시예 1에 나타낸 게이트 절연층(402)의 재료와 마찬가지의 재료를 이용하여 형성될 수 있다.
게이트 절연층(452) 위로 도전막을 형성하고, 포토리소그래피 공정에 의해 섬 형상의 소스 및 드레인 전극층(455a, 455b)으로 가공 한다(도 8의 (A) 참조). 소스 및 드레인 전극층(455a, 455b)은, 실시예 1에 나타낸 소스 및 드레인 전극층(405a, 450b)과 마찬가지 방식으로 형성할 수 있다.
다음으로, 게이트 절연층(452), 및 소스 및 드레인 전극층(455a, 455b) 위로 산화물 반도체막을 형성하고, 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층(483)(제1 산화물 반도체층)으로 가공한다(도 8의 (B) 참조).
산화물 반도체층(483)은 채널 형성 영역으로 기능하기 때문에, 실시예 1의 산화물 반도체막과 마찬가지 방식으로 형성된다.
산화물 반도체층(483)을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터링에 의해 게이트 절연층(452)의 표면 상의 먼지를 제거하는 것이 바람직함에 주목한다.
산화물 반도체층(483) 상에 탈수화 또는 탈수소화를 위한 가열 처리를 행한 후 산소 분위기 하에서 서냉을 행한다. 탈수화 또는 탈수소화를 위한 가열 처리로서는, 불활성 가스 분위기(질소, 헬륨, 네온 또는 아르곤 등)하 또는 감압 하에서, 200℃ 내지 600℃, 바람직하게는 400℃ 내지 450℃에 포함되는 온도로 가열 처리를 행한다. 산화물 반도체층(483)은 상기 분위기하의 가열 처리 및 산소 분위기하의 서냉에 의해, 저저항화(캐리어 농도가 높아짐, 바람직하게는 1×1018/cm3 이상)되어, 저저항화 산화물 반도체층(484)(제2 산화물 반도체층)을 얻을 수 있다(도 8의 (C) 참조).
탈수화 또는 탈수소화를 위한 가열 처리에서는, 채용되는 질소나 헬륨, 네온, 아르곤 등의 희 가스에, 수분, 수소 등이 포함되지 않는 것이 바람직하다. 대안으로서, 가열 처리 장치에 도입하는 질소나 헬륨, 네온 또는 아르곤 등의 희 가스는 6N(99.9999%) 이상, 바람직하게는, 7N(99.99999%) 이상의 순도를 갖는 것이, 즉, 불순물 농도를 1ppm 이하, 바람직하게는, 0.1ppm 이하로 설정하는 것이 바람직하다.
불활성 가스 분위기 하 또는 감압 하의 산화물 반도체층의 가열 처리 및 산소 분위기 하의 서냉은, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막 상에서 행할 수 있다. 그 경우에는, 불활성 가스 분위기 하 또는 감압 하의 산화물 반도체막의 가열 처리 후에, 산소 분위기 하에서 실온 이상 100℃ 미만까지 서냉을 행한다. 다음으로, 가열 장치로부터 기판을 꺼내고, 포토리소그래피 공정을 행한다.
다음으로, 산화물 반도체층(484)에 접하여 스퍼터링법 또는 PCVD법에 의한 산화물 절연막(457)을 형성한다. 본 실시예에서는, 산화물 절연막(457)으로서 막 두께 300nm의 산화 규소막을 성막한다. 성막 시의 기판 온도는 실온 이상 300℃이며, 본 실시예에서는, 100℃이다. 저저항화 산화물 반도체층(484)에 접하여 스퍼터링법에 의해 산화 규소막인 산화물 절연막(457)을 형성하면, 저저항화 산화물 반도체층(484)에서 적어도 산화 규소막인 산화물 절연막(457)에 접하는 영역이 고저항화(캐리어 농도가 낮아짐, 바람직하게는 1×1018/cm3 미만)된다. 이에 따라, 고저항화 산화물 반도체 영역을 얻을 수 있다. 반도체 장치의 제작 공정 중에, 불활성 기체 분위기(또는 감압하)에서의 가열, 산소 분위기에서의 서냉 및 산화물 절연막의 형성 등에 의해 산화물 반도체층의 캐리어 농도를 증가 및 감소시키는 것이 중요하다. 산화물 반도체층(484)은 고저항화 산화물 반도체 영역을 갖는 산화물 반도체층(453)(제3 산화물 반도체층)이 되어, 박막 트랜지스터(460)가 완성될 수 있다(도 8의 (D) 참조).
탈수 및 탈수소화를 위한 가열 처리를 적용함으로써 산화물 반도체층에 포함되는 불순물(H2O, H, 및 OH 등)을 저감하여 캐리어 농도를 증가시킨다. 그 후, 산소 분위기 하에서 서냉을 행한다. 다음으로, 산화물 반도체층에 접하여 산화물 절연막의 형성 등을 행하여 산화물 반도체층의 캐리어 농도를 저감시킨다. 이에 따라, 박막 트랜지스터(460)의 신뢰성을 향상할 수 있다.
또한, 산화물 절연막(457)이 되는 산화 규소막을 형성한 후, 질소 분위기 하 또는 대기 분위기 하(대기 중)에서 박막 트랜지스터(460)에 가열 처리(바람직하게는 150℃ 이상 350℃ 미만)을 행할 수 있다. 예를 들어, 질소 분위기 하에서 250℃ 1시간의 가열 처리를 행한다. 이러한 가열 처리에서, 산화물 반도체층(453)이 산화물 절연막(457)데 접한 상태로 가열 처리를 행하면, 박막 트랜지스터(460)의 전기적 특성의 변동을 경감할 수 있다.
또한, 본 실시예는 실시예 1과 자유롭게 조합할 수 있다.
[실시예 3]
박막 트랜지스터를 포함하는 반도체 장치의 제작 공정에 대해서, 도 10의 (A) 내지 (D), 도 11의 (A) 내지 (C), 도 12 및 도 13의 (A1), (A2), (B1), 및 (B2)를 참조하여 설명한다.
도 10의 (A)에서, 투광성을 갖는 기판(100)에는 바륨 붕규산(borosilicate) 글래스나 알루미노-붕규산 글래스 등의 글래스 기판을 이용할 수 있다.
다음으로, 도전층을 기판(100) 전체면에 형성한 후, 제1 포토리소그래피 공정을 행하여 레지스트 마스크를 형성한다. 다음으로, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108) 및 제1 단자(121))를 형성한다. 이 때, 적어도 게이트 전극층(101)의 단부에 테이퍼(taper) 형상이 형성되도록 에칭을 행한다.
게이트 전극층(101)을 포함하는 게이트 배선과 용량 배선(108) 및 단자부의 제1 단자(121)는, 실시예 1에 나타낸 게이트 전극층(401)에 이용되는 재료와 동일한 재료를 적절히 이용하여 형성될 수 있다. 게이트 전극층(101)을 내열성 도전성 재료를 이용하여 형성하는 경우에는, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴) 및 스칸듐(Sc)으로부터 선택된 원소, 또는 전술한 원소 중 임의의 것을 성분으로서 포함하는 합금, 전술한 원소를 조합한 합금, 및 전술한 원소를 성분으로서 포함하는 질화물 중 임의의 재료가 이용될 수 있다.
다음으로, 게이트 전극층(101)위로 게이트 절연층(102)을 전체면에 성막한다. 게이트 절연층(102)은 스퍼터링법, PCVD법 등을 이용하여 50nm 내지 250nm의 두께로 형성된다.
예를 들어, 게이트 절연층(102)으로서는, 산화 규소막을 스퍼터링법을 이용하여 100nm의 두께로 형성한다. 물론, 게이트 절연층(102)은 이러한 산화 규소막에 한정되는 것이 아니고, 산화 질화 규소막, 질화 규소막, 산화 알루미늄막, 산화 탄탈륨막 등의 임의 다른 형태의 절연막의 단일층이나 적층일 수 있다.
다음으로, 게이트 절연층(102) 위로 산화물 반도체막(In-Ga-Zn-O계 비단결정막)을 성막한다. 스퍼터링법을 이용하여 게이트 절연층(102)의 형성 후에, 대기에 노출되는 일 없이 In-Ga-Zn-O계 비단결정막을 성막하는 것은, 게이트 절연층과 반도체막 사이의 계면에 먼지나 수분을 부착되지 못하게 하는 점에서 유용하다. 여기에서는, 타깃은 직경 8인치의 In, Ga 및 Zn을 포함하는 금속 산화물 반도체 타깃(In-Ga-Zn-O계 금속 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1))이고, 기판과 타깃 사이의 거리는 170mm, 압력은 0.4Pa, 직류(DC) 전원은 0.5kW인 조건에서, 산소 분위기, 아르곤 분위기, 아르곤과 산소 분위기 하에서 산화물 반도체막을 성막한다. 펄스 직류(DC) 전원을 이용하면, 먼지를 저감할 수 있고, 막 두께가 균일해지기 때문에 바람직함에 주목한다. In-Ga-Zn-O계 비단결정막의 막 두께는 5nm 내지 200nm로 형성된다. 산화물 반도체막으로서, In-Ga-Zn-O계 산화물 반도체 타깃을 이용하며 스퍼터링법을 이용하여 막 두께 50nm의 In-Ga-Zn-O계 비단결정막을 성막한다.
다음으로, 제2 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성한다. 다음으로, 산화물 반도체막을 에칭한다. 예를 들어, 인산과 아세트산과 질산을 혼합한 용액을 이용한 웨트 에칭에 의해, 불필요한 부분을 제거해서 산화물 반도체층(133)을 형성한다(도 10의 (A)참조). 여기서에서의 에칭은 웨트 에칭에 한정되지 않고 드라이 에칭을 행할 수 있음에 주목한다.
워트 에칭에 이용되는 에천트로서, 인산, 아세트산, 질산 등을 혼합함으로써 얻은 용액을 이용할 수 있다. 또한, ITO07N(KANTO CHEMICAL CO., INC. 제조)을 이용할 수도 있다.
웨트 에칭에 이용되는 에천트 및 에치 오프되는 재료는 웨트 세정에 의해 함께 제거된다. 에천트 및 에치 오프되는 재료를 포함하는 폐액은 정제될 수 있고 재료는 재사용될 수 있다. 에칭 후에 산화물 반도체층에 포함되어 있는 인듐 등의 재료가 폐액으로부터 수집되어 재사용되면, 자원이 효율적으로 이용되고 비용이 절감될 수 있다.
막이 원하는 형상으로 에칭될 수 있도록, 재료에 따라, 에칭 조건(에천트, 에칭 시간, 온도 등)이 적절하게 조정될 수 있음에 주목한다.
드라이 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 염화붕소(BCl3), 염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다.
대안으로서, 드라이 에칭에 이용하는 에칭 가스로서, 불소를 포함하는 가스(불소계 가스, 예를 들어, 4불화탄소(CF4), 불화황(SF6), 불화질소(NF3), 3불화메탄(CHF3)등), 브롬화수소(HBr), 산소(O2), 이들의 가스 중 임의의 것에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(reactive ion etching)법이나, ICP(inductively coupled plasma) 에칭법 등을 이용할 수 있다. 원하는 형상으로 막을 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
다음으로, 산화물 반도체층(133)에 탈수화 또는 탈수소화를 위한 가열 처리를 행한다. 산화물 반도체층(133)에 불활성 가스 분위기(질소, 헬륨, 네온 또는 아르곤 등)하 또는 감압 하에서 가열 처리를 행한 후, 산소 분위기 하에서 산화물 반도체층(133)의 서냉을 행한다.
가열 처리는 200℃ 이상에서 행하면 바람직하다. 예를 들어, 질소 분위기 하에서 450℃로 1시간의 가열 처리를 행한다. 질소 분위기 하의 가열 처리 한 후, 산소 분위기 하에서 서냉한다. 이에 의해, 산화물 반도체층(133)은 저저항화(캐리어 농도가 높아짐, 바람직하게는 1×1018/cm3 이상)되어, 도전율이 높아진다. 따라서, 저저항화 산화물 반도체층(134)이 형성된다(도 10의 (B)참조). 산화물 반도체층(134)의 전기 전도율은 1×10-1S/cm 내지 1×102S/cm 이하가 바람직하다.
다음으로, 산화물 반도체층(134) 위로 금속 재료를 이용하여 스퍼터링법이나 진공 증착법에 의해 도전막(132)을 형성한다(도 10의 (C) 참조).
도전막(132)의 재료로서는, 실시예 1에 나타낸 소스 및 드레인 전극층(405a, 405b)과 마찬가지인 재료를 적절히 이용할 수 있다.
도전막(132) 후에 가열 처리를 행할 경우에는, 도전막(132)이 이러한 가열 처리를 견디는 내열성을 갖는 것이 바람직하다.
다음으로, 제3 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성한 후, 에칭에 의해 도전막(132)의 불필요한 부분을 제거해서 소스 및 드레인 전극층(105a, 105b), 및 제2 단자(122)를 형성한다(도 10의 (D) 참조). 이 때, 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 이용한다. 예를 들어 도전막(132)로서 알루미늄막 또는 알루미늄 합금막을 이용하는 경우에는, 인산과 아세트산과 질산을 혼합한 용액을 이용한 웨트 에칭을 행할 수 있다. 대안으로서, 도전막(132)은 암모니아 과산화물(과산화수소:암모니아:물=5:2:2)을 이용하여 웨트 에칭되어 소스 및 드레인 전극층(105a, 105b)을 형성할 수 있다. 이러한 에칭 공정에서, 산화물 반도체층(134)의 노출 영역도 일부 에칭되어 산화물 반도체층(135)을 형성한다. 따라서, 소스 및 드레인 전극층(105a, 105b) 사이의 산화물 반도체층(135)의 영역은 막 두께가 얇다. 도 10의 (D)에서는, 소스 및 드레인 전극층(105a, 105b) 및 산화물 반도체층(135)을 형성하기 위한 에칭을 드라이 에칭에 의해 한번에 행한다. 이에 따라, 소스 및 드레인 전극층(105a, 105b)의 단부와 산화물 반도체층(135)의 단부는 일렬로 정렬되므로, 연속적인 구성이 형성된다.
제3 포토리소그래피 공정에서, 소스 및 드레인 전극층(105a, 105b)과 동일한 재료로 형성된 제2 단자(122)도 단자부에 남긴다. 제2 단자(122)는 배선(배선은 소스 및 드레인 전극층(105a, 105b) 중 임의의 것일 수 있음)에 전기적으로 접속되어 있음에 주목한다.
또한, 멀티톤(multi-tone) 마스크에 의해 형성된 복수(대표적으로는, 2가지 상이한 두께)의 두께의 영역을 갖는 레지스트 마스크를 이용함으로써, 레지스트 마스크의 수를 줄일 수 있으므로, 공정이 간략화되고, 비용이 저감된다.
다음으로, 레지스트 마스크를 제거하고, 게이트 절연층(102), 산화물 반도체층(103), 소스 및 드레인 전극층(105a, 105b)을 커버하는 보호 절연층(107)을 형성한다. 보호 절연층(107)은 PCVD법에 의해 형성되는 산화 질화 규소막을 이용한다. 소스 전극층과 드레인 전극층(105a, 105b) 사이에 설치된 산화물 반도체층(135)의 노출 영역과 산화 질화 규소막으로 이루어진 보호 절연층(107)이 서로 접하여 설치되는 것에 의해, 보호 절연층(107)에 접하는 산화물 반도체층(135)의 영역이 고저항화(캐리어 농도가 낮아짐, 바람직하게는 1×1018/cm3 미만)되고, 고저항화 채널 형성 영역을 갖는 산화물 반도체층(103)을 형성할 수 있다(도 11의 (A) 참조).
보호 절연층(107)을 형성한 후, 가열 처리를 행할 수 있다. 가열 처리는 대기 분위기 또는 질소 분위기에서, 150℃ 이상 350℃ 미만 온도에서 행할 수 있다. 이러한 가열 처리를 행하면, 산화물 반도체층(103)이 보호 절연층(107)로 접한 상태로 가열되고, 또한 산화물 반도체층(103)을 고저항화시킨다. 이에 따라, 트랜지스터의 전기 특성을 향상하고, 전기 특성의 변동을 경감할 수 있다.
이상의 공정으로 박막 트랜지스터(170)를 제작할 수 있다.
다음으로, 제4 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성한다. 보호 절연층(107) 및 게이트 절연층(102)을 에칭하여 드레인 전극층(105b)에 달하는 컨택트 홀(125)을 형성한다. 또한, 동일한 에칭 공정에서 제2 단자(122)에 달하는 컨택트 홀(127), 제1 단자(121)에 달하는 컨택트 홀(126)도 형성한다. 이 단계에서의 단면도를 도 11의 (B)에 도시한다.
다음으로, 레지스트 마스크를 제거한 후, 투명 도전막을 성막한다. 투명 도전막은 산화 인듐(IN2O3)이나 산화 인듐-주석(ITO로 약기함) 등을 이용하여 스퍼터링법이나 진공 증착법 등을 이용해서 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사(residue)가 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해서 산화 인듐 및 산화 아연의 합금(IN2O3-ZnO)을 이용할 수 있다.
다음으로, 제5 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성한다. 다음으로, 에칭에 의해 투명 도전막의 불필요한 부분을 제거해서 화소 전극층(110)을 형성한다.
제5 포토리소그래피 공정을 통하여, 용량부에서의 게이트 절연층(102) 및 보호 절연층(107)을 유전체로서 사용하며, 용량 배선(108)과 화소 전극층(110)에 축적 용량이 형성된다.
또한, 제5 포토리소그래피 공정에서, 제1 단자(121) 및 제2 단자(122)를 레지스트 마스크로 커버하여 단자부에 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC에 접속되는 전극 또는 배선으로 기능한다. 제1 단자(121) 위로 형성된 투명 도전막(128)은, 게이트 배선의 입력 단자로서 기능하는 접속용 단자 전극이다. 제2 단자(122) 위로 형성된 투명 도전막(129)은, 소스 배선의 입력 단자로서 기능하는 접속용 단자 전극이다.
다음으로, 레지스트 마스크를 제거한다. 이 단계에서의 단면도를 도 11의 (C)에 도시한다. 이 단계에서의 평면도가 도 12에 대응함에 주목한다.
또한, 도 13의 (A1) 및 (A2)은 각각 이 단계에서의 게이트 배선 단자부의 평면도와 단면도이다. 도 13의 (A1)은 도 13의 (A2)의 E1-E2 라인을 따라 취해진 단면도에 대응한다. 도 13의 (A1)에서, 보호 절연막(154) 위로 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용 단자 전극이다. 또한, 도 13의 (A1)의 단자부에서, 게이트 배선과 동일한 재료로 형성되는 제1 단자(151)와, 소스 배선과 동일한 재료로 형성되는 접속 전극층(153)이 게이트 절연층(152)을 개재하며 서로 중첩되어 있고, 투명 도전막(155)을 통하여 서로 전기적으로 접속되어 있다. 도 11의 (C)에서 투명 도전막(128)과 제1 단자(121)가 접촉하고 있는 부분이, 도 13의 (A1)의 투명 도전막(155)과 제1 단자(151)가 접촉하고 있는 부분에 대응함에 주목한다.
또한, 도 13의 (B1) 및 도 13의 (B2)는 각각 도 11(C)에 도시된 것과는 상이한 소스 배선 단자부의 평면도와 단면도이다. 또한, 도 13의 (B1)은 도 13의 (B2) F1-F2 라인을 따라 취해진 단면도에 대응한다. 도 13의 (B1)에서, 보호 절연막(154) 위로 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용 단자 전극이다. 또한, 도 13의 (B1)의 단자부에서는, 게이트 배선과 동일한 재료로 형성되는 전극층(156)이, 소스 배선과 전기적으로 접속되는 제2 단자(150)의 아래쪽으로 게이트 절연층(102)을 개재하며 중첩되어 위치한다. 전극층(156)은 제2 단자(150)와 전기적으로 접속하고 있지 않고, 전극층(156)을 제2 단자(150)와 다른 전위, 예를 들어 플로팅, GND 또는 0V 등으로 설정하면, 노이즈 또는 정전기를 방지하기 위한 용량을 형성할 수 있다. 제2 단자(150)는 보호 절연막(154)을 통해서 투명 도전막(155)과 전기적으로 접속하고 있다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라서 복수개 설치된다. 또한, 단자부에서는, 게이트 배선과 동(同)전위의 제1 단자, 소스 배선과 동전위의 제2 단자, 용량 배선과 동전위의 제3 단자 등이 각각 복수로 배치된다. 각각의 단자의 수는 임의의 수이며, 실시자가 단자의 수를 적절하게 결정하면 된다.
상기 제5 포토리소그래피 공정에 의해, 5매의 포토마스크를 이용하여, 축적 용량과, 보텀 게이트형의 스태거 구성의 박막 트랜지스터(170)를 포함하는 화소 박막 트랜지스터부를 완성할 수 있다. 그리고, 이들을 화소에 대응하여 매트릭스 형상으로 배치되어 화소부를 형성함으로써 액티브 매트릭스형의 표시 장치를 제작하기 위한 일 기판이 형성된다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라 칭한다.
액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과 대향 전극이 설치된 대향 기판이 액정층을 개재하며 서로 고정되어 있다. 또한, 대향 기판의 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 설치하고, 공통 전극과 전기적으로 접속하는 제4 단자를 단자부에 설치한다. 제4 단자는 공통 전극을 고정 전위, 예를 들어 GND, 0V 등으로 설정하기 위해 설치된다.
또한, 용량 배선 없이, 화소 전극을, 보호 절연막 및 게이트 절연층을 개재하여, 인접 화소의 게이트 배선과 중첩시켜 축적 용량을 형성할 수 있다.
액티브 매트릭스형의 액정 표시 장치에서는, 매트릭스 형상으로 배치된 화소 전극을 구동함으로써, 화면 상에 표시 패턴이 형성된다. 구체적으로는, 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 설치된 액정층의 광학 변조가 행해지고, 이러한 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
액정 표시 장치는, 동화상 표시에 있어서, 액정 분자 자체의 응답 시간이 길기 때문에, 동화상의 잔상(afterimages)이나 흐려짐(blurring)이 생기는 문제가 있다. 액정 표시 장치의 동화상 특성을 개선하기 위해서, 전체 화면 상에 흑 표시를 각 프레임을 주기로 행하는, 소위 흑삽입이라 칭하는 구동 방법을 채용한다.
대안으로서, 수직 동기화 주파수를 통상적인 수직 동기화 주파수의 1.5배 또는 2배 이상으로 함으로써 동화상 특성을 개선하는, 소위, 배속(double-frame rate) 구동 기술이라 칭하는 구동법이 채용될 수 있다.
또한, 대안으로서, 액정 표시 장치의 동화상 특성을 개선하기 위해서, 백라이트로서 복수의 LED(발광 다이오드) 또는 복수의 EL 광원 등을 이용해서 면광원을 형성하고, 면광원의 각 광원을 1프레임을 주기로 하는 펄스 방식을 이용하여 독립적으로 구동하는 구동 방법이 채용될 수 있다. 면광원으로서, 3종류 이상의 LED를 이용할 수 있고, 백색 발광의 LED를 이용할 수 있다. 독립적으로 복수의 LED를 제어할 수 있기 때문에, 액정층이 광학적으로 변조되는 타이밍에 LED의 발광 타이밍을 동기시킬 수 있다. 이 구동 기술에 따르면, LED를 부분적으로 소등할 수 있으므로, 특히 검은 표시 영역이 큰 화상을 표시하는 경우에, 소비 전력의 저감 효과를 얻을 수 있다.
이것들의 구동 기술을 조합하는 것에 의해, 동화상 특성 등의 액정 표시 장치의 표시 특성을 종래 액정 표시 장치의 특성에 비해 개선할 수 있다.
본 명세서에 개시하는 n채널형의 트랜지스터는, 산화물 반도체막을 채널 형성 영역으로 이용하여, 양호한 다이나믹 특성을 가지므로, 이들 구동 기술을 조합할 수 있다.
또한, 발광 표시 장치를 제작하는 경우, 유기 발광 소자의 한쪽의 전극(캐소드라고도 칭함)은 저전원전위, 예를 들어 GND, OV 등으로 설정되므로, 단자부에 캐소드를 저전원 전위, 예를 들어 GND, OV 등으로 설정하기 위한 제4 단자가 설치된다. 또한, 발광 표시 장치를 제작하는 경우, 소스 배선 및 게이트 배선 외에 전원 공급선을 설치한다. 따라서, 단자부에는, 전원 공급선과 전기적으로 접속하는 제5 단자를 설치한다.
박막 트랜지스터에 있어서, 산화물 반도체를 이용하는 것에 의해 제조 비용을 저감할 수 있다. 특히, 탈수화 또는 탈수소화를 위한 가열 처리에 의해, 수분 등의 불순물이 저감되어 산화물 반도체막의 순도가 높아지기 때문에, 성막이 챔버의 노점(dew point)이 낮은 특수한 스퍼터링 장치나 초고순도의 금속 산화물 타깃을 이용하지 않더라도, 전기 특성이 양호해서 신뢰성이 좋은 박막 트랜지스터를 포함하는 반도체 장치를 제작할 수 있다.
산화물 반도체층의 채널 형성 영역은 고저항화 영역이므로, 박막 트랜지스터의 전기 특성은 안정화되어 있고, 오프 전류의 증가 등을 방지할 수 있다. 따라서, 전기 특성이 양호해서 신뢰성이 좋은 박막 트랜지스터를 포함하는 반도체 장치가 제공된다.
본 실시예는 다른 실시예에 기재된 구성 중 임의의 것을 적절히 조합해서 실시하는 것이 가능하다.
[실시예 4]
이하, 본 발명의 일 실시예의 반도체 장치의 일례인 표시 장치를 설명한다. 표시 장치에서, 일 기판 위에 적어도 구동 회로의 일부와 화소부에 배치되는 박막 트랜지스터를 형성한다.
화소부의 박막 트랜지스터는 실시예 1 내지 3 중 임의의 하나를 따라서 형성된다. 실시예 1 내지 3에 나타낸 박막 트랜지스터는 어느 것이든 n채널형 TFT이기 때문에, 구동 회로 중 n채널형 TFT를 이용하여 형성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
도 19의 (A)는 반도체 장치의 일례인 액티브 매트릭스형 액정 표시 장치의 블록도의 일례이다. 도 19(A)에 나타낸 표시 장치는, 기판(5300) 위로, 표시 소자가 각각 설치되어 있는 복수의 화소를 포함하는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 포함한다.
또한, 실시예 1 내지 3에 나타낸 박막 트랜지스터는 어느 것이든 n채널형 TFT이며, n채널형 TFT를 포함하는 신호선 구동 회로에 대해서 도 20을 참조하여 설명한다.
도 20의 신호선 구동 회로는, 드라이버 IC(5601), 스위치 군(5602_1 내지 5602_M), 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선(5621_1 내지 5621_M)을 갖는다. 각각의 스위치 군(5602_1 내지 5602_M)은 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 포함한다.
드라이버 IC(5601)는 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선(5621_1 내지 5621_M)에 접속된다. 각각의 스위치 군(5602_1 내지 5602_M)은 제1 배선(5611)과 제2 배선(5612) 및 제3 배선(5613)에 접속되고, 배선(5621_1 내지 5621_M)은 스위치 군(5602_1 내지 5602_M) 각각에 접속된다. 그리고, 각각의 배선(5621_1 내지 5621_M)은 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)을 통하여 3개의 신호선에 접속된다. 예를 들어, J열째의 배선(5621_J)(배선(5621_1) 내지 배선(5621_M) 중 하나)은 스위치 군(5602_J)에 포함되는 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통하여, 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 접속된다.
제1 배선(5611), 제2 배선(5612) 및 제3 배선(5613)에는, 각각 신호가 입력된다.
드라이버 IC(5601)는 단결정 기판 위에 형성되어 있는 것이 바람직함에 주목한다. 또한, 스위치 군(5602_1 내지 5602_M)은 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치 군(5602_1 내지 5602_M)은 FPC 등을 통해서 접속되는 것이 바람직하다.
다음으로, 도 20에 나타낸 신호선 구동 회로의 동작에 대해서 도 21의 타이밍 차트를 참조하여 설명한다. 도 21의 타이밍 차트는 i행째의 주사선 Gi가 선택되고 있을 경우의 타이밍을 나타낸다. i행째의 주사선 Gi의 선택 기간은 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3로 분할되어 있다. 또한, 도 20의 신호선 구동 회로는 다른 행의 주사선이 선택되고 있을 경우에도 도 21의 것과 마찬가지의 동작을 한다.
도 21의 타이밍 차트는, J열째의 배선(5621_J)이 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통하여, 신호선 Sj-1, 신호선 Sj 및 신호선 Sj+1에 접속될 경우에 대해서 나타냄에 주목한다.
도 21의 타이밍차트는 i행째의 주사선 Gi가 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5703a) ,제2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5703b), 제3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5703c) 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 나타낸다.
제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3에서, 배선(5621_1 내지 5621_M)에는 상이한 비디오 신호가 입력된다. 예를 들어, 제1 서브 선택 기간 T1에서 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj-1에 입력되고, 제2 서브 선택 기간 T2에서 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj에 입력되고, 제3 서브 선택 기간 T3에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj+1에 입력된다. 또한, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3에서, 배선(5621_J)에 입력되는 비디오 신호를 Data_j-1, Data_j ,Data_j+1라 한다.
도 21에 도시한 바와 같이, 제1 서브 선택 기간 T1에서 제1 박막 트랜지스터(5603a)가 온되고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j-1이 제1 박막 트랜지스터(5603a)를 통해서 신호선 Sj-1에 입력된다. 제2 서브 선택 기간 T2에서, 제2 박막 트랜지스터(5603b)가 온되고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)는 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제2 박막 트랜지스터(5603b)를 통해서 신호선 Sj에 입력된다. 제3 서브 선택 기간 T3에서는, 제3 박막 트랜지스터(5603c)가 온되고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)가 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j+1이, 제3 박막 트랜지스터(5603c)을 통해서 신호선 Sj+1에 입력된다.
전술된 바와 같이, 도 20의 신호선 구동 회로에서는, 1 게이트 선택 기간을 3개로 분할함으로써, 1 게이트 선택 기간 동안에 1개의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 20의 신호선 구동 회로는 드라이버 IC(5601)가 설치되어 있는 기판과, 화소부가 설치되어 있는 기판의 접속수를 신호선의 수의 약 1/3로 할 수 있다. 접속수가 약 1/3로 감소하는 것에 의해, 도 20의 신호선 구동 회로의 신뢰성, 수율 등을 향상할 수 있다.
도 20에 나타낸 바와 같이, 1 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 각 서브 선택 기간에서, 1개의 배선으로부터 복수의 신호선에 비디오 신호를 입력할 수 있으면, 박막 트랜지스터의 배치나 수, 구동 방법 등은 특별히 한정되지 않음에 주목한다.
예를 들어, 3개 이상의 서브 선택 기간 각각에서 1개의 배선으로부터 3개 이상의 신호선에 비디오 신호를 입력하는 경우에는, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하기만 하면 된다. 1 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아짐에 주목한다. 따라서, 1 게이트 선택 기간은 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 22의 타이밍차트에 도시한 바와 같이, 1개의 선택 기간을 프리차지 기간 Tp, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3으로 분할할 수 있다. 도 22의 타이밍 차트는, i행째의 주사선 Gi가 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5803a), 제2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5803b), 제3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5803c) 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 나타낸다. 도 22에 도시한 바와 같이, 프리차지 기간 Tp에서 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 온된다. 이 때, 배선(5621_J)에 입력되는 프리차지 전압 Vp이 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)을 통해서 각각의 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 입력된다. 제1 서브 선택 기간 T1에서, 제1 박막 트랜지스터(5603a)가 온되고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j-1가 제1 박막 트랜지스터(5603a)를 통해서 신호선 Sj-1에 입력된다. 제2 서브 선택 기간 T2에서, 제2 박막 트랜지스터(5603b)가 온되고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)가 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j가 제2 박막 트랜지스터(5603b)을 통해서 신호선 Sj에 입력된다. 제3 서브 선택 기간 T3에서, 제3 박막 트랜지스터(5603c)가 온되고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)가 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j+1가 제3 박막 트랜지스터(5603c)를 통해서 신호선 Sj+1에 입력된다.
전술된 바와 같이, 도 22의 타이밍 차트를 적용한 도 20의 신호선 구동 회로는 서브 선택 기간 전에 프리차지 선택 기간을 설치함으로써, 신호선을 프리차지할 수 있다. 이에 따라, 화소에 대한 비디오 신호의 기입을 고속에 행할 수 있다. 도 22에서, 도 21과 마찬가지인 부분에 대해서는 공통 참조 부호를 이용해서 나타내고, 동일 부분 및 마찬가지 기능을 갖는 부분의 상세한 설명은 생략함에 주목한다.
또한, 주사선 구동 회로의 구성에 대해서 설명한다. 주사선 구동 회로는 시프트 레지스터를 포함한다. 추가적으로, 주사선 구동 회로는 레벨 시프터, 버퍼 등을 가지는 경우도 있다. 주사선 구동 회로에서, 시프트 레지스터에 클럭 신호(CLK) 및 스타트 펄스 신호(SP)가 입력되면, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에서 완충 및 증폭되어, 결과 신호가 대응하는 주사선에 공급된다. 주사선에는 1라인 분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 1라인 분의 화소의 트랜지스터를 일제히 온되어야만 하므로, 버퍼는 큰 전류를 공급하는 것이 가능한 것이 이용된다.
주사선 구동 회로의 일부에 이용되는 시프트 레지스터의 일 형태에 대해서 도 23 및 도 24을 참조하여 설명한다.
도 23는 시프트 레지스터의 회로 구성을 나타낸다. 도 23의 시프트 레지스터는 플립 플롭(5701_1 내지 5701_n)의 복수의 플립 플롭을 포함한다. 시프트 레지스터는 제1 클럭 신호, 제2 클럭 신호, 스타트 펄스 신호 및 리세트 신호가 입력되어서 동작된다.
도 23의 시프트 레지스터의 접속 관계에 대해서 설명한다. 도 23의 시프트 레지스터에서 i단째의 플립플롭(5701_i)(플립 플롭(5701_1 내지 5701_n) 중 임의의 하나)에서는, 도 24에 나타낸 제1 배선(5501)이 제7 배선(5717_i-1)에 접속되고, 도 24에 나타낸 제2 배선(5502)이 제7 배선(5717_i+1)에 접속되고, 도 24에 나타낸 제3 배선(5503)이 제7 배선(5717_i)에 접속되어, 도 24에 나타낸 제6 배선(5506)이 제5 배선(5715)에 접속된다.
또한, 도 24에 나타낸 제4 배선(5504)이 홀수단째의 플립 플롭에서는 제2 배선(5712)에 접속되고, 짝수단째의 플립 플롭에서는 제3 배선(5713)에 접속된다. 도 24에 나타낸 제5 배선(5505)은 제4 배선(5714)에 접속된다.
1단째의 플립 플롭(5701_1)의 도 24에 나타낸 제1 배선(5501)은 제1 배선(5711)에 접속되고, n단째의 플립플롭(5701_n)의 도 24에 나타낸 제2 배선(5502)은 제6 배선(5716)에 접속됨에 주목한다.
제1 배선(5711), 제2 배선(5712), 제3 배선(5713), 제6 배선(5716)을 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선으로 칭할 수 있다. 제4 배선(5714)과 제5 배선(5715)을 각각 제1 전원선과 제2 전원선으로 칭할 수 있음에 주목한다.
다음으로, 도 23에 나타낸 플립 플롭의 상세에 대해서 도 24에 나타낸다. 도 24에 나타낸 플립 플롭은 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)를 갖는다. 각각의 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)는 n채널형 트랜지스터이며, 게이트-소스 전압(Vgs)가 임계값 전압(Vth)을 초과했을 때 온된다.
다음으로, 도 23에 나타내는 플립 플롭의 접속 구성에 대해서 이하에 설명한다.
제1 박막 트랜지스터(5571)의 제1 전극(소스 전극 및 드레인 전극 중 한쪽)이 제4 배선(5504)에 접속된다. 제1 박막 트랜지스터(5571)의 제2 전극(소스 전극 및 드레인 전극 중 다른 쪽)이 제3 배선(5503)에 접속된다.
제2 박막 트랜지스터(5572)의 제1 전극이 제6 배선(5506)에 접속된다. 제2 박막 트랜지스터(5572)의 제2 전극이 제3 배선(5503)에 접속된다.
제3 박막 트랜지스터(5573)의 제1 전극이 제5 배선(5505)에 접속되고, 제3 박막 트랜지스터(5573)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제3 박막 트랜지스터(5573)의 게이트 전극이 제5 배선(5505)에 접속된다.
제4 박막 트랜지스터(5574)의 제1 전극이 제6 배선(5506)에 접속된다. 제4 박막 트랜지스터(5574)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제4 박막 트랜지스터(5574)의 게이트 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제5 박막 트랜지스터(5575)의 제1 전극이 제5 배선(5505)에 접속된다. 제5 박막 트랜지스터(5575)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제5 박막 트랜지스터(5575)의 게이트 전극이 제1 배선(5501)에 접속된다.
제6 박막 트랜지스터(5576)의 제1 전극이 제6 배선(5506)에 접속된다. 제6 박막 트랜지스터(5576)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제6 박막 트랜지스터(5576)의 게이트 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제7 박막 트랜지스터(5577)의 제1 전극이 제6 배선(5506)에 접속된다. 제7 박막 트랜지스터(5577)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제7 박막 트랜지스터(5577)의 게이트 전극이 제2 배선(5502)에 접속된다. 제8 박막 트랜지스터(5578)의 제1 전극이 제6 배선(5506)에 접속된다. 제8 박막 트랜지스터(5578)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제8 박막 트랜지스터(5578)의 게이트 전극이 제1 배선(5501)에 접속된다.
제1 박막 트랜지스터(5571)의 게이트 전극, 제4 박막 트랜지스터(5574)의 게이트 전극, 제5 박막 트랜지스터(5575)의 제2 전극, 제6 박막 트랜지스터(5576)의 제2 전극 및 제7 박막 트랜지스터(5577)의 제2 전극의 접속 개소 각각을 노드(5543)라고 한다는 점에 주목한다. 제2 박막 트랜지스터(5572)의 게이트 전극, 제3 박막 트랜지스터(5573)의 제2 전극, 제4 박막 트랜지스터(5574)의 제2 전극, 제6 박막 트랜지스터(5576)의 게이트 전극 및 제8 박막 트랜지스터(5578)의 제2 전극의 접속 개소를 노드(5544)이라고 한다는 점에 주목한다.
제1 배선(5501), 제2 배선(5502), 제3 배선(5503) 및 제4 배선(5504)을, 각각 제1 신호선, 제2 신호, 제3 신호선, 제4 신호선이라고 한다는 점에 주목한다. 제5 배선(5505)을 제1 전원선, 제6 배선(5506)을 제2 전원선이라고 하여도 좋다.
또한, 신호선 구동 회로 및 주사선 구동 회로를 실시예 1 내지 3 에 나타내는 n채널형 TFT만을 이용하여 제조할 수도 있다. 실시예 1 내지 3 중 임의의 것에 나타내는 n채널형 TFT는 트랜지스터의 이동도가 크기 때문, 구동 회로의 구동 주파수를 높게 하는 것이 가능하게 된다. 또한, 실시예 1 내지 3 중 임의의 것에 나타내는 n채널형 TFT는 기생 용량이 저감되기 때문에, 주파수 특성(f 특성으로도 불림)이 우수하다. 예를 들어, 실시예 1 내지 3 중 임의의 것에 나타내는 n채널형 TFT를 이용한 주사선 구동 회로는, 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 할 수도 있고, 흑화면 삽입 등을 실현할 수도 있다.
또한, 예를 들어, 주사선 구동 회로의 트랜지스터의 채널 폭을 크게 하거나, 복수의 주사선 구동 회로를 배치하는 경우, 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우에는, 짝수행의 주사선을 구동하기 위한 주사선 구동 회로를 한 측에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대 측에 배치하는 것에 의해, 프레임 주파수를 높게 하는 것을 실현할 수 있다. 또한, 동일한 주사선에 신호를 출력하기 위해 복수의 주사선 구동 회로를 이용하면, 표시 장치의 대형화에 유리하다.
또한, 반도체 장치의 일례인 액티브 매트릭스형 발광 표시 장치를 제조하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하고, 복수의 주사선 구동 회로를 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 일례를 도 19의 (B)에 도시한다.
도 19의 (B)에 도시하는 발광 표시 장치는, 기판(5400) 위에, 각각이 표시 소자를 설치한 복수의 화소를 포함하는 화소부(5401), 소정의 화소와 접촉하는 주사선의 신호를 입력하는 제1 주사선 구동 회로(5402) 및 제2 주사선 구동 회로(5404), 및 소정의 화소와 접촉하는 신호선에의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 포함한다.
도 19의 (B)의 발광 표시 장치의 화소에 디지털 비디오 신호를 입력하는 경우, 화소는, 화소의 트랜지스터의 온/오프 전환에 의해, 발광 상태 또는 비발광 상태로 된다. 따라서, 면적 계조법 또는 시간 계조법을 이용하여 계조를 표시할 수 있다. 면적 계조법은, 1 화소를 복수의 부화소로 분할하고, 각 부화소를 비디오 신호에 기초하여 독립적으로 구동시킴으로써, 계조를 표시하는 구동법이다. 또한, 시간 계조법은 화소가 발광하는 기간을 제어함으로써 계조를 표시하는 구동법이다.
발광 소자의 응답 속도는, 액정 소자 등의 응답 속도보다 높으므로, 발광 소자는 액정 소자보다 시간 계조법에 적합하다. 구체적으로, 시간 계조법으로 표시하는 경우, 1 프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그 후, 비디오 신호에 따라, 각 서브 프레임 기간에 화소의 발광 소자를 발광 상태 또는 비발광 상태로 한다. 1 프레임 기간을 복수의 서브 프레임 기간으로 분할함으로써, 1 프레임 기간에 화소가 실제로 발광하는 시간의 전체 길이를, 비디오 신호에 의해 제어할 수 있어, 계조를 표시할 수 있다.
도 19의 (B)에 도시하는 발광 표시 장치에서는, 하나의 화소가 2개의 스위칭용 TFT를 포함하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선으로서 기능하는 제1 주사선에 입력되는 신호를 제1 주사선 구동 회로(5402)로부터 생성하고, 다른 쪽의 스위칭용 TFT의 게이트 배선으로서 기능하는 제2 주사선에 입력되는 신호를 제2 주사선 구동 회로(5404)로부터 생성한다는 점에 주목한다. 그러나, 제1 주사선에 입력되는 신호와 제2 주사선에 입력되는 신호를, 함께 1개의 주사선 구동 회로로부터 생성할 수도 있다. 또한, 예를 들어, 1개의 화소에 포함되는 스위칭용 TFT의 수에 따라, 스위칭 소자의 동작을 제어하는 데 이용되는 복수의 주사선이 각 화소에 설치될 수도 있다. 이 경우, 1개의 주사선 구동 회로가 복수의 주사선에 입력되는 모든 신호를 생성할 수 있거나, 또는 복수의 주사선 구동 회로가 복수의 주사선에 입력되는 신호를 생성할 수도 있다.
또한, 발광 표시 장치에서도, 구동 회로 중, n채널형 TFT를 포함할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일한 기판 위에 형성할 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로를 실시예 1 내지 3 중 임의의 것에 나타내는 n채널형 TFT만으로 제조하는 것도 가능하다.
또한, 전술한 구동 회로는, 액정 표시 장치나 발광 표시 장치에 한하지 않고, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 이용될 수 있다. 전자 페이퍼는 전기영동 표시 장치(전기영동 디스플레이)로도 불리고 있고, 줄 없는 백지와 동일한 레벨의 가독성을 갖고, 다른 표시 장치보다 저소비 전력을 가지며, 얇아서 가벼운 이점을 갖고 있다.
전기영동 디스플레이는 다양한 형태를 가질 수 있다. 그러나, 전기영동 디스플레이는, 각각이 양으로 대전된 제1 입자와, 음으로 대전된 제2 입자를 포함하는 복수의 마이크로 캡슐이 용매 또는 용질에 분산되어 있다. 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 내의 입자를 서로 반대 방향으로 이동시켜 한 측에 집합한 입자의 색만을 표시시킨다. 제1 입자 및 제2 입자는 각각 색소(pigment)를 포함하고, 전계 없이는 이동하지 않는다는 점에 주목한다. 제1 입자와 제2 입자는 색(무채색일 수도 있음)이 상이하다.
따라서, 전기영동 디스플레이는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전영동 효과를 이용하는 디스플레이이다. 전기영동 디스플레이는 액정 표시 장치에는 필요한 편광판을 이용할 필요가 없기 때문에, 전기영동 표시 장치의 무게가 감소된다.
상기 마이크로 캡슐이 용매 내에 분산되어 있는 용액은 전자 잉크라고도 불린다. 이 전자 잉크는 글래스, 플라스틱, 천, 페이퍼 등의 표면에 인쇄될 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 이용함으로써 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히, 두 개의 전극 사이에 개재되도록 상술한 복수의 마이크로 캡슐을 배치하면, 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가함으로써 표시를 행할 수 있다. 예를 들어, 실시예 1 내지 3 중 임의의 것의 박막 트랜지스터를 이용하여 얻어지는 액티브 매트릭스 기판을 이용할 수 있다.
또한, 마이크로 캡슐 내의 제1 입자 및 제2 입자는 각각, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로 크로믹 재료, 자기영동 재료로부터 선택된 단일 재료, 또는 이들 중 임의의 복합 재료로 형성될 수 있다는 점에 주목한다
이상의 공정에 의해, 반도체 장치로서 신뢰성 높은 표시 장치를 제조할 수 있다.
본 실시예는 다른 실시예에 기재한 구성과 적절히 조합하여 구현할 수 있다.
[실시예 5]
박막 트랜지스터를 제조하고, 해당 박막 트랜지스터를 화소부에, 또한 구동 회로에도 이용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제조할 수 있다. 또한, 박막 트랜지스터를 이용하여, 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 형성하여, 시스템 온 패널(system-on-panel)을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함) 또는 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 카테고리에 포함하고, 구체적으로는, 무기 EL(electroluminescent) 소자, 유기 EL 소자 등을 그 카테고리에 포함한다. 또한, 전자 잉크 등의 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 이용할 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉되어 있는 패널, 및 해당 패널에 컨트롤를 포함하는 IC 등을 실장한 모듈을 포함한다. 또한, 해당 표시 장치를 제조하는 데 이용된 일 실시예에 대응하는 소자 기판에는, 전류를 표시 소자에 공급하기 위한 수단이 복수의 각 화소에 설치되어 있다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만 형성된 상태일 수 있고, 화소 전극이 되는 도전막을 성막한 후이며, 도전막을 에칭하여 화소 전극을 형성하기 전의 상태, 또는 임의의 다른 상태일 수 있다.
본 명세서 내에서의 표시 장치는 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함함)을 의미한다. 또한, "표시 장치"는 그 카테고리에 다음의 모듈, 예를 들어, FPC(flexible printed circuit), TAB(tape automated bonding) 테이프(tape), 또는 TCP(tape carrier package)가 부착되어 있는 커넥터(connector)를 포함하는 모듈; TAB 테이프나 TCP가 프린트 배선판의 종단에 설치된 모듈; 및 COG(chip on glass) 방식에 의해 IC(집적 회로)가 표시 소자에 직접 실장된 모듈을 포함한다.
반도체 장치의 일 실시예인 액정 표시 패널의 외관 및 단면에 대하여, 도 15의 (A1), (A2) 및 (B)를 이용하여 설명한다. 도 15의 (A1) 및 (A2)는 각각 실시예 3에 나타낸 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터(4010 및 4011) 및 액정 소자(4013)가, 제1 기판(4001)과 제2 기판(4006) 사이에서 밀봉재(4005)에 의해 밀봉되어 있는 패널의 평면도이다. 도 15의 (B)는 도 15의 (A1)과 (A2)의 M-N을 따라 취해진 단면도이다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록, 밀봉재(4005)가 제공된다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001), 밀봉재(4005) 및 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉된다. 또한, 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸인 영역과 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 신호선 구동 회로(4003)가 설치되어 있다.
별도 형성한 구동 회로의 접속 방법은 특별히 한정되는 것이 아니라, COG 방법, 와이어 본딩 방법, TAB 방법 등이 이용될 수 있다는 점에 주목한다. 도 15의 (A1)은, COG방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 나타내며, 도 15의 (A2)는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 나타낸다.
또한, 제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)는 각각 복수의 박막 트랜지스터를 포함한다. 도 15의 (B)는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 나타낸다. 박막 트랜지스터(4010 및 4011) 위에는 절연층(4020 및 4021)이 설치된다.
박막 트랜지스터(4010 및 4011)로서, 실시예 3에 나타낸 산화물 반도체층을 포함하는 신뢰성이 높은 임의의 박막 트랜지스터를 이용할 수 있다. 대안으로서, 실시예 1 또는 2에 나타낸 박막 트랜지스터를 적용할 수 있다. 본 실시예에서, 박막 트랜지스터(4010 및 4011)는 n채널형 박막 트랜지스터이다.
또한, 액정 소자(4013)에 포함된 화소 전극층(4030)은 박막 트랜지스터(4010)에 전기적으로 접속된다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성된다. 화소 전극층(4030), 대향 전극층(4031) 및 액정층(4008)이 서로 겹쳐 있는 부분은 액정 소자(4013)에 대응한다. 화소 전극층(4030)과 대향 전극층(4031)에는 각각, 각각이 배향막으로서 기능하는 절연층(4032)과 절연층(4033)이 설치되어 있고, 화소 전극층(4030)과 대향 전극층(4031) 사이에서는 절연층(4032 및 4033)을 개재하여 액정층(4008)을 협지하고 있다는 점에 주목한다.
또한, 제1 기판(4001) 및 제2 기판(4006)은 글래스, 금속(대표적으로는, 스테인레스 스틸), 세라믹스 또는 플라스틱으로 형성될 수 있다는 점에 주목한다. 플라스틱으로서는, FRP(fiberglass-reinforced plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴수지(acrylic resin) 필름을 이용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름 사이에 협지한 구성의 시트를 이용할 수도 있다.
스페이서(4035)는 절연막을 선택적으로 에칭하여 얻어지는 기둥 형상(columnar)의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 간의 거리(셀 갭)를 제어하기 위해 설치된다. 대안으로서, 구형의 스페이서를 이용할 수 있다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일한 기판 위에 형성되는 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한쌍의 기판 사이에 배치되는 도전성 입자에 의해 대향 전극층(4031)과 공통 전위선은 서로 전기적으로 접속될 수 있다. 도전성 입자는 밀봉재(4005) 내에 포함된다는 점에 주목한다.
대안으로서, 배향막이 필요없는 블루 상(blue phase)을 나타내는 액정을 이용해도 된다. 블루 상은, 콜레스테릭 액정의 온도가 상승되는 동안, 콜레스테릭 상이 등방상으로 전이하기 직전에 발현되는 액정 상이다. 블루 상은 좁은 온도 범위 내에서만 발현되기 때문에, 온도 범위를 개선하기 위해 5중량% 이상의 키랄제를 함유한 액정 조성물을 액정층(4008)에 이용한다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고 광학적 등방성이기 때문에 배향 처리가 불필요하여, 시야각 의존성이 작게 된다.
투과형 액정 표시 장치의 이외에, 반사형 액정 표시 장치 또는 반투과형 액정 표시 장치에도 본 발명의 실시예를 적용할 수 있다.
기판의 외측(시인(viewer)측)에 편광판이 설치되어 있고, 기판의 내측에, 착색층, 및 표시 소자에 이용되는 전극층이 설치되어 있는 액정 표시 장치의 예를 나타내지만, 편광판은 기판의 내측에 설치하여도 된다. 편광판과 착색층의 적층 구성은 본 실시예에 한정되지 않고, 편광판 및 착색층의 재료나 제조 공정 조건에 따라 적절히 설정하면 된다. 또한, 블랙 매트릭스로서 기능하는 차광막을 설치하여도 된다.
또한, 박막 트랜지스터의 표면 요철을 저감하기 위해, 그리고 박막 트랜지스터의 신뢰성을 향상시키기 위해, 상기 임의의 실시예에서 얻어진 박막 트랜지스터를, 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020) 및 절연층(4021))으로 피복한다. 보호막은, 대기 중에 존재하는 유기물, 금속물, 수분 등의 오염 불순물의 침입을 방지하기 위해 설치되며, 치밀한 막(dense film)이 바람직하다는 점에 주목한다. 보호막은, 스퍼터링법을 이용하여, 산화 규소막, 질화 규소막, 산화 질화 규소막, 질화 산화 규소막, 산화 알루미늄 막, 질화 알루미늄 막, 산화 질화 알루미늄 막 및 질화 산화 알루미늄 막의 단층, 또는 임의의 막의 적층으로 형성될 수 있다. 본 실시예에서는, 보호막을 스퍼터링법으로 형성하는 예를 나타내지만, 본 발명의 실시예는 이 방법으로 한정되지 않으며 여러 가지 방법을 적용할 수 있다.
본 실시예에서는, 보호막으로서 적층 구성의 절연층(4020)을 형성한다. 여기에서는, 절연층(4020)의 제1 층으로서, 스퍼터링법을 이용하여 산화 규소막을 형성한다. 보호막으로서 산화 규소막을 이용하면, 소스 전극층 및 드레인 전극층으로서 이용되는 알루미늄 막의 힐록 방지에 효과가 있다.
보호막의 제2 층으로서 절연층을 형성한다. 여기에서는, 절연층(4020)의 제2층으로서, 스퍼터링법을 이용하여 질화 규소막을 형성한다. 보호막으로서 질화 규소막을 이용하면, 나트륨 등의 가동 이온이 반도체 영역 내로 침투하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 질소 분위기 하에서, 또는 대기 분위기 하에서 (300℃ 이하에서)가열 처리를 행해도 된다.
평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드 또는 에폭시 등의, 내열성을 갖는 유기 재료를 이용할 수 있다. 상기 유기 재료 이외에, 저유전율 재료(로우-k 재료), 실로키산계 수지, PSG(phosphosilicate glass)), BPSG(borophosphosilicate glass) 등을 이용할 수 있다. 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써, 절연층(4021)을 형성할 수 있다는 점에 주목한다.
실로키산계 수지는 실로키산계 재료를 시작 재료(starting material)로서 이용하여 형성된 Si-O-Si 결합을 포함하는 수지에 대응한다는 점에 주목한다. 실로키산계 수지는 치환기로서는 유기기(예를 들어, 알킬기나 아릴기)를 포함할 수 있다. 또한, 유기기는 플루오르기를 포함할 수도 있다
절연층(4021)의 형성 방법은 특별히 한정되지 않고, 그 재료에 따라 다음의 방법: 스퍼터링법, SOG법, 스핀 코팅(spin coating)법, 디핑(dipping)법, 스프레이(spray) 도포법, 액적 토출법(잉크젯법, 스크린(screen) 인쇄, 오프셋(offset) 등), 닥터(doctor) 나이프, 롤 코터(roll coater), 커튼(curtain) 코터, 나이프 코터 등을 이용할 수 있다. 절연층(4021)의 소성과 산화물 반도체층의 어닐링을 동시에 행하면, 효율적으로 반도체 장치를 제조하는 것이 가능하게 된다.
화소 전극층(4030)과 대향 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전성 재료를 이용하여 형성될 수 있다.
화소 전극층(4030)과 대향 전극층(4031)으로서, 도전성 고분자(도전성폴리머라고도 함)를 포함하는 도전성 조성물을 이용할 수 있다. 도전성 조성물을 이용하여 형성한 화소 전극은, 시트 저항이 단위 제곱 당 10000 Ω 이하, 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·㎝ 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π-전자 공액계 도전성 고분자가 이용될 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 이들 중 2종 이상의 공중합체 등을 들 수 있다.
또한, 각종 신호 및 전위는, FPC(4018)로부터, 별도 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004) 또는 화소부(4002)에 공급된다.
접속 단자 전극(4015)이, 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전막을 이용하여 형성된다. 단자 전극(4016)은 박막 트랜지스터(4010 및 4011)에 포함된 소스 전극층 및 드레인 전극층과 동일한 도전막을 이용하여 형성되어 있다.
접속 단자전극(4015)은, FPC(4018)에 포함된 단자와, 이방성 도전막(4019)을 통해 전기적으로 접속된다.
도 15의 (A1), (A2) 및 (B)는, 신호선 구동 회로(4003)를 별도 형성하여, 제1 기판(4001)에 실장하고 있는 예를 나타내고 있지만 본 발명은 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장할 수도 있고, 또는 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장할 수도 있다.
도 25는 본 명세서에 개시하는 제조 방법에 따라 제조되는 TFT 기판(2600)을 이용하여 반도체 장치로서 액정 표시 모듈이 형성되는 일례를 나타내고 있다.
도 25는 액정 표시 모듈의 일례를 나타내며, TFT 기판(2600)과 대향 기판(2601)이 밀봉재(2602)에 의해 서로 고착되고, 기판들 사이에, TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604) 및 착색층(2605)이 설치되어, 표시 영역이 형성된다. 착색층(2605)은 컬러 표시를 행할 경우에 필요하다. RGB 방식에서는, 적, 녹 및 청의 각 색에 대응한 착색층이 각 화소에 설치된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606 및 2607) 및 확산판(2613)이 설치된다. 광원은 냉음극관(2610)과 반사판(2611)을 포함하고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)에 접속되고, 제어 회로나 전원 회로 등의 외부 회로를 포함한다. 편광판과 액정층은 그 사이에 위상차판을 가진 상태로 적층될 수 있다.
액정 표시 모듈은, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 등을 이용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제조할 수 있다.
본 실시예는 다른 실시예에 기재한 구성 중 임의의 것과 적절히 조합하여 구현하는 것이 가능하다.
[실시예 6]
반도체 장치로서 전자 페이퍼의 예에 대하여 설명한다.
실시예 1 내지 3 중 임의의 실시예에 나타낸 박막 트랜지스터는, 스위칭 소자에 전기적으로 접속되는 소자에 의해 전자 잉크를 구동시키는 전자 페이퍼에 이용될 수 있다. 전자 페이퍼는 전기영동 표시 장치(전기영동 디스플레이)라고도 불리며, 일반 용지와 동일한 레벨의 가독성을 갖고, 다른 표시 장치보다 저소비 전력이고, 얇고 가볍다는 점에서 이점이 있다.
전기영동 디스플레이는 다양한 형태를 가질 수 있다. 전기영동 디스플레이는, 각각이 양으로 대전된 제1 입자와, 음으로 대전된 제2 입자를 포함하는 복수의 마이크로 캡슐이 용매 또는 용액에 분산되어 있다. 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 내의 입자를 서로 반대 방향으로 이동시켜 한 측으로 집합한 입자의 색만이 표시된다. 제1 입자 및 제2 입자는 각각 색소를 포함하고, 전계 없이는 이동하지 않는다는 점에 주목한다. 또한, 제1 입자와 제2 입자는 색(무채색일 수도 있음)이 상이하다.
따라서, 전기영동 디스플레이는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전영동 효과를 이용하는 디스플레이이다.
상기 마이크로 캡슐이 용매 내에 분산되어 있는 용액은 전자 잉크라고도 불린다. 이 전자 잉크는 글래스, 플라스틱, 천, 페이퍼 등의 표면에 인쇄될 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 이용함으로써 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히, 두 개의 전극 사이에 개재되도록 상술한 복수의 마이크로 캡슐을 배치하면, 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가함으로써 표시를 행할 수 있다. 예를 들어, 실시예 1 내지 3 중 임의의 것의 박막 트랜지스터를 이용하여 얻어지는 액티브 매트릭스 기판을 이용할 수 있다.
마이크로 캡슐 내의 제1 입자 및 제2 입자는 각각, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로 크로믹 재료, 자기영동 재료로부터 선택된 단일 재료, 또는 이들 중 임의의 복합 재료로 형성될 수 있다는 점에 주목한다
도 14는 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)는, 실시예 1에 나타낸 박막 트랜지스터와 마찬가지로 형성될 수 있고, 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다. 실시예 2 또는 실시예 3에 나타낸 박막 트랜지스터도 본실시의 박막 트랜지스터(581)로서 이용될 수 있다.
도 14의 전자 페이퍼는 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식은, 각각이 백색과 흑색으로 된 구형 입자를 제1 전극층과 제2 전극층 사이에 배치하고, 제1 전극층 및 제2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법을 지칭한다.
박막 트랜지스터(581)는 보텀 게이트 구성의 박막 트랜지스터이며, 산화물 반도체층과 접촉하는 절연막(583)으로 피복된다. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은 절연층(585)에 형성된 개구부에서 제1 전극층(587과 접촉되어 있고, 따라서, 박막 트랜지스터(581)는 제1 전극층(587)에 전기적으로 접속된다. 제1 전극층(587)과 제2 전극층(588) 사이에는 구형 입자(589)가 설치되어 있다. 각각의 구형 입자(589)는 흑색 영역(590a)과 백색 영역(590b), 및 흑색 영역(590a)과 백색 영역(590b) 주위에 액체로 채워져 있는 캐비티(594)를 포함한다. 구형 입자(589)는 수지 등의 충전재(595)로 둘러싸여 있다. 제1 전극층(587)은 화소 전극에 대응하고, 제2 전극층(588)은 공통 전극에 대응한다. 제2 전극층(588)은 박막 트랜지스터(581)와 동일한 기판(580) 위에 설치되는 공통 전위선과 전기적으로 접속된다. 제2 전극층(588)은, 공통 접속부를 이용하여, 기판(580)과 기판(596) 사이에 배치되는 도전성 입자를 통해 공통 전위선과 전기적으로 접속된다.
또한, 트위스트 볼 대신에, 전기영동 소자를 이용하는 것도 가능하다. 투명한 액체, 양으로 대전된 흰 미립자 및 음으로 대전된 검은 미립자를 봉입한 직경 10㎛ 내지 200㎛ 정도의 마이크로 캡슐을 이용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로 캡슐에서는, 제1 전극층과 제2 전극층에 의해 전계가 인가되면, 흰 미립자와 검은 미립자가 반대측으로 이동하여, 백 또는 흑을 표시할 수 있다. 이런 이유로, 전기영동 표시 소자는 일반적으로 "전자 페이퍼"로 불린다. 전기영동 표시 소자는 액정 표시 소자보다 반사율이 높기 때문에, 보조광이 불필요해서, 소비 전력이 낮고, 어두운 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지하는 것이 가능하다. 따라서, 표시 기능을 갖는 반도체 장치(간단히 표시 장치, 또는 표시 장치를 설치한 반도체 장치라고도 함)를 전력원으로부터 멀리한 경우에도, 표시된 상을 보존해 두는 것이 가능하게 된다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제조할 수 있다.
본 실시예는 다른 실시예에 기재한 구성과 적절히 조합하여 구현하는 것이 가능하다.
[실시예 7]
반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치에 포함되는 표시 소자로서, 여기에서는 일렉트로 루미네센스를 이용하는 발광 소자에 대하여 설명한다. 일렉트로 루미네센스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별된다. 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부른다.
유기 EL 소자에서는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각, 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 이들 캐리어(전자 및 정공)가 재결합하여, 발광성의 유기 화합물이 여기된다. 발광성의 유기 화합물이 여기 상태에서 기저 상태로 되돌아감에 따라 발광한다. 이러한 메카니즘으로 인해, 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자가 바인더 내에 분산되어 있는 발광층을 갖고, 발광 메카니즘은 도너(donor) 준위와 억셉터(acceptor) 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 협지하고, 이를 또한 전극들 사이에도 협지하는 구성을 가지며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국부형 발광이다. 여기서는, 발광 소자로서 유기 EL 소자를 이용하여 설명한다는 점에 주목한다.
도 17은 본 발명의 실시예가 적용된 반도체 장치의 예로서 디지털 시간 계조 구동이 적용가능한 화소 구성의 일례를 도시하는 도면이다.
디지털 시간 계조 구동이 적용가능한 화소의 구성 및 동작에 대하여 설명한다. 여기에서, 1개의 화소는, 각각이 산화물 반도체층을 채널 형성 영역으로서 포함하는 2개의 n채널형의 트랜지스터를 포함한다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 포함한다. 스위칭용 트랜지스터(6401)의 게이트는 주사선(6406)에 접속되고, 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극 중 하나)이 신호선(6405)에 접속되고, 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)의 게이트는 용량 소자(6403)를 통해 전원선(6407)에 접속되고, 구동용 트랜지스터(6402)의 제1 전극은 전원선(6407)에 접속되며, 구동용 트랜지스터(6402)의 제2 전극은 발광 소자(6404)의 제1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 대응한다. 공통 전극(6408)은 동일한 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 저전원 전위는 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 만족하는 전위라는 점에 주목한다. 저전원 전위로서는, 예를 들어, GND, OV 등이 이용될 수 있다. 고전원 전위와 저전원 전위와의 전위차를 발광 소자(6404)에 인가하고, 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시킨다. 여기에서, 발광 소자(6404)를 발광시키기 위해서, 고전원 전위와 저전원 전위와의 전위차가 발광 소자(6404)의 순방향(forward) 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
구동용 트랜지스터(6402)의 게이트 용량은 용량 소자(6403)를 대체하여 이용될 수 있으므로, 용량 소자(6403)는 생략하는 것도 가능하다는 점에 주목한다. 구동용 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극 사이에 형성될 수 있다.
전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온되거나 오프되는 2개의 상태 중 어느 하나가 되도록 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작한다. 구동용 트랜지스터(6402)는 선형 영역에서 동작하기 때문에, 구동용 트랜지스터(6402)의 게이트에는 전원선(6407)의 전압보다 높은 전압이 인가된다. 신호선(6405)에는, (전원선 전압 + 구동용 트랜지스터(6402)의 Vth) 이상의 전압이 인가된다는 점에 주목한다.
디지털 시간 계조 구동 대신에 아날로그 계조 구동을 행할 경우, 신호의 입력을 변화시킴으로써, 도 17과 같은 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 행할 경우, 구동용 트랜지스터(6402)의 게이트에는 (발광 소자(6404)의 순방향 전압 + 구동용 트랜지스터(6402)의 Vth) 이상의 전압이 인가된다. 발광 소자(6404)의 순방향 전압은, 원하는 휘도가 얻어지는 경우의 전압을 가리키며, 적어도 순방향 임계값 전압을 포함한다. 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력하여, 발광 소자(6404)에 전류를 공급할 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 설정한다. 아날로그 비디오 신호를 이용하는 경우에는, 발광 소자(6404)에 비디오 신호에 따른 전류를 공급하여, 아날로그 계조 구동을 행할 수 있다.
도 17에 나타내는 화소 구성은 이에 한정되지 않는다는 점에 주목한다. 예를 들어, 도 17에 나타내는 화소에, 스위치, 저항 소자, 용량 소자, 트랜지스터, 논리 회로 등을 추가할 수 있다.
다음으로, 발광 소자의 구성에 대해서 도 18의 (A) 내지 도 18의 (C)를 참조하여 설명한다. 여기에서는, n채널형의 구동용 TFT의 경우의 화소의 단면 구성을 예로서 설명한다. 도 18의 (A), (B) 및 (C)에 나타낸 반도체 장치에 이용되는 구동용 TFT(7001, 7011 및 7021)는, 실시예 1에 나타낸 박막 트랜지스터와 마찬가지 방식으로 형성될 수 있고, 각각이 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다. 대안으로서, 실시예 2 또는 실시예 3에 나타낸 박막 트랜지스터를 구동용 TFT(7001, 7011 및 7021)로서 이용할 수도 있다.
발광 소자의 발광을 취출하기 위해서는, 양극 및 음극 중 적어도 하나가 투명하면 좋다. 기판 위에 박막 트랜지스터 및 발광 소자를 형성한다. 기판과 반대측의 면으로부터 발광을 취출하는 전면 발광(top emission) 구성; 기판측의 면으로부터 발광을 취출하는 배면 발광(bottom emission) 구성; 또는 기판의 반대측의 면과 기판측의 면으로부터 발광을 취출하는 양면 발광 구성을 가질 수 있다. 화소 구성은 이들 발광 구성 중 어떠한 발광 구성을 갖는 발광 소자에도 적용할 수 있다.
전면 발광 구성의 발광 소자에 대해서 도 18의 (A)를 이용하여 설명한다.
도 18의 (A)는 구동용 TFT인 TFT(7001)가 n채널형의 TFT이고, 발광 소자(7002)로부터 발광된 광이 양극(7005)을 통과하는 경우의 화소의 단면도이다. 도 18의 (A)에서는, 발광 소자(7002)의 음극(7003)이 구동용 TFT로서 기능하는 TFT(7001)와 전기적으로 접속되고, 음극(7003) 위에 발광층(7004) 및 양극(7005)이 순서대로 적층되어 있다. 음극(7003)은, 일함수가 작고, 광을 반사하는 도전체 재료라면 다양한 도전체 재료를 이용하여 형성될 수 있다. 예를 들어, Ca, Al, MgAg, AlLi 등을 이용하는 것이 바람직하다. 발광층(7004)은, 단일 층을 이용하거나 적층되어 있는 복수의 층을 이용하여 형성될 수도 있다. 복수의 층을 이용하는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층이 순서대로 적층된다. 이들 층을 모두 설치할 필요는 없다. 양극(7005)은 광 투광성 도전성 재료, 예를 들어, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석산화물, 인듐 주석산화물, 인듐 아연산화물 또는 산화 규소를 첨가한 인듐 주석산화물 등을 이용하여 형성된다.
발광 소자(7002)는 음극(7003) 및 양극(7005) 사이에 발광층(7004)을 협지하고 있는 영역에 대응한다. 도 18의 (A)에 도시한 화소의 경우, 발광 소자(7002)로부터 발광되는 광은 화살표로 나타낸 바와 같이 양극(7005)측으로 발광된다.
다음으로, 배면 발광 구성을 갖는 발광 소자에 대해서 도 18의 (B)를 이용하여 설명한다. 도 18의 (B)는 구동용 TFT(7011)가 n채널형의 TFT이고, 발광 소자(7012)에서 발생된 광이 음극(7013)을 통과하도록 발광되는 경우의 화소의 단면도이다. 도 18의 (B)에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 발광층(7014) 및 양극(7015)이 순서대로 적층되어 있다. 양극(7015)이 투광성을 갖는 경우, 양극(7015)을 피복하도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 형성된다. 음극(7013)으로는, 도 18의 (A)의 경우와 마찬가지로, 음극(7013)이 일함수가 작은 도전성 재료이면 다양한 재료를 이용할 수 있다. 음극(7013)은 광을 투과할 수 있는 두께(바람직하게는, 5nm 내지 30nm 정도)를 갖도록 형성된다. 예를 들어, 20nm의 두께를 갖는 알루미늄 막을, 음극(7013)으로서 이용할 수 있다. 발광층(7014)은, 도 18의 (A)와 마찬가지로, 단일 층을 이용하거나 복수 층의 적층층을 이용하여 형성될 수 있다. 양극(7015)은 광을 투과할 필요는 없지만, 도 18의 (A)와 마찬가지로, 가시광에 대하여 투광성을 갖는 도전성 재료를 이용해서 형성할 수 있다. 차폐막(7016)으로서는, 예를 들어, 광을 반사하는 금속 등을 이용할 수 있지만, 금속막으로 한정되지는 않는다. 예를 들어, 흑의 색소를 첨가한 수지 등을 이용할 수도 있다.
발광 소자(7012)는 음극(7013) 및 양극(7015) 사이에 발광층(7014)이 협지되어 있는 영역에 대응한다. 도 18의 (B)에 도시한 화소의 경우, 광은, 화살표로 나타낸 바와 같이 발광 소자(7012)로부터 음극(7013)측으로 발광된다.
다음으로, 양면 발광 구성을 갖는 발광 소자에 대해서 도 18의 (C)를 이용하여 설명한다. 도 18의 (C)에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 형성되고, 음극(7023) 위에 발광층(7024) 및 양극(7025)이 순서대로 적층된다. 음극(7023)은, 도 18의 (A)의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 임의의 다양한 재료를 이용하여 형성될 수 있다. 음극(7023)은 광을 투과할 수 있는 두께를 갖도록 형성된다. 예를 들어, 20nm의 두께를 갖는 Al막을, 음극(7023)으로서 이용할 수 있다. 또한, 발광층(7024)은, 도 18의 (A)와 마찬가지로, 단일 층 또는 적층된 복수 층으로 형성될 수 있다. 양극(7025)은, 도 18의 (A)와 마찬가지로, 투광성 도전성 재료 등으로 구성될 수 있다.
발광 소자(7022)는 음극(7023), 발광층(7024) 및 양극(7025)이 서로 겹치는 영역에 대응한다. 도 18의 (C)에 도시한 화소의 경우, 광은, 화살표로 나타낸 바와 같이 발광 소자(7022)로부터 양극(7025)측과 음극(7023)측 양측으로 발광된다.
여기서는, 발광 소자로서 유기 EL 소자에 대해서 설명했지만, 발광 소자로서 무기 EL 소자를 설치하는 것도 가능하다는 점에 주목한다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)가 발광 소자와 접속되어 있는 예를 나타냈지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구성을 이용할 수도 있다는 점에 주목한다.
반도체 장치의 구성은, 도 18의 (A) 내지 (C)에 나타낸 구성으로 한정되는 것이 아니라, 본 명세서에 개시하는 기술적 사상에 기초하여 각종의 변형이 가능하다는 점에 주목한다.
다음으로, 반도체 장치의 한 형태(one mode)에 대응하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대해서, 도 16의 (A) 및 도 16의 (B)를 이용하여 설명한다. 도 16의 (A)는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광 소자가 제1 기판과 제2 기판 사이에서 밀봉재로 밀봉되어 있는 패널의 평면도이다. 도 16의 (B)는 도 16의 (A)의 H-I 라인을 따라 취해진 단면도이다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)를 둘러싸도록, 밀봉재(4505)가 제공된다. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b) 위에 제2 기판(4506)이 설치된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는, 제1 기판(4501), 밀봉재(4505) 및 제2 기판(4506)에 의해, 필러(4507)와 함께 밀봉된다. 이러한 방식으로 패널이 외기에 노출되지 않도록, 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름 또는 자외선 경화 수지 필름 등)이나 커버 재료로, 패널을 패키징(밀봉)하는 것이 바람직하다.
제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는, 각각이 복수의 박막 트랜지스터를 포함하며, 도 16의 (B)에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510) 및 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
박막 트랜지스터(4509 및 4510)에 대하여는, 실시예 3에 나타낸 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 대안으로서, 박막 트랜지스터(4509 및 4510)로서, 실시예 1 또는 2에 나타낸 박막 트랜지스터를 적용할 수 있다. 박막 트랜지스터(4509 및 4510)는 n채널형 박막 트랜지스터이다.
또한, 참조 부호(4511)는 발광 소자를 지칭한다. 발광 소자(4511)에 포함되는 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 발광 소자(4511)는, 제1 전극층(4517), 발광층(4512), 제2 전극층(4513)의 적층 구성이지만, 본 실시예에 나타낸 구성에 한정되지 않는다는 점에 주목한다. 발광 소자(4511)로부터 취출되는 광 방향 등에 따라, 발광 소자(4511)의 구성은 적절히 변화시킬 수 있다.
유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 격벽(4520)을 형성한다. 특히, 감광성의 재료를 이용하여 격벽(4520)을 형성하고, 제1 전극층(4517) 위에 개구부를 형성하여, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되도록 하는 것이 바람직하다.
발광층(4512)은 단일 층 또는 적층된 복수 층을 이용하여 형성될 수 있다.
발광 소자(4511)에, 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성할 수 있다. 보호막으로서는, 질화 규소막, 질화 산화 규소막, DLC막 등이 형성될 수 있다.
또한, 신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b) 또는 화소부(4502)에 공급되는 각종 신호 및 전위는 FPC(4518a 및 4518b)으로부터 공급된다.
접속 단자 전극(4515)은 발광 소자(4511)에 포함되는 제1 전극층(4517)과 동일한 도전막으로부터 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509 및 4510)에 포함되는 소스 전극층 및 드레인 전극층과 동일한 도전막으로부터 형성된다.
접속 단자 전극(4515)은 FPC(4518a)에 포함되는 단자와, 이방성 도전막(4519)을 통해 전기적으로 접속된다.
발광 소자(4511)로부터의 광 취출 방향에 위치하는 제2 기판(4506)은 투광성을 가질 필요가 있다. 그 경우에는, 제2 기판(4506)에 대하여, 글래스판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름 등의 투광성 재료를 이용한다.
충전재(4507)로서는 질소나 아르곤 등의 불활성 가스 이외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있다. 예를 들어, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드,에폭시 수지, 실리콘 수지, PVB(폴리비닐 브티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 예를 들어, 충전재로서 질소를 이용한다.
필요하다면, 발광 소자의 발광면에 편광판, 또는 원편광판(타원편광판을 포함함), 위상차판(1/4판, 1/2판) 또는 컬러 필터 등의 광학 필름을 적절히 설치하여도 된다. 또한, 편광판 또는 원편광판에 반사 방지막을 설치하여도 된다. 예를 들어, 투영을 저감시키도록 표면의 요철에 의해 반사광을 확산시키는 안티 글래어 처리를 실시할 수 있다.
신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)로서, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 구동 회로가 실장되어 있어도 된다. 또한, 신호선 구동 회로만 또는 그 일부, 또는 주사선 구동 회로 또는 그 일부를 별도로 형성하여 실장할 수 있다. 본 실시예는 도 16의 (A) 및 도 16의 (B)에 나타낸 구성에 한정되지는 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제조할 수 있다.
본 실시예는 다른 실시예에 기재한 임의의 구성과 적절히 조합하여 구현하는 것이 가능하다.
[실시예 8]
본 명세서에 개시된 반도체 장치는 전자 페이퍼에 적용될 수 있다. 전자 페이퍼는 정보를 표시하는 것이라면 다양한 분야의 전자 기기에 이용하는 것이 가능하다. 예를 들어, 전자 페이퍼는, 전자서적(e-book reader)(전자 북), 포스터(poster), 전철 등의 운송 수단 내의 광고, 또는 신용 카드 등의 각종 카드의 표시 등에 적용될 수 있다. 전자 기기의 일례를 도 26 및 도 27에 나타낸다.
도 26은 전자 페이퍼를 이용한 포스터(2631)를 나타낸다. 광고 매체가 인쇄물인 경우에는, 광고가 수작업으로 대체되지만, 본 명세서에 개시하는 전자 페이퍼를 이용하면 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시 결함 없이도 안정된 화상이 얻어질 수 있다. 포스터는 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다는 점에 주목한다.
또한, 도 27은 전자 서적(2700)의 일례를 나타낸다. 예를 들어, 전자 서적(2700)은 2개의 하우징, 하우징(2701)과 하우징(2703)을 포함한다. 하우징(2701)과 하우징(2703)은 힌지(hinge)(2711)에 의해 결합되어, 전자 서적(2700)은 힌지(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 전자 서적(2700)은 페이퍼 북과 같은 동작을 행하는 것이 가능하게 된다.
하우징(2701) 및 하우징(2703)에는 표시부(2705) 및 표시부(2707)가 각각 조립되어 있다. 표시부(2705) 및 표시부(2707)는, 하나의 화면을 표시하여도 되고 서로 다른 화면을 표시하여도 된다. 표시부(2705) 및 표시부(2707)가 서로 다른 화면을 표시하는 경우에, 예를 들어 우측의 표시부(도 27에서는 표시부(2705))에는 문장을 표시하고, 좌측의 표시부(도 27에서는 표시부(2707))에는 그래픽을 표시할 수 있다.
도 27은 하우징(2701)이 조작부 등을 설치한 예를 나타낸다. 예를 들어, 하우징(2701)은 전원(2721), 조작 키(2723), 스피커(2725) 등을 설치하고 있다. 조작 키(2723)에 의해, 페이지를 바꿀 수 있다. 표시부가 설치되어 있는 하우징의 표면에 키보드, 포인팅 디바이스 등을 설치하여도 된다는 점에 주목한다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 설치하여도 된다. 또한, 전자 서적(2700)은 전자 사전의 기능을 가질 수 있다.
또한, 전자 서적(2700)은 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 것도 가능하다.
[실시예 9]
본 명세서에 개시하는 반도체 장치는 여러 가지 전자 기기(게임 기기도 포함함)에 적용될 수 있다. 전자 기기의 예로는, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화 또는 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 빠찡꼬 기기 등의 대형 게임기 등을 들 수 있다.
도 28의 (A)는 텔레비전 장치(9600)의 일례를 나타내고 있다. 텔레비전 장치(9600)에서는, 하우징(9601)에 표시부(9603)가 조립되어 있다. 표시부(9603)는 영상을 표시하는 것이 가능하다. 여기서는, 스탠드(9605)에 의해 하우징(9601)이 지지된다.
텔레비전 장치(9600)는 하우징(9601)의 조작 스위치나, 별개의 리모콘 조작기(9610)에 의해 동작될 수 있다. 리모콘 조작기(9610)의 조작 키(9609)에 의해, 채널 및 음량을 조작할 수 있어, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에, 리모콘 조작기(9610)로부터 출력되는 데이터를 표시하는 표시부(9607)를 설치하여도 된다.
텔레비전 장치(9600)는 수신기, 모뎀 등을 설치하고 있다는 점에 주목한다. 수신기에 의해 일반 텔레비전 방송을 수신할 수 있다. 또한, 텔레비전 장치(9600)가 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속하는 경우, 한 방향(송신자로부터 수신자에게) 또는 쌍방향(송신자와 수신자 사이 또는 수신자 끼리) 데이터 통신을 행하는 것도 가능하다.
도 28의 (B)는 디지털 포토 프레임(9700)의 일례를 나타낸다. 예를 들어, 디지털 포토 프레임(9700)에서는, 하우징(9701)에 표시부(9703)가 조립되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하다. 예를 들어, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상적인 포토 프레임으로서 기능시킬 수 있다.
디지털 포토 프레임(9700)은 조작부, 외부 접속부(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 설치하고 있다는 점에 주목한다. 이들 구성은 표시부가 설치된 면에 제공될 수 있지만, 측면이나 이면에 설치하는 것이 디지털 포토 프레임(9700)의 디자인을 위해 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하고, 그에 따라 화상 데이터가 이동되어 표시부(9703)에 표시될 수 있다.
디지털 포토 프레임(9700)은 무선으로 데이터를 송수신하도록 할 수 있다. 원하는 화상 데이터가 무선으로 이동되어 표시되는 구성을 이용할 수도 있다.
도 29의 (A)는 휴대형 게임 기기이며, 하우징(9881)과 하우징(9891)의 2개의 하우징을 포함하고, 휴대형 게임 기기가 개폐 가능하도록 연결부(9893)에 의해 접속되어 있다. 하우징(9881) 및 하우징(9891)에는 표시부(9882) 및 표시부(9883)가 각각 조립되어 있다. 또한, 도 29의 (A)에 도시하는 휴대형 게임 기기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새나 적외선을 측정하는 기능을 포함함) 및 마이크로폰(9889) 등을 설치하고 있다. 휴대형 게임 기기의 구성은 상술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 반도체 장치를 설치한 다른 구성을 적용할 수 있다는 것은 두말할 나위 없다. 휴대형 게임 기기는 기타 부속 설비를 적절히 포함할 수 있다. 도 29의 (A)에 도시하는 휴대형 게임 기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 및 다른 휴대형 게임 기기와 무선 통신으로 정보를 공유하는 기능을 갖는다. 도 29의 (A)에 나타낸 휴대형 게임 기기의 기능은 상술된 것들에 한정되지 않고, 휴대형 게임 기기는 다양한 기능을 가질 수 있다는 점에 주목한다.
도 29의 (B)는 대형 게임 기기인 슬롯 머신(slot machine)(9900)의 일례를 나타낸다. 슬롯 머신(9900)에는, 하우징(9901)에 표시부(9903)가 조립되어 있다. 또한, 슬롯 머신(9900)은, 스타트 레버(lever)나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 포함한다. 슬롯 머신(9900)의 구성은 상기에 한정되지 않고, 적어도 본 명세서에 개시하는 반도체 장치를 설치한 다른 구성을 적용할 수도 있다. 슬롯 머신(9900)은 기타 부속 설비를 적절히 포함할 수 있다..
도 30의 (A)는 휴대형 컴퓨터의 일례를 나타내는 사시도이다.
도 30의 (A)의 휴대형 컴퓨터에서는, 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 힌지부를 닫음으로써, 표시부(9303)를 갖는 상부 하우징(9301)과 키보드(9304)를 갖는 하부 하우징(9302)이 서로 겹칠 수 있다. 도 27a의 휴대형 컴퓨터는 운반이 편리할 수 있고, 키보드를 이용하여 입력하는 경우에는, 힌지부를 개방하여 이용자가 표시부(9303)를 보면서 데이터를 입력할 수 있다.
하부 하우징(9302)은 키보드(9304) 이외에도, 입력을 행하는 포인팅 디바이스(9306)를 포함한다. 또한, 표시부(9303)가 터치 입력 패널인 경우에는, 표시부의 일부에 접촉함으로써 입력을 행할 수도 있다. 또한, 하부 하우징(9302)은 CPU나 하드 디스크 등의 연산 기능부를 포함한다. 또한, 하부 하우징(9302)은 다른 기기, 예를 들어, USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 포함한다.
상부 하우징(9301)은, 표시부(9307)를 포함하고, 상부 하우징(9301) 내부를 향해 슬라이드시켜 내부에 표시부(9307)를 수납할 수 있어, 넓은 표시 화면을 실현할 수 있다. 또한, 이용자는, 상부 하우징(9301) 내에 수납할 수 있는 표시부(9307)의 화면의 방향을 조절할 수 있다. 상부 하우징(9301) 내에 수납할 수 있는 표시부(9307)가 터치 입력 패널이라면, 상부 하우징(9301) 내에 수납할 수 있는 표시부(9307)의 일부에 접촉하는 것으로 입력을 행할 수도 있다.
표시부(9303) 또는 상부 하우징(9301) 내에 수납 할 수 있는 표시부(9307)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 이용하여 형성된다.
또한, 도 30의 (A)의 휴대형 컴퓨터는, 수신기 등을 설치하고 있고, 텔레비전 방송을 수신하여 영상을 표시부에 표시할 수 있다. 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 힌지부가 닫혀있는 동안, 표시부(9307)를 슬라이드시켜 표시부(9307)의 전체 화면을 노출시키면, 이용자가 텔레비전 방송을 볼 수도 있다. 이 경우에는, 힌지부를 개방하지 않으며 표시부(9303)에 표시를 행하지 않는다. 또한, 텔레비전 방송을 표시하는 회로만을 기동한다. 따라서, 최소한으로 전력이 소모될 수 있어, 배터리 용량이 한정된 휴대형 컴퓨터에 유용하다.
도 30의 (B)는 손목 시계와 같이 이용자의 팔에 장착 가능한 휴대 전화의 일례를 나타내는 사시도이다.
이 휴대 전화는, 적어도 전화 기능을 포함하는 통신 장치 및 배터리를 포함하는 본체; 본체를 팔에 장착하기 위한 밴드부; 팔에 고정된 밴드부의 고정 상태를 조절하는 조절부(9205); 표시부(9201); 스피커(9207); 및 마이크(9208)로 형성된다.
또한, 본체는 조작 스위치(9203)를 포함한다. 조작 스위치(9203)는, 예를 들어, 전원 스위치, 표시 전환 스위치, 촬상 개시 지시용 스위치로서 기능하는 것 외에도, 누르면 인터넷용 프로그램을 기동시키는 스위치 등으로서 기능할 수 있고, 각 기능을 가질 수 있다.
손가락이나 입력 펜으로 표시부(9201)를 터치, 조작 스위치(9203)의 조작, 또는 마이크(9208)에의 음성 입력에 의해 이 휴대 전화에의 입력이 조작된다. 도 30의 (B)에서는, 표시부(9201)에 표시된 표시 버튼(9202)을 도시하고 있다는 점에 주목한다. 손가락 등으로 표시 버튼(9202)을 터치함으로써 입력을 행할 수 있다.
또한, 본체는, 촬영 렌즈를 통해 결상되는 피사체상을 전자 화상 신호로 변환하는 기능을 갖는 촬상 수단을 포함하는 카메라부(9206)를 포함한다. 카메라부는 반드시 설치할 필요는 없다는 점에 주목한다.
또한, 도 30의 (B)에 도시하는 휴대 전화는, 텔레비전 방송의 수신기 등을 설치하고, 텔레비전 방송을 수신하여 영상을 표시부(9201)에 표시할 수 있다. 또한, 도 30의 (B)에 도시하는 휴대 전화는 메모리 등의 기억 장치 등을 설치하고, 텔레비전 방송을 메모리에 녹화할 수 있다. 도 30의 (B)에 도시하는 휴대 전화는, GPS 등의 위치 정보를 수집하는 기능을 가질 수 있다.
액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치가 표시부(9201)로서 이용된다. 도 30의 (B)에 도시하는 휴대 전화는, 소형이고 경량이기 때문에, 배터리 용량이 한정되어 있다. 따라서, 표시부(9201)에 대한 표시 장치로서, 저소비 전력으로 구동할 수 있는 패널을 이용하는 것이 바람직하다.
도 30의 (B)는 "팔"에 착용 전자 기기를 도시했지만, 이 실시예는 휴대할 수 있는 형상을 갖고 있는 한 그에 한정되지 않음에 주목한다.
[실시예 10]
본 실시예에서는, 실시예 1과 일부 공정이 다른 일례를 나타낸다. 본 실시예는, 소스 전극층 및 드레인 전극층(405a 및 405b)의 형성 후에 탈수화 또는 탈수소화의가열 처리를 행하는 예를 도 31의 (A) 내지 도 31의 (D)에 나타낸다. 도 1의 (A) 내지 (D)와 동일한 부분에는 동일한 참조 부호로 나타낸다는 점에 주목한다.
실시예 1과 마찬가지로, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(430)을 형성한다(도 31의 (A) 참조).
산화물 반도체층(430) 위에 소스 전극층 및 드레인 전극층(405a 및 405b)을 형성하고, 산화물 반도체층(430)의 일부를 에칭하여, 산화물 반도체층(441)을 형성한다(도 31의 (B) 참조).
다음으로, 산화물 반도체층(441), 및 소스 전극층 및 드레인 전극층(405a 및 405b)에 대하여 불활성 가스 분위기(질소,또는 헬륨, 네온, 아르곤 등) 하 또는 감압 하에가열 처리를 행한후, 산소 분위기 하에서 서냉을 행한다. 이가열 처리에 의해 산화물 반도체층(441)은 탈수화 또는 탈수소화 처리가 행해져 산화물 반도체층(441)의 저항이 감소된다. 따라서, 저저항화 산화물 반도체층(432)이 얻어질 수 있다(도 31의 (C) 참조). 소스 전극층 및 드레인 전극층(405a 및 405b)로서, 텅스텐, 몰리브덴 등의,가열 처리를 견디는 재료를 이용할 수 있다는 점에 주목한다.
상기 가열 처리 및 서냉 후에, 대기에 노출되는 일없이, 스퍼터링법 또는 PCVD법에 의해 산화물 반도체층(432)에 접하여 산화물 절연막(407)이 형성된다. 스퍼터링법 또는 PCVD법에 의해 저저항화된 산화물 반도체층(432)에 접하여 산화물 절연막(407)이 형성되면, 저저항화된 산화물 반도체층(432)에서는, 적어도 산화물 절연막(407)에 접하는 영역이 고저항화(캐리어 농도가 낮아짐, 바람직하게는 1×1018/cm3 미만)되어, 고저항화 산화물 반도체 영역이 얻어질 수 있다. 따라서, 산화물 반도체층(432)이 고저항화 산화물 반도체 영역을 갖는 산화물 반도체층(403)(제3 산화물 반도체층)이 된 후에, 박막 트랜지스터(470)가 완성될 수 있다(도 31의 (D) 참조).
탈수화 또는 탈수소화를 위한 가열 처리를 행함으로써 산화물 반도체층에 포함되는 불순물(H2O, H 및 OH 등)이 저감되어 캐리어 농도가 증가된다. 그 후, 산소 분위기 하에서 서냉이 행해진다. 그 후, 산화물 반도체층에 접하여 산화물 절연막을 형성하여 캐리어 농도가 저감된다. 따라서, 박막 트랜지스터(470)의 신뢰성이 향상될 수 있다.
또한, 본 실시예는 실시예 1과 자유롭게 조합할 수 있다.
[실시예 11]
반도체 장치 및 반도체 장치의 제조 방법을 도 32를 참조하여 설명한다. 실시예 1과 동일 부분 또는 유사 기능을 갖는 부분은 실시예 1과 마찬가지 방식으로 형성될 수 있어, 반복 설명은 생략한다.
도 32에 나타내는 박막 트랜지스터(471)는 게이트 전극층(401) 및 산화물 반도체층(403)의 채널 영역에 중첩되도록 절연막을 개재하여 도전층(409)을 설치하는 예이다.
도 32는 반도체 장치에 포함되는 박막 트랜지스터(471)의 단면도이다. 박막 트랜지스터(471)는 듀얼 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층 및 드레인 전극층(405a 및 405b), 산화물 절연막(407), 및 도전층(408)을 포함한다. 도전층(408)은 게이트 전극층(401)과 중첩되도록, 산화물 절연막(407) 위에 설치된다.
도전층(408)은, 게이트 전극층(401), 소스 전극층 및 드레인 전극층(405a 및 405b)과 마찬가지 재료를 이용하여, 그와 마찬가지 방법으로 형성될 수 있다. 화소 전극층을 설치하는 경우, 도전층(408)은 화소 전극층과 마찬가지 재료로, 마찬가지 방법을 이용하여 형성될 수 있다. 본 실시예에서, 도전층(408)은 티타늄 막, 알루미늄 막, 및 티타늄 막의 적층을 이용하여 형성된다.
도전층(408)은 게이트 전극층(401)과 동일한 전위를 가질 수 있거나, 게이트 전극층(401)과 상이한 전위를 가질 수도 있고, 제2 게이트 전극층으로서 기능할 수도 있다. 또한, 도전층(408)은 플로팅 상태일 수도 있다.
또한, 도전층(408)을 산화물 반도체층(403)과 겹치는 위치에 설치함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-온도 스트레스 시험(BT 시험)에서, BT 시험 전후 사이의 박막 트랜지스터(471)의 임계값 전압의 변화량을 저감시킬 수 있다. 특히, 기판 온도를 150℃로 상승시킨 후에 게이트에 -20V의 전압을 인가하는 -BT 시험에 따라, 임계값 전압의 변동을 억제할 수 있다.
본 실시예는 실시예 1과 자유롭게 조합할 수 있다.
[실시예 12]
본 실시예는 반도체 장치 및 반도체 장치의 제조 방법을 도 33을 이용하여 설명한다. 실시예 1과 동일 부분 또는 마찬가지 기능을 갖는 부분이 형성될 수 있고 이들 부분을 형성하기 위한 제조 공정이 실시예 1과 마찬가지 방식으로 행해질 수 있어, 반복 설명은 생략한다.
도 33에 나타내는 박막 트랜지스터(472)는, 도전층(419)이 게이트 전극층(401) 및 산화물 반도체층(403)의 채널 영역에 중첩되도록 설치되는 형태이다. 이 실시예에서, 산화물 절연막(407) 및 절연층(410)은, 한 측의 도전층(419)과, 다른 측의 게이트 전극층(401) 및 산화물 반도체층(403)의 채널 영역 사이에 개재된다.
도 33은 반도체 장치에 포함되는 박막 트랜지스터(472)의 단면도이다. 박막 트랜지스터(472)는 듀얼 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 및 드레인 영역(404a 및 404b), 소스 및 드레인 전극층(405a 및 405b), 산화물 절연막(407), 절연층(410), 및 도전층(419)을 포함한다. 도전층(419)은 게이트 전극층(401)과 중첩되도록, 절연층(410) 위에 설치된다.
소스 영역 및 드레인 영역(404a 및 404b)이 산화물 반도체층(403)과 소스 전극층 및 드레인 전극층(405a 및 405b) 사이에 설치되는 경우, 금속층인 소스 전극층 및 드레인 전극층(405a 및 405b)과 산화물 반도체층(403) 사이에는 양호한 접합이 얻어질 수 있다. 그 결과, 이 경우의 열 안정성은 쇼트키 접합의 경우에 얻어질 수 있는 것보다 높다. 또한, 저저항화에 의해, 드레인 전압이 높더라도 양호한 이동도를 보장할 수 있다.
또한, 본 실시예는 소스 영역 및 드레인 영역(406a 및 406b)을 포함하는 상기 구성에 한정되지 않는다. 예를 들어, 소스 영역 및 드레인 영역 없는 구성을 이용해도 된다.
본 실시예에서 나타내는 박막 트랜지스터에서는, 산화물 절연막(407) 위에 평탄화 막으로서 기능하는 절연층(410)이 적층되고, 산화물 절연막(407) 및 절연층(410)에 소스 전극층 또는 드레인 전극층(여기서는 405b)에 달하는 개구부가 형성된다. 도전막은, 절연층(410) 위에 그리고 산화물 절연막(407) 및 절연층(410)에 형성된 개구부에 형성되고, 원하는 형상으로 에칭되어, 도전층(419) 및 화소 전극층(411)이 형성된다. 이러한 방식으로, 동일한 재료를 이용하여 동일 방법으로 화소 전극층(411)과 함께, 도전층(419)이 형성될 수 있다. 본 실시예에서는, 화소 전극층(411) 및 도전층(419)은 산화 규소를 포함하는 산화 인듐-산화 주석 합금(산화 규소를 포함하는 In-Sn-O계 산화물)을 이용하여 형성된다.
도전층(419)은 게이트 전극층(401), 소스 전극층 및 드레인 전극층(405a 및 405b)과 마찬가지 재료 및 제조 방법을 이용하여 형성할 수 있다.
도전층(419)은 게이트 전극층(401)과 동일한 전위를 가질 수 있고, 또는, 게이트 전극층(401)과 상이한 전위를 가질 수 있다. 도전층(419)은 제2 게이트 전극층으로서 기능할 수도 있다. 또한, 도전층(419)은 플로팅 상태일 수도 있다.
또한, 도전층(419)을 산화물 반도체층(403)과 겹치는 부분에 설치함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 BT 시험에 있어서, BT 시험 전후 사이의 박막 트랜지스터(472)의 임계값 전압의 변화량을 저감시킬 수 있다.
본 실시예는 실시예 1과 자유롭게 조합할 수 있다.
[실시예 13]
본 실시예에서는 채널 스톱형의 박막 트랜지스터(1430)의 일례에 대하여 도 34의 (A), 도 34의 (B) 및 도 34의 (C)를 이용하여 설명한다. 도 34의 (C)는 박막 트랜지스터의 상면도의 일례이며, Z1-Z2의 쇄선을 따라 취해진 단면도가 도 34의 (B)에 대응한다. 본 실시예는, 박막 트랜지스터(1430)의 산화물 반도체층(1403)에 갈륨을 포함하지 않는 산화물 반도체 재료를 이용하는 형태를 나타낸다.
도 34의 (A)에 있어서, 기판(1400) 위에 게이트 전극층(1401)을 형성한다. 다음으로, 게이트 전극층(1401)을 덮는 게이트 절연층(1402) 위에 산화물 반도체층을 형성한다.
본 실시예에서는, 스퍼터링법에 의해 Sn-Zn-O계의 산화물 반도체를 이용하여 산화물 반도체층(1403)을 형성한다. 산화물 반도체층에 갈륨을 이용하지 않는 경우, 산화물 반도체층의 형성에 가격이 높은 타깃을 이용하지 않기 때문에, 코스트를 저감할 수 있다.
산화물 반도체막의 성막 직후, 또는 산화물 반도체막의 패터닝 후에 탈수화 또는 탈수소화를 행한다.
탈수화 또는 탈수소화를 행하기 위해, 불활성 가스 분위기(질소, 헬륨, 네온, 아르곤 등) 하, 또는 감압 하에서가열 처리를 행한 후, 산소 분위기 하에서 서냉을 행한다. 가열 처리는, 200℃ 이상 600℃ 이하, 바람직하게는 400℃ 이상 450℃ 이하에서 행한다. 불활성 가스 분위기 하 또는 감압 하의가열 처리 및 산호 분위기 하의 서냉에 의해, 산화물 반도체층이 저저항화(캐리어 농도가 높아짐, 바람직하게는 1×1018/cm3 이상)되어, 저저항화된 산화물 반도체층(1403)이 얻어질 수 있다(도 34의 (A) 참조).
다음으로, 산화물 반도체층(1403)에 접하여 채널 보호층(1418)을 형성한다. 산화물 반도체층(1403) 위에 채널 보호층(1418)을 형성함으로써, 이후에 행해지는 소스 영역(1406a) 및 드레인 영역(1406a) 형성 공정에서의 데미지(에칭 시의 플라즈마나 에칭제에 의한 막 감소 등)를 방지할 수 있다. 따라서, 박막 트랜지스터(1430)의 신뢰성을 향상시킬 수 있다.
또한, 탈수화 또는 탈수소화 후에, 대기에 노출되는 일없이 연속적으로 채널 보호층(1418)을 형성할 수도 있다. 대기에 노출되지 않는 연속 처리는, 수분, 하이드로 카본(Hydrocarbon) 등의, 대기 성분이나 대기 중에 부유하는 불순물 원소에 오염되어있지 않은 적층층들 사이에서 각 계면이 형성되도록 할 수 있다. 따라서, 박막 트랜지스터 특성의 변동을 저감시킬 수 있다.
저저항화 산화물 반도체층(1403)에 접하도록, 스퍼터링법, PCVD법 등을 이용하여 산화물 절연막인 채널 보호층(1418)을 형성하면, 저저항화 산화물 반도체층(1403)에서 적어도 채널 보호층(1418)과 접하는 영역이 고저항화(캐리어 농도가 낮아짐, 바람직하게는 1×1018/cm3 미만, 더욱 바람직하게는 1×1014/cm3 이하) 되어, 그 영역은 고저항화 산화물 반도체 영역이 된다. 반도체 장치의 제조 프로세스 중, 불활성 기체 분위기 하(또는 감압 하)에서의가열 처리, 산소 분위기 하에서의 서냉 및 산화물 절연막의 형성 등에 의해 산화물 반도체층의 캐리어 농도를 증감시키는 것이 중요하다.
채널 보호층(1418)은, 산소를 포함하는 무기 재료(산화 규소, 산화 질화 규소, 질화 산화 규소 등)를 이용하여 형성할 수 있다. 플라즈마 CVD법이나 열 CVD법 등의 기상 성장법이나 스퍼터링법을 이용하여 채널 보호층(1418)을 형성할 수 있다. 채널 보호층(1418)은 성막 형상을 가공하여 얻는다. 여기에서는, 스퍼터링법을 이용하여 산화실리콘 막을 형성하고, 포토리소그래피에 의한 마스크를 이용하여 에칭에 의해 가공하는 방식으로 채널 보호층(1418)을 형성한다.
다음으로, 채널 보호층(1418) 및 산화물 반도체층(1403) 위에 소스 영역(1406a) 및 드레인 영역(1406b)을 형성한다. 본 실시예에서는, 소스 영역 및 드레인 영역으로서 기능하는 소스 영역(1406a) 및 드레인 영역(1406b)은, Al-Zn-O계 비단결정막이다. 소스 영역(1406a) 및 드레인 영역(1406b)은, 산화물 반도체층(1403)의 성막 조건과는 다른 성막 조건 하에서 형성되고, 저저항을 갖는 산화물 반도체층이다. 또한, 소스 영역(1406a) 및 드레인 영역(1406b)은, 질소를 포함하는 Al-Zn-O계 비단결정막, 즉 Al-Zn-O-N계 비단결정막(AZON막이라고도 함)을 이용하여 형성될 수 있다.
다음으로, 소스 영역(1406a) 및 드레인 영역(1406b) 위에 소스 전극층(1405a) 및 드레인 전극층(1405b)을 각각 형성하여 박막 트랜지스터(1430)를 제조한다(도 34의 (B) 참조). 소스 전극층(1405a) 및 드레인 전극층(1405b)은 실시예 1에 나타내는 소스 전극층(405a) 및 드레인 전극층(405b)과 마찬가지 방식으로 형성할 수 있다.
소스 영역(1406a) 및 드레인 영역(1406b)을 산화물 반도체층(1403)과 소스 전극층(1405a), 산화물 반도체층(1403)과 드레인 전극층(1405b) 사이에 각각 형성함으로써, 금속층인 소스 전극층(1405a) 및 드레인 전극층(1405b)과, 산화물 반도체층(1403) 사이에서 양호한 접합을 얻을 수 있다. 그 결과, 쇼트키 접합의 경우보다 높은 본 경우의 열 안정성이 얻어질 수 있다. 또한, 저저항화에 의해, 높은 드레인 전압에서도 양호한 이동도를 확보할 수 있다.
또한, 본 실시예는 상기 소스 영역(1406a) 및 드레인 영역(1406b)을 포함하는 구성에 한정되지 않는다. 예를 들어, 소스 영역 및 드레인 영역이 없는 구성을 이용할 수 있다.
또한, 채널 보호층(1418)을 형성 후, 질소 분위기 하, 또는 대기 분위기 하(대기 중)에서 박막 트랜지스터(1430)에가열 처리(바람직하게는 150℃ 이상 350℃ 미만)를 행한다. 예를 들어, 질소 분위기 하에서 250℃에서 1시간의가열 처리를 행한다. 가열 처리를 행하면, 산화물 반도체층(1403)이 채널 보호층(1418)과 접한 상태에서 가열 처리되고, 박막 트랜지스터(1430)의 전기적 특성의 변동을 경감할 수 있다. 가열 처리(바람직하게는 150℃ 이상 350℃ 미만)의 타이밍은, 채널 보호층(1418)의 형성 후이면 특별히 한정되지 않는다. 가열 처리는, 평탄화 막으로서 기능하는 절연층을 형성할 때의가열 처리나, 투명 도전막을 저저항화 시키기 위한가열 처리 등의 다른 공정과 겸하여 행해질 수 있어, 공정수가 증가되지 않는다.
본 실시예는 다른 실시예에 기재한 임의의 구성과 적절히 조합하여 구현하는 것이 가능하다.
[실시예 14]
반도체 장치 및 반도체 장치의 제조 방법을 도 35의 (A) 및 도 35의 (B)를 이용하여 설명한다. 실시예 13과 동일한 부분 또는 마찬가지 기능을 갖는 부분이 형성될 수 있고, 그들 부분을 형성하는 공정은 실시예 13과 마찬가지 방식으로 행해질 수 있어, 반복 설명은 생략한다.
도 35의 (A)에 도시하는 박막 트랜지스터(1431)는 게이트 전극층(1401) 및 산화물 반도체층(1403)의 채널 영역에 중첩되도록 도전층(1409)이 설치된 예이다. 본 실시예에서, 채널 보호층(1418) 및 절연층(1407)은, 한 측의 도전층(1409) 및 게이트 전극층(1401)과, 다른 측의 산화물 반도체층(1403)의 채널 영역 사이에 개재될 수 있다.
박막 트랜지스터(1431)는 듀얼 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판(1400) 위에, 게이트 전극층(1401), 게이트 절연층(1402), 산화물 반도체층(1403), 소스 영역 또는 드레인 영역(1406a 및 1406b) 및 소스 전극층 또는 드레인 전극층(1405a 및 1405b), 절연층(1407) 및 도전층(1409)을 포함한다. 도전층(1409)은 게이트 전극층(1401)과 중첩되도록 절연층(1407) 위에 설치된다.
도전층(1409)은, 게이트 전극층(1401), 또는 소스 전극층 및 드레인 전극층(1405a 및 1405b)과 마찬가지 재료 및 방법을 이용하여 형성할 수 있다. 화소 전극층을 설치하는 경우, 도전층(1409)은 화소 전극층과 마찬가지 재료 및 방법을 이용하여 형성할 수 있다. 본 실시예에서는, 도전층(1409)로서 티타늄 막, 알루미늄 막, 및 티타늄 막의 적층을 이용한다.
도전층(1409)은, 게이트 전극층(1401)과 동일한 전위를 가질 수 있고, 게이트 전극층(1401)과 상이한 전위를 가질 수 있고, 제2 게이트 전극층으로서 기능할 수도 있다. 또한, 도전층(1409)은 플로팅 상태일 수 있다.
또한, 도전층(1409)을 산화물 반도체층(1403)과 겹치는 부분에 설치함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-온도 스트레스 시험(이하, BT 시험이라고 함)에서, BT 시험 전후 사이의 박막 트랜지스터(1431)의 임계값전압의 변화량을 저감시킬 수 있다.
도 35의 (B)는 도 35의 (A)와 일부 다른 예를 나타낸다. 도 35의 (A)와 동일한 부분 및 공정 또는 마찬가지 기능을 갖는 부분은, 도 35의 (A)와 마찬가지 방식으로 행할 수 있어, 반복 설명은 생략한다.
도 35의 (B)에 도시하는 박막 트랜지스터(1432)는 게이트 전극층(1401) 및 산화물 반도체층(1403)의 채널 영역에 중첩되도록 도전층(1409)이 설치된다. 이 경우, 채널 보호층(1418), 절연층(1407) 및 절연층(1408)은, 한 측의 도전층(1409)과, 다른 측의 게이트 전극층(1401) 및 산화물 반도체층(1403)의 채널 영역 사이에 개재된다.
도 35의 (B)에서는, 절연층(1407) 위에 평탄화 막으로서 기능하는 절연층(1408)이 적층된다.
또한, 도 35의 (B)는, 소스 영역 또는 드레인 영역 없이, 산화물 반도체층(1403)이 소스 전극층(1405a) 및 드레인 전극층(1405b)과 직접 접하는 구성이다.
도 35의 (B)의 구성에서도, 도전층(1409)을 산화물 반도체층(1403)과 겹치는 부분에 설치함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 BT 시험에서, BT 시험 전후 사이의 박막 트랜지스터(1432)의 임계값 전압의 변화량을 저감시킬 수 있다.
본 실시예는 다른 실시예에 기재한 임의의 구성과 적절히 조합하여 구현하는 것이 가능하다.
[실시예 15]
본 실시예에서는 실시예 1과 구성이 일부 다른 예를 도 36에 나타낸다. 실시예 1과 동일한 부분 또는 마찬가지 기능을 갖는 부분이 형성될 수 있고, 이들 부분을 형성하는 제조 공정은, 실시예 1과 마찬가지 방식으로 행할 수 있어, 반복 설명은 생략한다.
본 실시예에서는, 제1 산화물 반도체층의 패터닝 후에, 불활성 가스 분위기(질소, 헬륨, 네온, 아르곤 등) 하에 또는 감압 하에서가열 처리를 행한 후, 산소 분위기 하에서 서냉을 행한다. 제1 산화물 반도체층을 상기 분위기 하에서가열 처리함으로써, 산화물 반도체층(403) 내의 수소 및 수분 등의 불순물을 제거할 수 있다.
다음으로, 제1 산화물 반도체층 위에, 박막 트랜지스터의 소스 영역 및 드레인 영역(n+층 또는 버퍼층이라고도 함)을 형성하기 위해 이용되는 제2 산화물 반도체막을 형성한 후, 도전막을 형성한다.
그 후, 제1 산화물 반도체층, 제2 산화물 반도체막 및 도전막을 에칭 공정에 의해 선택적으로 에칭하여, 산화물 반도체층(403), 및 소스 영역 또는 드레인 영역(404a 및 404b) 및 소스 전극층 또는 드레인 전극층(405a 및 405b)을 형성한다. 산화물 반도체층(403)은 일부 에칭되어, 홈부(오목부)를 갖는다는 점에 주목한다.
다음으로, 스퍼터링법 또는 PCVD법을 이용하여 산화물 반도체층(403)에 접하여 산화 규소막을 산화물 절연막(407)로서 형성한다. 저저항화 산화물 반도체층에 접하도록 형성되는 산화물 절연막(407)으로서, 수분, 수소 이온, 산소 이온, 또는 OH- 등의 불순물을 포함하지 않고, 외부로부터 그들의 침입을 차단하는 무기 절연막을 이용한다. 구체적으로는, 산화 규소막 또는 질화 산화 규소막을 이용한다.
저저항화 산화물 반도체층(403)에 접하여 스퍼터링법 또는 PCVD법 등을 이용하여 산화물 절연막(407)을 형성하면, 저저항화 산화물 반도체층(403)에 있는 적어도 산화물 절연막(407)에 접하는 영역이 고저항화(캐리어 농도가 낮아짐, 바람직하게는 1×1018/cm3 미만, 보다 바람직하게는 1×1014/cm3 이하)되어, 그 영역은 고저항화 산화물 반도체 영역이 된다. 산화물 절연막(407)에 접하여 산화물 절연막(407)을 형성하는 경우, 고저항화 산화물 반도체층(403)이 얻어진다. 따라서, 박막 트랜지스터(470)를 제조할 수 있다(도 36 참조).
도 36에 나타낸 구성에서, 소스 영역 및 드레인 영역(404a 및 404b)에 대하여 In-Ga-Zn-O계 비단결정을 이용한다.
또한, 산화물 반도체층(403)과 소스 전극층 사이에는 소스 영역을 설치하고, 산화물 반도체층과 드레인 전극층 사이에는 드레인 영역을 설치한다. 소스 영역 및 드레인 영역으로서, n형의 도전형을 나타내는 산화물 반도체층을 이용한다.
또한, 박막 트랜지스터(473)의 소스 영역 및 드레인 영역(404a 및 404b)에 이용되는 제2 산화물 반도체층은, 채널 형성 영역으로서 이용되는 제1 산화물 반도체층(403)의 막 두께보다도 얇은 것이 바람직하고, 산화물 반도체층(403)보다 높은 도전율(전기 전도도)을 갖는 것이 바람직하다.
또한, 채널 형성 영역에 이용되는 산화물 반도체층(403)은 비정질 구성을 갖고, 소스 영역 및 드레인 영역에 이용되는 제2 산화물 반도체층은 비정질 구성 내에 결정 입자(나노 크리스탈)를 포함하는 경우가 있다. 소스 영역 및 드레인 영역에 이용되는 제2 산화물 반도체층 내의 결정 입자(나노 크리스탈)는 직경 1nm 내지 10nm, 대표적으로는 2nm 내지 4nm 정도를 갖는다.
또한, 산화물 절연막(407)을 형성한 후, 질소 분위기 하에서 또는 대기 분위기 하(대기 중)에서 박막 트랜지스터(473)에가열 처리(바람직하게는 150℃ 이상 350℃ 미만)를 행해도 된다. 예를 들어, 질소분위기 하에서 250℃에서 1시간의가열 처리를 행한다. 가열 처리를 행하면, 산화물 반도체층(403)이 산화물 절연막(407)에 접한 상태에서가열 처리 되어, 박막 트랜지스터(473)의 전기적 특성의 변동을 경감시킬 수 있다.
본 실시예는 다른 실시예에 기재한 구성과 적절히 조합하여 구현하는 것이 가능하다.
[예 1]
본 예에서는, 산소 농도가 높은 영역 및 산소 농도가 낮은 영역을 포함하는 산화물 반도체층에서,가열 처리 전후의 산소 농도의 변화에 대한 계산 결과를, 도 37 및 도 38을 이용하여 설명한다. 계산용의 소프트웨어로서는, 후지쯔 주식회사제의 Materials E×plorer 5.0을 이용했다.
도 37은 계산에 이용한 산화물 반도체층의 모델을 나타낸다. 여기에서는, 산소 농도가 낮은 층(703) 및 산소 농도가 높은 층(705)이 적층된 구성이 산화물 반도체층(701)에 이용되었다.
산소 농도가 낮은 층(703)으로서, 15개의 In 원자, 15개의 Ga원자, 15개의 Zn원자, 및 54개의 O원자로 이루어지는 아몰퍼스 구성이 이용되었다.
또한, 산소 농도가 높은 층(705)으로서, 15개의 In 원자, 15개의 Ga원자, 15개의 Zn원자, 및 66개의 O원자로 이루어지는 아몰퍼스 구성이 이용되었다.
또한, 산화물 반도체층(701)의 밀도를 5.9g/cm3로 설정하였다.
다음으로, 산화물 반도체층(701)에 대하여, NVT 앙상블, 온도 250℃ 조건 하에서, 산소 농도의 변동을 계산하기 위해 고전 MD(분자 동력학) 계산을 행하였다. 시간 눈금 폭을 0.2fs로 설정하였고 총 계산 시간을 200ps로 설정하였다. 또한, 금속-산소 결합, 및 산소-산소 결합에 Born-Mayer_Huggins 포텐셜을 적용했다. 또한, 산화물 반도체층(701)의 상단부 및 하단부의 원자의 움직임을 고정했다.
그 후, 계산 결과를 도 38 나타낸다. z축 좌표에서, 0nm 내지 1.15nm의 범위는 산소 농도가 낮은 층(703)을 나타내며, 1.15nm 내지 2.3nm의 범위는 산소 농도가 높은 층(705)을 나타낸다. MD 계산 전의 산소의 밀도 분포를 실선(707)으로 나타내고, MD 계산 후의 산소 밀도의 분포를 파선(709)으로 나타낸다.
실선(707)은 산소 농도가 낮은 층(703)과 산소 농도가 높은 층(705)을 구분하는 계면보다, 산소 농도가 높은 층(705)에 있어서, 산소의 밀도가 높다는 것을 나타낸다. 한편, 파선(709)은 산소 농도가 낮은 층(703) 및 산소 농도가 높은 층(705)에 걸쳐 산소 농도가 균일한 것을 나타낸다.
상술한 바와 같이, 산소 농도가 낮은 층(703)과 산소 농도가 높은 층(705)의 적층에서와 같이, 산소 농도의 분포에 비균일성이 존재하는 경우,가열 처리에 의해 산소 농도가 높은 곳부터 낮은 산소 농도가 낮은 곳으로 산소가 확산하여, 산소 농도가 균일해진다는 것을 알았다.
즉, 실시예 1에 도시한 바와 같이, 산화물 반도체층(431) 위에 산화물 절연막(407)을 형성하는 것으로, 산화물 반도체층(431)과 산화물 절연막(407) 사이의 계면에서 산소 농도가 증가하기 때문에, 산화물 반도체층(431)의 산소 농도가 낮은 곳으로 산소가 확산되어, 산화물 반도체층(431)이 고저항화된다. 또한, 실시예 1에서, 산화물 반도체층을 불활성 가스 분위기(질소, 헬륨, 네온, 아르곤 등) 하에서 또는 감압 하에서가열 처리한 후, 산소 분위기 하에서 산화물 반도체층을 서냉함으로써, 산화물 반도체층(407)이 형성되고, 따라서 산화물 반도체층의 표면의 산소 농도가 증가될 수 있다. 따라서, 산화물 반도체층(431)의 산소 농도가 낮은 곳으로 산소가 확산되어, 산화물 반도체층(431)이 고저항화된다. 상술한 바와 같이, 박막 트랜지스터의 신뢰성이 향상될 수 있다.
본 명세서는 2009년 6월 30일에 일본 특허청에 출원된 일본 특허 출원 번호 제2009-156422호에 기초하며, 그 전체 내용은 본원에 참조로서 원용된다.
401: 게이트 전극층
402: 게이트 절연층
430: 산화물 반도체층
405a 및 405b: 소스 및 드레인 전극층
407: 산화물 절연막

Claims (11)

  1. 반도체 장치로서,
    제1 내지 제8 트랜지스터; 및
    제1 내지 제6 배선을 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 제1 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 및 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나는 제2 배선에 전기적으로 접속되고, 상기 제2 배선은 신호를 출력하고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나, 상기 제8 트랜지스터의 소스 및 드레인 중 하나, 상기 제6 트랜지스터의 소스 및 드레인 중 하나, 상기 제7 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제6 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 상기 제8 트랜지스터의 게이트 및 상기 제7 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 반도체 장치.
  2. 반도체 장치로서,
    제1 내지 제8 트랜지스터; 및
    제1 내지 제6 배선을 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 제1 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 및 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나는 제2 배선에 전기적으로 접속되고, 상기 제2 배선은 신호를 출력하고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나, 상기 제8 트랜지스터의 소스 및 드레인 중 하나, 상기 제6 트랜지스터의 소스 및 드레인 중 하나, 상기 제7 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제6 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 상기 제8 트랜지스터의 게이트 및 상기 제7 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는 상기 제4 배선에 전기적으로 접속되는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제4 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제6 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트 및 상기 제3 배선에 전기적으로 접속되는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제4 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제6 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트 및 상기 제3 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제5 트랜지스터의 소스 및 드레인 중 하나 및 제5 배선에 전기적으로 접속되는, 반도체 장치.
  6. 제5항에 있어서,
    상기 제5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 반도체 장치.
  7. 제5항에 있어서,
    상기 제5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나, 상기 제8 트랜지스터의 상기 게이트, 상기 제7 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나, 및 상기 제2 트랜지스터의 상기 게이트에 전기적으로 접속되는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 트랜지스터의 상기 게이트는 상기 제6 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나에 전기적으로 접속되는, 반도체 장치.
  9. 제5항에 있어서,
    상기 제1 트랜지스터의 게이트는 상기 제7 트랜지스터의 게이트 및 상기 제8 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 반도체 장치.
  10. 제7항에 있어서,
    상기 제1 트랜지스터의 게이트는 상기 제7 트랜지스터의 게이트 및 상기 제8 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 반도체 장치.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 내지 제8 트랜지스터 중 적어도 하나는 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
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