KR20130129930A - 3ｄ 메모리 어플리케이션을 위한 ｐｅｃｖｄ 산화물-질화물 및 산화물-실리콘 스택들 - Google Patents

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Abstract

상이한 재료들의 층 스택이, 진공을 유지하면서 단일의 플라즈마 강화 화학기상피착 프로세싱 챔버에서 기판 상에 피착된다. 기판이 프로세싱 챔버에 배치되고, 제 1 프로세싱 가스가 기판 상에 제 1 재료의 제 1 층을 형성하기 위해 사용된다. 제 2 프로세싱 가스가 기판 상에 제 2 재료의 제 2 층을 형성하기 위해 사용되기 전에, 플라즈마 퍼지 및 가스 퍼지가 수행된다. 플라즈마 퍼지 및 가스 퍼지가 반복되고, 제 1 및 제 2 재료들의 부가층들이 층 스택 상에 피착된다.

Description

3Ｄ 메모리 어플리케이션을 위한 ＰＥＣＶＤ 산화물-질화물 및 산화물-실리콘 스택들{PECVD OXIDE-NITRIDE AND OXIDE-SILICON STACKS FOR 3D MEMORY APPLICATION}
관련 출원들에 대한 상호참조
본 출원은 "PECVD OXIDE-NITRIDE AND OXIDE-SILICON STACKS FOR 3D MEMORY APPLICATION"의 명칭으로 2010년 10월 6일자로 출원된 미국 특허출원 제12/899,401호에 대한 우선권을 주장한다. 그 내용들은 참조로 본 명세서에 통합된다.
본 발명은 반도체 기판 프로세싱 시스템들에 관한 것으로서, 더 상세하게는, 재료들의 계층화된 스택들을 피착하는 프로세스에 관한 것이다.
반도체 기판 프로세싱 시스템들은 일반적으로, 프로세싱 영역에 근접한 챔버 내에서 반도체 기판을 지지하기 위한 페데스탈을 갖는 프로세스 챔버를 포함한다. 챔버는 프로세스 영역을 부분적으로 정의하는 진공 인클로저를 형성한다. 가스 분배 어셈블리 또는 샤워헤드는 하나 또는 그 이상의 프로세스 가스들을 프로세스 영역으로 제공한다. 그 후, 가스들은 가열되고/되거나 에너지가 공급되어, 기판에 특정 프로세스를 수행하는 플라즈마를 형성한다. 이들 프로세스들은 플라즈마 강화 화학기상피착(PECVD)을 포함하여 기판에 막을 피착할 수도 있다.
3D 메모리는, 기판 상에 피착된 교번하는 막 재료들의 층 스택으로부터 제조될 수 있다. 예를 들어, 3D 메모리는 산화물 및 질화물 막들의 교번하는 층들 또는 산화물 및 실리콘 막들의 교번하는 층들을 포함할 수 있다. 이들 스택들은 제 1 재료 및 제 2 재료의 다중 층들을 포함할 수 있다. 이들 계층화된 스택들을 형성하기 위해, 기판은 제 1 PECVD 챔버에 배치되고, 진공이 챔버에 인가된다. 전구체 가스들이 플라즈마를 생성하는데 사용되고, 제 1 재료가 기판 상에 피착된다. 챔버는 질소와 같은 비활성 가스로 퍼징될 수 있고, 그 후, 기판은 제 1 PECVD 챔버로부터 제거된다. 그 후, 기판은 제 2 PECVD 챔버로 이송된다. 진공이 제 2 프로세싱 챔버에 인가되고, 전구체 가스들이 플라즈마를 생성하는데 사용되며, 제 2 재료가 기판 상에서 제 1 재료 위에 피착된다. 기판이 제거되고, 요구된 수의 층들이 기판 상에 형성될 때까지 프로세스가 반복된다.
설명된 프로세스의 문제점은 상이한 프로세싱 챔버에 있어서 재료의 각 층을 피착하기가 매우 비효율적일 수 있다는 점이다. 프로세싱 챔버의 진공을 차단해야 하지 않고도 단일 프로세싱 챔버에 있어서 상이한 재료들의 다중 층들을 형성하는 방법이 필요하다.
일 실시예에 있어서, 교번하는 재료들의 계층화된 스택을 제조하는 프로세스가 단일 PECVD 프로세싱 챔버에서 인시츄로 수행된다. 기판은 PECVD 프로세싱 챔버에 있어서 접지된 페데스탈 상에 배치된다. 프로세싱 챔버로의 도어는 챔버를 밀봉하기 위해 폐쇄되고, 진공이 챔버에 인가된다. 일 실시예에 있어서, 전극은 페데스탈 위에 용량성 커플링된 구성으로 장착될 수 있다. 교류 무선 주파수(RF) 전력이, 기판과 전극 사이에서 전계를 생성하는 전극에 인가될 수 있다. 프로세스 가스들의 제 1 그룹은 프로세싱 챔버로 유입되고, PECVD 챔버 내에서 제 1 플라즈마로 에너자이징된다. 플라즈마는, 이온화된 상당한 퍼센티지의 원자들 또는 분자들을 가지며, 그 원자들 또는 분자들은 전자들을 방출한다. 이들 에너제틱 전자들은 제 1 프로세스 가스 분자들의 해리 및 다량의 자유 라디칼들의 생성을 유도할 수 있다. 이는 기판 상에 제 1 재료의 피착을 발생시킨다.
제 1 재료층이 피착된 이후, 플라즈마 퍼지가 수행되어 PECVD 챔버를 세정하고, 피착될 다음 재료층과의 양호한 계면을 위해 제 1 재료층의 표면을 컨디셔닝한다. 그 후, 가스 퍼지가 수행되어 잔여 가스를 세정한다. 프로세싱 가스들의 제 2 그룹은 프로세싱 챔버로 유입되고, PECVD 챔버 내에서 제 2 플라즈마로 에너자이징된다. 제 2 재료층이 제 2 플라즈마로부터 제 1 재료 위에 피착된다. 플라즈마 퍼지는 PECVD 챔버를 세정하고, 제 2 재료층의 표면을 컨디셔닝한다. 그 후, 가스 퍼지가 수행되어 제 2 프로세스 가스들을 제거한다.
제 1 및 제 2 재료층들을 피착하는 설명된 프로세스는, 요구된 수의 층들이 기판 상에 피착될 때까지 반복된다. 상이한 재료들의 피착이 동일 PECVD 프로세싱 챔버에서 수행되고 피착 프로세스들 전반에 걸쳐 PECVD 프로세싱 챔버 상에 진공이 유지되기 때문에, 프로세스의 효율이 개선된다. 따라서, 상이한 재료층들을 피착하기 위해 2개의 상이한 PECVD 프로세싱 챔버들 사이에서 기판을 이송해야 하지 않음으로써, 상당한 양의 시간이 절약된다.
피착된 재료층 스택들은, 제조되는 3D 메모리의 타입에 의존할 수 있다. 계층화된 스택들을 형성할 수 있는 재료들의 예들은 실리콘 산화물/실리콘 질화물, 실리콘 산화물/실리콘, 실리콘/도핑된 실리콘, 실리콘/실리콘 질화물 및 다른 재료들을 포함한다. 층 스택이 피착된 이후, 기판이 PECVD 프로세싱 챔버로부터 제거될 수 있고, 부가적인 프로세싱이 3D 메모리 디바이스들을 제조하기 위해 수행될 수 있다. 일부 실시예들에 있어서, 메모리 디바이스들을 재료들의 8x, 16x, 24x 또는 그 이상의 층들을 요구할 수 있다.
재료층들을 기판 상에 피착하는 것의 잠재적인 문제점은, 각각의 층이 기판에 인가되는 인장 응력 또는 압축 응력을 생성할 수 있다는 점이다. 기판은 피착된 층으로부터의 응력에 대항할 수 있어서 기판의 스트레인 변형을 발생시키며, 이 스트레인 변형은 기판의 상부면을 만곡시킬 수 있다. 기판의 상부면의 이러한 변형은 후속 리소그라피 프로세싱에 있어서의 에러들을 발생시킬 수 있다. 기판의 변형을 최소화하기 위해, 피착된 재료층들은, 기판에 대한 순수 응력이 낮아지도록 조정될 수 있다. 더 상세하게, 2개의 재료들의 응력들은, 실질적으로 동일 크기 및 반대 방향이 되도록 조정될 수 있다. 층들의 쌍들이 서로 인접하게 피착될 경우, 동일하지만 반대의 인장 또는 압축 응력들은 서로 소거되는 경향이 있어서, 기판의 순수 응력이 매우 낮거나 기판이 어떠한 변형도 갖지 않을 것이다.
순수 응력이 제로에 근접할 수도 있지만, 인접 층들간의 응력은 그 응력들이 반대이기 때문에 매우 높을 수 있다. 응력들이 너무 높으면, 인접층들 간의 결합들을 차단시켜 층 스택의 일부의 박리(delamination)를 야기하는 것이 가능하다. 박리를 회피하기 위해, 인접 재료들의 결합은 매우 강해야 한다. 일 실시예에 있어서, 재료가 피착된 이후, 플라즈마 처리가 재료의 노출면에 적용되어 인접층들 간의 결합 계면을 개선시키고 박리를 방지할 수도 있다.
도 1은 기판 상에 피착된 층 스택을 도시한 것이다.
도 2는 PECVD 프로세싱 챔버를 도시한 것이다.
도 3은 기판 상에 피착된 인장 응력을 갖는 층의 단면도를 도시한 것이다.
도 4는 기판 상에 피착된 압축 응력을 갖는 층의 단면도를 도시한 것이다.
도 5는 인장 응력 및 압축 응력의 교번하는 층들을 갖는 층 스택의 단면도를 도시한 것이다.
도 6은 인장 응력 및 압축 응력의 교번하는 층들을 갖는 층 스택의 상면도를 도시한 것이다.
도 7은 기판 상에 실리콘 산화물/실리콘 질화물 층 스택을 피착하기 위한 프로세스 단계들의 플로우 차트를 도시한 것이다.
도 8은 기판 상에 실리콘 산화물/실리콘 층 스택을 피착하기 위한 프로세스 단계들의 플로우 차트를 도시한 것이다.
도 9는 기판 상에 실리콘/도핑된 실리콘 층 스택을 피착하기 위한 프로세스 단계들의 플로우 차트를 도시한 것이다.
도 10은 기판 상에 실리콘/도핑된 실리콘 층 스택을 피착하기 위한 프로세스 단계들의 플로우 차트를 도시한 것이다.
도 11은 기판 상에 실리콘/실리콘 질화물 층 스택을 피착하기 위한 프로세스 단계들의 플로우 차트를 도시한 것이다.
도 12는 기판 상에 제 1 재료/제 2 재료 층 스택을 피착하기 위한 프로세스 단계들의 플로우 차트를 도시한 것이다.
도 1을 참조하면, 일 실시예에 있어서, 제 1 재료(103)의 층 및 제 2 재료(105)의 층을 갖는 다중 층 스택(101)이 기판(100) 상에 형성된다. 후속 층들은 제 1 재료(103)층들 및 제 2 재료(105)의 이러한 교번하는 패턴을 반복할 수 있다. 일 실시예에 있어서, 제 1 재료는 산화물일 수 있고 제 2 재료는 질화물일 수 있다. 다른 실시예들에 있어서, 제 1/제 2 재료 스택들은 산화물/실리콘, 실리콘/도핑된 실리콘, 또는 실리콘/질화물일 수 있다. 재료들의 이들 조합들 모두는 BiCS(Bit-Cost Scalable), TCAT(Terabit Cell Array Transistor) 및 다른 3D 메모리 구조들에서 사용될 수 있다. 다른 실시예들에 있어서, 제 1/제 2 재료 스택들은 재료들의 다른 조합들일 수 있다. 기판 상으로의 제 1 및 제 2 재료층들의 피착 순서는 또한 반전될 수 있다.
층들의 수는 제조되는 메모리 디바이스에 의존할 수 있다. 일 실시예에 있어서, 스택 수들은 8X, 또는 16X, 또는 24X, 또는 심지어 그 이상일 수 있으며, 여기서, 8, 16, 24 또는 그 이상의 층들의 각각의 스택은 하나의 메모리 디바이스에 대응한다. 상이한 재료들의 2개의 층들은 각각의 스택을 형성하여, 8x 스택 개수에 대한 층들의 대응하는 수가 16일 수 있고, 16x 스택 개수는 32개 층들을 가질 수 있고, 24x 스택 개수는 48개 층을 가질 수 있으며, 그 이상의 스택 개수는 더 큰 수의 층들을 가질 수 있다.
도 2를 참조하면, PECVD 프로세싱 챔버(201)가 도시된다. 프로세싱 챔버(201)는 페데스탈(211), 프로세스 가스 매니폴드(213), 프로세스 가스 소스(215), 전극(217), 교류 RF 전력을 방출하는 RF 전력 소스(219), 히터(221) 및 퍼지 가스 소스(221)를 포함한다. 일 실시예에 있어서, 전극(217)은, 용량성 커플링된 구성으로 전기적으로 접지된 페데스탈(211) 바로 위에 있을 수 있다. 일 실시예에 있어서, 전극(217)은, 프로세스 가스들에 대한 플로우 경로들을 갖는 샤워헤드 구조일 수 있다. 프로세스 및 퍼지 가스들은 매니폴드(213) 및 전극(217)을 통해 페데스탈 위의 프로세스 챔버(201)로 유입될 수 있다.
프로세싱 동안, 기판(100)은 페데스탈(211) 상에 배치되고, 진공이 PECVD 프로세싱 챔버(201)에 인가된다. 기판(100)을 가열하기 위해 히터(211)에 에너지가 인가될 수 있다. 프로세싱 가스들의 제 1 그룹은 매니폴드(213)를 통해 프로세싱 챔버(201)로 전달된다. 전극(217)은 RF 전력 소스(219)에 의해 에너자이징되어, 전극(217)과 접지된 페데스탈(211) 사이에 전계를 생성한다. 일 실시예에 있어서, 페데스탈(211)은, 기판(100)의 상부와 제어될 전극(217) 간의 간격을 허용하는 가변 높이 조정기 상에 있을 수 있다. 프로세스 가스들의 제 1 그룹은 RF 전계에 의해 에너자이징되고 플라즈마(225)를 생성한다. 플라즈마(225)는, 이온화된 상당한 퍼센티지의 원자들 또는 분자들을 가지며, 그 원자들 또는 분자들은 전자들을 방출한다. 이들 에너제틱 전자들은 전구체 분자들의 해리 및 다량의 자유 라디칼들의 생성을 유도할 수 있다. 이는 기판(100) 상에 재료의 피착을 발생시킨다. 제 1 재료의 원하는 두께가 피착되면, 피착은 중지할 수 있다. 제 1 재료의 층 두께는 100Å 내지 1000Å 사이일 수 있다.
제 1 재료가 기판(100) 상에 피착된 이후, PECVD 프로세싱 챔버(201)는 플라즈마 퍼지된다. 퍼지 가스는 퍼지 가스 소스(221) 로부터 매니폴드(213) 및 프로세싱 챔버(201)로 유입될 수 있다. 전극(217) 및 페데스탈(211)이 에너자이징되어 퍼지 가스 플라즈마를 생성한다. NH3, N2, N2O, H3, Ar 및 다른 적절한 플라즈마 퍼지 가스들을 포함하여 다양한 퍼지 가스들이 사용될 수 있다. 퍼지 프로세스 동안, 열 및 압력이 프로세싱 챔버에서 유지될 수 있다. 플라즈마 퍼지는 부가적인 피착들을 위해 노출층의 표면을 컨디셔닝한다. 컨디셔닝된 표면은 층들 간의 평활한 계면 및 층들 간의 더 양호한 접합뿐 아니라 더 양호한 입자 제어를 발생시킨다. 일부 실시예들에 있어서, 더 거친 계면이 더 양호한 층 결합을 위해 바람직할 수도 있으며, 상이한 또는 부가적인 플라즈마 퍼지 프로세스가 수행될 수도 있다. 플라즈마 퍼지가 완료된 이후, 전극(217) 및 페데스탈(211)에 대한 에너지가 턴오프될 수 있고, 가스 퍼지 소스(222)로부터의 가스 퍼지는 모든 가스 오염물들을 제거하기 위해 매니폴드(213) 및 프로세싱 챔버(201)로 유입된다. 일 실시예에 있어서, 전구체 가스의 하나 또는 그 이상의 컴포넌트들은 퍼지 프로세스 동안에 중지된다. 예를 들어, 프로세스 가스가 SiH4와 N2O의 혼합물을 포함하면, 퍼지 가스는 오직 N2O만을 포함할 수 있고, SiH4의 플로우는 셧오프된다. 다른 실시예들에 있어서, 상이한 퍼지 가스 또는 퍼지 가스들이 사용될 수 있다.
플라즈마 및 가스 퍼지들이 완료된 이후, 제 2 재료가 기판 상에 피착될 수 있다. 전극(217)은 RF 전력 소스(219)에 의해 에너자이징되어 그 전극(217) 사이에 전계를 생성하고, 프로세스 가스들의 제 2 그룹은 그 전계에 의해 에너자이징되어 플라즈마(225)를 생성한다. 제 2 재료의 원하는 두께가 피착되면, 피착은 중지할 수 있다. 제 2 재료의 층 두께는 100Å 내지 1000Å 사이일 수 있다. 제 2 재료층이 피착된 이후, PECVD 챔버가 상기 설명된 바와 같이 플라즈마 퍼지될 수 있다. 그 후, 전극(217)에 대한 에너지가 제거되고, PECVD 챔버가 상기 설명된 바와 같이 가스 퍼지된다. 일단 플라즈마 및 가스 퍼지들이 완료되면, 제 1 재료 및 제 2 재료를 피착하는 프로세스는 요구된 층들이 피착될 때까지 반복될 수 있다. 그 후, 기판(100)이 부가적인 프로세싱을 위해 PECVD 챔버(201)로부터 제거될 수 있다.
설명된 제 1 재료 및 제 2 재료 층 피착 프로세스는, 상이한 재료들의 피착이 동일 PECVD 프로세싱 챔버에서 발생하기 때문에 매우 시간 및 에너지 효율적이다. 제 1 및 제 2 재료층들을 피착하는 2개의 PECVD 프로세싱 챔버들 사이에서 웨이퍼가 이송되지 않기 때문에, 상당한 양의 시간이 절약된다. 예를 들어, 개시된 프로세스의 시간 절약은 2개의 PECVD 프로세싱 챔버들을 이용한 동일 피착 프로세스들보다 50% 이상 더 신속할 수도 있다. 또한, 오직 단일의 PECVD 프로세싱 챔버가 필요하고 프로세싱 챔버에 인가되는 진공이, 피착되는 각각의 층에 대해 차단되고 재인가되어야 하지 않기 때문에, 설명된 층 스택 피착 프로세스가 더 에너지 효율적이다.
발생할 수 있는 다른 문제점은, 기판 상에 피착된 이후 상이한 재료들의 피착이 압축 또는 인장 응력을 유도할 수 있다는 점이다. 이러한 응력은 기판의 만곡을 발생시킬 수 있다. 도 3을 참조하면, 재료(291)의 층이 기판(100) 상에 피착될 수 있다. 그 후, 제 1 재료(291)는 팽창하여 압축 응력(295)을 야기한다. 기판(100)의 에지들을 아래로 만곡하게 하는 제 1 재료층(291)의 압축 응력(295)이 기판(100)에 의해 대항된다. 유사하게 도 4를 참조하면, 제 2 재료(293)의 층이 기판(100) 상에 피착될 수 있고, 제 2 재료(293)가 인장 응력(297)을 유도할 수도 있다. 기판(100)의 에지들을 상방으로 만곡하게 하는 인장 응력(297)이 또한 기판(100)에 의해 대항될 것이다. 제조 허용오차들이 매우 정확해야 하기 때문에, 기판의 임의의 만곡 또는 기판에서의 범프들은, 후속 리소그라피 프로세싱이 수행될 경우에 정렬 문제들을 발생시킬 수 있다. 이러한 오정렬은 제조 에러들 및 결함성 디바이스 구성을 발생시킬 수 있다.
이러한 문제점을 정정하기 위해, 일 실시예에 있어서, 각각의 피착층에 의해 기판에 인가된 응력을 조정하는 것이 가능하다. 응력은 피착되는 재료에 의해 결정될 수 있다. 응력은 또한, 프로세스 온도, 전구체 가스들의 유량들, 가스 압력 및 플라즈마 밀도를 포함한 피착 프로세싱 조건들을 조절함으로써 제한된 범위 내에서 조정될 수 있다. 예를 들어, 더 차가운 프로세싱 온도는 압축 응력을 생성할 수 있고, 더 뜨거운 프로세싱 온도는 인장 응력을 생성할 수 있다. 더 낮은 플라즈마 압력은 반응 종들에 대한 이온 충격을 증가시킬 수 있고 따라서 압축 응력을 발생시킬 수 있으며, 역으로, 더 높은 플라즈마 압력은 인장 응력을 발생시킬 수 있다. 플라즈마 밀도는 RF 전력을 증가시킴으로써 또는 기판 위의 간격을 감소시킴으로써 증가될 수 있으며 이는 반응 종들에 대한 더 많은 이온 충격을 생성할 수 있고 압축 응력을 발생시킬 수 있으며, 더 낮은 플라즈마 밀도는 인장 응력을 발생시킬 수 있다. 온도 및 플라즈마 밀도를 제어함으로써, 피착된 재료들의 응력이 예측될 수 있다.
도 5를 참조하면, 다중층 스택(101)의 단면이 도시되고, 도 6은 다중층 스택(101)의 상면도를 도시한 것이다. 제 1 재료층(291)의 인장 응력(295)은, 제 1 재료층(291) 위에 피착되는 제 2 재료층(293)의 압축 응력(297)과 실질적으로 동일할 수 있다. 이들 응력들(295, 297)이 반대 방향이기 때문에, 서로 효과적으로 소거된다. 동일한 수의 인장 및 압축층들이 존재하기 때문에, 기판(100)의 총 순수 응력은 제로에 근접한다.
예를 들어, 재료의 제 1 층(291)은, 압축 응력을 생성하는 실리콘 산화물일 수 있다. 제 2 층(293)은 인장 응력을 생성하는 실리콘 질화물층일 수 있다. 실리콘 질화물 제 2 층(293)에 의해 생성된 인장 응력의 크기는 실리콘 산화물 제 1 층(291)의 압축 응력과 실질적으로 동일할 수 있다. 층들(291, 293)의 이들 쌍들은 서로의 상부에 피착되어, 150MPa 미만의 낮은 총 순수 응력으로 밸런싱된 응력을 갖는 층 스택(101)을 발생시킨다. 이는, 피착된 층들의 응력으로 인해 스트레인에서 변형되지 않을 기판(100)을 발생시킨다. 응력들이 밸렁싱되기 때문에, 그 변형은 최소화되고, 기판(100)의 상부면은 평활화하고 평탄할 것이다. BiSC 3D 메모리와 같은 반도체 디바이스들을 형성하기 위해 층들(291, 293)이 피착된 이후 수행되는 정확한 리소그라피 프로세싱을 위해, 평탄한 기판 표면이 요구된다. 만곡되거나 그렇지 않으면 변형된 기판(100)은 리소그라피 에러들을 발생시킬 것이다.
논의된 바와 같이, 재료들의 다양한 조합들이 기판(100) 상에 층들로서 피착될 수 있다. 이들 재료들 각각은 특정 프로세스 가스들 및 특정 PECVD 오퍼레이팅 조건들로 피착될 수 있다. 층 스택들을 피착하는 프로세스들은, 다중 층들에 있어서의 재료들의 상이한 조합들을 기판 상에 피착하는데 이용될 수 있는 피착 프로세스들에 대한 플로우 차트들인 도 7 내지 도 10에 도시된다.
도 7을 참조하면, 기판 상에 실리콘 산화물 및 실리콘 질화물의 층 스택의 인시츄 피착을 위한 플로우 차트가 도시된다. 기판이 PECVD 프로세싱 챔버에 배치되고, 진공이 챔버에 인가된다(301). 챔버에 있어서의 진공 압력은 약 0.5Torr-10Torr 사이일 수 있다. 프로세싱 챔버는 약 180℃-650℃ 사이로 가열된다. 전극에 인가되는 고 주파수 또는 RF 전력은 약 45와트(W)-1000W 사이일 수 있고, 기판과 전극 간의 간격은 약 200mils-800mils 사이일 수 있다. 제 1 프로세스 가스들은 SiH4 및 N2O, 또는 다른 실리콘 함유 분자들 및 산소 함유 분자들을 포함할 수 있다. SiH4는 약 20sccm(standard cubic centimeters per minute) 내지 1,000sccm의 유량을 가질 수 있고, N2O의 유량은 약 1,000sccm 내지 20,000sccm일 수 있다. SiH4 및 N2O는, Si 및 O 이온들을 함유한 플라즈마로 에너자이징 및 변환될 것이다. 그 이온들의 반응은 실리콘 산화물의 층이 기판 상에 피착되는 것을 야기한다(303). 실리콘 산화물의 요구된 두께가 피착된 이후, 피착은 중지된다.
일 실시예에 있어서, 표면 거칠기는, SiH4를 프로세싱 챔버에 도입하기 전에 플라즈마를 턴온함으로써 실리콘 산화물 표면 상에서 감소될 수 있다. SiH4 종들의 상주 시간을 감소시킴으로써, 웨이퍼 표면은 더 평활화할 것이고, 이는 피착되는 후속 층들과의 계면 결합을 개선시킬 수 있다.
실리콘 산화물이 피착된 이후, PECVD 프로세싱 챔버는 플라즈마 퍼지되고 가스 퍼지된다. 온도는 약 180℃-650℃ 사이일 수 있고, 진공 압력은 약 0.5Torr-10Torr 사이일 수 있다. 간격은 기판과 전극 사이일 수 있고 약 200mils-800mils 사이일 수 있다. N2O의 퍼지 가스는 매니폴드를 통해 약 2,000sccm-30,000sccm의 유량으로 프로세싱 챔버로 유입될 수 있다(305). 전극 및 페데스탈이 에너자이징되어, 100W 내지 1,000W 사이의 전력으로 퍼지 가스 플라즈마를 생성한다. 플라즈마 퍼징 및 N2O 퍼징은 프로세싱 챔버를 세정하고, 층들 간의 평활한 계면, 피착된 층들 간의 더 양호한 접합 및 더 양호한 입자 제어를 발생시킨다.
퍼지가 완료된 이후, 실리콘 질화물의 층이 실리콘 산화물층 상에 피착될 수 있다. 챔버에 있어서의 압력은 약 0.5Torr-10Torr 사이일 수 있다. 프로세싱 챔버는 약 180℃-650℃ 사이로 가열된다. 전극에 인가되는 고 주파수 또는 RF 전력은 약 50W-700W 사이일 수 있고, 기판과 전극 간의 간격은 약 200mils-800mils 사이일 수 있다. 제 2 프로세스 가스들은 SiH4, NH3, 및 N2, 또는 다른 실리콘 함유 분자들 및 질소 함유 분자들을 포함할 수 있다. SiH4는 약 20sccm 내지 1,000sccm의 유량을 가질 수 있고, NH3의 유량은 약 50sccm 내지 1,000sccm일 수 있으며, N2의 유량은 약 2,000sccm 내지 30,000sccm일 수 있다. SiH4, NH3, 및 N2는, 기판 상에 실리콘 질화물의 층을 반응 및 피착할 Si 및 N 이온들을 함유한 플라즈마로 에너자이징 및 변환될 것이다(307). 실리콘 질화물의 요구된 두께가 피착된 이후, 피착은 중지된다. 그 후, 시스템은, 부가적인 층들이 피착될 것이 필요한지를 판정할 것이다(309).
실리콘 질화물이 피착된 이후, 실리콘 질화물 상의 계면 표면을 결합시키는 것을 개선시키기 위해 실리콘 질화물층에 대해 플라즈마 처리가 수행될 수 있어서(311), 실리콘 산화물층은 실리콘 질화물 상에 단단히 피착될 수 있다. 기판의 순수 응력이 제로에 근접할 수 있지만, 임의의 인접 층들 간의 계면 결합이 약하면, 인접 층들간의 개별 응력들은 박리를 야기할 수 있다. 층 스택의 단일부의 박리는 디바이스 결함들을 발생시킬 것이다. 따라서, 인접 층들간의 강한 계면 결합이 박리를 방지하는데 요구된다. 일 실시예에 있어서, 실리콘 질화물층에 대해 수행된 플라즈마 처리는 또한 표면 거칠기를 개선시킬 수 있어서, 실리콘 질화물층 상에 피착된 재료와의 강한 결합이 존재할 것이다.
인접 층들 간의 계면 결합들이 강하고 그 층들의 응력들이 크기가 동일하고 방향이 반대이면, 기판에 대한 순수 응력은 150MPa 미만일 수 있고, 기판은 그 층들에서의 응력들에 의해서는 변형되지 않을 것이다. 기판이 변형되지 않기 때문에, 층 스택이 피착된 이후, 상부면은 평활화하고 평탄할 것이다. BiSC 및 TCAT 3D 메모리와 같은 반도체 디바이스들을 형성하기 위해 산화물 및 질화물 층들이 피착된 이후 수행되는 정확한 리소그라피 프로세싱을 위해, 평활한 표면이 요구된다. 층 스택(101)의 상부면에 있어서의 범프들 또는 만곡들은 리소그라피 에러들을 발생시킬 수 있고, 이는 제조되는 디바이스들에 있어서의 결함들을 야기할 수 있다.
일 실시예에 있어서, 플라즈마 처리 가스들은 NH3 및 N2를 포함할 수 있다. 프로세싱 챔버는 약 180℃-650℃ 사이로 가열되고, 진공 압력은 약 0.5Torr-10Torr 일 수 있다. 전극에 인가되는 고 주파수 또는 RF 전력은 약 200W-2000W 사이일 수 있고, 기판과 전극 간의 간격은 약 200mils-800mils 사이일 수 있다. NH3는 약 50sccm 내지 1,000sccm의 유량을 가질 수 있고, N2의 유량은 약 2,000sccm 내지 30,000sccm일 수 있다. NH3 및 N2는 실리콘 질화물층의 표면을 프로세싱하는 플라즈마로 에너자이징되어, 요구된 표면 거칠기를 제공함으로써 계면을 개선시킨다. 컨디셔닝된 표면은, 피착될 실리콘 산화물층과의 양호한 계면 결합을 위해 제공한다. 층들 간의 강한 결합들은 박리를 방지하고 기판의 만곡 또는 변형을 방지할 것이다.
실리콘 질화물 플라즈마 처리가 수행된 이후, 프로세싱 챔버는 퍼지된다(313). 단계(313)의 퍼지 프로세스는, 약 2,000sccm-30,000sccm의 유량의 N2 퍼지 가스를 사용하여 상기 설명된 단계(305)를 참조하여 상기 설명된 동일 프로세스일 수 있다. 그 후, 요구된 수의 산화물 및 질화물 층들이 기판 상에 피착될 때까지(309), 프로세스 단계들(303-313)이 반복될 수 있다.
3D 메모리 디바이스들에 있어서, 설명된 방식으로 피착된 층들의 수는 수직으로 적층된 메모리 트랜지스터들의 수에 비례한다. 일 실시예에 있어서, 8, 16, 24개 또는 그 이상의 트랜지스터들이 기판 상에서 수직으로 배열될 수 있다. 각각의 트랜지스터는 인접 층들의 쌍을 요구할 수도 있다. 따라서, 층들의 요구된 수는 16, 32 또는 48, 또는 그 이상일 수 있다. 요구된 재료층들이 기판 상에 피착된 이후, PECVD 프로세싱 챔버는 주위 압력에 이르게 되고, 기판은 PECVD 챔버로부터 제거되어(315), 추가 프로세싱이 수행될 수 있다.
도 8을 참조하면, 기판 상에 실리콘 산화물 및 실리콘의 층 스택의 인시츄 피착을 위한 플로우 차트가 도시된다. 기판이 PECVD 프로세싱 챔버에 배치되고, 진공이 챔버에 인가된다(401). 실리콘 산화물 재료는, 동일 오퍼레이팅 조건들로 상기 도 7에서의 단계(303)를 참조하여 상기 설명된 동일 방식으로 피착될 수 있다. 프로세스 가스들은, 실리콘 산화물의 층이 기판 상에 피착되게 하도록 반응하는 Si 및 O 이온들을 함유한 플라즈마로 에너자이징 및 변환될 수 있다(403). 실리콘 산화물이 피착된 이후, 챔버는 플라즈마 퍼지되고 가스 퍼지된다(405). 도 7의 단계(305)에서 상기 설명된 바와 동일한 퍼지 프로세스가 사용될 수 있다.
프로세싱 챔버가 플라즈마 및 가스 퍼지된 이후, 실리콘층이 실리콘 산화물층 위에 피착될 수 있다(407). 챔버에 있어서의 압력은 약 0.5Torr-10Torr 사이일 수 있다. 프로세싱 챔버는 약 400℃-650℃ 사이로 가열된다. 전극에 인가되는 고 주파수 또는 RF 전력은 약 50W-700W 사이일 수 있고, 기판과 전극 간의 간격은 약 200mils-800mils 사이일 수 있다. 프로세스 가스들은 SiH4, 또는 다른 실리콘 함유 분자들 및 He를 포함할 수 있다. SiH4는 약 50sccm 내지 2,000sccm의 유량을 가질 수 있고, He의 유량은 약 1,000sccm 내지 20,000sccm일 수 있다. 프로세스 가스들은 에너자이징되어, 실리콘의 층을 피착하도록 전자들과 반응하는 실리콘 이온들을 형성한다. 시스템은 부가적인 층들이 요구되는지를 판정할 것이고(409), PECVD 챔버는 부가적인 피착의 준비로 퍼지될 수 있다(415). 실리콘 산화물 및 실리콘 층들 모두가 피착될 때까지, 프로세스 단계들(403-411)이 반복될 수 있다. 층들이 피착된 이후(409), PECVD 챔버는 주위 압력에 이르게 되고, 기판이 제거된다(415). 3D 메모리를 위해, 재료의 적어도 8개 층들이 기판 상에 피착되어야 한다. 부가적인 프로세싱이 다른 프로세싱 챔버들에서 수행될 수 있다.
도 9를 참조하면, 일 실시예에 있어서, 실리콘 및 도핑된 실리콘의 층 스택이 기판 상에 피착될 수 있다. 기판이 PECVD 프로세싱 챔버에 배치되고, 진공이 인가된다(501). 실리콘 재료가 기판 상에 피착된다(503). 도 8에서의 단계(403)를 참조하여 상기 설명된 실리콘 피착 프로세스가 실리콘층을 피착하는데 사용될 수 있다. 실리콘 재료가 피착된 이후, 프로세싱 챔버는 플라즈마 퍼지되고 퍼지될 수 있다(505). 도 7에서의 단계(305)에 있어서 상기 설명된 퍼지 프로세스가 PECVD 챔버를 퍼지하기 위해 사용될 수 있다.
그 후, 실리콘 및 도펀트 전구체들 양자를 프로세싱 챔버로 전송함으로써, 도핑된 실리콘 재료가 실리콘층 상에 피착될 수 있다(507). 도핑된 실리콘은 실리콘 및 불순물들을 포함하고, 이 불순물들은 실리콘의 전기 전도율을 증가시킨다. 전기 전도율은 불순물 원자들의 수뿐 아니라 불순물 원자들의 타입에 의해 변경될 수도 있다. 도핑된 실리콘 피착 프로세싱은, 상기 설명된 도 8의 단계(407)에서 상기 설명된 실리콘 피착과 유사하다. 프로세스 가스들은 SiH4 및 He 뿐 아니라 다른 도펀트 가스들을 포함하여, p형 또는 n형 도핑된 실리콘층들을 생성할 수 있다. 도펀트 전구체 가스들은 SiH4 및 He와 혼합되고, 피착된 실리콘 결정 격자로 불순물들을 부가한다.
p형 도핑된 실리콘을 생성하기 위해, B 도펀트 전구체 가스가 요구된다. 적절한 도펀트 전구체 가스들은 B(CH3)3 트리메틸붕소(TMB) 및 B2H6, 디보란 또는 다른 붕소 함유 분자들을 포함하고, 이들은 SiH4 및 He와 함께 프로세싱 챔버로 유입될 수 있다. 다른 실시예들에 있어서, 붕소를 포함하는 다른 프로세싱 가스들이 사용될 수 있다. p형 도펀트 가스는 SiH4 및 He와 혼합되고, 피착된 실리콘 결정 격자로 불순물들을 부가한다. 이들 B 도펀트 전구체 가스는 약 1sccm 내지 50sccm의 유량을 가질 수 있다. B 도펀트 전구체 가스의 유량은 p형 도핑된 실리콘층에서의 B 도펀트의 농도에 비례할 수 있다. p형 실리콘의 요구된 두께가 피착된 이후, 피착은 중지된다. 일 실시예에 있어서, 붕소는 p형 도핑된 실리콘층으로부터 확산할 수도 있다. 붕소 확산을 최소화하기 위해, 질소 리치 재료의 박층이 p형 도핑된 실리콘층에 인접하게 피착될 수 있다. 질소 리치 재료는 도핑된 실리콘층으로부터 붕소의 확산을 방지할 수 있어서, 요구된 양의 붕소가 도핑된 실리콘에 잔류할 것이다.
n형 도핑된 실리콘을 생성하기 위해, P 도펀트 전구체 가스가 요구된다. 적절한 P 도펀트 전구체 가스들은 PH3 포스핀 및 다른 인 함유 분자들을 포함하고, 이들은 약 1sccm 내지 50sccm의 유량으로 SiH4 및 He와 함께 프로세싱 챔버로 유입될 수 있다. 다른 실시예들에 있어서, 다른 인 함유 분자들이 사용될 수 있다. PH3의 유량은 n형 도핑된 실리콘층에서의 P 도펀트의 농도에 비례할 수 있다. n형 실리콘의 요구된 두께가 피착된 이후, 피착 프로세싱은 중지된다.
도핑된 실리콘이 피착된 이후, 시스템은 부가적인 층들이 요구되는지를 판정할 수 있고(509), PECVD 프로세싱 챔버는 퍼지될 수 있으며(511), 4개 또는 그 이상의 층들일 수 있는 요구된 수의 층들이 피착될 때까지(509), 단계들(503-511)이 반복될 수 있다. 층들 모두가 PECVD 프로세싱 챔버에서 피착되고, 그 프로세싱 챔버에 대한 진공이 층들의 피착 전반에 걸쳐 유지된다. 실리콘 및 도핑된 실리콘 층들이 피착된 이후, PECVD 프로세싱 챔버로부터 진공이 제거될 수 있고, 기판이 제거될 수 있다(515). 그 후, 부가적인 프로세싱이 웨이퍼에 대해 수행될 수 있다.
다른 실시예에 있어서, 상이한 프로세스가 실리콘 및 도핑된 실리콘의 층 스택을 웨이퍼 상에 피착하기 위해 사용될 수 있다. 실리콘 플라즈마 및 도핑된 실리콘 플라즈마는 도펀트 전구체들의 유량을 턴온 및 턴오프함으로써 연이어 구동될 수 있다. 도 10을 참조하면, 기판이 PECVD 프로세싱 챔버에 배치되고, 진공이 인가된다(501). RF 전력이 전극에 인가된다. 실리콘 전구체 가스들이 플라즈마를 생성하기 위해 프로세싱 챔버로 유입되고, 실리콘의 층이 도 9에 관하여 상기 설명된 바와 같이 웨이퍼 상에 피착된다. 실리콘의 요구된 두께가 피착된 이후, 도핑된 실리콘이 피착된다. 플라즈마 및 가스 퍼지들을 수행하기 보다는, 도펀트 전구체들이 실리콘 전구체들에 부가되고(506), 도핑된 실리콘이 실리콘층 상에 피착된다(507). 도핑된 실리콘의 요구된 두께가 피착된 경우, 도펀트 전구체들이 중지되고(512), 실리콘의 부가층이 웨이퍼 상에 피착된다(503). 실리콘/도핑된 실리콘 층들 모두가 피착될 때까지(509), 프로세스 단계들(503-512)이 반복된다. 실리콘 및 도핑된 실리콘 층들이 피착된 이후, PECVD 프로세싱 챔버로부터 진공이 제거될 수 있고, 기판이 제거될 수 있으며(515), 그 후, 부가적인 프로세싱이 웨이퍼에 대해 수행될 수 있다. 플라즈마 및 가스 퍼지 단계들이 요구되지 않기 때문에, 설명된 방식으로의 웨이퍼의 실리콘/도핑된 실리콘 층 스택 피착 프로세싱이 훨씬 더 효율적일 수 있다.
일 실시예에 있어서, 실리콘 및 도핑된 실리콘 층들의 수소 함유량을 감소시키는 것이 바람직할 수 있다. 감소된 수소 함유량은 웨이퍼의 후속 어닐링 프로세싱 동안 아웃개싱을 감소할 수 있다. 더 낮은 수소 함유량은 또한, 탄소계 막들, 금속 질화물들 및 유전체 질화물들을 함유할 수 있는 하드마스크 구조 또는 층 스택에서의 계면 박리를 방지할 수 있다.
도 11을 참조하면, 일 실시예에 있어서, 실리콘 및 도핑된 실리콘의 층 스택이 기판 상에 피착될 수 있다. 기판이 PECVD 프로세싱 챔버에 배치되고, 진공이 인가된다(801). 실리콘 재료가 기판 상에 피착된다(803). 도 8에서의 단계(403)를 참조하여 상기 설명된 실리콘 피착 프로세스가 실리콘층을 피착하는데 사용될 수 있다. 실리콘 재료가 피착된 이후, 프로세싱 챔버가 퍼지될 수 있다(805). 도 7에서의 단계(305)에 있어서 상기 설명된 퍼지 프로세스가 PECVD 챔버를 퍼지하기 위해 사용될 수 있다.
실리콘 질화물층을 실리콘층 상에 직접 피착하기 보다는, RF 전력이 전극에 인가되는 동안에 실리콘 산화물 프로세스 가스들을 PECVE 프로세싱 챔버에 도입함으로써, 실리콘 산화물의 박층이 실리콘층 상에 피착될 수 있다(807). 실리콘 산화물은 실리콘 및 실리콘 질화물 층들 간의 결합을 개선시키는 접착제로서 기능하여, 후속 어닐링 프로세스 동안 계면 박리를 방지할 수 있다. 실리콘 산화물의 박막이 실리콘층 상에 피착된다. 실리콘 산화물 피착 프로세스는 도 7의 단계(303)를 참조하여 설명된다. 그 후, 챔버가 플라즈마 및 가스 퍼지될 수 있고(809), 실리콘 질화물층이 실리콘 산화물층 상에 피착된다(811). 실리콘 질화물 처리가 계면 거칠기를 개선시키기 위해 실리콘 질화물에 대해 수행될 수 있어서, 그 계면이 개선되고(815), 플라즈마 및 가스 퍼지(817) 프로세스들이 반복될 수 있다. 일 실시예에 있어서, 단계들(807, 809, 811, 815 및 817)은 각각 도 7에서의 단계들(303, 305, 307, 311 및 313)을 참조하여 설명된다.
재료들의 피착이 혼합되고 정합될 수 있다. 하기의 표 1을 참조하면, 층 스택을 위한 가능한 제 1 및 제 2 재료들이 리스트된다. 제 1 및 제 2 재료층들의 피착 순서는 어플리케이션 요건들에 의존하여 변경, 즉, 반전될 수 있다.
제 1 재료 실리콘 산화물 실리콘 산화물 실리콘 실리콘
제 2 재료 실리콘 질화물 실리콘 도핑된 실리콘 실리콘 질화물
도 12를 참조하면, 기판 상에 제 1 재료 및 제 2 재료의 층 스택을 인시츄 피착을 위한 플로우 차트가 도시된다. 기판이 PECVD 챔버에 배치되고(601), 제 1 재료가 기판 상에 피착된다(603). PECVD 챔버가 플라즈마 퍼지되고 퍼지된다(605). 필요하다면, 플라즈마 처리가 제 1 재료층에 대해 수행될 수 있다(606). 제 2 재료가 제 1 재료 위에 피착된다(607). 부가적인 층들이 기판 상에 피착된다(609). 필요하다면, 플라즈마 처리가 제 2 재료층에 대해 수행될 수 있다(611). PECVD 챔버가 다시 퍼지되고(613), 기판 상에 부가적인 층들을 피착하도록 프로세스 단계들(603-613)이 반복된다. 모든 층들이 피착된 이후, PECVD 챔버는 주위 압력에 이르게 되고, 기판이 제거된다(615). 부가적인 에칭 및 피착 프로세싱이 수행되어, 기판 상에 3D 메모리 디바이스를 생성할 수 있다.
본 발명의 시스템은 특정 실시예들을 참조하여 설명되었지만, 본 발명의 시스템의 범위로부터 일탈함없이 이들 실시예들에 대해 부가, 삭제 및 변경이 행해질 수 있음이 이해될 것이다. 설명된 시스템들이 다양한 컴포넌트들을 포함하지만, 이들 컴포넌트들 및 설명된 구성은 다양한 다른 구성들로 변형되고 재배열될 수 있음이 잘 이해된다.

Claims (20)

  1. (a) 기판을 PECVD 챔버에 배치하는 단계;
    (b) 제 1 프로세스 가스들을 제 1 플라즈마로 에너자이징(energize)하는 단계;
    (c) 상기 제 1 플라즈마로부터 상기 기판 상에 제 1 재료의 층을 피착(deposit)하는 단계;
    (d) 상기 PECVD 챔버를 플라즈마 퍼지(plasma purging)하고, 상기 플라즈마 퍼지에 의해 피착을 위해 컨디셔닝될 상기 제 1 재료의 표면을 노출하는 단계;
    (e) 모든 가스 오염물들을 제거하기 위해 상기 PECVD 챔버를 가스 퍼지하는 단계;
    (f) 제 2 프로세스 가스들을 제 2 플라즈마로 에너자이징하는 단계;
    (g) 상기 제 1 플라즈마로부터 상기 기판 상에 제 2 재료의 층을 피착하는 단계;
    (h) 상기 PECVD 챔버를 플라즈마 퍼지하고, 상기 플라즈마 퍼지에 의해 피착을 위해 컨디셔닝될 상기 제 2 재료의 표면을 노출하는 단계;
    (i) 가스 오염물들을 제거하기 위해 상기 PECVD 챔버를 가스 퍼지하는 단계;
    (j) 상기 단계(b) 내지 단계(i) 전반에 걸쳐 상기 PECVD 챔버에서 진공을 유지하는 단계; 및
    (k) 상기 제 1 재료 및 상기 제 2 재료의 미리결정된 수의 층들이 상기 기판 상에 피착될 때까지 상기 단계(b) 내지 단계(j)를 반복하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 제 1 재료의 층들의 미리결정된 수는 적어도 8이고, 상기 제 2 재료의 층들의 미리결정된 수는 적어도 8인, 방법.
  3. 제 1 항에 있어서,
    상기 PECVD 챔버를 가스 퍼지하는 단계는, NH3, N2, N2O, 및 그 혼합물들로 이루어진 가스들의 그룹으로부터 선택된 퍼지 가스에 상기 PECVD 챔버의 일부를 노출하는 단계를 포함하는, 방법.
  4. 제 1 항에 있어서,
    상기 제 1 재료는 실리콘이고, 상기 제 1 프로세스 가스들은 실리콘 함유 분자를 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 제 1 재료는 실리콘 산화물이고, 상기 제 1 프로세스 가스들은 실리콘 함유 분자 및 산소 함유 분자를 포함하는, 방법.
  6. 제 1 항에 있어서,
    상기 제 1 재료는 실리콘 질화물이고, 상기 제 1 프로세스 가스들은 실리콘 함유 분자 및 질소 함유 분자를 포함하는, 방법.
  7. 제 6 항에 있어서,
    상기 단계(c)와 단계(d) 사이에서 상기 실리콘 질화물의 표면 처리를 위해 제 3 프로세스 가스들을 제 3 플라즈마로 에너자이징하는 단계를 더 포함하는, 방법.
  8. 제 7 항에 있어서,
    상기 제 3 프로세스 가스들은 NH3 및 N2를 포함하는, 방법.
  9. (a) 기판을 진공 하의 PECVD 챔버에 배치하는 단계;
    (b) 제 1 프로세스 가스들을 제 1 플라즈마로 에너자이징하는 단계;
    (c) 상기 제 1 플라즈마로부터 상기 기판 상에 제 1 응력을 갖는 제 1 재료의 층을 피착하는 단계;
    (d) 상기 PECVD 챔버를 세정하기 위해 플라즈마 퍼지하고, 피착을 위해 컨디셔닝될 상기 제 1 재료의 표면을 노출하는 단계;
    (e) 가스 오염물들을 제거하기 위해 상기 PECVD 챔버를 가스 퍼지하는 단계;
    (f) 제 2 프로세스 가스를 제 2 플라즈마로 에너자이징하는 단계;
    (g) 상기 제 1 재료의 상기 제 1 응력과 크기가 대략 동일하고 방향이 반대인 제 2 응력을 갖는 제 2 재료의 층을 상기 기판 상에 피착하는 단계;
    (h) 상기 PECVD 챔버를 플라즈마 퍼지하고, 피착을 위해 컨디셔닝될 상기 제 2 재료의 표면을 노출하는 단계;
    (i) 가스 오염물들을 제거하기 위해 상기 PECVD 챔버를 가스 퍼지하는 단계;
    (j) 상기 단계(b) 내지 단계(i) 전반에 걸쳐 상기 PECVD 챔버에서 진공을 유지하는 단계; 및
    (k) 상기 제 1 재료 및 상기 제 2 재료의 미리결정된 수의 층들이 상기 기판 상에 피착될 때까지 상기 단계(b) 내지 단계(j)를 반복하는 단계를 포함하는, 방법.
  10. 제 9 항에 있어서,
    상기 제 1 재료의 층들의 미리결정된 수는 8 또는 그 초과이고, 상기 제 2 재료의 층들의 미리결정된 수는 8 또는 그 초과인, 방법.
  11. 제 9 항에 있어서,
    상기 PECVD 챔버를 가스 퍼지하는 단계는, NH3, N2, N2O, 및 그 혼합물들로 이루어진 가스들의 그룹으로부터 선택된 퍼지 가스에 상기 PECVD 챔버의 일부를 노출하는 단계를 포함하는, 방법.
  12. 제 9 항에 있어서,
    상기 제 1 재료는 실리콘이고, 상기 제 1 프로세싱 가스들은 실리콘 함유 분자를 포함하는, 방법.
  13. 제 9 항에 있어서,
    상기 제 1 재료는 실리콘 산화물이고, 상기 제 1 프로세싱 가스들은 실리콘 함유 분자 및 산소 함유 분자를 포함하는, 방법.
  14. 제 9 항에 있어서,
    상기 제 1 재료는 실리콘 질화물이고, 상기 제 1 프로세싱 가스는 실리콘 함유 분자 및 질소 함유 분자를 포함하는, 방법.
  15. 제 14 항에 있어서,
    상기 단계(c)와 단계(d) 사이에서 상기 실리콘 질화물의 표면 처리를 위해 제 3 프로세스 가스들을 제 3 플라즈마로 에너자이징하는 단계를 더 포함하는, 방법.
  16. 제 15 항에 있어서,
    상기 제 3 프로세스 가스들은 NH3 및 N2를 포함하는, 방법.
  17. (a) 기판을 진공 하의 PECVD 챔버에 배치하는 단계;
    (b) 제 1 프로세스 가스들을 제 1 플라즈마로 에너자이징하는 단계;
    (c) 상기 제 1 플라즈마로부터 상기 기판 상에 제 1 재료의 층을 피착하는 단계;
    (d) 도펀트 전구체를 상기 제 1 프로세스 가스에 부가하는 단계;
    (e) 상기 제 1 프로세스 가스들 및 상기 도펀트 전구체를 제 2 플라즈마로 에너자이징하는 단계;
    (f) 상기 제 2 플라즈마로부터 상기 기판 상에 도핑된 실리콘의 층을 피착하는 단계;
    (g) 상기 단계(b) 내지 단계(f) 전반에 걸쳐 상기 PECVD 챔버에서 진공을 유지하는 단계; 및
    (h) 상기 제 1 재료 및 제 2 재료의 미리결정된 수의 층들이 상기 기판 상에 피착될 때까지 상기 단계(b) 내지 단계(g)를 반복하는 단계를 포함하는, 방법.
  18. 제 17 항에 있어서,
    상기 제 1 재료의 층들의 미리결정된 수는 적어도 8이고, 상기 제 2 재료의 층들의 미리결정된 수는 적어도 8인, 방법.
  19. 제 17 항에 있어서,
    상기 제 2 재료는 n형 도핑된 실리콘이고, 상기 도펀트 전구체는 붕소 함유 분자를 포함하는, 방법.
  20. 제 17 항에 있어서,
    상기 제 2 재료는 p형 도핑된 실리콘이고, 상기 도펀트 전구체는 인 함유 분자를 포함하는, 방법.
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