KR20090085695A - 원자층 증착을 위한 기법 - Google Patents

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해롤드 엠 퍼싱
에드먼드 제이 윈더
안소니 레나우
조지 디 파파솔리오티스
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베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
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Abstract

원자층 증착을 위한 기법이 개시된다. 하나의 특정 전형적인 실시예에 있어서, 이 기법은 왜곡된(strained) 박막을 형성하기 위한 방법에 의해 실현될 수 있다. 이 방법은 기판 표면에 적어도 하나의 제1 종의 원자들 및 적어도 하나의 제2 종의 원자들을 갖는 하나 또는 그 이상의 전구체 물질을 공급하고, 그것에 의해 기판 표면 상에 전구체 물질의 층을 형성하는 것을 포함할 수 있다. 이 방법은 또한 기판 표면을 플라즈마로 생성된 제3 종의 준안정 원자들에 노출시키는 것을 포함할 수 있으며, 여기서 이 준안정 원자들은 적어도 하나의 제1 종의 원자층을 형성하도록 기판 표면으로부터 적어도 하나의 제2 종의 원자들을 떼어낸다. 적어도 하나의 제1 종의 원자층 내 요구되는 스트레스량은 원자층 증착 공정에서 하나 또는 그 이상의 파라미터들을 제어함으로써 달성될 수 있다.

Description

원자층 증착을 위한 기법{TECHNIQUE FOR ATOMIC LAYER DEPOSITION}
본 개시는 일반적으로는 반도체 제조에 관한 것이고, 더욱 상세하게는 원자층 증착을 위한 기술에 관한 것이다.
최근의 반도체 제조는 정밀성, 즉 고품질 박막 구조체의 원자층 증착에 대한 요구를 창출했다. 이 요구에 대응하여, 통상 "원자층 증착(ALD)" 또는 "원자층 에피택시(ALE)"로 알려진 다수의 성장 기법이 최근에 개발되었다. ALD 기술은 원자층 정밀도로 균일하고 콘포말(conformal)한 막들을 증착할 수 있다. 전형적인 ALD 공정은 연속적인 자기-제한(self-limiting) 표면 반응을 이용하여 단층(monolayer) 두께 상황에서 막 성장의 제어를 달성한다. 막 정합성 및 균일성에 대한 우수한 잠재력에 기인하여, ALD는 미세 전자 장치들에서의 고유전 상수(high-k) 게이트 산화물, 저장 커패시터 유전물, 및 구리 확산 방지물과 같은 선행 어플리케이션을 위해 선택된 기술이 되었다. 사실상, ALD 기술은 나노미터(nm) 또는 서브-나노미터 수준의 박막 구조의 정밀한 제어로부터 이익을 얻는 어떠한 선행 어플리케이션이라도 유용할 수 있다.
그러나 지금까지, 대부분의 현존 증착 기술들은 내재적인 결핍을 겪고 있으며 반도체 산업에서의 대량 생산에 신뢰성 있게 적용되지 않고 있다. 예를 들어, " 분자빔 에피택시(MBE)"로 알려진 증착 기법은 셔터-제어된 개별적인 분출 셀들(effusion cells)을 이용하여 서로 다른 종들의 원자들을 기판 표면으로 인도하는데, 이 기판 상에서 이들 원자들이 요구되는 단층을 형성하도록 서로 반응한다. 고체-소스 MBE 공정에 있어서, 상기 분출 셀들은 성분 원자들의 열이온 방출을 위해 상대적으로 높은 온도로 가열되어야 한다. 더욱이, 상기 성분 원자들이 기판 표면에 도달하기 전에 이들 사이에서 충돌이 일어나지 않도록 극단적인 고진공이 유지되어야 한다. 고온 및 고진공 요구사항에도 불구하고, MBE 막 성장률은 대량 생산 목적에는 너무 낮다.
또 다른 ALD 기법이 온도-변조 원자층 에피택시(ALE)로 알려져 있다. 이 기법에 따라 실리콘을 성장하기 위해, 다음 단계들이 반복된다. 우선, 실란(SiH4)의 단층이 180℃와 400℃ 사이의 상대적으로 낮은 온도에서 기판 표면에 증착된다. 그 후, 상기 기판 온도가 대략 550℃까지 올라가서 수소 원자들을 탈착시키고, 실리콘의 단층을 남긴다. 이 기법이 실제로 제어된 층 단위(layer-by-layer) 막 성장을 달성하지만, 반복되는 온도 변화에 대한 요구 사항은 대면적 웨이퍼에 걸친 균일성 및 층에서 층으로의 반복성을 유지하기 어렵게 한다. 추가로, 기판을 고온으로 가열하는 것은 이전의 공정 단계들에서 기판상에 형성된 정교한 구조들을 손상시키거나 또는 파괴할 수 있다.
하나의 현존하는 ALD 기법은 여분의 수소 원자들을 떼어내기 위해 이온 충격을 채택한다. 이 기법에 따르면, 디실란(Si2H6) 가스가 기판 표면에 디실란 단층을 형성하기 위해 이용될 수 있다. 그 후, 상기 기판 표면은 여분의 수소 원자들을 상기 디실란 단층으로부터 떼어내도록 헬륨 또는 아르곤 이온으로 충격되어 실리콘 단층을 형성한다. 아마도 과도한 에너지의 이온 충격(~50eV 이온 에너지)에 기인하여, 막 성장률이 상당히 낮고(사이클당 0.15 단층 미만), 활발한 이온 유동(fluxes)은 본질적으로 그 발생과 증착이 직결된 공정으로 따라서 고도하게 콘포말한 증착에 대한 원자층 증착의 잠재력을 떨어뜨린다. 나아가, 상기 활발한 이온은 또한 증착 후 열처리를 필요로 할 수 있는 결정 결함들을 유발할 수 있다.
더욱이, 특히 3-D 구조(예컨대, FinFET)에서, ALD-증착 박막에 대한 콘포말한 도핑은 공정 엔지니어에게 과제로 남아있다. 현존 이온 주입 기법은, 도펀트 분포의 균일성을 달성하는 것이 어렵기 때문만이 아니라 주입 후 열처리로부터 발생할 수 있는 잠재적인 손상에 기인하여, 3-D로 콘포말하게 덮힌 구조 내로 도펀트들을 도입하는데 만족스럽지 못하다.
앞의 관점에서, 상술된 불완전 및 단점들을 극복하는 원자층 증착 해결책을 제공하는 것이 요구된다.
원자층 증착을 위한 기법이 개시된다. 하나의 특정 전형적인 실시예에 있어서, 상기 기법은 왜곡된(strained) 박막을 형성하기 위한 방법에 의해 실현될 수 있다. 상기 방법은 기판 표면에 적어도 하나의 제1 종의 원자들 및 적어도 하나의 제2 종의 원자들을 갖는 하나 또는 그 이상의 전구체 물질을 공급하고, 그것에 의해 상기 기판 표면 상에 상기 전구체 물질의 층을 형성하는 것을 포함할 수 있다. 상기 방법은 또한 상기 기판 표면을 플라즈마로 생성된 제3 종의 준안정 원자들에 노출시키는 것을 포함할 수 있으며, 여기서 상기 준안정 원자들은 상기 적어도 하나의 제1 종의 원자층을 형성하도록 상기 기판 표면으로부터 상기 적어도 하나의 제2 종의 원자들을 떼어낸다. 상기 적어도 하나의 제1 종의 원자층 내 요구되는 스트레스량은 다음으로 이루어진 군에서 선택된 하나 또는 그 이상의 파라미터들을 제어함으로써 달성될 수 있다: 증착 온도, 상기 적어도 하나의 제1 종의 원자층의 조성, 상기 적어도 하나의 제1 종의 원자층 내의 불순물의 양, 및 상기 제3 종의 준안정 원자들과 연관된 플럭스(flux) 또는 에너지. 이들 단계들은 원하는 막 두께가 달성될 때까지 다중 증착 사이클로 반복될 수 있다.
또 다른 특정의 전형적인 실시예에 있어서, 상기 기법은 실리콘 질화막을 형성하는 방법으로 실현될 수 있다. 상기 방법은 기판 표면에 실리콘 및 질소 원자들을 갖는 하나 또는 그 이상의 전구체 물질을 공급하고, 그것에 의해 상기 기판 표면 상에 상기 하나 또는 그 이상의 전구체 물질의 층을 형성하는 것을 포함할 수 있다. 상기 방법은 또한 상기 기판 표면을 플라즈마로 생성된 제3 종의 준안정 원자들에 노출시키는 것을 포함할 수 있으며, 여기서 상기 준안정 원자들은 실리콘 질화물의 원자층을 형성하도록 상기 하나 또는 그 이상의 전구체 물질의 층으로부터 여분의 실리콘 및 질소 원자들을 떼어낸다. 이들 단계들은 실리콘 질화물의 원하는 두께가 달성될 때까지 다중 증착 사이클로 반복될 수 있다.
또 다른 특정의 전형적인 실시예에 있어서, 상기 기법은 실리콘 질화막을 형성하는 방법으로 실현될 수 있다. 상기 기법은 기판 표면에 실리콘 원자들을 갖는 하나 또는 그 이상의 전구체 물질을 공급하고, 그것에 의해 상기 기판 표면 상에 상기 하나 또는 그 이상의 전구체 물질의 층을 형성하는 것을 포함할 수 있다. 상기 방법은 또한 상기 하나 또는 그 이상의 전구체 물질의 층을 플라즈마로 생성된 질소의 준안정 원자들에 노출시켜 실리콘 질화물의 원자층을 형성하는 것을 포함할 수 있다. 이들 단계들은 실리콘 질화물의 원하는 두께가 달성될 때까지 다중 증착 사이클로 반복될 수 있다.
본 개시가 이제 첨부된 도면들에 도시된 바와 같은 전형적인 실시예들을 참조하여 더 상세하게 설명될 것이다. 본 개시가 전형적인 실시예들을 참조하여 아래에서 설명되지만, 본 개시는 그것에 제한되지 않는다. 여기에서의 교시에 접근하는 당해 분야의 통상의 기술을 가진 자들은, 다른 분야에의 사용뿐만 아니라, 추가적인 수행, 변형, 및 실시예를 인식할 것이며, 이것들은 여기에 개시되듯이 본 개시의 범위 내에 있고, 이것들과 관련하여 본 개시가 상당히 유용할 수 있다.
본 개시의 충분한 이해를 돕기 위해, 첨부된 도면들이 이제 참조되며, 여기서 유사한 구성요소들은 유사한 번호로 참조된다. 이들 도면들은 본 개시를 제한하는 것으로 이해되어서는 안 되며, 단지 예시적으로만 의도된다.
도 1은 본 개시의 일 실시예에 따른 전형적인 원자층 증착 사이클을 예시하는 블록도를 나타낸다.
도 2는 본 개시의 일 실시예에 따른 전형적인 원자층 증착 사이클을 예시하는 블록도를 나타낸다.
도 3은 본 개시의 일 실시예에 따른 원자층 증착을 위한 전형적인 시스템을 예시하는 블록도를 나타낸다.
도 4는 본 개시의 일 실시예에 따른 원자층 증착을 위한 전형적인 방법을 예시하는 흐름도를 나타낸다.
현존하는 원자층 증착 기법들과 관련하여 전술된 문제점들을 해결하기 위해, 본 개시의 실시예들은 ALD 및 인-시투(in situ) 도핑 기법을 도입한다. 준안정 원자들이 여분의 원자들을 떼어내기 위해 이용될 수 있다. 상기 준안정 원자들은 예컨대, 플라즈마 챔버에서 발생될 수 있다. 예시 목적을 위해, 다음의 설명은 헬륨 준안정 원자들을 이용하여 도핑된 또는 언도프트(undoped) 실리콘을 증착하기 위한 방법 및 장치에 초점을 맞출 것이다. 또한, 동일 또는 유사한 기법으로 다른 종의 박막들이 헬륨 또는 다른 준안정 원자들을 이용하여 성장될 수 있음이 이해되어야 한다.
도 1을 참조하면, 본 개시의 일 실시예에 따른 전형적인 원자층 증착 사이클(100)을 예시하는 블록도가 도시되어 있다. 상기 전형적인 원자층 증착 사이클(100)은 두 개의 국면, 즉 포화 국면(10) 및 탈착 국면(12)을 포함할 수 있다.
포화 국면(10)에서, 기판(102)은 디실란(Si2H6) 가스에 노출될 수 있다. 실리콘막 성장의 경우, 상기 기판 표면은 예컨대, 실리콘, SOI(silicon-on-insulator), 및/또는 실리콘 산화물을 포함할 수 있다. 상기 디실란 가스는 실리콘 전구체로 작용하고, 상기 기판을 포화시키도록 충분히 높은 도오즈(dose)로 공급되어 그 위에 디실란 단층(monolayer, 104)을 형성한다. 본 개시 전체를 통해, "포화시킨다"는 단어의 사용은 기판 표면이 이러한 표면을 "포화시키"도록 사용되는 물질에 의해 단지 부분적으로 덮이는 상황을 배제하지 않는다. 공정 환경뿐만 아니라 기판(102)은 상기 전구체 가스가 상기 기판 표면 상에서 응집하거나 분해되는 것을 방지하도록 주의 깊게 선택된 온도로 유지될 수 있다. 본 실시예에 있어서, 기판(102)은 180℃와 400℃ 사이의 온도로 가열 및 유지되지만, 다른 온도 범위 내에서 기판(102)을 가열하고 유지하는 것도 본 개시의 범위 내에 있다.
탈착 국면(12)에서, 기판(102)은 여분의 원자들을 상기 전구체 단층으로부터 떼어내기에 충분한 에너지를 갖는 준안정 원자들에 노출될 수 있다. 본 실시예에 따르면, 헬륨 준안정 원자들이 포화 국면(10)에서 형성된 상기 디실란 단층(104)으로부터 여분의 수소 원자들을 부분적으로 또는 완전히 떼어내기 위해 사용될 수 있다. 각 헬륨 준안정 원자는 대략 20eV의 내부 에너지를 가질 수 있는데, 이것은 실리콘 원자와 수소 원자 간의 결합을 끊기 위해 사용될 수 있다. 몇몇 실시예들에 따르면, 상기 준안정 및 다른 여기 상태의 비활성 가스(헬륨, 아르곤 등)는 상기 기판 표면에서 간접적으로 탈착 반응을 구동할 수 있는 광자들(photons)을 방출하는 경향이 있다. 여분의 수소 원자들이 제거된 후, 실리콘 단층(106)이 상기 기판 상에 형성될 수 있다. 몇몇 실시예들에 따르면, 여분의 수소 원자들이 모두 제거되지는 않을 수 있다. 그러므로 탈착 국면(12)의 종료시에 실리콘 단층(106)의 표면은 불포화 결합들(dangling bonds)과 수소로 종단된 실리콘 원자들의 혼합물일 수 있다.
포화 국면(10)과 탈착 국면(12) 사이에서, 상기 기판 표면은 부산물들(예컨대, 수소)뿐만 아니라 여분의 반응 가스들을 제거하기 위해 하나 또는 그 이상의 비활성 가스들(예컨대, 헬륨 또는 아르곤)로 퍼지될 수 있다. 포화 국면(10)과 탈착 국면(12)을 통한 전 사이클이 상기 두 개의 국면들 사이의 "퍼지" 단계를 포함하여 하나의 "증착 사이클"로 언급될 수 있다. 상기 증착 사이클(100)은, 한 번에 하나의 단층(또는 부분 단층)씩, 순수한 실리콘 박막(예컨대, 결정, 다결정, 비정질 유형 등)을 형성하도록 반복될 수 있다.
본 개시의 실시예들에 따르면, 전구체 물질로 포화된 기판 표면으로부터 여분의 원자들을 떼어내기 위해 이온들보다는 준안정 원자들을 이용하는 것이 유리할 수 있다. 상기 준안정 원자들이 탈착 목적을 위해 플라즈마에서 발생되는 경우, 대전된 입자들에 기인한 이방성 막 성질이 감소되거나 최소화될 수 있도록, 플라즈마에서 발생된 대전된 입자들(예컨대, 전자 및 이온들)이 상기 기판 표면에 도달하는 것을 방지하는 것이 바람직할 수 있다. 다수의 대책이 대전된 입자들이 상기 기판 표면 상에 형성된 ALD막에 영향을 주는 것을 방지하도록 취해질 수 있다. 예컨대, 하나 또는 그 이상의 장치들(예컨대, 배플(baffle) 또는 스크린)이 상기 플라즈마 소스와 기판 사이에 개재될 수 있다. 이들 장치들은 또한 원치않는 대전 입자들을 필터링하도록 바이어스될 수 있다. 또는, 전자기장이 대전된 입자들을 편향시키도록 설정될 수 있다. 다른 실시예들에 따르면, 상기 기판 표면의 배향이 대전된 입자들의 입사 유입을 최소화하도록 조정될 수 있다. 예를 들면, 상기 기판 플랫폼이 플라즈마 소스의 조준선으로부터 뒤집어져 있거나 다르게 돌려질 수 있다. 또는, 상기 플라즈마 소스가 대전된 입자들의 상당 부분이 산란 또는 충돌에 기인하여 상기 기판 표면에 도달하지 못하게 하도록 상기 기판으로부터 소정 거리 떨어져 위치할 수 있다.
도 2를 참조하면, 본 개시의 또 다른 실시예에 따른 전형적인 원자층 증착 사이클(200)을 예시하는 블록도가 도시되어 있다. 본 실시예에 따르면, 위에서 도 1에 예시된 바와 같은 ALD 공정은 단일-종 박막을 증착하는 것뿐만 아니라, 모두 잘 제어된 방식으로, 박막 내로 불순물을 도입하거나 다중-종 및/또는 교대-층 막을 형성하기 위해 이용될 수 있다. 예를 들어, 언도프트 실리콘막 이외에, 도핑된 실리콘막이 또한 약간 변형된 ALD 공정에 기초하여 성장될 수 있다. 이 변형된 ALD 공정에 따르면, 하나 또는 그 이상의 증착 사이클들(100)이 하나 또는 그 이상의 증착 사이클들(200)로 대체될 수 있다.
증착 사이클(200)의 포화 국면(20)에서, 도펀트 전구체 가스가 실리콘 전구체 가스를 대신하여 또는 그것과 동시에 제공될 수 있다. 도 2에 예시된 전형적인 실시예에 있어서, 상기 도펀트 전구체는 기판(102)의 표면에 흡착(또는 "화학적으로 흡착")하여 디보란 단층(204)을 형성할 수 있는 디보란(B2H6)이다. 이 경우, 아래 표면은 이전의 증착 사이클(100)에서 증착된 실리콘 단층을 포함할 수 있다. 상기 디보란 단층(204)은 상기 아래 표면을 부분적으로 또는 완전히 덮을 수 있다.
증착 사이클(200)의 탈착 국면(22)에서, 기판(102)이 위에서 설명된 바와 같 이 헬륨 준안정 원자들에 노출될 수 있다. 상기 헬륨 준안정 원자들은 디보란 단층(204)으로부터 여분의 수소 원자들을 떼어내고, 부분적인 또는 완전한 보론 단층(206)을 남길 수 있다.
증착 사이클(200)로 대체될 증착 사이클(100)의 수를 제어함으로써, 그리고 포화 국면(20)에서 공급되는 디보란 가스의 도오즈를 제어함으로써, 상기 실리콘막 내에 원하는 보론 도펀트 농도 프로파일이 달성될 수 있다. 이 인-시투 도핑 기법이 이온 주입보다는 도펀트 원자들의 콘포말한 증착에 의지하기 때문에, FinFET과 같은 3-D 구조의 복잡한 표면에 걸쳐 균일한 도펀트 분포를 얻을 수 있다. 나아가, 이온 주입된 도펀트 원자들에 요구되는 것과 같은 증착 후 고온 확산 공정에 대한 필요가 없다. 대신에, 열처리가 전혀 필요하지 않거나 단지 저온 열처리만이 요구되고, 이것은 도펀트 종의 확산 감소 및 따라서 매우 가파른(abrupt) (또는 "박스같은") 도펀트 프로파일로 귀착한다. 이와 같이, 본 개시의 실시예들은 500℃ 아래의 온도에서 구현될 수 있고, 이것은 충분히 반도체 산업의 "써멀 버짓(thermal budget)" 내에 있다.
본 개시의 실시예들에 따른 원자층 증착은 기판 표면 조성에 따라 선택적인 공정일 수 있다. 예를 들어, 도 1에 예시된 공정은 실리콘 산화물(SiO2) 표면 상이 아니라 실리콘 또는 SOI 표면 상에 실리콘 단층들을 증착할 수 있다. 따라서, 실리콘 산화물은 상기 기판 표면의 선택된 부분들을 차폐하기 위한 마스킹 층으로 사용될 수 있다.
비록 헬륨 준안정 원자들만이 위의 예들에서 사용되지만, 다른 종의 원자들이 또한 탈착 공정을 위해 선택될 수 있음이 이해되어야 한다. 이들 종의 선택은 그것들의 준안정 또는 여기 상태의 수명 및 에너지에 기초할 수 있다. 표 1은 준안정 원자들이 ALD 공정의 탈착 국면에서 사용될 수 있는 후보 종들의 리스트를 제공한다.
종 수명(s) 에너지(eV)
He 8000 19.8
Ne 24 17
Ar 40 12
Kr 30 10
Xe 43 8.4
디보란 가스 이외에, 다른 도펀트 전구체들이 또한 ALD로 형성된 박막 내로 원하는 도펀트 원자들을 도입하기 위해 사용될 수 있음이 이해되어야 한다. 보론(B), 비소(As), 인(P), 인디움(In) 및 안티몬(Sb)과 같은 도펀트 원자들을 도입하기 위한 적합한 도펀트 전구체들은 제한되지는 않으나 다음의 화합물 클래스들을 포함할 수 있다: 할로겐 화합물(예를 들면, BF3), 알콕시드(예를 들면, B(OCH3)3), 알킬(예를 들면, In(CH3)3), 수소화물(예를 들면, AsH3, PH3), 시클로펜타디에닐, 알킬이미드, 알킬아미드(예를 들면, P[N(CH3)2]3), 및 아미디네이트(amidinates).
또한, 상기 인-시투 도핑 기법은, 도펀트 함유 단층들이 ALD-유사 공정을 통해 증착되는데, 플라즈마-강화 ALD 공정들에 제한되지 않는다. 이 인-시투 도핑 기법은 준안정 원자들의 사용을 필요로 하지 않는다. 예를 들어, 열 ALD 공정이 또한 도펀트-함유 단층들을 형성하기 위해 적응될 수 있다. 사실상, 이 인-시투 도핑 개념은, 도핑될 박막의 단층들을 증착하는 하나 또는 그 이상의 증착 사이클들이 도펀트-함유 단층들을 증착하는 하나 또는 그 이상의 증착 사이클들로 대체될 수 있거나, 또는 도핑될 박막이 도펀트-함유 단층들과 거의 동시에 증착될 수 있는 어떠한 ALD 공정에도 적용 가능하다.
도 3은 본 개시의 일 실시예에 따른 원자층 증착을 위한 전형적인 시스템(300)을 예시하는 블록도를 나타낸다.
시스템(300)은 공정 챔버(302)를 포함할 수 있는데, 이것은 예를 들어, 터보 펌프(306), 기계 펌프(mechanical pump, 308), 및 다른 필요한 진공 실링 구성 요소들로 전형적으로 고진공 베이스 압력(예컨대, 10-7 ~ 10-6 torr)이 가능하다. 공정 챔버(302) 내부에, 적어도 하나의 기판(30)을 지지하는 기판 플랫폼(310)이 있다. 상기 기판 플랫폼(310)은 기판(30)의 온도를 조정 및 유지하기 위한 하나 또는 그 이상의 온도 운영 장치들로 장착될 수 있다. 기판 플랫폼(30)의 기울임 또는 회전 또한 수용될 수 있다. 공정 챔버(302)는 또한 QCM(quartz crystal microbalance, 수정 결정 미소저울) 및/또는 RHEED(reflection high energy electron diffraction) 기구와 같은 하나 또는 그 이상의 막 성장 장치들로 장착될 수 있다.
시스템(300)은 또한 공정 챔버(302)와 결합되거나 그 일부일 수 있는 플라즈마 챔버(304)를 포함할 수 있다. 라디오 주파수(RF) 파워 서플라이(312)가 플라즈마 챔버(304) 내부에 유도 결합된 플라즈마(32)를 발생시키기 위해 사용될 수 있다. 예를 들어, 적당한 압력으로 공급된 헬륨 가스가 상기 RF 파워에 의해 여기되어 다시 헬륨 준안정 원자들을 발생시키는 헬륨 플라즈마를 발생시킬 수 있다.
시스템(300)은 디실란 서플라이(314), 디보란 서플라이(316), 아르곤 서플라이(318), 및 헬륨 서플라이(320)와 같은 다수의 가스 서플라이들을 더 포함할 수 있다. 각 가스 서플라이는 유량-제어 밸브를 포함하여 요구되는 대로 개별적인 유량을 설정할 수 있다. 또는, 상기 가스는 예컨대, 밸브, 고정 부피의 작은 챔버, 및 제2 밸브의 일련의 접속에 의해 상기 시스템 내로 계량 처리될 수 있다. 상기 작은 챔버는 제1 밸브를 열어서 원하는 압력까지 우선 채워진다. 상기 제1 밸브가 닫힌 후, 고정 부피의 가스가 제2 밸브를 열어 상기 챔버 내로 방출된다. 디실란 서플라이(314) 및 디보란 서플라이(316)는 제1 입구(322)를 통해 공정 챔버(302)에 결합될 수 있으며, 기판(30)을 포화시키도록 각각의 실리콘 및 보론 전구체 가스들의 충분한 양을 공급할 수 있다. 아르곤 서플라이(318) 및 헬륨 서플라이(320)는 제2 입구(324)를 통해 플라즈마 챔버(304)에 결합될 수 있다. 아르곤 서플라이(318)는 아르곤(또는 다른 비활성 가스들)을 제공하여 시스템(300)을 퍼지할 수 있다. 헬륨 서플라이(320)는 헬륨 준안정 원자들의 플라즈마 생성을 위한 헬륨 가스를 공급할 수 있다. 선택 사양으로, 플라즈마 챔버(304)와 공정 챔버(302) 사이에 스크린 또는 배플(baffle) 장치(326)가 있을 수 있다. 바이어스되거나 그렇지 않은 스크린 또는 배플 장치(326)는 플라즈마 챔버(304) 내에서 발생된 대전 입자들의 적어도 일부가 기판(30)에 도달하는 것을 방지하도록 작용할 수 있다.
도 4는 본 개시의 일 실시예에 따른 원자층 증착을 위한 전형적인 방법을 예시하는 흐름도를 나타낸다.
단계(402)에서, 도 3에 도시된 것과 같은 증착 시스템이 고진공(HV) 상태로 펌핑될 수 있다. 상기 진공 조건은 현재 알려지거나 향후 개발될 어떠한 진공 기술로도 달성될 수 있다. 진공 장비는 예컨대, 하나 또는 그 이상의 기계 펌프, 터보 펌프, 및 크리오(cryo) 펌프를 포함할 수 있다. 진공 레벨은 바람직하게 적어도 10-7 ~ 10-6 torr이지만, 상기 진공 레벨을 다른 압력으로 유지하는 것도 본 개시의 범위 내에 있다. 예를 들어, 더 높은 막 순도가 요구되면, 훨씬 더 높은 베이스 진공이 요구될 수 있다. 낮은 순도의 막의 경우, 더 낮은 진공이 허용될 수 있다.
단계(404)에서, 기판이 원하는 온도로 예비 가열될 수 있다. 상기 기판 온도는 기판 유형, ALD 반응종, 원하는 성장률 등에 기초하여 결정될 수 있다.
단계(406)에서, 디실란과 같은 실리콘 전구체 가스 (및 있다면 그것의 캐리어 가스)가 상기 기판이 놓여 있는 공정 챔버 내로 유출될 수 있다. 상기 실리콘 전구체 가스는 상기 기판 표면을 포화시키기에 충분한 유량 또는 압력으로 공급될 수 있다. 디실란의 흐름은 예를 들어, 수초 동안 또는 수십 초까지 지속할 수 있다. 디실란의 단층은 상기 기판 표면을 부분적으로 또는 완전히 덮을 수 있다.
단계(408)에서, 표면 포화 후, 상기 실리콘 전구체는 꺼질 수 있으며, 상기 증착 시스템은 하나 또는 그 이상의 비활성 가스들로 퍼지되어 여분의 실리콘 전구체를 제거할 수 있다.
단계(410)에서, 헬륨 플라즈마가 켜질 수 있다. 즉, 헬륨 가스가 플라즈마 챔버로부터 공정 챔버로 유출될 수 있다. 상기 헬륨 플라즈마는 헬륨 준안정 원자들을 생성하기 위해 헬륨 원자들에 충분한 여기 에너지를 제공하는 유도 결합 플라즈마(ICP) 또는 다수의 다른 플라즈마 유형들 중 어느 하나일 수 있다. 공정 챔버 내의 상기 기판은 헬륨 준안정 원자들이 기판 상에 흡착된 실리콘 전구체와 반응하여 실리콘이 아닌 원자들을 떼어내도록 상기 헬륨 준안정 원자들에 노출될 수 있다. 예를 들어, 디실란 단층의 경우, 상기 헬륨 준안정 원자들은 원하는 실리콘 단층을 형성하도록 여분의 수소 원자들을 제거하는 것을 도울 수 있다. 상기 준안정 원자들에의 상기 기판 표면의 노출은 예를 들어, 수초 동안 또는 수십 초까지 지속할 수 있다.
단계(412)에서, 상기 헬륨 플라즈마는 꺼질 수 있으며, 상기 증착 시스템이 하나 또는 그 이상의 비활성 가스들로 다시 퍼지될 수 있다.
단계(414)에서, 상기 실리콘막의 도핑이 요구되는지가 결정될 수 있다. 도핑이 요구되고 도펀트들을 도입하기에 적당한 시간이면, 상기 공정은 단계(416)로 갈라질 수 있다. 그렇지 않으면, 상기 공정은 실리콘의 다음 단층을 증착하는 것을 시작하고 및/또는 실리콘의 부분 단층을 증착하는 것을 끝내기 위해 단계(406)로 다시 돌아갈 수 있다.
단계(416)에서, 디보란과 같은 도펀트 전구체 가스 (및 있다면 그것의 캐리어 가스)가 상기 공정 챔버 내로 유출될 수 있다. 상기 도펀트 전구체 가스는 상기 기판 표면을 포화시키기에 충분한 유량 또는 압력으로 공급될 수 있다. 디보란의 흐름은 예를 들어, 수초 동안 또는 수십 초까지 지속할 수 있다. 디보란의 단층은 상기 기판 표면을 부분적으로 또는 완전히 덮을 수 있다.
단계(418)에서, 표면 포화 후, 상기 도펀트 전구체는 꺼질 수 있으며, 상기 증착 시스템은 여분의 도펀트 전구체를 제거하기 위해 하나 또는 그 이상의 비활성 가스들로 퍼지될 수 있다.
단계(420)에서, 상기 헬륨 플라즈마가 켜져서 헬륨 준안정 원자들을 발생시킬 수 있다. 공정 챔버 내의 상기 기판은 헬륨 준안정 원자들이 기판 상에 흡착된 도펀트 전구체와 반응하여 도펀트가 아닌 원자들을 떼어내도록 상기 헬륨 준안정 원자들에 다시 노출될 수 있다. 예를 들어, 디보란 단층의 경우, 상기 헬륨 준안정 원자들은 원하는 부분적인 또는 완전한 보론 단층을 형성하도록 여분의 수소 원자들을 제거하는 것을 도울 수 있다. 상기 준안정 원자들에의 상기 기판 표면의 노출은 예를 들면, 수초 동안 또는 수십 초까지 지속할 수 있다.
단계(422)에서, 상기 헬륨 플라즈마는 꺼질 수 있으며, 상기 증착 시스템은 하나 또는 그 이상의 비활성 가스들로 다시 퍼지될 수 있다.
406 내지 412의 상술된 공정 단계들 및/또는 416 내지 422의 공정 단계들은 원하는 도펀트 프로파일을 가지고 하나 또는 그 이상의 단층들을 구비하는 원하는 실리콘막이 얻어질 때까지 반복될 수 있다.
위 예들이 단지 실리콘막의 증착 및/또는 도핑을 설명하지만, 본 개시의 실시예들은 다른 재료들 또는 종들의 박막을 증착 또는 도핑하도록 쉽게 적응될 수 있음이 이해되어야 한다. 예를 들어, 다음의 종들을 함유하는 ALD 박막이 또한 증착 또는 도핑될 수 있다: 게르마늄(Ge), 탄소(C), 갈륨(Ga), 비소(As), 인디움(In), 알루미늄(Al), 또는 인(P). 최종 박막은 탄소 또는 게르마늄과 같은 단일 종, 또는 III-V 화합물(예컨대, GaAs, InAlP)과 같은 화합물을 포함할 수 있다. 이 목적을 위해, 대응하는 종을 함유하는 전구체 물질이 이용될 수 있다. 상기 전구체 물질에 대한 후보들은 제한되는 것은 아니나 다음을 포함할 수 있다: 수소화물(예컨대, SiH4, Si2H6, GeH4), 할로겐화 수소화물(예컨대, SiHCl3), 할로겐화 탄화수소(예컨대, CHF3), 알킬(예컨대, 트리메틸 알루미늄-Al(CH3)3, 또는 디메틸 에틸 알루미늄 - CH3CH2-Al(CH3)2), 또는 할로겐 화합물(예컨대, CCl4 또는 CCl2F2).
본 개시의 실시예들에 따라, 상술된 ALD 및 인-시투 도핑 기법이 다수의 반도체 제조 공정들에 채택될 수 있다. 특히, 상기 ALD 및 인-시투 도핑 기법은 상대적으로 저온 공정이 고온 공정에 대해 선호되는 곳에서 유용하다. 스트레인(strain) 엔지니어링 및 인-시투 질화는 두개의 전형적인 응용예들이다.
반도체 장치들의 피처 크기가 90 나노미터를 넘어 축소됨에 따라, 스케일링 만으로는 더 이상 원하는 소자 성능을 제공할 수 없다. 스트레인 엔지니어링은 상기 스케일링 한계를 벗어나기 위한 유망한 시도인데, 여기서 높은 스트레스를 갖는 박막들(예컨대, 산화물, 질화물, 실리콘, 또는 실리콘 게르마늄)이 왜곡된 결정 격자와 연관된 개선된 캐리어 이동도를 이용하기 위해 도입된다. 예를 들면, 스트레인이 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)의 실리콘 채널에 국부적으로(단축으로) 또는 전체적으로 도입되어 MOSFET 성능을 개선할 수 있다. 현재, 고온 선택 에피택셜 성장 기법들이 p-형 도펀트들(예컨대, 보론) 또는 n-형 도펀트들(예컨대, 비소 및 인)으로 인-시투 도핑된 실리콘과 같은 왜곡된 박막들을 생성하기 위해 채용된다. 더욱이, 게르마늄이 스트레인 엔지니어링을 위해 실리콘과 관련하여 상기 도펀트들과 함께 혼합될 수 있다. 몇몇 경우들에서, 단지 실리콘 게르마늄(SiGe)만이 상기 도펀트들 없이 증착된다. 그러나 통상의 스트레인 엔지니어링 공정들과 연관된 고온은 많은 응용예들에 대해 그것들의 매력을 덜하게 만든다.
본 개시의 실시예들에 따르면, 상술된 준안정-강화 ALD 기법은 위에서 언급된 것과 같은 스트레인 엔지니어링 공정들에 대한 유리한 대안이다. 도핑되거나 언도프트 실리콘, SiGe 또는 다른 왜곡된 박막들이 정밀하게 그리고 저온에서 증착될 수 있다. 왜곡된 ALD 박막들 내의 스트레스량은 다수의 파라미터들에 의해 제어될 수 있다. 예를 들어, 왜곡된 SiGe막의 증착에 있어서, 증착 온도뿐만 아니라 (예컨대, 실리콘의 양에 대비한) 게르마늄의 양이 원하는 스트레스량을 달성하기 위해 조절될 수 있다. 일 실시예에 따르면, 원하는 SiGe막 조성은 실리콘 및 게르마늄 전구체들 각각에의 노출을 변조함으로써 달성될 수 있다. 이에 더하여, ALD 박막 내의 불순물들(예컨대, 탄소)의 양은 스트레스량에 대해 어느 정도 2차적인 효과를 가질 수 있다. 더 낮은 온도의 장점은 상기 인-시투 도핑 또는 증착 공정들 동안 더 적은 도펀트 확산에 있다. 추가적으로, 더 낮은 온도 증착에 의해 더 적은 스트레스 완화 때문에 동일한 양의 게르마늄에 대해 더 많은 스트레인이 있을 수 있다.
상술한 바와 같이, 준안정-강화 ALD 공정은 다중 증착 사이클들을 포함할 수 있는 데, 각 사이클은 준안정 원자들에의 노출이 뒤따르는(및/또는 선행하는) 전구체에의 기판의 노출을 포함한다. 동일하거나 다른 ALD 증착 사이클들이 원하는 막 두께가 도달될 때까지 반복될 수 있다. 왜곡 박막 내 스트레스의 양을 정밀하게 제어하기 위해, 공정 파라미터들이 각 사이클 베이스로 가변될 수 있다. 예를 들어, 하나의 ALD 증착 사이클에서, 기판 표면이 제1 유형의 전구체(예컨대, 실리콘 전구체)에 노출되고, 또 다른 ALD 증착 사이클에서, 상기 기판 표면이 제2 유형의 전구체(예컨대, 게르마늄 전구체)에 노출될 수 있다. 또 다른 예의 경우, 서로 다른 양 또는 다른 유형의 도펀트들이 서로 다른 ALD 증착 사이클들에서 도입될 수 있다. 일 실시예에 따르면, 도펀트들의 혼합물이 동일한 ALD 증착 사이클에서 동시에 도입될 수 있다.
인-시투 질화에 대해, 고온(> 650℃) 저압 화학기상증착(LPCVD) 공정들이 디클로로실란(SiH2Cl2)과 암모니아(NH3)의 혼합물로부터 콘포말한 실리콘 질화막(Si3N4)을 증착하기 위해 현재 채택되고 있다. 더욱이, SiH2Cl2과 NH3에 번갈아 노출시키는 ALD 공정들이 650℃ 이상의 온도에서 실시되었다. 실리콘, 질소 및 탄소를 함유하는 전구체들이 질화막의 증착을 위해 사용되었다. 그러나 증착 온도가 600℃ 아래로 떨어짐에 따라 상응하는 전기적 특성의 열화(예컨대, 누설하기 쉬운 막의 형성)와 함께 질화막 내 탄소 함량이 급격하게 증가하고, 따라서 이 현상이 인-시투 질화 공정들에 대해 650+ ℃ 고온을 결정했다. 반도체 장치의 제조에 대한 써멀 버짓이 감소함에 따라, 스페이서(spacer) 및 라이너(liner) 적용을 위해 저온의 콘포말한 Si3N4막의 증착에 대한 요구가 있다. 더욱이, 높은 스트레스의 Si3N4막이 스트레인 엔지니어링 전략의 일부로서 MOSFET 내 게이트 스택의 전체 스트레스를 증가시키기 위해 바람직하다.
본 개시의 실시예들에 따르면, Si3N4 박막 구조체들(예컨대, 스페이서들)은 상대적으로 낮은 온도에서 상기 준안정-강화 ALD 기법을 이용하여 증착될 수 있다. 막 성장에 필요한 에너지가 준안정 종에 의해 제공되므로, 준안정-강화 ALD 공정은 400℃ 아래의 온도에서 콘포말한 층덮힘을 달성할 수 있다. 상기 증착은 실리콘과 질소 각각에 대한 개별적인 전구체들 또는 양 성분을 모두 포함하는 단일 전구체로 수행될 수 있다. 그리고 흡착된 전구체들로부터 여분의 원자들을 떼어 내거나 및/또는 리간드들을 제거하기 위해 준안정체들이 도입될 수 있다. 몇몇 실시예들에 있어서, 콘포말한 실리콘-함유 막이 질소 함유 준안정 플럭스에의 노출을 통해 Si3N4막으로 변형될 수 있다. 막 정합 및 낮은 증착 온도 이외에, 본 시도의 추가적인 장점은 Si3N4막 내로 불순물(예컨대, 염소 및 탄소)이 극히 미량 함유되는 것이다.
본 개시는 여기에 설명된 특정한 실시예들에 의해 범위가 제한되지 않는다. 실제로, 여기에 개시된 것에 더하여, 본 개시의 다양한 실시예들 및 변형들이 앞의 설명 및 첨부 도면들로부터 당해 분야에서 통상의 기술을 가진 자들에게 분명할 것이다. 따라서, 이러한 다른 실시예들 및 변형들은 본 개시의 범위 내에 들도록 의도된다. 나아가, 본 개시가 특정 목적을 위해 특정 환경에서 특정한 구현의 내용으로 여기서 설명되었지만, 당해 분야의 통상의 기술을 가진 자들은 그 유용성이 그것에 제한되지 않고 본 개시가 다양한 목적을 위해 다양한 환경들에서 유리하게 구현될 수 있음을 인식할 것이다. 따라서, 아래에 기재된 청구범위는 여기에 설명된 바와 같은 본 개시의 전체 범위 및 사상의 관점에서 이해되어야 한다.

Claims (24)

  1. 기판 표면에 적어도 하나의 제1 종의 원자들 및 적어도 하나의 제2 종의 원자들을 갖는 하나 또는 그 이상의 전구체 물질을 공급하고, 그것에 의해 상기 기판 표면 상에 상기 전구체 물질의 층을 형성하고,
    상기 기판 표면을 플라즈마로 생성된 제3 종의 준안정 원자들에 노출시키되, 상기 준안정 원자들은 상기 적어도 하나의 제1 종의 원자층을 형성하도록 상기 기판 표면으로부터 상기 적어도 하나의 제2 종의 원자들을 떼어내는 단계들을 포함하고,
    상기 적어도 하나의 제1 종의 원자층 내 요구되는 스트레스량은 증착 온도, 상기 적어도 하나의 제1 종의 원자층의 조성, 상기 적어도 하나의 제1 종의 원자층 내의 불순물의 양, 및 상기 제3 종의 준안정 원자들과 연관된 플럭스 또는 에너지로 이루어진 군에서 선택된 하나 또는 그 이상의 파라미터들을 제어함으로써 달성되는 왜곡된 박막을 형성하기 위한 방법.
  2. 청구항 1에 있어서, 상기 기판 표면에 하나 또는 그 이상의 도펀트 전구체들을 공급하여 상기 적어도 하나의 제1 종의 원자층을 도핑하는 것을 더 포함하는 왜곡된 박막을 형성하기 위한 방법.
  3. 청구항 2에 있어서, 둘 또는 그 이상의 도펀트들의 혼합물이 동시에 또는 차 례로 상기 적어도 하나의 제1종의 원자층 내로 도입되는 왜곡된 박막을 형성하기 위한 방법.
  4. 청구항 1에 있어서,
    상기 적어도 하나의 제1 종의 원자층은 실리콘 및 게르마늄을 포함하고,
    상기 요구되는 스트레스량은 상기 적어도 하나의 제1 종의 원자층 내 게르마늄의 양을 제어함으로써 적어도 부분적으로 달성되는 왜곡된 박막을 형성하기 위한 방법.
  5. 청구항 4에 있어서, 상기 적어도 하나의 제1 종의 원자층 내로 도입되는 탄소의 양을 제어함으로써 상기 요구되는 스트레스량을 조절하는 것을 더 포함하는 왜곡된 박막을 형성하기 위한 방법.
  6. 청구항 1에 있어서, 상기 적어도 하나의 제1 종의 원자층에 대해 요구되는 두께가 달성될 때까지 다중 증착 사이클들로 상기 단계들을 반복하는 것을 더 포함하는 왜곡된 박막을 형성하기 위한 방법.
  7. 청구항 6에 있어서, 적어도 하나의 증착 사이클은,
    상기 기판 표면에 제1 전구체를 공급하고,
    상기 기판 표면을 제1의 선택된 종의 준안정 원자들에 노출시키고,
    상기 기판 표면에 제2 전구체를 공급하고,
    상기 기판 표면을 제2의 선택된 종의 준안정 원자들에 노출시키는 것을 포함하는 왜곡된 박막을 형성하기 위한 방법.
  8. 청구항 6에 있어서, 적어도 하나의 증착 사이클은,
    상기 기판 표면을 제1의 선택된 종의 준안정 원자들에 노출시키고,
    상기 기판 표면에 제1 전구체를 공급하고,
    상기 기판 표면을 제2의 선택된 종의 준안정 원자들에 노출시키고,
    상기 기판 표면에 제2 전구체를 공급하고,
    상기 기판 표면을 제3의 선택된 종의 준안정 원자들에 노출시키는 것을 포함하고,
    상기 제1, 제2 및 제3의 선택된 종들은 동일하거나 다른 유형들인 왜곡된 박막을 형성하기 위한 방법.
  9. 청구항 6에 있어서, 상기 하나 또는 그 이상의 전구체 물질은 모든 증착 사이클들에 대해 동일하지는 않은 왜곡된 박막을 형성하기 위한 방법.
  10. 청구항 9에 있어서,
    상기 기판 표면에 실리콘 전구체를 공급하고,
    상기 기판 표면을 제1의 선택된 종의 준안정 원자들에 노출시키고,
    상기 기판 표면에 게르마늄 전구체를 공급하고,
    상기 기판 표면을 제2의 선택된 종의 준안정 원자들에 노출시키되, 상기 제1 및 제2의 선택된 종들은 동일하거나 다른 유형들이고,
    요구되는 스트레스량 및 요구되는 두께를 구비하는 실리콘-게르마늄 막이 상기 기판 표면 상에 형성될 때까지 위에 기재된 순서를 반복하는 것을 더 포함하는 왜곡된 박막을 형성하기 위한 방법.
  11. 청구항 9에 있어서,
    상기 기판 표면에 실리콘 전구체 및 게르마늄 전구체를 동시에 공급하고,
    상기 기판 표면을 선택된 종의 준안정 원자들에 노출시키고,
    요구되는 스트레스량 및 요구되는 두께를 구비하는 실리콘-게르마늄 막이 상기 기판 표면 상에 형성될 때까지 위에 기재된 순서를 반복하는 것을 더 포함하는 왜곡된 박막을 형성하기 위한 방법.
  12. 청구항 1에 있어서, 상기 하나 또는 그 이상의 전구체 물질은, 실리콘, 탄소, 게르마늄, 갈륨, 비소, 인디움, 알루미늄 및 인으로 이루어진 군에서 선택된 하나 또는 그 이상의 종을 포함하는 왜곡된 박막을 형성하기 위한 방법.
  13. 청구항 1에 있어서, 상기 기판 표면은, 실리콘, SOI(silicon-on-insulator), 실리콘 산화물, 다이아몬드, 실리콘 게르마늄, 실리콘 탄화물, III-V 화합물, 평판 패널 재료, 폴리머 및 가요성 기판 재료로 이루어진 군에서 선택된 하나 또는 그 이상의 재료를 포함하는 왜곡된 박막을 형성하기 위한 방법.
  14. 청구항 1에 있어서, 상기 적어도 하나의 제3 종은, 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 라돈(Rn) 및 크세논(Xe)으로 이루어진 군에서 선택된 하나 또는 그 이상의 종을 포함하는 왜곡된 박막을 형성하기 위한 방법.
  15. 기판 표면에 실리콘 및 질소 원자들을 갖는 하나 또는 그 이상의 전구체 물질을 공급하고, 그것에 의해 상기 기판 표면 상에 상기 하나 또는 그 이상의 전구체 물질의 층을 형성하고,
    상기 기판 표면을 플라즈마로 생성된 제3 종의 준안정 원자들에 노출시키되, 상기 준안정 원자들은 실리콘 질화물의 원자층을 형성하도록 상기 하나 또는 그 이상의 전구체 물질의 층으로부터 여분의 실리콘 및 질소 원자들을 떼어내는 단계들을 포함하는 실리콘 질화막을 형성하는 방법.
  16. 청구항 15에 있어서, 요구되는 실리콘 질화물의 두께가 달성될 때까지 다중 증착 사이클들로 상기 단계들을 반복하는 것을 더 포함하는 실리콘 질화막을 형성하는 방법.
  17. 청구항 15에 있어서, 상기 실리콘 및 질소 원자들은 그들의 각각의 전구체 물질로 상기 기판 표면에 공급되는 실리콘 질화막을 형성하는 방법.
  18. 청구항 15에 있어서, 상기 실리콘 및 질소 원자들은 단일의 전구체 물질로 상기 기판 표면에 공급되는 실리콘 질화막을 형성하는 방법.
  19. 청구항 15에 있어서, 상기 적어도 하나의 제3 종은 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 라돈(Rn) 및 크세논(Xe)으로 이루어진 군에서 선택된 하나 또는 그 이상의 종을 포함하는 실리콘 질화막을 형성하는 방법.
  20. 청구항 15에 있어서, 상기 기판 표면은, 실리콘, SOI(silicon-on-insulator), 실리콘 산화물, 다이아몬드, 실리콘 게르마늄, 실리콘 탄화물, III-V 화합물, 평판 패널 재료, 폴리머 및 가요성 기판 재료로 이루어진 군에서 선택된 하나 또는 그 이상의 재료를 포함하는 실리콘 질화막을 형성하는 방법.
  21. 청구항 15에 있어서, 상기 기판 표면은 900℃ 아래의 온도로 유지되는 실리콘 질화막을 형성하는 방법.
  22. 실리콘 원자들을 갖는 하나 또는 그 이상의 전구체 물질을 기판 표면에 공급하고, 그것에 의해 상기 기판 표면 상에 상기 하나 또는 그 이상의 전구체 물질의 층을 형성하고,
    상기 하나 또는 그 이상의 전구체 물질의 층을 플라즈마로 생성된 질소의 준안정 원자들에 노출시켜 실리콘 질화물의 원자층을 형성하는 단계들을 포함하는 실리콘 질화막을 형성하는 방법.
  23. 청구항 22에 있어서, 요구되는 실리콘 질화물의 두께가 달성될 때까지 다중 증착 사이클들로 상기 단계들을 반복하는 것을 더 포함하는 질화막을 형성하는 방법.
  24. 청구항 22에 있어서, 상기 기판 표면은, 실리콘, SOI(silicon-on-insulator), 실리콘 산화물, 다이아몬드, 실리콘 게르마늄, 실리콘 탄화물, III-V 화합물, 평판 패널 재료, 폴리머 및 가요성 기판 재료로 이루어진 군에서 선택된 하나 또는 그 이상의 재료를 포함하는 실리콘 질화막을 형성하는 방법.
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