KR20080093078A - 접착시트 및 그 제조방법, 및, 반도체장치의 제조방법 및 반도체장치 - Google Patents

접착시트 및 그 제조방법, 및, 반도체장치의 제조방법 및 반도체장치 Download PDF

Info

Publication number
KR20080093078A
KR20080093078A KR1020087024429A KR20087024429A KR20080093078A KR 20080093078 A KR20080093078 A KR 20080093078A KR 1020087024429 A KR1020087024429 A KR 1020087024429A KR 20087024429 A KR20087024429 A KR 20087024429A KR 20080093078 A KR20080093078 A KR 20080093078A
Authority
KR
South Korea
Prior art keywords
adhesive layer
base material
peeling
adhesive
cut
Prior art date
Application number
KR1020087024429A
Other languages
English (en)
Other versions
KR100915491B1 (ko
Inventor
마이코 다나카
미치오 우루노
타카유키 마츠자키
료지 후루타니
미치오 마시노
테이이치 이나다
Original Assignee
히다치 가세고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=36148242&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR20080093078(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 히다치 가세고교 가부시끼가이샤 filed Critical 히다치 가세고교 가부시끼가이샤
Publication of KR20080093078A publication Critical patent/KR20080093078A/ko
Application granted granted Critical
Publication of KR100915491B1 publication Critical patent/KR100915491B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/20—Adhesives in the form of films or foils characterised by their carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2203/00—Applications of adhesives in processes or use of adhesives in the form of films or foils
    • C09J2203/326—Applications of adhesives in processes or use of adhesives in the form of films or foils for bonding electronic components such as wafers, chips or semiconductors
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2301/00—Additional features of adhesives in the form of films or foils
    • C09J2301/10—Additional features of adhesives in the form of films or foils characterized by the structural features of the adhesive tape or sheet
    • C09J2301/12—Additional features of adhesives in the form of films or foils characterized by the structural features of the adhesive tape or sheet by the arrangement of layers
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2301/00—Additional features of adhesives in the form of films or foils
    • C09J2301/20—Additional features of adhesives in the form of films or foils characterized by the structural features of the adhesive itself
    • C09J2301/204—Additional features of adhesives in the form of films or foils characterized by the structural features of the adhesive itself the adhesive coating being discontinuous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling
    • H01L2221/6839—Separation by peeling using peeling wedge or knife or bar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7565—Means for transporting the components to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1052—Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing
    • Y10T156/1082—Partial cutting bonded sandwich [e.g., grooving or incising]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1089—Methods of surface bonding and/or assembly therefor of discrete laminae to single face of additional lamina
    • Y10T156/1092—All laminae planar and face to face
    • Y10T156/1093—All laminae planar and face to face with covering of discrete laminae with additional lamina
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/14—Layer or component removable to expose adhesive
    • Y10T428/1476—Release layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24562—Interlaminar spaces
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/28—Web or sheet containing structurally defined element or component and having an adhesive outermost layer
    • Y10T428/2839—Web or sheet containing structurally defined element or component and having an adhesive outermost layer with release or antistick coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Organic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Dicing (AREA)
  • Adhesive Tapes (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Die Bonding (AREA)

Abstract

박리기재, 접착층, 점착층 및 기재 필름이 순차 적층된 구성을 갖는 접착시트로서, 상기 접착층은 소정의 제 1의 평면형상을 갖고, 또한, 상기 박리기재 위에 부분적으로 형성되어 있고, 상기 박리기재에는, 상기 제 1의 평면형상의 주변에 따라, 상기 접착층에 접하는 측의 면으로부터 제 1의 절입부가 형성되어 있고, 상기 제 1의 절입부의 칼자국 깊이는, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하인 접착시트.
접착시트

Description

접착시트 및 그 제조방법, 및, 반도체장치의 제조방법 및 반도체장치{ADHESIVE SHEET AND METHOD FOR MANUFACTURING THE SAME, SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE}
본 발명은, 접착시트 및 그 제조방법, 및, 반도체장치의 제조방법 및 반도체장치에 관한 것이다.
최근, 모바일 관련 기기의 다기능화 및 경량 소형화의 요구가 급속하게 높아지고 있다. 이것에 따라, 반도체소자의 고밀도 실장에 대한 요구는 해마다 강해지고, 특히 반도체소자를 적층하는 스택드(stacked) 멀티칩 패키지(이하 「스택드 MCP」라 한다)의 개발이 그 중심을 담당하고 있다.
스택드 MCP의 기술개발은, 패키지의 소형화와 다단적재라는 상반하는 목표의 양립에 있다. 그 때문에, 특히 반도체소자에 사용되는 실리콘 웨이퍼의 두께는 박막화가 급속히 진행되고, 웨이퍼 두께 100㎛ 이하의 것이 적극적으로 사용, 검토되고 있다. 또한 다단적재는, 패키지 제작공정의 복잡화를 야기하기 때문에, 패키지 제작공정의 간소화 및, 다단적재에 의한 와이어 본딩의 열이력회수의 증가에 대응한 제작 프로세스, 재료의 제안이 요구되고 있다.
이와 같은 상황 중, 스택드 MCP의 접착부재로서는 종래부터 페이스트 재료가 이용되어 왔다. 그러나, 페이스트 재료에서는, 반도체소자의 접착 프로세스에 있어서 수지의 밀려 나오기가 생기거나, 막두께 정밀도가 낮은 것과 같은 문제가 있다. 이들의 문제는, 와이어본딩시의 불량발생이나 페이스트제의 보이드 발생 등의 원인이 되기 때문에, 페이스트 재료를 이용한 경우에서는, 상술의 요구에 대처할 수 없게 되어 오고 있다.
이와 같은 문제를 개선하기 위해서, 최근, 페이스트 재료 대신에 필름상의 접착제가 사용되는 경향이 있다. 필름상의 접착제는 페이스트 재료와 비교하여, 반도체소자의 접착 프로세스에 있어서 밀려 나오기 양을 적게 제어하는 것이 가능하고, 또한, 필름의 막두께 정밀도를 높이고, 막두께의 격차를 작게 하는 것이 가능한 것으로부터, 특히 스택드 MCP에의 적용이 적극적으로 검토되고 있다.
이 필름상 접착제는, 통상, 접착층이 박리기재 위에 형성된 구성을 갖고 있다. 필름상 접착제의 대표적인 사용방법의 하나에 웨이퍼 이면 첩부방식이 있다. 웨이퍼 이면 첩부방식은, 반도체소자의 제작에 이용되는 실리콘 웨이퍼의 이면에 필름상 접착제를 직접 첩부하는 방법이다. 이 방법에서는, 반도체 웨이퍼에 대한 필름상 접착제의 첩부를 행한 후, 박리기재를 제거하고, 접착층 위에 다이싱 테이프를 첩부한다. 그 후, 웨이퍼 링에 장착시켜 원하는 반도체소자 치수로 웨이퍼를 접착층마다 절삭가공한다. 다이싱후의 반도체소자는, 같은 치수로 절출된 접착층을 이면에 갖는 구조로 되어 있다. 이 접착층 부착 반도체소자를 픽업해서 탑재되어야 할 기판에 열압착 등의 방법으로 첩부한다.
이 이면 첩부방식에 이용되는 다이싱 테이프는, 통상, 점착층이 기재 필름 위에 형성된 구성을 갖고 있어, 감압형 다이싱 테이프와 UV형 다이싱 테이프와의 2종류로 크게 나누어진다. 다이싱 테이프에 요구되는 기능으로서는, 다이싱시에는, 웨이퍼 절단에 따른 부하에 의해 반도체소자가 비산하지 않는 충분한 점착력이 요구된다. 또한, 다이싱한 각 반도체소자를 픽업할 때에는, 각 소자로의 점착제 나머지가 없고, 접착층 부착 반도체소자가 다이본더 설비에서 용이하게 픽업할 수 있는 것기 요구된다.
또한, 패키지 제작공정의 단축화의 요망으로부터, 프로세스 개선의 요구가 더욱 높아지고 있다. 종래의 웨이퍼 이면 첩부방식에서는 웨이퍼에 필름상 접착제를 첩부한 후, 다이싱 테이프를 첩부한다는 2개의 공정이 필요했다. 따라서, 이 프로세스를 간략화하기 위해서, 필름상 접착제와 다이싱 테이프와의 양쪽의 기능을 더불어 갖는 접착시트(다이본드 다이싱 시트)가 개발되어 있다. 이 접착시트로서는, 필름상 접착제와 다이싱 테이프를 접합시킨 구조를 갖는 적층 타입(예컨대, 특허문헌 1∼3 참조)이나, 하나의 수지층에서 점착층과 접착층과의 양쪽의 기능을 겸비한 단층 타입(예컨대, 특허문헌 4 참조)이 있다.
또한, 이와 같은 접착시트를, 반도체소자를 구성하는 웨이퍼의 형상으로 미리 가공해 두는 방법(소위 프리컷 가공)이 알려져 있다(예컨대 특허문헌 5, 6). 이러한 프리컷 가공은, 사용되는 웨이퍼의 형상에 맞추어 수지층을 뚫어, 웨이퍼를 첩부하는 부분 이외의 수지층을 박리해 두는 방법이다.
이러한 프리컷 가공을 실시하는 경우, 적층 타입의 접착시트는 일반적으로, 필름상 접착제에 있어서 접착층을 웨이퍼 형상에 맞추어 프리컷 가공하고, 그것과 다이싱 테이프를 접합시킨 후, 이 다이싱 테이프에 대하여 웨이퍼 링 형상으로 맞춘 프리컷 가공을 실시하거나, 또는, 미리 웨이퍼 링 형상으로 프리컷 가공한 다이싱 테이프를, 프리컷 가공한 필름상 접착제와 접합시키는 것에 의해 제작된다.
또한, 단층 타입의 접착시트는 일반적으로, 박리기재 위에 접착층과 점착층의 양쪽의 기능을 갖는 수지층(이하, 「점접착층」이라 한다)을 형성하고, 이 점접착층에 대하여 프리컷 가공을 행하고, 수지층의 불필요 부분을 제거한 후에 기재 필름과 접합시키는 등의 방법에 의해 제작된다.
특허문헌 1 : 일본국특허 제 3348923호 공보
특허문헌 2 : 일본국특개평 10-335271호 공보
특허문헌 3 : 일본국특허 제 2678655호 공보
특허문헌 4 : 일본국특공평 7-15087호 공보
특허문헌 5 : 일본국실공평 6-18383호 공보
특허문헌 6 : 등록실용신안 3021645호 공보
접착 필름의 프리컷 가공은, 예컨대, 도 14에 나타내는 방법에 의해 행하여진다. 도 14는, 단층 타입의 접착시트에 대하여 프리컷 가공을 행하는 일련의 공정도이다. 도 14에 나타낸 바와 같이, 우선, 박리기재(10)와, 점접착층(12) 및 기재필름(14)으로 이루어지는 점접착 필름(다이싱 테이프)(20)을 접합시켜, 프리컷 전의 접착시트를 제작한다(도 14의 (a)). 다음에, 소망 형상에 따른 프리컷 칼(C)을, 기재 필름(14)의 표면(F14)으로부터, 박리기재(10)에 도달할 때까지 진입시켜 컷 작업을 행한다(도 14의 (b)). 그 후, 점접착층(12) 및 기재 필름(14)의 불필요 부분을 제거함으로써 프리컷 가공을 완료한다(도 14의 (c)). 또, 적층 타입의 접착시트의 경우도, 점접착층(12)이 접착층 및 점착층이 되어 있다는 점을 제외하고, 상기와 동일한 방법으로 프리컷 가공이 행하여진다.
그런데, 이 프리컷 가공시에 있어서, 프리컷 칼(C)이 박리기재(10)에 도달하지 않고 있으면 컷 가공이 불충분하게 되고, 불필요 부분의 박리 작업시에 필요 부분도 박리되는 것 같은 불량이 생긴다. 그 때문에, 종래 이와 같은 컷 불량을 회피하기 위해서, 프리컷 칼(C)의 진입량은, 점접착층(12)과 박리기재(10)와의 계면보다도 깊게 설정되어 있다.
그런데, 이와 같이 프리컷 칼(C)의 진입량을 깊게 설정해서 프리컷 가공을 행한 접착시트에서는, 도 15에 나타낸 바와 같이, 점접착층(12)이 박리기재(10)의 절입부(E)에 휩쓸려 들어가고, 박리기재(10)와 점접착층(12)과의 계면이 실링되어 버리는 것을 본 발명자들은 발견했다. 더욱이, 이 상태에서 접착시트를 웨이퍼에 라미네이트하려고 한 경우, 박리기재(10)로부터 점접착층(12)을 박리하는 것이 곤란하게 되어, 박리 불량이 생기기 쉬워지게 되는 것을 본 발명자들은 발견했다.
또한, 접착 필름의 프리컷 가공은, 예컨대, 도 24에 나타내는 방법에 의해 행하여진다. 도 24는 적층 타입의 접착시트에 대하여 프리컷 가공을 행하는 일련의 공정도이다. 도 24에 나타낸 바와 같이, 우선, 박리기재(212) 및 접착층(214)으로 이루어지는 필름상 접착제와, 기재 필름(224) 및 점착층(222)으로 이루어지는 다이싱 테이프를 접합시켜 프리컷 전의 접착시트를 제작한다(도 24의 (a)). 다음에, 소망 형상에 따른 프리컷 칼(C)을, 기재 필름(224)의 표면(F24)으로부터, 박리기재(212)에 도달할 때까지 진입시켜 컷 작업을 행한다(도 24의 (b)). 그 후, 접착층(214), 점착층(222) 및 박리 필름(224)의 불필요 부분을 제거함으로써, 프리컷 가공을 완료한다(도 24의 (c)). 또, 단층 타입의 접착시트의 경우도, 접착층(214) 및 점착층(222) 대신에, 이 양쪽의 기능을 갖는 점접착층을 이용하는 것 이외에는 상기와 동일한 방법으로 프리컷 가공이 행하여진다. 그러나, 상기의 프리컷 가공시에 있어서, 프리컷 칼(C)이 박리기재(212)에 도달하지 않고 있으면 컷 가공이 불충분하게 되고, 불필요 부분의 박리 작업시에 필요 부분도 박리되는 것과 같은 불량을 발생시킨다. 이와 같은 컷 불량을 회피하기 위해서, 프리컷 칼(C)의 진입량은, 접착층(214)과 박리기재(212)와의 계면보다도 깊게 설정되어 있었다.
그런데, 이와 같이 프리컷 칼(C)의 진입량을 깊게 설정해서 프리컷 가공을 행한 접착시트에서는, 도 25에 나타낸 바와 같이, 접착층(214)이나 점착층(222)이 박리기재(212)의 절입부(F)에 휩쓸려 들어가고, 박리기재(212)와 접착층(214)과의 계면이 실링되어 버리는 것을 본 발명자들은 발견했다. 더욱이, 이 상태에서 접착시트를 웨이퍼에 라미네이트 하도록 한 경우, 박리기재(212)로부터 접착층(214)을 박리하는 것이 어렵게 되어, 박리 불량이 생기기 쉬워지는 것을 본 발명자들은 발견했다.
본 발명은, 상기 종래 기술이 갖는 과제에 비추어 보아 이루어진 것이며, 프리컷 가공이 실시되어 있고, 박리기재로부터의 점접착층 및 기재 필름을 포함하는 적층체의 박리 불량, 또는 접착층, 점착층 및 기재 필름을 포함하는 적층체의 박리 불량을 충분히 억제하는 것이 가능한 접착시트 및 그 제조방법, 및, 상기 접착시트를 이용한 반도체장치의 제조방법 및 반도체장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명은, 박리기재, 기재 필름, 및, 상기 박리기재와 상기 기재 필름과의 사이에 배치되는 제 1의 점접착층을 구비하는 접착시트로서, 상기 박리기재에는, 상기 제 1의 점접착층측의 면으로부터 절입부가 환상으로 형성되어 있고, 상기 제 1의 점접착층은, 상기 박리기재에 있어서의 상기 절입부의 내측의 면 전체를 덮도록 적층되어 있고, 상기 절입부의 칼자국 깊이는, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하인 것을 특징으로 하는 접착시트를 제공한다.
여기에서, 본 발명에 있어서의 칼자국 깊이는, 박리기재에 형성된 절입부의 박리기재의 두께 방향의 깊이를 전자현미경에 의한 단면관찰에 의해 임의로 10점 측정하고, 이것을 평균한 값을 의미한다.
이러한 접착시트는, 상술한 프리컷 가공이 실시된 접착시트이다. 이러한 접착시트에 있어서는, 박리기재에 있어서 절입부의 칼자국 깊이가 상기 범위인 것에 의해, 제 1의 점접착층이 절입부에 휩쓸려 들어가는 것을 충분히 억제할 수 있다. 그 때문에, 박리기재와 제 1의 점접착층과의 계면이 실링되지 않고, 박리기재로부터의 제 1의 점접착층 및 기재 필름의 박리가 용이하게 되어 박리 불량의 발생을 충분히 억제할 수 있다.
또한, 상기 접착시트는, 상기 박리기재의 두께를 a(㎛), 상기 절입부의 칼자국 깊이를 d(㎛)로 하여, (d/a)의 값이 하기식(1)의 조건을 만족하고 있는 것이 바람직하다.
0 < (d/a) ≤ 0.7 (1)
이것에 의해, 제 1의 점접착층이 절입부에 휩쓸려 들어가는 것을 보다 충분히 억제할 수 있고, 박리 불량의 발생을 보다 충분히 억제할 수 있다.
또한, 상기 접착시트에 있어서, 상기 제 1의 점접착층은, 상기 박리기재를 박리한 후에 상기 제 1의 점접착층을 첩부해야 할 피착체의 평면형상에 합치하는 평면형상을 갖고 있는 것이 바람직하다.
상기 피착체로서는, 예컨대 반도체 웨이퍼를 들 수 있다. 이 반도체 웨이퍼의 평면형상에 합치하는 평면형상을 제 1의 점접착층이 갖고 있는 것에 의해, 반도체 웨이퍼를 다이싱하는 공정이 용이하게 되는 경향이 있다. 또, 제 1의 점접착층의 평면형상은, 반도체 웨이퍼의 평면형상에 완전히 일치하고 있을 필요는 없고, 예컨대, 반도체 웨이퍼의 평면형상과 서로 다르더라도 좋고, 반도체 웨이퍼의 평면형상의 면적보다 약간 커도 좋다.
더욱이, 상기 접착시트에 있어서, 상기 제 1의 점접착층은, 상기 박리기재를 박리한 후에 상기 제 1의 점접착층을 첩부해야 할 피착체 및 상기 기재 필름에 대하여 실온에서 점착성을 갖는 것이 바람직하다.
이것에 의해, 반도체 웨이퍼를 다이싱할 때에 반도체 웨이퍼가 충분히 고정되어, 다이싱이 용이하게 된다. 또한, 반도체 웨이퍼를 다이싱할 때에 웨이퍼 링을 이용하고, 이 웨이퍼 링에 제 1의 점접착층이 밀착하도록 접착시트의 첩부를 행한 경우, 웨이퍼 링으로의 점착력이 충분히 얻어져서 다이싱이 용이하게 된다.
또한, 상기 제 1의 점접착층은, 고에너지선의 조사에 의해 상기 기재 필름에 대한 점착력이 저하하는 것이 바람직하다.
이것에 의해, 제 1의 점접착층을 기재 필름으로부터 박리할 때에 있어서, 방사선 등의 고에너지선을 조사하는 것에 의해, 박리가 용이하게 가능해진다.
또한, 상기 접착시트는, 상기 제 1의 점접착층의 주변부의 적어도 일부와 상기 박리기재와의 사이에 배치되는 제 2의 점접착층을 더 구비하는 것이 바람직하다.
이러한 제 2의 점접착층을 구비하고 있는 것에 의해, 반도체 웨이퍼의 다이싱시에 사용하는 웨이퍼 링에 대하여 이 제 2의 점접착층을 첩부하고, 제 1의 점접착층이 웨이퍼 링에 직접 첩부되지 않도록 할 수 있다. 제 1의 점접착층이 웨이퍼 링에 직접 첩부되는 경우에는, 제 1의 점접착층의 점착력은, 웨이퍼 링으로부터 용 이하게 박리할 수 있을 정도의 낮은 점착력으로 조정할 필요가 생긴다. 그러나, 제 2의 점접착층을 웨이퍼 링에 첩부하는 것에 의해, 이와 같은 점착력의 조정이 불필요하게 된다. 따라서, 제 1의 점접착층에는 충분히 높은 점착력을 갖게 하는 동시에, 제 2의 점접착층에는 웨이퍼 링을 용이하게 박리할 수 있을 정도의 충분히 낮은 점착력을 갖게 하는 것에 의해, 반도체 웨이퍼의 다이싱 작업 및 그 후의 웨이퍼 링의 박리 작업을 보다 효율적으로 행하는 것이 가능해진다. 더욱이, 제 2의 점접착층의 점착력을 충분히 낮게 조정할 수 있기 때문에, 박리기재와 제 2의 점접착층과의 사이에 박리 기점을 만들어 내기 쉬워져, 박리기재로부터의 제 2의 점접착층, 제 1의 점접착층 및 기재 필름의 박리가 용이하게 되어 박리 불량의 발생을 보다 충분하게 억제하는 것이 가능해진다.
여기에서, 상기 제 2의 점접착층은, 상기 박리기재를 박리한 후에 상기 제 2의 점접착층을 첩부해야 할 피착체 및 상기 제 1의 점접착층에 대하여 실온에서 점착성을 갖는 것이 바람직하다.
또한, 상기 접착시트는, 상기 제 1의 점접착층의 상기 주변부의 적어도 일부와 상기 제 2의 점접착층과의 사이에 배치되는 중간층을 더 구비하는 것이 바람직하다.
이러한 중간층을 구비하고 있는 것에 의해, 제 2의 점접착층의 재료선택의 자유도를 높일 수 있다. 예컨대, 제 2의 점접착층을 구비하는 접착시트를 제조할 때에는, 박리기재 위에 제 2의 점접착층을 적층한 후, 이 제 2의 점접착층을 프리컷할 필요가 있다. 저렴하게 입수할 수 있는 점접착층은 그것 자체로 자기 지지성 이 없어, 박리기재로부터 깨끗하게 제거하는 것이 곤란하게 될 경우가 있다. 그러나, 제 2의 점접착층 위에 중간층을 구비하는 것에 의해, 프리컷시에 이 중간층마다 제 2의 점접착층을 용이하게 제거하는 것이 가능하게 되고, 작업의 효율화를 도모함과 동시에, 제 2의 점접착층의 재료선택의 자유도를 높일 수 있다. 그 때문에, 제 2의 점접착층의 점착력을 조정하는 것이 용이하게 가능해지고, 박리기재와 제 2의 점접착층과의 사이에 박리 기점을 만들어내기 쉬워져, 박리기재로부터의 제 2의 점접착층, 제 1의 점접착층 및 기재 필름의 박리가 용이하게 되어 박리 불량의 발생을 보다 충분히 억제하는 것이 가능해진다.
또한, 본 발명은, 박리기재, 기재 필름, 및, 상기 박리기재와 상기 기재 필름과의 사이에 배치되는 제 1의 점접착층을 구비하는 접착시트의 제조방법으로서, 상기 박리기재 위로, 상기 제 1의 점접착층 및 상기 기재 필름을 적층하는 제 1의 적층공정과, 상기 제 1의 적층공정 후에, 상기 기재 필름의 상기 제 1의 점접착층측과 반대측의 면으로부터 상기 박리기재에 도달할 때까지 칼자국을 넣어, 상기 박리기재에 절입부를 환상으로 형성하는 제 1의 절단공정을 포함하고, 상기 제 1의 절단공정에 있어서, 상기 절입부의 칼자국 깊이가, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는 것을 특징으로 하는 접착시트의 제조방법을 제공한다.
본 발명은 또, 박리기재, 기재 필름, 상기 박리기재와 상기 기재 필름과의 사이에 배치되는 제 1의 점접착층, 및, 상기 박리기재와 상기 제 1의 점접착층과의 사이에 배치되는 제 2의 점접착층을 구비하는 접착시트의 제조방법으로서, 상기 박 리기재 위에 부분적으로 상기 제 2의 점접착층을 적층하는 제 2의 적층공정과, 상기 박리기재 및 상기 제 2의 점접착층 위에, 상기 제 1의 점접착층 및 상기 기재 필름을 적층하는 제 3의 적층공정과, 상기 기재 필름의 상기 제 1의 점접착층측과 반대측의 면으로부터 상기 박리기재에 도달할 때까지 칼자국을 넣어, 상기 박리기재에 절입부를 환상으로 형성하는 제 2의 절단공정을 포함하고, 상기 제 2의 절단공정에 있어서, 상기 절입부의 내측의 영역 내에서 상기 제 1의 점접착층의 주변부의 적어도 일부와 상기 박리기재와의 사이에 상기 제 2의 점접착층이 배치된 상태로 되도록 절단을 행함과 동시에, 상기 절입부의 칼자국 깊이가, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는 것을 특징으로 하는 접착시트의 제조방법을 제공한다.
본 발명은 더욱이, 박리기재, 기재 필름, 상기 박리기재와 상기 기재 필름과의 사이에 배치되는 제 1의 점접착층, 상기 박리기재와 상기 제 1의 점접착층과의 사이에 배치되는 제 2의 점접착층, 및, 상기 제 1의 점접착층과 상기 제 2의 점접착층과의 사이에 배치되는 중간층을 구비하는 접착시트의 제조방법으로서, 상기 박리기재 위에 부분적으로 상기 제 2의 점접착층 및 상기 중간층을 적층하는 제 4의 적층공정과, 상기 박리기재 및 상기 중간층 위에, 상기 제 1의 점접착층 및 상기 기재 필름을 적층하는 제 5의 적층공정과, 상기 기재 필름의 상기 제 1의 점접착층측과 반대측의 면으로부터 상기 박리기재에 도달할 때까지 칼자국을 넣어, 상기 박리기재에 절입부를 환상으로 형성하는 제 3의 절단공정을 포함하고, 상기 제 3의 절단공정에 있어서, 상기 절입부의 내측의 영역 내에서 상기 제 1의 점접착층의 주 변부의 적어도 일부와 상기 박리기재와의 사이에 상기 제 2의 점접착층 및 상기 중간층이 배치된 상태로 되도록 절단을 행함과 동시에, 상기 절입부의 칼자국 깊이가, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는 것을 특징으로 하는 접착시트의 제조방법을 제공한다.
이들 접착시트의 제조방법에 있어서는, 프리컷 가공을 실시함과 동시에, 그 프리컷 가공에 의해 박리기재에 형성하는 절입부의 칼자국 깊이가 상기 범위로 되도록 하고 있다. 이것 때문에, 얻어진 접착시트에서는, 박리 불량의 발생을 충분히 억제하는 것이 가능해진다.
또한, 상기 제 1∼3의 절단공정에 있어서, 상기 박리기재의 두께를 a(㎛), 상기 절입부의 칼자국 깊이를 d(㎛)로 하여, (d/a)의 값이 하기식(1)의 조건을 만족하도록 칼자국을 넣는 것이 바람직하다.
0 < (d/a）≤ 0.7 (1)
이것에 의해, 박리 불량의 발생을 보다 충분히 억제하는 것이 가능한 접착시트를 얻을 수 있다.
또한, 본 발명은, 상기 본 발명의 접착시트로부터 상기 박리기재를 박리하여, 상기 기재 필름 및 상기 제 1의 점접착층으로 이루어지는 제 1의 적층체를 얻는 제 1의 박리 공정과, 상기 제 1의 적층체에 있어서 상기 제 1의 점접착층을 반도체 웨이퍼에 첩부하는 제 1의 첩부공정과, 상기 반도체 웨이퍼 및 상기 제 1의 점접착층을 다이싱하는 것에 의해, 상기 제 1의 점접착층이 부착된 반도체소자를 얻는 제 1의 다이싱 공정과, 상기 제 1의 점접착층이 부착된 상기 반도체소자를 상 기 기재 필름으로부터 픽업하는 제 1의 픽업 공정과, 상기 반도체소자를, 상기 제 1의 점접착층을 통해서 반도체소자 탑재용 지지부재에 접착하는 제 1의 접착 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
본 발명은 또한, 상기 본 발명의 접착시트로부터 상기 박리기재를 박리하여, 상기 기재 필름, 상기 제 1의 점접착층 및 상기 제 2의 점접착층으로 이루어지는 제 2의 적층체를 얻는 제 2의 박리 공정과, 상기 제 2의 적층체에 있어서 상기 제 1의 점접착층을 반도체 웨이퍼에 첩부하고, 상기 제 2의 점접착층을 웨이퍼 링에 첩부하는 제 2의 첩부공정과, 상기 반도체 웨이퍼 및 상기 제 1의 점접착층을 다이싱하는 것에 의해, 상기 제 1의 점접착층이 부착된 반도체소자를 얻는 제 2의 다이싱 공정과, 상기 제 1의 점접착층이 부착된 상기 반도체소자를 상기 기재 필름으로부터 픽업하는 제 2의 픽업 공정과, 상기 반도체소자를, 상기 제 1의 점접착층을 통해서 반도체소자 탑재용 지지부재에 접착하는 제 2의 접착 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
본 발명은 더욱이, 상기 본 발명의 접착시트로부터 상기 박리기재를 박리하여, 상기 기재 필름, 상기 제 1의 점접착층, 상기 중간층 및 상기 제 2의 점접착층으로 이루어지는 제 3의 적층체를 얻는 제 3의 박리 공정과, 상기 제 3의 적층체에 있어서 상기 제 1의 점접착층을 반도체 웨이퍼에 첩부하고, 상기 제 2의 점접착층을 웨이퍼 링에 첩부하는 제 3의 첩부공정과, 상기 반도체 웨이퍼 및 상기 제 1의 점접착층을 다이싱하는 것에 의해, 상기 제 1의 점접착층이 부착된 반도체소자를 얻는 제 3의 다이싱 공정과, 상기 제 1의 점접착층이 부착된 상기 반도체소자를 상 기 기재 필름으로부터 픽업하는 제 3의 픽업 공정과, 상기 반도체소자를, 상기 제 1의 점접착층을 통해서 반도체소자 탑재용 지지부재에 접착하는 제 3의 접착 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
이들 제조방법에 의하면, 그 제조공정에 있어서 본 발명의 접착시트를 이용하고 있기 때문에, 제조 과정에 있어서 박리 불량의 발생이 충분히 억제되어, 반도체장치를 효율적으로 또한 확실하게 제조할 수 있다.
본 발명은 더욱이, 상기 본 발명의 반도체장치의 제조방법에 의해 제조되어 있는 것을 특징으로 하는 반도체장치를 제공한다.
또한, 본 발명은, 박리기재, 접착층, 점착층 및 기재 필름이 순차 적층된 구성을 갖는 접착시트로서, 상기 접착층은, 소정의 제 1의 평면형상을 갖고, 또한, 상기 박리기재 위에 부분적으로 형성되고 있고, 상기 박리기재에는, 상기 제 1의 평면형상의 주변에 따라, 상기 접착층에 접하는 측의 면으로부터 제 1의 절입부가 형성되어 있고, 상기 제 1의 절입부의 칼자국 깊이는, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하인 것을 특징으로 하는 접착시트를 제공한다.
여기에서, 본 발명에 있어서의 칼자국 깊이는, 박리기재에 형성된 절입부의 박리기재의 두께 방향의 깊이를 전자현미경에 의한 단면관찰에 의해 임의로 10점 측정하고, 이것을 평균한 값을 의미한다.
이러한 접착시트는, 상술한 프리컷 가공이 실시된 접착시트이다. 이러한 접착시트에 있어서는, 박리기재에 있어서의 제 1의 절입부의 칼자국 깊이가 상기 범위인 것에 의해, 접착층이나 점착층이 제 1의 절입부에 휩쓸려 들어가는 것을 충분 히 억제할 수 있다. 그 때문에, 박리기재와 접착층과의 계면이 실되지 않고, 박리기재로부터의 접착층, 점착층 및 기재 필름의 박리가 용이하게 되어 박리 불량의 발생을 충분히 억제할 수 있다.
또한, 상기 접착시트는, 상기 박리기재의 두께를 a(㎛), 상기 제 1의 절입부의 칼자국 깊이를 d1(㎛)로 하여, (d1/a)의 값이 하기식(2)의 조건을 만족하고 있는 것이 바람직하다.
0 < (d1/a）≤ 0.7 (2)
이것에 의해, 접착층이나 점착층이 제 1의 절입부에 휩쓸려 들어가는 것을 보다 충분히 억제할 수 있고, 박리 불량의 발생을 보다 충분히 억제할 수 있다.
또한, 상기 접착시트에 있어서, 상기 점착층은, 상기 접착층을 덮고, 또한, 상기 접착층의 주위에서 상기 박리기재에 접하도록 적층되어 있는 것이 바람직하다. 이와 같이 점착층이 적층된 접착시트에 있어서, 상기 점착층 및 상기 기재 필름은, 소정의 제 2의 평면형상을 갖고, 또한, 상기 박리기재에 대하여 부분적으로 형성되어 있고, 상기 박리기재에는, 상기 제 2의 평면형상의 주변에 따라, 상기 점착층에 접하는 측의 면으로부터 제 2의 절입부가 형성되어 있고, 상기 제 2의 절입부의 칼자국 깊이는, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하인 것이 바람직하다.
이러한 접착시트는, 접착층에 대하여 프리컷 가공이 실시되고 있음과 동시에, 이 접착층을 피복하도록 적층된 점착층 및 기재 필름에 대하여도 별개로 프리컷 가공이 실시되어 있다. 이러한 접착시트에 있어서는, 박리기재에 있어서 제 2의 절입부의 칼자국 깊이가 상기 범위인 것에 의해, 점착층이 제 2의 절입부에 휩쓸려 들어가는 것을 충분히 억제할 수 있다. 그 때문에, 박리기재와 점착층과의 계면이 실되지 않고, 박리기재로부터의 점착층 및 기재 필름의 박리가 용이하게 되어 박리 불량의 발생을 충분히 억제할 수 있다.
또한, 상기 접착시트는, 상기 박리기재의 두께를 a(㎛), 상기 제 2의 절입부의 칼자국 깊이를 d2(㎛)로 하여, (d2/a)의 값이 하기식(3)의 조건을 만족하고 있는 것이 바람직하다.
0 < (d2/a）≤ 0.7 (3)
이것에 의해, 점착층이 제 2의 절입부에 휩쓸려 들어가는 것을 보다 충분히 억제할 수 있고, 박리 불량의 발생을 보다 충분히 억제할 수 있다.
또한, 상기 접착시트에 있어서, 상기 접착층은, 상기 박리기재를 박리한 후에 상기 접착층을 첩부해야 할 피착체의 평면형상에 합치하는 평면형상을 갖고 있는 것이 바람직하다.
상기 피착체로서는, 예컨대 반도체 웨이퍼를 들 수 있다. 이 반도체 웨이퍼의 평면형상에 합치하는 평면형상을 접착층이 갖고 있는 것에 의해, 반도체 웨이퍼를 다이싱하는 공정이 용이하게 되는 경향이 있다. 또, 접착층의 평면형상은, 반도체 웨이퍼의 평면형상에 완전히 일치하고 있을 필요는 없고, 예컨대, 반도체 웨이퍼의 평면형상보다도 약간 큰 평면형상이어도 좋다.
더욱이, 상기 접착시트에 있어서, 상기 점착층은, 상기 박리기재를 박리한 후에 상기 점착층을 첩부해야 할 피착체 및 상기 접착층에 대하여 실온에서 점착력 을 갖는 것이 바람직하다.
이것에 의해, 반도체 웨이퍼를 다이싱할 때에 반도체 웨이퍼가 충분히 고정되어, 다이싱이 용이하게 된다. 또한, 반도체 웨이퍼를 다이싱할 때에 웨이퍼 링을 이용하고, 이 웨이퍼 링에 점착층이 밀착하도록 접착시트의 첩부를 행한 경우, 웨이퍼 링에의 점착력이 충분히 얻어져서 다이싱이 용이하게 된다.
또한, 상기 점착층은, 고에너지선의 조사에 의해 상기 접착층에 대한 점착력이 저하하는 것이 바람직하다.
이것에 의해, 접착층과 점착층을 박리할 때에 있어서, 방사선 등의 고에너지선을 조사하는 것에 의해, 박리가 용이하게 가능해진다.
본 발명은 또한, 박리기재, 접착층, 점착층 및 기재 필름이 순차 적층된 구성을 갖는 접착시트의 제조방법으로서, 상기 박리기재 위에, 상기 접착층, 상기 점착층 및 상기 기재 필름을 순차 적층하는 제 1의 적층공정과, 상기 기재 필름의 상기 점착층에 접하는 측과 반대측의 면으로부터 상기 박리기재에 도달할 때까지 칼자국을 넣어, 상기 접착층, 상기 점착층 및 상기 기재 필름을 소정의 평면형상으로 절단함과 동시에, 상기 박리기재에 제 1의 절입부를 형성하는 제 1의 절단공정을 포함하고, 상기 제 1의 절단공정에 있어서, 상기 제 1의 절입부의 칼자국 깊이가, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는 것을 특징으로 하는 접착시트의 제조방법을 제공한다.
이러한 접착시트의 제조방법에 있어서는, 프리컷 가공을 실시함과 동시에, 그 프리컷 가공에 의해 박리기재에 형성하는 제 1의 절입부의 칼자국 깊이가 상기 범위로 되도록 하고 있다. 이것 때문에, 얻어진 접착시트에서는, 박리 불량의 발생을 충분히 억제하는 것이 가능해진다.
또한, 상기 제 1의 절단공정에 있어서, 상기 박리기재의 두께를 a(㎛), 상기 제 1의 절입부의 칼자국 깊이를 d1(㎛)으로 하여, (d1/a)의 값이 하기식(2)의 조건을 만족하도록 칼자국을 넣는 것이 바람직하다.
0 < (d1/a）≤ 0.7 (2)
이것에 의해, 박리 불량의 발생을 보다 충분히 억제하는 것이 가능한 접착시트를 얻을 수 있다.
본 발명은 더욱이, 박리기재, 접착층, 점착층 및 기재 필름이 순차 적층된 구성을 갖는 접착시트의 제조방법으로서, 상기 박리기재 위에, 상기 접착층을 적층하는 제 2의 적층공정과, 상기 접착층의 상기 박리기재에 접하는 측과 반대측의 면으로부터 상기 박리기재에 도달할 때까지 칼자국을 넣어, 상기 접착층을 소정의 제 1의 평면형상으로 절단함과 동시에, 상기 박리기재에 제 1의 절입부를 형성하는 제 2의 절단공정과, 상기 접착층 위에, 상기 점착층 및 상기 기재 필름을 순차 적층하는 제 3의 적층공정을 포함하고, 상기 제 2의 절단공정에 있어서, 상기 제 1의 절입부의 칼자국 깊이가, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는 것을 특징으로 하는 접착시트의 제조방법을 제공한다.
이러한 접착시트의 제조방법에 있어서도, 프리컷 가공을 실시함과 동시에, 그 프리컷 가공에 의해 박리기재에 형성하는 제 1의 절입부의 칼자국 깊이가 상기 범위로 되도록 하고 있기 때문에, 얻어진 접착시트는, 박리 불량의 발생을 충분히 억제하는 것이 가능해진다.
또한, 상기 제 2의 절단공정에 있어서, 상기 박리기재의 두께를 a(㎛), 상기 제 1의 절입부의 칼자국 깊이를 d1(㎛)으로 하여, (d1/a)의 값이 하기식(2)의 조건을 만족하도록 칼자국을 넣는 것이 바람직하다.
0 < (d1/a）≤ 0.7 (2)
이것에 의해, 박리 불량의 발생을 보다 충분히 억제하는 것이 가능한 접착시트를 얻을 수 있다.
또한, 상기 접착시트의 제조방법에 있어서는, 상기 제 3의 적층공정에 있어서, 상기 점착층이, 상기 접착층을 덮고, 또한, 상기 접착층의 주위에서 상기 박리기재에 접하도록, 상기 점착층 및 상기 기재 필름을 적층하고, 상기 기재 필름의 상기 점착층에 접하는 측과 반대측의 면으로부터 상기 박리기재에 도달할 때까지 칼자국을 넣어, 상기 기재 필름 및 상기 점착층을 소정의 제 2의 평면형상으로 절단함과 동시에, 상기 박리기재에 제 2의 절입부를 형성하는 제 3의 절단공정을 더 포함하고, 상기 제 3의 절단공정에 있어서, 상기 제 2의 절입부의 칼자국 깊이가, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는 것이 바람직하다.
이러한 접착시트의 제조방법에 있어서는, 프리컷 가공에 의해 박리기재에 형성하는 제 2의 절입부의 칼자국 깊이가 상기 범위로 되도록 하고 있기 때문에, 얻어진 접착시트는, 박리 불량의 발생을 충분히 억제하는 것이 가능해진다.
또한, 상기 제 3의 절단공정에 있어서, 상기 박리기재의 두께를 a(㎛), 상기 제 2의 절입부의 칼자국 깊이를 d2(㎛)로 하여, (d2/a)의 값이 하기식(3)의 조건을 만족하도록 칼자국을 넣는 것이 바람직하다.
0 < (d2/a）≤ 0.7 (3)
이것에 의해, 박리 불량의 발생을 보다 충분히 억제하는 것이 가능한 접착시트를 얻을 수 있다.
본 발명은 또한, 상기 본 발명의 접착시트에 있어서, 상기 접착층, 상기 점착층 및 상기 기재 필름으로 이루어지는 적층체를 상기 박리기재로부터 박리하고, 상기 적층체를, 상기 접착층을 통해서 반도체 웨이퍼에 첩부하여 적층체 부착 반도체 웨이퍼를 얻는 첩부공정과, 상기 적층체 부착 반도체 웨이퍼를 다이싱하고, 소정의 크기의 적층체 부착 반도체소자를 얻는 다이싱 공정과, 상기 적층체의 상기 점착층에 고에너지선을 조사해서 상기 점착층의 상기 접착층에 대한 점착력을 저하시킨 후, 상기 점착층 및 상기 기재 필름을 상기 접착층으로부터 박리해서 적층체 부착 반도체소자를 얻는 박리 공정과, 상기 적층체 부착 반도체소자를, 상기 접착층을 통해서 반도체소자 탑재용 지지부재에 접착하는 접착 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
이러한 제조방법에 의하면, 그 제조공정에 있어서 본 발명의 접착시트를 이용하고 있기 때문에, 제조 과정에 있어서의 박리 불량의 발생이 충분히 억제되어, 반도체장치를 효율적으로 또한 확실하게 제조할 수 있다.
본 발명은 더욱이, 상기 본 발명의 반도체장치의 제조방법에 의해 제조되어 있는 것을 특징으로 하는 반도체장치를 제공한다.
이하, 도면을 참조하면서 본 발명의 적당한 실시형태에 관해서 상세하게 설명한다. 또, 이하의 설명에서는, 동일 또는 상당 부분에는 동일부호를 붙이고, 중복하는 설명은 생략한다. 또한, 상하 좌우 등의 위치 관계는, 특별히 한정하지 않는 한, 도면에 나타내는 위치 관계에 근거하는 것으로 한다. 더욱이, 도면의 치수비율은 도시한 비율에 한정되는 것은 아니다.
[접착시트]
(제 1 실시형태)
도 1은, 본 발명의 접착시트의 제 1 실시형태를 나타내는 평면도이며, 도 2는, 도 1에 나타내는 접착시트(1)를 도 1의 A1-A1선에 따라 절단했을 경우의 모식단면도이다. 도 1 및 도 2에 나타낸 바와 같이, 접착시트(1)는, 박리기재(10)와, 제 1의 점접착층(12)과, 기재 필름(14)이 순차 적층된 구성을 갖고 있다. 또한, 제 1의 점접착층(12) 및 기재 필름(14)으로 이루어지는 제 1의 적층체(20)는, 소정의 평면형상으로 절단되어 있고, 박리기재(10) 위에 부분적으로 적층되어 있다. 더욱이, 박리기재(10)에는, 제 1의 적층체(20)의 평면형상의 주변에 따라, 제 1의 점접착층(12)측의 면으로부터 박리기재(10)의 두께 방향으로 절입부(D)가 환상으로 형성되어 있다. 제 1의 적층체(20)는, 박리기재(10)에 있어서 절입부(D)의 내측의 면 전체를 덮도록 적층되어 있다.
여기에서, 제 1의 적층체(20)의 상기 소정의 평면형상은, 박리기재(10) 위에 제 1의 적층체(20)가 부분적으로 적층된 상태로 되는 형상이면 특별히 제한되지 않는다. 제 1의 적층체(20)의 상기 소정의 평면형상은, 반도체 웨이퍼 등의 피착체의 평면형상에 합치하는 평면형상인 것이 바람직하고, 예컨대, 원형, 거의 원형, 사각형, 오각형, 육각형, 8팔형, 웨이퍼 형상(원의 외주의 일부가 직선인 형상) 등의, 반도체 웨이퍼로의 첩부가 용이한 형상인 것이 바람직하다. 이들 중에서도, 반도체 웨이퍼 탑재부 이외의 낭비되는 부분을 적게 하기 위해서, 원형이나 웨이퍼 형상이 바람직하다.
또한, 반도체 웨이퍼의 다이싱을 행할 때에는, 통상, 다이싱 장치의 취급에서의 취급을 위해 웨이퍼 링이 사용된다. 이 경우, 도 3에 나타낸 바와 같이, 접착시트(1)로부터 박리기재(10)를 박리하고, 제 1의 점접착층(12)에 웨이퍼 링(34)을 첩부하고, 그 내측에 반도체 웨이퍼(32)를 첩부한다. 여기에서, 웨이퍼 링(34)은, 원환상이나 사각환상 등의 테두리가 되어 있다. 접착시트(1)에 있어서의 제 1의 적층체(20)는, 이 웨이퍼 링(34)에 합치하는 평면형상을 더 갖고 있는 것이 바람직하다.
또한, 제 1의 점접착층(12)은, 실온(25℃)에서 반도체 웨이퍼나 웨이퍼 링 등의 피착체를 충분히 고정하는 것이 가능하고, 또한, 웨이퍼 링 등에 대해서는 다이싱 후에 박리가능할 정도의 점착성을 갖고 있는 것이 바람직하다.
또한, 접착시트(1)에 있어서, 박리기재(10)에 형성된 절입부(D)의 칼자국 깊이(d)는, 박리기재(10)의 두께 미만으로 되어 있고, 또한, 25㎛ 이하로 되어 있다.
이하, 접착시트(1)를 구성하는 각 층에 관해서 상세하게 설명한다.
박리기재(10)는, 접착시트(1)의 사용시에 캐리어 필름으로서의 역할을 다하는 것이다. 이러한 박리기재(10)로서는, 예컨대, 폴리에틸렌테레프탈레이트 필름 등의 폴리에스테르계 필름, 폴리테트라플루오로에틸렌 필름, 폴리에틸렌 필름, 폴리프로필렌 필름, 폴리메틸펜텐 필름, 폴리비닐아세테이트 필름 등의 폴리올레핀계 필름, 폴리염화비닐 필름, 폴리이미드 필름 등의 플라스틱 필름 등을 사용할 수 있다. 또한, 종이, 부직포, 금속박 등도 사용할 수 있다.
또한, 박리기재(10)의 제 1의 점접착층(12)측의 면은, 실리콘계 박리제, 불소계 박리제, 장쇄 알킬아크릴레이트계 박리제 등의 이형제로 표면처리되어 있는 것이 바람직하다.
박리기재(10)의 두께는, 사용시의 작업성을 손상하지 않는 범위에서 적당히 선택할 수 있다. 박리기재(10)의 두께는, 10∼500㎛인 것이 바람직하고, 25∼100㎛인 것이 보다 바람직하고, 30∼50㎛인 것이 특히 바람직하다.
제 1의 점접착층(12)에는, 예컨대, 열가소성 성분, 열중합성 성분, 방사선 중합성 성분 등을 함유시킬 수 있다. 이와 같은 성분을 함유하는 조성으로 하는 것에 의해, 제 1의 점접착층(12)에는, 방사선(예컨대 자외광)이나 열로 경화하는 특성을 갖게 할 수 있다. 또한, 방사선 이외의 고에너지선(예컨대, 전자선 등)에 의해 중합하는 성분을 함유시켜도 좋다.
여기에서, 제 1의 점접착층(12)에 방사선 중합성 성분을 함유시키는 것에 의해, 반도체 웨이퍼 등의 피착체에 제 1의 점접착층(12)을 첩부한 후, 다이싱을 행하기 전에 광조사해서 다이싱시의 점착력을 향상시키는 것이나, 역으로 다이싱을 행한 후에 광조사해서 점착력을 저하시키는 것으로 픽업을 용이하게 할 수 있다. 본 발명에 있어서, 이와 같은 방사선 중합성 성분으로서는, 종래 방사선 중합성의 다이싱 시트에 사용되고 있었던 화합물을 특별히 제한 없이 사용할 수 있다. 또한, 열경화성 성분을 함유시키는 것에 의해, 반도체소자를 이것을 탑재해야 할 지지부재에 탑재할 때의 열이나, 땜납 리플로우를 통과할 때의 열 등에 의해, 제 1의 점접착층(12)이 경화하고, 반도체장치의 신뢰성을 향상시킬 수 있다. 이하, 각각의 성분에 관해서 상세하게 설명한다.
제 1의 점접착층(12)에 이용되는 열가소성 성분으로서는, 열가소성을 갖는 수지, 또는 적어도 미경화 상태에 있어서 열가소성을 갖고, 가열후에 가교구조를 형성하는 수지이면 특별히 제한은 없다. 이러한 열가소성 성분으로서는, 예컨대, (1) Tg(유리전이온도)가 10∼100℃이며, 또한, 중량평균 분자량이 5000∼200000인 것, 또는, (2) Tg가 -50∼10℃이며, 또한, 중량평균 분자량이 100000∼1000000인 것이 바람직하게 이용된다.
상기 (1)의 열가소성 수지로서는, 예컨대, 폴리이미드 수지, 폴리아미드 수지, 폴리에테르이미드 수지, 폴리아미드이미드 수지, 폴리에스테르 수지, 폴리에스테르이미드 수지, 페녹시 수지, 폴리설폰 수지, 폴리에테르설폰 수지, 폴리페닐렌설파이드 수지, 폴리에테르케톤 수지 등을 들 수 있다. 이들 중에서도 폴리이미드 수지를 사용하는 것이 바람직하다. 또한, 상기 (2)의 열가소성 수지로서는, 관능성 모노머를 포함하는 중합체를 사용하는 것이 바람직하다.
이들 열가소성 수지 중 바람직한 것의 하나로서, 폴리이미드 수지를 들 수 있다. 이러한 폴리이미드 수지는, 예컨대, 테트라카본산 이무수물과 디아민을 공지 의 방법으로 축합반응시키는 것에 의해 얻을 수 있다. 즉, 유기용매 중에서, 테트 라카본산 이무수물과 디아민을 등몰 또는 거의 등몰 이용하여(각 성분의 첨가 순서는 임의), 반응 온도 80℃ 이하, 바람직하게는 0∼60℃에서 부가 반응시킨다. 반응이 진행함에 따라 반응액의 점도가 서서히 상승하고, 폴리이미드의 전구체인 폴리아미드산이 생성된다.
또한, 상기 열가소성 수지 중 바람직한 것의 하나로서, 관능성 모노머를 포함하는 중합체를 들 수 있다. 이러한 중합체에 있어서 관능기로서는, 예컨대, 글리시딜기, 아크릴로일기, 메타크릴로일기, 수산기, 카복실기, 이소시아누레이트기, 아미노기, 아미드기 등을 들 수 있고, 그 중에서도 글리시딜기가 바람직하다. 보다 구체적으로는, 글리시딜아크릴레이트 또는 글리시딜메타크릴레이트 등의 관능성 모노머를 함유하는 글리시딜기 함유 (메타)아크릴 공중합체 등이 바람직하고, 에폭시 수지 등의 열경화성 수지와 비상용(非相溶)인 것이 더욱 바람직하다.
상기 관능성 모노머를 포함하는 중합체로서, 중량평균 분자량이 10만 이상인 고분자량 성분으로서는, 예컨대, 글리시딜아크릴레이트 또는 글리시딜메타크릴레이트 등의 관능성 모노머를 함유하고, 또한 중량평균 분자량이 10만 이상인 글리시딜기 함유 (메타)아크릴 공중합체 등을 들 수 있고, 그 중에서도 에폭시 수지와 비상용인 것이 바람직하다.
상기 글리시딜기 함유 (메타)아크릴 공중합체로서는, 예컨대, (메타)아크릴 에스테르 공중합체, 아크릴 고무 등을 사용할 수 있고, 아크릴 고무가 보다 바람직하다. 아크릴 고무는, 아크릴산 에스테르를 주성분으로 하고, 주로, 부틸아크릴레이트와 아크릴로니트릴 등의 공중합체나, 에틸아크릴레이트와 아크릴로니트릴 등의 공중합체 등으로 이루어지는 고무이다.
상기 관능성 모노머는, 관능기를 갖는 모노머를 말하고, 이와 같은 모노머로서는, 글리시딜아크릴레이트 또는 글리시딜메타크릴레이트 등을 사용하는 것이 바람직하다. 중량평균 분자량이 10만 이상인 글리시딜기 함유 (메타)아크릴 공중합체로서 구체적으로는, 예컨대, 나가세켐텍스주식회사제의 HTR-860P-3(상품명) 등을 들 수 있다.
상기 글리시딜아크릴레이트 또는 글리시딜메타크릴레이트 등의 에폭시 수지함유 모노머 단위의 양은, 가열에 의해 경화해서 그물코 구조를 효과적으로 형성하기 위해서는, 모노머 전량을 기준으로 하여 0.5∼50중량%가 바람직하다. 또한, 접착력을 확보할 수 있음과 동시에, 겔화를 방지할 수 있다는 관점으로부터는, 0.5∼6.0중량%가 바람직하고, 0.5∼5.0중량%가 보다 바람직하고, 0.8∼5.0중량%가 특히 바람직하다.
글리시딜아크릴레이트, 글리시딜메타크릴레이트 이외의 상기 관능성 모노머로서는, 예컨대, 에틸(메타)아크릴레이트, 부틸(메타)아크릴레이트 등을 들 수 있고, 이들은 단독으로 또는 2종류 이상을 조합시켜서 사용할 수 있다. 또, 본 발명에 있어서, 에틸(메타)아크릴레이트는, 에틸아크릴레이트 또는 에틸메타크릴레이트 를 나타낸다. 관능성 모노머를 조합시켜서 사용할 경우의 혼합 비율은, 글리시딜기 함유 (메타)아크릴 공중합체의 Tg를 고려해서 결정하고, Tg가 -10℃ 이상으로 되도록 하는 것이 바람직하다. Tg가 -10℃ 이상이면, B스테이지 상태에서의 점접착제층의 택성이 적당해서, 취급성이 양호한 것으로 되는 경향이 있다.
상기 모노머를 중합시켜, 관능성 모노머를 포함하는 중량평균 분자량이 10만 이상인 고분자량 성분을 제조할 경우, 그 중합방법으로서는 특별히 제한은 없고, 예컨대, 펄 중합, 용액중합 등의 방법을 사용할 수 있다.
관능성 모노머를 포함하는 고분자량 성분의 중량평균 분자량은, 10만 이상이지만, 30만∼300만인 것이 바람직하고, 50만∼200만인 것이 보다 바람직하다. 중량평균 분자량이 이 범위에 있으면, 시트상 또는 필름상으로 했을 때의 강도, 가요성, 및 택성이 적당하고, 또한, 플로우성이 적당하기 때문에, 배선의 회로충전성을 확보할 수 있는 경향이 있다. 또, 본 발명에 있어서, 중량평균 분자량은, 겔퍼미에이션크로마토그래피로 측정하고, 표준 폴리스티렌 검량선을 이용해서 환산한 값을 나타낸다.
또한, 관능성 모노머를 포함하는 중량평균 분자량이 10만 이상인 고분자량 성분의 사용량은, 열중합성 성분 100중량부에 대하여, 10∼400중량부가 바람직하다. 이 범위에 있으면, 저장 탄성율 및 성형시의 플로우성 억제를 확보할 수 있고, 또한 고온에서의 취급성이 양호한 것으로 되는 경향이 있다. 또한, 고분자량 성분의 사용량은, 열중합성 성분 100중량부에 대하여, 15∼350중량부가 보다 바람직하고, 20∼300중량부가 특히 바람직하다.
제 1의 점접착층(12)에 이용되는 열중합성 성분으로서는, 열에 의해 중합하는 것이면 특별히 제한은 없고, 예컨대, 글리시딜기, 아크릴로일기, 메타크릴로일기, 수산기, 카복실기, 이소시아누레이트기, 아미노기, 아미드기 등의 관능기를 갖는 화합물을 들 수 있다. 이들은, 단독으로 또는 2종류 이상을 조합시켜 사용할 수 있다. 또, 접착시트로서의 내열성을 고려하면, 열에 의해 경화해서 접착 작용을 미치게 하는 열경화성 수지를 사용하는 것이 바람직하다.
열경화성 수지로서는, 예컨대, 에폭시 수지, 아크릴 수지, 실리콘 수지, 페놀 수지, 열경화형 폴리이미드 수지, 폴리우레탄 수지, 멜라민 수지, 우레아 수지 등을 들 수 있고, 특히, 내열성, 작업성, 신뢰성이 우수한 접착시트가 얻어지는 점에서 에폭시 수지를 사용하는 것이 바람직하다.
에폭시 수지는, 경화해서 접착 작용을 갖는 것이면 특별히 한정되지 않는다. 이러한 에폭시 수지로서는, 예컨대, 비스페놀A형 에폭시 등의 2관능 에폭시 수지, 페놀 노볼락형 에폭시 수지나 크레졸 노볼락형 에폭시 수지 등의 노볼락형 에폭시 수지 등을 사용할 수 있다. 또한, 다관능 에폭시 수지, 글리시딜아민형 에폭시 수지, 복소환 함유 에폭시 수지 또는 지환식 에폭시 수지 등, 일반적으로 알려져 있는 것을 사용할 수 있다.
비스페놀A형 에폭시 수지로서는, 재팬에폭시레진주식회사제에피코트 시리즈(에피코트807, 에피코트815, 에피코트825, 에피코트827, 에피코트828, 에피코트834, 에피코트1001, 에피코트1004, 에피코트1007, 에피코트1009), 다우케미컬사제의 DER-330, DER-301, DER-361, 및, 도토화성주식회사제의 YD8125, YDF8170 등을 들 수 있다.
페놀 노볼락형 에폭시 수지로서는, 재팬에폭시레진주식회사제의 에피코트152, 에피코트154, 니혼카야쿠주식회사제의 EPPN-201, 다우케미컬사제의 DEN-438 등이, 또한 o-크레졸 노볼락형 에폭시 수지로서는, 니혼카야쿠주식회사제의 EOCN- 102S, EOCN-103S, EOCN-104S, EOCN-1012, EOCN-1025, EOCN-1027이나, 도토화성주식회사제, YDCN701, YDCN702, YDCN703, YDCN704 등을 들 수 있다.
다관능 에폭시 수지로서는, 재팬에폭시레진주식회사제의 Epon 1031S, 치바스페셜리티케미컬즈사제의 아랄다이트0163, 나가세켐텍스주식회사제의 데나콜EX-611, EX-614, EX-614B, EX-622, EX-512, EX-521, EX-421, EX-411, EX-321 등을 들 수 있다.
아민형 에폭시 수지로서는, 재팬에폭시레진주식회사제의 에피코트604, 도토화성주식회사제의 YH-434, 미쓰비시가스화학주식회사제의 TETRAD-X 및 TETRAD-C, 쓰미토모화학주식회사제의 ELM-120 등을 들 수 있다.
복소환 함유 에폭시 수지로서는, 치바스페셜리티케미컬즈사제의 아랄다이트PT810, UCC사제의 ERL4234, ERL4299, ERL4221, ERL4206 등을 들 수 있다. 이들 에폭시 수지는, 단독으로 또는 2종류 이상을 조합시켜서 사용할 수 있다.
에폭시 수지를 사용할 때는, 에폭시 수지 경화제를 사용하는 것이 바람직하다. 에폭시 수지 경화제로서는, 통상 이용되는 공지의 경화제를 사용할 수 있고, 예컨대, 아민류, 폴리아미드, 산무수물, 폴리설피드, 삼불화붕소, 디시안디아미드, 비스페놀A, 비스페놀F, 비스페놀S와 같은 페놀성 수산기를 1분자 중에 2개 이상 갖는 비스페놀류, 페놀노볼락 수지, 비스페놀A 노볼락 수지 및 크레졸노볼락 수지 등의 페놀 수지 등을 들 수 있다. 특히 흡습시의 내전식성이 우수한 점에서, 페놀 노볼락 수지, 비스페놀A 노볼락 수지 및 크레졸노볼락 수지 등의 페놀 수지가 바람직하다. 또, 본 발명에 있어서 에폭시 수지 경화제는, 에폭시기에 촉매적으로 작용하 여 가교를 촉진하는 것과 같은, 소위 경화 촉진제라 불리는 것도 포함한다.
상기 페놀 수지 경화제 중에서 바람직한 것으로서는, 예컨대, 다이니폰잉크 화학공업주식회사제, 상품명:페놀라이트LF2882, 페놀라이트LF2822, 페놀라이트TD-2090, 페놀라이트TD-2149, 페놀라이트VH-4150, 페놀라이트VH4170, 메이와화성주식회사제, 상품명:H-1, 재팬에폭시레진주식회사제, 상품명:에피큐어MP402FPY, 에피큐어YL6065, 에피큐어YLH129B65 및 미츠이화학주식회사제, 상품명:미렉스XL, 미렉스XLC, 미렉스RN, 미렉스RS, 미렉스VR 등을 들 수 있다.
제 1의 점접착층(12)에 이용되는 방사선 중합성 성분으로서는, 특별히 제한되지 않지만, 예컨대, 아크릴산메틸, 메타크릴산메틸, 아크릴산에틸, 메타크릴산에틸, 아크릴산부틸, 메타크릴산부틸, 아크릴산-2-에틸헥실, 메타크릴산-2-에틸헥실, 펜테닐아크릴레이트, 테트라히드로푸푸릴아크릴레이트, 테트라히드로푸푸릴메타크릴레이트, 디에틸렌글리콜디아크릴레이트, 트리에틸렌글리콜디아크릴레이트, 테트라에틸렌글리콜디아크릴레이트, 디에틸렌글리콜디메타크릴레이트, 트리에틸렌글리콜디메타크릴레이트, 테트라에틸렌글리콜디메타크릴레이트, 트리메티롤프로판디아크릴레이트, 트리메티롤프로판트리아크릴레이트, 트리메티롤프로판디메타크릴레이트, 트리메티롤프로판트리메타크릴레이트, 1,4-부탄디올디아크릴레이트, 1,6-헥산디올디아크릴레이트, 1,4-부탄디올디메타크릴레이트, 1,6-헥산디올디메타크릴레이트, 펜타에리스리톨트리아크릴레이트, 펜타에리스리톨테트라아크릴레이트, 펜타에리스리톨트리메타크릴레이트, 펜타에리스리톨테트라메타크릴레이트, 디펜타에리스리톨헥사아크릴레이트, 디펜타에리스리톨헥사메타크릴레이트, 스티렌, 디비닐벤젠, 4-비닐톨루엔, 4-비닐피리딘, N-비닐피롤리돈, 2-히드록시에틸아크릴레이트, 2-히드록시에틸메타크릴레이트, 1,3-아크릴로일옥시-2-히드록시프로판, 1,2-메타크릴로일옥시-2-히드록시프로판, 메틸렌비스아크릴아미드, N,N-디메틸아크릴아미드, N-메티롤아크릴아미드, 트리스(β-히드록시에틸)이소시아누레이트의 트리아크릴레이트 등을 사용할 수 있다.
또한, 제 1의 접착제층(12)에는, 광중합개시제(예컨대 활성광의 조사에 의해 유리 라디컬을 생성하도록 하는 것)를 첨가할 수도 있다. 이러한 광중합개시제로서는, 예컨대, 벤조페논, N,N'-테트라메틸-4,4'-디아미노벤조페논(미힐러케톤), N,N'-테트라에틸-4,4'-디아미노벤조페논, 4-메톡시-4'-디메틸아미노벤조페논, 2-벤질-2-디메틸아미노-1-(4-몰포리노페닐)-부타논-1,2,2-디메톡시-1,2-디페닐에탄-1-온, 1-히드록시-시클로헥실-페닐-케톤, 2-메틸-1-(4-(메틸티오)페닐)-2-몰포리노프로판-1,2,4-디에틸티옥산톤, 2-에틸안트라퀴논, 페난트렌퀴논 등의 방향족 케톤, 벤조인메틸에테르, 벤조인에틸에테르, 벤조인페닐에테르 등의 벤조인에테르, 메틸벤조인, 에틸벤조인 등의 벤조인, 벤질디메틸케탈 등의 벤질 유도체, 2-(o-클로로페닐)-4,5-디페닐이미다졸 이량체, 2-(o-클로로페닐)-4,5-디(m-메톡시페닐)이미다졸 이량체, 2-(o-플루오로페닐)-4,5-페닐이미다졸 이량체, 2-(o-메톡시페닐)-4,5-디페닐이미다졸 이량체, 2-(p-메톡시페닐)-4,5-디페닐이미다졸 이량체, 2,4-디(p-메톡시페닐)-5-페닐이미다졸 이량체, 2-(2,4-디메톡시페닐)-4,5-디페닐이미다졸 이량체, 2,4,5-트리아릴이미다졸 이량체, 9-페닐아크리딘, 1,7-비스(9,9'-아크리디닐)헵탄 등의 아크리딘 유도체 등을 들 수 있다.
또한, 제 1의 접착제층(12)에는, 방사선 조사에 의해 염기 및 라디컬을 발생하는 광개시제를 첨가해도 좋다. 이것에 의해, 다이싱 전 또는 다이싱 후의 광조사에 의해, 라디컬이 발생해서 광경화 성분이 경화하는 동시에, 계내에 열경화성 수지의 경화제인 염기가 발생하고, 그 후의 열이력에 의한 제 1의 점접착층(12)의 열경화 반응을 효율적으로 행할 수 있기 때문에, 광반응과 열경화 반응의 각각의 개시제를 첨가할 필요가 없어진다. 이와 같은 방사선 조사에 의해 염기 및 라디컬을 발생하는 광개시제로서는, 예컨대, 2-메틸-1(4-(메틸티오)페닐-2-몰포리노프로판-1-온(Ciba Speciality Chemicals사제, 일가큐어907), 2-벤질-2-디메틸아미노-1- (4-몰포리노페닐)-부타논-1-온(Ciba Speciality Chemicals사제, 일가큐어369), 헥사아릴비스이미다졸 유도체(할로겐, 알콕시기, 니트로기, 시아노기 등의 치환기가 페닐기로 치환되어도 좋다), 벤조이소옥사졸론 유도체 등을 이용할 수 있다.
또한, 방사선 또는 열에서 경화하는 제 1의 점접착층(12)의 저장 탄성율을 크게 하기 위해서, 예컨대, 에폭시 수지의 사용량을 늘리거나, 글리시딜기 농도가 높은 에폭시 수지 또는 수산기 농도가 높은 페놀 수지를 사용하는 등 해서 폴리머 전체의 가교밀도를 높이거나, 필러를 첨가하는 것과 같은 방법을 이용할 수 있다.
더욱이, 제 1의 점접착층(12)에는, 가요성이나 내리플로우 크랙성을 향상시키는 목적에서, 열중합성 성분과 상용성이 있는 고분자량 수지를 첨가할 수 있다. 이와 같은 고분자량 수지로서는, 특별히 한정되지 않지만, 예컨대 페녹시 수지, 고분자량 열중합성 성분, 초고분자량 열중합성 성분 등을 들 수 있다. 이들은, 단독으로 또는 2종류 이상을 조합시켜 사용할 수 있다.
열중합성 성분과 상용성이 있는 고분자량 수지의 사용량은, 열중합성 성분의 총량 100중량부에 대하여, 40중량부 이하로 하는 것이 바람직하다. 이 범위이면, 열중합성 성분층의 Tg를 확보하는 것이 가능하게 되는 경향이 있다.
또한, 제 1의 점접착층(12)에는, 그 취급성 향상, 열전도성 향상, 용융점도의 조정 및 틱소트로픽성 부여 등을 목적으로 하여, 무기 필러를 첨가할 수도 있다. 무기 필러로서는, 특별히 제한은 없지만, 예컨대, 수산화알루미늄, 수산화마그네슘, 탄산칼슘, 탄산마그네슘, 규산칼슘, 규산마그네슘, 산화칼슘, 산화마그네슘, 산화알루미늄, 질화알루미늄, 붕산알루미위스커, 질화붕소, 결정성 실리카, 비결정성 실리카 등을 들 수 있고, 필러의 형상은 특별히 제한되는 것은 아니다. 이들의 필러는 단독으로 또는 2종류 이상을 조합시켜서 사용할 수 있다.
방사선 조사에 의해 염기를 발생하는 화합물은, 방사선 조사시에 염기를 발생하는 화합물로서, 발생한 염기가, 열경화성 수지의 경화 반응 속도를 상승시키는 것이며, 광염기발생제라고도 한다. 발생하는 염기로서는, 반응성, 경화 속도의 점으로부터 강염기성 화합물이 바람직하다. 일반적으로는, 염기성의 지표로서 산해리정수의 대수인 pKa값이 사용되고, 수용액 중에서의 pKa값이 7 이상인 염기가 바람직하고, 더욱이 9 이상의 염기가 보다 바람직하다.
또한, 상기 방사선 조사에 의해 염기를 발생하는 화합물은, 파장 150∼750nm의 광조사에 의해 염기를 발생하는 화합물을 이용하는 것이 바람직하고, 일반적인 광원을 사용했을 때에 효율 좋게 염기를 발생시키기 위해서는 250∼500nm의 광조사에 의해 염기를 발생하는 화합물이 보다 바람직하다.
이와 같은 방사선 조사에 의해 염기를 발생하는 화합물의 예로서는, 이미다졸, 2,4-디메틸이미다졸, 1-메틸이미다졸 등의 이미다졸 유도체, 피페라딘, 2,5-디메틸피페라딘 등의 피페라딘 유도체, 피페리딘, 1,2-디메틸피페리딘 등의 피페리딘 유도체, 프롤린 유도체, 트리메틸아민, 트리에틸아민, 트리에탄올아민 등의 트리알킬아민 유도체, 4-메틸아미노피리딘, 4-디메틸아미노피리딘 등의 4위치에 아미노기 또는 알킬아미노기가 치환된 피리딘 유도체, 피롤리딘, n-메틸피롤리딘 등의 피롤리딘 유도체, 트리에틸렌디아민, 1,8-디아자비시클로(5,4,0)운데센-1(DBU) 등의 지환식 아민 유도체, 벤질메틸아민, 벤질디메틸아민, 벤질디에틸아민 등의 벤질아민 유도체 등을 들 수 있다.
제 1의 점접착층(12)의 두께는, 탑재 기판으로의 접착성은 충분히 확보하면서, 반도체 웨이퍼으로의 첩부작업 및 첩부 후의 다이싱 작업에 영향을 미치지 않는 범위인 것이 바람직하다. 이러한 관점으로부터, 제 1의 점접착층(12)의 두께는 1∼300㎛인 것이 바람직하고, 5∼150㎛인 것이 보다 바람직하고, 10∼100㎛인 것이 특히 바람직하다. 두께가 1㎛ 미만이면, 충분한 다이본드 접착력을 확보하는 것이 곤란하게 되는 경향이 있다. 두께가, 300㎛를 넘으면, 첩부작업이나 다이싱 작업으로의 영향 등의 불량이 생기는 경향이 있다.
접착시트(1)를 구성하는 기재 필름(14)으로서는, 박리기재(10)에 이용한 필름 혹은 시트와 동일한 것을 이용할 수 있다. 예컨대, 폴리에틸렌테레프탈레이트 필름등의 폴리에스테르계 필름, 폴리테트라플루오로에틸렌 필름, 폴리에틸렌 필름, 폴리프로필렌 필름, 폴리메틸펜텐 필름, 폴리비닐아세테이트 필름 등의 폴리올레핀 계 필름, 폴리염화비닐 필름, 폴리이미드 필름 등의 플라스틱 필름 등을 들 수 있다. 더욱이, 기재 필름(14)은, 이들의 필름이 2층 이상으로 적층된 것이어도 좋다.
또한, 기재 필름(14)의 두께는, 10∼500㎛인 것이 바람직하고, 25∼100㎛인 것이 보다 바람직하고, 30∼50㎛인 것이 특히 바람직하다.
접착시트(1)는, 이상 설명한 바와 같은 박리기재(10), 제 1의 점접착층(12) 및 기재 필름(14)을 구비하는 것이다. 이 접착시트(1)에 있어서, 박리기재(10)에는, 제 1의 점접착층(12)과 기재 필름(14)으로 이루어지는 제 1의 적층체(20)의 평면형상의 주변에 따라, 박리기재(10)의 제 1의 점접착층(12)측의 면으로부터 박리기재(10)의 두께 방향으로 절입부(D)가 형성되어 있다.
이 절입부(D)의 칼자국 깊이(d)는, 박리기재(10)의 두께 미만으로 되어 있고, 또한, 25㎛ 이하로 되어 있다. 여기에서, 보다 양호한 박리성을 얻는 관점으로부터, 칼자국 깊이(d)는, 15㎛ 이하인 것이 보다 바람직하고, 10㎛ 이하인 것이 더욱 바람직하고, 5㎛ 이하인 것이 특히 바람직하다. 이와 같이, 칼자국 깊이(d)는 0㎛에 가까울 수록 바람직하고, 0㎛보다 크고 0.5㎛ 이하인 것이 가장 바람직하다.
절입부(D)의 칼자국 깊이(d)가 상기 범위인 것에 의해, 접착시트(1)에 있어서, 제 1의 점접착층(12)이 절입부(D)에 휩쓸려 들어가는 것을 충분히 억제할 수 있다. 그 때문에, 박리기재(10)와 제 1의 점접착층(12)과의 계면이 실되지 않고, 박리기재(10)로부터의 제 1의 적층체(20)의 박리가 용이하게 되어, 제 1의 적층체(20)를 피착체에 첩부할 때의 박리 불량의 발생을 충분히 억제할 수 있다.
다만, 현행의 프리컷 장치로 칼자국 깊이를 0㎛에 가깝게 할 경우, 장치의 조정과 프리컷 공정의 실시에 많은 시간이 걸리고, 생산 효율이 저하하는 경향이 있다. 따라서, 생산 효율과 박리 불량 억제의 밸런스의 점에서는, 칼자국 깊이(d)는 5∼15㎛인 것이 바람직하다.
또한, 접착시트(1)는, 박리기재(10)의 두께를 a(㎛)로 하여, (d/a)의 값이 하기식(1)의 조건을 만족하고 있는 것이 바람직하다.
0 < (d/a）≤ 0.7 (1)
상기 (d/a)의 값이 상기식(1)의 조건을 만족하고 있는 것에 의해, 제 1의 점접착층(12)이 절입부(D)에 휩쓸려 들어가는 것을 보다 충분히 억제할 수 있고, 박리 불량의 발생을 보다 충분히 억제할 수 있다. 또한, 이러한 효과를 보다 충분히 얻는 관점으로부터, 상기식(1)에 있어서 (ｄ/a)의 값의 상한치는, 0.5인 것이 보다 바람직하고, 0.3인 것이 더욱 바람직하고, 0.25인 것이 특히 바람직하고, 0.15인 것이 극히 바람직하고, 0.1인 것이 가장 바람직하다.
또, 상기 칼자국 깊이(d)는, 전술한 바와 같이, 박리기재(10)에 형성된 절입부(D)의 깊이를 전자현미경에 의한 단면관찰에 의해 임의로 10점 측정하고, 이것을 평균한 값을 의미한다. 박리 불량의 발생을 보다 충분히 억제하는 관점으로부터, 임의로 10점 측정한 절입부(D)의 깊이의 전부가 상기 범위로 되어 있는 것이 바람직하다.
(제 2 실시형태)
도 4는, 본 발명의 접착시트의 제 2 실시형태를 나타내는 평면도이며, 도 5는, 도 4에 나타내는 접착시트(2)를 도 4의 A2-A2선에 따라 절단했을 경우의 모식 단면도이다. 도 4 및 도 5에 나타낸 바와 같이, 접착시트(2)는, 박리기재(10)와, 제 1의 점접착층(12)과, 제 1의 점접착층(12)의 주변부와 박리기재(10)와의 사이에 배치되는 제 2의 점접착층(16)과, 기재 필름(14)을 구비하는 구성을 갖고 있다. 또한, 제 1의 점접착층(12) 및 기재 필름(14)은 소정의 평면형상으로 절단되어 있고, 박리기재(10) 위에 부분적으로 적층되어 있다. 더욱이, 제 2의 점접착층(16)도 소정의 평면형상으로 절단되어 있고, 기재 필름(14), 제 1의 점접착층(12) 및 제 2의 점접착층(16)으로 이루어지는 제 2의 적층체(22)를 반도체 웨이퍼 및 웨이퍼 링에 첩부할 때에, 웨이퍼 링에 첩부해야 할 위치에 배치되어 있다. 박리기재(10)에는, 제 2의 적층체(22)의 평면형상에 따라, 제 1의 점접착층(12) 및 제 2의 점접착층(16)측의 면으로부터 박리기재(10)의 두께 방향으로 절입부(D)가 환상으로 형성되어 있다.
이러한 접착시트(2)에 있어서, 박리기재(10)에 형성된 절입부(D)의 칼자국 깊이(d)는, 박리기재(10)의 두께 미만으로 되어 있고, 또한, 25㎛ 이하로 되어 있다. 또한, 이러한 절입부(D)의 칼자국 깊이(d) 및 (d/a)의 바람직한 범위는, 제 1 실시형태에 있어서 접착시트(1)에 있어서의 칼자국 깊이(d) 및 (d/a)의 바람직한 범위와 동일하다.
이러한 접착시트(2)를 사용하는 경우에는, 박리기재(10)로부터 제 2의 적층체(22)가 박리되고, 제 2의 적층체(22)에 있어서 제 1의 점접착층(12)이 반도체 웨이퍼에 첩부되고, 제 2의 점접착층(16)이 웨이퍼 링에 첩부되는 것으로 된다.
접착시트(2)에 있어서, 박리기재(10), 제 1의 점접착층(12) 및 기재 필 름(14)으로서는, 상기 제 1 실시형태에 관한 접착시트(1)에 있어서 설명한 것과 동일한 것을 사용할 수 있다.
접착시트(2)에 있어서의 제 2의 점접착층(16)은, 예컨대, 아크릴계, 고무계, 실리콘계의 수지를 포함해서 형성되어 있다. 이러한 제 2의 점접착층(16)의 두께는, 5∼50㎛인 것이 바람직하다.
이 제 2의 점접착층(16)이, 제 1의 점접착층(12)의 주변부와 박리기재(10)와의 사이, 즉 접착시트(2)의 사용시에 웨이퍼 링에 첩부되는 위치에 배치되어 있는 것에 의해, 제 1의 점접착층(12)이 웨이퍼 링에 직접 첩부되지 않도록 할 수 있다. 제 1의 점접착층(12)이 웨이퍼 링에 직접 첩부되는 경우에는, 제 1의 점접착층(12)의 점착력은, 웨이퍼 링으로부터 용이하게 박리할 수 있을 정도의 낮은 점착력으로 조정할 필요가 생긴다. 그러나, 제 2의 점접착층(16)을 웨이퍼 링에 첩부하는 것에 의해, 이와 같은 점착력의 조정이 불필요하게 된다. 따라서, 제 1의 점접착층(12)에는 충분히 높은 점착력을 갖게 함과 동시에, 제 2의 점접착층(16)에는 웨이퍼 링을 용이하게 박리할 수 있을 정도의 충분히 낮은 점착력을 갖게 하는 것에 의해, 반도체 웨이퍼의 다이싱 작업 및 그 후의 웨이퍼 링의 박리 작업을 보다 효율적으로 행하는 것이 가능하게 된다. 더욱이, 제 2의 점접착층(16)의 점착력을 충분히 낮게 조정할 수 있기 때문에, 박리기재(10)와 제 2의 점접착층(16)과의 사이에 박리 기점을 만들어내기 쉬워져, 박리기재(10)로부터의 제 2의 점접착층(16), 제 1의 점접착층(12) 및 기재 필름(14)의 박리가 용이하게 되어서 박리 불량의 발생을 보다 충분히 억제하는 것이 가능해진다.
(제 3 실시형태)
도 6은, 본 발명의 접착시트의 제 3 실시형태를 나타내는 평면도이며, 도 7은, 도 6에 나타내는 접착시트(3)를 도 6의 A3-A3선에 따라 절단했을 경우의 모식단면도이다. 도 6 및 도 7에 나타낸 바와 같이, 접착시트(3)는, 박리기재(10)와, 제 1의 점접착층(12)과, 제 1의 점접착층(12)의 주변부와 박리기재(10)와의 사이에 배치되는 제 2의 점접착층(16)과, 제 2의 점접착층(16)과 기재 필름(14)과의 사이에 배치되는 중간층(18)과, 기재 필름(14)을 구비하는 구성을 갖고 있다. 또한, 제 1의 점접착층(12) 및 기재 필름(14)은 소정의 평면형상으로 절단되어 있고, 박리기재(10) 위에 부분적으로 적층되어 있다. 더욱이, 제 2의 점접착층(16) 및 중간층(18)도 소정의 평면형상으로 절단되어 있고, 이들은, 기재 필름(14), 제 1의 점접착층(12), 중간층(18) 및 제 2의 점접착층(16)으로 이루어지는 제 3의 적층체(24)를 반도체 웨이퍼 및 웨이퍼 링에 첩부할 때에, 웨이퍼 링에 첩부해야 할 위치에 배치되어 있다. 박리기재(10)에는, 제 2의 적층체(22)의 평면형상에 따라, 제 1의 점접착층(12) 및 제 2의 점접착층(16)측의 면으로부터 박리기재(10)의 두께 방향에 절입부(D)가 환상으로 형성되어 있다.
이러한 접착시트(3)에 있어서, 박리기재(10)에 형성된 절입부(D)의 칼자국 깊이(d)는, 박리기재(10)의 두께 미만으로 되어 있고, 또한, 25㎛ 이하로 되어 있다. 또한, 이러한 절입부(D)의 칼자국 깊이(d) 및 (d/a)의 바람직한 범위는, 제 1 실시형태에 있어서 접착시트(1)에 있어서의 칼자국 깊이(d) 및 (d/a)의 바람직한 범위와 동일하다.
이러한 접착시트(3)를 사용할 경우에는, 박리기재(10)로부터 제 3의 적층체(24)가 박리되고, 제 3의 적층체(24)에 있어서의 제 1의 점접착층(12)이 반도체 웨이퍼에 첩부되어, 제 2의 점접착층(16)이 웨이퍼 링에 첩부되는 것으로 된다.
접착시트(3)에 있어서, 박리기재(10), 제 1의 점접착층(12) 및 기재 필름(14)으로서는, 상기 제 1 실시형태에 관한 접착시트(1)에 있어서 설명한 것과 동일한 것을 사용할 수 있고, 제 2의 점접착층(16)으로서는, 상기 제 2 실시형태에 관한 접착시트(2)에 있어서 설명한 것과 동일한 것을 사용할 수 있다.
접착시트(3)에 있어서 중간층(18)으로서는, 예컨대, 폴리에틸렌, 폴리프로필렌, 폴리염화비닐, 폴리에틸렌테레프탈레이트, 에틸렌-아세트산 비닐 공중합체, 아이오노머 수지, 그 밖의 엔지니어링 플라스틱 등으로 이루어지는 필름, 금속의 판 또는 박 등이 이용된다. 이러한 중간층(18)의 두께는, 5∼100㎛인 것이 바람직하다.
접착시트(3)에 있어서는, 우선, 제 2 실시형태에 있어서의 접착시트(2)와 동일하게, 제 2의 점접착층(16)이, 제 1의 점접착층(12)의 주변부와 박리기재(10)와의 사이, 즉 접착시트(2)의 사용시에 웨이퍼 링에 첩부되는 위치에 배치되어 있다. 이것에 의해, 제 1의 점접착층(12)이 웨이퍼 링에 직접 첩부되지 않도록 할 수 있다. 제 1의 점접착층(12)에는 충분히 높은 점착력을 갖게 함과 동시에, 제 2의 점접착층(16)에는 웨이퍼 링을 용이하게 박리할 수 있을 정도의 충분히 낮은 점착력을 갖게 하는 것에 의해, 반도체 웨이퍼의 다이싱 작업 및 그 후의 웨이퍼 링의 박리 작업을 보다 효율적으로 행하는 것이 가능하게 된다.
더욱이, 접착시트(3)에 있어서는, 제 2의 점접착층(16)과 제 1의 점접착층(12)과의 사이에 중간층(18)이 배치되어 있는 것에 의해, 제 2의 점접착층(16)의 재료선택의 자유도를 높일 수 있다. 예컨대, 제 2 실시형태의 접착시트(2)를 제조할 때에는, 박리기재(10) 위에 제 2의 점접착층(16)을 적층한 후, 이 제 2의 점접착층(16)을 프리컷할 필요가 있다. 저렴하게 입수할 수 있는 점접착층은 그 자체로 자기지지성이 없어, 박리기재(10)로부터 깨끗하게 제거하는 것이 곤란하게 되는 경우가 있다. 그러나, 접착시트(3)와 같이 중간층(18)을 구비하는 것에 의해, 프리컷시에 이 중간층(18)마다 제 2의 점접착층(16)을 용이하게 제거하는 것이 가능해지고, 작업의 효율화가 도모됨과 동시에, 제 2의 점접착층(16)의 재료선택의 자유도를 높일 수 있다.
[접착시트의 제조방법]
(제 4 실시형태)
상기 제 1 실시형태에 관한 접착시트(1)를 제조하기 위한, 제 4 실시형태에 관한 접착시트(1)의 제조방법에 관해서 설명한다.
도 8은, 접착시트(1)를 제조하는 일련의 공정도이다. 우선, 도 8의 (a)에 나타낸 바와 같이, 박리기재(10) 위에, 제 1의 점접착층(12) 및 기재 필름(14)으로 이루어지는 제 1의 적층체(20)를 적층한다(제 1의 적층공정). 다음에, 도 8의 (b)∼(c)에 나타낸 바와 같이, 프리컷 칼(C)에 의해 기재 필름(14)의 제 1의 점접착층(12)측과 반대측의 면(F14)으로부터 박리기재(10)에 도달할 때까지 칼자국을 넣어, 기재 필름(14) 및 제 1의 점접착층(12)을 소정의 평면형상으로 절단함과 동시 에, 박리기재(10)에 절입부(D)를 형성한다(제 1의 절단공정). 이것에 의해, 접착시트(1)의 제조를 완료한다.
여기에서, 제 1의 절단공정에 있어서는, 절입부(D)의 칼자국 깊이(d)가, 박리기재(10)의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는다.
이하, 각 제조공정에 관해서 상세하게 설명한다.
제 1의 적층공정에 있어서는, 우선, 제 1의 점접착층(12)을 구성하는 재료를 용제에 용해 또는 분산하여 제 1의 점접착층 형성용 니스로 하고, 이것을 기재 필름(14) 위에 도포후, 가열에 의해 용제를 제거해서 제 1의 적층체(20)를 형성한다.
여기에서, 니스의 조제에 사용하는 상기 용제로서는, 각 구성 재료를 용해 또는 분산하는 것이 가능한 것이면 특별히 한정되지 않는다. 층형성시의 휘발성 등을 고려하면, 예컨대, 메탄올, 에탄올, 2-메톡시에탄올, 2-에톡시에탄올, 2-부톡시 에탄올, 메틸에틸케톤, 아세톤, 메틸이소부틸케톤 , 톨루엔, 크실렌 등의 비교적 저비점의 용매를 사용하는 것이 바람직하다. 또한, 도막성을 향상시키는 등의 목적으로, 예컨대, 디메틸아세트아미드, 디메틸포름아미드, N-메틸피롤리돈, 시클로헥사논 등의 비교적 고비점의 용매를 사용할 수도 있다. 이들 용매는, 단독으로 또는 2종류 이상을 조합시켜 사용할 수 있다. 또, 니스를 조제한 후, 진공 탈기 등에 의해 니스중의 기포를 제거할 수도 있다.
기재 필름(14)에의 니스의 도포 방법으로서는, 공지의 방법을 이용할 수 있고, 예컨대, 나이프 코트법, 롤 코트법, 스프레이 코트법, 그라비어 코트법, 바 코트법, 커튼 코트법 등을 이용할 수 있다.
다음에, 상술한 바와 같이 하여 제작한 제 1의 적층체(20)와 박리기재(10)를 접합시킨다. 이것에 의해, 프리컷 전의 접착시트(이하, 「전구체 시트」라 한다)를 형성하고, 제 1의 적층공정을 완료한다.
여기에서, 제 1의 적층체(20)와 박리기재(10)와의 접합은, 종래 공지의 방법에 의해 행할 수 있고, 예컨대, 라미네이터 등을 이용해서 행할 수 있다.
또한, 전구체 시트는 이하의 방법에 의해서도 제조할 수 있다. 예컨대, 제 1의 점접착층 형성용 니스를 박리기재(10) 위에 도포후, 가열에 의해 용제를 제거해서 제 1의 점접착층(12)을 형성한 후, 이 제 1의 점접착층(12) 위에 기재 필름(14)을 라미네이터 등을 이용해서 첩부하는 방법 등을 채용할 수도 있다.
제 1의 절단공정에 있어서는, 상기한 바와 같이 해서 제작한 전구체 시트에 대하여, 기재 필름(14)의 제 1의 점접착층(12)측과 반대측의 면(F14)으로부터 박리기재(10)에 도달할 때까지 칼자국을 넣고, 제 1의 점접착층(12) 및 기재 필름(14)으로 이루어지는 제 1의 적층체(20)를 소정의 평면형상으로 절단함과 동시에, 박리기재(10)에 절입부(D)를 형성한다.
여기에서, 제 1의 적층체(20)의 절단은, 소정의 평면형상에 따른 프리컷 칼(C)에 의해 행할 수 있다.
이 제 1의 절단공정에 있어서, 절입부(D)의 칼자국 깊이(d)가 박리기재(10)의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는다. 또, 보다 양호한 박리성을 갖는 접착시트(1)를 얻는 관점으로부터, 절입부(D)의 칼자국 깊이(d)가 15㎛ 이하로 되도록 하는 것이 보다 바람직하고, 10㎛ 이하로 되도록 하는 것이 더 욱 바람직하고, 5㎛ 이하로 되도록 하는 것이 특히 바람직하다. 이와 같이, 칼자국 깊이(d)가 0㎛에 가깝게 되도록 할수록 바람직하고, 0㎛보다 크고 0.5㎛ 이하로 되도록 하는 것이 가장 바람직하다. 다만, 생산 효율과 박리 불량 억제의 밸런스의 점에서는, 칼자국 깊이(d)는 5∼15㎛로 되도록 하는 것이 바람직하다.
또한, 제 1의 절단공정에 있어서, 박리기재(10)의 두께를 a(㎛)로 하여, (d/a)의 값이 하기식(1)의 조건을 만족하도록 칼자국을 넣는 것이 바람직하다.
0 < (d/a）≤ 0.7 (1)
이것에 의해, 박리 불량의 발생을 보다 충분히 억제하는 것이 가능한 접착시트(1)를 얻을 수 있다. 또한, 이러한 효과를 보다 충분히 얻는 관점으로부터, 상기식(1)에 있어서 (ｄ/a)의 값의 상한치는, 0.5인 것이 보다 바람직하고, 0.3인 것이 더욱 바람직하고, 0.25인 것이 특히 바람직하고, 0.15인 것이 극히 바람직하고, 0.1인 것이 가장 바람직하다.
그 후, 필요에 따라서 제 1의 적층체(20)의 불필요 부분을 박리 제거하고, 목적의 접착시트(1)를 얻는다.
(제 5 실시형태)
상기 제 2 실시형태에 관한 접착시트(2)를 제조하기 위한, 제 5 실시형태에 관한 접착시트(2)의 제조방법에 관해서 설명한다.
도 9는, 접착시트(2)를 제조하는 일련의 공정도이다. 우선, 도 9의 (a)에 나타낸 바와 같이, 박리기재(10) 위에, 제 2의 점접착층(16)을 적층한다. 이어서, 프리컷 칼(C)에 의해 제 2의 점접착층(16)에 칼자국을 넣고, 제 2의 점접착층(16)을 부분적으로 제거하고, 도 9의 (b)에 나타낸 바와 같이, 박리기재(10)의 제 2의 점접착층(16)측의 면에 노출면(F10)을 형성한다(제 2의 적층공정). 그 후, 도 9의 (c)에 나타낸 바와 같이, 박리기재(10)의 노출면(F10) 및 제 2의 점접착층(16) 위에, 제 1의 점접착층(12) 및 기재 필름(14)을 적층한다(제 3의 적층공정). 다음에, 도 9의 (d)∼(e)에 나타낸 바와 같이, 프리컷 칼(C)에 의해 기재 필름(14)의 제 1의 점접착층(12)측과 반대측의 면(F14)으로부터 박리기재(10)에 도달할 때까지 칼자국을 넣어, 기재 필름(14), 제 1의 점접착층(12) 및 제 2의 점접착층(16)을 소정의 평면형상으로 절단함과 동시에, 박리기재(10)에 절입부(D)를 형성한다(제 2의 절단공정). 이것에 의해, 접착시트(2)의 제조를 완료한다.
여기에서, 제 2의 절단공정에 있어서, 상기 소정의 평면형상의 영역내(상기 절입부(D)의 내측의 영역내)에서, 제 1의 점접착층(12)과 박리기재(10)의 노출면(F10)과 접한 상태로 되고, 또한, 상기 영역내의 주변부에 있어서 제 1의 점접착층(12)과 제 2의 점접착층(16)이 접한 상태로 되도록 절단을 행함과 동시에, 절입부(D)의 칼자국 깊이(d)가, 박리기재(10)의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는다.
이하, 각 제조공정에 관해서 상세하게 설명한다.
제 2의 적층공정에 있어서는, 제 2의 점접착층(16)을 구성하는 재료를 용제에 용해 또는 분산하여 제 2의 점접착층 형성용 니스로 하고, 이것을 박리기재(10)에 도포후, 가열에 의해 용제를 제거해서 제 2의 점접착층(16)을 형성한다.
계속해서, 상기한 바와 같이 해서 제작한 제 2의 점접착층(16)에 있어서, 프 리컷 칼(C)에 의해 제 2의 점접착층(16)의 박리기재(10)측과 반대측의 면(F16)으로부터 박리기재(10)에 도달할 때까지 칼자국을 넣고, 제 2의 점접착층(16)을 박리기재(10)로부터 부분적으로 제거하여, 박리기재(10)의 제 2의 점접착층(16)측의 면에 노출면(F10)을 형성한다. 이것에 의해, 제 2의 점접착층(16)은 박리기재(10) 위에 부분적으로 적층된 상태로 되고, 제 2의 적층공정을 완료한다.
제 3의 적층공정에 있어서는, 우선, 제 1의 점접착층(12)을 구성하는 재료를 용제에 용해 또는 분산하여 제 1의 점접착층 형성용 니스로 하고, 이것을 기재 필름(14) 위에 도포후, 가열에 의해 용제를 제거해서 제 1의 적층체(20)를 제작한다. 여기에서, 제 1의 적층체(20)는, 상기 제 4 실시형태에 있어서 설명한 것과 동일한 순서로 제작할 수 있다.
다음에, 상술한 바와 같이 해서 제작한 제 1의 적층체(20)를, 박리기재(10)의 노출면(F10) 및 제 2의 점접착층(16) 위에 적층한다. 이것에 의해, 프리컷 전의 접착시트(전구체 시트)를 형성하고, 제 3의 적층공정을 완료한다.
제 2의 절단공정에 있어서는, 상기한 바와 같이 해서 제작한 전구체 시트에 대하여, 기재 필름(14)의 제 1의 점접착층(12)측과 반대측의 면(F14)으로부터 박리기재(10)에 도달할 때까지 칼자국을 넣고, 기재 필름(14), 제 1의 점접착층(12) 및 제 2의 점접착층(16)을 소정의 평면형상으로 절단함과 동시에, 박리기재(10)에 절입부(D)를 형성한다.
여기에서, 기재 필름(14), 제 1의 점접착층(12) 및 제 2의 점접착층(16)의 절단은, 소정의 평면형상에 따른 프리컷 칼(C)에 의해 행할 수 있다.
이 제 2의 절단공정에 있어서 형성하는 절입부(D)의 칼자국 깊이(d) 및 (d/a)의 바람직한 범위는, 상기 제 4 실시형태에 있어서 설명한 바와 같다.
그 후, 필요에 따라서 기재 필름(14), 제 1의 점접착층(12) 및 제 2의 점접착층(16)의 불필요 부분을 박리 제거하고, 박리기재(10) 위에, 제 2의 점접착층(16), 제 1의 점접착층(12) 및 기재 필름(14)으로 이루어지는 제 2의 적층체(22)가 형성된 목적의 접착시트(2)를 얻는다.
(제 6 실시형태)
상기 제 3 실시형태에 관한 접착시트(3)를 제조하기 위한, 제 6 실시형태에 관한 접착시트(3)의 제조방법에 관해서 설명한다.
도 10은, 접착시트(3)를 제조하는 일련의 공정도이다. 우선, 도 10의 (a)에 나타낸 바와 같이, 박리기재(10) 위에, 제 2의 점접착층(16) 및 중간층(18)을 적층한다. 이어서, 프리컷 칼(C)에 의해 제 2의 점접착층(16) 및 중간층(18)에 칼자국을 넣고, 제 2의 점접착층(16) 및 중간층(18)을 부분적으로 제거하여, 도 10의 (b)에 나타낸 바와 같이, 박리기재(10)의 제 2의 점접착층(16)측의 면에 노출면(F10)을 형성한다(제 4의 적층공정). 그 후, 도 10의 (c)에 나타낸 바와 같이, 박리기재(10)의 노출면(F10) 및 중간층(18) 위에, 제 1의 점접착층(12) 및 기재 필름(14)을 적층한다(제 5의 적층공정). 다음에, 도 10의 (d)∼(e)에 나타낸 바와 같이, 프리컷 칼(C)에 의해 기재 필름(14)의 제 1의 점접착층(12)측과 반대측의 면(F14)으로부터 박리기재(10)에 도달할 때까지 칼자국을 넣어, 기재 필름(14), 제 1의 점접착층(12), 중간층(18) 및 제 2의 점접착층(16)을 소정의 평면형상으로 절단함과 동 시에, 박리기재(10)에 절입부(D)를 형성한다(제 3의 절단공정). 이것에 의해, 접착시트(3)의 제조를 완료한다.
여기에서, 제 3의 절단공정에 있어서, 상기 소정의 평면형상의 영역내(상기 절입부(D)의 내측의 영역내)에서, 제 1의 점접착층(12)과 박리기재(10)의 노출면(F10)이 접한 상태로 되고, 또한, 상기 영역내의 주변부에 있어서 제 1의 점접착층(12)과 중간층(18)이 접한 상태로 되도록 절단을 행함과 동시에, 절입부(D)의 칼자국 깊이(d)가, 박리기재(10)의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는다.
이하, 각 제조공정에 관해서 상세하게 설명한다.
제 4의 적층공정에 있어서는, 우선, 제 2의 점접착층(16)을 구성하는 재료를 용제에 용해 또는 분산하여 제 2의 점접착층 형성용 니스로 하고, 이것을 박리기재(10)에 도포후, 가열에 의해 용제를 제거해서 제 2의 점접착층(16)을 형성한다. 이어서, 중간층(18)을 구성하는 재료를 용제에 용해 또는 분산하여 중간층 형성용 니스로 하고, 이것을 제 2의 점접착층(16)에 도포후, 가열에 의해 용제를 제거해서 중간층(16)을 형성한다.
계속해서, 상기한 바와 같이 해서 제작한 제 2의 점접착층(16) 및 중간층(18)에 있어서, 프리컷 칼(C)에 의해 중간층(18)의 제 2의 점접착층(16)측과 반대측의 면(F18)으로부터 박리기재(10)에 도달할 때까지 칼자국을 넣고, 제 2의 점접착층(16) 및 중간층(18)을 박리기재(10)로부터 부분적으로 제거하고, 박리기재(10)의 제 2의 점접착층(16)측의 면에 노출면(F10)을 형성한다. 이것에 의해, 제 2의 점접착층(16) 및 중간층(18)은 박리기재(10) 위에 부분적으로 적층된 상태로 되고, 제 4의 적층공정을 완료한다.
제 5의 적층공정에 있어서는, 우선, 제 1의 점접착층(12)을 구성하는 재료를 용제에 용해 또는 분산하여 제 1의 점접착층 형성용 니스로 하고, 이것을 기재 필름(14) 위에 도포후, 가열에 의해 용제를 제거해서 제 1의 적층체(20)를 제작한다. 여기에서, 제 1의 적층체(20)는, 상기 제 4 실시형태에 있어서 설명한 것과 동일한 순서로 제작할 수 있다.
다음에, 상술한 바와 같이 해서 제작한 제 1의 적층체(20)를, 박리기재(10)의 노출면(F10) 및 중간층(18) 위에 적층한다. 이것에 의해, 프리컷 전의 접착시트(전구체 시트)를 형성하고, 제 5의 적층공정을 완료한다.
제 3의 절단공정에 있어서는, 상기한 바와 같이 해서 제작한 전구체 시트에 대하여, 기재 필름(14)의 제 1의 점접착층(12)측과 반대측의 면(F14)으로부터 박리기재(10)에 도달할 때까지 칼자국을 넣고, 기재 필름(14), 제 1의 점접착층(12), 중간층(18) 및 제 2의 점접착층(16)을 소정의 평면형상으로 절단함과 동시에, 박리기재(10)에 절입부(D)를 형성한다.
여기에서, 기재 필름(14), 제 1의 점접착층(12), 중간층(18) 및 제 2의 점접착층(16)의 절단은, 소정의 평면형상에 따른 프리컷 칼(C)에 의해 행할 수 있다.
이 제 3의 절단공정에 있어서 형성하는 절입부(D)의 칼자국 깊이(d) 및 (d/a)의 바람직한 범위는, 상기 제 4 실시형태에 있어서 설명한 바와 같다.
그 후, 필요에 따라서 기재 필름(14), 제 1의 점접착층(12), 중간층(18) 및 제 2의 점접착층(16)의 불필요 부분을 박리 제거하고, 박리기재(10) 위에, 제 2의 점접착층(16), 중간층(18), 제 1의 점접착층(12) 및 기재 필름(14)으로 이루어지는 제 3의 적층체(24)가 형성된 목적의 접착시트(3)를 얻는다.
이상, 본 발명의 접착시트 및 접착시트의 제조방법의 적당한 실시형태에 관해서 상세하게 설명했지만, 본 발명은 이들의 실시형태에 한정되는 것은 아니다.
[반도체장치의 제조방법]
이상 설명한 접착시트를 이용해서 반도체장치를 제조하는 방법에 관해서, 도 11 및 12를 이용해서 설명한다. 또, 이하의 설명에 있어서는, 접착시트로서 상기 제 2 실시형태에 관한 접착시트(2)를 이용하는 경우에 관해서 설명한다.
도 11은, 접착시트(2)의 제 2의 적층체(22)를 반도체 웨이퍼(32)에 첩부하는 작업을 행하는 일련의 공정도이다. 도 11의 (a)에 나타낸 바와 같이, 접착시트(2)는, 박리기재(10)가 캐리어 필름의 역할을 다하고 있어, 2개의 롤(62 및 66)과, 쐐기상의 부재(64)에 지지되어 있다. 접착시트(2)는, 그 일단이 원주상의 권심(44)에 접속된 상태에서 권회되는 제 1의 롤(42)을 형성하고, 타단이 원주상의 권심(54)에 접속된 상태에서 권회되는 제 2의 롤(52)을 형성하고 있다. 제 2의 롤(52)의 권심(54)에는, 당해 권심(54)을 회전시키기 위한 권심구동용 모터(도시하지 않음)가 접속되어 있다. 이것에 의해, 권심(54)에는, 접착시트(2)에 있어서 제 2의 적층체(22)가 박리된 후의 박리기재(10)가 소정의 속도로 권회되도록 이루어져 있다.
우선, 권심구동용 모터가 회전하면, 제 2의 롤(52)의 권심(54)이 회전하고, 제 1의 롤(42)의 권심(44)에 권회되어 있는 접착시트(2)가 제 1의 롤(42)의 외부로 인출된다. 인출된 접착시트(2)는, 이동식의 스테이지(36) 위에 배치된 원판상의 반도체 웨이퍼(32) 및 반도체 웨이퍼(32)을 둘러싸도록 배치된 웨이퍼 링(34) 위로 유도된다.
다음에, 박리기재(10)로부터, 기재 필름(14), 제 1의 점접착층(12) 및 제 2의 점접착층(16)으로 이루어지는 제 2의 적층체(22)가 박리된다. 이 때, 접착시트(2)의 박리기재(10)측으로부터 쐐기상의 부재(64)가 닿아 있어, 박리기재(10)는 부재(64)측에 예각으로 구부러져 있다. 그 결과, 박리기재(10)와 제 2의 적층체(22)와의 사이에 박리 기점이 만들어지게 된다. 더욱이, 박리 기점이 보다 효율적으로 만들어지도록, 박리기재(10)와 제 2의 적층체(22)와의 경계면에 에어가 내뿜어져 있다.
이와 같이 하여 박리기재(10)와 제 2의 적층체(22)와의 사이에 박리 기점이 만들어진 후, 도 11의 (b)에 나타낸 바와 같이, 제 2의 점접착층(16)이 웨이퍼 링(34)과 밀착하고, 제 1의 점접착층(12)이 반도체 웨이퍼(32)와 밀착하도록 제 2의 적층체(22)의 첩부가 행해진다. 이 때, 롤(68)에 의해 제 2의 적층체(22)는 반도체 웨이퍼(32) 및 웨이퍼 링(34)에 압착되는 것으로 된다. 그 후, 도 11의 (c)에 나타낸 바와 같이, 반도체 웨이퍼(32) 및 웨이퍼 링(34) 위로의 제 2의 적층체(22)의 첩부가 완료한다.
이상과 같은 순서에 의해, 반도체 웨이퍼(32)로의 제 2의 적층체(22)의 첩부를, 자동화된 공정에서 연속해서 행할 수 있다. 이와 같은 반도체 웨이퍼(32)로의 제 2의 적층체(22)의 첩부작업을 행하는 장치로서는, 예컨대, 링텍(주)제의 RAD- 2500(상품명) 등을 들 수 있다.
이와 같은 공정에 의해 제 2의 적층체(22)를 반도체 웨이퍼(32)에 첩부하는 경우, 접착시트(2)를 이용하는 것에 의해, 박리기재(10)와 제 2의 적층체(22)와의 사이의 박리 기점(박리기재(10)와 제 2의 점접착층(16)과의 사이의 박리 기점)을 용이하게 만들어낼 수 있고, 박리 불량의 발생을 충분히 억제할 수 있다.
다음에, 상기의 공정에 의해 제 2의 적층체(22)가 첩부된 반도체 웨이퍼(32)(도 12의 (a))를, 도 12의 (b)에 나타낸 바와 같이 다이싱 칼(G)에 의해 필요한 크기로 다이싱하여, 제 1의 점접착층(12)이 부착된 반도체소자(33)를 얻는다. 여기에서 세정, 건조 등의 공정을 더 행하여도 좋다. 이 때, 제 1의 점접착층(12)에 의해 반도체 웨이퍼(32)는 기재 필름(14)에 충분히 점착 유지되어 있으므로, 상기 각 공정중에 반도체 웨이퍼(32)나 다이싱 후의 반도체소자(33)가 탈락하는 것이 충분히 억제된다.
다음에, 방사선 등의 고에너지선을 제 1의 점접착층(12)에 조사하고, 제 1의 점접착층(12)의 일부를 중합경화하게 한다. 이 때, 고에너지선 조사와 동시에 또는 조사후에, 경화 반응을 촉진하는 목적에서 가열을 더 행하여도 좋다.
제 1의 점접착층(12)으로의 고에너지선의 조사는, 기재 필름(14)의 제 1의 점접착층(12)이 설치되지 않은 측의 면으로부터 행한다. 따라서, 고에너지선으로서 자외선을 이용하는 경우에는, 기재 필름(14)은 광투과성인 것이 필요하다. 또, 고에너지선으로서 전자선을 이용하는 경우에는, 기재 필름(14)은 반드시 광투과성일 필요는 없다.
고에너지선 조사후, 도 12의 (c)에 나타낸 바와 같이, 픽업해야 할 반도체소자(33)를, 예컨대 흡인 콜레이트에 의해 픽업한다. 이때, 픽업해야 할 반도체소자(33)를 기재 필름(14)의 하면으로부터, 예컨대 침한 등에 의해 밀어올릴 수도 있다. 제 1의 점접착층(12)을 경화시키는 것에 의해, 반도체소자(33)의 픽업시에 있어서, 제 1의 점접착층(12)과 기재 필름(14)과의 계면에서 박리가 생기기 쉽게 되어, 제 1의 점접착층(12)이 반도체소자(33)의 하면에 부착된 상태에서 픽업되는 것으로 된다.
다음에, 도 12의 (d)에 나타낸 바와 같이, 제 1의 점접착층(12)이 부착된 반도체소자(33)를, 제 1의 점접착층(12)을 통해서 반도체소자 탑재용 지지부재(71)에 올려놓고, 가열을 행한다. 가열에 의해 제 1의 점접착층(12)의 접착력이 발현되고, 반도체소자(33)와 반도체소자 탑재용 지지부재(71)와의 접착이 완료한다.
그 후, 필요에 따라서 와이어 본드 공정이나 밀봉공정 등을 거쳐서, 반도체장치가 제조된다.
[반도체장치]
도 13은, 상술한 반도체장치의 제조방법에 의해 제조되는 본 발명의 반도체소자의 일실시형태를 나타내는 모식단면도이다.
도 13에 나타낸 바와 같이, 반도체장치(100)에서는, 반도체소자 탑재용 지지부재로 되는 유기기판(70) 위에 반도체소자(33)가, 제 1의 점접착층(12)을 통해서 2개 적층되어 있다. 또한, 유기기판(70)에는, 회로 패턴(74) 및 단자(76)가 형성되어 있고, 이 회로 패턴(74)과 2개의 반도체소자(33)가, 와이어 본드(78)에 의해 각 각 접속되어 있다. 이들이 봉지재(8)에 의해 봉지되어, 반도체장치(100)가 형성되어 있다. 이 반도체장치(100)는, 상술한 본 발명의 반도체장치의 제조방법에 의해, 접착시트(2)를 이용해서 제조되는 것이다.
이상, 본 발명의 반도체장치의 제조방법 및 반도체장치의 적당한 실시형태에 관해서 상세하게 설명했지만, 본 발명은 이들의 실시형태에 한정되는 것은 아니다. 예컨대, 상기 반도체장치의 제조방법의 실시형태로서, 접착시트(2)를 이용하는 경우에 관해서 설명했지만, 접착시트로서는, 접착시트(1) 또는 접착시트(3)를 이용해도 좋다.
[접착시트]
(제 7 실시형태)
도 16은, 본 발명의 접착시트의 제 7 실시형태를 나타내는 평면도이며, 도 17은, 도 16에 나타내는 접착시트(201)를 도 16의 A11-A11선에 따라 절단한 경우의 모식단면도이다. 도 16및 도 17에 나타낸 바와 같이, 접착시트(201)는, 박리기재(212)와, 접착층(214)과, 점착층(222)과, 기재 필름(224)이 순차 적층된 구성을 갖고 있다. 또한, 접착층(214)과, 점착층(222) 및 기재 필름(224)으로 이루어지는 점착 필름(220)으로 구성되는 적층체(210)는, 소정의 평면형상으로 절단되어 있고, 박리기재(212) 위에 부분적으로 적층되어 있다. 더욱이, 박리기재(212)에는, 적층체(210)의 평면형상의 주변에 따라, 접착층(214)에 접하는 측의 면으로부터 박리기재(212)의 두께 방향으로 제 1의 절입부(D1)가 형성되어 있다.
여기에서, 적층체(210)의 상기 소정의 평면형상은, 박리기재(212) 위에 적층 체(210)가 부분적으로 적층된 상태로 되는 형상이면 특별히 제한되지 않는다. 적층체(210)의 상기 소정의 평면형상은, 제 1의 적층체(20)의 소정의 평면형상과 동일한 형상인 것이 바람직하다.
또한, 접착시트(201)에 있어서, 박리기재(212)에 형성된 제 1의 절입부(D1)의 칼자국 깊이(d1)는, 박리기재(212)의 두께 미만으로 되어 있고, 또한, 25㎛ 이하로 되어 있다.
이러한 접착시트(201)를 사용하는 경우에는, 박리기재(212)로부터 적층체(210)가 박리되어, 적층체(210)는 접착층(214)을 통해서 반도체 웨이퍼 등의 피착체에 첩부되는 것으로 된다.
이하, 접착시트(201)를 구성하는 각 층에 관해서 상세하게 설명한다.
박리기재(212)는, 접착시트(201)의 사용시에 캐리어 필름으로서의 역할을 다 하는 것이다. 이러한 박리기재(212)로서는, 예컨대, 박리기재(10)와 동일한 것을 사용할 수 있다.
또한, 박리기재(212)의 접착층(214)과 접하는 측의 면은, 실리콘계 박리제, 불소계 박리제, 장쇄 알킬아크릴레이트계 박리제 등의 이형제로 표면처리되어 있는 것이 바람직하다.
박리기재(212)의 두께는, 사용시의 작업성을 손상하지 않는 범위에서 적당히 선택할 수 있지만, 10∼500㎛인 것이 바람직하고, 25∼100㎛인 것이 보다 바람직하고, 30∼50㎛인 것이 특히 바람직하다.
접착층(214)에는, 반도체 칩의 접착(접합)에 사용되고 있는 공지의 열경화성 접착제, 광경화성 접착제, 열가소성 접착제 혹은 산소반응성 접착제 등을 이용할 수 있다. 이들은, 단독으로 이용해도 2종류 이상을 조합시켜도 좋다.
상기 열가소성 접착제로서는, 열가소성을 갖는 수지, 또는, 적어도 미경화 상태에 있어서 열가소성을 갖고, 가열후에 가교구조를 형성하는 수지를 이용할 수 있다. 이러한 수지로서는, 예컨대, 폴리이미드 수지, 폴리아미드 수지, 폴리에테르이미드 수지, 폴리아미드이미드 수지, 폴리에스테르 수지, 폴리에스테르이미드 수지, 페녹시 수지, 폴리설폰 수지, 폴리에테르설폰 수지, 폴리페닐렌설파이드 수지, 폴리에테르케톤 수지 등을 들 수 있다. 또한, 관능성 모노머를 단량체 단위로서 포함하는 중합체를 사용할 수도 있다. 이 관능성 모노머의 관능기로서는, 글리시딜기, 아크릴로일기, 메타크릴로일기, 수산기, 카복실기, 이소시아누레이트기, 아미노기, 아미드기 등을 들 수 있다. 보다 구체적으로는, 글리시딜아크릴레이트 또는 글리시딜메타크릴레이트 등의 관능성 모노머를 단량체 단위로서 포함하는 글리시딜기 함유 (메타)아크릴 공중합체 등을 들 수 있다. 또, 본 발명에 있어서, (메타)아크릴 공중합체는, 아크릴 공중합체와 메타크릴 공중합체의 양쪽을 나타낸다.
상기 글리시딜기 함유 (메타)아크릴 공중합체로서는, 예컨대, (메타)아크릴 에스테르 공중합체, 아크릴 고무 등을 사용할 수 있고, 아크릴 고무가 보다 바람직하다. 아크릴 고무는, 아크릴산 에스테르를 주성분으로 하고, 주로, 부틸아크릴레이트와 아크릴로니트릴 등의 공중합체나, 에틸아크릴레이트와 아크릴로니트릴 등의 공중합체 등으로 이루어지는 고무이다. 또, 글리시딜기 함유 (메타)아크릴 공중합체의 구체예로서는, 예컨대, 나가세켐텍스(주)제, HTR-860P-3(상품명) 등을 들 수 있다.
글리시딜아크릴레이트, 글리시딜메타크릴레이트 이외의 상기 관능성 모노머로서는, 예컨대, 에틸(메타)아크릴레이트, 부틸(메타)아크릴레이트 등을 들 수 있고, 이들은, 단독으로 또는 2종류 이상을 조합시켜서 사용할 수도 있다. 또, 본 발명에 있어서, 에틸(메타)아크릴레이트는, 에틸아크릴레이트와 에틸메타크릴레이트 의 양쪽을 나타낸다.
상기 열경화성 접착제로서는, 열에 의해 경화해서 접착 작용을 하는 열경화성 수지이면 특별히 제한되지 않고, 예컨대, 글리시딜기, 아크릴로일기, 메타크릴로일기, 수산기, 카복실기, 이소시아누레이트기, 아미노기, 아미드기 등의 관능기를 갖는 화합물을 들 수 있고, 이들은 단독으로 또는 2종류 이상을 조합시켜 사용할 수 있다. 보다 구체적으로는, 예컨대, 에폭시 수지, 아크릴 수지, 실리콘 수지, 페놀 수지, 열경화형 폴리이미드 수지, 폴리우레탄 수지, 멜라민 수지, 우레아 수지 등을 들 수 있다.
상기 에폭시 수지로서는, 경화해서 접착작용을 갖는 것이면 특별히 한정되지 않고, 예컨대, 비스페놀A형 에폭시 수지 등의 2관능 에폭시 수지, 페놀 노볼락형 에폭시 수지나 크레졸 노볼락형 에폭시 수지 등의 노볼락형 에폭시 수지 등을 사용할 수 있다. 또한, 다관능 에폭시 수지, 글리시딜 아민형 에폭시 수지, 복소환 함유 에폭시 수지 또는 지환식 에폭시 수지 등, 일반적으로 알려져 있는 것을 사용할 수 있다. 이들은 단독으로 또는 2종류 이상을 조합시켜 사용할 수 있다.
에폭시 수지를 사용하는 경우에는, 에폭시 수지 경화제를 사용하는 것이 바 람직하다. 에폭시 수지 경화제로서는, 통상 이용되는 공지의 경화제를 사용할 수 있고, 예컨대, 아민류, 폴리아미드, 산무수물, 폴리설피드, 삼불화붕소, 디시안디아미드, 비스페놀A, 비스페놀F, 비스페놀S와 같은 페놀성 수산기를 1분자 중에 2개 이상 갖는 비스페놀류, 페놀 노볼락 수지, 비스페놀A 노볼락 수지 또는 크레졸 노볼락 수지 등의 페놀 수지 등을 들 수 있다. 이들의 에폭시 수지 경화제는, 단독으로 또는 2종류 이상을 조합시켜 사용할 수 있다.
접착층(214)의 두께는, 탑재 기판에의 접착성은 충분히 확보하면서, 반도체 웨이퍼로의 접합작업 및 접합 후의 다이싱 작업에 영향을 미치지 않는 범위인 것이 바람직하다. 이러한 관점으로부터, 접착층(214)의 두께는 1∼300㎛인 것이 바람직하고, 5∼150㎛인 것이 보다 바람직하고, 10∼100㎛인 것이 특히 바람직하다. 두께가 1㎛ 미만이면, 충분한 다이본드 접착력을 확보하는 것이 곤란하게 되는 경향이 있다. 두께가 300㎛를 넘으면, 다이싱 작업으로의 영향 등의 불량이 생기는 경향이 있다.
점착 필름(220)은, 기재 필름(224) 위에 점착층(222)을 구비하는 것이다.
이 점착 필름(220)을 구성하는 기재 필름(224)으로서는, 박리기재(212)에 이용한 필름 혹은 시트와 동일한 것을 이용할 수 있다. 예컨대, 폴리에틸렌테레프탈레이트 필름 등의 폴리에스테르계 필름, 폴리테트라플루오로에틸렌 필름, 폴리에틸렌 필름, 폴리프로필렌 필름, 폴리메틸펜텐 필름, 폴리비닐아세테이트 필름 등의 폴리올레핀계 필름, 폴리염화비닐 필름, 폴리이미드 필름 등의 플라스틱 필름 등을 들 수 있다. 더욱이, 기재 필름(224)은, 이들의 필름이 2층 이상으로 적층된 것이 어도 좋다.
또한, 기재 필름(224)의 두께는, 10∼500㎛인 것이 바람직하고, 25∼100㎛인 것이 보다 바람직하고, 30∼50㎛인 것이 특히 바람직하다.
점착 필름(220)을 구성하는 점착층(222)은, 자외선이나 방사선 등의 고에너지선이나 열에 의해 경화하는(점착력이 저하하는) 것이 바람직하고, 고에너지선에 의해 경화하는 것이 보다 바람직하고, 자외선에 의해 경화하는 것이 특히 바람직하다.
이러한 점착층(222)을 구성하는 점착제로서는, 종래부터 여러가지 타입이 알려져 있다. 그 중에서, 고에너지선의 조사에 의해, 접착층(214)에 대한 점착력이 저하하는 것을 적당히 선택하여 이용하는 것이 바람직하다.
상기 점착제로서는, 예컨대, 디올기를 갖는 화합물, 이소시아네이트 화합물, 우레탄(메타)아크릴레이트 화합물, 디아민 화합물, 요소메타크릴레트 화합물, 측쇄에 에틸렌성 불포화기를 갖는 고에너지선 중합성 공중합체 등을 들 수 있다. 이들은 단독으로 또는 2종 이상을 조합시켜 사용할 수 있다.
점착층(222)의 두께는, 1∼100㎛인 것이 바람직하고, 2∼20㎛인 것이 보다 바람직하고, 3∼10㎛인 것이 특히 바람직하다. 두께가 1㎛ 미만이면, 충분한 점착력을 확보하는 것이 곤란하게 되는 경향이 있고, 다이싱시에 반도체 칩이 비산할 염려가 있다. 두께가 100㎛를 넘으면, 접착시트(201) 전체로서의 두께가 지나치게 두껍게 되어, 피착체로의 첩부작업이 곤란하게 되는 경향이 있다.
접착시트(201)는, 이상 설명한 바와 같은 구성을 갖는 박리기재(212), 접착 층(214), 점착층(22) 및 기재 필름(224)을 구비하는 것이다. 이 접착시트(1)에 있어서, 박리기재(212)에는, 접착층(214)과 점착층(22)과 기재 필름(224)으로 이루어지는 적층체(210)의 평면형상의 주변에 따라, 박리기재(212)의 접착층(214)에 접하는 측의 면으로부터 박리기재(212)의 두께 방향으로 제 1의 절입부(D1)가 형성되어 있다.
이 제 1의 절입부(D1)의 칼자국 깊이(d1)는, 박리기재(212)의 두께 미만으로 되어 있고, 또한, 25㎛ 이하로 되어 있다. 여기에서, 보다 양호한 박리성을 얻는 관점으로부터, 칼자국 깊이(d1)는, 15㎛ 이하인 것이 보다 바람직하고, 10㎛ 이하인 것이 더욱 바람직하고, 5㎛ 이하인 것이 특히 바람직하다. 이와 같이, 칼자국 깊이(d1)는 0㎛에 가까울 수록 바람직하고, 0㎛보다 크고 0.5㎛ 이하인 것이 가장 바람직하다.
제 1의 절입부(D1)의 칼자국 깊이(d1)가 상기 범위인 것에 의해, 접착시트(201)에 있어서, 접착층(214)이나 점착층(222)이 제 1의 절입부(D1)에 휩쓸려 들어가는 것을 충분히 억제할 수 있다. 그 때문에, 박리기재(212)와 접착층(214)과의 계면이 실되지 않고, 박리기재(212)로부터의 적층체(210)의 박리가 용이하게 되어, 적층체(210)를 피착체에 첩부할 때의 박리 불량의 발생을 충분히 억제할 수 있다.
다만, 현행의 프리컷 장치로 칼자국 깊이를 0㎛에 가깝게 하는 경우, 장치의 조정과 프리컷 공정의 실시에 많은 시간이 걸려서, 생산 효율이 저하하는 경향이 있다. 따라서, 생산 효율과 박리 불량 억제의 밸런스의 점에서는, 칼자국 깊이(d1)는 5∼15㎛인 것이 바람직하다.
또한, 접착시트(201)는, 박리기재(212)의 두께를 a(㎛)로 하여, (d1/a)의 값이 하기식(2)의 조건을 만족하고 있는 것이 바람직하다.
0 < (d1/a）≤ 0.7 (2)
상기 (d1/a)의 값이 상기식(2)의 조건을 만족하고 있는 것에 의해, 접착층(214)이나 점착층(222)이 제 1의 절입부(D1)에 휩쓸려 들어가는 것을 보다 충분히 억제할 수 있고, 박리 불량의 발생을 보다 충분히 억제할 수 있다. 또한, 이러한 효과를 보다 충분히 얻는 관점으로부터, 상기식(2)에 있어서 (d1/a)의 값의 상한치는, 0.5인 것이 보다 바람직하고, 0.3인 것이 더욱 바람직하고, 0.25인 것이 특히 바람직하고, 0.15인 것이 극히 바람직하고, 0.1인 것이 가장 바람직하다.
또, 상기 칼자국 깊이(d1)는, 전술한 바와 같이, 박리기재(212)에 형성된 절입부(D1)의 깊이를 전자현미경에 의한 단면관찰에 의해 임의로 10점 측정하고, 이것을 평균한 값을 의미한다. 박리 불량의 발생을 보다 충분히 억제하는 관점으로부터, 임의로 10점 측정한 절입부(D1)의 깊이 모두가 상기 범위로 되어 있는 것이 바람직하다. 이것은, 후술하는 제 2의 절입부(D2)의 칼자국 깊이(d2)에 관해서도 동일하다.
(제 8 실시형태)
도 18은, 본 발명의 접착시트의 제 8 실시형태를 나타내는 평면도이며, 도 19는, 도 18에 나타내는 접착시트(202)를 도 18의 A12-A12선에 따라 절단했을 경우의 모식단면도이다. 도 18 및 도 19에 나타낸 바와 같이, 접착시트(202)는, 박리기재(212)와, 접착층(214)과, 점착층(222)과, 기재 필름(224)이 순차 적층된 구성을 갖고 있다. 또한, 접착층(214)은 소정의 제 1의 평면형상으로 절단되어 있고, 박리기재(212) 위에 부분적으로 적층되어 있다. 박리기재(212)에는, 접착층(214)의 제 1의 평면형상에 따라, 접착층(214)에 접하는 측의 면으로부터 박리기재(212)의 두께 방향으로 제 1의 절입부(D1)가 형성되어 있다. 또한, 점착층(222)은, 접착층(214)을 덮고, 또한, 접착층(214)의 주위에 박리기재(212)에 접하도록 적층되어 있다. 점착층(222) 및 기재 필름(224)으로 이루어지는 점착 필름(220)은, 소정의 제 2의 평면형상으로 절단되어 있고, 박리기재(212)에는, 점착 필름(220)의 제 2의 평면형상의 주변에 따라, 점착층(222)에 접하는 측의 면으로부터 박리기재(212)의 두께 방향으로 제 2의 절입부(D2)가 형성되어 있다.
이러한 접착시트(202)에 있어서, 박리기재(212)에 형성된 제 1의 절입부(D1)의 칼자국 깊이(d1), 및, 제 2의 절입부(D2)의 칼자국 깊이(d2)는, 어느 것이나 박리기재(212)의 두께 미만으로 되어 있고, 또한, 25㎛ 이하로 되어 있다.
여기에서, 보다 양호한 박리성을 얻는 관점으로부터, 제 1의 절입부(D1)의 칼자국 깊이(d1), 및, 제 2의 절입부(D2)의 칼자국 깊이(d2)는, 각각 15㎛ 이하인 것이 보다 바람직하고, 10㎛ 이하인 것이 더욱 바람직하고, 5㎛ 이하인 것이 특히 바람직하다. 이와 같이, 칼자국 깊이(d1 및 d2)는 0㎛에 가까울 수록 바람직하고, 0㎛보다 크고 0.5㎛ 이하인 것이 가장 바람직하다. 다만, 생산 효율과 박리 불량 억제의 밸런스의 점에서는, 칼자국 깊이(d1 및 d2)는 5∼15㎛인 것이 바람직하다.
또한, 접착시트(202)는, 박리기재(212)의 두께를 a(㎛)로 하여, (d1/a)의 값이 하기식(2)의 조건을 만족하고 있는 것이 바람직하다.
0 < (d1/a）≤ 0.7 (2)
더욱이, (d2/a)의 값이 하기식(3)의 조건을 만족하고 있는 것이 바람직하다.
0 < (d2/a）≤ 0.7 (3)
상기 (d1/a)의 값이 상기식(2)의 조건을 만족하고 있는 것에 의해, 접착층(214)이나 점착층(222)이 제 1의 절입부(D1)에 휩쓸려 들어가는 것을 보다 충분히 억제할 수 있고, 박리 불량의 발생을 보다 충분히 억제할 수 있다. 또한, 상기 (d2/a)의 값이 상기식(3)의 조건을 만족하고 있는 것에 의해, 점착층(222)이 제 2의 절입부(D2)에 휩쓸려 들어가는 것을 보다 충분히 억제할 수 있고, 박리 불량의 발생을 보다 충분히 억제할 수 있다. 이들의 효과를 보다 충분히 얻는 관점으로부터, 상기식(2)에 있어서의 (d1/a)의 값의 상한치, 및, 상기식(3)에 있어서 (ｄ2/a)의 값의 상한치는, 0.5인 것이 보다 바람직하고, 0.3인 것이 더욱 바람직하고, 0.25인 것이 특히 바람직하고, 0.15인 것이 극히 바람직하고, 0.1인 것이 가장 바람직하다.
접착시트(202)에 있어서, 박리기재(212), 접착층(214), 점착층(222) 및 기재 필름(224)으로서는, 상기 제 7 실시형태에 관한 접착시트(201)에 있어서 설명한 것과 동일한 것을 사용할 수 있다.
이러한 구성을 갖는 접착시트(202)는, 반도체 웨이퍼를 다이싱할 때에 웨이퍼 링을 이용한 경우에, 점착층(222)을 웨이퍼 링에 밀착시킬 수 있고, 다이싱 작업을 용이하게 행할 수 있다.
또한, 접착시트(202)에 있어서는, 박리기재(212)에 있어서 제 1의 절입 부(D1)의 칼자국 깊이(d1), 및, 제 2의 절입부(D2)의 칼자국 깊이(d2)가 각각 상기 범위인 것에 의해, 접착층(214)이 제 1의 절입부(D1)에 휩쓸려 들어가는 것을 충분히 억제할 수 있고, 또한, 점착층(222)이 제 2의 절입부(D2)에 휩쓸려 들어가는 것을 충분히 억제할 수 있다. 그 때문에, 박리기재(212)와 접착층(214)과의 계면, 및, 박리기재(212)와 점착층(222)과의 계면이 실되지 않고, 박리기재(212)로부터의 적층체(210)의 박리가 용이하게 되어, 적층체(210)를 피착체에 첩부할 때의 박리 불량의 발생을 충분히 억제할 수 있다.
(제 9 실시형태)
도 20은, 본 발명의 접착시트의 제 9 실시형태를 나타내는 평면도이며, 도 21은, 도 20에 나타내는 접착시트(203)를 도 20의 A13-A13선에 따라 절단했을 경우의 모식단면도이다. 도 20및 도 21에 나타낸 바와 같이, 접착시트(203)는, 박리기재(212)와, 접착층(214)과, 점착층(222)과, 기재 필름(224)이 순차 적층된 구성을 갖고 있다. 또한, 접착층(214)은 소정의 평면형상으로 절단되어 있고, 박리기재(212) 위에 부분적으로 적층되어 있다. 박리기재(212)에는, 접착층(214)의 평면형상의 주변에 따라, 접착층(214)에 접하는 측의 면으로부터 박리기재(212)의 두께 방향으로 제 1의 절입부(D1)가 형성되어 있다. 또한, 점착층(222) 및 기재 필름(224)은, 접착층(214)을 덮고, 또한, 접착층(214)의 주위에서 점착층(222)이 박리기재(212)에 접하도록 적층되어 있다.
이러한 접착시트(203)에 있어서, 박리기재(212)에 형성된 제 1의 절입부(D1)의 칼자국 깊이(d1)는, 박리기재(212)의 두께 미만으로 되어 있고, 또한, 25㎛ 이 하로 되어 있다.
여기에서, 보다 양호한 박리성을 얻는 관점으로부터, 제 1의 절입부(D1)의 칼자국 깊이(d1)는, 15㎛ 이하인 것이 보다 바람직하고, 10㎛ 이하인 것이 더욱 바람직하고, 5㎛ 이하인 것이 특히 바람직하다. 이와 같이, 칼자국 깊이(d1)는 0㎛에 가까울 수록 바람직하고, 0㎛보다 크고 0.5㎛ 이하인 것이 가장 바람직하다. 다만, 생산 효율과 박리 불량 억제의 밸런스의 점에서는, 칼자국 깊이(d1)는 5∼15㎛인 것이 바람직하다.
또한, 접착시트(203)는, (d1/a)의 값이 하기식(2)의 조건을 만족하고 있는 것이 바람직하다.
0 < (d1/a）≤ 0.7 (2)
상기 (d1/a)의 값이 상기식(2)의 조건을 만족하고 있는 것에 의해, 접착층(214)이나 점착층(222)이 제 1의 절입부(D1)에 휩쓸려 들어가는 것을 보다 충분히 억제할 수 있고, 박리 불량의 발생을 보다 충분히 억제할 수 있다. 또한, 이러한 효과를 보다 충분히 얻는 관점으로부터, 상기식(2)에 있어서 (d1/a)의 값의 상한치는, 0.5인 것이 보다 바람직하고, 0.3인 것이 더욱 바람직하고, 0.25인 것이 특히 바람직하고, 0.15인 것이 극히 바람직하고, 0.1인 것이 가장 바람직하다.
접착시트(203)에 있어서, 박리기재(212), 접착층(214), 점착층(222) 및 기재 필름(224)으로서는, 상기 제 7 실시형태에 관한 접착시트(201)에 있어서 설명한 것과 동일한 것을 사용할 수 있다.
접착시트(203)에 있어서는, 박리기재(212)에 있어서 제 1의 절입부(D1)의 칼 자국 깊이(d1)가 상기 범위인 것에 의해, 접착층(214)이 제 1의 절입부(D1)에 휩쓸려 들어가는 것을 충분히 억제할 수 있다. 그 때문에, 박리기재(212)와 접착층(214)과의 계면이 실되지 않고, 박리기재(212)로부터의 적층체(210)의 박리가 용이하게 되어, 적층체(210)를 피착체에 첩부할 때의 박리 불량의 발생을 충분히 억제할 수 있다.
[접착시트의 제조방법]
(제 10 실시형태)
상기 제 7 실시형태에 관한 접착시트(201)를 제조하기 위한, 제 10 실시형태에 관한 접착시트(201)의 제조방법에 관해서 설명한다.
접착시트(201)는, 박리기재(212) 위에, 접착층(214), 점착층(222) 및 기재 필름(224)을 순차 적층하는 제 1의 적층공정과, 기재 필름(224)의 점착층(222)에 접하는 측과 반대측의 면으로부터 박리기재(212)에 도달할 때까지 칼자국을 넣어, 접착층(214), 점착층(222) 및 기재 필름(224)을 소정의 평면형상으로 절단함과 동시에, 박리기재(212)에 제 1의 절입부(D1)를 형성하는 제 1의 절단공정을 포함하는 제조방법에 의해 제조된다.
여기에서, 제 1의 절단공정에 있어서는, 제 1의 절입부(D1)의 칼자국 깊이(d1)가, 박리기재(212)의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는다.
이하, 각 제조공정에 관해서 상세하게 설명한다.
제 1의 적층공정에 있어서는, 우선, 접착층(214)을 구성하는 재료를 용제에 용해 또는 분산하여 접착층 형성용 니스로 하고, 이것을 박리기재(212) 위에 도포후, 가열에 의해 용제를 제거해서 접착층(214)을 형성한다. 동일하게, 점착층(222)을 구성하는 재료를 용제에 용해 또는 분산하여 점착층 형성용 니스로 하고, 이것을 기재 필름(224) 위에 도포후, 가열에 의해 용제를 제거해서 점착 필름(220)을 형성한다.
여기에서, 니스의 조제에 사용하는 상기 용제로서는, 각 구성 재료를 용해 또는 분산하는 것이 가능한 것이면 특별히 한정되지 않지만, 층 형성시의 휘발성 등을 고려하면, 예컨대, 메탄올, 에탄올, 2-메톡시에탄올, 2-에톡시에탄올, 2-부톡시에탄올, 메틸에틸케톤, 아세톤, 메틸이소부틸케톤 , 톨루엔, 크실렌 등의 비교적 저비점의 용매를 사용하는 것이 바람직하다. 또한, 도막성을 향상시키는 등의 목적에서, 예컨대, 디메틸아세트아미드, 디메틸포름아미드, N-메틸피롤리돈, 시클로헥사논 등의 비교적 고비점의 용매를 사용할 수도 있다. 이들의 용매는, 단독으로 또는 2종류 이상을 조합시켜서 사용할 수 있다. 또, 니스를 조제한 후, 진공 탈기 등에 의해 니스중의 기포를 제거할 수도 있다.
박리기재(212) 및 기재 필름(224)에의 니스의 도포 방법으로서는, 공지의 방법을 이용할 수 있고, 예컨대, 나이프 코트법, 롤 코트법, 스프레이 코트법, 그라비어 코트법, 바 코트법, 커튼 코트법 등을 이용할 수 있다.
다음에, 상술한 바와 같이 해서 박리기재(212) 위에 접착층(214)을 형성한 것(이하,「접착 필름」이라 한다)과, 기재 필름(224) 위에 점착층(222)을 형성한 것(점착 필름(220))을 접합시킨다. 이것에 의해, 프리컷 전의 접착시트(이하, 「전 구체 시트」라 한다)를 형성하고, 제 1의 적층공정을 완료한다.
여기에서, 접착 필름과 점착 필름(220)과의 접합은, 종래 공지의 방법에 의해 행할 수 있고, 예컨대, 라미네이터 등을 이용해서 행할 수 있다.
또한, 전구체 시트는 이하의 방법에 의해서도 제조할 수 있다. 즉, 접착층 형성용 니스를 박리기재(212) 위에 도포후, 가열에 의해 용제를 제거해서 접착층(214)을 형성한 후, 이 접착층(214) 위에 점착층 형성용 니스를 도포하고, 가열에 의해 용제를 제거해서 점착층(222)을 형성하는 방법, 점착층 형성용 니스를 기재 필름(224) 위에 도포후, 가열에 의해 용제를 제거해서 점착층(222)을 형성한 후, 이 점착층(222) 위에 접착층 형성용 니스를 도포하고, 가열에 의해 용제를 제거해서 접착층(214)을 형성하는 방법 등을 채용할 수도 있다.
제 1의 절단공정에 있어서는, 상기한 바와 같이 해서 제작한 전구체 시트에 있어서, 기재 필름(224)의 점착층(222)에 접하는 측과 반대측의 면으로부터 박리기재(212)에 도달할 때까지 칼자국을 넣어, 접착층(214), 점착층(222) 및 기재 필름(224)으로 이루어지는 적층체(210)를 소정의 평면형상으로 절단함과 동시에, 박리기재(212)에 제 1의 절입부(D1)를 형성한다.
여기에서, 적층체(210)의 절단은, 소정의 평면형상에 따른 프리컷 칼(C)에 의해 행할 수 있다.
이 제 1의 절단공정에 있어서, 제 1의 절입부(D1)의 칼자국 깊이(d1)가 이기재(212)의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는다. 또, 보다 양호한 박리성을 갖는 접착시트(201)를 얻는 관점으로부터, 제 1의 절입부(D1)의 칼자국 깊이(d1)가 15㎛ 이하로 되도록 하는 것이 보다 바람직하고, 10㎛ 이하로 되도록 하는 것이 더욱 바람직하고, 5㎛ 이하로 되도록 하는 것이 특히 바람직하다. 이와 같이, 칼자국 깊이(d1)가 0㎛에 가깝게 되도록 할수록 바람직하고, 0㎛보다 크고 0.5㎛ 이하로 되도록 하는 것이 가장 바람직하다. 다만, 생산 효율과 박리 불량 억제의 밸런스의 점에서는, 칼자국 깊이(d1)는 5∼15㎛로 되도록 하는 것이 바람직하다.
또한, 제 1의 절단공정에 있어서, 박리기재(212)의 두께를 a(㎛)로 하여, (d1/a)의 값이 하기식(2)의 조건을 만족하도록 칼자국을 넣는 것이 바람직하다.
0 < (d1/a）≤ 0.7 (2)
이것에 의해, 박리 불량의 발생을 보다 충분히 억제하는 것이 가능한 접착시트(201)를 얻을 수 있다. 또한, 이러한 효과를 보다 충분히 얻는 관점으로부터, 상기식(2)에 있어서 (d1/a)의 값의 상한치는, 0.5인 것이 보다 바람직하고, 0.3인 것이 더욱 바람직하고, 0.25인 것이 특히 바람직하고, 0.15인 것이 극히 바람직하고, 0.1인 것이 가장 바람직하다.
그 후, 필요에 따라서 적층체(210)의 불필요 부분을 박리 제거하고, 접착시트(201)를 얻는다.
(제 11 실시형태)
상기 제 8 실시형태에 관한 접착시트(202)를 제조하기 위한, 제 11 실시형태에 관한 접착시트(202)의 제조방법에 관해서 설명한다.
접착시트(202)는, 박리기재(212) 위에, 접착층(214)을 적층하는 제 2의 적층 공정과, 접착층(214)의 박리기재(212)에 접하는 측과 반대측의 면으로부터 박리기재(212)에 도달할 때까지 칼자국을 넣어, 접착층(214)을 소정의 제 1의 평면형상으로 절단함과 동시에, 박리기재(212)에 제 1의 절입부(D1)를 형성하는 제 2의 절단공정과, 접착층(214) 위에, 점착층(222)이, 접착층(214)을 덮고, 또한, 접착층(214)의 주위에서 박리기재(212)에 접하도록, 점착층(222) 및 기재 필름(224)을 순차 적층하는 제 3의 적층공정과, 기재 필름(224)의 점착층(222)에 접하는 측과 반대측의 면으로부터 박리기재(212)에 도달할 때까지 칼자국을 넣어, 기재 필름(224) 및 점착층(222)을 소정의 제 2의 평면형상으로 절단함과 동시에, 박리기재(212)에 제 2의 절입부(D2)를 형성하는 제 3의 절단공정을 포함하는 제조방법에 의해 제조된다.
여기에서, 제 2의 절단공정에 있어서는, 제 1의 절입부(D1)의 칼자국 깊이(d1)가, 박리기재(212)의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는다. 또한, 제 3의 절단공정에 있어서는, 제 2의 절입부(D2)의 칼자국 깊이(d2)가, 박리기재(212)의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는다.
이하, 각 제조공정에 관해서 상세하게 설명한다.
제 2의 적층공정에 있어서는, 접착층(214)을 구성하는 재료를 용제에 용해 또는 분산하여 접착층 형성용 니스로 하고, 이것을 박리기재(212) 위에 도포후, 가열에 의해 용제를 제거해서 접착층(214)을 형성한다. 이것에 의해 접착 필름을 제작하고, 제 2의 적층공정을 완료한다.
제 2의 절단공정에 있어서는, 상기한 바와 같이 하여 제작한 접착 필름에 있 어서, 접착층(214)의 박리기재(212)에 접하는 측과 반대측의 면으로부터 박리기재(212)에 도달할 때까지 칼자국을 넣어, 접착층(214)을 소정의 제 1의 평면형상으로 절단함과 동시에, 박리기재(212)에 제 1의 절입부(D1)를 형성한다.
여기에서, 접착층(214)의 절단은, 소정의 제 1의 평면형상에 따른 프리컷 칼(C)에 의해 행할 수 있다.
이 제 2의 절단공정에 있어서, 제 1의 절입부(D1)의 칼자국 깊이(d1)가 이기재(212)의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는다. 또, 보다 양호한 박리성을 갖는 접착시트(202)를 얻는 관점으로부터, 제 1의 절입부(D1)의 칼자국 깊이(d1)가 15㎛ 이하로 되도록 하는 것이 보다 바람직하고, 10㎛ 이하로 되도록 하는 것이 더욱 바람직하고, 5㎛ 이하로 되도록 하는 것이 특히 바람직하다. 이와 같이, 칼자국 깊이(d1)가 0㎛에 가깝게 되도록 할수록 바람직하고, 0㎛보다 크고 0.5㎛ 이하로 되도록 하는 것이 가장 바람직하다. 다만, 생산 효율과 박리 불량 억제의 밸런스의 점에서는, 칼자국 깊이(d1)는 5∼15㎛로 되도록 하는 것이 바람직하다.
또한, 제 2의 절단공정에 있어서, 박리기재(212)의 두께를 a(㎛)로 하여, (d1/a)의 값이 하기식(2)의 조건을 만족하도록 칼자국을 넣는 것이 바람직하다.
0 < (d1/a）≤ 0.7 (2)
이것에 의해, 박리 불량의 발생을 보다 충분히 억제하는 것이 가능한 접착시트(202)를 얻을 수 있다. 또한, 이러한 효과를 보다 충분히 얻는 관점으로부터, 상기식(2)에 있어서 (d1/a)의 값의 상한치는, 0.5인 것이 보다 바람직하고, 0.3인 것 이 더욱 바람직하고, 0.25인 것이 특히 바람직하고, 0.15인 것이 극히 바람직하고, 0.1인 것이 가장 바람직하다.
그 후, 접착층(214)의 불필요 부분을 박리 제거하고, 접착 필름을 얻는다.
제 3의 적층공정에 있어서는, 상기 제 2의 절단공정에 의해 프리컷 가공을 실시한 접착층(214) 위에, 점착층(222)이, 접착층(214)을 덮고, 또한, 접착층(214)의 주위에서 박리기재(212)에 접하도록, 점착층(222) 및 기재 필름(224)을 순차 적층하여 전구체 시트를 제작한다.
적층은, 예컨대, 기재 필름(224) 위에 점착층(222)을 형성해서 이루어지는 점착 필름(220)을 라미네이터 등으로 첩부하는 방법이나, 접착층(214) 위에 점착층 형성용 니스를 도포하고, 가열에 의해 용제를 제거해서 점착층(222)을 형성하고, 그 위에 기재 필름(224)을 첩부하는 방법 등을 채용할 수 있다.
제 3의 절단공정에 있어서는, 상기한 바와 같이 해서 제작한 전구체 시트에 있어서, 기재 필름(224)의 점착층(222)에 접하는 측과 반대측의 면으로부터 박리기재(212)에 도달할 때까지 칼자국을 넣어, 기재 필름(224) 및 점착층(222)으로 이루어지는 점착 필름(220)을 소정의 제 2의 평면형상으로 절단함과 동시에, 박리기재(212)에 제 2의 절입부(D2)를 형성한다.
여기에서, 점착 필름(220)의 절단은, 소정의 제 2의 평면형상에 따른 프리컷 칼(C)에 의해 행할 수 있다.
이 제 3의 절단공정에 있어서, 제 2의 절입부(D2)의 칼자국 깊이(d2)가 이기재(212)의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는다. 또, 보다 양호한 박리성을 갖는 접착시트(202)를 얻는 관점으로부터, 제 2의 절입부(D2)의 칼자국 깊이(d2)가 15㎛ 이하로 되도록 하는 것이 보다 바람직하고, 10㎛ 이하로 되도록 하는 것이 더욱 바람직하고, 5㎛ 이하로 되도록 하는 것이 특히 바람직하다. 이와 같이, 칼자국 깊이(d2)가 0㎛에 가깝게 되도록 할수록 바람직하고, 0㎛보다 크고 0.5㎛ 이하로 되도록 하는 것이 가장 바람직하다. 다만, 생산 효율과 박리 불량 억제의 밸런스의 점에서는, 칼자국 깊이(d2)는 5∼15㎛로 되도록 하는 것이 바람직하다.
또한, 제 3의 절단공정에 있어서, 박리기재(212)의 두께를 a(㎛)로 하여, (d2/a)의 값이 하기식(3)의 조건을 만족하도록 칼자국을 넣는 것이 바람직하다.
0 < (d2/a）≤ 0.7 (3)
이것에 의해, 박리 불량의 발생을 보다 충분히 억제하는 것이 가능한 접착시트(202)를 얻을 수 있다. 또한, 이러한 효과를 보다 충분히 얻는 관점으로부터, 상기식(3)에 있어서 (ｄ2/a)의 값의 상한치는, 0.5인 것이 보다 바람직하고, 0.3인 것이 더욱 바람직하고, 0.25인 것이 특히 바람직하고, 0.15인 것이 극히 바람직하고, 0.1인 것이 가장 바람직하다.
그 후, 점착 필름(220)의 불필요 부분을 박리 제거하고, 접착시트(202)를 얻는다.
이상, 본 발명의 접착시트 및 접착시트의 제조방법의 적당한 실시형태에 관해서 상세하게 설명했지만, 본 발명은 이들의 실시형태에 한정되는 것은 아니다. 예컨대, 도 18 및 도 19에 나타낸 구성을 갖는 접착시트(202)에 있어서, 제 2의 절 입부(D2)가 박리기재(212)에 설치되어 있지 않은 구성이어도 좋다. 이러한 구성의 접착시트는, 예컨대, 박리기재(212) 위에 접착층(214)을 적층하여 접착층(214)에 프리컷 가공을 실시한 후, 미리 소정의 평면형상으로 절단한 점착 필름(220)을, 점착층(222)이, 접착층(214)을 덮고, 또한, 접착층(214)의 주위에서 박리기재(212)에 접하도록, 첩부하는 것에 의해 제작할 수 있다.
또한, 제 11 실시형태에 관한 접착시트(202)의 제조방법에 있어서, 제 3의 절단공정을 행하지 않아도 좋다. 이 경우에는, 점착 필름(220)에 대하여 프리컷 가공이 행해지지 않고 있는 접착시트, 즉, 도 20 및 도 21에 나타낸 구성을 갖는 접착시트(203)를 얻을 수 있다.
[반도체장치의 제조방법]
이상 설명한 접착시트를 이용해서 반도체장치를 제조하는 방법에 관해서, 도 22를 이용해서 설명한다. 또, 이하의 설명에 있어서는, 접착시트로서 상기 제 8 실시형태에 관한 접착시트(202)를 이용하는 경우에 관해서 설명한다.
도 22는, 접착시트(202)의 적층체(210)를 반도체 웨이퍼(32)에 첩부하는 작업을 행하는 일련의 공정도이다. 도 22의 (a)에 나타낸 바와 같이, 접착시트(202)는, 박리기재(212)가 캐리어 필름의 역할을 다하고 있어, 2개의 롤(62) 및 (66)과, 쐐기상의 부재(64)에 지지되어 있다. 접착시트(202)는, 그 일단이 원주상의 권심(44)에 접속된 상태에서 권회되는 제 1의 롤(242)을 형성하고, 타단이 원주상의 권심(54)에 접속된 상태에서 권회되는 제 2의 롤(252)을 형성하고 있다. 제 2의 롤(252)의 권심(54)에는, 당해 권심(54)을 회전시키기 위한 권심 구동용 모터(도시 하지 않음)이 접속되어 있다. 이것에 의해, 권심(54)에는, 적층체(210)가 박리된 후의 박리기재(212)가 소정의 속도로 권회되도록 이루어져 있다.
우선, 권심 구동용 모터가 회전하면, 제 2의 롤(252)의 권심(54)이 회전하고, 제 1의 롤(242)의 권심(44)에 권회되어 있는 접착시트(202)가 제 1의 롤(242)의 외부로 인출된다. 인출된 접착시트(202)는, 이동식 스테이지(36) 위에 배치된 원판상의 반도체 웨이퍼(32) 및 반도체 웨이퍼(32)를 둘러싸도록 배치된 웨이퍼 링(34) 위에 유도된다.
다음에, 박리기재(212)로부터, 접착층(214) 및 점착 필름(220)으로 이루어지는 적층체(210)가 박리된다. 이 때, 접착시트(202)의 박리기재(212)측으로부터 쐐기상의 부재(64)가 닿아 있어, 박리기재(212)는 부재(64)측에 예각으로 구부러져 있다. 그 결과, 박리기재(212)와 적층체(210)와의 사이에 박리 기점이 만들어지는 것으로 된다. 더욱이, 박리 기점이 보다 효율적으로 만들어지도록, 박리기재(212)와 적층체(210)와의 경계면에 에어가 내뿜어져 있다.
이와 같이 하여 박리기재(212)와 적층체(210)와의 사이에 박리 기점이 만들어진 후, 도 22의 (b)에 나타낸 바와 같이, 점착 필름(220)이 웨이퍼 링(34)과 밀착하고, 접착층(214)이 반도체 웨이퍼(32)와 밀착하도록 적층체(210)의 첩부가 행하여진다. 이 때, 롤(68)에 의해 적층체(210)는 반도체 웨이퍼(32)에 압착되는 것으로 된다. 그 후, 도 22의 (c)에 나타낸 바와 같이, 반도체 웨이퍼(32)로의 적층체(210)의 첩부가 완료하고, 적층체 부착 반도체 웨이퍼를 얻을 수 있다.
이상과 같은 순서에 의해, 반도체 웨이퍼(32)로의 적층체(210)의 첩부를, 자 동화된 공정에서 연속해서 행할 수 있다. 이와 같은 반도체 웨이퍼(32)로의 적층체(210)의 첩부작업을 행하는 장치로서는, 예컨대, 링테크니컬센터(주)제의 RAD-2500(상품명) 등을 들 수 있다.
이와 같은 공정에 의해 적층체(210)를 반도체 웨이퍼(32)에 첩부하는 경우, 접착시트(202)를 이용하는 것에 의해, 박리기재(212)와 적층체(210)와의 사이의 박리 기점(박리기재(212)와 점착층(222)와의 사이의 박리 기점, 및, 박리기재(212)와 접착층(214)와의 사이의 박리 기점)을 용이하게 만들어낼 수 있고, 박리 불량의 발생을 충분히 억제할 수 있다.
다음에, 상기의 공정에 의해 얻어진 적층체 부착 반도체 웨이퍼를 다이싱하고, 필요한 크기의 적층체 부착 반도체소자를 얻는다. 여기에서, 세정, 건조 등의 공정을 더 행하여도 좋다. 이 때, 접착층(214) 및 점착층(222)에 의해 반도체 웨이퍼(32)는 적층체(210)에 충분히 점착 유지되어 있으므로, 상기 각 공정중에 반도체 웨이퍼가 탈락하는 것이 억제된다.
다음에, 방사선 등의 고에너지선을 적층체(210)의 점착층(222)에 조사하고, 점착층(222)의 일부 또는 대부분을 중합경화시킨다. 이때, 고에너지선 조사와 동시에 또는 조사후에, 경화 반응을 촉진할 목적에서 더욱 가열을 행하여도 좋다.
점착층(222)에의 고에너지선의 조사는, 기재 필름(224)의 점착층(222)이 설치되어 있지 않은 측의 면으로부터 행한다. 따라서, 고에너지선으로서 자외선을 이용하는 경우에는, 기재 필름(224)은 광투과성일 것이 필요하다. 또, 고에너지선으로서 전자선을 이용하는 경우에는, 기재 필름(224)은 반드시 광투과성일 필요는 없 다.
고에너지선 조사후, 픽업해야 할 반도체소자를, 예컨대 흡인 콜레이트에 의해 픽업한다. 이때, 픽업해야 할 반도체소자를 기재 필름(224)의 하면으로부터, 예컨대 침한 등에 의해 밀어올릴 수도 있다. 점착층(222)을 경화시키는 것에 의해, 반도체소자와 접착층(214)과의 사이의 점착력은, 접착층(214)과 점착층(222)과의 사이의 점착력보다도 커지기 때문에, 반도체소자의 픽업을 행하면, 접착층(214)과 점착층(222)과의 계면에서 박리가 생기고, 접착층(214)이 반도체소자의 하면에 부착된 상태의 적층체 부착 반도체소자가 픽업되는 것으로 된다.
이 적층체 부착 반도체소자를, 접착층(214)을 통해서 반도체소자 탑재용 지지부재에 올려 놓고, 가열을 행한다. 가열에 의해 접착층(214)의 접착력이 발현되고, 반도체소자와 반도체소자 탑재용 지지부재와의 접착이 완료한다.
그 후, 필요에 따라서 와이어 본드 공정이나 밀봉공정 등을 거쳐서, 반도체장치가 제조된다.
[반도체장치]
도 23은, 상술한 반도체장치의 제조방법에 의해 제조되는 본 발명의 반도체소자의 일실시형태를 나타내는 모식단면도이다.
도 23에 나타낸 바와 같이, 반도체장치(300)에서는, 반도체소자 탑재용 지지부재로 되는 유기기판(70) 위에, 접착층(214) 및 반도체소자(72)로 이루어지는 적층체 부착 반도체소자가 2개 적층되어 있다. 또한, 유기기판(70)에는, 회로 패턴(74) 및 단자(76)가 형성되어 있고, 이 회로 패턴(74)과 2개의 반도체소자(72) 가, 와이어 본드(78)에 의해 각각 접속되어 있다. 이들이 봉지재(8)에 의해 밀봉 되어, 반도체장치(300)가 형성되어 있다. 이 반도체장치(300)는, 상술한 본 발명의 반도체장치의 제조방법에 의해, 접착시트(202)를 이용해서 제조되는 것이다.
이상, 본 발명의 반도체장치의 제조방법 및 반도체장치의 적당한 실시형태에 관해서 상세하게 설명했지만, 본 발명은 이들의 실시형태에 한정되는 것은 아니다. 예컨대, 상기 반도체장치의 제조방법의 실시형태로서, 접착시트(202)를 이용하는 경우에 관해서 설명했지만, 접착시트로서는, 접착시트(201) 또는 접착시트(203)를 이용해도 좋다. 또, 접착시트(203)를 이용하는 경우에는, 접착시트(203)에 있어서의 적층체(210)를 반도체 웨이퍼(32) 및 웨이퍼 링(34)에 첩부한 후, 적층체(210)에 있어서 점착 필름(220)을 웨이퍼 링(34)의 지름에 맞추어 절단한다. 작업을 행하는 장치로서는, 예컨대, 닛토제기(주)제의 PM-8500(상품명) 등을 들 수 있다.
본 발명에 의하면, 프리컷 가공이 실시되어 있어, 박리기재로부터의 점접착층 및 기재 필름을 포함하는 적층체의 박리 불량, 또는 접착층, 점착층 및 기재 필름을 포함하는 적층체의 박리 불량을 충분히 억제하는 것이 가능한 접착시트 및 그 제조방법, 그리고, 상기 접착시트를 이용한 반도체장치의 제조방법 및 반도체장치를 제공할 수 있다.
이하, 실시예 및 비교예에 근거해서 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이하의 실시예에 한정되는 것은 아니다.
(합성예 1:아크릴계 폴리머의 합성)
교반기, 적하로트, 온도계 및 냉각관을 구비한 500ml의 4구 플라스크에, 126.0g의 2-부타논을 넣고, 질소 가스를 100ml/분의 유량으로 불어 넣으면서 80℃까지 승온하고, 약 30분간 보온했다. 그 후, 온도를 80℃로 유지하면서, 이 2-부타논 중에, 0.6g의 2,2-아조비스(이소부티로니트릴)을 14.8g의 2-부타논, 15.0g의 메타크릴산, 15.0g의 메타크릴산메틸 및 70.0g의 아크릴산 2-에틸헥실의 혼합액에 용해한 용액을, 4시간 걸려서 적하하고, 2시간 보온한 후, 더욱이 0.06g의 2,2-아조비스(이소부티로니트릴)를 8.5g의 2-부타논에 용해한 용액을, 30분 걸려서 적하하고, 5.5시간 보온했다. 이것에 의해, 중량평균 분자량 60,000(겔퍼미에이션크로마토그래피에 의해 측정하고, 표준 폴리스티렌 검량선을 이용해서 환산한 값), 불휘발분 40중량%의 아크릴계 폴리머를 얻었다.
(제조예 1:점착 필름의 제작)
합성예 1에서 합성한 아크릴계 폴리머 100중량부, NK-ESTER BPE-200(상품명, 신나카무라화학공업(주)제), 2,2-비스(4-메타크릴록시에톡시페닐)프로판 22.05중량부 및 1-히드록시시클로헥실페닐케톤 0.5중량부로 되는 조성물에, 메틸에틸케톤100중량부를 가해서 교반 혼합하고, 진공 탈기하는 것에 의해 점착층 형성용 니스를 조제했다. 이 점착층 형성용 니스를, 두께 75㎛의 이형처리한 폴리에틸렌테레프탈레이트(PET)필름(테이진듀퐁필름(주)제, 테이진퓨렉스S31) 위에 도포하고, 100℃에서 5분간 가열 건조를 행하고, 두께 10㎛의 점착층을 형성했다. 이것에 의해, PET필름과 점착층으로 이루어지는 점착 필름을 얻었다.
[실시예 1]
우선, 에폭시 수지로서 YDCN-703(상품명, 도토화성(주)제, 크레졸 노볼락형 에폭시 수지, 에폭시 당량 220) 60중량부, 및, 경화제로서 XLC-LL(상품명, 미츠이화학(주)제, 페놀크실렌글리콜디메틸에테르 축합물) 40중량부에, 시클로헥사논 1500중량부를 가해서 교반 혼합하고, 제 1의 니스를 조제했다. 다음에, 이 제 1의 니스에, 커플링제로서 NUC A-189(상품명, 니폰유니커(주)제, γ-글리시독시프로필트리메톡시실란) 1중량부, 및, NUC A-1160(상품명, 일본유니카(주)제, γ-우레이드프로필트리에톡시실란) 1중량부를 가하고, 더욱이 R972V(상품명, 일본아에로질(주)제, 실리카 필러)를, 조성물의 전체 부피에 차지하는 비율이 10부피%로 되도록 가해서 교반 혼합한 후, 비즈 밀에 의해 분산 처리를 행하므로써 제 2의 니스를 조제했다. 다음에, 이 제 2의 니스에, HTR-860-P3(상품명, 나가세켐텍스(주)제, 에폭시 기함유 아크릴계 공중합체) 250중량부, 및, 경화 촉진제로서 큐어졸2PZ-CN(상품명, 시코쿠화성(주)제, 1-시아노에틸-2-페닐이미다졸) 0.5중량부를 가해서 교반 혼합하고, 접착층 형성용 니스를 조정했다.
이 접착층 형성용 니스를, 두께 38㎛의 이형처리한 폴리에틸렌테레프탈레이트(PET) 필름(테이진듀퐁필름(주)제, 테이진퓨렉스A31) 위에 도포하고, 140℃에서 5분간 가열 건조를 행하여, 두께 10㎛의 Ｂ스테이지 상태의 접착층을 형성했다. 이것에 의해, PET필름(박리기재)과 접착층으로 이루어지는 접착 필름을 얻었다.
얻어진 접착 필름에 대하여, 박리기재에 칼자국 깊이가 10㎛ 이하로 되도록 조절해서 φ210mm의 원형 프리컷 가공(제 1의 프리컷 가공)을 행하였다.
그 후, 접착층의 불필요 부분을 제거하고, 점착 필름을 그 점착층이 접착층과 접하도록, 실온, 선압 1kg/cm, 속도 0.5m/분의 조건에서 첩부했다. 점착 필름에 대하여, 박리기재에 칼자국 깊이가 10㎛ 이하로 되도록 조절해서 접착층과 동심원상으로 φ290mm의 원형 프리컷 가공(제 2의 프리컷 가공)을 행하여, 실시예 1의 접착시트를 제작했다.
또, 제 1의 프리컷 가공에 있어서 박리기재에의 칼자국 깊이를 임의로 10점 측정한 바, 어느 것이나 10㎛ 이하이고, 그 평균치(d1)는 8㎛이었다. 동일하게, 제 2의 프리컷 가공에 있어서 박리기재에의 칼자국 깊이를 임의로 10점 측정한 바, 어느 것이나 10㎛ 이하이고, 그 평균치(d2)는 9㎛이었다. 이들 칼자국 깊이의 측정은, 전자현미경에 의한 단면관찰에 의해 행하였다.
[실시예 2]
제 1 및 제 2의 프리컷 가공을, 박리기재에의 칼자국 깊이가 20㎛ 이하로 되도록 조절하여 행한 것 이외에는 실시예 1과 동일하게 하여, 실시예 2의 접착시트를 제작했다.
또, 제 1의 프리컷 가공에 있어서 박리기재에의 칼자국 깊이를 임의로 10점 측정한 바, 어느 것이나 20㎛ 이하이고, 그 평균치(d1)는 15㎛이었다. 동일하게, 제 2의 프리컷 가공에 있어서 박리기재에의 칼자국 깊이를 임의로 10점 측정한 바, 어느 것이나 20㎛ 이하이고, 그 평균치(d2)는 16㎛이었다.
[비교예 1]
제 1 및 제 2의 프리컷 가공을, 박리기재에의 칼자국 깊이가 35㎛ 이하로 되 도록 조절하여 행한 것 이외에는 실시예 1과 동일하게 하여, 비교예 1의 접착시트를 제작했다.
또, 제 1의 프리컷 가공에 있어서 박리기재에의 칼자국 깊이를 임의로 10점 측정한 바, 어느 것이나 25∼35㎛의 범위내이며, 그 평균치(d1)는 31㎛이었다. 동일하게, 제 2의 프리컷 가공에 있어서 박리기재에의 칼자국 깊이를 임의로 10점 측정한 바, 어느 것이나 25∼35㎛의 범위내이며, 그 평균치(d2)는 30㎛이었다.
(박리 불량의 평가)
실시예 1∼2및 비교예 1에서 얻어진 접착시트의 박리기재로부터, 접착층 및 점착 필름으로 이루어지는 적층체를 박리할 때의 박리 불량을 이하와 같이 평가했다. 우선, 실시예 1∼2 및 비교예 1의 접착시트 각 100개(하나의 박리기재 위에 점착 필름과 접착층으로 이루어지는 적층체가 100개 형성된 접착시트)를 준비했다. 계속해서, 링테크(주)제의 웨이퍼 마운트 장치(RAD-2500)를 이용하여, 웨이퍼에의 라미네이트 시험을 행하였다. 이 때, 웨이퍼 사이즈는 φ8인치(203mm), 150㎛ 두께로 하고, 라미네이트 속도는 35mm/초로 했다. 평가는, 박리기재로부터 적층체가 벗겨지지 않고, 웨이퍼에 첩부되지 않았던 경우를 박리 불량으로 하고, 시험수 100개 에 대한 박리 불량수를 구했다. 그 결과를 표 1에 나타낸다.
박리 불량수
실시예 1 0
실시예 2 0
비교예 1 27
표 1에 나타낸 결과로 분명한 바와 같이, 실시예 1 및 2의 접착시트에서는, 비교예 1의 접착시트에 비하여, 박리 불량을 충분히 억제하는 것이 가능한 것이 확인되었다.
도 1은, 본 발명의 접착시트의 제 1 실시형태를 나타내는 평면도이다.
도 2는, 도 1에 나타내는 접착시트(1)를 도 1의 A1-A1선에 따라 절단했을 경우의 모식단면도이다.
도 3은, 접착시트에 있어서 제 1의 적층체(20)와 반도체 웨이퍼(32) 및 웨이퍼 링(34)을 접합시킨 상태를 나타내는 모식단면도이다.
도 4는, 본 발명의 접착시트의 제 2 실시형태를 나타내는 평면도이다.
도 5는, 도 4에 나타내는 접착시트(2)를 도 4의 A2-A2선에 따라 절단했을 경우의 모식단면도이다.
도 6은, 본 발명의 접착시트의 제 3 실시형태를 나타내는 평면도이다.
도 7은, 도 6에 나타내는 접착시트(3)를 도 6의 A3-A3선에 따라 절단했을 경우의 모식단면도이다.
도 8은, 접착시트(1)를 제조하는 일련의 공정도이다.
도 9는, 접착시트(2)를 제조하는 일련의 공정도이다.
도 10은, 접착시트(3)를 제조하는 일련의 공정도이다.
도 11은, 제 2의 적층체(20)를 반도체 웨이퍼(32)에 첩부하는 작업을 행하는 일련의 공정도이다.
도 12는, 반도체 웨이퍼(32)를 다이싱하는 일련의 공정도이다.
도 13은, 본 발명의 반도체소자의 일실시형태를 나타내는 모식단면도이다.
도 14는, 단층 타입의 접착시트에 대하여 프리컷 가공을 행하는 일련의 공정 도이다.
도 15는, 종래의 프리컷 가공에 의해 박리 기재(10)에 형성된 절입부(E)의 근방을 확대한 모식단면도이다.
도 16은, 본 발명의 접착시트의 제 7 실시형태를 나타내는 평면도이다.
도 17은, 도 16에 나타내는 접착시트(201)를 도 16의 A11-A11선에 따라 절단했을 경우의 모식단면도이다.
도 18은, 본 발명의 접착시트의 제 8 실시형태를 나타내는 평면도이다.
도 19는, 도 18에 나타내는 접착시트(202)를 도 18의 A12-A12선에 따라 절단했을 경우의 모식단면도이다.
도 20은, 본 발명의 접착시트의 제 9 실시형태를 나타내는 평면도이다.
도 21은, 도 20에 나타내는 접착시트(203)를 도 20의 A13-A13선에 따라 절단했을 경우의 모식단면도이다.
도 22는, 적층체(210)를 반도체 웨이퍼(32)에 첩부하는 작업을 행하는 일련의 공정도이다.
도 23은, 본 발명의 반도체소자의 일실시형태를 나타내는 모식단면도이다.
도 24는, 적층 타입의 접착시트에 대하여 프리컷 가공을 행하는 일련의 공정도이다.
도 25는, 종래의 프리컷 가공에 의해 박리기재(212)에 형성된 절입부(F)의 근방을 확대한 모식단면도이다.
<부호의 설명>
1, 2, 3, 201, 202, 203…접착시트, 10, 212…박리기재, 12… 제 1의 점접착층, 14, 224…기재 필름, 16…제 2의 점접착층, 18…중간층, 20…제 1의 적층체, 22…제 2의 적층체, 24…제 3의 적층체, 32…반도체웨이퍼, 33, 72…반도체소자, 34…웨이퍼 링, 36…스테이지, 42, 242…제 1의 롤, 44…권심, 52, 252…제 2의 롤, 54…권심, 62, 68…롤, 70…유기기판, 71…반도체탑재용 지지부재, 74…회로패턴, 76…단자, 78…와이어 본드, 80…봉지재, 210…적층체, 214…접착층, 220…점착필름, 222…점착층.

Claims (16)

  1. 박리기재, 접착층, 점착층 및 기재 필름이 순차 적층된 구성을 갖는 접착시트로서,
    상기 접착층은, 소정의 제 1의 평면형상을 갖고, 또한, 상기 박리기재 위에 부분적으로 형성되어 있고,
    상기 박리기재에는, 상기 제 1의 평면형상의 주변에 따라, 상기 접착층에 접하는 측의 면으로부터 제 1의 절입부가 형성되어 있고,
    상기 제 1의 절입부의 칼자국 깊이는, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하인 접착시트.
  2. 제 1항에 있어서, 상기 박리기재의 두께를 a(㎛), 상기 제 1의 절입부의 칼자국 깊이를 d1(㎛)로 하여, (d1/a)의 값이 하기식(1)의 조건을 만족하고 있는 접착시트.
    0 < (d1/a）≤ 0.7 (1)
  3. 제 1항 또는 제 2항에 있어서, 상기 점착층은, 상기 접착층을 덮고, 또한, 상기 접착층의 주위에서 상기 박리기재에 접하도록 적층되어 있는 접착시트.
  4. 제 3항에 있어서, 상기 점착층 및 상기 기재 필름은, 소정의 제 2의 평면형 상을 갖고, 또한, 상기 박리기재에 대하여 부분적으로 형성되어 있고,
    상기 박리기재에는, 상기 제 2의 평면형상의 주변에 따라, 상기 점착층에 접하는 측의 면으로부터 제 2의 절입부가 형성되어 있고,
    상기 제 2의 절입부의 칼자국 깊이는, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하인 접착시트.
  5. 제 4항에 있어서, 상기 박리기재의 두께를 a(㎛), 상기 제 2의 절입부의 칼자국 깊이를 d2(㎛)로 하여, (d2/a)의 값이 하기식(2)의 조건을 만족하고 있는 접착시트.
    0 < (d2/a）≤ 0.7 (2)
  6. 제 1항에 있어서, 상기 접착층은, 상기 박리기재를 박리한 후에 상기 접착층을 첩부해야 할 피착체의 평면형상에 합치하는 평면형상을 갖고 있는 접착시트.
  7. 제 1항에 있어서, 상기 점착층은, 상기 박리기재를 박리한 후에 상기 점착층을 첩부해야 할 피착체 및 상기 접착층에 대하여 점착력을 갖는 접착시트.
  8. 제 1항에 있어서, 상기 점착층은, 고에너지선의 조사에 의해 상기 접착층에 대한 점착력이 저하하는 접착시트.
  9. 박리기재, 접착층, 점착층 및 기재 필름이 순차 적층된 구성을 갖는 접착시트의 제조방법으로서,
    상기 박리기재 위에, 상기 접착층, 상기 점착층 및 상기 기재 필름을 순차 적층하는 제 1의 적층공정과,
    상기 기재 필름의 상기 점착층에 접하는 측과 반대측의 면으로부터 상기 박리기재에 도달할 때까지 칼자국을 넣어, 상기 접착층, 상기 점착층 및 상기 기재 필름을 소정의 평면형상으로 절단함과 동시에, 상기 박리기재에 제 1의 절입부를 형성하는 제 1의 절단공정을 포함하고,
    상기 제 1의 절단공정에 있어서, 상기 제 1의 절입부의 칼자국 깊이가, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는 접착시트의 제조방법.
  10. 제 9항에 있어서, 상기 제 1의 절단공정에 있어서, 상기 박리기재의 두께를 a(㎛), 상기 제 1의 절입부의 칼자국 깊이를 d1(㎛)으로 하여, (d1/a)의 값이 하기식(1)의 조건을 만족하도록 칼자국을 넣는 접착시트의 제조방법.
    0 < (d1/a）≤ 0.7 (1)
  11. 박리기재, 접착층, 점착층 및 기재 필름이 순차 적층된 구성을 갖는 접착시트의 제조방법으로서,
    상기 박리기재 위에, 상기 접착층을 적층하는 제 2의 적층공정과,
    상기 접착층의 상기 박리기재에 접하는 측과 반대측의 면으로부터 상기 박리기재에 도달할 때까지 칼자국을 넣어, 상기 접착층을 소정의 제 1의 평면형상으로 절단함과 동시에, 상기 박리기재에 제 1의 절입부를 형성하는 제 2의 절단공정과,
    상기 접착층 위에, 상기 점착층 및 상기 기재 필름을 순차 적층하는 제 3의 적층공정을 포함하고,
    상기 제 2의 절단공정에 있어서, 상기 제 1의 절입부의 칼자국 깊이가, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는 접착시트의 제조방법.
  12. 제 11항에 있어서, 상기 제 2의 절단공정에 있어서, 상기 박리기재의 두께를 a(㎛), 상기 제 1의 절입부의 칼자국 깊이를 d1(㎛)으로 하여, (d1/a)의 값이 하기식(1)의 조건을 만족하도록 칼자국을 넣는 접착시트의 제조방법.
    0 < (d1/a）≤ 0.7 (1)
  13. 제 12항에 있어서, 상기 제 3의 적층공정에 있어서, 상기 점착층이, 상기 접착층을 덮고, 또한, 상기 접착층의 주위에서 상기 박리기재에 접하도록, 상기 점착층 및 상기 기재 필름을 적층하고,
    상기 기재 필름의 상기 점착층에 접하는 측과 반대측의 면으로부터 상기 박리기재에 도달할 때까지 칼자국을 넣어, 상기 기재 필름 및 상기 점착층을 소정의 제 2의 평면형상으로 절단함과 동시에, 상기 박리기재에 제 2의 절입부를 형성하는 제 3의 절단공정을 더 포함하고,
    상기 제 3의 절단공정에 있어서, 상기 제 2의 절입부의 칼자국 깊이가, 상기 박리기재의 두께 미만이며, 또한, 25㎛ 이하로 되도록 칼자국을 넣는 접착시트의 제조방법.
  14. 제 13항에 있어서, 상기 제 3의 절단공정에 있어서, 상기 박리기재의 두께를 a(㎛), 상기 제 2의 절입부의 칼자국 깊이를 d2(㎛)로 하여, (d2/a)의 값이 하기식(2)의 조건을 만족하도록 칼자국을 넣는 접착시트의 제조방법.
    0 < (d2/a）≤ 0.7 (2)
  15. 제 1항에 기재된 접착시트에 있어서, 상기 접착층, 상기 점착층 및 상기 기재 필름으로 이루어지는 적층체를 상기 박리기재로부터 박리하고, 상기 적층체를, 상기 접착층을 통해서 반도체 웨이퍼에 첩부하여 적층체 부착 반도체 웨이퍼를 얻는 첩부공정과,
    상기 적층체 부착 반도체 웨이퍼를 다이싱하고, 소정의 크기의 적층체 부착 반도체소자를 얻는 다이싱 공정과,
    상기 적층체의 상기 점착층에 고에너지선을 조사해서 상기 점착층의 상기 접착층에 대한 점착력을 저하시킨 후, 상기 점착층 및 상기 기재 필름을 상기 접착층으로부터 박리해서 접착층 부착 반도체소자를 얻는 박리 공정과,
    상기 접착층 부착 반도체소자를, 상기 접착층을 통해서 반도체소자 탑재용 지지부재에 접착하는 접착 공정을 포함하는 반도체장치의 제조방법.
  16. 제 15항에 기재된 반도체장치의 제조방법에 의해 제조되어 있는 반도체장치.
KR1020087024429A 2004-10-14 2005-09-30 접착시트 및 그 제조방법, 및, 반도체장치의 제조방법 및 반도체장치 KR100915491B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004300541A JP4677758B2 (ja) 2004-10-14 2004-10-14 ダイボンドダイシングシート及びその製造方法、並びに、半導体装置の製造方法
JPJP-P-2004-300541 2004-10-14

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020077008283A Division KR100892799B1 (ko) 2004-10-14 2005-09-30 접착시트 및 그 제조방법, 및, 반도체장치의 제조방법 및반도체장치

Publications (2)

Publication Number Publication Date
KR20080093078A true KR20080093078A (ko) 2008-10-17
KR100915491B1 KR100915491B1 (ko) 2009-09-03

Family

ID=36148242

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020077008283A KR100892799B1 (ko) 2004-10-14 2005-09-30 접착시트 및 그 제조방법, 및, 반도체장치의 제조방법 및반도체장치
KR1020087024429A KR100915491B1 (ko) 2004-10-14 2005-09-30 접착시트 및 그 제조방법, 및, 반도체장치의 제조방법 및 반도체장치
KR1020087024430A KR101022175B1 (ko) 2004-10-14 2005-09-30 적층체 부착 반도체 웨이퍼의 제조방법 및 적층체 첩부방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020077008283A KR100892799B1 (ko) 2004-10-14 2005-09-30 접착시트 및 그 제조방법, 및, 반도체장치의 제조방법 및반도체장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020087024430A KR101022175B1 (ko) 2004-10-14 2005-09-30 적층체 부착 반도체 웨이퍼의 제조방법 및 적층체 첩부방법

Country Status (6)

Country Link
US (6) US20080261039A1 (ko)
JP (1) JP4677758B2 (ko)
KR (3) KR100892799B1 (ko)
CN (5) CN101040023B (ko)
TW (1) TW200627536A (ko)
WO (1) WO2006040945A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013100477A1 (ko) * 2011-12-27 2013-07-04 제일모직주식회사 다이싱 다이본딩 필름 및 다이싱 다이본딩 필름에 홈을 형성하는 방법
WO2024064046A1 (en) * 2022-09-19 2024-03-28 Henkel Ag & Co. Kgaa Method for producing a die attach adhesive film sheet

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4719042B2 (ja) * 2006-03-16 2011-07-06 株式会社東芝 半導体装置の製造方法
EP1884981A1 (en) * 2006-08-03 2008-02-06 STMicroelectronics Ltd (Malta) Removable wafer expander for die bonding equipment.
FR2934056B1 (fr) * 2008-07-21 2011-01-07 Essilor Int Procede de transfert d'une portion de film fonctionnel
JP2010192856A (ja) * 2009-02-20 2010-09-02 Furukawa Electric Co Ltd:The ウエハ加工用フィルム
JP5580719B2 (ja) * 2009-12-24 2014-08-27 日東電工株式会社 ダイシングテープ一体型半導体裏面用フィルム
JP4902812B2 (ja) * 2010-02-12 2012-03-21 積水化学工業株式会社 粘接着剤層付き半導体チップの製造方法
JP4934730B2 (ja) * 2010-02-19 2012-05-16 古河電気工業株式会社 ウエハ加工用テープ及びその製造方法
KR101427019B1 (ko) * 2010-03-09 2014-08-05 후루카와 덴키 고교 가부시키가이샤 웨이퍼 가공용 필름 및 웨이퍼 가공용 필름을 사용하여 반도체 장치를 제조하는 방법
CN102959688B (zh) * 2010-06-18 2016-04-06 日立化成株式会社 粘接片
CN102337089B (zh) * 2010-07-07 2014-01-29 古河电气工业株式会社 晶片加工用胶带和使用其的半导体加工方法
JP5546985B2 (ja) * 2010-07-28 2014-07-09 日東電工株式会社 半導体装置製造用フィルム、半導体装置製造用フィルムの製造方法、及び、半導体装置の製造方法。
TW201206813A (en) * 2010-08-11 2012-02-16 Furukawa Electric Co Ltd Wafer processing tape
JP4976531B2 (ja) * 2010-09-06 2012-07-18 日東電工株式会社 半導体装置用フィルム
JP5408571B2 (ja) * 2010-10-06 2014-02-05 古河電気工業株式会社 ウエハ加工用テープ及びその製造方法
JP5590136B2 (ja) * 2010-10-15 2014-09-17 日立化成株式会社 ウェハ加工用テープ、ウェハ加工用テープの製造方法、及び半導体装置の製造方法
KR101351615B1 (ko) 2010-12-13 2014-01-15 제일모직주식회사 반도체용 점접착시트 및 그의 제조 방법
KR101351621B1 (ko) * 2010-12-29 2014-01-15 제일모직주식회사 점착제 조성물 및 이를 이용한 광학 부재
JP5036887B1 (ja) 2011-03-11 2012-09-26 日東電工株式会社 保護フィルム付きダイシングフィルム
US8647966B2 (en) * 2011-06-09 2014-02-11 National Semiconductor Corporation Method and apparatus for dicing die attach film on a semiconductor wafer
JP5800640B2 (ja) * 2011-08-30 2015-10-28 日東電工株式会社 発光ダイオード装置の製造方法
JP5998730B2 (ja) * 2011-09-16 2016-09-28 日立化成株式会社 粘着フィルム及び粘着フィルムの製造方法
JP5912022B2 (ja) * 2011-09-28 2016-04-27 リンテック株式会社 シート製造装置及び製造方法
JP5823232B2 (ja) * 2011-09-28 2015-11-25 リンテック株式会社 積層シート製造装置および積層シート製造方法
JP5897856B2 (ja) * 2011-09-28 2016-04-06 リンテック株式会社 シート製造装置及び製造方法
TWI444295B (zh) * 2011-11-18 2014-07-11 Au Optronics Corp 脫黏器及自基板分離薄膜的方法
JP5158907B1 (ja) 2012-04-02 2013-03-06 古河電気工業株式会社 接着シート
JP5158906B1 (ja) 2012-04-02 2013-03-06 古河電気工業株式会社 接着シート
US9188871B2 (en) * 2012-05-17 2015-11-17 Taiyo Ink Mfg. Co., Ltd. Pattern forming method, alkali-developable thermosetting resin composition, printed circuit board and manufacturing method thereof
TWI558649B (zh) * 2012-05-25 2016-11-21 Hitachi Chemical Co Ltd 卷芯以及卷筒
KR20130139134A (ko) 2012-06-12 2013-12-20 제일모직주식회사 접착제 조성물, 이를 이용한 편광판, 그 제조 방법 및 이를 포함하는 광학 부재
US9484260B2 (en) 2012-11-07 2016-11-01 Semiconductor Components Industries, Llc Heated carrier substrate semiconductor die singulation method
US9136173B2 (en) * 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
CN105073931B (zh) * 2013-03-26 2017-03-08 三井化学东赛璐株式会社 叠层膜的制造方法、叠层膜以及使用该叠层膜的半导体装置的制造方法
TWD164050S (zh) * 2013-06-25 2014-11-11 尼托母斯股份有限公司 清掃用黏著膠帶之帶體
JP6436081B2 (ja) * 2013-07-16 2018-12-12 日立化成株式会社 感光性樹脂組成物、フィルム状接着剤、接着シート、接着剤パターン、接着剤層付半導体ウェハ及び半導体装置
US10103128B2 (en) 2013-10-04 2018-10-16 Mediatek Inc. Semiconductor package incorporating redistribution layer interposer
US10074628B2 (en) 2013-10-04 2018-09-11 Mediatek Inc. System-in-package and fabrication method thereof
KR102171423B1 (ko) * 2013-10-21 2020-10-29 린텍 가부시키가이샤 수지막 형성용 시트
JP6262163B2 (ja) * 2014-03-14 2018-01-17 サンコール株式会社 バスリングユニット
US10597543B2 (en) * 2014-04-15 2020-03-24 Dai Nippon Printing Co., Ltd. Method for repairing or reinforcing structure, method for producing repaired or reinforced structure, and adhesive sheet
US8912075B1 (en) * 2014-04-29 2014-12-16 Applied Materials, Inc. Wafer edge warp supression for thin wafer supported by tape frame
KR102535477B1 (ko) * 2014-05-23 2023-05-23 가부시끼가이샤 레조낙 다이본드 다이싱 시트
JP5927249B2 (ja) * 2014-08-07 2016-06-01 日東電工株式会社 半導体装置製造用フィルムを用いた半導体装置の製造方法
EP3098277A1 (en) 2015-05-27 2016-11-30 Henkel AG & Co. KGaA Pre-cut film and a production method thereof
EP3151275A3 (en) * 2015-09-11 2017-04-19 MediaTek Inc. System-in-package and fabrication method thereof
JP2017088782A (ja) * 2015-11-13 2017-05-25 日東電工株式会社 積層体および合同体・組み合わせの回収方法・半導体装置の製造方法
JP6716941B2 (ja) * 2016-02-18 2020-07-01 株式会社オートネットワーク技術研究所 端子台およびその製造方法
MY174034A (en) * 2016-02-24 2020-03-05 Lintec Corp Adhesive sheet and usage method therefor
JP7154737B2 (ja) * 2017-03-27 2022-10-18 リンテック株式会社 シート貼付装置および貼付方法
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
WO2019058425A1 (ja) * 2017-09-19 2019-03-28 日立化成株式会社 半導体装置製造用接着フィルム
WO2019058429A1 (ja) * 2017-09-19 2019-03-28 日立化成株式会社 半導体装置製造用接着フィルム及びその製造方法
JP6978890B2 (ja) * 2017-10-16 2021-12-08 リンテック株式会社 ダイシングダイボンディングシート及び半導体チップの製造方法
JP7045201B2 (ja) * 2018-01-24 2022-03-31 リンテック株式会社 長尺積層シートおよびその巻収体
KR102637842B1 (ko) * 2018-01-24 2024-02-16 린텍 가부시키가이샤 장척 적층 시트의 권수체
WO2019146605A1 (ja) * 2018-01-24 2019-08-01 リンテック株式会社 長尺積層シートおよびその巻収体
JP7204389B2 (ja) * 2018-09-18 2023-01-16 株式会社ディスコ テープ貼着装置
KR20210132119A (ko) * 2019-03-31 2021-11-03 데쿠세리아루즈 가부시키가이샤 슬릿 장치, 슬릿 방법 및 적층 테이프
KR20210016137A (ko) * 2019-07-31 2021-02-15 쓰리엠 이노베이티브 프로퍼티즈 캄파니 접착제 조성물, 접착 필름, 적층체 및 이의 제조방법
JP7382265B2 (ja) * 2020-03-27 2023-11-16 株式会社ジャパンディスプレイ 一時保持用部材、及び表示装置の製造方法
WO2023248337A1 (ja) * 2022-06-21 2023-12-28 株式会社レゾナック フィルム、巻回体、接続構造体、及び接続構造体の製造方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0298448B1 (en) * 1987-07-08 1994-06-29 The Furukawa Electric Co., Ltd. Radiation-curable adhesive tape
JPH0271878A (ja) 1988-09-08 1990-03-12 Kawasaki Steel Corp 細粒焼結鉱の篩分方法
JPH0618383Y2 (ja) * 1988-11-22 1994-05-11 リンテック株式会社 半導体製造工程用粘着ラベルシート
US5131686A (en) * 1990-09-20 1992-07-21 Carlson Thomas S Method for producing identification cards
WO1992008429A1 (en) * 1990-11-13 1992-05-29 Mobil Oil Corporation Polypropylene sheet material with improved cut resistance
JPH0618383A (ja) 1992-06-30 1994-01-25 S R L:Kk 押圧器具
JP3226065B2 (ja) 1993-06-28 2001-11-05 キヤノン株式会社 単一波長半導体レーザ
JP3348923B2 (ja) 1993-07-27 2002-11-20 リンテック株式会社 ウェハ貼着用粘着シート
JP3521099B2 (ja) * 1994-11-29 2004-04-19 リンテック株式会社 ダイシング用リングフレームへの接着剤の付着防止用粘着シートおよび該粘着シートを備えたウェハ加工用シート
JPH08243997A (ja) 1995-03-10 1996-09-24 New Oji Paper Co Ltd ダイカット装置
JPH0985696A (ja) 1995-09-25 1997-03-31 Ckd Corp Ｐｔｐシートのチップ片打ち抜き装置
JP3722394B2 (ja) * 1996-11-06 2005-11-30 信越ポリマー株式会社 ハーフカットセパレータ付きヒートシールコネクタ
JPH10291376A (ja) 1997-04-18 1998-11-04 Dainippon Printing Co Ltd 熱転写受像シート
JPH10335271A (ja) * 1997-06-02 1998-12-18 Texas Instr Japan Ltd ウェハ貼着用シートおよび半導体装置の製造方法
JPH1134281A (ja) 1997-07-14 1999-02-09 Somar Corp フィルム張付方法及び装置
JP3905628B2 (ja) 1997-10-22 2007-04-18 富士フイルム株式会社 フィルム張付制御方法
JPH11309792A (ja) 1998-04-28 1999-11-09 Sankyo Co Ltd 包装用袋の製造方法
WO2000031199A1 (en) * 1998-11-23 2000-06-02 Francois Jean Marc A pressure-sensitive adhesive laminate, a method and a device for modifying an initial release force in such a laminate
JP2000221888A (ja) * 1999-01-29 2000-08-11 Nitto Denko Corp 半導体ウエハ用粘着ラベルシート
JP2000254891A (ja) * 1999-03-04 2000-09-19 Makita Corp ラベルシートのハーフカット装置
JP2001051604A (ja) 1999-08-17 2001-02-23 Sato Corp ラベル連続体
JP2001059074A (ja) * 1999-08-24 2001-03-06 Nichiei Kako Kk ロール状粘着シート
JP3340979B2 (ja) * 1999-09-06 2002-11-05 日東電工株式会社 ダイシング用粘着シート
JP2001162594A (ja) 1999-12-08 2001-06-19 Canon Inc 軟弱部材の加工供給装置及び方法
DE10052955A1 (de) * 2000-10-25 2002-06-06 Tesa Ag Verwendung von Haftklebemassen mit anisotropen Eigenschaften für Stanzprodukte
CN1264940C (zh) * 2001-08-10 2006-07-19 日东电工株式会社 切割用胶粘薄膜及切割方法
JP2004043763A (ja) * 2001-08-27 2004-02-12 Hitachi Chem Co Ltd 接着シート並びに半導体装置及びその製造方法
JP3839305B2 (ja) 2001-11-07 2006-11-01 日栄化工株式会社 両面粘着シートの型抜き方法
JP4067308B2 (ja) * 2002-01-15 2008-03-26 リンテック株式会社 ウエハダイシング・接着用シートおよび半導体装置の製造方法
JP3941106B2 (ja) 2002-07-09 2007-07-04 ブラザー工業株式会社 印字用テープ及びテープ印字装置
JP2004045812A (ja) 2002-07-12 2004-02-12 Brother Ind Ltd 印字媒体およびこれを収納したテープカセット
JP2004047823A (ja) * 2002-07-12 2004-02-12 Tokyo Seimitsu Co Ltd ダイシングテープ貼付装置およびバックグラインド・ダイシングテープ貼付システム
JP2004046763A (ja) * 2002-07-12 2004-02-12 X Denshi Sekkei:Kk コンピュータによる自動制御装置
KR100468748B1 (ko) * 2002-07-12 2005-01-29 삼성전자주식회사 프리컷 다이싱 테이프와 범용 다이싱 테이프를 웨이퍼에 마운팅할 수 있는 다이싱 테이프 부착 장비 및 이를포함하는 인라인 시스템
JP2004072040A (ja) 2002-08-09 2004-03-04 Lintec Corp 属性表示付ダイシングテープおよびその製造方法
JP4107417B2 (ja) * 2002-10-15 2008-06-25 日東電工株式会社 チップ状ワークの固定方法
JP5058428B2 (ja) * 2003-01-15 2012-10-24 日立化成工業株式会社 接着シートならびに半導体装置およびその製造方法
JP4519409B2 (ja) * 2003-02-24 2010-08-04 リンテック株式会社 粘着シートおよびその使用方法
JP4714406B2 (ja) * 2003-03-03 2011-06-29 日立化成工業株式会社 半導体装置用ダイボンディング材及びこれを用いた半導体装置
JP2005064239A (ja) * 2003-08-12 2005-03-10 Lintec Corp 半導体装置の製造方法
JP2005162818A (ja) 2003-12-01 2005-06-23 Hitachi Chem Co Ltd ダイシングダイボンドシート
JP2005203749A (ja) * 2003-12-15 2005-07-28 Furukawa Electric Co Ltd:The ウェハ加工用テープおよびその製造方法
KR100885099B1 (ko) * 2003-12-15 2009-02-20 후루카와 덴키 고교 가부시키가이샤 웨이퍼 가공용 테이프 및 그 제조방법
JP2005239759A (ja) 2004-02-24 2005-09-08 Nitto Shinko Kk フィルム粘着シート
JP2005350520A (ja) * 2004-06-08 2005-12-22 Hitachi Chem Co Ltd 接着シート及びその製造方法、並びに、半導体装置の製造方法及び半導体装置
US10051498B2 (en) * 2007-05-02 2018-08-14 Telefonaktiebolaget Lm Ericsson (Publ) Method and arrangement in a communication network

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013100477A1 (ko) * 2011-12-27 2013-07-04 제일모직주식회사 다이싱 다이본딩 필름 및 다이싱 다이본딩 필름에 홈을 형성하는 방법
TWI485765B (zh) * 2011-12-27 2015-05-21 Cheil Ind Inc 切割晶粒黏合薄膜及於其上形成切割的方法
WO2024064046A1 (en) * 2022-09-19 2024-03-28 Henkel Ag & Co. Kgaa Method for producing a die attach adhesive film sheet

Also Published As

Publication number Publication date
KR100892799B1 (ko) 2009-04-10
CN101040023B (zh) 2011-05-04
CN102169817A (zh) 2011-08-31
JP4677758B2 (ja) 2011-04-27
KR20070053326A (ko) 2007-05-23
CN102190978A (zh) 2011-09-21
US8465615B2 (en) 2013-06-18
US8470115B2 (en) 2013-06-25
KR100915491B1 (ko) 2009-09-03
KR20080093079A (ko) 2008-10-17
TWI303454B (ko) 2008-11-21
US20130302570A1 (en) 2013-11-14
TW200627536A (en) 2006-08-01
KR101022175B1 (ko) 2011-03-17
US20130295314A1 (en) 2013-11-07
US20120135176A1 (en) 2012-05-31
CN101040023A (zh) 2007-09-19
US20120068312A1 (en) 2012-03-22
US20120073743A1 (en) 2012-03-29
CN102174298A (zh) 2011-09-07
CN102190978B (zh) 2013-09-18
CN102169817B (zh) 2014-10-22
CN102176407A (zh) 2011-09-07
US20080261039A1 (en) 2008-10-23
JP2006111727A (ja) 2006-04-27
WO2006040945A1 (ja) 2006-04-20
CN102176407B (zh) 2014-11-05

Similar Documents

Publication Publication Date Title
KR100915491B1 (ko) 접착시트 및 그 제조방법, 및, 반도체장치의 제조방법 및 반도체장치
JP4876451B2 (ja) 接着シート
JP6045773B2 (ja) 接着シート及びその製造方法、並びに、半導体装置の製造方法及び半導体装置
KR101105470B1 (ko) 반도체 칩 적층체 및 반도체 칩 적층용 접착제 조성물
KR20070011540A (ko) 점접착 시트 및 그것을 이용한 반도체장치 및 그 제조 방법
JP2009124127A (ja) 接着シート及びその製造方法並びに半導体装置の製造方法及び半導体装置
JP2011199307A (ja) 半導体装置の製造方法
JP5414256B2 (ja) 接着剤組成物、接着シートおよび半導体装置の製造方法
JP5370416B2 (ja) 接着シート
JP5578016B2 (ja) 接着シート、接着シートの製造方法、半導体装置の製造方法、及び半導体装置
JP2011142253A (ja) 半導体用途接着フィルム及びその製造方法並びに半導体装置の製造方法及び半導体装置
JP2011208151A (ja) 接着シートの製造方法
JP5370415B2 (ja) 接着シート
JP2013001862A (ja) 接着シート、半導体装置の製造方法及び半導体装置
JP2012082336A (ja) 接着シート及びその製造方法並びに半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
J204 Request for invalidation trial [patent]
J301 Trial decision

Free format text: TRIAL DECISION FOR INVALIDATION REQUESTED 20120720

Effective date: 20140312

J2X1 Appeal (before the patent court)

Free format text: INVALIDATION

J202 Request for trial for correction [limitation]
FPAY Annual fee payment

Payment date: 20140818

Year of fee payment: 6

J121 Written withdrawal of request for trial
J122 Written withdrawal of action (patent court)
FPAY Annual fee payment

Payment date: 20150817

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160819

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 9