KR20060106917A

KR20060106917A - 플라즈마 디스플레이 패널의 구동 방법

Info

Publication number: KR20060106917A
Application number: KR1020060087241A
Authority: KR
Inventors: 노리아끼 세또구찌; 시게하루 아사오; 요시까즈 가나자와
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1998-06-18
Filing date: 2006-09-11
Publication date: 2006-10-12
Also published as: EP1326225B1; CN1161733C; US8558761B2; JP3424587B2; EP1528529A2; KR20070003728A; DE69934524D1; EP1528529A3; US20070290949A1; KR20000006211A; KR100658134B1; EP0965975B1; CN1901013A; KR20070065273A; EP1519353A3; CN100533527C; EP1326225A2; KR20060037293A; CN100485755C; US20120032602A1

Abstract

본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel:PDP)의 구동 방법에 관한 것으로, 리세트 방전에 의한 콘트라스트의 저하를 억제하거나 혹은 콘트라스트의 저하를 수반하는 일이 없이 리세트 방전 및 소거 방전을 확실하게 실시하여, 안정한 어드레스 방전을 실현할 수 있는 구동 방법의 제공을 목적으로 한다.

병행하는 제1 및 제2 전극이 서로 인접하게 복수 배치됨과 동시에, 상기 제1 및 제2 전극에 교차하도록 제3 전극이 복수 배치되어서 이루어지고, 각 전극의 교차 영역으로 규정되는 방전셀이 매트릭스상으로 배치된 플라즈마 디스플레이 패널의 구동 방법에서, 복수의 상기 방전셀의 벽전하 분포를 균일하게 하기 위한 리세트 기간과, 표시 데이터에 따라서 상기 방전셀에서 벽전하를 형성하는 어드레스 기간과, 상기 어드레스 기간에서 벽전하가 형성된 상기 방전셀에서 유지 방전을 실시하는 유지 방전 기간을 가지며, 상기 리세트 기간에서, 시간의 경과에 따라서 인가 전압치가 변화하는 제1 펄스를 인가하고, 상기 제1 및 제2 전극 간에서 제1 방전을 발생시키는 공정과, 이어서 시간의 경과에 따라서 인가 전압치가 변화하는 제2 펄스를 인가하고, 상기 제1 및 제2 전극 간에서 소거 방전으로서의 제2 방전을 발생시키는 공정을 포함하도록 한다.

둔파 펄스, 리세트 기간

Description

플라즈마 디스플레이 패널의 구동 방법{METHOD FOR DRIVING PLASMA DISPLAY PANEL}

도1은 본 발명의 제1 실시예를 나타내는 파형도.

도2는 본 발명의 제1 실시예의 프레임의 구성을 나타내는 도면.

도3은 본 발명의 제1 실시예의 필드 리세트를 나타내는 파형도.

도4는 본 발명의 제2실시예를 나타내는 파형도.

도5는 본 발명의 제3실시예를 나타내는 파형도.

도6은 본 발명의 제4실시예를 나타내는 파형도.

도7은 본 발명의 제5실시예를 나타내는 파형도.

도8은 본 발명의 제6실시예의 프레임 구성을 나타내는 도면.

도9는 본 발명의 제6실시예를 나타내는 파형도.

도10은 면방전형 PDP의 개략 구성도.

도11은 도10의 PDP의 어드레스 전극(A1)을 따른 단면도.

도12는 도10의 PDP의 프레임의 구성을 나타내는 도면.

도13은 도10의 PDP의 종래의 구동 방법을 나타내는 파형도.

(부호의 설명)

1 PDP

2 격벽

3 전면기판

4 배면기판

X1, X2, X3…, Y1, Y2, Y3… 유지 방전 전극

A1, A2, A3… 어드레스 전극

L1, L2, L3… 표시 라인

본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel:PDP)의 구동 방법에 관한 것이다.

PDP는 자기 발광형의 표시 장치이기 때문에 시인성이 좋고, 박형으로 대화면 표시가 가능하기 때문에, CRT를 대신하는 차세대의 표시 장치로서 주목되고 있다. 특히 재방전AC형PDP는 대화면화가 가능하기 때문에, 고품위 디지털 방송에 대응한 표시 장치로서의 기대가 높아지고 있고, CRT를 능가하는 고화질화가 요구되고 있다.

고화질화에는 고세밀화, 고계조화, 고휘도화, 고콘트라스트화 등이 있다. 고세밀화는 화소 피치를 가늘게 함으로써 달성되고, 고계조화는 프레임 내의 서브필드수를 증가시킴으로써 달성된다. 또 고휘도화는 일정한 색으로부터 얻어지는 가시광의 양을 많게 하거나, 유지 방전의 회수를 많게 함으로써 달성된다. 또한 고콘트라스트화는 표시 패널 표면의 외래광의 반사율을 저감하거나, 표시 발광에 기여하지 않는 흑표시시의 발광을 저감함으로써 달성된다.

도10은 면방전형PDP의 개략 구성도로서, 본 출원인이 이미 출원한 전체 유지 방전 전극 간에서 표시를 하는 방식의 PDP의 구성을 나타내는 것이다. (일본 특개평9-160525호 공보)

PDP(1)는 한쪽의 기판 상에 평행으로 배치된 유지 방전 전극(X1~ X3, Y1~ Y3)과, 다른 쪽의 기판 상에 형성되고, 유지 방전 전극에 교차하도록 형성된 어드레스 전극(A1~ A4)과, 어드레스 전극과 평행으로 배치되고, 방전 공간을 구획하기 위한 격벽(2)으로 형성되어 있다. 서로 인접하는 유지 방전 전극과 그것에 교차하는 어드레스 전극으로 규정되는 영역에는 각각 방전셀이 형성되고, 가시광을 얻기 위한 형광체가 설치된다. 또 양 기판 간에는 방전을 일으키기 위한 가스가 봉입된다. 또한 본 도면에서는, 간단하게 하기 위해 유지 방전 전극을 3개씩, 어드레스 전극을 4개로 하고 있다.

이 구성의 PDP는 각각의 유지 방전 전극이 그 양측의 유지 방전 전극 간에서 각각 유지 방전을 할 수 있기 때문에, 전체 전극의 갭(L1~ L5)이 전체 표시 라인이 된다. 예를 들면 X1 전극과 Y1 전극은 표시 라인 L1을 형성하고, Y1 전극과 X2 전극은 표시 라인 L2를 형성하는 것이다.

도11은 도10의 PDP의 어드레스 전극을 따른 단면도로서, 3은 전면기판, 4는 배면기판, D1~ D3은 각각 전극 간의 방전을 나타내고 있다. 구체적으로는 Y1 전극과 X1 전극 간에 전압을 걺으로써, 방전 D1을 일으킬 수 있다. 또 Y1 전극과 X2 전극 간에 전압을 걺으로써 방전 D2를 일으킬 수 있고, 마찬가지로 X2 전극과 Y2 전극에서는 방전 D3을 일으킬 수 있다. 이와 같이 1개의 전극을 그 양측의 표시에 활용함으로써, 전극수의 삭감에 의한 고정세화 및 이들 전극의 구동 회로의 삭감이 가능하다.

도 12는 도10의 PDP의 프레임의 구성을 나타내는 도면이다. 1프레임은 제1 필드 및 제2 필드의 2개의 필드로 구성된다. 제1 필드는 홀수번째의 표시 라인(L1, L3, L5)에서 표시를 하는 것이고, 제2 필드는 짝수행의 표시 라인(L2, L4)에서 표시를 함으로써 화면의 표시를 구성하고 있다. 또 각 필드는 소정의 휘도비를 갖는 복수의 서브 필드로 구성되어 있고, 이들 서브필드를 표시 데이터에 따라서 선택적으로 발광시킴으로써, 화소마다의 휘도의 차이인 계조를 표현하고 있다. 그리고 각 서브필드는 직전의 서브필드의 표시 상태에 의해 각각 달라지는 셀의 상태를 균일하게 하기 위한 리세트 기간, 새로운 표시 데이터를 기입하기 위한 어드레스 기간, 기입된 표시 데이터에 의거하여 유지 방전에 의한 발광 표시를 하는 유지 방전 기간으로 구성된다.

도 13은 도 10의 PDP의 종래의 구동 방법을 나타내는 파형도로서, 제1 필드 내의 임의의 서브필드를 나타내고 있다.

리세트 기간에서는 전체 X 전극에 방전 개시 전압을 초과하는 전압 Vw로 된 리세트 펄스가 인가되고, 인접하는 Y 전극과의 사이에서 방전이 개시된다. 그 결과, 전표시 라인(L1~ L5)에서 제1 방전(리세트 방전)이 행하여지게 되고, 방전셀 내에는 정이온이나 전자에 의한 벽전하가 형성된다. 다음에 상기 리세트 펄스를 제거하여 각 전극을 동전위로 유지하면, 전극 상에 형성된 벽전하 자신에 의한 전위차로 재차 제2 방전(자기 소거 방전)이 발생된다. 이 때는 각 전극을 동전위로 하고 있기 때문에, 방전으로 형성된 정이온이나 전자는 방전 공간 내에서 재결합하여 벽전하가 소멸한다. 이 방전에 의해 전표시 셀의 벽전하를 거의 균일하게 할 수 있다. (벽전하 분포의 균일화)

다음에 어드레스 기간에서는 Y1 전극으로부터 차례로 전압 -Vy로 된 주사 펄스가 인가된다. 동시에 어드레스 전극에 표시 데이터에 따라서 전압 Va로 된 어드레스 펄스가 인가되어 어드레스 방전이 개시된다. 이 때, 제1 필드에서 Y1 전극에 대해 표시를 하는 전극쌍인 X1 전극에는 전압 Vx로 된 펄스가 보조적으로 인가되고 있고, 어드레스 전극과 Y1 전극 간에서 발생한 방전은 X1 전극과 Y1 전극 간으로 이행한다. 이에 따라 유지방전의 개시에 필요한 벽전하가 X1 전극 및 Y1 전극 간에 형성된다. 한쪽 표시를 행하지 않는 라인을 형성하는 전극쌍인 X2 전극의 전압은 0V로 유지되고 있고, X2 전극측에서 방전이 발생하는 것을 방지하고 있다. 마찬가지로 하여, 먼저 홀수번째의 Y 전극에 대해서 차례로 어드레스 방전이 행하여진다.

홀수번째의 Y 전극에 의한 어드레스 방전이 종료한 후, Y2 전극에 주사 펄스가 인가된다. 이 때 Y2 전극에 대해 표시를 하는 전극쌍인 X2 전극에는 마찬가지로 전압 Vx로 된 펄스가 인가되고, 도시하지 않는 X3 전극은 X1 전극과 마찬가지로 0V로 유지된다. 마찬가지로 하여 짝수번째의 Y 전극에 대해서 차례로 어드레스 방전이 행하여지고, 전화면의 홀수 표시행의 어드레스 방전이 행하여진다.

다음에 유지 방전 기간에 들어가서, X 전극과 Y 전극에 교대로 전압 Vs로 된 유지 펄스가 인가된다. 이 때 표시를 행하지 않는 라인의 전극쌍 간의 전위차가 0V가 되도록 유지 펄스의 위상을 설정함으로써, 비표시 라인에서 방전이 발생하는 것을 방지하고 있다. 예를 들면 제1 필드 표시를 하는 X1 전극과 Y1 전극쌍에는 각각 위상이 다른 유지 펄스가 인가되지만, 비표시 라인의 전극쌍인 Y1 전극과 X2 전극 간에서는 상기 유지 펄스는 동위상이 된다. 이와 같이 1서브필드의 표시가 행하여진다.

또한 도13에서, Vs는 유지 방전을 하기 위해서 필요한 전압으로, 통상 170V정도로 설정된다. 또 Vw는 방전 개시 전압을 넘어가는 전압으로서 350V정도로, 주사 펄스인 -Vy는 -150V정도로, 어드레스 펄스 Va는 60V정도로 설정된다. 또한 Va와 Vy의 절대치의 합계는 어드레스 전극과 Y 전극 간의 방전 개시 전압 이상이 되도록 설정된다. 또 Vx는 50V정도로서, 어드레스 전극과 Y 전극 간의 방전이 X 전극측으로 이행하기 충분한 벽전하를 형성할 수 있는 값으로 설정되어 있다.

그렇지만 종래의 구동 방법에서는, 리세트 방전을 실시하기 위해, 방전셀의 방전 개시 전압을 넘어가는 충분한 전압 펄스 Vw를 인가하고 있어, 강한 방전이 발생하고 있었다. 이 방전에서 따라서 발생하는 발광은 본래의 영상 표시에는 무관한 배경 발광으로, 결과로서 콘트라스트의 저하로 이어지고 있었다.

또 특히 전술한 전체 유지 방전 전극 간을 표시 라인으로서 이용하는 구동 방식의 경우, 리세트 방전이 전체 방전셀에서 안정하게 발생하지 않을 가능성이 있 는 것이 분명해졌다. 즉 모든 X 전극에 인가되는 리세트 펄스에 의해 모든 표시 라인에서 방전을 일으키게 되지만, 각 방전셀의 방전 개시 시간의 산포에 의해서 일부의 셀에서 방전이 발생하지 않을 가능성이 존재하는 것이다.

도11에서 X2 전극에 주목한 경우, X2 전극과 Y1 전극 간의 방전 D2가 먼저 발생했다고 가정한다. 그리고 방전에 의해 발생한 전하가 전극 근방에 축적하기 시작하면, 벽전하에 의한 역바이어스가 걸려서 방전 공간에 대한 실효 전압이 저하된다. 구체적으로는 X2 전극 측에 전자에 의한 벽전하가 형성되고, 전극에 인가되고 있는 Vw 전압의 방전 공간에 대한 실효 전압을 저하시킨다. 이 실효 전압의 저하가 X2 전극과 Y2 전위 간의 방전 개시보다 선행한 경우, X2 전극과 Y2 전극 간의 방전이 행하여지지 않는 채로 리세트 기간이 종료할 가능성이 있다. 리세트 방전이 일부의 방전셀에서 실시되지 않으면, 셀의 상태의 균일화가 도모되지 않고, 상기 방전셀의 어드레스 방전을 안정하게 일으킬 수 없어 오표시가 된다.

만일 리세트 방전이 전체 셀에서 일어났던 경우에도, 이에 이어지는 자기 소거 방전이 안정하게 발생하지 않을 가능성이 있다. 즉 자기 소거 방전은 리세트 방전으로 형성된 벽전하 자신의 전위차에 의해 일으켜지기 때문에, 리세트 방전보다도 소규모가 되는 일이 많다. 이 때문에 개개의 방전셀의 특성 산포에 의해서는 자기 소거 방전이 일어나지 않고 리세트 방전으로 형성된 벽전하가 그대로 잔류해 버린다. 혹은 리세트 방전의 종료 시점에서 충분한 벽전하가 형성되어 있지 않고, 자기 소거 방전이 발생하지 않을 가능성도 있다. 그 결과, 소거 방전이 실시되지 않았던 방전셀에서는 이어지는 어드레스 방전이 정상으로 행하여지지 않아서 오표 시의 원인이 된다.

이들 문제를 해결하는 방법으로서, 리세트 펄스의 전압을 올리고, 모든 셀에서 보다 확실하게 방전을 일으키는 것이 생각된다. 그러나 방전 전압의 또다른 상승은 전술한 배경 발광을 더욱 더 증대시켜 콘트라스트를 악화시켜 버린다.

또한 상기한 원인에 의해 방전셀에 벽전하가 잔류한 채로 어드레스 기간으로 이행하면, 다른 문제도 발생한다. 전술한 바와 같이 어드레스 기간에서는 표시 라인을 구성하는 X 전극에 전압 Vx를 인가함과 동시에, 비표시 라인을 구성하는 X 전극은 0V를 유지함으로써 어드레스 방전의 발생을 막고 있다. 그렇지만 불필요한 벽전하가 잔류하고 있으면, 비표시 라인에서도 방전이 발생할 가능성이 있다.

예를 들면 도11에서, Y1 전극에 전압 -Vy로 된 주사 펄스가 인가되고, 어드레스 전극에 전압 Va로 된 어드레스 펄스가 인가되어 어드레스 방전이 행하여진다. 이 때 X1 전극에는 전압 Vx가 인가되고 있기 때문에 Y1 전극과 X1 전극 간의 방전으로 이행하여 방전 D1이 행하여진다. 이 때 Y1 전극에 인접하는 X2 전극은 0V의 전압으로 유지되고 있고, 본래라면 방전 D2의 발생은 회피할 수 있어야 한다. 그렇지만 리세트 방전의 불확실에 의한 잔류 전하의 편향에 의해서, 방전 D2가 발생하여 버리는 경우가 있다. 그 결과, X2 전극 상에 부(負)극성의 벽전하가 축적되고, 다음에 행하는 어드레스 방전 D3이 영향을 받게 되고 만다. 또한 이 비표시 전극에 의한 오방전은 방전셀마다의 방전 개시 전압의 산포 등에 의해서도 발생할 가능성이 있다.

또 각 서브필드의 유지 방전은 유지 방전 전압(Vs)이나 셀 구조 등에 의해 방전이 확장될 경우가 있다. 도6을 참조하면, 전극 X1-Y1 간 및 전극 X2-Y2 간에서 유지 방전을 행한 경우, 전극 Y1-X2 간에도 어느 정도의 벽전하가 축적된다. 이들은 각 서브필드의 리세트 기간에서 소거되지만, 그 중의 일부, 특히 어드레스 전극 측에 형성된 벽전하가 소거되지 않고 잔류할 경우가 있다. 이 벽전하는 상기 전극 X1-Y1 간 및 전극 X2-Y2 간에서 표시를 하는 필드에서는 영향을 미치게 하지 않지만, 전극 Y1-X2 간에서 표시를 하는 다음의 필드에서 어드레스 방전을 불안정하게 하는 원인이 된다.

본 발명은 리세트 방전에 의한 콘트라스트의 저하를 억제하거나 혹은 콘트라스트의 저하를 수반하는 일이 없이 리세트 방전 및 소거 방전을 확실하게 실시하여, 안정한 어드레스 방전을 실현할 수 있는 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것을 목적으로 한다.

본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 병행하는 제1 및 제2 전극이 서로 인접하여 복수 배치됨과 동시에, 상기 제1 및 제2 전극에 교차하도록 제3 전극이 복수 배치되어서 이루어지고, 각 전극의 교차 영역으로 규정되는 방전셀이 매트릭스상으로 배치된 플라즈마 디스플레이 패널의 구동 방법에서, 복수의 상기 방전셀의 벽전하 분포를 균일하게 하기 위한 리세트 기간과, 표시 데이터에 따라서 상기 방전셀에서 벽전하를 형성하는 어드레스 기간과, 상기 어드레스 기간에서 벽전하가 형성된 상기 방전셀에서 유지 방전을 실시하는 유지 방전 기간을 가지며, 상기 리세트 기간에서, 시간의 경과에 따라서 인가 전압치가 변화하 는 제1 펄스를 인가하고, 상기 제1 및 제2 전극 간에서 제1 방전을 발생시키는 공정과, 이어서 시간의 경과에 따라서 인가 전압치가 변화하는 제2 펄스를 인가하고, 상기 제1 및 제2 전극 간에서 소거 방전으로서의 제2 방전을 발생시키는 공정을 포함하도록 한다.

상기 발명에서는, 리세트 방전시에 미약 방전을 실시할 수 있기 때문에 발광량도 적고, 리세트 방전을 실시함에도 관계 없이, 콘트라스트의 큰 저하가 없다. 또한 그 후의 소거 방전도 자기 소거 방전이 아니라 시간의 경과에 따라서 인가 전압치가 변화된 펄스의 인가에 의해 실시하고 있기 때문에, 방전셀의 특성 산포나 잔류하는 벽전하에 관계 없이 행할 수 있다. 또 방전이 미약하기 때문에, 발광량도 적고, 콘트라스트의 큰 저하는 없다.

이들의 작용은 본원 명세서에서 주요 내용으로 설명하고 있다. 모든 전극 간에서 표시를 하는 방식에 한정하지 않고, 한쌍의 유지 방전 전극 간에서 1개의 표시 라인을 구성하는 종래 방식의 PDP에 적용한 경우라도 얻어질 수 있다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 제2 전극에 정(正)극성의 상기 제1 펄스를 인가함과 동시에 상기 제1 전극에 부극성의 펄스를 인가하고, 이어서 상기 제2 전극에 부극성의 상기 제2 펄스를 인가함과 동시에 상기 제1 전극에 정극성의 펄스를 인가하도록 한다.

상기 발명에서는, 제1 방전으로 형성된 벽전하에 중첩하도록 제2 펄스를 인가하기 때문에, 벽전하의 전위를 이용하여 확실한 소거 방전을 실시할 수 있다. 또 제1 방전시에 제1 전극에 부극성의 펄스를 인가함으로써, 혹은 제2 방전시에 제 2 전극에 부극성의 제2 펄스를 인가함으로써, 각각 이전 서브필드의 유지 방전 공정 종료시에 어드레스 전극 상에 잔류하는 벽전하를 소거할 수 있다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 유지 방전 기간의 종료로부터 적어도 1㎲를 초과하는 기간을 둔 후에, 상기 제1 방전에 의한 펄스의 인가를 하도록 한다.

상기 발명에서는 리세트 방전에 앞서 잔류 벽전하를 감소시킬 수 있다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 제1 방전에서 상기 제2 전극에 인가하는 정극성의 상기 제1 펄스에 앞서 상기 제1 전극에로의 부극성의 펄스를 인가하도록 한다.

상기 발명에서는 어드레스 전극 상에 잔류하는 벽전하를 소거함과 동시에, 제1 방전이 강방전이 되는 것을 방지할 수 있다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 시간의 경과에 따라서 인가 전압치가 변화하는 제1 및 제2 펄스를 단위 시간당의 전압 변화량이 변화하는 둔파 펄스로 한다.

또, 상기 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 시간의 경과에 따라서 인가 전압치가 변화하는 제1 및 제2 펄스를 단위 시간당의 전압 변화량이 일정한 삼각파로 한다.

상기 발명에서는 방전셀의 상태에 의해 방전 개시시기에 산포가 발생하면, 방전의 강도에 차이가 발생할 가능성이 있지만, 비교적 간단한 회로 구성에 의해 실현할 수 있다.

상기 발명에서는 회로 구성은 다소 복잡해지지만, 모든 방전셀에서 확실하게 미약 방전을 실시할 수 있다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 제1 펄스의 인가에 의해 제1 전위에 도달한 전극 전위를, 상기 제1 펄스 인가 전의 전극 전위인 제2 전위로 강하시키는 일이 없이, 상기 제2 펄스를 인가한다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 제1 펄스의 인가에 의해 상기 제1 전위에 도달한 전극 전위를, 상기 제2 전위보다 고전위인 제3 전위까지 강하시킨 후, 상기 제2 펄스를 인가한다.

상기 발명에서는 제2 방전이 강방전이 되는 것을 방지할 수 있다.

상기 발명에서는 제2 방전에서 장시간을 필요하는 일이 없이, 제2 방전이 강방전이 되는 것을 방지할 수 있다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 제2 펄스의 인가에 의해 도달하는 전극 전위를, 상기 어드레스 기간의 상기 전극의 선택 전위보다 높고, 상기 전극의 비선택 전위보다 낮게 한다.

상기 발명에서는 어드레스 방전에 앞서서 적당량의 벽전하를 잔류시킬 수 있다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 병행하는 제1 및 제2 전극이 서로 인접하여 복수 배치됨과 동시에, 상기 제1 및 제2 전극에 교차하도록 제3 전극이 복수 배치되어서 이루어지고, 각 전위의 교차 영역으로 규정되는 방전셀이 매트릭스상으로 배치된 플라즈마 디스플레이 패널의 구동 방법에 서, 각 제2 전극과 상기 각 제2 전극에 인접하는 한쪽의 각 제1 전극 간의 방전에 의해 표시를 하는 제1 필드와, 각 제2 전극과 상기 각 제2 전극에 인접하는 다른 쪽의 각 제1 전극과 간의 방전에 의해 표시를 하는 제2 필드를 시간적으로 분리하여 이루어지고, 상기 제1 및 제2 필드는 각각 복수의 상기 방전셀의 벽전하 분포를 균일하게 하기 위한 리세트 기간과, 표시 데이터에 따라서 상기 방전셀에서 벽전하를 형성하는 어드레스 기간과, 상기 어드레스 기간에서 벽전하가 형성된 상기 방전셀에서 유지 방전을 실시하는 유지 방전 기간을 가지며, 상기 리세트 기간에서, 시간의 경과에 따라서 인가 전압치가 변화된 펄스를 인가해 방전을 발생시키도록 한다.

상기 발명에서는, 전체 유지 방전 전극 간을 표시에 이용하는 구동 방식에서, 리세트 방전시에 미약 방전을 실시할 수 있기 때문에, 형성되는 벽전하량이 적고, 형성된 벽전하가 접하는 표시 라인에 영향을 주는 일이 없다. 또 방전이 미약하기 때문에 발광량도 적고, 리세트 방전을 실시함에도 관계 없이 콘트라스트를 크게 저하시키는 일은 없다.

또, 상기 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 펄스의 인가에 의해 방전을 발생시킨 후, 또한 시간의 경과에 따라서 인가 전압치가 변화하는 제2 펄스를 인가해 소거 방전을 실시하도록 한다.

상기 발명에서는, 소거 방전을 자기 소거 방전이 아니라, 시간의 경과에 따라서 인가 전압치가 변화된 펄스의 인가에 의해 실시하고 있기 때문에, 방전셀의 특성 산포나 잔류하는 벽전하량에 관계 없이 확실하게 할 수 있다. 또 방전이 미 약하기 때문에 발광량도 적고, 소거 방전을 실시함에도 관계 없이 콘트라스트를 크게 저하시키는 일은 없다.

본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 제1 필드의 어드레스 기간에서, 상기 한쪽의 제1 전극에 제1 극성의 펄스를 인가함과 동시에, 상기 다른 쪽의 제1 전극에 제2 극성의 펄스를 인가한 상태에서 상기 제2 전극에 차례로 제2 극성의 주사 펄스를 인가하고, 상기 제2 필드의 어드레스 기간에서, 상기 다른 쪽의 제1 전극에 제1 극성의 펄스를 인가함과 동시에, 상기 한쪽의 제1 전극에 제2 극성의 펄스를 인가한 상태에서 상기 제2 전극에 차례로 제2 극성의 주사 펄스를 인가하도록 한다.

상기 발명에서는, 전체 유지 방전 전극 간을 표시에 이용하는 구동 방식에서, 어드레스 기간 중의 비표시 라인간의 전위차를 작게 함으로써, 오방전이 발생하는 것을 방지할 수 있다.

본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 병행하는 제1 및 제2 전극이 서로 인접하여 복수 배치됨과 동시에, 상기 제1 및 제2 전극에 교차하도록 제3 전극이 복수 배치되어서 이루어지고, 각 전극의 교차 영역으로 규정되는 방전셀이 매트릭스상으로 배치된 플라즈마 디스플레이 패널의 구동 방법으로서, 각 제2 전극과 상기 각 제2 전극에 인접하는 한쪽의 각 제1 전극 간의 방전에 의해 표시를 하는 제1 필드와, 각 제2 전극과 상기 각 제2 전극에 인접하는 다른 쪽의 각 제1 전극 간의 방전에 의해 표시를 하는 제2 필드를 시간적으로 분리하여 이루어지고, 상기 제1 및 제2 필드를 각각 이전 필드 종료시에 잔류하는 벽전하를 소거 하기 위한 방전을 하는 필드 리세트 기간과, 복수의 상기 방전셀의 벽전하 분포를 균일하게 하기 위한 리세트 기간, 표시 데이터에 따라서 상기 방전셀에서 벽전하를 형성하는 어드레스 기간 및 상기 어드레스 기간에서 벽전하가 형성된 상기 방전셀에서 유지 방전을 실시하는 유지 방전 기간을 각각 포함하는 복수의 서브필드를 가지도록 한다.

상기 발명에서는, 전체 유지 방전 전극 간을 표시에 이용하는 구동 방식에서, 이전 필드 종료시에 잔류한 벽전하를 소거할 수 있다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 필드 리세트 기간을 짝수번째의 제1 전극과 홀수번째의 제2 전극 간에서 방전을 하는 기간과, 홀수번째의 제1 전극과 짝수번째의 제2 전극 간에서 방전을 하는 기간과, 홀수번째의 제1 전극과 홀수번째의 제2 전극 간에서 방전을 하는 기간과, 짝수번째의 제1 전극과 짝수번째의 제2 전극 간에서 방전을 하는 기간을 각각 포함하도록 한다.

상기 발명에서는, 필드 리세트 기간에서, 각 전극, 특히 어드레스 전극 상에 형성된 벽전하를 확실하게 소거할 수 있다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 필드 리세트 기간에 있어서의 각 방전을 전극 간에 펄스를 인가해 리세트 방전을 한 후에, 각 전극 전위를 동전위로 하여 상기 리세트 방전으로 형성된 벽전하 자신의 전위차에 의해 행하여지는 자기 소거 방전을 수반하는 것으로 한다.

상기 발명에서는, 리세트 방전을 실시한 후, 자기 소거 방전에 의한 안정된 벽전하의 소거가 가능하다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 제 1 및 제2 필드는 상기 필드 리세트 기간에 앞서, 상기 필드 리세트 기간의 방전에서 중첩된 벽전하를 형성하기 위한 필드 리세트 전하 조정 기간을 가지도록 한다.

상기 발명에서는 직전의 필드 종료시의 방전셀의 상태에 관계 없이 안정한 필드 리세트를 할 수 있다.

또, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에서는, 상기 필드 리세트 전하 조정 기간이 시간의 경과에 따라서 인가 전압치가 변화하는 제1 펄스를 인가해 방전을 발생시키는 공정과, 상기 제1 펄스로 형성된 벽전하량을 조정하기 위해서 시간의 경과에 따라서 인가 전압치가 변화하는 제2 펄스를 인가하는 공정을 포함하도록 한다.

상기 발명에서는, 필드 리세트에 중첩하는 벽전하를 적정량으로 잔류시킬 수 있음과 동시에, 필드 리세트 전하 조정 기간의 방전 자체도 미약 방전으로 할 수 있다.

(실시예)

도1은 본 발명의 제1 실시예를 나타내는 파형도이다. 도1은 홀수 라인의 표시를 하는 제1 필드 중의 임의의 서브필드의 어드레스 전극, X1 전극, Y1 전극, X2 전극 및 Y2 전극의 파형을 나타내고 있고, 각각 리세트 기간, 어드레스 기간 및 유지 방전 기간으로 구성된다. 이하의 설명에서는 X1 전극과 X2 전극을 X 전극, Y1 전극과 Y2 전극을 Y 전극이라고 하고, 이들을 전체로 유지 방전 전극이라고 부르기 로 한다.

리세트 기간에서는 어드레스 전극을 0V로 한 다음, 유지 방전 전극에 정극성과 부극성의 펄스가 인가된다. 즉 X 전극에 전압 -Vwx로 된 펄스가 인가됨과 동시에, Y 전극에는 전압 Vwy로 된 펄스가 인가된다. 이 때 Y 전극에 인가된 펄스는 단위 시간당의 전압 변화량이 변화하면서 전압 Vwy에 달하는 둔파 펄스다. 이것에 의해 X 전극과 Y 전극 간에는 미약한 제1 방전이 행하여진다.

인가 전압으로서 종래와 같은 직사각형파 Vw를 인가한 경우, 방전셀의 방전 개시 전압 Vf와의 차 Vw-Vf에 따른 강한 방전이 발생하여, 과잉한 벽전하가 형성되어 인접하는 방전셀에 영향을 주어 버린다. 그렇지만 둔파 펄스를 이용함으로써, 인가 전압이 방전셀마다의 방전 개시 전압 Vf를 넘은 시점에서 각 방전셀이 방전을 개시하기 때문에, 발생하는 방전은 미약한 정도에 지나지 않고, 형성된 벽전하의 양도 근소한 것이 된다. 이 결과, 어느 방전셀의 리세트 방전이 선행하였다고 하여도, 인접하는 방전셀에 영향을 주는 일은 없다. 또 방전이 미약하기 때문에, 배경 발광도 작아진다.

계속해서 X 전극에 전압 Vex로 된 펄스가 인가됨과 동시에, Y 전극에는 전압 -Vey로 된 펄스가 인가된다. 이 때 Y 전극에 인가된 펄스는 단위 시간당의 전압 변화량이 변화하면서 전압 -Vey에 달하는 둔파 펄스다. 이에 따라 제2 방전이 일어나고, 직전의 방전으로 형성된 벽전하가 소거된다.

종래와 같이 자기 소거 방전을 이용한 경우, 형성되어 있는 벽전하의 양, 혹은 방전셀의 특성에 따라서는 방전이 발생하지 않는 상태가 발생하였지만, 본 발명 에서는 Vex+Vey의 전압 인가에 의해 강제적으로 방전을 발생시키고 있기 때문에, 소거 방전은 확실하게 실시된다. 또한 인가펄스가 둔파 파형이기 때문에, 방전은 미약한 것이 되고, 콘트라스트를 악화시키는 일도 없다. 또 상기 Vex+Vey를 방전 개시 전압 Vf보다 약간 낮은 정도의 전압으로 설정함으로써, 상기 제1 방전에 의해 발생한 근소한 벽전하를 중첩하여 소거 방전이 실시된다.

또한 유지 방전은 기본적으로 X-Y 전극 간에서 실시하는 것이지만, 그 사이 유지 방전 전압 Vs보다 낮은 전위로 유지되고 있는 어드레스 전극에는 플러스 극성의 벽전하가 형성된다. 본 실시예의 제1 방전에서는 X 전극에 부극성의 펄스를 인가하고 있기 때문에, 어드레스 전극 상에 잔류하는 벽전하에 중첩하는 형태로 어드레스-X 전극 간에도 방전이 발생하여, 어드레스 전극의 X 전극 상방 부근에 잔류하는 벽전하가 소거되는 것이다. 또 계속해서 제2 방전에서는 Y 전극에 부극성의 펄스를 인가하고 있기 때문에, 마찬가지로 어드레스 전극의 Y 전극 상방 부근에 잔류하는 벽전하가 소거되게 된다.

다음에 어드레스 기간에서, 차례로 Y 전극에 주사 펄스가 인가되어 어드레스 방전이 행하여진다. X 전극에 주목하면, 주사 펄스가 인가된 Y 전극과 쌍이 되어 표시 라인을 구성하는 X 전극에는 종래와 마찬가지로 전압 Vx가 인가되어 어드레스 방전이 실시된다. 한쪽 비표시 라인을 구성하는 X 전극에는 -Vux로 된 전압이 인가되고 있고, Y 전극과의 전위차를 작게 하여 비표시 라인에 어드레스 방전이 발생하는 것을 방지하고 있다. 홀수번째의 Y 전극에 대해 차례로 주사 펄스를 인가하여 어드레스 방전을 실시한 후에, 짝수번째의 Y 전극에 대해 차례로 주사 펄스 를 인가해 어드레스 방전을 실시하는 것은 종래와 마찬가지이다.

어드레스 기간이 종료하면, 유지 방전 기간에 들어가 X 전극 및 Y 전극에 교대로 유지 펄스가 인가되고, 어드레스 기간에서 어드레스 방전이 행하여진 셀에서 유지 방전을 반복한다. 이 때 종래와 마찬가지로, 비표시 라인에서 유지 방전이 발생하지 않도록 유지 방전 펄스의 위상을 설정한다.

또한 도1에서, 리세트 기간의 -Vwx와 Vwy의 절대치의 곱은 X 전극과 Y 전극 간의 방전 개시 전압을 초과하는 값으로 설정되어 있고, 예를 들면 -Vwx는 -130V, Vwy는 220V이다. 이어지는 소거 방전은 예를 들면 Vex가 60V, -Vey가 -160V이다. 또 어드레스 기간의 Va는 예를 들면 60V, 주사 펄스의 -Vy는 예를 들면 -150V, X 전극의 Vx는 예를 들면 50V, -Vux는 예를 들면 -80V, 또한 유지 펄스의 Vs는 예를 들면 170V이다. 또 Vex와 Vx, -Vey와 -Vy는 동일한 전압으로 설정해도 좋고, 이에 의해 회로를 공통화하여 회로 규모를 억제할 수 있다.

도2는 본 발명의 제1 실시예의 프레임의 구성을 나타내는 도면이다. 도7에 나타내는 것과의 차이는 각 필드의 개시시에 필드 리세트 기간을 두는 점이다. 필드 리세트 기간은 필드의 전환시에 어드레스 전극 측에 잔류하는 벽전하를 소거하기 위한 것이다.

도3은 본 발명의 제1 실시예의 필드 리세트를 나타내는 파형도이다. 시간 t1에서, Y1 전극에 -Vy, X2 전극에 Vs로 된 전압이 인가되어 방전이 일어나 벽전하가 형성된다. 그 후 펄스가 제거되어 각 전극 전위가 동전위로 유지되면, 형성된 벽전하 자신의 전위차에 의해 자기 소거 방전이 발생하여 벽전하의 소거가 행하여 진다. 마찬가지로 하여 시간 t2로부터 t4까지, 4회로 나누어 전체 전극 간에서 차례로 리세트 방전이 행하여지고, 벽전하의 확실한 소거가 실시된다. 또한 본 실시예에서는 t1에서 홀수번째의 Y 전극-짝수번째의 X 전극 간, t2에서 홀수번째의 X 전극-짝수번째의 Y 전극 간, t3에서 홀수번째의 X 전극-홀수번째의 Y 전극간, t4에서 짝수번째의 X 전극-짝수번째의 Y 전극 간에서 방전을 하고 있지만, t1~ t4에서 어느 차례에서 방전을 할지는 임의이다.

상술한 제1 실시예는 제1 및 제2 방전시에 Y 전극에 인가하는 펄스를 각각 단위 시간당의 전압 변화량이 변화하는 둔파 펄스로 하고 있다. 이와 같은 펄스 파형은 펄스를 출력하는 스위칭 소자에 저항(R)을 접속하고, 전극 간에 형성되는 정전 용량(C)과의 조합으로 RC회로를 구성함으로써 간단하게 얻을 수 있다. 그리고 이 둔파 펄스의 커브는 RC로 규정되는 시(時)정수로 결정된다.

그렇지만 둔파 펄스를 이용하는 경우, 상승 또는 하락에 따라서 단위 시간당의 전압 변화량이 변화하고 있기 때문에, 어느 시점에서 방전이 개시될지에 따라 방전의 강도가 달라지는 문제가 있다. 이 때문에, 펄스가 설정 전압에 포화하기 시작한 부근에서 방전을 개시한 경우는 매우 미약한 방전을 실현할 수 있지만, 예를 들면 방전셀간의 특성의 차이 등으로부터 방전이 비교적 빠른 단계, 즉 펄스의 상승 혹은 하락이 비교적 급준한 시점에서 방전을 개시한 경우, 강한 방전이 일어나서 다량의 벽전하가 형성되어 버릴 가능성이 있었다.

도4는 본 발명의 제2실시예를 나타내는 파형도이다. 본 실시예는 제1 및 제2 방전시에 Y 전극에 인가하는 펄스를 단위 시간당의 전압 변화량이 일정한 삼각파 로 한 것이다. 본 실시예에 의하면, 삼각파를 만들기 위한 회로 구성은 제1 실시예에 비해 다소 복잡해지지만, 펄스의 기울기가 일정하기 때문에, 확실하게 미약한 방전을 일으킬 수 있다.

도5는 본 발명의 제3실시예를 나타내는 파형도로서, 전 서브필드의 유지 방전 기간의 최종 펄스와 다음 서브필드의 리세트 기간을 나타내고 있다. 본 실시예에서는 제1 및 제2 방전시에 Y 전극에 인가하는 펄스를 단위 시간당의 전압 변화량이 변화하는 둔파 펄스로 하고 있고, 이 점에서는 제1 실시예와 공통이다. 그렇지만 본 실시예에서는 전 서브필드의 유지 방전 기간의 최종 유지 펄스의 하락으로부터 다음 서브필드의 리세트 기간의 펄스 인가까지 충분한 시간을 비우도록 하고 있다.

유지 펄스의 인가에 의해 유지 방전이 발생하면, 방전의 종료와 동시에 소정량의 벽전하가 축적된다. 그리고 방전의 종료로부터 어느 정도의 시간이 경과하면, 형성된 벽전하가 방전 공간에 존재하는 공간 전하와 중화를 개시한다. 따라서 최종 유지 펄스의 인가로부터 충분한 시간을 비운 후에 리세트 방전을 하도록 하면, 유지 방전 기간 종료시에 잔류하고 있던 벽전하를 어느 정도 소거할 수 있다. 이 결과, 이어지는 리세트 방전을 잔류 벽전하보다 적은 상태에서 실시할 수 있고, 안정한 리세트 방전이 가능해진다. 또한, 최종 유지 펄스의 하락으로부터 다음의 리세트 방전의 개시까지의 시간 t1은 적어도 1㎲보다 길게 하는 것이 적당하며, 바람직하게는 10㎲이다.

또 본 실시예에서는 리세트 기간의 제1 방전시에 X 전극에로의 부극성의 펄 스와 Y 전극에로의 정극성의 펄스를 타이밍을 다르게 하여 인가하도록 하고 있다.

제1실시예와 같이 X 전극에로의 부극성 펄스와 Y 전극에로의 정극성의 펄스를 동시에 인가한 경우, 둔파 펄스를 이용하고 있음에도 불구하고, 강방전이 발생할 가능성이 있다. 여기서 본 실시예에서는 X 전극에로의 부극성의 펄스와 Y 전극에로의 정극성의 펄스를 타이밍을 다르게 하여 인가하도록 하고 있다.

전술한 바와 같이,제1 방전시에 X 전극에 인가하는 부극성의 펄스는 어드레스 전극 상에 잔류하는 벽전하를 소거하는 효과를 갖고 있지만, 이 소거 방전을 선행시킨 경우, 어드레스 전극상의 벽전하가 소거됨에 따라서 부극성 펄스를 인가하고 있는 X 전극 상에는 정의 벽전하가 형성된다. 이 상태에서 Y 전극에 대해 정극성의 제2 펄스를 인가하면, X-Y 전극 간의 실효전압이 저하하여 강방전을 방지할 수 있는 것이다. 또한 단순히 강방전을 방지하기 위한 것이면, X 전극에 인가하는 부극성의 전압을 낮게 하는 방법도 있지만, 이 경우는 어드레스 전극 간에서 하는 소거 방전을 충분히 하는 것이 곤란해지므로 바람직하지 않다.

또한 X 전극에로의 펄스 인가로부터 Y 전극에로의 펄스 인가까지의 지연 시간 t2는 적어도 5㎲정도로 하는 것이 적당하다.

도6은 본 발명의 제4실시예를 나타내는 파형도로서, 리세트 기간의 Y 전극의 파형만을 나타내고 있다. Y 전극에 인가된 펄스는 단위 시간당의 전압 변화량이 변화하는 둔파 펄스다.

전술한 제1~ 제3실시예에서는 제1 방전에 이어서 제2 방전을 할 때, Vwy에 도달하고 있던 Y 전극의 전위를 일단 0V까지 한번에 하락시킨 후에, 제2 방전을 위 한 펄스를 인가하도록 하고 있었다. 그러나 Y 전극 전위의 0V에로의 하락과, 제2 방전에 따른 X 전극에로의 정극성의 펄스 인가 및 Y 전극에로의 부극성의 펄스 인가가 동시에 행하여지면, 전극 간에 한번에 고전압이 인가되기 때문에 강방전이 발생할 가능성이 있다.

이 때문에 본 실시예의 도6a의 예에서는 Y 전극 전위를 0V까지 끌어 내리는 일이 없이, 즉시 제2 방전을 위한 펄스를 인가하도록 하고 있다. 이와 같이 함으로써, 전극 간에 한번에 고전압이 인가되는 것을 방지할 수 있기 때문에, 강방전을 회피할 수 있다.

그렇지만 도6a의 예에서는 제2 방전에 요하는 시간이 길어져 버리는 문제점이 있다. 이것은 Y 전극의 전위를 Vwy로부터 -Vey까지 둔파 펄스를 이용해 전압 강하시키고 있기 때문이다. 만일 제2 방전에 필요한 시간을 단축하려고 하면, 단위 시간당의 전압 변화량을 크게 하여야 하고, 제2 방전의 방전 규모가 증대하여 콘트라스트의 저하를 가져오고 만다.

도6b의 예는 제1~ 제3실시예와 도6a의 예의 중간에 상당하는 것이다. 즉 Vwy에 도달하고 있는 Y전극 전위를 0V보다 높은 전위(예를 들면 20V정도)까지 일단 끌어 내린 후에, 둔파 펄스로 된 부극성 펄스를 인가하는 것이다.

예를 들면, 전극 전위가 Vwy에 도달하고 있는 Y 전극을 유지 방전용의 전원 Vs에 접속함으로써 일단 Vs까지 강하시키고, 또한 Y 전극에 접속되어 있는 전력 회수 회로를 이용해 소정의 전위까지 Y 전극 전위를 강하시키는 수법이 용이하게 채용 가능하다. 또한 전력 회수 회로에서는 Y 전극(또는 X 전극)에 인덕터를 접속해 패널 용량과 함께 직렬 공진 회로를 구성하고, 전극에 인가된 유지 전압 Vs를 회수, 재이용하는 것이다. 유지 방전 기간에서는 X-Y 전극 간에 교대로 유지 전압 Vs가 인가되게 되지만, 이 동작은 X-Y 전극 간에서 형성된 패널 용량을 충방전하고 있는 것과 등가이다. 전력 회수 회로는 이 충방전 전류를 유효 이용하기 위한 것으로서, PDP의 저소비 전력화에는 부족함이 없다. 이 전력 회수 회로를 이용함으로써, 새로운 회로를 추가하는 일이 없이 Y 전극 전위를 저하시키는 것이 가능하다.

그리고 Y 전극 전위를 소정의 전위까지 강하시킨 후에, 통상의 둔파회로에 접속한다. 그 결과, 본 예에서는 강방전을 발생시키는 일도, 단위 시간당의 전압 변화량을 크게 하는 일도 없이, 제2 방전에 필요할 시간을 단축할 수 있다.

도7은 본 발명의 제5실시예를 나타내는 파형도이다. 본 실시예에서는 제2 방전 종료시에 Y 전극이 도달하는 전위를 주사 펄스의 전위인 -Vy보다 높게 하고 있다.

제2 방전시에 Y 전극에 인가되는 둔파 펄스는 부극성이기 때문에, Y 전극 상에는 정의 벽전하가 형성된다. 이 때 전술한 제1~ 제4실시예에서는 Y 전극 전위가 주사 펄스의 전위인 -Vy까지 내려져 있기 때문에, 형성된 벽전하가 비교적 다량으로 되어 있었다. 계속해서 행하여지는 어드레스 기간에서는 Y 전극에 부극성의 주사 펄스가 인가되어지는데, 이 때에 정의 정전하가 잔류하고 있으면 주사 펄스의 실효 전압을 끌어내려 버려서, 어드레스 방전의 안정한 실효를 저해할 가능성이 있었다. 반대로 제2 방전 종료시에의 Y 전극의 도달 전위가 너무 높을(예를 들면 어 드레스 기간의 Y 전극의 비선택 전위 -Vsc) 경우, Y 전극 상에는 부의 벽전하가 형성되어 버린다. 이 경우는 Y 전극에 부의 주사 펄스를 인가하였을 때에 부의 벽전하가 중첩되어 버리고, 어드레스 펄스의 인가되고 있지 않은 셀까지도 방전이 일어나 버릴 가능성이 있다.

본 실시예에서는 제2 방전 종료시의 Y 전극의 도달 전위를 어드레스 기간의 Y 전극의 선택 전위 -Vy와 비선택 전위 -Vsc 사이로 하여 안정한 어드레스 방전을 가능하게 하고 있다. 혹은 종래와 동일한 정도의 구동 마진을 얻는다면, 어드레스 펄스의 인가 전압을 저하시킬 수 있다. 또한 Y 전극의 도달 전위는 어드레스 기간의 Y 전극의 선택 전위 -Vy로부터의 상승분 △V가 0 < △V < 20V의 범위, 바람직하게는 10V정도가 되도록 설정하는 것이 적당하다.

도8은 본 발명의 제6실시예에 있어서의 프레임의 구성을 나타내는 도면이고, 도9는 동실시예를 나타내는 파형도이다. 본 실시예는 도2에서 설명한 필드 리세트 기간을 두고 있는 점에서 제1 실시예와 공통이지만, 필드 리세트 기간에 앞서, 필드 리세트 전하 조정 기간을 더 두고 있는 점이 특징이다.

제1 필드 또는 제2 필드 종료시, 각 셀의 전하의 상태는 다양하다. 이것은 셀에 따라 필드마다의 방전 상태가 다르기 때문이다. 만일 필드 리세트 기간의 개시시에, 필드 리세트를 위한 인가펄스에 대해 반대 극성의 벽전하가 잔류하고 있던 경우, 인가 펄스의 실효 전압을 저하시키게 되어 안정한 필드 리세트가 곤란해진다. 예를 들면 도3의 예에서, Y1 전극 상에 정의 벽전하(또는 X2 전극 상에 부의 벽전하)가 잔류하고 있던 경우, Y1-X2 전극 간에 인가되는 실효 전압이 저하하게 되어 안정한 방전이 불가능해져 버린다. 본 실시예에서는 필드 리세트 기간에 앞서 필드 리세트 전하 조정 기간을 두고, 필드 리세트 기간에서 인가된 펄스에 대해 동극성의 벽전하를 적극적으로 형성하려고 하는 것이다.

도9는 구체적인 파형도이다. 필드 리세트 전하 조정 기간에서, 우선은 X1 전극에 부극성의 펄스를 Y1 전극에는 정극성의 펄스를 인가한다. X1 전극에 인가한 전압 Vwx와 Y1 전극에 인가한 전압 Vwy의 합계는 셀의 방전 개시 전압을 넘어 전체 셀의 방전이 개시된다. 이 때 Y1 전극에 인가하는 펄스를 단위 시간당의 전압 변화량이 변화하는 둔파 펄스로 하고 있기 때문에, 이 방전은 리세트 기간의 제1 방전 마찬가지로 미약 방전이 되어, 콘트라스트의 저하를 억제할 수 있다. 이 전면 방전에 의해서 Y1 전극 상에는 부의 벽전하가 축적된다. 그렇지만 여기서 축적된 벽전하는 다량으로, 그대로 필드 리세트 기간으로 이행하였을 경우, 벽전하의 중첩에 의해 방전이 너무 대규모가 되기 때문에, 계속해서 Y1 전극에는 부극성의 소거 펄스를 인가하여 축적되고 있는 벽전하의 양을 조정한다. 이 부극성의 펄스도 단위 시간당의 전압 변화량이 변화하는 둔파 펄스다.

이 결과, 필드 리세트 전하 조정 기간의 종료시에는 적당량의 부의 벽전하가 축적되게 된다. 이 상태에서 필드 리세트 기간에서 이행함으로써, 형성되어 있는 벽전하는 인가펄스에 중첩하게 되어, 확실하게 필드 리세트를 실행할 수 있게 된다.

본 발명에 의하면, 콘트라스트의 저하를 억제할 수 있음과 동시에, 전체 표 시 라인에서 확실하게 리세트 방전과, 이것에 이어지는 소거 방전을 실시할 수 있다. 그 결과, 리세트 기간에서 모든 셀의 상태를 확실하게 균일 하게 할 수 있고, 안정한 어드레스 방전을 실현하여 오표시를 방지할 수 있다.

Claims

병행하는 제 1 및 제 2 전극이 서로 인접하여 복수 배치되는 동시에, 상기 제 1 및 제 2 전극과 교차하도록 제 3 전극이 복수 배치되어 이루어지고, 각 전극의 교차 영역에서 방전 셀이 규정되며, 리세트 기간과, 어드레스 기간과, 유지 방전 기간을 갖는 플라즈마 디스플레이 패널의 구동 방법으로서,

상기 리세트 기간 중에,

상기 제 2 전극에 시간의 경과에 따라서 인가 전압치가 증대하는 정극성의 제 1 펄스를 인가하여 상기 제 1 및 제 2 전극 사이에서 제 1 방전을 발생시키는 공정,

이어서, 상기 제 2 전극에 시간의 경과에 따라서 인가 전압치가 감소하는 제 2 펄스를 인가하여 상기 제 1 및 제 2 전극 사이에서 제 2 방전을 발생시키는 공정을 포함하고,

상기 제 1 펄스는 인가 개시 시의 단위 시간당의 전압 변화량에 비해 최대 전위로의 도달 시의 단위 시간당의 전압 변화량이 작은 플라즈마 디스플레이 패널의 구동 방법.
제 1 항에 있어서,

상기 유지 방전 기간의 종료로부터 적어도 1㎲를 초과하는 기간을 둔 후에, 상기 제 1 방전에 관한 펄스의 인가를 행하는 플라즈마 디스플레이 패널의 구동 방 법.
제 1 항에 있어서,

상기 제 1 방전 중에, 상기 제 2 전극에 인가하는 정극성의 상기 제 1 펄스에 앞서,

상기 제 1 전극에 부극성의 펄스를 인가하는 플라즈마 디스플레이 패널의 구동 방법.