JP7462004B2 - 半導体装置 - Google Patents

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Description

半導体装置、表示装置、液晶表示装置、発光装置、それらの駆動方法、又はそれらを生産
する方法に関する。特に、画素部と同じ基板に形成される駆動回路を有する半導体装置、
表示装置、液晶表示装置、発光装置、又はそれらの駆動方法に関する。または、当該半導
体装置、当該表示装置、当該液晶表示装置、又は当該発光装置を有する電子機器に関する
。
近年、表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められて
いる。特に、非単結晶半導体によって構成されるトランジスタを用いて、画素部と同じ基
板にゲートドライバなどの駆動回路を構成する技術は、コストの低減、信頼性の向上に大
きく貢献するため、活発に開発が進められている（特許文献１を参照）。
特開２００６－２９３２９９号公報
本発明の一態様は、回路の誤動作を低減することで、表示品質の向上を図ることを課題と
する。または、本発明の一態様は、信号のなまり又は遅延を低減することを課題とする。
または、本発明の一態様は、トランジスタの特性劣化を抑制することを課題とする。また
は、本発明の一態様は、トランジスタのチャネル幅を小さくすることを課題とする。また
は、本発明の一態様は、レイアウト面積を小さくすることを課題とする。または、本発明
の一態様は、表示装置の額縁を狭くすることを課題とする。または、本発明の一態様は、
表示装置を高精細にすることを課題とする。または、本発明の一態様は、コストを低減す
ることを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではな
い。なお、本発明の一態様は、上記の課題の全てを解決する必要はないものとする。
本発明の一態様は、第１トランジスタ乃至第３トランジスタ、及び第１信号線乃至第４信
号線に接続する第１端子乃至第４端子、を有する複数のパルス出力回路で構成される駆動
回路と、液晶素子を含む画素と、を有し、駆動回路において、第１トランジスタは、第１
端子が第１信号線に電気的に接続され、第２端子が第４信号線に電気的に接続され、第２
トランジスタは、ゲート及び第１端子が第３信号線に電気的に接続され、第３トランジス
タは、第１端子が第３信号線に電気的に接続され、ゲートが第２信号線に電気的に接続さ
れ、第１トランジスタのゲートと第２トランジスタの第２端子と第３トランジスタの第２
端子とが互いに電気的に接続されている液晶表示装置の駆動方法であって、第１信号線に
は、第１のクロック信号が供給され、第２信号線には、第２のクロック信号が供給され、
第３信号線には、前段信号が供給され、第４信号線より、出力信号を出力し、第１のクロ
ック信号と、第２のクロック信号のデューティ比が異なる液晶表示装置である。
本発明の一態様において、前段信号がＬ信号からＨ信号に切り替わるまでの期間より、第
１のクロック信号がＨ信号からＬ信号に切り替わってから第２のクロック信号がＬ信号か
らＨ信号に切り替わるまでの期間を長く取る液晶表示装置としてもよい。
本発明の一態様において、駆動回路は、制御回路、第１端子が第４信号線に電気的に接続
され、第２端子が低電源電位を供給する配線に電気的に接続された第４トランジスタ、及
び第１端子が第１トランジスタのゲートと第２トランジスタの第２端子と第３トランジス
タの第２端子とが互いに電気的に接続されたノードに電気的に接続され、第２端子が低電
源電位を供給する配線に電気的に接続された第５トランジスタと、を有し、制御回路は、
第１トランジスタのゲートと第２トランジスタの第２端子と第３トランジスタの第２端子
とが互いに電気的に接続されたノードの電位に応じて、第４トランジスタのゲート及び第
５トランジスタのゲートの電位を制御する液晶表示装置としてもよい。
本発明の一態様において、第１トランジスタ乃至第５トランジスタは、同じ極性のトラン
ジスタである液晶表示装置としてもよい。
本発明の一態様において、奇数段のパルス出力回路の第１端子には第１のクロック信号、
第２端子には第２のクロック信号が供給されており、偶数段のパルス出力回路の第１端子
には第３のクロック信号、第２端子には第４のクロック信号が供給される液晶表示装置と
してもよい。
なお、スイッチとしては、様々な形態のものを用いることができる。スイッチの一例と
しては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイ
ッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一
例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど
）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード
、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔ
ａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続
のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。機械的なスイッ
チの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マ
イクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッ
チは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非
導通とを制御して動作する。
なお、スイッチとしてトランジスタを用いる場合、そのトランジスタは単なるスイッチと
して動作するため、トランジスタの極性（導電型）は特に限定されない。
なお、スイッチとして、Ｎチャネル型トランジスタとＰチャネル型トランジスタとの両
方を用いて、ＣＭＯＳ型のスイッチを用いてもよい。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有
する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出
来る。表示素子、表示装置、発光素子又は発光装置の一例としては、ＥＬ（エレクトロル
ミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）
、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電
流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素
子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、
デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナ
ノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが
変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬ
ディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエ
ミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒ
ｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）
などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶
ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディス
プレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表
示装置の一例としては、電子ペーパーなどがある。
液晶素子の一例としては、液晶の光学的変調作用によって光の透過又は非透過を制御す
る素子がある。その素子は一対の電極と液晶層により構造されることが可能である。なお
、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方
向の電界を含む）によって制御される。なお、具体的には、液晶素子の一例としては、ネ
マチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモト
ロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤ
ＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス
液晶（ＰＡＬＣ）、バナナ型液晶などを挙げることができる。また、液晶の駆動方式とし
ては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓ
ｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モ
ード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕ
ｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａ
ｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎ
ｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ
ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏ
ｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅ
ｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（Ａｎｔｉ
Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏ
ｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホス
トモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどがある。ただし、これに限定さ
れず、液晶素子及びその駆動方式として様々なものを用いることができる。
なお、トランジスタとして、様々な構造のトランジスタを用いることが出来る。よって
、用いるトランジスタの種類に限定はない。トランジスタの一例としては、非晶質シリコ
ン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファス
とも言う）シリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦ
Ｔ）などを用いることが出来る。
なお、トランジスタの一例としては、ＺｎＯ、ａ－ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡ
ｓ、ＩＺＯ、ＩＴＯ、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ）などの化合物半導体
又は酸化物半導体を有するトランジスタ又は、これらの化合物半導体又は酸化物半導体を
薄膜化した薄膜トランジスタなどを用いることが出来る。これらにより、製造温度を低く
できるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱
性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成
することが出来る。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチ
ャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。例えば、これら
の化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極
などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが
可能なため、コストを低減できる。
なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したト
ランジスタなどを用いることが出来る。これらにより、室温で製造、低真空度で製造、又
は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造
することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。
または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を
削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後
でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
なお、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトラ
ンジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジ
スタを形成することが出来る。このような基板を用いた半導体装置は、衝撃に強くするこ
とができる。
なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる
。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポー
ラトランジスタなどを用いることが出来る。
なお、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトラ
ンジスタを用いることができる。マルチゲート構造にすると、チャネル領域が直列に接続
されるため、複数のトランジスタが直列に接続された構造となる。
なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構
造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構
造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。
なお、トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている
構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構
造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又は
チャネル領域が直列に接続する構造などのトランジスタを用いることができる。
なお、トランジスタの一例としては、チャネル領域（もしくはその一部）にソース電極や
ドレイン電極が重なっている構造のトランジスタを用いることができる。
なお、トランジスタの一例としては、ＬＤＤ領域を設けた構造のトランジスタを適用でき
る。
なお、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特
定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶
基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属
基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステ
ン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状
の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホ
ウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓
性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレ
ート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はア
クリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポ
リプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニルなどがある。
基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィル
ム、又は紙類などがある。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置
し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例
としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファ
ン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、
ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再
生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラ
ス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能で
ある。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減
による信頼性の向上を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可
能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成
され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されてい
ることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラ
ス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板
（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるた
めに必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（
Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣ
チップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔ
ｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕ
ｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラ
ス基板と接続することが可能である。
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端
子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ド
レイン領域とチャネル領域とソース領域とを介して電流を流すことが出来るものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソース
として機能する領域、及びドレインとして機能する領域を、ソース又はドレインと呼ばな
い場合がある。その場合、一例として、ソースとドレインとの一方を、第１端子、第１電
極、又は第１領域と表記し、ソースとドレインとの他方を、第２端子、第２電極、又は第
２領域と表記する場合がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を
有する素子であってもよい。この場合も同様に、一例として、エミッタとコレクタとの一
方を、第１端子、第１電極、又は第１領域と表記し、エミッタとコレクタとの他方を、第
２端子、第２電極、又は第２領域と表記する場合がある。なお、トランジスタとしてバイ
ポーラトランジスタが用いられる場合、ゲートという表記をベースと言い換えることが可
能である。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接
続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続さ
れている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回
路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係
、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続
関係以外のものも含むものとする。
ＡとＢとが電気的に接続されている場合の一例としては、ＡとＢとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオードなど）が、ＡとＢとの間に１個以上接続されることが可能である。
ＡとＢとが機能的に接続されている場合の一例としては、ＡとＢとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＡとＢとの間に１個以上接続されることが可能であ
る。なお、一例として、ＡとＢとの間に別の回路を挟んでいても、Ａから出力された信号
がＢへ伝達される場合は、ＡとＢとは機能的に接続されているものとする。
なお、ＡとＢとが電気的に接続されている、と明示的に記載する場合は、ＡとＢとが電
気的に接続されている場合（つまり、ＡとＢとの間に別の素子又は別の回路を挟んで接続
されている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に
別の回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合
（つまり、ＡとＢとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含
むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接
続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的
に記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接
してはいない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。
ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、と明示的に
記載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に
直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂ
が形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、
単層でもよいし、複層でもよい。
さらに、Ａの上方にＢが形成されている、と明示的に記載されている場合についても同
様であり、Ａの上にＢが直接接していることに限定されず、ＡとＢとの間に別の対象物が
介在する場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、
という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接し
て別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成さ
れている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でも
よいし、複層でもよい。
なお、Ａの上にＢが形成されている、Ａ上にＢが形成されている、又はＡの上方にＢが形
成されている、と明示的に記載する場合、斜め上にＢが形成される場合も含むこととする
。
なお、Ａの下にＢが、あるいは、Ａの下方にＢが、の場合についても、同様である。
なお、明示的に単数として記載されているものについては、単数であることが望ましい
。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数とし
て記載されているものについては、複数であることが望ましい。ただし、これに限定され
ず、単数であることも可能である。
なお、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合
がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定さ
れない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
なお、専門用語は、特定の実施の形態、又は実施例などを述べる目的で用いられる場合が
多い。ただし、本発明の一態様は、専門用語によって、限定して解釈されるものではない
。
なお、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通
常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等
により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されること
が好ましい。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと
区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部
材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「
第２の」又は「第３の」などと置き換えることが可能である。
なお、「上に」、「上方に」、「下に」、「下方に」、「横に」、「右に」、「左に」、
「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの空間的配
置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に
示すために用いられる場合が多い。ただし、これに限定されず、これらの空間的配置を示
す語句は、図に描く方向に加えて、他の方向を含むことが可能である。例えば、Ａの上に
Ｂ、と明示的に示される場合は、ＢがＡの上にあることに限定されない。図中のデバイス
は反転、又は１８０°回転することが可能なので、ＢがＡの下にあることを含むことが可
能である。このように、「上に」という語句は、「上に」の方向に加え、「下に」の方向
を含むことが可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回
転することが可能なので、「上に」という語句は、「上に」、及び「下に」の方向に加え
、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外
に」、又は「中に」などの他の方向を含むことが可能である。つまり、状況に応じて適切
に解釈することが可能である。
本発明の一態様は、回路の誤動作を低減することで、表示品質の向上を図ることができる
。または、本発明の一態様は、信号のなまり又は遅延を低減することができる。または本
発明の一態様は、トランジスタの特性劣化を抑制することができる。または、本発明の一
態様は、トランジスタのチャネル幅を小さくすることができる。または、本発明の一態様
は、レイアウト面積を小さくすることができる。または、本発明の一態様は、表示装置の
額縁を狭くすることができる。または、本発明の一態様は、表示装置を高精細にすること
ができる。または、本発明の一態様は、コストを低減することができる。
半導体装置の回路図である。 半導体装置の回路図と、その動作を説明するためのタイミングチャートである。 半導体装置の動作を説明するための模式図である。 半導体装置の動作を説明するためのタイミングチャートである。 半導体装置の動作を説明するための模式図である。 半導体装置の動作を説明するためのタイミングチャートである。 半導体装置の動作を説明するための模式図である。 半導体装置の回路図である。 半導体装置の回路図と、その動作を説明するためのタイミングチャートである。 半導体装置の動作を説明するための模式図である。 半導体装置の回路図と、その動作を説明するためのタイミングチャートである。 半導体装置の動作を説明するための模式図である。 半導体装置の動作を説明するための模式図である。 半導体装置の動作を説明するための模式図である。 半導体装置の動作を説明するための模式図である。 半導体装置の回路図である。 半導体装置の回路図である。 表示装置のブロック図である。 表示装置のブロック図である。 半導体装置の回路図と、その動作を説明するためのタイミングチャートである。 保護回路の回路図である。 保護回路の回路図である。 トランジスタの断面図である。 表示装置の上面図と、その断面図である。 トランジスタの作製工程を説明する断面図である。 電子機器を説明する図である。 電子機器を説明する図である。 半導体装置の回路図と、その動作を説明するためのタイミングチャートである。 半導体装置の回路図である。 半導体装置の回路図である。 半導体装置の回路図である。 半導体装置の回路図である。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、実施の形態は多
くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくそ
の形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成におい
て、同一部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同
一部分又は同様な機能を有する部分の詳細な説明は省略する。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施
の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることが出来る。
（実施の形態１）
本実施の形態では、半導体装置の一例について説明する。本実施の形態の半導体装置は、
一例として、シフトレジスタ、ゲートドライバ、ソースドライバ、又は表示装置などに用
いることが可能である。なお、本実施の形態の半導体装置を駆動回路と示すことが可能で
ある。
まず、駆動回路のシフトレジスタとして機能する半導体装置について、図１乃至図６を参
照して説明する。半導体装置１００は、第１のパルス出力回路１０１＿１乃至第Ｎのパル
ス出力回路１０１＿Ｎ（Ｎ≧２）を有している（図１（Ａ）参照）。図１（Ａ）に示す半
導体装置１００の第１のパルス出力回路１０１＿１乃至第Ｎのパルス出力回路１０１＿Ｎ
の各段には、第１の配線１０２より第１のクロック信号ＣＫ１、第２の配線１０３より第
３のクロック信号ＣＫ３、第３の配線１０４より第２のクロック信号ＣＫ２、第４の配線
１０５より第４のクロック信号ＣＫ４が入力される。また各段のパルス出力回路には、ス
タートパルスＳＰまたは一段前のパルス出力回路からの出力信号（前段信号ＯＵＴ＿Ｎ－
１ともいう）が入力される。また各段のパルス出力回路からは、ゲート線またはデータ線
等に出力するための出力信号ＯＵＴ＿Ｎが出力される。なお、パルス出力回路は、表示部
の表示に寄与しない信号を出力するダミーの段を設けてもよく、例えばゲートドライバの
シフトレジスタに用いられ、ｎ本のゲート線に順次パルスを出力する構成では、ｎ≦Ｎの
段数とする構成とすればよい。なお、出力信号の出力数は、出力される先の負荷に応じて
複数設ける構成としてもよい。負荷に応じた複数の出力信号を出力する構成とすることで
、信号のなまり又は遅延等を低減することができる。
なお第３のクロック信号ＣＫ３は、一例として、第１のクロック信号ＣＫ１から１８０°
位相がずれた信号である。また、第１のクロック信号ＣＫ１はデューティ比５０％の信号
であるとし、第３のクロック信号ＣＫ３は、第１のクロック信号ＣＫ１の反転クロック信
号でもよい。なお第４のクロック信号ＣＫ４は、一例として、第２のクロック信号ＣＫ２
から１８０°位相がずれた信号である。
なお、第１のクロック信号ＣＫ１及び第３のクロック信号ＣＫ３、並びに第２のクロック
信号ＣＫ２及び第４のクロック信号ＣＫ４は、奇数段のパルス出力回路と偶数段のパルス
出力回路では、入力される信号が入れ替わる。具体的には、図１（Ｂ）に示すように奇数
段（ここでは一例として一段目）のパルス出力回路１０１＿１において、第１端子に第１
のクロック信号ＣＫ１が入力され、第２端子に第２のクロック信号ＣＫ２が入力され、第
３端子にスタートパルスＳＰ（３段目以降の奇数段では、前段信号ＯＵＴ＿Ｎ－１）が入
力され、第４端子から出力信号ＯＵＴ＿Ｎが出力される。また、図１（Ｃ）に示すように
偶数段（ここでは一例として二段目）のパルス出力回路１０１＿２において、第１端子に
第３のクロック信号ＣＫ３が入力され、第２端子に第４のクロック信号ＣＫ４が入力され
、第３端子に前段信号ＯＵＴ＿１（４段目以降の偶数段では、前段信号ＯＵＴ＿Ｎ－１）
が入力され、第４端子から出力信号ＯＵＴ＿２が出力される。なお第１のクロック信号Ｃ
Ｋ１及び第３のクロック信号ＣＫ３、並びに第２のクロック信号ＣＫ２及び第４のクロッ
ク信号ＣＫ４は、一定の間隔でＨ信号（高電源電位レベル、Ｈレベルともいう）とＬ信号
（低電源電位レベル、Ｌレベルともいう）を繰り返す信号とする。
次にパルス出力回路の回路構成の一例について、図１（Ｄ）で説明する。なお図１（Ｄ）
では、一例として、奇数段のパルス出力回路について構成について説明する。なお、奇数
段と偶数段のパルス出力回路の違いについては、上述のように、第１のクロック信号ＣＫ
１及び第３のクロック信号ＣＫ３、または第２のクロック信号ＣＫ２及び第４のクロック
信号ＣＫ４のように入力される信号が入れ替わる点にある。
パルス出力回路は、第１トランジスタ１１１乃至第５トランジスタ１１５、及び制御回路
１３１を有している。また図１（Ｄ）では、上述した第１端子乃至第４端子に入力される
信号に加え、第１電源線１４１より高電源電位ＶＤＤ、第２電源線１４２より低電源電位
ＶＳＳが供給される点について示している。なお図１（Ｄ）において、第１端子に第１の
クロック信号ＣＫ１を入力する配線を第１信号線１５１、第２端子に第２のクロック信号
ＣＫ２を入力する配線を第２信号線１５２、第３端子に前段信号ＯＵＴ＿Ｎ－１を入力す
る配線を第３信号線１５３、第４端子に出力信号ＯＵＴ＿Ｎを出力する配線を第４信号線
１５４という。なお説明の上で、図１（Ｄ）に示すように、第１トランジスタ１１１のゲ
ート、第２トランジスタ１１２の第２端子、第３トランジスタ１１３の第２端子、及び第
５トランジスタ１１５の第１端子の接続箇所をノードＡ（ｎｏｄｅＡ）とする。また、第
４トランジスタ１１４のゲート、第５トランジスタ１１５のゲートの接続箇所をノードＢ
（ｎｏｄｅＢ）とする。
第１トランジスタ１１１は、第１端子が第１信号線１５１に接続され、第２端子が第４ト
ランジスタ１１４の第１端子、及び第４信号線１５４に接続され、ゲートがノードＡに接
続されている。第２トランジスタ１１２は、第１端子が第２トランジスタ１１２のゲート
、第３トランジスタ１１３の第１端子、及び第３信号線１５３に接続され、第２端子がノ
ードＡに接続され、ゲートが第２トランジスタ１１２の第１端子、第３トランジスタ１１
３の第１端子、及び第３信号線１５３に接続されている。第３のトランジスタ１１３は、
第１端子が第２トランジスタ１１２のゲート、第２トランジスタ１１２の第１端子、及び
第３信号線１５３に接続され、第２端子がノードＡに接続され、ゲートが第２信号線１５
２に接続されている。第４のトランジスタ１１４は、第１端子が第１トランジスタ１１１
の第２端子、及び第４信号線１５４に接続され、第２端子が第２電源線１４２に接続され
、ゲートがノードＢに接続されている。第５のトランジスタ１１５は、第１端子がノード
Ａに接続され、第２端子が第２電源線１４２に接続され、ゲートがノードＢに接続されて
いる。制御回路１３１は、ノードＡの電位に応じて、ノードＢの電位の高低を制御する機
能を有する回路であり、ノードＡ、第１電源線１４１、第２電源線１４２、ノードＢに接
続されている。
なお第１トランジスタ１１１のゲートと第２端子との間には、第１トランジスタ１１１の
ゲートを浮遊状態とすることによりブートストラップ動作を行うための容量素子を別途設
けても良い。第１トランジスタ１１１のゲートと第２端子との間にある寄生容量でブート
ストラップ動作を行うことができれば、削減することもできる。
なお、電圧とは、グランド電位との電位差のことを示す場合が多い。よって、電圧、電位
、電位差を置き換えて表記することができる。
なお、第１のトランジスタ１１１乃至第５のトランジスタ１１５は、同じ極性であること
が好ましく、Ｎチャネル型である場合が多い。ただし、これに限定されず、第１のトラン
ジスタ１１１乃至第５のトランジスタ１１５は、Ｐチャネル型であることが可能である。
ここで、本実施の形態で述べる回路動作について詳述する前に、比較例として、上記示し
た特許文献１に記載の回路構成の動作について説明し、本実施の形態で述べる構成の利点
について詳述することにする。なお図２８乃至図３２で説明する比較例は、図１（Ａ）乃
至（Ｄ）に示す構成と比較するものであって、本明細書で開示する構成の全てと比較する
ものではないことを付記する。
図２８（Ａ）には、特許文献１の図５、図６で説明のあるシフトレジスタを構成するトラ
ンジスタＭ１乃至Ｍ８について示している。特許文献１に記載の回路構成は、図２８（Ｂ
）に示すようにタイミングチャートに基づいて、ゲートドライバの出力信号ＯＵＴ＿Ｎの
立ち下がり時間を短くすることができる。次に、図２８（Ｂ）について、第１の期間Ｔ１
、第２の期間Ｔ２、第３の期間Ｔ３、第４の期間Ｔ４、第５の期間Ｔ５に分けて、各トラ
ンジスタのオン又はオフ、及び各配線での電位について、説明する。なお各配線の電位は
、簡略的に「Ｈ」（高電源電位に基づく信号、Ｈ信号）、「Ｌ」（低電源電位に基づく信
号、Ｌ信号）として説明するものとする。なお図２８（Ｃ）は、クロック信号ＣＫと出力
信号ＯＵＴ＿Ｎの波形について、特許文献１の図８と同様に、具体的に示したものである
。なお図２８（Ａ）乃至（Ｃ）の記載は、特許文献１の図６乃至図８の記載と同様である
ため、詳しい説明について特許文献１を援用するものとする。なお図２８（Ａ）の点線２
８０で囲った領域のトランジスタＭ３、Ｍ５、Ｍ８は、ノードＡ（ｎｏｄｅＡ）の電位に
応じて、ノードＢ（ｎｏｄｅＢ）の電位の高低を制御する機能を有する制御回路に相当し
、トランジスタＭ４の導通または非導通を制御するものである。なお当該制御回路は、本
実施の形態１の図１で説明する制御回路１３１と同等の機能を有する回路である。
第１の期間Ｔ１において、まず前半の動作について図２９（Ａ）に期間Ｔ１－１として示
す。なお、ここでいう「前半」とは、第１の期間Ｔ１に所定の電位が供給されることによ
る過渡期のことをいう。まず、前段信号ＯＵＴ＿Ｎ－１がＨ信号、クロック信号ＣＫがＬ
信号、リセットするための信号ＯＵＴ＿Ｎ＋２（以下、リセット信号）がＬ信号となる。
その結果、ノードＡが低電源電位ＶＳＳにしきい値電圧分の電圧を加えた値（ＶＳＳ＋Ｖ
ｔｈ）になり、図示するようにトランジスタＭ１、Ｍ３が導通する（図中、無印のトラン
ジスタ）。また図２９（Ａ）に図示するように他のトランジスタＭ５、Ｍ７、Ｍ８は導通
し、トランジスタＭ２、Ｍ４、Ｍ６は非導通となる（図中、Ｘ印のトランジスタ）。そし
て、図２９（Ａ）中の点線矢印のように電流が流れる。次に、第１の期間Ｔ１の後半の動
作として期間Ｔ１－２を図２９（Ｂ）に示す。なお、ここでいう「後半」とは、第１の期
間Ｔ１に所定の電位が供給されることによって過渡期の状態を経た後の定常状態となった
期間のことをいう。図２９（Ａ）のように電流が流れることで、ノードＡの電位が高電源
電位ＶＤＤからしきい値電圧分の電圧を引いた値（ＶＤＤ－Ｖｔｈ）まで上昇し、図２９
（Ｂ）に示すようにトランジスタＭ７が非導通となる。このときノードＡは浮遊状態とな
る。そして第１の期間Ｔ１での各配線の電位が図２８（Ｂ）のように確定する。
なお、図２８（Ｂ）では、図２８（Ｃ）に示すように、前段信号ＯＵＴ＿Ｎ－１となる別
の段の出力信号ＯＵＴ＿Ｎがクロック信号ＣＫの立ち上がりに比べ遅延する波形を簡略的
に示している。前段信号ＯＵＴ＿Ｎ－１の遅延は、ノードＡの電位の上昇、ノードＢの電
位の下降にも反映されることとなる。これはトランジスタＭ１の後段に接続される配線等
の負荷が増大することによりトランジスタサイズを大きく設計することによるものである
。そのため、トランジスタＭ１のゲート容量が増大し、トランジスタＭ１が導通状態また
は非導通状態に切り替わる際、トランジスタＭ１のゲートへの電荷の充電または放電にか
かる時間が長くなり、これが信号の立ち上がりまたは立ち下がりの遅延として現れること
となる（図２８（Ｂ）中の二点鎖線２８１）。ただし、この信号の立ち上がりまたは立ち
下がりの遅延による、第１の期間Ｔ１での回路の誤動作はおこりにくい。
次に第２の期間Ｔ２において、クロック信号ＣＫがＨ信号となり、前段信号ＯＵＴ＿Ｎ－
１、及びリセット信号ＯＵＴ＿Ｎ＋２がＬ信号となる。その結果、出力信号ＯＵＴ＿Ｎの
電位は上昇し、ブートストラップ動作によって浮遊状態になるノードＡの電位が上昇し、
図３０（Ａ）中の点線矢印のように電流が流れ、出力信号ＯＵＴ＿ＮがＨ信号を出力する
こととなる。
次に第３の期間Ｔ３において、クロック信号ＣＫ、前段信号ＯＵＴ＿Ｎ－１、及びリセッ
ト信号ＯＵＴ＿Ｎ＋２がＬ信号となる。このとき、ノードＡの電位は第２の期間Ｔ２での
ブートストラップ動作により（ＶＤＤ＋Ｖｔｈ）よりも高い値になっているので、トラン
ジスタＭ１は導通状態のままとなる。そしてＨレベルにあった出力信号ＯＵＴ＿Ｎが出力
される端子から図３０（Ｂ）中の点線矢印のように電流が流れることで、出力信号ＯＵＴ
＿ＮがＬレベルに減少していく。すると、トランジスタＭ１の寄生容量による容量結合に
より、ノードＡの電位は（ＶＤＤ－Ｖｔｈ）付近まで減少する。こうして、出力信号ＯＵ
Ｔ＿ＮはＬレベルになる。第３の期間Ｔ３では、ノードＡの電位を高い値に維持すること
で、トランジスタＭ１を導通状態のままにしている。第３の期間Ｔ３にトランジスタＭ１
を導通状態にすることによって、Ｌレベルのクロック信号ＣＫを、トランジスタＭ１を介
して出力信号ＯＵＴ＿Ｎに供給することができる。トランジスタＭ１のチャネル幅は、ゲ
ート線を駆動するために用いるため他のトランジスタのチャネル幅より大きいので、多く
の電流を流すことができ、出力信号ＯＵＴ＿Ｎの立ち下がり時間を短くすることができる
。
次に第４の期間Ｔ４において、まず第３の期間Ｔ３から第４の期間Ｔ４になった直後の各
配線及びトランジスタの導通、非導通状態について図３１（Ａ）で期間Ｔ４－１として説
明する。期間Ｔ４－１ではクロック信号ＣＫがＨ信号、前段信号ＯＵＴ＿Ｎ－１がＬ信号
となる。このとき、リセット信号ＯＵＴ＿Ｎ＋２はＨ信号となるが、前述の前段信号ＯＵ
Ｔ＿Ｎ－１と同様に、信号の立ち上がりまたは立ち下がりの遅延が現れる（図２８（Ｂ）
中の二点鎖線２８２）。そのため、図２８（Ｃ）に示すように、リセット信号ＯＵＴ＿Ｎ
＋２となる別の段の出力信号ＯＵＴ＿Ｎがクロック信号ＣＫの立ち上がりに比べ遅延する
ことで、リセット信号ＯＵＴ＿Ｎ＋２は期間Ｔ４－１の短い期間Ｌ信号として、クロック
信号はＨ信号として機能するものとなる。その結果、トランジスタＭ１を介して図３１（
Ａ）中の点線矢印のように電流が流れ、出力信号ＯＵＴ＿Ｎの電位をＬレベルに保持でき
ず、図２８（Ｂ）中の二点鎖線２８３に示すようなノイズとして現れてしまう。なお期間
Ｔ４－１の後、図３１（Ｂ）で示すように期間Ｔ４－２では、リセット信号ＯＵＴ＿Ｎ＋
２がＨ信号となることで、トランジスタＭ２、Ｍ４、及びＭ６が導通状態となり、図３１
（Ａ）中の点線矢印のように電流が流れてノードＡの電荷が放電され、出力信号ＯＵＴ＿
Ｎの電位をＬレベルにすることとなる。
次の第５の期間Ｔ５について、図３２で説明する。第５の期間Ｔ５では、クロック信号Ｃ
ＫはＨ信号またはＬ信号となり、前段信号ＯＵＴ＿Ｎ－１、及びリセット信号ＯＵＴ＿Ｎ
＋２がＬ信号となる。このとき、ノードＡの電荷が放電されているためトランジスタＭ３
が非導通状態となり、トランジスタＭ２、Ｍ４が導通状態となる。そして図３２中の点線
矢印のように電流が流れることで、出力信号ＯＵＴ＿Ｎの電位をＬレベルに保持する。
以上のように、従来の技術（特許文献１）では、期間Ｔ４－１において、トランジスタＭ
１がオンである期間に、クロック信号ＣＫがＨレベルになる場合があるので、意図しない
出力信号ＯＵＴ＿Ｎがゲート線等に供給されてしまう場合がある。結果として、表示不良
をおこす原因ともなり得る。
次に図２に本実施の形態の半導体装置に用いることのできる基本回路について説明し、従
来の構成である図２８乃至図３２に記載の回路と比較した有利な点等について詳述してい
く。本実施の形態で開示する構成は、出力信号ＯＵＴ＿Ｎの信号の立ち下がり時間を早く
しつつ、且つ出力信号ＯＵＴ＿Ｎの電位の上昇を防ぐゲートドライバを提供することがで
きる。
次に、図２（Ａ）の回路は、図１で説明した配線、トランジスタのうち、第１トランジス
タ１１１、第２トランジスタ１１２、及び第３トランジスタ１１３、の３つのトランジス
タ、並びに第１信号線１５１乃至第４信号線１５４、について着目し示している。なお、
図２（Ａ）の回路の各トランジスタにおける端子間の接続は、図１（Ｄ）と同様であり、
詳しい説明は省略する。また、駆動回路のシフトレジスタとして機能する半導体装置の動
作について、図２（Ａ）に示す回路を用い、具体的に説明するため、図２（Ｂ）のタイミ
ングチャートにおいて示す、第１の期間Ｔ１、第２の期間Ｔ２、第３の期間Ｔ３、第４の
期間Ｔ４に分けて説明する。なお、以下の説明において、第１トランジスタ１１１乃至第
３トランジスタ１１３は、Ｎチャネル型のトランジスタとし、ゲートとソース間電圧（Ｖ
ｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。また図２（
Ｂ）に示すタイミングチャートでは、第１のクロック信号ＣＫ１、第３のクロック信号Ｃ
Ｋ３、第２のクロック信号ＣＫ２、第４のクロック信号ＣＫ４、前段信号ＯＵＴ＿Ｎ－１
、ノードＡ、及び出力信号ＯＵＴ＿Ｎの波形について、具体的な例を示している。また、
各信号の高電源電位レベル及び低電源電位レベルは、ノードＡを除き、それぞれＶＤＤ及
びＶＳＳであるものとして説明する。
なお第１のクロック信号ＣＫ１及び第３のクロック信号ＣＫ３、と第２のクロック信号Ｃ
Ｋ２及び第４のクロック信号ＣＫ４とは、図２（Ｂ）に示すように、異なるデューティ比
を有する信号とする。例えば図２（Ｂ）に示すように、第１のクロック信号ＣＫ１及び第
３のクロック信号ＣＫ３はデューティ比５０％のクロック信号とし、第２のクロック信号
ＣＫ２及び第４のクロック信号ＣＫ４はデューティ比５０％未満のクロック信号とするも
のである。
第１の期間Ｔ１において、まず前半の動作について図３（Ａ）に期間Ｔ１－１として示す
。なお、ここでいう「前半」とは、第１の期間Ｔ１に各信号線に供給される所定の電位の
うち、第２のクロック信号ＣＫ２がＨ信号になる前の期間のことをいう。期間Ｔ１－１で
は、前段信号ＯＵＴ＿Ｎ－１がＨ信号、第１のクロック信号ＣＫ１がＬ信号、第２のクロ
ック信号ＣＫ２がＬ信号となる。その結果、ノードＡが低電源電位ＶＳＳにしきい値電圧
分の電圧を加えた値（ＶＳＳ＋Ｖｔｈ）になり、図示するように第１トランジスタ１１１
、第２トランジスタ１１２が導通し、第３トランジスタ１１３が非導通となる。そして、
図３（Ａ）中の点線矢印のように電流が流れる。そしてノードＡの値が（ＶＳＳ＋Ｖｔｈ
）から上昇して（ＶＤＤ－Ｖｔｈ）となった時点で、第１トランジスタ１１１は非導通と
なる。次に、第１の期間Ｔ１の後半の動作として期間Ｔ１－２を図３（Ｂ）に示す。なお
、ここでいう「後半」とは、第１の期間Ｔ１に各信号線に供給される所定の電位のうち、
第２のクロック信号ＣＫ２がＨ信号、またはＨ信号の後にＬ信号となる期間の状態のこと
をいう。期間Ｔ１－２では、前段信号ＯＵＴ＿Ｎ－１がＨ信号、第１のクロック信号ＣＫ
１がＬ信号、第２のクロック信号ＣＫ２がＨ信号（後にＬ信号）となる。そしてノードＡ
の値は（ＶＤＤ－Ｖｔｈ）から特に変化せず、図示するように第１トランジスタ１１１が
導通し、第２のトランジスタ１１２が非導通となり、第３トランジスタ１１３が導通また
は非導通となる。そして、図３（Ｂ）中の点線矢印のように電流が流れることとなる。
なお、第１の期間Ｔ１における期間Ｔ１－１及び期間Ｔ１－２について、図４に一例を示
し説明する。図４に図示するように、第１の期間Ｔ１のうち第２のクロック信号ＣＫ２が
Ｌ信号からＨ信号に切り替わるまでの期間を期間Ｔ１－１とし、それ以降の期間を期間Ｔ
１－２とする。なお期間Ｔ１－２については、図２（Ｂ）で示す例では、Ｈ信号とＬ信号
が切り替わる構成としたが、Ｈ信号を保持するような構成であってもよい。なお、期間Ｔ
１－１は、図示するように、前段信号ＯＵＴ＿Ｎ－１がＬ信号からＨ信号に切り替わるま
での期間ｔ１よりも長く設定することが望ましい。
なお、図２（Ｂ）では、図２８（Ｂ）と同様に、前段信号ＯＵＴ＿Ｎ－１となる別の段の
出力信号ＯＵＴ＿Ｎが第１のクロック信号ＣＫ１の立ち上がりに比べ遅延する波形を簡略
的に示している。当該波形の遅延についての説明は、図２８（Ｂ）と同様である。
次に第２の期間Ｔ２において、第１のクロック信号ＣＫ１がＨ信号となり、前段信号ＯＵ
Ｔ＿Ｎ－１、及び第２のクロック信号ＣＫ２がＬ信号となる。その結果、出力信号ＯＵＴ
＿Ｎの電位は上昇し、ブートストラップ動作によって浮遊状態になるノードＡの電位が上
昇し、図３（Ｃ）中の点線矢印のように電流が流れ、出力信号ＯＵＴ＿ＮがＨ信号を出力
することとなる。
次に第３の期間Ｔ３について、まず前半の動作について図５（Ａ）に期間Ｔ３－１として
説明を行う。なお、ここでいう「前半」とは、第３の期間Ｔ３に各信号線に供給される所
定の電位のうち、第２のクロック信号ＣＫ２がＨ信号になる前の期間のことをいう。期間
Ｔ３－１では、第１のクロック信号ＣＫ１、前段信号ＯＵＴ＿Ｎ－１、及び第２のクロッ
ク信号ＣＫ２がＬ信号となる。このとき、ノードＡの電位は第２の期間Ｔ２でのブートス
トラップ動作により（ＶＤＤ＋Ｖｔｈ）よりも高い値になっているので、第１トランジス
タ１１１は導通状態のままとなる。そしてＨレベルにあった出力信号ＯＵＴ＿Ｎが出力さ
れる端子から図５（Ａ）中の点線矢印のように電流が流れることで、出力信号ＯＵＴ＿Ｎ
がＬレベルに減少していく。すると、第１のトランジスタ１１１の寄生容量による容量結
合により、ノードＡの電位は（ＶＤＤ－Ｖｔｈ）付近まで減少する。こうして、出力信号
ＯＵＴ＿ＮはＬレベルになる。第３の期間Ｔ３の期間Ｔ３－１では、ノードＡの電位を高
い値に維持することで、第１のトランジスタ１１１を導通状態のままにしている。第３の
期間Ｔ３の期間Ｔ３－１に第１のトランジスタ１１１を導通状態にすることによって、Ｌ
レベルの第１のクロック信号ＣＫ１を、第１のトランジスタ１１１を介して出力信号ＯＵ
Ｔ＿Ｎに供給することができる。第１のトランジスタ１１１のチャネル幅は、ゲート線を
駆動するために用いるため他のトランジスタのチャネル幅より大きいので、多くの電流を
流すことができ、出力信号ＯＵＴ＿Ｎの立ち下がり時間を短くすることができる。次に、
第３の期間Ｔ３の後半の動作として期間Ｔ３－２を図５（Ｂ）に示す。なお、ここでいう
「後半」とは、第３の期間Ｔ３に各信号線に供給される所定の電位のうち、第２のクロッ
ク信号ＣＫ２がＨ信号、またはＨ信号の後でＬ信号となる期間の状態のことをいう。期間
Ｔ３－２では、前段信号ＯＵＴ＿Ｎ－１がＬ信号、第１のクロック信号ＣＫ１がＬ信号、
第２のクロック信号ＣＫ２がＨ信号（後にＬ信号）となる。そして図５（Ｂ）中の点線矢
印のように電流が流れることとなり、第２トランジスタ１１２が非導通、第３のトランジ
スタ１１３が導通となってノードＡの電位をＬレベルとする。
なお、第３の期間Ｔ３における期間Ｔ３－１及び期間Ｔ３－２について、図６に一例を示
し説明する。図６に図示するように、第３の期間Ｔ３のうち第２のクロック信号ＣＫ２が
Ｌ信号からＨ信号に切り替わるまでの期間を期間Ｔ３－１とし、それ以降の期間を期間Ｔ
３－２とする。なお期間Ｔ３－２については、図２（Ｂ）で示す例では、Ｈ信号とＬ信号
が切り替わる構成としたが、Ｈ信号を保持するような信号であってもよい（図６中のＣＫ
２－１）。また期間Ｔ３－２のＨ信号は、第３の期間Ｔ３を過ぎて、Ｈ信号を保持するよ
うな信号であってもよい（図６中のＣＫ２－２）。なお、期間Ｔ３－１は、期間Ｔ１－１
と同様に、第３の期間Ｔ３中に出力信号ＯＵＴ＿Ｎ＋１（図示せず）がＬ信号からＨ信号
に切り替わるまでの期間よりも長く設定することが望ましい。すなわち、出力信号ＯＵＴ
＿Ｎ＋１がＬ信号からＨ信号に切り替わるまでの期間より、第１のクロック信号ＣＫ１が
Ｈ信号からＬ信号に切り替わってから第２のクロック信号ＣＫ２がＬ信号からＨ信号に切
り替わるまでの期間（図６中の期間Ｔ３－１）を長く取ることが望ましいこととなる。
次に第４の期間Ｔ４において、まず第４の期間Ｔ４で第２のクロック信号ＣＫ２がＬ信号
となる際の期間における、各配線及びトランジスタの導通、非導通状態について、図７（
Ａ）で期間Ｔ４－１として説明する。期間Ｔ４－１では、前段信号ＯＵＴ＿Ｎ－１がＬ信
号となり、第１のクロック信号ＣＫ１がＨ信号またはＬ信号が交互に入れ替わる期間とな
る。このとき、ノードＡの電位は第３の期間Ｔ３での動作によりＬ信号の電位になってい
るので、第１トランジスタ１１１は非導通状態のままとなる。こうして、出力信号ＯＵＴ
＿ＮはＬレベルになる。第４の期間Ｔ４の後半の動作として期間Ｔ４－２を図７（Ｂ）に
示す。なお、ここでいう「後半」とは、第４の期間Ｔ４で第２のクロック信号ＣＫ２がＨ
信号になる期間のことをいう。期間Ｔ４－２では、前段信号ＯＵＴ＿Ｎ－１がＬ信号、第
１のクロック信号ＣＫ１がＬ信号となる。また期間４－２では、第２のクロック信号ＣＫ
２がＨ信号となっているので、第３のトランジスタ１１３が導通状態となり、第１のトラ
ンジスタ１１１及び第２のトランジスタ１１２は非導通状態となる。その結果、図７（Ｂ
）中の点線矢印のように電流が流れることとなる。そして、第２トランジスタ１１２が非
導通、第３のトランジスタ１１３が導通となってノードＡの電位をＬレベルとする。
以上のように、本実施の形態の構成である図１の構成とすることによって、第３の期間Ｔ
３の期間Ｔ３－１において、第２のクロック信号ＣＫ２をＬレベルにした後にＨレベルと
することで、Ｌレベルの第１のクロック信号ＣＫ１を第１のトランジスタ１１１を介して
出力することができ、出力信号ＯＵＴ＿Ｎの信号の立ち下がり時間を短くすることができ
る。また、第３の期間Ｔ３の期間Ｔ３－２で、第２のクロック信号ＣＫ２をＬレベルにし
た後にＨレベルとすることで、第１のクロック信号ＣＫ１が再びＨレベルになる前に、第
１のトランジスタ１１１を非導通状態にすることができるので、Ｈレベルの第１のクロッ
ク信号ＣＫ１が第１のトランジスタ１１１を介して出力されることを防止することができ
る。したがって、出力信号ＯＵＴ＿Ｎの立ち下がり時間を短くしつつ、出力信号ＯＵＴ＿
Ｎの電位が上昇してしまうことを防止することができる。
なお図２（Ａ）に示す奇数段のパルス出力回路の構成とは別の構成について図８（Ａ）
に示す。図８（Ａ）に示す構成が図２（Ａ）に示す構成と異なる点は、第３のトランジス
タ１１３の第１端子が、低電源電位ＶＳＳが供給される第２電源線１４２に接続されてい
る点にある。また別の構成について図８（Ｂ）に示す。図８（Ｂ）に示す構成が図２（Ａ
）に示す構成と異なる点は、第３のトランジスタ１１３の第１端子が、第１のクロック信
号ＣＫ１が供給される第１信号線１５１に接続されている点にある。また別の構成につい
て図８（Ｃ）に示す。図８（Ｃ）に示す構成が図２（Ａ）に示す構成と異なる点は、第３
のトランジスタ１１３の第１端子が、第４のクロック信号ＣＫ４が供給される信号線１５
５（第５信号線ともいう）に接続されている点にある。図８（Ａ）乃至図８（Ｃ）の構成
とすることにより、第３のトランジスタ１１３のゲートに入力する信号が、第３信号線１
５３に入力される前段信号ＯＵＴ＿Ｎ－１に伝搬することを防止することができる。例え
ば、図２（Ａ）では、第３のトランジスタ１１３のゲートと第３信号線１５３との間には
、寄生容量が存在する。当該寄生容量によって、第２のクロック信号ＣＫ２が第３信号線
１５３の電位に伝搬してしまう。図８（Ａ）乃至図８（Ｃ）の構成は、当該寄生容量によ
る信号の伝搬を防ぐことが出来る。また、図８（Ｂ）乃至図８（Ｃ）の構成だと、第３の
トランジスタ１１３の第１端子または第２端子に、第１のクロック信号ＣＫ１、又は第４
のクロック信号ＣＫ４が入力されるので、第３のトランジスタ１１３を導通させる際の電
圧とは逆向きの逆バイアス電圧を印加することができる。よって、第３のトランジスタ１
１３を導通状態とした際に電子がトラップされることによるトランジスタの劣化を緩和す
ることができる。
なお図２（Ａ）、図８（Ａ）乃至（Ｃ）に示す奇数段のパルス出力回路の構成とは別の
構成、具体的には第３のトランジスタ１１３をダイオード素子に置き換えた構成について
図９（Ａ）に示す。図９（Ａ）に示す構成が図２（Ａ）に示す構成と異なる点は、第３の
トランジスタ１１３の代わりにダイオード素子４１３が設けられており、ダイオード素子
４１３の第１端子が第２のクロック信号ＣＫ２が供給される第２信号線１５２に接続され
、ダイオード素子４１３の第２端子がノードＡに接続されている点にある。また別の構成
について図９（Ｂ）に示す。図９（Ｂ）に示す構成が図２（Ａ）に示す構成と異なる点は
、第３のトランジスタ１１３の代わりにダイオード接続された第３のトランジスタ５１３
が設けられており、第３のトランジスタ５１３の第１端子が第２のクロック信号ＣＫ２が
供給される第２信号線１５２に接続され、第３のトランジスタ５１３のゲート及び第２端
子がノードＡに接続されている点にある。なお図９（Ｂ）の回路構成において、図９（Ｃ
）に示すように、第２のクロック信号ＣＫ２のデューティ比は５０％以上である、すなわ
ちＬレベルの期間よりもＨレベルの期間の方が長いことが好ましい。図９（Ａ）及び図９
（Ｂ）の構成では、トランジスタのゲートの電位を制御する配線を削減することが出来る
。また、図９（Ｂ）の構成では、トランジスタ５１３を導通させる際の電圧とは逆向きの
逆バイアスを印加することができるので、トランジスタ５１３を導通状態とした際に電子
がトラップされることによるトランジスタの劣化を緩和することができる。
なお奇数段のパルス出力回路の構成において、図１０（Ａ）に示すように、第２のトラ
ンジスタ１１２の第１端子に接続された信号線１５６（第５信号線ともいう）に、高電源
電位ＶＤＤ、第３のクロック信号ＣＫ３、又は第２のクロック信号ＣＫ２を供給する構成
としてもよい。図１０（Ａ）に示す構成が図２（Ａ）に示す構成と異なる点は、第２のト
ランジスタ１１２の第１の端子に高電源電位ＶＤＤ、第３のクロック信号ＣＫ３、又は第
２のクロック信号ＣＫ２を供給するための信号線１５６が接続されている点にある。また
、奇数段のパルス出力回路の構成において、図１０（Ｂ）に示すように、第２のトランジ
スタ１１２のゲートに接続された信号線１５７（第６信号線ともいう）に、第３のクロッ
ク信号ＣＫ３、又は第２のクロック信号ＣＫ２を供給する構成としてもよい。図１０（Ｂ
）に示す構成が図２（Ａ）に示す構成と異なる点は、第２のトランジスタ１１２のゲート
に第３のクロック信号ＣＫ３、又は第２のクロック信号ＣＫ２を供給するための信号線１
５７が接続されている点にある。また、図１０（Ａ）及び図１０（Ｂ）の構成では、トラ
ンジスタ１１２を導通させる際の電圧とは逆向きの逆バイアスを印加することができるの
で、トランジスタ１１２を導通状態とした際に電子がトラップされることによるトランジ
スタの劣化を緩和することができる。また図１０（Ｂ）の構成では、トランジスタ１１２
が第３のクロック信号ＣＫ３又は第２のクロック信号ＣＫ２に応じて導通状態と非導通状
態とを繰り返すこととなる。よって、一定期間毎に、前段信号ＯＵＴ＿Ｎ－１をノードＡ
に供給することができる。その結果、ノードＡの電位を安定した値にすることができる。
以上のように、本実施の形態の半導体装置は、入力される信号による誤動作を低減するこ
とができ、その結果、表示不良を低減することが出来る。したがって、回路の誤動作を低
減するための補正回路等を設ける必要がなく、表示品位の向上、表示装置の小型化、低コ
スト化、狭額縁化等の副次的な効果を奏することが出来る。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態２）
本実施の形態では、半導体装置の一例について具体的に説明する。本実施の形態の半導体
装置は、実施の形態１の半導体装置、具体的には図１（Ｄ）の構成を、より具体的に説明
するものである。本実施の形態の半導体装置は、フリップフロップ、シフトレジスタ、ゲ
ートドライバ、ソースドライバ、又は表示装置などに用いることが可能である。なお、本
実施の形態の半導体装置は、フリップフロップ、又は駆動回路と示すことが可能である。
まず、本実施の形態の半導体装置の一例について、図１１（Ａ）を参照して説明する。図
１１（Ａ）の半導体装置は、図１（Ｄ）と同様であり、また図１１（Ｂ）のタイミングチ
ャートについては、図２（Ｂ）と同様であるため、詳細な説明については、実施の形態１
の記載を援用するものとする。
第１の期間Ｔ１において、まず前半の動作について図１２（Ａ）に期間Ｔ１－１として示
す。なお、ここでいう「前半」とは、第１の期間Ｔ１に各信号線に供給される所定の電位
のうち、第２のクロック信号ＣＫ２がＨ信号になる前の期間のことをいう。期間Ｔ１－１
では、前段信号ＯＵＴ＿Ｎ－１がＨ信号、第１のクロック信号ＣＫ１がＬ信号、第２のク
ロック信号ＣＫ２がＬ信号となる。その結果、ノードＡが低電源電位ＶＳＳにしきい値電
圧分の電圧を加えた値（ＶＳＳ＋Ｖｔｈ）になり、図示するように第１トランジスタ１１
１、第２トランジスタ１１２が導通し、第３トランジスタ１１３が非導通となる。そして
、図１２（Ａ）中の点線矢印のように第１のトランジスタ１１１を介して電流が流れる。
そしてノードＡの値が（ＶＳＳ＋Ｖｔｈ）から上昇して（ＶＤＤ－Ｖｔｈ）となった時点
で、第１トランジスタ１１１は非導通となる。また、ノードＡの電位が（ＶＤＤ－Ｖｔｈ
）に上昇することにより、制御回路１３１はノードＢの電位を下降するように制御し、第
４のトランジスタ１１４及び第５のトランジスタ１１５が非導通状態となる。次に、第１
の期間Ｔ１の後半の動作として期間Ｔ１－２を図１２（Ｂ）に示す。なお、ここでいう「
後半」とは、第１の期間Ｔ１に各信号線に供給される所定の電位のうち、第２のクロック
信号ＣＫ２がＨ信号、またはＨ信号の後にＬ信号となる期間のことをいう。期間Ｔ１－２
では、前段信号ＯＵＴ＿Ｎ－１がＨ信号、第１のクロック信号ＣＫ１がＬ信号、第２のク
ロック信号ＣＫ２がＨ信号（後にＬ信号）となる。そしてノードＡの値は（ＶＤＤ－Ｖｔ
ｈ）から特に変化せず、図示するように第１トランジスタ１１１が導通し、第２のトラン
ジスタ１１２、第４のトランジスタ１１４、及び第５のトランジスタ１１５が非導通とな
り、第３トランジスタ１１３が導通または非導通となる。そして、図１２（Ｂ）中の点線
矢印のように電流が流れることとなる。
次に第２の期間Ｔ２において、第１のクロック信号がＨ信号となり、前段信号ＯＵＴ＿Ｎ
－１、及びリセット信号ＯＵＴ＿Ｎ＋２がＬ信号となる。その結果、出力信号ＯＵＴ＿Ｎ
の電位は上昇し、ブートストラップ動作によって浮遊状態になるノードＡの電位が上昇し
、図１３中の点線矢印のように電流が流れ、出力信号ＯＵＴ＿ＮがＨ信号を出力すること
となる。また、ノードＡの電位が（ＶＤＤ－Ｖｔｈ）より高い電位であることにより、前
の期間と同様に、制御回路１３１はノードＢの電位を下降するように制御し、第４のトラ
ンジスタ１１４及び第５のトランジスタ１１５が非導通状態となっている。
次に第３の期間Ｔ３について、まず前半の動作について図１４（Ａ）に期間Ｔ３－１とし
て説明を行う。なお、ここでいう「前半」とは、第３の期間Ｔ３に各信号線に供給される
所定の電位のうち、第２のクロック信号ＣＫ２がＨ信号になる前の期間の状態のことをい
う。期間Ｔ３－１では、第１のクロック信号ＣＫ１、前段信号ＯＵＴ＿Ｎ－１、及び第２
のクロック信号がＬ信号となる。このとき、ノードＡの電位は第２の期間Ｔ２でのブート
ストラップ動作により（ＶＤＤ＋Ｖｔｈ）よりも高い電位になっているので、第１トラン
ジスタ１１１は導通状態のままとなる。また、ノードＡの電位が（ＶＤＤ＋Ｖｔｈ）より
も高い電位であることにより、前の期間と同様に、制御回路１３１はノードＢの電位を下
降するように制御し、第４のトランジスタ１１４及び第５のトランジスタ１１５が非導通
状態となっている。そしてＨレベルにあった出力信号ＯＵＴ＿Ｎが出力される端子から図
１４（Ｂ）中の点線矢印のように電流が流れることで、出力信号ＯＵＴ＿ＮがＬレベルに
減少していく。すると、第１のトランジスタ１１１の寄生容量による容量結合により、ノ
ードＡの電位は（ＶＤＤ－Ｖｔｈ）付近まで減少する。こうして、出力信号ＯＵＴ＿Ｎは
Ｌレベルになる。第３の期間Ｔ３の期間Ｔ３－１では、ノードＡの電位を高い値に維持す
ることで、第１のトランジスタ１１１を導通状態のままにしている。第３の期間Ｔ３の期
間Ｔ３－１に第１のトランジスタ１１１を導通状態にすることによって、Ｌレベルの第１
のクロック信号ＣＫ１を、第１のトランジスタ１１１を介して出力信号ＯＵＴ＿Ｎに供給
することができる。第１のトランジスタ１１１のチャネル幅は、ゲート線を駆動するため
に用いるため他のトランジスタ（第４のトランジスタ１１４、第５のトランジスタ１１５
）のチャネル幅より大きいので、多くの電流を流すことができ、出力信号ＯＵＴ＿Ｎの立
ち下がり時間を短くすることができる。次に、第３の期間Ｔ３の後半の動作として期間Ｔ
３－２を図１４（Ｂ）に示す。なお、ここでいう「後半」とは、第３の期間Ｔ３に各信号
線に供給される所定の電位のうち、第２のクロック信号ＣＫ２がＨ信号、またはＨ信号の
後でＬ信号となる期間のことをいう。期間Ｔ３－２では、前段信号ＯＵＴ＿Ｎ－１がＬ信
号、第１のクロック信号ＣＫ１がＬ信号、第２のクロック信号ＣＫ２がＨ信号（後にＬ信
号）となる。そして図１４（Ｂ）中の点線矢印のように電流が流れることとなり、第２ト
ランジスタ１１２が非導通、第３のトランジスタ１１３が導通となってノードＡの電位を
Ｌレベルとする。そして、ノードＡの電位がＬレベルとなることにより、制御回路１３１
はノードＢの電位を上昇するように制御し、第４のトランジスタ１１４及び第５のトラン
ジスタ１１５を導通状態としている。
次に第４の期間Ｔ４において、まず第４の期間Ｔ４で第２のクロック信号ＣＫ２がＬ信号
となる際の期間における、各配線及びトランジスタの導通、非導通状態について、図１５
（Ａ）で期間Ｔ４－１として説明する。期間Ｔ４－１では、前段信号ＯＵＴ＿Ｎ－１がＬ
信号となり、第１のクロック信号ＣＫ１がＨ信号またはＬ信号が交互に入れ替わる期間と
なる。このとき、ノードＡの電位は第３の期間Ｔ３での動作によりＬ信号の電位になって
いるので、第１トランジスタ１１１は非導通状態のままとなり、制御回路１３１により第
４のトランジスタ１１４及び第５のトランジスタ１１５は導通状態のままとなっている。
こうして、出力信号ＯＵＴ＿ＮはＬレベルになる。第４の期間Ｔ４の後半の動作として期
間Ｔ４－２を図１５（Ｂ）に示す。なお、ここでいう「後半」とは、第４の期間Ｔ４で第
２のクロック信号ＣＫ２がＨ信号になる期間のことをいう。期間Ｔ４－２では、前段信号
ＯＵＴ＿Ｎ－１がＬ信号、第１のクロック信号ＣＫ１がＬ信号である。また期間４－２で
は、第２のクロック信号ＣＫ２がＨ信号となっているので、第３のトランジスタ１１３が
導通状態となり、第１のトランジスタ１１１及び第２のトランジスタ１１２は非導通状態
となる。その結果、図１５（Ｂ）中の点線矢印のように電流が流れることとなる。そして
、第２トランジスタ１１２が非導通、第３のトランジスタ１１３が導通となってノードＡ
の電位をＬレベルとする。そして、ノードＡの電位がＬレベルとなることにより、制御回
路１３１はノードＢの電位を上昇するように制御し、第４のトランジスタ１１４及び第５
のトランジスタ１１５を導通状態としている。
以上のように、本実施の形態の構成である図１の構成とすることによって、第３の期間Ｔ
３の期間Ｔ３－１において、第２のクロック信号ＣＫ２をＬレベルにした後にＨレベルと
することで、Ｌレベルの第１のクロック信号ＣＫ１を第１のトランジスタ１１１を介して
出力することができ、出力信号ＯＵＴ＿Ｎの信号の立ち下がり時間を短くすることができ
る。また、第３の期間Ｔ３の期間３－２で、第２のクロック信号ＣＫ２をＬレベルにした
後にＨレベルとすることで、第１のクロック信号ＣＫ１が再びＨレベルになる前に、第１
のトランジスタ１１１を非導通状態にすることができるので、Ｈレベルの第１のクロック
信号ＣＫ１が第１のトランジスタ１１１を介して出力されることを防止することができる
。したがって、出力信号ＯＵＴ＿Ｎの立ち下がり時間を短くしつつ、出力信号ＯＵＴ＿Ｎ
の電位が上昇してしまうことを防止することができる。
次に、本実施の形態では、図１１（Ａ）に示す制御回路１３１の具体的な回路構成につい
て、例を示し説明する。
図１６（Ａ）に示す制御回路１３１は、図１１（Ａ）に示すように、ノードＡ、ノードＢ
、高電源電位が供給される第１電源線１４１、低電源電位が供給される第２電源線１４２
に接続されており、ｎチャネル型のトランジスタ１６０１、及びトランジスタ１６０２を
有している。トランジスタ１６０１は、第１電源線１４１に接続された第１端子がゲート
に接続されている。トランジスタ１６０２は、ゲートがノードＡに接続され、第２端子が
第２電源線１４２に接続されている。トランジスタ１６０１の第２端子、トランジスタ１
６０２の第１端子、及びノードＢが互いに接続されている。また図１６（Ｂ）に示す別の
構成の制御回路１３１では、ノードＡ、ノードＢ、高電源電位が供給される第１電源線１
４１、低電源電位が供給される第２電源線１４２に接続されており、ｎチャネル型のトラ
ンジスタ１６０１、トランジスタ１６０２、トランジスタ１６０３、及びトランジスタ１
６０４を有している。トランジスタ１６０１は、第１電源線１４１に接続された第１端子
がゲートに接続されている。トランジスタ１６０２は、ゲートがノードＡ及びトランジス
タ１６０４のゲートに接続され、第２端子が第２電源線１４２に接続されている。トラン
ジスタ１６０１の第２端子、トランジスタ１６０２の第１端子、及びトランジスタ１６０
３のゲートが互いに接続されている。トランジスタ１６０３は、第１端子が第１電源線１
４１に接続されている。トランジスタ１６０４は、第２端子が第２電源線１４２に接続さ
れている。トランジスタ１６０３の第２端子、トランジスタ１６０４の第１端子、及びノ
ードＢが互いに接続されている。
また、図１６（Ａ）、（Ｂ）とは別の回路構成について説明する。図１７（Ａ）に示す制
御回路１３１は、図１１（Ａ）とは異なり、ノードＡ、ノードＢ、高電源電位が供給され
る第１電源線１４１、低電源電位が供給される第２電源線１４２、第３のクロック信号Ｃ
Ｋ３が供給される配線１６５１（信号線ともいう）に接続されており、ｎチャネル型のト
ランジスタ１６０１、トランジスタ１６０２、トランジスタ１６０５を有している。トラ
ンジスタ１６０１は、第１電源線１４１に接続された第１端子がゲートに接続されている
。トランジスタ１６０２は、ゲートがノードＡに接続され、第２端子が第２電源線１４２
に接続されている。トランジスタ１６０１の第２端子、トランジスタ１６０２の第１端子
、トランジスタ１６０５の第１端子、及びノードＢが互いに接続されている。トランジス
タ１６０５は、ゲートが配線１６５１に接続されており、第２端子が第２電源線１４２に
接続されている。また図１７（Ｂ）に示す別の構成の制御回路１３１では、ノードＡ、ノ
ードＢ、高電源電位が供給される第１電源線１４１、低電源電位が供給される第２電源線
１４２、第３のクロック信号ＣＫ３が供給される配線１６５１に接続されており、ｎチャ
ネル型のトランジスタ１６０１、トランジスタ１６０２、トランジスタ１６０３、トラン
ジスタ１６０４、トランジスタ１６０５、及びトランジスタ１６０６を有している。トラ
ンジスタ１６０１は、第１電源線１４１に接続された第１端子がゲートに接続されている
。トランジスタ１６０２は、ゲートがノードＡ及びトランジスタ１６０４のゲートに接続
され、第２端子が第２電源線１４２に接続されている。トランジスタ１６０１の第２端子
、トランジスタ１６０２の第１端子、トランジスタ１６０５の第１端子、及びトランジス
タ１６０３のゲートが互いに接続されている。トランジスタ１６０３は、第１端子が第１
電源線１４１に接続されている。トランジスタ１６０４は、第２端子が第２電源線１４２
に接続されている。トランジスタ１６０５は、ゲートが配線１６５１及びトランジスタ１
６０６のゲートに接続され、第２端子が第２電源線１４２に接続されている。トランジス
タ１６０３の第２端子、トランジスタ１６０４の第１端子、トランジスタ１６０６の第１
端子、及びノードＢが互いに接続されている。第３のクロック信号ＣＫ３がゲートに入力
されるトランジスタ１６０５を配設することにより、第４の期間Ｔ４に、ノードＢの電位
がＨレベルとＬレベルとを繰り返すものとすることができる。よって、トランジスタ１１
４、及びトランジスタ１１５が導通状態となる期間を減らすことができ、トランジスタの
劣化を抑制することができる。
また、図１６（Ａ）、（Ｂ）、図１７（Ａ）、（Ｂ）とは別の回路構成について説明する
。図１７（Ｃ）に示す制御回路１３１は、図１１（Ａ）とは異なり、ノードＡ、ノードＢ
、第１のクロック信号が供給される配線１６５１、低電源電位が供給される第２電源線１
４２に接続されており、容量素子１６１１、ｎチャネル型のトランジスタ１６１２を有し
ている。容量素子１６１１は、第１電極（第１端子、一方の電極ともいう）が配線１６５
１に接続されている。トランジスタ１６０２は、ゲートがノードＡに接続され、第２端子
が第２電源線１４２に接続されている。容量素子１６１１の第２電極（第２端子、他方の
電極ともいう）、トランジスタ１６０２の第１端子、及びノードＢが互いに接続されてい
る。容量素子１６１１を設けることにより、トランジスタを設けたときと同様の動作を実
現しつつ、定常電流を削減することができ、低消費電力化を図ることが出来る。
また、図１６（Ａ）、（Ｂ）、図１７（Ａ）、（Ｂ）、（Ｃ）とは別の回路構成について
説明する。図１７（Ｄ）に示す制御回路１３１は、図１１（Ａ）とは異なり、ノードＡ、
ノードＢ、第１のクロック信号が供給される配線１６５１、低電源電位が供給される第２
電源線１４２に接続されており、ｎチャネル型のトランジスタ１６０１、トランジスタ１
６０２、トランジスタ１６０３、トランジスタ１６０４を有している。トランジスタ１６
０１は、配線１６５１に接続された第１端子がゲートに接続されている。トランジスタ１
６０２は、ゲートがノードＡ及びトランジスタ１６０４のゲートに接続され、第２端子が
第２電源線１４２に接続されている。トランジスタ１６０１の第２端子、トランジスタ１
６０２の第１端子、及びトランジスタ１６０３のゲートが互いに接続されている。トラン
ジスタ１６０３は、第１端子が配線１６５１に接続されている。トランジスタ１６０４は
、第２端子が第２電源線１４２に接続されている。トランジスタ１６０３の第２端子、ト
ランジスタ１６０４の第１端子、及びノードＢが互いに接続されている。図１７（Ｄ）の
制御回路の構成とすることにより、第４の期間Ｔ４に、ノードＢの電位がＨレベルとＬレ
ベルとを繰り返すものとすることができる。よって、トランジスタ１１４、及びトランジ
スタ１１５が導通状態となる期間を減らすことができ、トランジスタ１１４、及びトラン
ジスタ１１５の劣化を抑制することができる。またノードＢがＨ信号を出力するときに、
トランジスタ１１４、及びトランジスタ１１５のゲートとソースとの間の電圧を大きくす
ることができる。よって、トランジスタ１１４、及びトランジスタ１１５のチャネル幅を
小さく、または出力信号の遅延を小さくすることができる。
以上のように、本実施の形態の半導体装置は、実施の形態１と同様に、入力される信号に
よる誤動作を低減することができ、その結果、表示不良を低減することが出来る。したが
って、回路の誤動作を低減するための補正回路等を設ける必要がなく、表示装置の小型化
、低コスト化、狭額縁化等の副次的な効果を奏することが出来る。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態３）
本実施の形態では、表示装置の一例について説明する。
まず、図１８（Ａ）を参照して、液晶表示装置のシステムブロックの一例について説明す
る。液晶表示装置は、回路５３６１、回路５３６２、回路５３６３＿１、回路５３６３＿
２、画素部５３６４、回路５３６５、及び照明装置５３６６を有する。画素部５３６４に
は、複数の配線５３７１が回路５３６２から延伸して配置され、複数の配線５３７２が回
路５３６３＿１、及び回路５３６３＿２から延伸して配置されている。そして、複数の配
線５３７１と複数の配線５３７２との交差領域には、各々、液晶素子などの表示素子を有
する画素５３６７がマトリクス状に配置されている。
回路５３６１は、映像信号５３６０に応じて、回路５３６２、回路５３６３＿１、回路５
３６３＿２、及び回路５３６５に、信号、電圧、又は電流などを供給する機能を有し、コ
ントローラ、制御回路、タイミングジェネレータ、電源回路、又はレギュレータなどとし
て機能することが可能である。本実施の形態では、一例として、回路５３６１は、回路５
３６２に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（
ＳＣＫ）、信号線駆動回路用反転クロック信号（ＳＣＫＢ）、ビデオ信号用データ（ＤＡ
ＴＡ）、ラッチ信号（ＬＡＴ）を供給するものとする。または、回路５３６１は、一例と
して、回路５３６３＿１、及び回路５３６３＿２に、走査線駆動回路用スタート信号（Ｇ
ＳＰ）、走査線駆動回路用クロック信号（ＧＣＫ）、及び走査線駆動回路用反転クロック
信号（ＧＣＫＢ）を供給するものとする。または、回路５３６１は、回路５３６５に、バ
ックライト制御信号（ＢＬＣ）を供給するものとする。ただし、これに限定されず、回路
５３６１は、他にも様々な信号、様々な電圧、又は様々な電流などを、回路５３６２、回
路５３６３＿１、回路５３６３＿２、及び回路５３６５に供給することが可能である。
回路５３６２は、回路５３６１から供給される信号（例えば、ＳＳＰ、ＳＣＫ、ＳＣＫＢ
、ＤＡＴＡ、ＬＡＴ）に応じて、ビデオ信号を複数の配線５３７１に出力する機能を有し
、信号線駆動回路として機能することが可能である。回路５３６３＿１、及び回路５３６
３＿２は、回路５３６１から供給される信号（ＧＳＰ、ＧＣＫ、ＧＣＫＢ）に応じて、走
査信号を複数の配線５３７２に出力する機能を有し、走査線駆動回路として機能すること
が可能である。回路５３６５は、回路５３６１から供給される信号（ＢＬＣ）に応じて、
照明装置５３６６に供給する電力の量、又は時間などを制御することによって、照明装置
５３６６の輝度（又は平均輝度）を制御する機能を有し、電源回路として機能することが
可能である。
なお、複数の配線５３７１にビデオ信号が入力される場合、複数の配線５３７１は、信号
線、ビデオ信号線、又はソース線などとして機能することが可能である。複数の配線５３
７２に走査信号が入力される場合、複数の配線５３７２は、信号線、走査線、又はゲート
線などとして機能することが可能である。ただし、これに限定されない。
なお、回路５３６３＿１、及び回路５３６３＿２に、同じ信号が回路５３６１から入力さ
れる場合、回路５３６３＿１が複数の配線５３７２に出力する走査信号と、回路５３６３
＿２が複数の配線５３７２に出力する走査信号とは、おおむね等しいタイミングとなる場
合が多い。したがって、回路５３６３＿１、及び回路５３６３＿２が駆動する負荷を小さ
くすることができる。よって、表示装置を大きくすることができる。または、表示装置を
高精細にすることができる。または、回路５３６３＿１、及び回路５３６３＿２が有する
トランジスタのチャネル幅を小さくすることができるので、狭額縁な表示装置を得ること
ができる。ただし、これに限定されず、回路５３６１は、回路５３６３＿１と回路５３６
３＿２とに別々の信号を供給することが可能である。
なお、回路５３６３＿１と回路５３６３＿２との一方を省略することが可能である。
なお、画素部５３６４には、容量線、電源線、走査線などの配線を新たに配置することが
可能である。そして、回路５３６１は、これらの配線に信号又は電圧などを出力すること
が可能である。または、回路５３６３＿１又は回路５３６３＿２と同様の回路を新たに追
加し、この新たに追加した回路は、新たに追加した配線に走査信号などの信号を出力する
ことが可能である。
なお、画素５３６７が表示素子としてＥＬ素子などの発光素子を有することが可能である
。この場合、図１８（Ｂ）に示すように、表示素子が発光することが可能なので、回路５
３６５、及び照明装置５３６６は省略されることが可能である。そして、表示素子に電力
を供給するために、電源線として機能することが可能な複数の配線５３７３を画素部５３
６４に配置することが可能である。回路５３６１は、電圧（ＡＮＯ）という電源電圧を配
線５３７３に供給することが可能である。この配線５３７３は、画素の色要素別に接続さ
れることが可能であるし、全ての画素に共通して接続されることが可能である。
なお、図１８（Ｂ）では、一例として、回路５３６１は、回路５３６３＿１と回路５３６
３＿２とに別々の信号を供給する場合の一例を示す。回路５３６１は、走査線駆動回路用
スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号（ＧＣＫ１）、及び走査線駆
動回路用反転クロック信号（ＧＣＫＢ１）などの信号を回路５３６３＿１に供給する。そ
して、回路５３６１は、走査線駆動回路用スタート信号（ＧＳＰ２）、走査線駆動回路用
クロック信号（ＧＣＫ２）、及び走査線駆動回路用反転クロック信号（ＧＣＫＢ２）など
の信号を回路５３６３＿２に供給する。この場合、回路５３６３＿１は、複数の配線５３
７２のうち奇数行目の配線のみを走査し、回路５３６３＿２は、複数の配線５３７２のう
ち偶数行目の配線のみを走査することが可能になる。よって、回路５３６３＿１、及び回
路５３６３＿２の駆動周波数を小さくできるので、消費電力の低減を図ることができる。
または、１段分のフリップフロップをレイアウトすることが可能な面積を大きくすること
ができる。よって、表示装置を高精細にすることができる。または、表示装置を大型にす
ることができる。ただし、これに限定されず、図１８（Ａ）と同様に、回路５３６１は、
回路５３６３＿１と回路５３６３＿２とに同じ信号を出力することが可能である。
なお、図１８（Ｂ）と同様に、図１８（Ａ）においても、回路５３６１は、回路５３６３
＿１と回路５３６３＿２とに別々の信号を供給することが可能である。
以上、表示装置のシステムブロックの一例について説明した。
次に、表示装置の構成の一例について、図１９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、及び（
Ｅ）を参照して説明する。
図１９（Ａ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５
３６２、回路５３６３＿１、及び回路５３６３＿２など）は、画素部５３６４と同じ基板
５３８０に形成される。そして、回路５３６１は、画素部５３６４とは別の基板に形成さ
れる。こうして、外部部品の数が減るので、コストの低減を図ることができる。または、
基板５３８０に入力される信号又は電圧の数が減るので、基板５３８０と、外部部品との
接続数を減らすことができる。よって、信頼性の向上、又は歩留まりの向上を図ることが
できる。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板は、ＴＡＢ（Ｔａ
ｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式によってＦＰＣ（Ｆｌｅｘｉｂｌｅ
Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）に実装されることが可能である。または、当該基板は
、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式によって画素部５３６４と同じ基板５３８
０に実装することが可能である。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板には、単結晶半導
体を用いたトランジスタを形成することが可能である。したがって、当該基板に形成され
る回路は、駆動周波数の向上、駆動電圧の向上、出力信号のばらつきの低減などのメリッ
トを得ることができる。
なお、外部回路からは、入力端子５３８１を介して信号、電圧、又は電流などが入力され
る場合が多い。
図１９（Ｂ）では、駆動周波数が低い回路（例えば、回路５３６３＿１、回路５３６３＿
２）は、画素部５３６４と同じ基板５３８０に形成される。そして、回路５３６１、及び
回路５３６２は、画素部５３６４とは別の基板に形成される。こうして、移動度が小さい
トランジスタによって、基板５３８０に形成される回路を構成することが可能になる。よ
って、トランジスタの半導体層として、非単結晶半導体、非晶質半導体、微結晶半導体、
有機半導体、又は酸化物半導体などを用いることが可能になる。したがって、表示装置の
大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図ることができる。
なお、図１９（Ｃ）に示すように、回路５３６２の一部（回路５３６２ａ）が画素部５３
６４と同じ基板５３８０に形成され、残りの回路５３６２（回路５３６２ｂ）が画素部５
３６４とは別の基板に形成されることが可能である。回路５３６２ａは、移動度が低いト
ランジスタによって構成することが可能な回路（例えば、シフトレジスタ、セレクタ、ス
イッチなど）を有する場合が多い。そして、回路５３６２ｂは、移動度が高く、特性ばら
つきが小さいトランジスタによって構成することが好ましい回路（例えば、シフトレジス
タ、ラッチ回路、バッファ回路、ＤＡ変換回路、ＡＤ変換回路など）を有する場合が多い
。こうすることによって、図１９（Ｂ）と同様に、トランジスタの半導体層として、非単
結晶半導体、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いる
ことが可能となり、さらに外部部品の削減を図ることができる。
図１９（Ｄ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５
３６２、回路５３６３＿１、及び回路５３６３＿２など）、及びこれらの回路を制御する
機能を有する回路（例えば、回路５３６１）は、画素部５３６４とは別の基板に形成され
る。こうして、画素部と、その周辺回路とを別々の基板に形成することが可能になるので
、歩留まりの向上を図ることができる。
なお、図１９（Ｄ）と同様に、図１９（Ａ）～（Ｃ）においても、回路５３６３＿１、及
び回路５３６３＿２を画素部５３６４とは別の基板に形成することが可能である。
図１９（Ｅ）では、回路５３６１の一部（回路５３６１ａ）が画素部５３６４と同じ基板
５３８０に形成され、残りの回路５３６１（回路５３６１ｂ）が画素部５３６４とは別の
基板に形成される。回路５３６１ａは、移動度が小さいトランジスタによって構成するこ
とが可能な回路（例えば、スイッチ、セレクタ、レベルシフト回路など）を有する場合が
多い。そして、回路５３６１ｂは、移動度が高く、ばらつきが小さいトランジスタを用い
て構成することが好ましい回路（例えば、シフトレジスタ、タイミングジェネレータ、オ
シレータ、レギュレータ、又はアナログバッファなど）を有する場合が多い。
なお、図１９（Ａ）～（Ｄ）においても、回路５３６１ａを画素部５３６４と同じ基板に
形成し、回路５３６１ｂを画素部５３６４とは別の基板に形成することが可能である。
ここで、回路５３６３＿１、及び回路５３６３＿２として、実施の形態１または実施の形
態２の半導体装置又はシフトレジスタを用いることが可能である。この場合、回路５３６
３＿１、及び回路５３６３＿２と画素部とが同じ基板に形成されることによって、当該基
板に形成される全てのトランジスタの極性をＮチャネル型又はＰチャネル型とすることが
可能である。したがって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの
削減を図ることができる。特に、全てのトランジスタの極性がＮチャネル型である場合に
は、トランジスタの半導体層として、非単結晶半導体、非晶質半導体、微結晶半導体、有
機半導体、又は酸化物半導体などを用いることが可能になる。よって、表示装置の大型化
、コストの低減、又は歩留まりの向上などを図ることができる。
または、実施の形態１または実施の形態２の半導体装置、又はシフトレジスタは、トラン
ジスタのチャネル幅を小さくすることができる。よって、レイアウト面積を小さくするこ
とができるので、額縁を小さくすることができる。または、レイアウト面積を小さくする
ことができるので、解像度を高くすることができる。
または、実施の形態１または実施の形態２の半導体装置、又はシフトレジスタは、寄生容
量を小さくすることができる。よって、消費電力を低減することができる。または、外部
回路の電流能力を小さくすることができる。または、外部回路のサイズ、又は当該外部回
路を有する表示装置のサイズを小さくすることができる。
なお、非単結晶半導体、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体な
どを半導体層として用いるトランジスタは、閾値電圧の増加、又は移動度の低下などの特
性劣化を生じる場合が多い。しかし、実施の形態１または実施の形態２の半導体装置又は
シフトレジスタは、トランジスタの特性劣化を抑制することができるので、表示装置の寿
命を長くすることができる。
なお、回路５３６２の一部として、実施の形態１または実施の形態２の半導体装置、又は
シフトレジスタを用いることが可能である。例えば、回路５３６２ａは、実施の形態１ま
たは実施の形態２の半導体装置、又はシフトレジスタを有することが可能である。
（実施の形態４）
本実施の形態では、信号線駆動回路の一例について説明する。なお、信号線駆動回路を半
導体装置、又は信号生成回路と示すことが可能である。
信号線駆動回路の一例について、図２０（Ａ）を参照して説明する。信号線駆動回路は、
回路２００１、及び回路２００２を有する。回路２００２は、回路２００２＿１～２００
２＿Ｎ（Ｎは自然数）という複数の回路を有する。回路２００２＿１～２００２＿Ｎは、
各々、トランジスタ２００３＿１～２００３＿ｋ（ｋは自然数）という複数のトランジス
タを有する。トランジスタ２００３＿１～２００３＿ｋは、Ｎチャネル型であるものとす
る。ただし、これに限定されず、トランジスタ２００３＿１～２００３＿ｋは、Ｐチャネ
ル型とすることが可能であるし、ＣＭＯＳ型のスイッチとすることが可能である。
信号線駆動回路の接続関係について、回路２００２＿１を例にして説明する。トランジス
タ２００３＿１～２００３＿ｋの第１の端子は、各々、配線２００４＿１～２００４＿ｋ
と接続される。トランジスタ２００３＿１～２００３＿ｋの第２の端子は、各々、配線Ｓ
１～Ｓｋと接続される。トランジスタ２００３＿１～２００３＿ｋのゲートは、配線２０
０４＿１と接続される。
回路２００１は、配線２００５＿１～２００５＿Ｎに順番にハイレベルの信号を出力する
機能を有する。または、回路２００２＿１～２００２＿Ｎを順番に選択する機能を有する
。このように、回路２００１は、シフトレジスタとしての機能を有する。ただし、これに
限定されない。回路２００１は、配線２００５＿１～２００５＿Ｎに様々な順番でハイレ
ベルの信号を出力することが可能である。または、回路２００２＿１～２００２＿Ｎを様
々な順番で選択することが可能である。このように、回路２００１は、デコーダとしての
機能を有することが可能である。
回路２００２＿１は、配線２００４＿１～２００４＿ｋと配線Ｓ１～Ｓｋとの導通状態を
制御する機能を有する。または、回路２００２＿１は、配線２００４＿１～２００４＿ｋ
の電位を配線Ｓ１～Ｓｋに供給する機能を有する。このように、回路２００２＿１は、セ
レクタとしての機能を有することが可能である。ただし、これに限定されない。なお、回
路２００２＿２～２００２＿Ｎは、回路２００２＿１と同様の機能を有することが可能で
ある。
トランジスタ２００３＿１～２００３＿Ｎは、各々、配線２００４＿１～２００４＿ｋと
配線Ｓ１～Ｓｋとの導通状態を制御する機能を有する。または、トランジスタ２００３＿
１～２００３＿Ｎは、各々、配線２００４＿１～２００４＿ｋの電位を配線Ｓ１～Ｓｋに
供給する機能を有する。例えば、トランジスタ２００３＿１は、配線２００４＿１と配線
Ｓ１との導通状態を制御する機能を有する。または、トランジスタ２００３＿１は、配線
２００４＿１の電位を配線Ｓ１に供給する機能を有する。このように、トランジスタ２０
０３＿１～２００３＿Ｎは、各々、スイッチとしての機能を有することが可能である。た
だし、これに限定されない。
なお、配線２００４＿１～２００４＿ｋには、各々、信号が入力される場合が多い。当該
信号は、画像情報又は画像信号に応じたアナログ信号である場合が多い。このように、当
該信号は、ビデオ信号としての機能を有することが可能である。よって、配線２００４＿
１～２００４＿ｋは、信号線としての機能を有することが可能である。ただし、これに限
定されない。例えば、画素構成によっては、デジタル信号であることが可能であるし、ア
ナログ電圧であることが可能であるし、アナログ電流であることが可能である。
次に、図２０（Ａ）の信号線駆動回路の動作について、図２０（Ｂ）のタイミングチャー
トを参照して説明する。図２０（Ｂ）には、信号２０１５＿１～２０１５＿Ｎ、及び信号
２０１４＿１～２０１４＿ｋの一例を示す。信号２０１５＿１～２０１５＿Ｎは、各々、
回路２００１の出力信号の一例であり、信号２０１４＿１～２０１４＿ｋは、各々、配線
２００４＿１～２００４＿ｋに入力される信号の一例である。なお、信号線駆動回路の１
動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択期間は、一例
として、期間Ｔ０、及び期間Ｔ１～期間ＴＮに分割される。期間Ｔ０は、選択された行に
属する画素にプリチャージ用の電圧を同時に印加するための期間であり、プリチャージ期
間としての機能を有することが可能である。期間Ｔ１～ＴＮは、各々、選択された行に属
する画素にビデオ信号を書き込むための期間であり、書き込み期間としての機能を有する
ことが可能である。
まず、期間Ｔ０において、回路２００１は、配線２００５＿１～２００５＿Ｎに、ハイレ
ベルの信号を供給する。すると、例えば、回路２００２＿１において、トランジスタ２０
０３＿１～２００３＿ｋがオンになるので、配線２００４＿１～２００４＿ｋと、配線Ｓ
１～Ｓｋとが導通状態になる。このとき、配線２００４＿１～２００４＿ｋには、プリチ
ャージ電圧Ｖｐが供給される。よって、プリチャージ電圧Ｖｐは、トランジスタ２００３
＿１～２００３＿ｋを介して、配線Ｓ１～Ｓｋにそれぞれ出力される。よって、プリチャ
ージ電圧Ｖｐは、選択された行に属する画素に書き込まれるので、選択された行に属する
画素がプリチャージされる。
期間Ｔ１～期間ＴＮにおいて、回路２００１は、ハイレベルの信号を配線２００５＿１～
２００５＿Ｎに順番に出力する。例えば、期間Ｔ１において、回路２００１は、ハイレベ
ルの信号を配線２００５＿１に出力する。すると、トランジスタ２００３＿１～２００３
＿ｋはオンになるので、配線２００４＿１～２００４＿ｋと、配線Ｓ１～Ｓｋとが導通状
態になる。このとき、配線２００４＿１～２００４＿ｋには、Ｄａｔａ（Ｓ１）～Ｄａｔ
ａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）～Ｄａｔａ（Ｓｋ）は、各々、トランジスタ
２００３＿１～２００３＿ｋを介して、選択される行に属する画素のうち、１列目～ｋ列
目の画素に書き込まれる。こうして、期間Ｔ１～ＴＮにおいて、選択された行に属する画
素に、ｋ列ずつ順番にビデオ信号が書き込まれる。
以上のように、ビデオ信号が複数の列ずつ画素に書き込まれることによって、ビデオ信号
の数、又は配線の数を減らすことができる。よって、外部回路との接続数を減らすことが
できるので、歩留まりの向上、信頼性の向上、部品点数の削減、及び／又は、コストの削
減を図ることができる。または、ビデオ信号が複数の列ずつ画素に書き込まれることによ
って、書き込み時間を長くすることができる。よって、ビデオ信号の書き込み不足を防止
することができるので、表示品位の向上を図ることができる。
なお、ｋを大きくすることによって、外部回路との接続数を減らすことができる。ただし
、ｋが大きすぎると、画素への書き込み時間が短くなる。よって、ｋ≦６であることが好
ましい。より好ましくはｋ≦３であることが好ましい。さらに好ましくはｋ＝２であるこ
とが好ましい。ただし、これに限定されない。
特に、画素の色要素がｎ（ｎは自然数）個である場合、ｋ＝ｎ、又はｋ＝ｎ×ｄ（ｄは自
然数）であることが好ましい。例えば、画素の色要素が赤（Ｒ）と緑（Ｇ）と青（Ｂ）と
の三つに分割される場合、ｋ＝３、又はｋ＝３×ｄであることが好ましい。ただし、これ
に限定されない。例えば、画素がｍ（ｍは自然数）個のサブ画素（以下サブピクセル又は
副画素ともいう）に分割される場合、ｋ＝ｍ、又はｋ＝ｍ×ｄであることが好ましい。例
えば、画素が２個のサブ画素に分割される場合、ｋ＝２であることが好ましい。または、
画素の色要素がｎ個である場合、ｋ＝ｍ×ｎ、又はｋ＝ｍ×ｎ×ｄであることが好ましい
。ただし、これに限定されない。
なお、図２０（Ｃ）に示すように、回路２００１の駆動周波数、及び回路２００２の駆動
周波数は、遅い場合が多いので、回路２００１、及び回路２００２は、画素部２００７と
同じ基板に形成されることが可能である。こうして、画素部が形成される基板と、外部回
路との接続数を減らすことができるので、歩留まりの向上、信頼性の向上、部品数の削減
、又はコストの削減などを図ることができる。特に、信号線駆動回路２００６も画素部２
００７と同じ基板に形成されることによって、さらに外部回路との接続数を減らすことが
できる。ただし、これに限定されない。例えば、図２０（Ｄ）に示すように、回路２００
１は画素部２００７とは別の基板に形成され、回路２００２は、画素部２００７と同じ基
板に形成されることが可能である。この場合でも、画素部が形成される基板と、外部回路
との接続数を減らすことができるので、歩留まりの向上、信頼性の向上、部品数の削減、
又はコストの削減などを図ることができる。または、画素部２００７と同じ基板に形成す
る回路が少なくなるので、額縁を小さくすることができる。
なお、回路２００１としては、実施の形態１または実施の形態２の半導体装置又はシフト
レジスタを用いることが可能である。この場合、回路２００１が有する全てのトランジス
タの極性をＮチャネル型、又はＰチャネル型とすることが可能である。したがって、工程
数の削減、歩留まりの向上、又はコストの削減を図ることができる。
なお、回路２００１だけでなく、回路２００２＿１～２００２＿Ｎが有する全てのトラン
ジスタの極性もＮチャネル型、又はＰチャネル型とすることが可能である。したがって、
回路２００１、及び回路２００２＿１～２００２＿Ｎが、画素部と同じ基板に形成される
場合、工程数の削減、歩留まりの向上、又はコストの削減を図ることができる。特に、全
てのトランジスタの極性をＮチャネル型とすることによって、トランジスタの半導体層と
して、非単結晶半導体、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体な
どを用いることができる。なぜなら、回路２００１、及び回路２００２＿１～２００２＿
Ｎの駆動周波数は、低い場合が多いからである。
（実施の形態５）
本実施の形態では、保護回路の一例について説明する。
まず、保護回路の一例について、図２１（Ａ）を参照して説明する。保護回路３０００は
、配線３０１１に接続される半導体デバイス（例えばトランジスタ、容量素子、回路など
）などがＥＳＤ（静電気放電）によって破壊されることを防止する目的で設けられる。保
護回路３０００は、トランジスタ３００１、及びトランジスタ３００２を有する。トラン
ジスタ３００１、及びトランジスタ３００２は、Ｎチャネル型である場合が多い。ただし
、これに限定されず、Ｐチャネル型であることが可能である。
トランジスタ３００１の第１の端子は、配線３０１２と接続され、トランジスタ３００１
の第２の端子は、配線３０１１と接続され、トランジスタ３００１のゲートは、配線３０
１１と接続される。トランジスタ３００２の第１の端子は、配線３０１３と接続され、ト
ランジスタ３００２の第２の端子は、配線３０１１と接続され、トランジスタ３００２の
ゲートは、配線３０１３と接続される。
配線３０１１には、一例として、信号（例えば、走査信号、ビデオ信号、クロック信号、
スタート信号、リセット信号、又は選択信号など）、又は、電圧（負電源電圧、グランド
電圧、正電源電圧など）が供給されることが可能である。配線３０１２には、一例として
、正電源電圧（ＶＤＤ）が供給されるものとする。配線３０１３には、一例として、負電
源電圧（ＶＳＳ）、又はグランド電圧などが供給されるものとする。ただし、これに限定
されない。
配線３０１１の電位がＶＳＳ～ＶＤＤの間の値であれば、トランジスタ３００１、及びト
ランジスタ３００２はオフになる。よって、配線３０１１に供給される電圧又は信号など
は、配線３０１１と接続される半導体デバイスに供給される。ただし、静電気などの影響
によって、配線３０１１に、電源電圧よりも高い電位、又は電源電圧よりも低い電位が供
給される場合がある。そして、この電源電圧よりも高い電位又は電源電圧よりも低い電位
によって、配線３０１１と接続される半導体デバイスが破壊されることがある。このよう
な半導体デバイスの静電破壊を防止するために、配線３０１１に電源電圧よりも高い電位
が供給される場合、トランジスタ３００１がオンになる。すると、配線３０１１の電荷は
、トランジスタ３００１を介して配線３０１２に移動するので、配線３０１１の電位が減
少する。一方で、配線３０１１に電源電圧よりも低い電位が供給される場合、トランジス
タ３００２がオンになる。すると、配線３０１１の電荷は、トランジスタ３００２を介し
て配線３０１３に移動するので、配線３０１１の電位が上昇する。こうして、配線３０１
１と接続される半導体デバイスの静電破壊を防ぐことができる。
なお、図２１（Ａ）で述べる構成において、図２１（Ｂ）に示すように、トランジスタ３
００２を省略することが可能である。または、図２１（Ａ）で述べる構成において、図２
１（Ｃ）に示すように、トランジスタ３００１を省略することが可能である。ただし、こ
れに限定されない。
なお、図２１（Ａ）～（Ｃ）で述べる構成において、図２１（Ｄ）に示すように、配線３
０１１と配線３０１２との間に、トランジスタを直列に接続することが可能である。また
は、配線３０１１と配線３０１３との間に、トランジスタを直列に接続することが可能で
ある。トランジスタ３００３の第１の端子は、配線３０１２と接続され、トランジスタ３
００３の第２の端子は、トランジスタ３００１の第１の端子と接続され、トランジスタ３
００３のゲートは、トランジスタ３００１の第１の端子と接続される。トランジスタ３０
０４の第１の端子は、配線３０１３と接続され、トランジスタ３００４の第２の端子は、
トランジスタ３００２の第１の端子と接続され、トランジスタ３００４のゲートは、トラ
ンジスタ３００４の第１の端子と接続される。ただし、これに限定されない。例えば、図
２１（Ｅ）に示すように、トランジスタ３００１のゲートとトランジスタ３００３のゲー
トとは接続されることが可能である。または、トランジスタ３００２のゲートとトランジ
スタ３００４のゲートとは接続されることが可能である。
なお、図２１（Ａ）～（Ｅ）で述べる構成において、図２１（Ｆ）に示すように、配線３
０１１と配線３０１２との間に、トランジスタを並列に接続されることが可能である。ま
たは、配線３０１１と配線３０１３との間に、トランジスタを並列に接続することが可能
である。トランジスタ３００３の第１の端子は、配線３０１２と接続され、トランジスタ
３００３の第２の端子は、配線３０１１と接続され、トランジスタ３００３のゲートは、
配線３０１１と接続される。トランジスタ３００４の第１の端子は、配線３０１３と接続
され、トランジスタ３００４の第２の端子は、配線３０１１と接続され、トランジスタ３
００４のゲートは、配線３０１３と接続される。
なお、図２１（Ａ）～（Ｆ）で述べる構成において、図２１（Ｇ）に示すように、トラン
ジスタ３００１のゲートと第１の端子との間に、容量素子３００５と抵抗素子３００６と
を並列に接続することが可能である。または、トランジスタ３００２のゲートと第１の端
子との間に、容量素子３００７と抵抗素子３００８とを並列に接続することが可能である
。こうすることによって、保護回路３０００自体の破壊又は劣化を防止することができる
。例えば、配線３０１１に電源電圧よりも高い電位が供給される場合、トランジスタ３０
０１のＶｇｓが大きくなる。よって、トランジスタ３００１がオンになるので、配線３０
１１の電位が減少する。しかし、トランジスタ３００１のゲートと第２の端子との間には
、大きな電圧が印加されるので、トランジスタ３００１が破壊される、又は劣化すること
がある。これを防止するために、トランジスタ３００１のゲートの電位を上昇させて、ト
ランジスタ３００１のＶｇｓを小さくする。これを実現するために、容量素子３００５が
用いられる。トランジスタ３００１がオンになると、トランジスタ３００１の第１の端子
が瞬間的に上昇する。すると、容量素子３００５の容量結合によって、トランジスタ３０
０１のゲートの電位が上昇する。こうして、トランジスタ３００１のＶｇｓを小さくする
ことができ、トランジスタ３００１の破壊又は劣化を抑制することができる。ただし、こ
れに限定されない。同様に、配線３０１１に電源電圧よりも低い電位が供給されると、ト
ランジスタ３００２の第１の端子の電位が瞬間的に減少する。すると、容量素子３００７
の容量結合によって、トランジスタ３００２のゲートの電位が減少する。こうして、トラ
ンジスタ３００２のＶｇｓを小さくすることができるので、トランジスタ３００２の破壊
又は劣化を抑制することができる。
ここで、図２１（Ａ）～（Ｇ）で述べる保護回路は、様々なところに用いることが可能で
ある。図２２（Ａ）には、一例として、ゲート信号線に保護回路を設ける場合の構成を示
す。この場合、配線３０１２、及び配線３０１３は、ゲートドライバ３１００に接続され
る配線のいずれかと接続することが可能である。こうすることによって、電源の数、及び
配線の数を減らすことができる。図２２（Ｂ）には、一例として、ＦＰＣなどの外部から
信号又は電圧が供給される端子に、保護回路を設ける場合の構成を示す。この場合、配線
３０１２、及び配線３０１３は、外部端子のいずれかと接続されることが可能である。例
えば、配線３０１２は端子３１０１ａと接続され、配線３０１３が端子３１０１ｂと接続
されるとする。この場合、端子３１０１ａに設けられる保護回路において、トランジスタ
３００１を省略することが可能である。同様に、端子３１０１ｂに設けられる保護回路に
おいて、トランジスタ３００２を省略することが可能である。こうすることによって、ト
ランジスタの数を減らすことができるので、レイアウト面積の縮小を図ることができる。
（実施の形態６）
本実施の形態では、トランジスタの構造の一例について図２３（Ａ）、（Ｂ）、及び（Ｃ
）を参照して説明する。
図２３（Ａ）は、トップゲート型のトランジスタの構造の一例、又は表示装置の構造の一
例を示す図である。図２３（Ｂ）は、ボトムゲート型のトランジスタの構造の一例、又は
表示装置の構造の一例を示す図である。図２３（Ｃ）は、半導体基板を用いて作製される
トランジスタの構造の一例を示す図である。
図２３（Ａ）のトランジスタの一例は、基板５２６０と、基板５２６０の上に形成される
絶縁層５２６１と、絶縁層５２６１の上に形成され、領域５２６２ａ、領域５２６２ｂ、
領域５２６２ｃ、領域５２６２ｄ、及び５２６２ｅを有する半導体層５２６２と、半導体
層５２６２を覆うように形成される絶縁層５２６３と、半導体層５２６２及び絶縁層５２
６３の上に形成される導電層５２６４と、絶縁層５２６３及び導電層５２６４の上に形成
され、開口部を有する絶縁層５２６５と、絶縁層５２６５の上及び絶縁層５２６５の開口
部に形成される導電層５２６６と、を有する。
図２３（Ｂ）のトランジスタの一例は、基板５３００と、基板５３００の上に形成される
導電層５３０１と、導電層５３０１を覆うように形成される絶縁層５３０２と、導電層５
３０１及び絶縁層５３０２の上に形成される半導体層５３０３ａと、半導体層５３０３ａ
の上に形成される半導体層５３０３ｂと、半導体層５３０３ｂの上及び絶縁層５３０２の
上に形成される導電層５３０４と、絶縁層５３０２の上及び導電層５３０４の上に形成さ
れ、開口部を有する絶縁層５３０５と、絶縁層５３０５の上及び絶縁層５３０５の開口部
に形成される導電層５３０６と、を有する。
図２３（Ｃ）のトランジスタの一例は、領域５３５３及び領域５３５５を有する半導体基
板５３５２と、半導体基板５３５２の上に形成される絶縁層５３５６と、半導体基板５３
５２の上に形成される絶縁層５３５４と、絶縁層５３５６の上に形成される導電層５３５
７と、絶縁層５３５４、絶縁層５３５６、及び導電層５３５７の上に形成され、開口部を
有する絶縁層５３５８と、絶縁層５３５８の上及び絶縁層５３５８の開口部に形成される
導電層５３５９とを有する。こうして、領域５３５０と領域５３５１とに、各々、トラン
ジスタが作製される。
なお、図２３（Ａ）～（Ｃ）で述べるトランジスタの構造において、図２３（Ａ）に示す
ように、トランジスタの上に、導電層５２６６の上及び絶縁層５２６５の上に形成され、
開口部を有する絶縁層５２６７と、絶縁層５２６７の上及び絶縁層５２６７の開口部に形
成される導電層５２６８と、絶縁層５２６７の上及び導電層５２６８の上に形成され、開
口部を有する絶縁層５２６９と、絶縁層５２６９の上及び絶縁層５２６９の開口部に形成
される発光層５２７０と、絶縁層５２６９の上及び発光層５２７０の上に形成される導電
層５２７１と、を形成することが可能である。
なお、図２３（Ａ）～（Ｃ）で述べるトランジスタの構造において、図２３（Ｂ）に示す
ように、トランジスタの上に、絶縁層５３０５の上及び導電層５３０６の上に配置される
液晶層５３０７と、液晶層５３０７の上に形成される導電層５３０８と、を形成すること
が可能である。
絶縁層５２６１は、下地膜として機能することが可能である。絶縁層５３５４は、素子間
分離層（例えばフィールド酸化膜）として機能する。絶縁層５２６３、絶縁層５３０２、
絶縁層５３５６は、ゲート絶縁膜として機能することが可能である。導電層５２６４、導
電層５３０１、導電層５３５７は、ゲート電極として機能することが可能である。絶縁層
５２６５、絶縁層５２６７、絶縁層５３０５、及び絶縁層５３５８は、層間膜、又は平坦
化膜として機能することが可能である。導電層５２６６、導電層５３０４、及び導電層５
３５９は、配線、トランジスタの電極、又は容量素子の電極などとして機能することが可
能である。導電層５２６８、及び導電層５３０６は、画素電極、又は反射電極などとして
機能することが可能である。絶縁層５２６９は、隔壁として機能することが可能である。
導電層５２７１、及び導電層５３０８は、対向電極、又は共通電極などとして機能するこ
とが可能である。
基板５２６０、及び基板５３００の一例としては、ガラス基板、石英基板、単結晶基板（
例えばシリコン基板）、ＳＯＩ基板、プラスチック基板、金属基板、ステンレス基板、ス
テンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有
する基板又は可撓性基板などがある。ガラス基板の一例としては、バリウムホウケイ酸ガ
ラス、アルミノホウケイ酸ガラスなどがある。可撓性基板の一例としては、ポリエチレン
テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフ
ォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂な
どがある。他にも、貼り合わせフィルム（ポリプロピレン、ポリエステル、ビニル、ポリ
フッ化ビニル、塩化ビニルなど）、繊維状な材料を含む紙、基材フィルム（ポリエステル
、ポリアミド、ポリイミド、無機蒸着フィルム、紙類等）などがある。
半導体基板５３５２としては、一例として、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基
板を用いることが可能である。領域５３５３は、一例として、半導体基板５３５２に不純
物が添加された領域であり、ウェルとして機能する。例えば、半導体基板５３５２がｐ型
の導電型を有する場合、領域５３５３は、ｎ型の導電型を有し、ｎウェルとして機能する
。一方で、半導体基板５３５２がｎ型の導電型を有する場合、領域５３５３は、ｐ型の導
電型を有し、ｐウェルとして機能する。領域５３５５は、一例として、不純物が半導体基
板５３５２に添加された領域であり、ソース領域又はドレイン領域として機能する。なお
、半導体基板５３５２に、ＬＤＤ領域を形成することが可能である。
絶縁層５２６１の一例としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸
化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ
＞０）膜などの酸素若しくは窒素を有する膜、又はこれらの積層構造などがある。絶縁層
５２６１が２層構造で設けられる場合の一例としては、１層目の絶縁層として窒化珪素膜
を設け、２層目の絶縁層として酸化珪素膜を設けることが可能である。絶縁層５２６１が
３層構造で設けられる場合の一例としては、１層目の絶縁層として酸化珪素膜を設け、２
層目の絶縁層として窒化珪素膜を設け、３層目の絶縁層として酸化珪素膜を設けることが
可能である。
半導体層５２６２、半導体層５３０３ａ、及び半導体層５３０３ｂの一例としては、非単
結晶半導体（例えば、非晶質（アモルファス）シリコン、多結晶シリコン、微結晶シリコ
ンなど）、単結晶半導体、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、酸化物半
導体（例えば、ＺｎＯ、ＩｎＧａＺｎＯ、ＩＺＯ（インジウム亜鉛酸化物）、ＩＴＯ（イ
ンジウム錫酸化物）、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ））、有機半導体、又
はカーボンナノチューブなどがある。
なお、例えば、領域５２６２ａは、不純物が半導体層５２６２に添加されていない真性の
状態であり、チャネル領域として機能する。ただし、領域５２６２ａに不純物を添加する
ことが可能であり、領域５２６２ａに添加される不純物は、領域５２６２ｂ、領域５２６
２ｃ、領域５２６２ｄ、又は領域５２６２ｅに添加される不純物の濃度よりも低いことが
好ましい。領域５２６２ｂ、及び領域５２６２ｄは、領域５２６２ｃ又は領域５２６２ｅ
よりも低濃度の不純物が添加された領域であり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ：ＬＤＤ）領域として機能する。ただし、領域５２６２ｂ、及び領域５２６２
ｄを省略することが可能である。領域５２６２ｃ、及び領域５２６２ｅは、高濃度に不純
物が半導体層５２６２に添加された領域であり、ソース領域又はドレイン領域として機能
する。
なお、半導体層５３０３ｂは、不純物元素としてリンなどが添加された半導体層であり、
ｎ型の導電型を有する。
なお、半導体層５３０３ａとして、酸化物半導体、又は化合物半導体が用いられる場合、
半導体層５３０３ｂを省略することが可能である。
絶縁層５２６３、絶縁層５３０２、及び絶縁層５３５６の一例としては、酸化珪素（Ｓｉ
Ｏｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、
窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜などの酸素若しくは窒素を有する膜、又
はこれらの積層構造などがある。
導電層５２６４、導電層５２６６、導電層５２６８、導電層５２７１、導電層５３０１、
導電層５３０４、導電層５３０６、及導電層５３０８、導電層５３５７、及び導電層５３
５９の一例としては、単層構造の導電膜、又はこれらの積層構造などがある。当該導電膜
の一例としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデ
ン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ
）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マンガン（Ｍｎ）、コバルト
（Ｃｏ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、炭素
（Ｃ）、スカンジウム（Ｓｃ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）
、錫（Ｓｎ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）によって構成される群から選ば
れた一つの元素の単体膜、又は、群から選ばれた一つ又は複数の元素を含む化合物などが
ある。なお、当該単体膜又は化合物は、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、及び
／又は、酸素（Ｏ）などを含むことが可能である。当該化合物の一例としては、前述した
複数の元素から選ばれた一つ若しくは複数の元素を含む合金（例えば、インジウム錫酸化
物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（
ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）、酸化錫カドミウム（ＣＴＯ）、ア
ルミニウムネオジム（Ａｌ－Ｎｄ）、アルミニウムタングステン（Ａｌ－Ｗ）、アルミニ
ウムジルコニウム（Ａｌ－Ｚｒ）、アルミニウムチタン（Ａｌ－Ｔｉ）、アルミニウムセ
リウム（Ａｌ－Ｃｅ）、マグネシウム銀（Ｍｇ－Ａｇ）、モリブデンニオブ（Ｍｏ－Ｎｂ
）、モリブデンタングステン（Ｍｏ－Ｗ）、モリブデンタンタル（Ｍｏ－Ｔａ）などの合
金材料）、前述した複数の元素から選ばれた一つ若しくは複数の元素と窒素との化合物（
例えば、窒化チタン、窒化タンタル、窒化モリブデンなどの窒化膜）、又は、前述した複
数の元素から選ばれた一つ若しくは複数の元素とシリコンとの化合物（例えば、タングス
テンシリサイド、チタンシリサイド、ニッケルシリサイド、アルミニウムシリコン、モリ
ブデンシリコンなどのシリサイド膜）などがある。他にも、例えば、カーボンナノチュー
ブ、有機ナノチューブ、無機ナノチューブ、又は金属ナノチューブなどのナノチューブ材
料がある。
なお、導電層は、単層構造とすることが可能であるし、多層構造とすることが可能である
。
絶縁層５２６５、絶縁層５２６７、絶縁層５２６９、絶縁層５３０５、及び絶縁層５３５
８の一例としては、単層構造の絶縁層、又はこれらの積層構造などがある。当該絶縁層の
一例としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、若しくは酸化窒化珪
素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜
等の酸素若しくは窒素を含む膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む
膜、又は、シロキサン樹脂、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール
、ベンゾシクロブテン、若しくはアクリル等の有機材料などがある。
なお、絶縁層５３０５の上及び導電層５３０６の上には、配向膜として機能する絶縁層、
突起部として機能する絶縁層などを形成することが可能である。
なお、導電層５３０８の上には、カラーフィルタ、ブラックマトリクス、又は突起部とし
て機能する絶縁層などを形成することが可能である。導電層５３０８の下には、配向膜と
して機能する絶縁層を形成することが可能である。
本実施の形態のトランジスタは、実施の形態１～実施の形態２で述べるシフトレジスタに
用いることが可能である。実施の形態１～実施の形態２で述べるシフトレジスタでは、ト
ランジスタの劣化を抑制することができるので、図２３（Ｂ）において、半導体層として
、非晶質半導体、若しくは微結晶半導体などの非単結晶半導体、有機半導体、又は酸化物
半導体などを用いることができる。したがって、製造工程の削減、製造コストの削減、歩
留まりの向上、又は表示装置を大きくすることなどができる。
（実施の形態７）
本実施の形態では、表示装置の断面構造の一例について、図２４（Ａ）、（Ｂ）、及び（
Ｃ）を参照して説明する。
図２４（Ａ）は、表示装置の上面図の一例である。基板５３９１に、駆動回路５３９２と
画素部５３９３とが形成されている。駆動回路５３９２の一例としては、走査線駆動回路
、又は信号線駆動回路などがある。
図２４（Ｂ）には、図２４（Ａ）のＡ－Ｂ断面の一例を示す。そして、図２４（Ｂ）には
、基板５４００と、基板５４００の上に形成される導電層５４０１と、導電層５４０１を
覆うように形成される絶縁層５４０２と、導電層５４０１及び絶縁層５４０２の上に形成
される半導体層５４０３ａと、半導体層５４０３ａの上に形成される半導体層５４０３ｂ
と、半導体層５４０３ｂの上及び絶縁層５４０２の上に形成される導電層５４０４と、絶
縁層５４０２の上及び導電層５４０４の上に形成され、開口部を有する絶縁層５４０５と
、絶縁層５４０５の上及び絶縁層５４０５の開口部に形成される導電層５４０６と、絶縁
層５４０５の上及び導電層５４０６の上に配置される絶縁層５４０８と、絶縁層５４０５
の上に形成される液晶層５４０７と、液晶層５４０７の上及び絶縁層５４０５の上に形成
される導電層５４０９と、導電層５４０９の上に形成される基板５４１０とを示す。
導電層５４０１は、ゲート電極として機能することが可能である。絶縁層５４０２は、ゲ
ート絶縁膜として機能することが可能である。導電層５４０４は、配線、トランジスタの
電極、又は容量素子の電極などとして機能することが可能である。絶縁層５４０５は、層
間膜、又は平坦化膜として機能することが可能である。導電層５４０６は、配線、画素電
極、又は反射電極として機能することが可能である。絶縁層５４０８は、シール材として
機能することが可能である。導電層５４０９は、対向電極、又は共通電極として機能する
ことが可能である。
ここで、駆動回路５３９２と、導電層５４０９との間には、寄生容量が生じることがある
。この結果、駆動回路５３９２の出力信号又は各ノードの電位に、なまり又は遅延などが
生じてしまう。または、消費電力が大きくなってしまう。しかし、図２４（Ｂ）に示すよ
うに、駆動回路５３９２の上に、シール材として機能することが可能な絶縁層５４０８を
形成することによって、駆動回路５３９２と、導電層５４０９との間に生じる寄生容量を
低減することができる。なぜなら、シール材の誘電率は、液晶層の誘電率よりも低い場合
が多いからである。したがって、駆動回路５３９２の出力信号又は各ノードの電位のなま
り又は遅延を低減することができる。または、駆動回路５３９２の消費電力を低減するこ
とができる。
なお、図２４（Ｃ）に示すように、駆動回路５３９２の一部の上に、シール材として機能
することが可能な絶縁層５４０８が形成されることが可能である。このような場合でも、
駆動回路５３９２と、導電層５４０９との間に生じる寄生容量を低減することができるの
で、駆動回路５３９２の出力信号又は各ノードの電位のなまり又は遅延を低減することが
できる。ただし、これに限定されず、駆動回路５３９２の上に、シール材として機能する
ことが可能な絶縁層５４０８が形成されていないことが可能である。
なお、表示素子は、液晶素子に限定されず、ＥＬ素子、又は電気泳動素子などの様々な表
示素子を用いることが可能である。
本実施の形態の表示装置の構造と、実施の形態１～実施の形態２で述べるシフトレジスタ
と組み合わせることが可能である。例えば、トランジスタの半導体層として、非晶質半導
体若しくは微結晶半導体などの非単結晶半導体、有機半導体、又は酸化物半導体などを用
いる場合、トランジスタのチャネル幅が大きくなる場合が多い。しかし、本実施の形態の
ように、駆動回路の寄生容量を小さくできると、トランジスタのチャネル幅を小さくする
ことができる。よって、レイアウト面積の縮小を図ることができるので、表示装置を狭額
縁にすることができる。または、表示装置を高精細にすることができる。
（実施の形態８）
本実施の形態では、トランジスタ、及び容量素子の作製工程の一例を示す。特に、半導体
層として、酸化物半導体を用いる場合の作製工程について説明する。
図２５（Ａ）～（Ｃ）を参照して、トランジスタ、及び容量素子の作製工程の一例につい
て説明する。図２５（Ａ）～（Ｃ）には、トランジスタ５４４１、及び容量素子５４４２
の作製工程の一例である。トランジスタ５４４１は、逆スタガ型薄膜トランジスタの一例
であり、酸化物半導体層上にソース電極またはドレイン電極を介して配線が設けられてい
るトランジスタの例である。
まず、基板５４２０上に、スパッタリング法により第１導電層を全面に形成する。次に、
第１フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用い
て、選択的に第１導電層のエッチングを行い、導電層５４２１、及び導電層５４２２を形
成する。導電層５４２１は、ゲート電極として機能することが可能であり、導電層５４２
２は、容量素子の一方の電極として機能することが可能である。ただし、これに限定され
ず、導電層５４２１、及び導電層５４２２は、配線、ゲート電極、又は容量素子の電極と
して機能する部分を有することが可能である。この後、レジストマスクを除去する。
次に、絶縁層５４２３をプラズマＣＶＤ法またはスパッタリング法を用いて全面に形成す
る。絶縁層５４２３は、ゲート絶縁層として機能することが可能であり、導電層５４２１
、及び導電層５４２２を覆うように形成される。なお、絶縁層５４２３の膜厚は、５０ｎ
ｍ～２５０ｎｍである場合が多い。
次に、第２フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスク
を用いて、絶縁層５４２３を選択的にエッチングして導電層５４２１に達するコンタクト
ホール５４２４を形成する。この後、レジストマスクを除去する。ただし、これに限定さ
れず、コンタクトホール５４２４を省略することが可能である。または、酸化物半導体層
の形成後に、コンタクトホール５４２４を形成することが可能である。ここまでの段階で
の断面図が図２５（Ａ）に相当する。
次に、酸化物半導体層をスパッタリング法により全面に形成する。ただし、これに限定さ
れず、酸化物半導体層をスパッタリング法により形成し、さらにその上にバッファ層（例
えばｎ＋層）を形成することが可能である。なお、酸化物半導体層の膜厚は、５ｎｍ～２
００ｎｍである場合が多い。
次に、第３フォトマスクを用いて選択的に、酸化物半導体層のエッチングを行う。この後
、レジストマスクを除去する。
次に、スパッタリング法により第２導電層を全面に形成する。次に、第４フォトマスクを
用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に第２導電
層のエッチングを行い、導電層５４２９、導電層５４３０、及び導電層５４３１を形成す
る。導電層５４２９は、コンタクトホール５４２４を介して導電層５４２１と接続される
。導電層５４２９、及び導電層５４３０は、ソース電極又はドレイン電極として機能する
ことが可能であり、導電層５４３１は、容量素子の他方の電極として機能することが可能
である。ただし、これに限定されず、導電層５４２９、導電層５４３０、及び導電層５４
３１は、配線、ソース若しくはドレイン電極、又は容量素子の電極として機能する部分を
含むことが可能である。ここまでの段階での断面図が図２５（Ｂ）に相当する。
次に、大気雰囲気下または窒素雰囲気下で２００℃～６００℃の加熱処理を行う。この熱
処理によりＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶層の原子レベルの再配列が行われる。このよ
うに、熱処理（光アニールも含む）によりキャリアの移動を阻害する歪が解放される。な
お、この加熱処理を行うタイミングは限定されず、酸化物半導体の形成後であれば、様々
なタイミングで行うことが可能である。
次に、絶縁層５４３２を全面に形成する。絶縁層５４３２としては、単層構造であること
が可能であるし、積層構造であることが可能である。例えば、絶縁層５４３２として有機
絶縁層を用いる場合、有機絶縁層の材料である組成物を塗布し、大気雰囲気下または窒素
雰囲気下で２００℃～６００℃の加熱処理を行って、有機絶縁層を形成する。このように
、酸化物半導体層に接する有機絶縁層を形成することにより、電気特性の信頼性の高い薄
膜トランジスタを作製することができる。なお、絶縁層５４３２として有機絶縁層を用い
る場合、有機絶縁層の下に、窒化珪素膜、又は酸化珪素膜を設けることが可能である。
次に、第３導電層を全面に形成する。次に、第５フォトマスクを用いたフォトリソグラフ
ィ工程により形成したレジストマスクを用いて第３導電層を選択的にエッチングして、導
電層５４３３、及び導電層５４３４を形成する。ここまでの段階での断面図が図２５（Ｃ
）に相当する。導電層５４３３、及び導電層５４３４は、配線、画素電極、反射電極、透
光性電極、又は容量素子の電極として機能することが可能である。特に、導電層５４３４
は、導電層５４２２と接続されるので、容量素子５４４２の電極として機能することが可
能である。ただし、これに限定されず、第１導電層と第２導電層とを接続する機能を有す
ることが可能である。例えば、導電層５４３３と導電層５４３４とを接続することによっ
て、導電層５４２２と導電層５４３０とを第３導電層（導電層５４３３及び導電層５４３
４）を介して接続されることが可能になる。
以上の工程により、トランジスタ５４４１と容量素子５４４２とを作製することができる
。
なお、図２５（Ｄ）に示すように、酸化物半導体層５４２５の上に絶縁層５４３５を形成
することが可能である。
なお、図２５（Ｅ）に示すように、第２導電層をパターニングした後に、酸化物半導体層
５４２５を形成することが可能である。
なお、本実施の形態の基板、絶縁層、導電層、及び半導体層としては、他の実施の形態に
述べる材料、又は本明細書において述べる材料と同様なものを用いることが可能である。
本実施の形態のトランジスタを実施の形態１～実施の形態２で述べるシフトレジスタ、又
はこれを有する表示装置に用いることによって、表示部を大きくすることができる。また
は、表示部を高精細にすることができる。
（実施の形態９）
本実施の形態においては、電子機器の例について説明する。
図２６（Ａ）乃至図２６（Ｈ）、図２７（Ａ）乃至図２７（Ｄ）は、電子機器を示す図で
ある。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤ
ランプ５００４、操作キー５００５（電源スイッチ、又は表示装置の動作を制御する操作
スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度
、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電
流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を
含むもの）、マイクロフォン５００８、等を有することができる。
図２６（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、
赤外線ポート５０１０、等を有することができる。図２６（Ｂ）は記録媒体を備えた携帯
型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示
部５００２、記録媒体読込部５０１１、等を有することができる。図２６（Ｃ）はゴーグ
ル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、
イヤホン５０１３、等を有することができる。図２６（Ｄ）は携帯型遊技機であり、上述
したものの他に、記録媒体読込部５０１１、等を有することができる。図２６（Ｅ）はプ
ロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４、等を有す
ることができる。図２６（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部
５００２、記録媒体読込部５０１１、等を有することができる。図２６（Ｇ）はテレビ受
像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図
２６（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能
な充電器５０１７、等を有することができる。図２７（Ａ）はディスプレイであり、上述
したものの他に、支持台５０１８、等を有することができる。図２７（Ｂ）はカメラであ
り、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部
５０１６、等を有することができる。図２７（Ｃ）はコンピュータであり、上述したもの
の他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５
０２１、等を有することができる。図２７（Ｄ）は携帯電話機であり、上述したものの他
に、アンテナ５０１４、携帯電話・移動端末向けの１セグメント部分受信サービス用チュ
ーナ、等を有することができる。
図２６（Ａ）乃至図２６（Ｈ）、図２７（Ａ）乃至図２７（Ｄ）に示す電子機器は、様々
な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）
を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する
機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、
無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を
用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又
はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の
表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一
つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した
画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、
受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影
した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに
内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる
。なお、図２６（Ａ）乃至図２６（Ｈ）、図２７（Ａ）乃至図２７（Ｄ）に示す電子機器
が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有する
ことを特徴とする。特に、表示装置が実施の形態１～実施の形態２で述べるシフトレジス
タを有する場合には、回路の誤動作を防止することができるので、表示品位の向上を図る
ことができる。
次に、半導体装置の応用例を説明する。
図２７（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図２７（Ｅ
）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５
０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペ
ースを広く必要とすることなく設置可能である。
図２７（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示
す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者
は表示パネル５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形
態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図２７（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル
５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から
入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有
していてもよい。
図２７（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図で
ある。図２７（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を
設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０
３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮に
より乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作す
ることで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示した
がこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレ
ール、鉄道等を含む）、船舶等、様々なものに設置することができる。
１００ 半導体装置
１０１ パルス出力回路
１０２ 配線
１０３ 配線
１０４ 配線
１０５ 配線
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１３１ 制御回路
１４１ 電源線
１４２ 電源線
１５１ 信号線
１５２ 信号線
１５３ 信号線
１５４ 信号線
１５５ 信号線
１５６ 信号線
１５７ 信号線
２８０ 点線
２８１ 二点鎖線
２８２ 二点鎖線
２８３ 二点鎖線
４１３ ダイオード素子
５１３ トランジスタ
１６０１ トランジスタ
１６０２ トランジスタ
１６０３ トランジスタ
１６０４ トランジスタ
１６０５ トランジスタ
１６０６ トランジスタ
１６１１ 容量素子
１６５１ 配線
２０００ 回路
２００１ 回路
２００２ 回路
２００３ トランジスタ
２００４ 配線
２００５ 配線
２００６ 信号線駆動回路
２００７ 画素部
２０１４ 信号
２０１５ 信号
３０００ 保護回路
３００１ トランジスタ
３００２ トランジスタ
３００３ トランジスタ
３００４ トランジスタ
３００５ 容量素子
３００６ 抵抗素子
３００７ 容量素子
３００８ 抵抗素子
３０１１ 配線
３０１２ 配線
３０１３ 配線
３１００ ゲートドライバ
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５０３３ 光源
５０３４ 投射レンズ
５２６０ 基板
５２６１ 絶縁層
５２６２ 半導体層
５２６３ 絶縁層
５２６４ 導電層
５２６５ 絶縁層
５２６６ 導電層
５２６７ 絶縁層
５２６８ 導電層
５２６９ 絶縁層
５２７０ 発光層
５２７１ 導電層
５３００ 基板
５３０１ 導電層
５３０２ 絶縁層
５３０４ 導電層
５３０５ 絶縁層
５３０６ 導電層
５３０７ 液晶層
５３０８ 導電層
５３５０ 領域
５３５１ 領域
５３５２ 半導体基板
５３５３ 領域
５３５４ 絶縁層
５３５５ 領域
５３５６ 絶縁層
５３５７ 導電層
５３５８ 絶縁層
５３５９ 導電層
５３６０ 映像信号
５３６１ 回路
５３６２ 回路
５３６３ 回路
５３６４ 画素部
５３６５ 回路
５３６６ 照明装置
５３６７ 画素
５３７１ 配線
５３７２ 配線
５３７３ 配線
５３８０ 基板
５３８１ 入力端子
５３９１ 基板
５３９２ 駆動回路
５３９３ 画素部
５４００ 基板
５４０１ 導電層
５４０２ 絶縁層
５４０４ 導電層
５４０５ 絶縁層
５４０６ 導電層
５４０８ 絶縁層
５４０９ 導電層
５４１０ 基板
５４２０ 基板
５４２１ 導電層
５４２２ 導電層
５４２３ 絶縁層
５４２４ コンタクトホール
５４２５ 酸化物半導体層
５４２９ 導電層
５４３０ 導電層
５４３１ 導電層
５４３２ 絶縁層
５４３３ 導電層
５４３４ 導電層
５４３５ 絶縁層
５４４１ トランジスタ
５４４２ 容量素子
３１０１ａ 端子
３１０１ｂ 端子
５２６２ａ 領域
５２６２ｂ 領域
５２６２ｃ 領域
５２６２ｄ 領域
５２６２ｅ 領域
５３０３ａ 半導体層
５３０３ｂ 半導体層
５３６１ａ 回路
５３６１ｂ 回路
５３６２ａ 回路
５３６２ｂ 回路
５４０３ａ 半導体層
５４０３ｂ 半導体層

Claims (2)

  1. 第１乃至第１０のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、クロック信号線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、出力信号線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記出力信号線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第１の電源線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第２の電源線と電気的に接続され、
    前記第３のトランジスタのゲートは、第１の信号が入力される第１の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第１の電源線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第１の電源線と電気的に接続され、
    前記第６のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第１の電源線と電気的に接続され、
    前記第８のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第１の電源線と電気的に接続され、
    前記第９のトランジスタのゲートは、第２の信号が入力される第２の配線と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第１の電源線と電気的に接続され、
    前記第１０のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第１の信号は、前記第２の配線に入力されず、
    前記第２の信号は、前記第１の配線に入力されない半導体装置。
  2. 第１乃至第１０のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、クロック信号線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、出力信号線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記出力信号線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第２の電源線と電気的に接続され、
    前記第３のトランジスタのゲートは、第１の信号が入力される第１の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、第１の電源線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第１の電源線と電気的に接続され、
    前記第６のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第１の電源線と電気的に接続され、
    前記第８のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第１の電源線と電気的に接続され、
    前記第９のトランジスタのゲートは、第２の信号が入力される第２の配線と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第１の電源線と電気的に接続され、
    前記第１０のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第１の信号は、前記第２の配線に入力されず、
    前記第２の信号は、前記第１の配線に入力されず、
    前記第１のトランジスタのチャネル幅は、前記第２乃至１０のトランジスタのチャネル幅より大きい半導体装置。
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