JP2004334216A - 表示装置 - Google Patents

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Abstract

【課題】 表示特性を向上させることができる液晶表示装置を提供する。
【解決手段】
液晶表示パネルには第１ゲートライン、第２ゲートライン及び第１データラインに連結された第１画素、第１ゲートラインと第１データラインに連結された第２画素及び第２データラインと第１ゲートラインに連結された第３画素で構成された複数の画素群が具備される。第１ゲート駆動部は第１ゲートラインに第１ゲート駆動信号を出力し、第２ゲート駆動部は第２ゲートラインに第２ゲート駆動信号を出力する。データ駆動部は映像信号を発生して第１及び第２データラインに提供する。従って、液晶表示装置の表示特性を向上させることができ、液晶表示パネルに形成されたデータラインの数を減少させることができる。
【選択図】
図２

Description

本発明は表示装置に関し、より詳細には表示特性を向上させることができ、データラインの数を減少させることができる表示装置に関する。
一般に、液晶表示装置は映像を表示するための液晶表示パネルを具備する。液晶表示パネルは、表示領域と、表示領域の周辺に形成された第１乃至第３周辺領域とで構成される。表示領域には、第１方向に延伸された複数のゲートラインと、第１方向と直交する第２方向に延伸された複数のデータラインと、が具備される。それぞれのゲートライン及びデータラインには薄膜トランジスタが連結される。
最近、液晶表示パネルのサイズが漸次増加することにより、表示領域に形成されるデータライン及びゲートラインの数も漸次増加される。このように、ゲートラインの数が増加されることにより、液晶表示装置の前記第１及び第２周辺領域にそれぞれ第１及び第２ゲート駆動部を具備する構造が採用されている。即ち、前記第１ゲート駆動部は複数のゲートラインのうち奇数番目ゲートラインに第１ゲート駆動信号を順次出力し、前記第２ゲート駆動部は複数のゲートラインのうち偶数番目のゲートラインに第２ゲート駆動信号を順次出力する。
このように、液晶表示装置は、前記複数のゲートラインを駆動するために第１及び第２ゲート駆動部を第１及び第２周辺領域にそれぞれ設けることで、ゲートラインに印加される信号が遅延する現象を防止することができる。
一方、第３周辺領域には、複数のデータラインに映像信号を出力するためのデータ駆動チップが実装される。このとき、前記データ駆動チップに連結された複数のデータラインの数が増加されるに従い、前記データ駆動チップに掛かる負荷が増加して映像信号が遅延する現象が発生する。このような信号遅延現象は、液晶表示装置の表示特性を低下させる要因として作用する。
従って、本発明は表示特性を向上させるための表示装置を提供する。
本発明による表示装置は第１ゲートライン、前記第１ゲートラインと隣接する第２ゲートライン及び第１データラインに連結された第１画素、前記第１ゲートラインと前記第１データラインに連結された第２画素及び前記第１データラインと隣接する第２データラインと前記第１ゲートラインに連結された第３画素で構成された複数の画素群が具備された表示パネルを含む。
第１ゲート駆動部は前記第１ゲートラインに第１ゲート駆動信号を出力し、第２ゲート駆動部は前記第２ゲートラインに第２ゲート駆動信号を出力する。データ駆動部は映像信号を発生して前記第１及び第２データラインに提供する。
このような表示装置によると、前記表示パネルには複数の画素群が具備され、前記複数の画素群はＲ、Ｇ、Ｂ色画素パターン通りに反復できるように第１乃至第３画素からなる。また、前記第１及び第２画素は一つのデータラインに共通的に連結される。従って、表示装置の表示特性を向上させるだけではなく、表示パネルに形成されたデータラインの数を減少させることができる。
前記第１画素は、以下の要素を含むことが好ましい。
・第１画素電極、
・前記第２ゲートラインに連結されたゲート電極、前記第１データラインに連結されたソース電極、及びドレーン電極を有する第１トランジスタ、
・前記第１ゲートラインに連結されたゲート電極、前記第１トランジスタのドレーン電極に連結されたソース電極、及び前記第１画素電極と結合されたドレーン電極を有する第２トランジスタ。
前記第１ゲート駆動信号は、前記第１ゲートラインに連結された以前端の前記第１画素及び第２画素を駆動するための第１区間、前記第１ゲートラインに連結された現在端の前記第１画素乃至第３画素を駆動するための第２区間を有していることが好適である。同様に、前記第２ゲート駆動信号は、前記第２ゲートラインに連結された以前端の前記第１画素及び第２画素を駆動するための第３区間、及び前記第２ゲートラインに連結された現在端の前記第１画素乃至第３画素を駆動するための第４区間を有することが好適である。
前記第２画素は、以下の要素を含むことが好ましい。
・第２画素電極、
・前記第１ゲートラインに連結されたゲート電極、前記第１データラインに連結されたソース電極、及びドレーン電極を有する第３トランジスタ、
・前記第１ゲートラインに連結されたゲート電極、前記第３トランジスタのドレーン電極に連結されたソース電極、及び前記第２画素電極と結合されたドレーン電極を有する第４トランジスタ。
前記第１区間及び第３区間は、前記第１トランジスタをターンオンさせて前記第１画素電極に前記映像信号を出力するための第５区間、及び前記第１トランジスタをターンオフさせて前記第２画素電極に前記映像信号を出力するための第６区間で構成されることが好適である。
前記第３画素は、以下の要素を含むことが好ましい。
・第３画素電極、
・前記第１ゲートラインに連結されたゲート電極、前記第２データラインに連結されたソース電極、及びドレーン電極を有する第５トランジスタ、
・前記第１ゲートラインに連結されたゲート電極、前記第５トランジスタのドレーン電極に連結されたソース電極、及び前記第３画素電極と結合されたドレーン電極を有する第６トランジスタ。
前記表示パネルは、前記第１画素乃至第３画素にそれぞれ対応するＲ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）色画素を更に含むことが好適である。
前記第１ゲート駆動部は、好ましくは以下の要素を含んで構成された複数のステージが従属的に連結されたシフトレジストで構成される。
・第１クロック信号の入力を受けるクロック信号端子、
・前記第１クロック信号を前記第１ゲート駆動信号として出力する第１出力端子、
・前記第１クロック信号を第１ステージ駆動信号として出力する第２出力端子、
・以前端の第２出力端子から出力された前記第１ステージ駆動信号の入力を受ける入力端子、
・次端の第２出力端子から出力された前記第１ステージ駆動信号の入力を受ける制御端子。
同様に、前記第２ゲート駆動部は、以下の要素を含むことが好ましい。
・第２クロック信号の入力を受けるクロック信号端子、
・前記第２クロック信号を前記第１ゲート駆動信号として出力する第１出力端子、
・前記第１クロック信号を第１ステージ駆動信号として出力する第２出力端子、
・以前端の第２出力端子から出力された前記第１ステージ駆動信号の入力を受ける入力端子、
・次端の第２出力端子から出力された前記第１ステージ駆動信号の入力を受ける制御端子。
前記表示パネルは、表示領域と、前記表示領域の周辺に形成された第１、第２及び第３周辺領域と、を含んでいるとよい。このとき、前記第１ゲート駆動部は前記第１周辺領域に集積されて形成され、前記第２ゲート駆動部は前記第２周辺領域に集積されて形成されることが好ましい。
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
図１は本発明の一実施例による液晶表示装置を示す平面図である。
図１に示すように、本発明の一実施例による液晶表示装置６００は映像を表示するための表示領域ＤＡ、前記表示領域ＤＡの周辺に形成された第１乃至第３周辺領域ＰＡ１、ＰＡ２、ＰＡ３を有する液晶表示パネル１００を含む。第１ゲート駆動部２００は前記第１周辺領域ＰＡ１に具備され、第２ゲート駆動部３００は前記第２周辺領域ＰＡ２に具備される。一方、前記第３周辺領域ＰＡ３には統合チップ４００が実装される。
前記液晶表示パネル１００の前記第３周辺領域ＰＡ３にはフレキシブル回路基板５００が付着されている。前記フレキシブル回路基板５００は、前記液晶表示パネル１００の外部に具備される装置から各種信号の入力を受けて前記統合チップ４００に提供する。前記統合チップ４００は前記各種信号を変換して前記第１及び第２ゲート駆動部２００，３００の駆動を制御するための第１及び第２制御信号ＧＣ１、ＧＣ２を出力する。前記第１ゲート駆動部２００は、前記第１制御信号ＧＣ１により駆動され、前記表示領域ＤＡに複数の第１ゲート駆動信号を出力する。前記第２ゲート駆動部３００は、前記第２制御信号ＧＣ２によって駆動され、前記表示領域ＤＡに複数の第２ゲート駆動信号を出力する。また、前記統合チップ４００は前記表示領域ＤＡに映像信号を出力する。
図２は図１に示された表示領域の内部構成を具体的に示す図面である。図３は図１に示された第１及び第２ゲート駆動部の内部構成を具体的に示す図面である。図４は図２に示された表示領域の構成を具体的に示すレイアウト図面である。表示領域ＤＡには複数の画素群ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５、ＰＧ６・・・が形成される。ここで、前記複数の画素群ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５、ＰＧ６・・・のそれぞれは同一の構造を有する。従って、前記複数の画素群ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５、ＰＧ６・・・のうちの一つである第１画素群ＰＧ１に対して説明することで、複数の画素群ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５、ＰＧ６・・・に対する説明に代る。
図２及び図４に示すように、第１画素群ＰＧ１は第１及び第２ゲートライン（Ｇ１、Ｇ２）、第１及び第２データライン（Ｄ１、Ｄ２）、第１乃至第３画素（Ｐ１、Ｐ２、Ｐ３）を含む。前記第１ゲートラインＧ１は第１方向Ａ１に延伸され、前記第２ゲートラインＧ２は前記第１ゲートラインＧ１と絶縁された状態で前記第１方向Ａ１に延伸される。前記第１データラインＤ１は前記第１方向Ａ１と直交する第２方向Ａ２に延伸され、前記第２データラインＤ２は前記第１データラインＤ１と絶縁された状態で前記第２方向Ａ２に延伸される。
前記第１乃至第３画素Ｐ１〜Ｐ３はレッド、グリーン、ブルー色画素にそれぞれ対応する。前記第１画素Ｐ１は、前記第１データラインＤ１、前記第１及び第２ゲートラインＧ１、Ｇ２に連結されている。前記第２画素Ｐ２は、前記第１ゲートラインＧ１及び第１データラインＤ１に連結されている。前記第３画素Ｐ３は、前記第１ゲートラインＧ１及び第２データラインＤ２に連結される。
前記第１画素Ｐ１は、第１薄膜トランジスタ（以下、ＴＦＴと称する）（Ｔｒ１）、第２ＴＦＴ（Ｔｒ２）及び第１画素電極ＰＥ１で構成される。前記第２ＴＦＴ（Ｔｒ２）は、前記第２ゲートラインＧ２に連結されたゲート電極、前記第１データラインＤ１に連結されたソース電極及び前記第１ＴＦＴ（Ｔｒ１）に連結されたドレーン電極を有する。また、前記第１ＴＦＴ（Ｔｒ１）は、前記第１ゲートラインＧ１に連結されたゲート電極、前記第２ＴＦＴ（Ｔｒ２）のドレーン電極と連結されたソース電極及び前記第１画素電極ＰＥ１に結合されたドレーン電極を有する。
一方、前記第２画素Ｐ２は、第３ＴＦＴ（Ｔｒ３）、第４ＴＦＴ（Ｔｒ４）及び第２画素電極ＰＥ２で構成される。前記第３ＴＦＴ（Ｔｒ３）は、前記第１ゲートラインＧ１に連結されたゲート電極、前記第
データラインＤ１に連結されたソース電極及び前記第４ＴＦＴ（Ｔｒ４）に連結されたドレーン電極を有する。また、前記第４ＴＦＴ（Ｔｒ４）は、前記第１ゲートラインＧ１に連結されたゲート電極、前記第３ＴＦＴ（Ｔｒ３）のドレーン電極に連結されたソース電極及び前記第２画素電極ＰＥ２に結合されたドレーン電極を有する。
前記第３画素Ｐ３は、第５ＴＦＴ（Ｔｒ５）、第６ＴＦＴ（Ｔｒ６）及び第３画素電極ＰＥ３で構成される。前記第５ＴＦＴ（Ｔｒ５）は、前記第１ゲートラインＧ１に連結されたゲート電極、前記第２データラインＤ２に連結されたソース電極及び前記第６ＴＦＴ（Ｔｒ６）に連結されたドレーン電極を有する。また、前記第６ＴＦＴ（Ｔｒ６）は、前記第１ゲートラインＧ１に連結されたゲート電極、前記第５ＴＦＴ（Ｔｒ５）のドレーン電極に連結されたソース電極及び前記第３画素電極ＰＥ３に結合されたドレーン電極を有する。
前述した構造を有する第１画素群ＰＧ１が前記表示領域ＤＡ内に複数で形成されることで、前記表示領域ＤＡには複数のゲートライン及び複数のデータラインが具備される。しかし、前記第１画素群ＰＧ１が含む第１乃至第３画素Ｐ１〜Ｐ３それぞれに前記データラインが連結される従来の技術とは違って、図２に提示された本発明の一実施例では前記第１及び第２画素Ｐ１、Ｐ２に前記第１データラインＤ１が共通的に連結される。従って、前記第１画素群ＰＧ１内には２つのデータラインが具備される。それによって、前記表示領域ＤＡ内に具備される全体的な複数のデータラインの数を節減することができる。
図３に示すように、第１ゲート駆動部２００は、前記表示領域ＤＡ内に具備される複数のゲートラインのうち奇数番目ゲートラインＧ１、Ｇ３、Ｇ５、Ｇ７の第１端部に連結されて複数の第１ゲート駆動信号を提供する。第２ゲート駆動部３００は、前記複数のゲートラインのうち偶数番目ゲートラインＧ２、Ｇ４、Ｇ６の第２端部に連結されて複数の第２ゲート駆動信号を提供する。
前記第１ゲート駆動部２００は、互いに従属的に連結された複数のステージＳＲＣＯ１〜ＳＲＣＯ４で構成された第１シフトレジスタを含む。前記第１シフトレジスタの各ステージは、入力端子ＩＮ、第１出力端子ＳＯＵＴ、第２出力端子ＳＯＵＴ、制御端子ＣＴ、第１クロック信号端子ＣＫ１、駆動電源電圧端子ＶＤＤ、アース電圧端子ＶＳＳを具備する。
前記第１出力端子ＧＯＵＴは、前記奇数番目ゲートラインＧ１、Ｇ３、Ｇ５、Ｇ７・・・の第１端部に連結されて前記奇数番目ゲートラインＧ１、Ｇ３、Ｇ５、Ｇ７・・・に順次前記複数の第１ゲート駆動信号を出力する。前記第２出力端子ＳＯＵＴは、以前ステージの制御端子ＣＴ及び次ステージの入力端子ＩＮにそれぞれ連結され、前記第１ゲート駆動信号と同一の位相を有する第１ステージの駆動信号を出力する。一方、前記複数のステージのうち一番目のステージＳＲＣＯ１の入力端子ＩＮには第１開示信号ＳＴＯが提供される。
前記第１クロック信号端子ＣＫ１には、第１クロック信号ＣＫＯまたは前記第１クロック信号ＣＫＯと異なる位相を有する第２クロック信号ＣＫＢＯが提供される。例えば、第２クロック信号ＣＫＢＯは、第１クロック信号ＣＫＯと反転された位相を有する。即ち、前記第１クロック信号ＣＫＯは前記複数のステージのうち偶数番目ステージＳＲＣＯ２、ＳＲＣＯ４に提供され、前記第２クロック信号ＣＫＢＯは前記複数のステージのうち奇数番目ステージＳＲＣＯ１、ＳＲＣＯ３に提供される。前記駆動電圧端子ＶＤＤ及びアース電圧端子ＶＳＳにはそれぞれ駆動電圧及びアース電圧が提供される。
前記第２ゲート駆動部３００は、互いに従属的に連結された複数のステージＳＲＣＥ１〜ＳＲＣＥ４で構成された第２シフトレジスタを含む。前記第２シフトレジスタの各ステージは、入力端子ＩＮ、第１出力端子ＧＯＵＴ、第２出力端子ＳＯＵＴ、制御端子ＣＴ、第２クロック信号端子ＣＫ２、駆動電源電圧端子ＶＤＤ、アース電圧端子ＶＳＳを具備する。
前記第１出力端子ＧＯＵＴは、前記偶数番目ゲートラインＧ２、Ｇ４、Ｇ６・・・の第２端部に連結され、前記偶数番目ゲートラインＧ２、Ｇ４、Ｇ６・・・に前記複数の第２ゲート駆動信号を順次出力する。前記第２出力端子ＳＯＵＴは、以前ステージの制御端子ＣＴ及び次ステージの入力端子ＩＮにそれぞれ連結され、前記第２ゲート駆動信号と同一の位相を有する第２ステージ駆動信号を出力する。一方、前記複数のステージのうち一番目のステージＳＲＣＥ１の入力端子には、第２開示信号ＳＴＥが提供される。
前記第２クロック信号端子ＣＫ２には、第３クロック信号ＣＫＥまたは前記第３クロック信号ＣＫＥと異なる位相を有する第４クロック信号が提供される。例えば、第４クロック信号ＣＫＢＥは、第３クロック信号ＣＫＥと反転された位相を有する。即ち、前記第３クロック信号ＣＫＥは、前記複数のステージのうち奇数番目ステージＳＲＣＥ１、ＳＲＣＥ３に提供され、前記第４クロック信号ＣＫＢＥは、前記複数のステージのうち偶数番目ステージＳＲＣＥ２、ＳＲＣＥ４に提供される。前記駆動電圧端子ＶＤＤ及びアース電圧端子ＶＳＳにはそれぞれ前記駆動電圧及びアース電圧が提供される。
図５は、図３に提示された各ステージの内部構成を具体的に示す回路図である。但し、第１シフトレジスタの各ステージの内部構成を説明することで、これと類似する構成を有する第２シフトレジスタの各ステージの内部構成に対する説明を省略する。
図３及び図５に示すように、各ステージは第１プルアップ部２１０、第２プルアップ部２２０、第１プルダウン部２３０、第２プルダウン
部２４０、プルアップ駆動部２５０及びプルダウン駆動部２６０を含む。
前記第１プルアップ部２１０は第１クロック信号端子ＣＫ１に提供される第１または第２クロック信号ＣＫＯ、ＣＫＢＯをゲート駆動信号として前記第１出力端子ＧＯＵＴに出力し、前記第２プルアップ２２０は前記第１クロック信号端子ＣＫ１に提供される第１または第２クロック信号ＣＫＯ、ＣＫＢＯをステージ駆動信号として前記第２出力端子ＳＯＵＴに出力する。
前記第１プルアップ２１０は、ゲート電極が第１ノードＮ１に連結され、ソース電極が前記第１クロック信号端子ＣＫ１に連結され、ドレーン電極が前記第１出力端子ＧＯＵＴに連結された第１ＮＭＯＳトランジスタＴ１で構成される。前記第２プルアップ部２２０は、ゲート電極が第１ノードＮ１に連結され、ソース電極が前記第１クロック信号端子ＣＫ１に連結され、ドレーン電極が前記第２出力端子ＳＯＵＴに連結された第２ＮＭＯＳトランジスタＴ２で構成される。
例えば、前記第１及び第２ＮＭＯＳトランジスタＴ１、Ｔ２のチャンネル長さは３．５μｍで固定される。例えば、前記第１ＮＭＯＳトランジスタＴ１のチャンネル幅は１１１０μｍで、前記第２ＮＭＯＳトランジスタＴ２のチャンネル幅は前記第１ＮＭＯＳトランジスタＴ１のチャンネル幅より約１/１０倍小さい１００μｍである。
前記第１プルダウン部２３０は第１プルアップ部２１０がターンオフされて前記第１出力端子ＧＯＵＴから出力される前記第１または第２クロック信号を放電させ、前記第２プルダウン部２４０は前記プルアップ部２２０がターンオフされた以後にターンオンされて前記第２出力端子ＳＯＵＴから出力される前記第１及び第２クロック信号ＣＫＯ、ＣＫＢＯを放電させる。
前記第１プルダウン部２３０はゲート電極が第２ノードＮ２に連結され、ドレーン電極が前記第１出力端子ＧＯＵＴに連結され、ソース電極がアース電圧端子ＶＳＳに連結された第３ＮＭＯＳトランジスタＴ３で構成される。前記第２プルダウン部２４０はゲート電極が前記第２ノードＮ２に連結され、ドレーン電極が前記第２出力端子ＳＯＵＴに連結され、ソース電極が前記アース電圧端子ＶＳＳに連結された第４ＮＭＯＳトランジスタＴ４で構成される。
例えば、前記第３及び第４ＮＭＯＳトランジスタＴ３、Ｔ４のチャンネル長さは３．５μｍで固定される。例えば、前記第３ＮＭＯＳトランジスタＴ３のチャンネル幅は２０３５μｍで、前記第４ＮＭＯＳトランジスタＴ４のチャンネル幅は前記第３ＮＭＯＳトランジスタＴ３のチャンネル幅より約１/２０倍小さい１００μｍである。
前記プルアップ駆動部２５０第５乃至第７ＮＭＯＳトランジスタＴ５、Ｔ６、Ｔ７で構成されて前記第１及び第２プルアップ部３５１、３５２はターンオンさせるように制御する。
前記第５ＮＭＯＳトランジスタＴ５は、ゲート電極が前記入力端子ＩＮに連結され、ドレーン電極が駆動電圧端子ＶＤＤに連結され、ソース電極が第１ノードＮ１に連結される。前記第６ＮＭＯＳトランジスタＴ６は、前記ゲート電極とドレーン電極が前記駆動電圧端子ＶＤＤに連結され、ソース電極が第３ノードＮ３に連結される。前記第７ＮＭＯＳトランジスタＴ７はゲート電極が前記第１ノードＮ１に連結され、ドレーン電極が第３ノードＮ３に連結され、ソース電極がアース電圧端子ＶＳＳに連結される。
例えば、前記第５乃至第７ＮＭＯＳトランジスタＴ５〜Ｔ７のチャンネル長さは３．５μｍで同一である。例えば、前記第５ＮＭＯＳトランジスタＴ５のチャンネル幅は３００μｍであり、前記第６及び第７ＮＭＯＳトランジスタＴ６、Ｔ７のチャンネル幅は５０μｍで互いに同一である。
前記プルダウン駆動部２６０は、第８及び第１２ＮＭＯＳトランジスタＴ８、Ｔ９、Ｔ１０、Ｔ１１、Ｔ１２で構成されて前記第１及び第２プルアップ部２１０、２２０をターンオフさせ前記第１及び第２プルダウン部２３０、２４０をターンオンさせるように制御する。
前記第８ＮＭＯＳトランジスタＴ８はゲート電極が前記第３ノードＮ３に連結され、ドレーン電極が前記駆動電圧端子ＶＤＤに連結され、ソース電極が前記第２ノードＮ２に連結される。前記第９ＮＭＯＳトランジスタＴ９はゲート電極が前記第１ノードＮ１に連結され、ドレーン電極が前記第２ノードＮ２に連結され、ソース電極が前記アース電圧端子ＶＳＳに連結される。前記第１０ＮＭＯＳトランジスタＴ１０はゲート電極が前記入力端子ＩＮに連結され、ドレーン電極が前記第２ノードＮ２に連結され、ソース電極が前記アース電圧端子ＶＳＳに連結される。
前記第１１ＮＭＯＳトランジスタＴ１１はゲート電極が前記第２ノードＮ２に連結され、ドレーン電極が前記第１ノードＮ１に連結され、ソース電極が前記アース電圧端子ＶＳＳに連結される。前記第１２ＮＭＯＳトランジスタＴ１２は、ゲート電極が前記制御端子ＣＴに連結され、ドレーン電極が前記第１ノードＮ１に連結され、ソース電極が前記アース電圧端子ＶＳＳに連結される。
例えば、前記第８乃至第１２ＮＭＯＳトランジスタＴ８〜Ｔ１２のチャンネル長さは３．５μｍで互いに同一である。例えば、前記第８及び第１０ＮＭＯＳトランジスタ（Ｔ８、Ｔ１０）のチャンネル幅は１００μｍで互いに同一で、前記第９ＮＭＯＳトランジスタＴ９のチャンネル幅は１５０μｍである。また、前記第１１ＮＭＯＳトランジスタＴ１１のチャンネル幅は１００μｍで、前記第１２ＮＭＯＳトランジスタＴ１２のチャンネル幅は１５０μｍである。
前記入力端子ＩＮに、以前ステージの第２出力端子ＳＯＵＴから出力された第１ステージ駆動信号が提供されると、前記第５ＮＭＯＳトランジスタＴ５がターンオンされて前記第１ノードＮ１の電位が漸次上昇する。前記第１ノードＮ１の電位が上昇されることにより、前記第１ＮＭＯＳトランジスタＴ１及び第２ＮＭＯＳトランジスタＴ２がターンオンされて前記第１及び第２出力端子ＧＯＵＴ、ＳＯＵＴには、第１ゲート駆動信号及び第１ステージ駆動信号がそれぞれ出力される。
一方、前記第６ＮＭＯＳトランジスタＴ６は、常にターンオン状態を維持している状態で、前記第１ノードＮ１の電位が上昇されることにより、前記第７ＮＭＯＳトランジスタＴ７がターンオンされると、前記第３ノードＮ３の電位が下落される。
前記第３ノードＮ３の電位が下落されることにより、前記第８ＮＭＯＳトランジスタＴ８は、ターンオフ状態を維持する。従って、前記第２ノードＮ２には、前記駆動電圧ＶＤＤが提供されない。又、前記第９ＮＭＯＳトランジスタＴ９は、前記第１ノードＮ１の電位が上昇する時にターンオンされて、前記第２ノードＮ２の電位を前記アース電圧ＶＳＳに維持させることにより、前記第３及び第４ＮＭＯＳトランジスタＴ３、Ｔ４をターンオフさせる。
以後、前記制御端子ＣＴを通じて次端のステージの第２出力端子ＳＯＵＴから出力された第１ステージ駆動信号が提供されると、前記第２ＮＭＯＳトランジスタＴ１２がターンオンされて、前記第１ノードＮ１の電位を前記アース電圧ＶＳＳに放電させる。前記第１ノードＮ１の電位が下落することにより、前記第７及び第９ＮＭＯＳトランジスタＴ７、Ｔ９がターンオフされる。
従って、前記第２ノードＮ２の電位が漸次上昇され、これにより、前記第３及び第４ＮＭＯＳトランジスタＴ３、Ｔ４がターンオンされて、前記第１及び第２出力端子ＧＯＵＴ、ＳＯＵＴから出力された前記第１ゲート駆動信号をアース電圧ＶＳＳに放電させる。
この際、前記第１０及び第１１ＮＭＯＳトランジスタＴ１０、Ｔ１１は、前記第２ノードＮ２の電位が上昇されるにつれターンオンさせることにより、前記第１ノードＮ１の電位を早く放電させる。このような過程を繰り返しながら、前記各ステージは、所定の区間の間、ハイ状態を維持する第１ゲート駆動信号及び第１ステージ駆動信号を出力する。
図６は、図３に図示された第１及び第２ゲート駆動部の出力波形図である。
図２乃至図６を参照すると、第１ゲート駆動部２００の各ステージのうち、一番目ステージＳＲＣＯ１の入力端子ＩＮに第１開示信号ＳＴＯが提供されると、前記各ステージＳＲＣＯ１〜ＳＲＣＯ４には、第１又は第２クロック信号ＣＫＯ、ＣＫＢＯ、駆動電圧ＶＤＤ、及びアース電圧ＶＳＳが印加される。
従って、前記入力端子ＩＮに、前記第１開示信号ＳＴＯが提供された後に、前記一番目ステージＳＲＣＯ１がターンオンされながら、前記一番目ステージＳＲＣＯ１の第１及び第２出力端子ＧＯＵＴ、ＳＯＵＴには、前記第１クロック信号ＣＫＯが出力される。前記第１クロック信号ＣＫＯは、第１ゲートラインＧ１に第１ゲート駆動信号として印加される。
その後、前記一番目ステージＳＲＣＯ１がターンオフされる時点で、二番目ステージＳＲＣＯ２がターンオンされて、前記二番目ステージＳＲＣＯ２の第１及び第２出力端子ＧＯＵＴ、ＳＯＵＴでは、前記第２クロック信号ＣＫＢＯが出力される。前記第２クロック信号ＣＫＢＯは、第３ゲートラインＧ３に前記第１ゲート駆動信号として印加される。
次に、前記二番目ステージＳＲＣＯ２がターンオフされる時点で三番目ステージＳＲＣＯ３がターンオンされて、前記三番目ステージＳＲＣＯ３の第１及び第２出力端子ＧＯＵＴ、ＳＯＵＴでは、前記第１クロック信号ＣＫＯが出力される。前記第１クロック信号ＣＫＯは、第５ゲートラインＧ５に前記第１ゲート駆動信号として印加される。
従って、前記第１ゲート駆動部２００は、多数のゲートラインのうち、奇数番目ゲートラインＧ１、Ｇ３、Ｇ５に順次前記第１ゲート駆動信号を出力することができる。
一方、第２ゲート駆動部３００の各ステージのうち、一番目ステージＳＲＣＥ１の入力端子ＩＮに第２開示信号ＳＴＥが提供されると、前記各ステージＳＲＣＥ１〜ＳＲＣＥ４には、第３又は第４クロック信号ＣＫＥ、ＣＫＢＥ、駆動電圧ＶＤＤ、及びアース電圧ＶＳＳが印加される。
従って、前記入力端子ＩＮに前記第２開示信号ＳＴＥが提供された以後に、前記一番目ステージＳＲＣＥ１がターンオンされながら、前記一番目ステージＳＲＣＥ１の第１及び第２出力端子ＧＯＵＴ、ＳＯＵＴには、前記第３クロック信号ＣＫＥが出力される。前記第３クロック信号ＣＫＥは、第２ゲートラインＧ２に第２ゲート駆動信号として提供される。
その後、前記一番目ステージＳＲＣＥ１がターンオフされる時点で、二番目ステージＳＲＣＥ２がターンオンされ、前記二番目ステージＳＲＣＥ２の第１及び第２出力端子ＧＯＵＴ、ＳＯＵＴでは、前記第４クロック信号ＣＫＢＥが出力される。前記第４クロック信号ＣＫＢＥは、第４ゲートラインＧ４に前記第２ゲート駆動信号として提供される。
次に、前記二番目ステージＳＲＣＥ２がターンオフされる時点で三番目ステージＳＲＣＥ３がターンオンされ、前記三番目ステージＳＲＣＥ３の第１及び第２出力端子ＧＯＵＴ、ＳＯＵＴでは、前記第３クロック信号ＣＫＥが出力される。前記第３クロック信号ＣＫＥは、前記第６ゲートラインＧ６に前記第２ゲート駆動信号として提供される。
従って、前記第２ゲート駆動部３００は、多数のゲートラインのうち、偶数番目ゲートラインＧ２、Ｇ４、Ｇ６に順次前記第２ゲート駆動信号を出力することができる。
ここで、前記第３クロック信号ＣＫＥは、前記第１クロック信号ＣＫＯより１／４周期だけ遅延された位相を有し、前記第４クロック信号ＣＫＢＥは、前記第２クロック信号ＣＫＢＯより１／４周期だけ遅延された位相を有する。従って、前記奇数番目ゲートラインＧ１、Ｇ３、Ｇ５に印加される前記第１ゲート駆動信号も、前記偶数番目ゲートラインＧ２、Ｇ４、Ｇ６に印加される前記第２ゲート駆動信号と１／４周期だけ位相差が発生する。即ち、第２ゲートラインＧ２に印加される前記第２ゲート駆動信号が第１ゲートラインＧ１に印加される前記第１ゲート駆動信号より１／４周期だけ遅延される。
前記第１画素Ｐ１は、前記第１ゲートラインＧ１に連結された第1ＴＦＴ（Ｔｒ１）、第２ゲートラインＧ２に連結された第２ＴＦＴ（Ｔｒ２）、第１データラインＤ１及び前記第１ＴＦＴ（Ｔｒ１）に連結された第１画素電極ＰＥ１で構成される。前記第１及び第２ＴＦＴ（Ｔｒ１、Ｔｒ２）が共にターンオンされる時、前記第１データラインＤ１から出力された映像信号が前記第１画素電極ＰＥ１に印加されることができる。この際、前記第１及び第２ＴＦＴ（Ｔｒ１、Ｔｒ２）は、前記第１ゲートラインＧ１に印加された前記第１ゲート駆動信号と前記第２ゲートラインＧ２に印加される前記第２ゲート駆動信号とがそれぞれハイ状態を維持する時にターンオンされる。
ここで、前記第１ゲート駆動信号は、前記奇数番目ゲートラインＧ１、Ｇ３、Ｇ５に連結された以前端の前記第２ＴＦＴ（Ｔｒ２）を駆動するための第１区間ｔ１、及び前記奇数番目ゲートラインＧ１、Ｇ３、Ｇ５に連結された現在端の前記第１ＴＦＴ（Ｔｒ１）を駆動するための第２区間ｔ２を有して発生される。又、前記第２ゲート駆動信号は、前記第２ゲートラインＧ２に連結された以前端の前記第２ＴＦＴ（Ｔｒ２）を駆動するための第３区間ｔ３及び前記第２ゲートラインＧ２に連結された現在端に前記第１ＴＦＴ（Ｔｒ１）を駆動するための第４区間ｔ４を有して発生される。
図６に示したように、前記第１ゲート駆動信号と前記第２ゲート駆動信号は、前記第２区間ｔ２と前記第３区間ｔ３が、互いにオーバーラップされるように発生される。前述したように、前記第１ゲート駆動信号は、前記第２区間ｔ２で前記第１ＴＦＴ（Ｔｒ１）をターンオンさせて、前記第２ゲート駆動信号は、前記第３区間ｔ３で前記第２ＴＦＴ（Ｔｒ２）をターンオンさせる。従って、前記第１データラインＤ１から出力された映像信号は、前記第１及び第２ＴＦＴ（Ｔｒ１、Ｔｒ２）を通過した後、前記第１画素電極ＰＥ１に印加される。
前記第２区間ｔ２は、前記第１データラインＤ１が前記第１画素Ｐ１の前記第１画素電極ＰＥ１に映像信号を出力する第５区間ｔ５、及び前記第１データラインＤ１が前記第２画素Ｐ２の第２画素電極ＰＥ２に映像信号を出力する第６区間ｔ６に区分される。即ち、前記第５区間ｔ５で前記第１ＴＦＴ（Ｔｒ１）がターンオンされるが、前記第６区間ｔ６では、前記第２ゲート駆動信号によって前記第１ＴＦＴ（Ｔｒ１）がターンオフ状態に変換される。従って、前記第６区間ｔ６で前記映像信号は、前記第１画素電極ＰＥ１に提供されず、前記第３及び第４ＴＦＴ（Ｔｒ３、Ｔｒ４）を通過した後、前記第２画素電極ＰＥ２に提供される。
このように、前記第１データラインＤ１に前記第１及び第２画素Ｐ１、Ｐ２が共通的に連結されても、前記第１データラインＤ１は、与えられた時間内に前記第１画素電極ＰＥ１及び第２画素電極ＰＥ２にそれぞれ映像信号を出力することができる。
これにより、前記奇数番目ゲートラインＧ１、Ｇ３、Ｇ５に連結された画素群と、偶数番目ゲートラインＧ２、Ｇ４、Ｇ６に連結された画素群が、互いに交互に駆動されることができる。
図７は、図１に図示された通合チップと、第１及び第２ゲート駆動部の連結関係を具体的に示した図であり、図８は、図７に図示された通合チップの内部ブロック図である。
図７を参照すると、表示領域ＤＡには多数の画素群が具備され、第１及び第２周辺領域ＰＡ１、ＰＡ２には第１及び第２ゲート駆動部２００、３００がそれぞれ具備され、第３周辺領域ＰＡ３には通合チップ４００が実装される。前記通合チップ４００は、外部から各種信号の入力を受ける入力端子ＩＴ、前記表示領域ＤＡに具備された多数のデータラインに映像信号を出力するためのチャンネル端子ＣＨ、前記第１ゲート駆動部２００に第１制御信号ＧＣ１を出力する第１出力端子ＯＴ１、及び前記第２ゲート駆動部３００に第２制御信号ＧＣ２を出力する第２出力端子ＯＴ２で構成される。
図７及び図８に示したように、前記通合チップ４００は、タイミングコントローラ４１０、メモリ部４２０、ソース駆動部４３０、共通電圧Ｖｃｏｍ発生部４４０、第１及び第２レベルシフト部４５０、４６０を含む。前記入力端子ＩＴを通じて各種信号が前記タイミングコントローラ４１０に提供される。ここで、前記タイミングコントローラ４１０は、外部映像信号及び外部制御信号の入力を受け、前記外部映像信号を前記メモリ部４２０に貯蔵する。一方、前記外部制御信号は、水平及び垂直同期信号、メインクロック信号、データイネイブル信号及びモード選択信号を含む。
又、前記タイミングコントローラ４１０は、前記第１レベルシフト部４５０に第１制御信号ＧＣ１を提供し、前記第２レベルシフト部４６０に第２制御信号ＧＣ２を提供する。この際、前記第１制御信号ＧＣ１は、第１開示信号ＳＴＯ、第１クロック信号ＣＫＯ、第２クロック信号ＣＫＢＯ、電源電圧ＶＳＳ、及び駆動電圧ＶＤＤを含む。又、前記第２制御信号ＧＣ２は、第２開示信号ＳＴＥ、第３クロック信号ＣＫＥ、第４クロック信号ＣＢＫＥ、前記電源電圧ＶＳＳ、及び駆動電圧ＶＤＤを含む。
前記タイミングコントローラ４１０は、前記メモリ部４２０に貯蔵された前記外部映像信号をブロック単位に出力して前記ソース駆動部４３０に提供する。
前記メモリ部４２０は、前記タイミングコントローラ４１０から提供された前記外部映像信号を一時的に貯蔵する。この際、前記メモリ部４２０は、前記外部映像信号をフレーム（ｆｒａｍｅ）又はライン（ｌｉｎｅ）単位に貯蔵する。
前記ソース駆動部４３０は、前記メモリ部４２０から読出されたブロック単位の前記外部映像信号の入力を受けて、アナログ信号に変換した後、ブロック単位に出力する。この際、前記ソース駆動部４３０の出力端子、即ち、前記チャンネル端子ＣＨは、複数のデータラインと連結され、前記多数のデータラインに前記アナログ映像信号を提供する。
前記第１レベルシフト部４５０は、前記タイミングコントローラ４１０から提供された前記第１制御信号ＧＣ１の電圧レベルをシフティングして出力し、前記第２レベルシフト部４６０は、前記タイミングコントローラ４１０から提供された前記第２制御信号ＧＣ２の電圧レベルをシフティングして出力する。従って、前記第１レベルシフト部４５０は、レベルがシフティングされた第１開示信号ＳＴＯ、第１クロック信号ＣＫＯ、第２クロック信号ＣＫＢＯ、アース電圧ＶＳＳ、及び駆動電圧ＶＤＤを出力する。又、前記第２レベルシフト部４６０は、レベルがシフティングされた第２開示信号ＳＴＥ、第３クロック信号ＣＫＥ、第４クロック信号ＣＫＢＥ、アース電圧ＶＳＳ、及び駆動電圧ＶＤＤを出力する。
前記第１ゲート駆動部２００は、レベルシフティングされた前記第１制御信号ＧＣ１に応答して前記奇数番目ゲートラインＧ１、Ｇ３、Ｇ５に第１ゲート駆動信号を順次出力し、前記第２ゲート駆動部３００は、レベルシフティングされた前記第２制御信号ＧＣ２に応答して、前記偶数番目ゲートラインＧ２、Ｇ４に第２ゲート駆動信号を順次出力する。
前記共通電圧発生部４４０は、前記液晶層の電圧維持率を高めるために、液晶層と並列に形成された共通電極ライン（図示せず）に共通電圧Ｖｃｏｍを印加する。
このような液晶表示装置によると、前記液晶表示パネルには多数の画素群が具備され、前記多数の画素群はＲ、Ｇ、Ｂ色画素パターンが反復されるように、第１乃至第３画素で構成される。従って、液晶表示装置の表示特性を向上させることができる。
又、前記第１及び第２画素は、一つのデータラインに共通的に連結される。従って、前記データラインは、前記第１及び第２画素に連結されたゲートラインにゲート駆動信号が印加される時間を分割して前記第１画素及び第２画素に順次映像信号を出力する。その結果、液晶表示パネルに形成されたデータラインの数を減少させることができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
本発明の一実施例による液晶表示装置を示す平面図である。 図１に示された表示領域の内部構成を具体的に示す図である。 図１に示された第１及び第２ゲート駆動部の内部構成を具体的に示す図面である。 図２に示された表示領域の構成を具体的に示すレイアウト図面である。 図３に提示された各ステージの内部構成を具体的に示す回路図である。 図３に示された第１及び第２ゲート駆動部の出力波形図である。 図１に示された統合チップと第１と第２ゲート駆動部との連結関係を具体的に示す図面である。 図７に示された統合チップの内部ブロック図である。
符号の説明
１００ 液晶表示パネル
２００ 第１ゲート駆動部
３００ 第２ゲート駆動部
４００ 統合チップ
５００ フレキシブル回路基板
６００ 液晶表示装置
ＰＧＩ 第１画素群
Ｐ１ 第１画素
Ｐ２ 第２画素
Ｐ３ 第３画素

Claims (10)

  1. 第１ゲートラインと、前記第１ゲートラインと隣接した第２ゲートライン及び第１データラインに連結された第１画素と、前記第１ゲートラインと前記第１データラインに連結された第２画素と、前記第１データラインと隣接する第２データラインと前記第１ゲートラインに連結された第３画素と、を含んで構成される多数の画素群が具備された表示パネルと、
    前記第１ゲートラインに第１ゲート駆動信号を提供するための第１ゲート駆動部と、
    前記第２ゲートラインに第２ゲート駆動信号を提供するための第２ゲート駆動部と、
    映像信号を発生して前記第１データライン及び第２データラインに提供するためのデータ駆動部と、
    を含むことを特徴とする表示装置。
  2. 前記第１画素は、
    第１画素電極と、
    前記第２ゲートラインに連結されたゲート電極、前記第１データラインに連結されたソース電極、及びドレーン電極を有する第１トランジスタと、
    前記第１ゲートラインに連結されたゲート電極、前記第１トランジスタのドレーン電極に連結されたソース電極、及び前記第１画素電極と結合されたドレーン電極を有する第２トランジスタと、
    を含むことを特徴とする請求項１記載の表示装置。
  3. 前記第１ゲート駆動信号は、前記第１ゲートラインに連結された以前端の前記第１画素及び第２画素を駆動するための第１区間、前記第１ゲートラインに連結された現在端の前記第１画素乃至第３画素を駆動するための第２区間を有し、
    前記第２ゲート駆動信号は、前記第２ゲートラインに連結された以前端の前記第１画素及び第２画素を駆動するための第３区間、及び前記第２ゲートラインに連結された現在端の前記第１画素乃至第３画素を駆動するための第４区間を有することを特徴とする請求項２記載の表示装置。
  4. 前記第２画素は、
    第２画素電極と、
    前記第１ゲートラインに連結されたゲート電極、前記第１データラインに連結されたソース電極、及びドレーン電極を有する第３トランジスタと、
    前記第１ゲートラインに連結されたゲート電極、前記第３トランジスタのドレーン電極に連結されたソース電極、及び前記第２画素電極と結合されたドレーン電極を有する第４トランジスタと、を含むことを特徴とする請求項２記載の表示装置。
  5. 前記第１区間及び第３区間は、前記第１トランジスタをターンオンさせて前記第１画素電極に前記映像信号を出力するための第５区間、及び前記第１トランジスタをターンオフさせて前記第２画素電極に前記映像信号を出力するための第６区間で構成されることを特徴とする請求項４記載の表示装置。
  6. 前記第３画素は、
    第３画素電極と、
    前記第１ゲートラインに連結されたゲート電極、前記第２データラインに連結されたソース電極、及びドレーン電極を有する第５トランジスタと、
    前記第１ゲートラインに連結されたゲート電極、前記第５トランジスタのドレーン電極に連結されたソース電極、及び前記第３画素電極と結合されたドレーン電極を有する第６トランジスタと、
    を含むことを特徴とする請求項２記載の表示装置。
  7. 前記表示パネルは、前記第１画素乃至第３画素にそれぞれ対応するＲ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）色画素を更に含むことを特徴とする請求項１記載の表示装置。
  8. 前記第１ゲート駆動部は、
    第１クロック信号の入力を受けるクロック信号端子と、前記第１クロック信号を前記第１ゲート駆動信号として出力する第１出力端子と、前記第１クロック信号を第１ステージ駆動信号として出力する第２出力端子と、以前端の第２出力端子から出力された前記第１ステージ駆動信号の入力を受ける入力端子と、次端の第２出力端子から出力された前記第１ステージ駆動信号の入力を受ける制御端子と、を含んで構成されることを特徴とする請求項１記載の表示装置。
  9. 前記第２ゲート駆動部は、
    第２クロック信号の入力を受けるクロック信号端子と、前記第２クロック信号を前記第１ゲート駆動信号として出力する第１出力端子と、前記第１クロック信号を第１ステージ駆動信号として出力する第２出力端子と、以前端の第２出力端子から出力された前記第１ステージ駆動信号の入力を受ける入力端子と、次端の第２出力端子から出力された前記第１ステージ駆動信号の入力を受ける制御端子と、を含んで構成された複数のステージが従属的に連結されたシフトレジストで構成されることを特徴とする請求項１記載の表示装置。
  10. 前記表示パネルは、表示領域と、
    前記表示領域の周辺に形成された第１、第２及び第３周辺領域と、を含み、
    前記第１ゲート駆動部は前記第１周辺領域に集積されて形成され、
    前記第２ゲート駆動部は前記第２周辺領域に集積されて形成されることを特徴とする請求項１記載の表示装置。
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