JP6121709B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP6121709B2
JP6121709B2 JP2012277937A JP2012277937A JP6121709B2 JP 6121709 B2 JP6121709 B2 JP 6121709B2 JP 2012277937 A JP2012277937 A JP 2012277937A JP 2012277937 A JP2012277937 A JP 2012277937A JP 6121709 B2 JP6121709 B2 JP 6121709B2
Authority
JP
Japan
Prior art keywords
transistor
gate
oxide semiconductor
capacitor
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012277937A
Other languages
English (en)
Other versions
JP2013149970A5 (ja
JP2013149970A (ja
Inventor
山崎　舜平
舜平 山崎
小山　潤
潤 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012277937A priority Critical patent/JP6121709B2/ja
Publication of JP2013149970A publication Critical patent/JP2013149970A/ja
Publication of JP2013149970A5 publication Critical patent/JP2013149970A5/ja
Application granted granted Critical
Publication of JP6121709B2 publication Critical patent/JP6121709B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Description

半導体記憶装置に関する。
半導体記憶装置（記憶装置またはメモリセルともいう。）には、揮発性メモリであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などがある。ＤＲＡＭは、１つのトランジスタと１つのキャパシタで１ビット分のデータを記憶することができる半導体記憶装置であり、単位メモリセルあたりの面積が小さく、モジュール化した際の集積が容易であり、かつ安価に製造できる。
また、酸化物半導体を有するトランジスタをＤＲＡＭに用いることで、酸化物半導体の低いオフ電流特性によって、ＤＲＡＭにおけるキャパシタに保持した電荷を長時間保持することができ、リフレッシュ動作を行う周期を長くすることができる。それにより、消費電力を低減させることができる（特許文献１参照。）。
また、半導体記憶装置の動作速度の高速化や記憶容量を増加させるために、微細加工技術による高集積化が求められている。しかし、半導体記憶装置の微細加工が進むと、半導体記憶装置に用いられるトランジスタのチャネル長は短く、ゲート絶縁層などに代表される各種の絶縁層は薄くなる。そのため、トランジスタのリーク電流が増加することで、消費電力が増加してしまう。
また、半導体記憶装置の占有面積を縮小するために、回路レイアウトを工夫するによって占有するセル面積の縮小化が可能である（特許文献２参照。）。
特開２０１１−１０９０８４号公報 特開２００８−４２０５０号公報
半導体記憶装置の微細化及び高集積化によって、記憶装置の高速動作及び記憶容量を増加させることができる。しかし、例えばＤＲＡＭはトランジスタとキャパシタにより構成されており、微細化及び高集積化によって、キャパシタの面積も縮小し、その容量値が小さくなってしまう。そのため、記憶装置における書き込み状態及び消去状態の電荷量の差が小さくなり、記憶情報を正確に保持するのが困難となる。
また、酸化物半導体を用いたトランジスタは、その低いオフ電流特性によってＤＲＡＭにおけるキャパシタに保持した電荷を長時間保持することができ、消費電力を低減させることができるが、一方オン電流は、単結晶シリコンまたは多結晶シリコンを用いたトランジスタと比べて小さい。そのため、記憶装置における動作速度において、不利な特性となってしまう。
そこで本発明の一態様は、高速動作及び低消費電力化した半導体記憶装置を提供することを課題の一とする。
さらに、本発明の一態様は、単位面積あたりの記憶容量を増加させた半導体記憶装置を提供することを課題の一とする。
また、半導体記憶装置におけるキャパシタの容量を増加させることを課題の一とする。
本発明の一態様は、ワード線、ビット線、第１のキャパシタ、第２のキャパシタ及びトランジスタを有するサブメモリセルを、二以上有するメモリセルを有し、メモリセルにおいて、サブメモリセルが積層して形成され、該トランジスタは、半導体膜を介して第１のゲート及び第２のゲートが形成され、第１のゲート及び第２のゲートはワード線と接続され、トランジスタのソース及びドレインの一方はビット線と接続され、トランジスタのソース及びドレインの他方は第１のキャパシタ及び第２のキャパシタと接続され、トランジスタの第１のゲート及び第２のゲートが重畳し、かつ接続されていることを特徴とする半導体記憶装置である。
また、本発明の一態様は、上記サブメモリセルそれぞれにおける第１のキャパシタ及び第２のキャパシタが重畳して形成されていてもよい。
本発明の一態様において、上記メモリセルは、平面においてマトリクス状に形成されていてもよい。
本発明の一態様は、上記トランジスタに酸化物半導体を用いる。
本発明の一態様は、サブメモリセルを重畳して積層することでメモリセルとすることができる。これは、サブメモリセルにおけるトランジスタの活性層に酸化物半導体を用いており、酸化物半導体がスパッタリング法などの堆積法により形成できるためである。サブメモリセルを重畳して積層させて設けることで、小面積のメモリセルを作製でき、単位面積あたりのメモリモジュールの記憶容量をさらに増加させることができる。
さらに本発明の一態様は、サブメモリセルと積層して形成されるシリコンを有するトランジスタを有することができる。シリコンを有するトランジスタは、積層された半導体記憶装置の最下層に設けることが好ましく、例えばシリコン基板を用いて形成することができる。また、一層に限らず、サブメモリセルの間の複数箇所に形成されていてもよい。
本発明の一態様は、サブメモリセルがＤＲＡＭであることを特徴とする半導体記憶装置である。
本発明の一態様により、高いオン電流と、低いオフ電流を兼ね備えた特性を有する酸化物半導体を有するトランジスタを用いることにより、高速動作及び低消費電力化した半導体記憶装置を提供することができる。
本発明の一態様により、該サブメモリセルを重畳して複数積層させることにより、単位面積あたりの記憶容量を増加させた半導体記憶装置を提供することができる。
本発明の一態様により、半導体記憶装置におけるキャパシタの容量を増加させることができる。
本発明の一態様に係る半導体記憶装置の一例を示す斜視図及び回路図。 本発明の一態様に係る半導体記憶装置におけるメモリセルの一例を示す上面図及び断面図。 本発明の一態様に係る半導体記憶装置におけるサブメモリセルの一例を示す上面図及び断面図。 本発明の一態様に係るメモリセルの作製工程の一例を示す断面図。 本発明の一態様に係るメモリセルの作製工程の一例を示す断面図。 本発明の一態様に係る半導体記憶装置の一例を示す上面図及び断面図。 本発明の一態様に係る半導体記憶装置を用いたＣＰＵの具体例を示すブロック図及びその一部の回路図。 本発明の一態様に係る半導体記憶装置を有する電子機器の一例を示す斜視図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
また本明細書においては、トランジスタのソースとドレインは、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
また本明細書においては、トランジスタのゲートを、ゲートまたはゲート電極と呼び、それらを区別しない。さらにトランジスタのソースとドレインを、ソース及びドレイン、ソース領域及びドレイン領域、またはソース電極及びドレイン電極と呼び、それらを区別しない。
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけである場合もある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
（実施の形態１）
本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の例について、図１及び図２等を用いて説明する。
図１（Ａ）に示す本発明の一態様である半導体記憶装置３００は、トランジスタ、第１のキャパシタ（フロントキャパシタ（Ｃｆ）ともいう。）及び第２のキャパシタ（バックキャパシタ（Ｃｂ）ともいう。）からなるサブメモリセルＳＣＬを積層してメモリセルＣＬを形成した。メモリセルＣＬを、平面において横ａ個×縦ｂ個（ａ、ｂは自然数）のマトリクス状に配置して構成されている。
サブメモリセルＳＣＬは、トランジスタ、フロントキャパシタ及びバックキャパシタからなる記憶装置であり、つまりＤＲＡＭが構成されている。
ＣＬは、ｃ層（ｃは自然数）積層したＳＣＬ＿１〜ＳＣＬ＿ｃからなり、各ＳＣＬ＿ｊ（ｊ＝１〜ｃの自然数）は、トランジスタＴｒ＿ｊ（ｊ＝１〜ｃの自然数）、Ｃｆ＿ｊ（ｊ＝１〜ｃの自然数）及びＣｂ＿ｊ（ｊ＝１〜ｃの自然数）によって構成される。Ｔｒ＿ｊは、Ｔｒ＿ｊのゲート（第１のゲートまたはフロントゲートともいう。）及び、半導体膜を介してゲートと重畳するＴｒ＿（ｊ−１）のゲート（第２のゲートまたはバックゲートともいう。）によって制御される、所謂デュアルゲート型トランジスタである。ただし、Ｔｒ＿１の場合においては、バックゲートはＴｒ＿（ｊ−１）のゲートではなく、Ｔｒ＿１の半導体膜を介してゲートと重畳する配線を、バックゲートとして用いる。なお、サブメモリセルにおけるトランジスタのフロントゲートとバックゲートは、電気的に接続されている。
Ｃｆ＿ｊは、Ｔｒ＿ｊにおけるフロントゲートと同材料及び同一層によって形成される、容量電極と、Ｔｒ＿ｊのソース及びドレインの一方との間におけるゲート絶縁膜の容量により形成されている。Ｃｂ＿ｊは、Ｃｆ＿（ｊ―１）における容量電極と、Ｔｒ＿ｊのソース及びドレインの一方との間における絶縁膜の容量によって形成されている。
なお、Ｃｂ＿１は、Ｔｒ＿１のソース及びドレインの一方と、ＳＣＬ＿１の下層に別に設けた容量配線との間における絶縁膜の容量により形成させればよい。
図１（Ｂ）に示すように、ＳＣＬ＿１〜ＳＣＬ＿ｃからなるＣＬにおいて、回路における接続は、例えばＳＣＬ＿１を見ると、Ｔｒ＿１のフロントゲート及びバックゲートはワード線ＷＬと接続し、Ｔｒ＿１のソース及びドレインの一方はビット線ＢＬ＿１と接続し、Ｔｒ＿１のソース及びドレインの他方はＣｆ＿１及びＣｂ＿１の一端と接続し、Ｃｆ＿１及びＣｂ＿１の他端は接地（ＧＮＤに接続。）されている。さらに、Ｃｆ＿１の他端は、ＳＣＬ＿２におけるＣｂ＿２の他端と接続されている。
また、積層されて形成されている各サブメモリセルにおけるトランジスタのゲート及びワード線は接続されている。そのためワード線に信号を入れることによって、積層された各サブメモリセルにおけるトランジスタを、同時に駆動させることができる。
図１（Ｂ）に示すように、Ｃｂ＿ｊの他端は、ｊが１の場合は接地されており、ｊが１より大きい場合は、Ｃｆ＿（ｊ−１）の他端と接続されている。
トランジスタＴｒ＿ｊには、オフ電流の小さいトランジスタを用いる。例えばバンドギャップが２．５ｅＶ以上のワイドギャップ半導体を用いることによって、低いオフ電流を有するトランジスタを形成でき、特に酸化物半導体を用いることが好ましい。
オフ電流の小さいトランジスタをサブメモリセルに用いることで、フロントキャパシタ及びバックキャパシタに保持された電荷が、トランジスタＴｒ＿ｊを介してリークするのを抑制することができる。そのため、電位の保持期間が延び、ＤＲＡＭにおけるリフレッシュの頻度を小さくできるため、消費電力を低減させることができる。
また、本実施の形態に示すトランジスタＴｒ＿ｊはフロントゲート及びバックゲートを有する、所謂デュアルゲート型のトランジスタである。そのため、トランジスタのフロントゲートに閾値より大きい電圧を印加すると、トランジスタはオン状態となり、さらにバックゲートにも同様の電圧が印加されていることによって、閾値がマイナスシフトする。それにより、ある閾値より大きいゲート電圧におけるオン電流は、バックゲートが無いトランジスタと比べて大きくなる。また、トランジスタのフロントゲートに閾値電圧より小さい電圧を印加すると、トランジスタはオフ状態となり、さらにバックゲートにも同様の電圧が印加されていることによって、閾値がプラスシフトする。それにより、ある閾値より小さいゲート電圧におけるオフ電流は、バックゲートが無いトランジスタと比べて小さくなる。
つまり、本実施の形態に示す半導体記憶装置は、酸化物半導体を有するトランジスタを用いて、高いオン電流と、低いオフ電流を兼ね備えた構成とすることにより、高速動作及び低消費電力化することができる。
さらに、各サブメモリセルにおけるキャパシタの容量を調整することによって、保持される電位を複数持たせることができ、それにより多値化したメモリセルを作製することができる。
次に、メモリセルへのデータの書き込み方法及び読み出し方法について以下に説明する。
まず、メモリセルへのデータの書き込みはサブメモリセル毎に行うことができる。具体的には、ワード線の電位をＶＨ（トランジスタのしきい値電圧（Ｖｔｈ）にＶＤＤ（電源電位）を加えたよりも高い電位）とする。次に、任意に選択したビット線をＶＤＤとし、それ以外のビット線をＧＮＤとする。こうすることで、選択したビット線と接続するサブメモリセルにあるキャパシタにＶＤＤが充電される。次に、ワード線の電位をＧＮＤとすることで、該当するサブメモリセルにデータが保持される。その後、サブメモリセルを変えて、順番にデータを書き込む。以上がメモリセルのデータの書き込み方法である。
このようにして書き込まれたデータは、本発明の一態様に係る酸化物半導体膜を用いたトランジスタのオフ電流が小さいため、長い期間に渡って保持することが可能となる。
次に、データの読み出し方法について説明する。データの読み出しはサブメモリセル毎に行う。まずは、任意に選択したビット線を所定の電位（定電位）とする。次に、ワード線をＶＨとすることで、キャパシタに書き込まれたデータに対応する電位をビット線に与える。その後、与えられた電位をセンスアンプ（特に図示しない。）にて読み出す。なお、データは読み出されると同時に失われるが、センスアンプの動作により増幅されて再度サブメモリセルにデータを書き込むことができる。その後、サブメモリセルを変えて、順番にデータを読み出す。以上がメモリセルのデータの読み出し方法である。
また、メモリセルへの書き込み及び読み出しの方法は、上記サブメモリセル毎による方法に限らず、一括で同時に行ってもよい。
次に、図１に示すように、サブメモリセルＳＣＬが重畳して積層された、メモリセルＣＬの断面構造について、図２を用いて説明する。図２に示すメモリセルＣＬは、重畳されたｃ個のサブメモリセルＳＣＬ＿１〜ＳＣＬ＿ｃからなり、各サブメモリセルは、トランジスタＴｒ＿ｊ（ｊ＝１〜ｃの自然数）、フロントキャパシタＣｆ＿ｊ（ｊ＝１〜ｃの自然数）及びバックキャパシタＣｂ＿ｊ（ｊ＝１〜ｃの自然数）によって構成される。図２（Ａ）にサブメモリセルＳＣＬ＿ｊの上面図、図２（Ｂ）にサブメモリセルＳＣＬ＿１〜ＳＣＬ＿ｃの断面図を示す。
図２（Ａ）にはサブメモリセルＳＣＬ＿ｊにおけるトランジスタＴｒ＿ｊ及びフロントキャパシタＣｆ＿ｊの上面図が示されている。なお、煩雑をさけるため、バックキャパシタＣｂ＿ｊは図示されていない。また、図２（Ａ）に示すＳＣＬ＿ｊの上面図における一点鎖線Ａ−Ｂ、一点鎖線Ｃ−Ｄ及び一点鎖線Ｅ−Ｆに対応するＡ−Ｂ、Ｃ−Ｄ及びＥ−Ｆ断面を図２（Ｂ）に示す。
図２（Ｂ）に示すように、各サブメモリセルは重畳して積層されており、さらに各サブメモリセルを構成するトランジスタ及びキャパシタにおける各膜も、重畳して形成されている。また、各サブメモリセルにおけるトランジスタのフロントゲート（バックゲートも含む。）は、全て電気的に接続されている。
次に、ＳＣＬ＿１におけるＴｒ＿１、Ｃｆ＿１及びＣｂ＿１の断面構造について、図３を用いて詳細に説明する。
図３（Ａ）にはサブメモリセルＳＣＬ＿１におけるトランジスタＴｒ＿１及びフロントキャパシタＣｆ＿１の上面図が示されている。なお、煩雑をさけるため、バックキャパシタＣｂ＿１は図示されていない。また、図３（Ａ）に示すＳＣＬ＿１の上面図における一点鎖線Ａ−Ｂ、一点鎖線Ｃ−Ｄ及び一点鎖線Ｅ−Ｆに対応するＡ−Ｂ、Ｃ−Ｄ及びＥ−Ｆ断面を図３（Ｂ）に示す。
図３（Ｂ）に示すトランジスタＴｒ＿１は、基板１００と、基板１００上に設けられた第１の配線１０１及び第３の配線１４０と、第１の配線１０１及び第３の配線１４０上に設けられた第１の層間絶縁膜１０２と、第１の層間絶縁膜１０２上に設けられた下地絶縁膜１０４と、下地絶縁膜１０４上に設けられたチャネル形成領域１０６ａ、ソース領域及びドレイン領域１０６ｂを有する酸化物半導体膜１０６と、酸化物半導体膜１０６上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電極１１０及び容量電極１３０と、ゲート電極１１０及び容量電極１３０上の第２の層間絶縁膜１１２と、第２の層間絶縁膜１１２に設けられたコンタクトホールにおいて、ソース領域及びドレイン領域１０６ｂと接続する第２の配線１１４と、を有する。
また、キャパシタＣｆ＿１における容量電極１３０は、ゲート電極１１０と同材料及び同一層により形成することができる。
また、キャパシタＣｂ＿１における第３の配線１４０は、第１の配線１０１と同材料及び同一層により形成することができる。
また、第１の配線１０１は、トランジスタＴｒ＿１のバックゲートとして機能する。
なお、特に下地絶縁膜１０４を設けず、第１の層間絶縁膜１０２と兼ねる構造としても構わない。
さらに、コンタクトホールの形成は、本実施の形態に示すものに限定されるものではない。例えば、一回で複数の層を貫通するコンタクトホールを形成してもよく、また一層ずつ複数回に分けてコンタクトホールを形成してもよい。
本実施の形態における酸化物半導体膜１０６は、チャネル形成領域１０６ａと、該チャネル形成領域１０６ａより低抵抗であるソース領域及びドレイン領域１０６ｂを有する。このようにソース領域及びドレイン領域１０６ｂを設けることによって、第２の配線１１４との接触抵抗を低減することができ、それによりトランジスタのオン特性を向上させることができる。ただし、このようにソース領域及びドレイン領域１０６ｂが形成された酸化物半導体膜１０６に限定されるものではなく、酸化物半導体膜に低抵抗の領域を設けない構成としてもよい。
また、該ソース領域及びドレイン領域１０６ｂは、リン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによって、酸化物半導体膜の抵抗値を低下させることができる。
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、ＧａＮなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いると好ましい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
基板１００は熱処理を行ったものを用いてもよい。例えば、高温のガスを用いて熱処理を行うＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置により、６５０℃、１分〜５分間、熱処理を行ったものを用いればよい。なお、ＧＲＴＡにおける高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。
第１の配線１０１及び第３の配線１４０は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、第１の配線１０１として、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。また、第１の配線１０１及び第３の配線１４０は単層構造としてもよいし、積層構造としてもよい。
さらに第１の配線１０１及び第３の配線１４０は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
第１の層間絶縁膜１０２及び下地絶縁膜１０４は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタル及び酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
また、第１の層間絶縁膜１０２または下地絶縁膜１０４中に含まれる水素または水分などの不純物を除去するために、下地絶縁膜１０４の成膜後に熱処理を行うことが好ましい。熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４５０℃以上６５０℃以下で行う。熱処理雰囲気は、不活性雰囲気、酸化性雰囲気などで行えばよい。
また、第１の層間絶縁膜１０２及び下地絶縁膜１０４は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地となる膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜に結晶領域が形成されやすくなる。なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（１）にて定義される。
Figure 0006121709
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、指定面の平均高さをＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
また、第１の層間絶縁膜１０２及び下地絶縁膜１０４は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式２で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
Figure 0006121709
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式２の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
酸化物半導体膜を用いたトランジスタの場合、下地絶縁膜から酸化物半導体膜に酸素が供給されることで、酸化物半導体膜と下地絶縁膜との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜と下地絶縁膜との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁膜から酸化物半導体膜に酸素が十分に供給され、好ましくは酸化物半導体膜に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損密度を低減することができる。
酸化物半導体膜１０６に用いる材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体膜１０６を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）またはジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができる。さらに、表面の平坦性を高めることによって、アモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
酸化物半導体膜は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
また、酸化物半導体膜において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
ゲート絶縁膜１０８は、プラズマＣＶＤ法又はスパッタリング法等により形成することができ、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化マグネシウム、酸化タンタル、酸化イットリウム、酸化ジルコニウム、酸化ランタン及び酸化ネオジムを含む材料から一種以上選択して、単層または積層して用いればよい。
また、ゲート絶縁膜１０８の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。また、ゲート絶縁膜１０８をキャパシタに用いる場合、容量を増加させることができるため好ましい。また、ゲート絶縁膜１０８は、単層構造としても良いし、積層構造としても良い。
ゲート電極１１０及び容量電極１３０は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極１１０としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極１１０は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極１１０及び容量電極１３０は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
また、ゲート絶縁膜１０８と接するゲート電極１１０の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができる。
第２の層間絶縁膜１１２は、下地絶縁膜１０４と同様の材料により形成する。
第２の層間絶縁膜１１２は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ以下の厚さとすればよい。層間絶縁膜１１２の表面は、大気成分などの影響でわずかに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜１１２は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率及び厚さとすることが好ましい。
第２の配線１１４は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
（トランジスタの作製方法）次に、図３（Ｂ）に示したサブメモリセルＳＣＬ＿１の一点鎖線Ａ−Ｂ断面におけるトランジスタＴｒ＿１、フロントキャパシタＣｆ＿１及びバックキャパシタＣｂ＿１の作製方法について、図４及び図５を用いて説明する。
まず、基板１００上に第１の配線１０１および第３の配線１４０を形成する（図４（Ａ）参照。）。第１の配線１０１および第３の配線１４０は、基板１００上に導電膜を成膜し、該導電膜を加工して第１の配線１０１および第３の配線１４０を形成する。なお、基板１００によっては、基板１００と、第１の配線１０１及び第３の配線１４０との間に、別途絶縁膜を設けても構わない。例えば、基板からの不純物の拡散を防止するために、ブロッキング能力のあるシリコン窒化膜などを形成してもよい。
なお、「加工する」とは、特に断りがない限り、フォトリソグラフィ法によって形成したレジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。
なお、導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
次に、基板１００、第１の配線１０１及び第３の配線１４０上に第１の層間絶縁膜１０２及び下地絶縁膜１０４を形成する（図４（Ｂ）参照。）。第１の層間絶縁膜１０２及び下地絶縁膜１０４は、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜すればよく、スパッタリング法を用いると好ましい。
なお、基板１００、第１の配線１０１及び第３の配線１４０上に第１の層間絶縁膜１０２を形成後、表面を平坦化処理することが好ましい。平坦化処理は、例えば化学的機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いればよい。第１の層間絶縁膜１０２の表面を平坦化させ、その後下地絶縁膜１０４を形成させる。このように平坦化させることによって、後の工程にて形成される薄膜の段切れを抑制し、またフォトリソグラフィ法における露光精度を向上させることができる。なお、第１の層間絶縁膜１０２形成後及び下地絶縁膜１０４形成後にそれぞれ平坦化処理を行ってもよく、また下地絶縁膜１０４形成後のみ平坦化処理を行ってもよい。
なお、平坦化処理としては、特に限定されないが、ＣＭＰ処理、ドライエッチング処理、プラズマ処理などを用いることができる。
また、第１の層間絶縁膜１０２または下地絶縁膜１０４に含まれる水素または水分などの不純物を除去するために、第１の層間絶縁膜１０２または下地絶縁膜１０４の成膜後に熱処理を行うことが好ましい。熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４５０℃以上６５０℃以下で行う。熱処理雰囲気は、不活性雰囲気、酸化性雰囲気などで行えばよい。
次に、下地絶縁膜１０４上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法を用いると好ましい。
酸化物半導体膜の成膜において、酸化物半導体膜中に水素又は水がなるべく含まれないようにするために、酸化物半導体膜の成膜前処理として、スパッタリング装置の処理室で基板を予備加熱し、基板１００及び下地絶縁膜１０４に吸着した水素、水分などの不純物を脱離させることが好ましい。
また、酸化物半導体膜を成膜する前に、下地絶縁膜１０４表面に平坦化処理を行ってもよい。
プラズマ処理としては、逆スパッタリングを行うことができる。逆スパッタリングとは、例えばアルゴン雰囲気下において、基板側にＲＦ電源を用いて電圧を印加し、基板近傍にプラズマを形成して被処理面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
なお、酸化物半導体膜は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行う等）により成膜することが好ましい。
酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導体膜の結晶化度が高まる。また、酸化物半導体膜中の不純物（水素及び水分など）の濃度を低減し、欠陥準位を低減することができる。
加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気及び乾燥空気雰囲気を１種、または２種以上組み合わせて行えばよい。好ましくは、不活性雰囲気にて加熱処理を行い、その後酸化性雰囲気にて加熱処理を行う。加熱処理の温度は、１５０℃以上６５０℃以下、好ましくは２５０℃以上５００℃以下、さらに好ましくは３００℃以上４５０℃以下の温度で行えばよい。加熱処理は、抵抗加熱方式、ランプヒータ方式、加熱ガス方式などを適用すればよい。
酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気には、酸化性ガスと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれる雰囲気とする。酸化性雰囲気で加熱処理を行うことで、酸化物半導体膜の酸素欠損密度を低減することができる。
不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満である雰囲気とする。不活性雰囲気で加熱処理を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができる。
減圧雰囲気とは、処理室の圧力が１０Ｐａ以下の雰囲気をいう。減圧雰囲気で加熱処理を行うことで、不活性雰囲気よりもさらに酸化物半導体膜に含まれる不純物濃度を低減することができる。
乾燥空気雰囲気とは、露点−４０℃以下、好ましくは露点−５０℃以下の酸素２０％程度及び窒素８０％程度含まれる雰囲気をいう。酸化性雰囲気の一種であるが、比較的低コストであるため量産に適している。
次に、酸化物半導体膜を加工して酸化物半導体膜１０３を形成する（図４（Ｃ）参照。）。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置によるドライエッチングを行ってもよい。
また、酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して膜中に酸素を供給してもよい。
酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜における酸素欠損を補償し、真性半導体に近づけることができる。それにより、該酸化物半導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させることができる。
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用いることができる。
次に、酸化物半導体膜１０３上にゲート絶縁膜１０８を成膜する。ゲート絶縁膜１０８は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法を用いると好ましい。
次に、ゲート絶縁膜１０８上にレジストマスク１０７を形成する。レジストマスク１０７は、レジスト塗布後に露光及び現像処理を行うことにより形成する。
次に、レジストマスク１０７をマスクにして、酸化物半導体膜１０３に対してドーパントを添加する。該ドーパントが添加された酸化物半導体膜１０３は低抵抗化される。このように酸化物半導体膜１０３にドーパントを添加することによって、ドーパントが添加されて低抵抗化したソース領域及びドレイン領域１０６ｂと、ドーパントが添加されていないチャネル形成領域１０６ａと、を有する酸化物半導体膜１０６が形成される（図５（Ａ）参照。）。
ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リン（Ｐ）、ホウ素（Ｂ）、窒素（Ｎ）及びフッ素（Ｆ）から選ばれた一種以上の元素を用いることができる。
ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いることができる。また、その際に基板１００を加熱しながら行ってもよい。
なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
次に、レジストマスク１０７を除去後、ゲート絶縁膜上に導電膜を成膜し、導電膜をエッチングにより加工してゲート電極１１０及び容量電極１３０を形成する（図５（Ｂ）参照。）。
次に、ゲート絶縁膜１０８、ゲート電極１１０及び容量電極１３０上に第２の層間絶縁膜１１２を形成する。第２の層間絶縁膜１１２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコート法で成膜すればよく、下地絶縁膜１０４と同様の材料によって形成することができる。さらに、第２の層間絶縁膜１１２にコンタクトホールを形成し、ソース領域及びドレイン領域１０６ｂの一方の一部を露出させて、ソース領域及びドレイン領域１０６ｂの一方と接続する第２の配線１１４を形成する（図５（Ｃ）参照。）。
また、本実施の形態におけるトランジスタ構造は、プレーナー型のトランジスタ構造を示したが、これに限定されるものではない。酸化物半導体膜と接してソース電極及びドレイン電極を形成させたトップゲートトップコンタクト型、トップゲートボトムコンタクト型、ボトムゲートトップコンタクト型、ボトムゲートボトムコンタクト型などの構造を用いてもよい。さらに、トランジスタの上面形状において、本実施の形態では角形の形状を示したが、円（サークル）状などにより形成してもよい。
以上に示すように、チャネル形成領域１０６ａと重畳するゲート電極１１０（フロントゲートともいう。）及び第１の配線１０１（バックゲートともいう。）を有するデュアルゲート構造のトランジスタＴｒ＿１を形成することができる。さらに、ソース領域及びドレイン領域１０６ｂの他方と容量電極１３０により形成されるフロントキャパシタＣｆ＿１と、ソース領域及びドレイン領域１０６ｂの他方と第３の配線１４０により形成されるバックキャパシタＣｂ＿１を形成することができる。
本実施の形態により、酸化物半導体膜にチャネル領域を設けたトランジスタにおいて、フロントゲート及びバックゲートを備えることによって、高いオン電流と、低いオフ電流を兼ね備えた特性を有するトランジスタを提供することができる。該トランジスタを用いることにより、高速動作及び低消費電力化した半導体記憶装置を提供することができる。
本発明の一態様により、フロントキャパシタ及びバックキャパシタを形成することができ、それにより半導体記憶装置におけるキャパシタの容量を増加させることができる。
本発明の一態様におけるトランジスタ及びキャパシタを用いることによって、ＤＲＡＭなど半導体記憶装置を形成することができる。さらに該半導体記憶装置を重畳して複数積層させることにより、単位面積あたりの記憶容量を増加させた半導体記憶装置を提供することができる。
本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造の半導体記憶装置について、図６を用いて説明する。実施の形態１との違いは、酸化物半導体を有するトランジスタを用いて形成されるメモリセルに加え、さらにシリコンを有するトランジスタを有する半導体記憶装置である。
シリコンを有するトランジスタは、酸化物半導体を有するトランジスタと比べて電界効果移動度が大きいことから、メモリセルの周辺回路などに用いることが好ましい。また、シリコンを有するトランジスタは、サブメモリセルを積層して形成されるメモリセルの下層に設けることが好ましいが、積層されたサブメモリセルの間の層に設けてもよく、さらに単層でも複数層を用いても構わない。
本実施の形態では、最下層にシリコンを有するトランジスタを形成し、その上に実施の形態１に示すメモリセルが積層して形成されている半導体記憶装置について説明する。
図６に、本実施の形態における半導体記憶装置の上面図及び断面図を示す。図６（Ａ）にサブメモリセルＳＣＬ＿ｊの上面図、図６（Ｂ）にサブメモリセルＳＣＬ＿１〜ＳＣＬ＿ｃの断面図を示す。図６（Ｂ）に示すように、サブメモリセルが重畳して積層したメモリセルＣＬの下層に、シリコンを有するトランジスタ８００を有する層が形成されている。
図６（Ａ）にはサブメモリセルＳＣＬ＿ｊにおけるトランジスタＴｒ＿ｊ及びフロントキャパシタＣｆ＿ｊの上面図が示されている。なお、煩雑をさけるため、バックキャパシタＣｂ＿ｊは図示されていない。また、図６（Ａ）に示すＳＣＬ＿ｊの上面図における一点鎖線Ａ−Ｂ、一点鎖線Ｃ−Ｄ及び一点鎖線Ｅ−Ｆに対応するＡ−Ｂ、Ｃ−Ｄ及びＥ−Ｆ断面を図６（Ｂ）に示す。
また、図６（Ｃ）に、シリコンを有するトランジスタ８００の断面図を示す。
トランジスタ８００は、シリコン基板２００に設けられたチャネル形成領域２０１と、チャネル形成領域２０１を挟むように設けられた不純物領域２０６と、チャネル形成領域２０１上に設けられたゲート絶縁層２０８と、ゲート絶縁層２０８上に設けられたゲート電極２１０と、ゲート電極２１０及び不純物領域上の第１の層間絶縁膜２１２と、第１の層間絶縁膜２１２に設けたコンタクトホールにおいて不純物領域２０６と接続するソース電極及びドレイン電極２１４と、第１の層間絶縁膜２１２、ソース電極及びドレイン電極２１４上の第２の層間絶縁膜２１６と、を有する。
また、シリコン基板２００上にはトランジスタ８００を囲むように素子分離絶縁層２０３が設けられている。
なお、ゲート電極２１０の側壁にサイドウォール絶縁膜を形成し、ＬＤＤ領域を形成する構成としてもよい。ただし、高集積化を実現するためには、図６（Ｃ）に示すようにトランジスタ８００がサイドウォール絶縁層を有しない構成とすることが望ましい。
次に、実施の形態１に示すように、トランジスタ８００における第２の層間絶縁膜２１６上に、第１の配線１０１及び第３の配線１４０から順次形成していけばよい。
以上に示すように、シリコンを有するトランジスタ８００と、該トランジスタ８００上に積層して、実施の形態１に示したデュアルゲート型の酸化物半導体を用いたトランジスタＴｒ＿ｊを形成することができる。さらに、ソース領域及びドレイン領域１０６ｂの他方と容量電極１３０により形成されるフロントキャパシタＣｆ＿ｊと、ソース領域及びドレイン領域１０６ｂの他方と第３の配線１４０により形成されるバックキャパシタＣｂ＿ｊを形成することができる。
本実施の形態により、シリコンを有するトランジスタ８００と、酸化物半導体膜を有するトランジスタを形成することができ、さらに酸化物半導体膜を有するトランジスタにおいては、フロントゲート及びバックゲートを備えることによって、高いオン電流と、低いオフ電流を兼ね備えた特性を有するトランジスタを提供することができる。該トランジスタを用いることにより、高速動作及び低消費電力化した半導体記憶装置を提供することができる。
本発明の一態様により、サブメモリセルにおいてフロントキャパシタ及びバックキャパシタを有する半導体記憶装置を形成することができ、このように２つのキャパシタを有することによって、半導体記憶装置における全キャパシタの容量を増加させることができる。
本発明の一態様におけるトランジスタ及びキャパシタを用いることによって、ＤＲＡＭなど半導体記憶装置を形成することができる。さらに該半導体記憶装置を重畳して複数積層させることにより、単位面積あたりの記憶容量を増加させた半導体記憶装置を提供することができる。
さらに、シリコンを有するトランジスタは、酸化物半導体を有するトランジスタと比べて電界効果移動度が大きいことから、メモリセルの周辺回路などに用いることでき、メモリセルと、周辺回路を同一基板において作製することができる。
本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態３）
実施の形態１または実施の形態２で示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図７（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図７（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態１または実施の形態２に示す半導体記憶装置を用いることができる。
図７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、論理（値）を反転させる論理素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。論理（値）を反転させる論理素子によってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図７（Ｂ）または図７（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図７（Ｂ）及び図７（Ｃ）の回路の説明を行う。
図７（Ｂ）及び図７（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態１または実施の形態２に示すトランジスタ用いた構成の一例を示す。
図７（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態１または実施の形態２に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図７（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図７（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態１または実施の形態２に示す半導体記憶装置及び実施の形態３に示すＣＰＵの一種以上を含む電子機器の例について説明する。
図８（Ａ）は携帯型情報端末である。図８（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。
図８（Ｂ）は、ディスプレイである。図８（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。
図８（Ｃ）は、デジタルスチルカメラである。図８（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。
図８（Ｄ）は２つ折り可能な携帯情報端末である。図８（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。
表示部９６３１ａまたは／及び表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様を用いることで、電子機器の性能を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１００ 基板
１０１ 第１の配線
１０２ 層間絶縁膜
１０３ 酸化物半導体膜
１０４ 下地絶縁膜
１０６ 酸化物半導体膜
１０６ａ チャネル形成領域
１０６ｂ ソース領域及びドレイン領域
１０７ レジストマスク
１０８ ゲート絶縁膜
１１０ ゲート電極
１１２ 層間絶縁膜
１１４ 第２の配線
１３０ 容量電極
１４０ 第３の配線
２００ シリコン基板
２０１ チャネル形成領域
２０３ 素子分離絶縁層
２０６ 不純物領域
２０８ ゲート絶縁層
２１０ ゲート電極
２１２ 層間絶縁膜
２１４ ドレイン電極
２１６ 層間絶縁膜
３００ 半導体記憶装置
８００ トランジスタ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (5)

  1. 第１のメモリセルと、前記第１のメモリセルに積層された第２のメモリセルと、を有し、
    前記第１のメモリセルは、第１のトランジスタと、前記第１のトランジスタと電気的に接続された第１の容量及び第２の容量と、を有し、
    前記第２のメモリセルは、第２のトランジスタと、前記第２のトランジスタと電気的に接続された第３の容量及び第４の容量と、を有し、
    前記第１のトランジスタは、チャネルが形成される第１の酸化物半導体層を有し、
    前記第２のトランジスタは、チャネルが形成される第２の酸化物半導体層を有し、
    前記第１のトランジスタの第１のゲートは、前記第１の酸化物半導体層の上方に設けられ、
    前記第２のトランジスタの第１のゲートは、前記第２の酸化物半導体層の上方に設けられ、
    前記第２のトランジスタの第１のゲートは、前記第１の酸化物半導体層の下方に設けられ、
    前記第２のトランジスタの第１のゲートは、前記第１のトランジスタの第２のゲートとして機能し、
    前記第２のトランジスタの第２のゲートは、前記第２の酸化物半導体層の下方に設けられ、
    前記第１の酸化物半導体層は、前記第１の容量の一方の電極、及び、前記第２の容量の一方の電極として機能し、
    前記第１の容量の他方の電極は、前記第１のトランジスタの第１のゲートと同層に設けられ、
    前記第２の酸化物半導体層は、前記第３の容量の一方の電極、及び、前記第４の容量の一方の電極として機能し、
    前記第３の容量の他方の電極は、前記第２のトランジスタの第１のゲートと同層に設けられ、前記第２の容量の他方の電極として機能し、
    前記第４の容量の他方の電極は、前記第２のトランジスタの第２のゲートと同層に設けられることを特徴とする半導体記憶装置。
  2. 第１のメモリセルと、前記第１のメモリセルに積層された第２のメモリセルと、を有し、
    前記第１のメモリセルは、第１のトランジスタと、前記第１のトランジスタと電気的に接続された第１の容量及び第２の容量と、を有し、
    前記第２のメモリセルは、第２のトランジスタと、前記第２のトランジスタと電気的に接続された第３の容量及び第４の容量と、を有し、
    前記第１のトランジスタは、チャネルが形成される第１の酸化物半導体層を有し、
    前記第２のトランジスタは、チャネルが形成される第２の酸化物半導体層を有し、
    前記第１のトランジスタの第１のゲートは、前記第１の酸化物半導体層の上方に設けられ、
    前記第２のトランジスタの第１のゲートは、前記第２の酸化物半導体層の上方に設けられ、
    前記第２のトランジスタの第１のゲートは、前記第１の酸化物半導体層の下方に設けられ、
    前記第２のトランジスタの第１のゲートは、前記第１のトランジスタの第２のゲートとして機能し、
    前記第２のトランジスタの第２のゲートは、前記第２の酸化物半導体層の下方に設けられ、
    前記第１のトランジスタの第１のゲートは、前記第２のトランジスタの第１のゲートに電気的に接続され、
    前記第１のトランジスタの第１のゲートは、前記第２のトランジスタの第２のゲートに電気的に接続されることを特徴とする半導体記憶装置。
  3. 請求項２において、
    前記第１の酸化物半導体層は、前記第１の容量の一方の電極、及び、前記第２の容量の一方の電極として機能し、
    前記第１の容量の他方の電極は、前記第１のトランジスタの第１のゲートと同層に設けられ、
    前記第２の酸化物半導体層は、前記第３の容量の一方の電極、及び、前記第４の容量の一方の電極として機能し、
    前記第３の容量の他方の電極は、前記第２のトランジスタの第１のゲートと同層に設けられ、前記第２の容量の他方の電極として機能し、
    前記第４の容量の他方の電極は、前記第２のトランジスタの第２のゲートと同層に設けられることを特徴とする半導体記憶装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１のトランジスタの第１のゲートは、前記第１のトランジスタのチャネル幅方向において、前記第１の酸化物半導体層の端部を越えて設けられ、
    前記第２のトランジスタの第１のゲートは、前記第２のトランジスタのチャネル幅方向において、前記第２の酸化物半導体層の端部を越えて設けられ、且つ、前記第１のトランジスタのチャネル幅方向において、前記第１の酸化物半導体層の端部を越えて設けられ、
    前記第２のトランジスタの第２のゲートは、前記第２のトランジスタのチャネル幅方向において、前記第２の酸化物半導体層の端部を越えて設けられることを特徴とする半導体記憶装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１の容量の他方の電極は、前記第１のトランジスタのチャネル幅方向において、前記第１の酸化物半導体層の端部を越えて設けられ、
    前記第３の容量の他方の電極は、前記第２のトランジスタのチャネル幅方向において、前記第２の酸化物半導体層の端部を越えて設けられ、且つ、前記第１のトランジスタのチャネル幅方向において、前記第１の酸化物半導体層の端部を越えて設けられ、
    前記第４の容量の他方の電極は、前記第２のトランジスタのチャネル幅方向において、前記第２の酸化物半導体層の端部を越えて設けられることを特徴とする半導体記憶装置。
JP2012277937A 2011-12-22 2012-12-20 半導体記憶装置 Active JP6121709B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012277937A JP6121709B2 (ja) 2011-12-22 2012-12-20 半導体記憶装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011281599 2011-12-22
JP2011281599 2011-12-22
JP2012277937A JP6121709B2 (ja) 2011-12-22 2012-12-20 半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017019287A Division JP6293936B2 (ja) 2011-12-22 2017-02-06 半導体記憶装置

Publications (3)

Publication Number Publication Date
JP2013149970A JP2013149970A (ja) 2013-08-01
JP2013149970A5 JP2013149970A5 (ja) 2015-11-12
JP6121709B2 true JP6121709B2 (ja) 2017-04-26

Family

ID=48653676

Family Applications (8)

Application Number Title Priority Date Filing Date
JP2012277937A Active JP6121709B2 (ja) 2011-12-22 2012-12-20 半導体記憶装置
JP2017019287A Expired - Fee Related JP6293936B2 (ja) 2011-12-22 2017-02-06 半導体記憶装置
JP2018024083A Active JP6567105B2 (ja) 2011-12-22 2018-02-14 半導体装置
JP2019139870A Active JP6823695B2 (ja) 2011-12-22 2019-07-30 半導体装置
JP2021001992A Active JP7035230B2 (ja) 2011-12-22 2021-01-08 半導体装置
JP2022031869A Active JP7291821B2 (ja) 2011-12-22 2022-03-02 半導体装置
JP2023092504A Active JP7511715B2 (ja) 2011-12-22 2023-06-05 半導体装置
JP2024101971A Pending JP2024123197A (ja) 2011-12-22 2024-06-25 半導体装置

Family Applications After (7)

Application Number Title Priority Date Filing Date
JP2017019287A Expired - Fee Related JP6293936B2 (ja) 2011-12-22 2017-02-06 半導体記憶装置
JP2018024083A Active JP6567105B2 (ja) 2011-12-22 2018-02-14 半導体装置
JP2019139870A Active JP6823695B2 (ja) 2011-12-22 2019-07-30 半導体装置
JP2021001992A Active JP7035230B2 (ja) 2011-12-22 2021-01-08 半導体装置
JP2022031869A Active JP7291821B2 (ja) 2011-12-22 2022-03-02 半導体装置
JP2023092504A Active JP7511715B2 (ja) 2011-12-22 2023-06-05 半導体装置
JP2024101971A Pending JP2024123197A (ja) 2011-12-22 2024-06-25 半導体装置

Country Status (2)

Country Link
US (3) US8907392B2 (ja)
JP (8) JP6121709B2 (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8642380B2 (en) * 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US8704221B2 (en) 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9006024B2 (en) 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
US9515068B1 (en) 2013-08-29 2016-12-06 Hrl Laboratories, Llc Monolithic integration of GaN and InP components
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10008513B2 (en) * 2013-09-05 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6383616B2 (ja) * 2013-09-25 2018-08-29 株式会社半導体エネルギー研究所 半導体装置
CN103500710B (zh) * 2013-10-11 2015-11-25 京东方科技集团股份有限公司 一种薄膜晶体管制作方法、薄膜晶体管及显示设备
US9401432B2 (en) * 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
US9653611B2 (en) 2014-03-07 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9087689B1 (en) * 2014-07-11 2015-07-21 Inoso, Llc Method of forming a stacked low temperature transistor and related devices
JP6801969B2 (ja) * 2015-03-03 2020-12-16 株式会社半導体エネルギー研究所 半導体装置、表示装置、および電子機器
JP6773453B2 (ja) * 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US9847406B2 (en) 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
US10115741B2 (en) * 2016-02-05 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN106098687B (zh) * 2016-08-03 2019-04-16 贵州大学 一种三维功率vdmos器件及其集成方法
KR102447148B1 (ko) * 2017-03-13 2022-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI708329B (zh) * 2017-03-20 2020-10-21 聯華電子股份有限公司 記憶體元件及其製作方法
KR102268704B1 (ko) 2017-04-11 2021-06-28 삼성전자주식회사 쓰기 보조 회로를 포함하는 메모리 장치
KR102755184B1 (ko) * 2017-06-27 2025-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
US10804273B2 (en) * 2017-09-06 2020-10-13 Micron Technology, Inc. Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array
US10535659B2 (en) 2017-09-29 2020-01-14 Samsung Electronics Co., Ltd. Semiconductor memory devices
KR102524614B1 (ko) 2017-11-24 2023-04-24 삼성전자주식회사 반도체 메모리 소자
US11342461B2 (en) * 2018-03-07 2022-05-24 Sharp Kabushiki Kaisha Thin film transistor, method for producing same and display device
CN111937074B (zh) * 2018-03-29 2024-11-22 株式会社半导体能源研究所 存储装置及电子设备
WO2020157558A1 (ja) * 2019-01-29 2020-08-06 株式会社半導体エネルギー研究所 記憶装置、半導体装置、および、電子機器
KR102712036B1 (ko) * 2019-04-30 2024-10-02 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR102736487B1 (ko) 2019-06-27 2024-12-02 삼성전자주식회사 반도체 메모리 소자
WO2021092916A1 (en) * 2019-11-15 2021-05-20 Lenovo (Beijing) Limited Method and apparatus for performing mobility robustness optimization in a handover procedure
KR20220055513A (ko) * 2020-10-26 2022-05-04 삼성전자주식회사 반도체 메모리 장치
CN115050837B (zh) * 2021-12-09 2025-04-18 友达光电股份有限公司 半导体装置
US20230240078A1 (en) * 2022-01-24 2023-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3t memory with enhanced speed of operation and data retention
US12040399B2 (en) * 2022-03-17 2024-07-16 Renesas Electronics Corporation Semiconductor device
TWI843477B (zh) * 2023-03-13 2024-05-21 華邦電子股份有限公司 記憶體結構及其製造方法
WO2025057024A1 (ja) * 2023-09-12 2025-03-20 株式会社半導体エネルギー研究所 半導体装置および電子機器

Family Cites Families (162)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4555721A (en) 1981-05-19 1985-11-26 International Business Machines Corporation Structure of stacked, complementary MOS field effect transistor circuits
JPS5837948A (ja) * 1981-08-31 1983-03-05 Toshiba Corp 積層半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS613450A (ja) * 1984-06-18 1986-01-09 Hiroshima Daigaku 三次元光結合共有メモリ集積装置
JPS63102264A (ja) 1986-10-20 1988-05-07 Nissan Motor Co Ltd 薄膜半導体装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH01246863A (ja) 1988-03-29 1989-10-02 Seiko Epson Corp 半導体装置及び製造方法
DE69026503T2 (de) 1990-07-31 1996-11-14 Ibm Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten selbstjustierten Feldeffekttransistoren aus Polisilizium und sich daraus ergebende Struktur
US5095347A (en) 1990-08-01 1992-03-10 Motorola, Inc. Plural transistor silicon on insulator structure with shared electrodes
JP3015186B2 (ja) 1991-03-28 2000-03-06 三菱電機株式会社 半導体記憶装置とそのデータの読み出しおよび書き込み方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0613606A (ja) 1992-06-25 1994-01-21 Victor Co Of Japan Ltd 半導体装置
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JPH06291269A (ja) 1993-04-06 1994-10-18 Sony Corp 電界効果トランジスタ
JPH0794743A (ja) 1993-09-20 1995-04-07 Fujitsu Ltd 半導体装置
KR0169157B1 (ko) 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
JP2734962B2 (ja) 1993-12-27 1998-04-02 日本電気株式会社 薄膜トランジスタ及びその製造方法
JPH08148693A (ja) 1994-09-22 1996-06-07 Sanyo Electric Co Ltd 薄膜トランジスタ及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09245482A (ja) 1996-03-08 1997-09-19 Hitachi Ltd 論理回路及び半導体記憶装置
US5949092A (en) 1997-08-01 1999-09-07 Advanced Micro Devices, Inc. Ultra-high-density pass gate using dual stacked transistors having a gate structure with planarized upper surface in relation to interlayer insulator
KR100269309B1 (ko) * 1997-09-29 2000-10-16 윤종용 고집적강유전체메모리장치및그제조방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000323668A (ja) * 1999-05-14 2000-11-24 Nec Corp 強誘電体容量及びこれを備えた回路装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002184993A (ja) 2000-12-11 2002-06-28 Sony Corp 半導体装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4731718B2 (ja) * 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
JP3640177B2 (ja) 2001-06-04 2005-04-20 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4275336B2 (ja) * 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1709688A4 (en) 2004-01-30 2014-12-31 Semiconductor Energy Lab SEMICONDUCTOR DEVICE
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN101057333B (zh) * 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051993A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4586573B2 (ja) * 2005-02-28 2010-11-24 エプソンイメージングデバイス株式会社 電気光学装置及びその製造方法、薄膜トランジスタ、電子機器
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4732080B2 (ja) * 2005-09-06 2011-07-27 キヤノン株式会社 発光素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5045022B2 (ja) 2006-08-09 2012-10-10 富士通セミコンダクター株式会社 半導体記憶装置
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4179393B2 (ja) * 2006-09-14 2008-11-12 エプソンイメージングデバイス株式会社 表示装置及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140912A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 不揮発性半導体記憶装置
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5288391B2 (ja) 2007-05-24 2013-09-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
CN101689532B (zh) 2007-06-29 2013-06-12 株式会社半导体能源研究所 半导体器件及其制造方法
US8049253B2 (en) 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5537020B2 (ja) * 2008-01-18 2014-07-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP2010016100A (ja) 2008-07-02 2010-01-21 Toshiba Corp 半導体記憶装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) * 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5669426B2 (ja) 2009-05-01 2015-02-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2010263211A (ja) * 2009-05-04 2010-11-18 Samsung Electronics Co Ltd 積層メモリ素子
WO2011007677A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5685805B2 (ja) * 2009-07-23 2015-03-18 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、および電子機器
FR2949904B1 (fr) * 2009-09-07 2012-01-06 Commissariat Energie Atomique Circuit integre a transistors mos couples electrostatiquement et procede de realisation d'un tel circuit integre
JP5044624B2 (ja) * 2009-09-25 2012-10-10 株式会社東芝 不揮発性半導体記憶装置
JP2011091110A (ja) * 2009-10-20 2011-05-06 Canon Inc 酸化物半導体素子を用いた回路及びその製造方法、並びに表示装置
CN102668062B (zh) 2009-10-21 2014-12-10 株式会社半导体能源研究所 半导体器件
KR20120091239A (ko) * 2009-10-30 2012-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102656690B (zh) * 2009-12-25 2016-04-20 株式会社半导体能源研究所 半导体装置
KR102198144B1 (ko) 2009-12-28 2021-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치와 반도체 장치
CN102714209B (zh) * 2010-01-22 2015-09-16 株式会社半导体能源研究所 半导体存储器件及其驱动方法
KR102049472B1 (ko) 2010-02-19 2019-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011125806A1 (en) * 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20120032165A1 (en) * 2010-08-06 2012-02-09 Korea Advanced Institute Of Science And Technology Aqueous solution composition for fluorine doped metal oxide semiconductor and thin film transistor including the same
WO2012060202A1 (en) 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5993141B2 (ja) 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 記憶装置
US8785923B2 (en) 2011-04-29 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120299074A1 (en) * 2011-05-24 2012-11-29 Sharp Kabushiki Kaisha Semiconductor device
US8891285B2 (en) 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US8704221B2 (en) 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
JP7511715B2 (ja) 2024-07-05
JP2017118127A (ja) 2017-06-29
US9368501B2 (en) 2016-06-14
JP6823695B2 (ja) 2021-02-03
US20130161713A1 (en) 2013-06-27
US20160293605A1 (en) 2016-10-06
JP2024123197A (ja) 2024-09-10
JP6567105B2 (ja) 2019-08-28
JP7291821B2 (ja) 2023-06-15
JP6293936B2 (ja) 2018-03-14
JP2013149970A (ja) 2013-08-01
JP2023110044A (ja) 2023-08-08
US20150129872A1 (en) 2015-05-14
JP2022088391A (ja) 2022-06-14
JP7035230B2 (ja) 2022-03-14
JP2018107464A (ja) 2018-07-05
US8907392B2 (en) 2014-12-09
JP2021064806A (ja) 2021-04-22
JP2019204968A (ja) 2019-11-28

Similar Documents

Publication Publication Date Title
JP7291821B2 (ja) 半導体装置
TWI615980B (zh) 半導體裝置以及半導體裝置的製造方法
JP6268264B2 (ja) 半導体装置の作製方法
US9960279B2 (en) Semiconductor device and manufacturing method thereof
US20150014683A1 (en) Semiconductor device
JP6080563B2 (ja) 半導体装置の作製方法
JP6013676B2 (ja) 半導体装置及び半導体装置の作製方法
US9123692B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5881388B2 (ja) 半導体装置及び半導体装置の作製方法
JP5912444B2 (ja) 半導体装置の作製方法
JP6268248B2 (ja) トランジスタの作製方法
JP6194147B2 (ja) 半導体装置
JP6246260B2 (ja) 半導体装置
JP2019192925A (ja) 半導体装置
JP2018026595A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150924

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150924

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161006

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170206

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170330

R150 Certificate of patent or registration of utility model

Ref document number: 6121709

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250