JP5743553B2 - 伸張可能及び折畳み可能な電子デバイス - Google Patents
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Description
ここで、Eはヤング率であり、L0は平衡長さであり、ΔLは、加えられた応力下での長さの変化であり、Fは加えられる力であり、Aは、力が加えられる面積である。さらに、ヤング率は、以下の等式によってLame定数の観点から表すことができる。
ここで、λ及びμはLame定数である。高ヤング率(又は「高弾性率」)及び低ヤング率(又は「低弾性率」)は、所与の材料、層、又はデバイスのヤング率の大きさの相対的な記述である。本発明においては、高ヤング率は、低ヤング率よりも大きく、いくつかの用途では好ましくは約10倍大きく、他の用途ではさらに好ましくは約100倍大きく、さらに他の用途ではさらに好ましくは約1000倍大きい。「不均一なヤング率」とは、空間的に異なる(例えば表面位置により変化する)ヤング率を有する材料を指す。不均一なヤング率を有する材料は、材料の層全体について「バルク」又は「平均」ヤング率の観点から任意に説明され得る。
[0164]ここでは、高性能の、伸張可能及び折畳み可能な集積回路(IC)にアクセスするためのアプローチが開示される。このシステムは、超薄型プラスチック及びエラストマー基板を伴う、単結晶シリコンのナノリボンの整列されたアレイを含む、無機電子材料を組み込む。このデザインは、シリコン相補型論理ゲート、リング発振器、及び差動増幅器において、多重層ニュートラル機械平面レイアウトと「波状」構造構成とを組み合わせる。これらのICにおける変形のメカニクスの3次元解析及び計算モデリングは、回路シミュレーションと共に、測定された挙動の基底を成す側面を解明する。これらのストラテジは、他の場合では壊れやすく脆い機械的特性によってかかるシステムにおける使用が妨げられる確立された高性能無機電子材料を組み込むことが可能な、高性能の、折畳み可能及び伸張可能な光電子デバイスへの一般的及び測定可能なルートを示す。
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17. Y. Sun, J. A. Rogers, J. Mater. Chem. 17, 832 (2007).
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及びh1、・・・hnによって示される。ニュートラル平面は、頂部表面からの距離bにより特徴付けられ、bは、
によって与えられる。p−MOSFET領域及びn−MOSFET領域(n=5、SiO2/金属/SiO2/Si/PI:約0.05μm/0.15μm/0.05μm/0.25μm/1.2μm、図7Aの中央図及び右図を参照)については、図7Cは、ニュートラル平面の位置を示す。これらの弾性係数及びポアソン比は、ESiO2=70GPa、νSiO2=0.17、Emetal=78GPA、νmetal=0.44、ESi=130GPa、νsi=0.27、EPI=2.5GPa、及びνPI=0.34である。図7Dは、図7Aの左図に対応する金属相互接続部(n=4、SiO2/金属/SiO2/PI:約0.05μm/0.15μm/0.05μm/1.2μm)についてのニュートラル平面の位置を示す。
であり、ここで、図S8aに図示されるように、第1の層は、頂部の上に位置し、第nの層は、底部に位置し、それらの弾性係数及び厚さは、それぞれ
及びh1、・・・hnによって示される。等価曲げ剛性は、
によって与えられ、ここで、bは、等式(1)において与えられる頂部表面までのニュートラル機械平面の距離である。
及び、曲げ剛性
は、n=4(SiO2/金属/SiO2/PI)についての等式(2)及び(3)から求められる。PDMS基板は、半無限固体としてモデリングされる。これは、その厚さが、金属相互接続部よりも約4桁の規模で厚いことによる。図5(左図)は、バックリングパターンが主に1次元であることを示し、したがって、面外変位をw=Acos(kx1)で表すことが可能であり、ここで、x1は、相互接続部の方向に沿った座標であり、振幅A及び波数kは、システムの総エネルギーの最小化によって決定されるものであり、このエネルギーは、薄膜の屈曲及びメンブレンエネルギーと、基板中の歪みエネルギーからなる。これにより、波数及び振幅の解析式は、
として与えられ、ここで、
は、基板の平面−歪み係数であり、εpreは、等二軸予備歪みであり、
は、臨界バックリング歪みである。PDMS弾性係数Es=1.8MPa及びポアソン比νs=0.48については、等式(4)の波長は、96μmであり、これは、実験(約100μm)と十分に一致する。
の形態をとり、ここで、Aは、振幅であり、xは、接続部に沿った位置であり、Lは、隣接し合う画素間の側方分離距離であり、この距離は、製造されたままの平坦状構成において測定される通りL0=20μmである。接続ストリップにおけるメンブレンエネルギー及び屈曲エネルギーを最小限に抑えることにより、振幅
についての解析式がもたらされ、ここでεc、臨界バックリング歪みは、εc=π2h2/(3L0 2)により与えられ、ここでhは、厚さであり、その値は、ここで示されるシステムについては0.0021%である。L=17.5μmについては、振幅A=4.50μmは、実験A=4.76μmと十分に一致する。接続部における最大歪みは、約0.5%であり、シリコンの破砕歪みを大きく下回る。さらに、力学モデルにより、正四方形シリコン要素における歪み及び変位の分布が明らかになる。最大面外変位は、図15Dに図示されるように、歪みεxx及びεyy(<0.08%)であるように、非常に小さい(<0.1μm)。Si要素における歪みεxxは、x方向への相互接続部の付近にてピークに達し、εyyのピークは、y方向における相互接続部の付近にて生じる。
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半球状キャップ及び結像レンズとの一体化:図28は、重要な寸法を伴う、半球状キャップ及び一体化された結像レンズの概略断面図及びコンピュータ支援設計図を示す。これらの構成要素は、カメラを完成させるが、これらは、決定的な設計構成要素を示すわけではない。
Rφ=r1
これは、図34Dに示される有限要素解析によって実証される。次いで、周方向歪みが、
によって与えられ、これは、図34Cに示されるように、有限要素解析と十分に一致する。
まで短縮される。したがって、図33Eにおける弛緩されたプレートの半径は、
となる。図22における半球状PDMS転写要素及びLSi=500μm、L0=420μmについて、上述の式により、r1’=7.83mmが与えられ、これは、シェルによりPDMS及びシリコンをモデリングするために有限要素方法によって求められた半径r1’=7.71mmと十分に一致する。図35Aは、平坦状の弛緩されたPDMS及びシリコンの変形された形状を示す。
が与えられ、これは、R’=14.3mmであり、有限要素解析と適度に十分に一致し、ここで、
は、PDMS表面上のシリコン要素の面積率であり、Nは、シリコン要素の個数である。
の形態をとるアーク形状相互接続部の面外変位ωによって表され、ここでAは、振幅であり、xは、接続部に沿った位置であり、Lは、隣接し合う画素間の側方離間距離である。距離L0=20は、製造されたままの平坦状構成において測定される。この等式は、2つの端部(x=±L/2)における消失変位及び傾斜を満たす。次いで、力平衡から面内変位を求めることが可能である。これらにより、屈曲エネルギー
と、メンブレンエネルギー
とが与えられる。エネルギー最小化
により、振幅Aが、振幅
についての解析式をもたらし、ここで、臨界バックリング歪みεcは、εc=π2h2/(3LO 2)によって与えられ、ここでhは、厚さであり、その値は、ここで示されるシステムについては0.0021%である。L=17.5μmについては、振幅A=4.50μmは、実験A=4.76μmと十分に一致する。接続部における最大歪みは、約0.5%であり、シリコンについての破砕歪みを実質的に下回る。
[0228]狭い金属ライン及びポリマーブリッジング構造体により機械的及び電気的に接続された超薄型活性デバイスを備える伸張可能なCMOS回路が、提示される。このレイアウトは、重要回路層の付近にニュートラル機械平面を位置決めする設計と共に、歪みに左右されない電気性能と、回路性能への現実的な経路とをもたらす。機械的及び電気的モデリング並びに実験的特性評価により、これらのシステムの基底的物理が明らかになる。
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[0236]高い歪み変形に対する弾性機械応答を示す電子システムは、新しい生物医学デバイス、及び、従来のウェーハベース技術又は簡単な屈曲可能性を実現する技術によっても満たすことが不可能である要件を伴う他の用途が、それらによって可能になることにより、関心を集めつつある。この例は、極めて高い伸張可能性を実現し、きついピッチでのコークスクリューねじり(例えば約1cmにおいて90度)及び「ゴムバンド」レベルの歪みまでの線形歪み(例えば最大で約140%)などの、損傷を与える構成でさえも許容することが可能である種類の電子回路のための材料及び機械的設計を案内する。半導体に対して単結晶シリコンナノ材料を使用することにより、シリコンウェーハ上に形成された同等のフィーチャサイズを有する従来のデバイスの性能に迫る性能が、伸張可能な相補型金属酸化膜半導体(COMS)集積回路において実現される。このメカニクスの包括的な理論的研究により、構造的設計によって、本質的に脆い活性材料の破砕を伴うことなく、又はそれらの電気的特性において著しい変化を誘起することもなく、これらの極端な機械的特性が可能となる様が明らかになる。それらの結果は、トランジスタのアレイ、CMOSインバータ、リング発振器、及び様々な増幅器の電気的測定によって実証されるように、高性能の伸張可能なエレクトロニクスへの価値ある経路を示唆する。
ドープされたシリコンナノリボンの準備
[0248]ドープされたシリコンナノリボンの準備は、シリコン−オン−インシュレータ(SOI)ウェーハ上の頂部シリコンのドーピング、すなわちp型SOIウェーハ(SOITEC社、フランス)に関するnMOSソース/ドレインドーピングと、n型SOIウェーハ(SOITEC社、フランス)に関するpMOSソース/ドレインドーピングとから始まる。このプロセスは、拡散マスクのためのシリコン酸化物(SiO2)のプラズマ強化化学気相蒸着(PECVD)、フォトリソグラフィ及びパターニングのためのCF4/O2ガスでのRIE、スピンコーティング、並びに、p型については1000〜1050℃でのボロンスピン−オン−ドーパント(B153、Filmtronics社、アメリカ合衆国)の及びn型については950℃でのリンスピン−オン−ドーパント(P509、Filmtronics社、アメリカ合衆国)の高温拡散を利用する。ドーピング後には、フォトリソグラフィ及びRIEによりリボンを画成する。リボンは、SOIウェーハの埋設された酸化物層を除去することによりマザーウェーハからリリースされる。これらのドープされたナノリボンは、PDMSにより引き上げられ、回路集積のためにキャリアウェーハに転写プリントされる。
[0249]ドープされたn型及びp型ナノリボンは、犠牲層としてのPMMAの薄層(約100nm)及び超薄型基板としてのPIの薄層(約1.2μm)により被覆されたキャリアウェーハに連続的に転写プリントされる。転写プリント後には、50nmのPECVD SiO2が、ゲート誘電体のために堆積され、ソース及びドレインのための接触窓が、緩衝酸化物エッチング液によりエッチングされ、150nmの金属電極が、蒸着及びパターニングされ、別のPI層が、不活性化及びニュートラル機械平面位置の制御のためにスピンキャストされる。回路製造後には、酸素RIEによりメッシュ構成を画定する。アセトンによりPMMA層を溶解することにより、キャリアウェーハから回路をリリースする。かかる回路は、非共面の「ポップアップ」回路の形成のために、機械的に予め歪まされたPDMSに転写される。ポップアップ領域の位置の画定を助けるために、Crの薄層及びSiO2の薄層が、シャドウマスクを介した蒸着により活性アイランドの底部上に選択的に堆積されて、回路及びPDMSのこれらの領域間の接着を強化する。
[0250]x方向、y方向、又は対角線方向に引張歪み又は圧縮歪みを加えることが可能な並進ステージの自動アセンブリにより伸張試験が実施される。ねじりについては、PDMSの端部が、180°のねじれ角で機械的にクランプされる。伸張変形又はねじり変形下にある間に直接、プローブステーション(Agilent社、5155C)により電気的測定が実施される。
[0251]ブリッジは、複合ビームとしてモデリングされる。その面外変位は、エネルギー最小化により決定される振幅を有する正弦波形態を有する。アイランドは、複合プレートとしてモデリングされる。その面外変位は、フーリエ級数に展開され、その係数は、エネルギー最小化により決定される。PDMS基板は、アイランドの面外変位と同一である表面変位を被る半無限固体としてモデリングされる。システムの総エネルギーは、ブリッジにおけるメンブレンエネルギー及び屈曲エネルギー、アイランドにおけるメンブレンエネルギー及び屈曲エネルギー、及び基板中の歪みエネルギーからなる。総エネルギーを最小化することにより、ブリッジ及びアイランドにおける変位分布及び歪み分布がもたらされる。
[0252]システムの3次元有限要素モデリングは、市販のABAQUSパッケージを利用して展開されてきた。4ノードの多重層シェル要素を有する8ノードの六面ブリック要素が、それぞれ基板及び薄膜について使用される。多重層シェルは、ノードを共有することにより基板に結合される。薄膜の各層は、線形弾性材料としてモデリングされ、軟質のエラストマー基板は、圧縮不能な超弾性材料としてモデリングされる。初めに、システムの固有値及び固有モードを決定する。次いで、固有モードは、システムのバックリングを生じさせるための初期の小さな幾何学的不完全として利用される。この不完全は、解が正確なものとなるように常に十分に小さい。シミュレーションは、集積された回路システムの重要な製造ステップと同一の手順において実施される。これらのシミュレーションは、バックリングパターンの構成、薄膜のメカニクス挙動、及び構造体の入れ子型ヒエラルキに対する洞察を与える。
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[0253]図69は、頂部の第1の層及び底部の第nの層を有する多重層スタックを示す。それらの(平面歪み)弾性係数及び厚さは、それぞれ
及び、h1、・・・hnによって示される。長さ及び幅は、LS及びWSにより示される。多重層スタックは、有効引張剛性1
及び有効曲げ剛性1
を有する複合ビームとしてモデリングされる。ここで、bは、ニュートラル機械平面と頂部表面との間の距離であり、
により与えられる。
[0254]図64(b)におけるSEM画像により示される、隣接し合うアイランドを接続する非共面ブリッジにより得られる圧縮可能性の特性は、理論的解析を介して理解することが可能である(図69を参照)。ブリッジ(n=4、PI/金属/SiO2/PI:約1.2μm/0.15μm/0.05μm/1.2μm)は、n=4について等式(S.1)及び(S.2)より求められる有効引張剛性
及び有効曲げ剛性
を有する複合ビームとしてモデリングされる。弾性係数及びポアソン比は、ESiO2=70GPa、νSiO2=0.17、Emetal=78GPa、νmetal=0.44、EPI=2.5GPa、及びνPI=0.34である。
の形をとり、これは、2つの端部での消失変位及び傾斜(x=±Lbridge/2)を満たし、ここで、Aは、振幅であり、xは、ブリッジに沿った位置であり、Lbridgeは、隣接し合うアイランド間の側方離間距離である。初期距離
は、製造されたままの構成において測定される。次いで、面内変位を、力平衡から求めることが可能となる。これらにより、屈曲エネルギー
及びメンブレンエネルギー
がもたらされる。エネルギー最小化
により、振幅
に対する解析式が得られ、ここで、
は、臨界バックリング歪みであり、上記に示されるシステムについては0.0034%である。Lbridge=370μmについては、上記の解析式より振幅A=116.3μmが得られ、これは、実験A=115μmと十分に一致する。ブリッジの金属層における対応する最大歪みは、約0.11%であり、金属についての破砕歪みを大幅に下回る。
[0256]アイランド(n=5、PI/金属/SiO2/Si/PI:約1.2μm/0.15μm/0.05μm/0.25μm/1.2μm)は、n=5について等式(S.1)及び(S.2)から求められる有効引張剛性
及び有効曲げ剛性
を有する複合プレートとしてモデリングされる。上述のものを超える追加的な弾性特性は、ESi=130GPa及びνSi=0.27である。
[0258]軸外伸張は、2つの効果を有し、すなわちブリッジ方向に沿った軸方向伸張と、ブリッジ方向に対して垂直であるせん断とを有する。かかる変形は、側方バックリングにより許容され、この側方バックリングは、図S2bにおいて示される正弦関数(軸方向伸張に関する)と、ベッセル関数(せん断に関する)とによって特徴付けられる。側方バックリングによる面外回転φは、対称バックリングモードについては
の、及び非対称モードについては
の形をとり、ここで、Jα(x)は、次数αのベッセル関数であり、Bは、エネルギー最小化により決定されることとなる振幅であり、φP(x)は、
の形をとり、ここで、Hypergeom(a1、a2、・・・;b1、b2、・・・;x)は、一般超幾何関数であり、Γ(x)は、ガンマ関数であり、LommelS1(μ、ν、x)は、ロンメル関数である。ここで、a1、a2、・・・、b1、b2、・・・、μ、νは、これらの特殊関数のためのパラメータである。
[0260]εyy、εzz、及びεyzを被る構造体については、主歪みは、
である。本文書において示される主歪みは、ε1である。
[0261]図66に図示されるねじりは、側方バックリングを伴わないため軸外伸張とは異なる。トルクMxを受ける図69に図示される多重層スタック(スタック幅>>スタック厚)については、せん断歪みεyzのみが存在し、このせん断歪みは、
によって与えられ2、ここで、
は、等価ねじり剛性であり、
によって与えられ、ここで、Giは、各層についてのせん断弾性係数である。
[0262]図71は、長さ
のブリッジ及び長さ
のアイランドを有する相互接続構造体を示す。予備歪みの解放後には、ブリッジはポップアップし、ブリッジ長
は、
へと変化するが、アイランド長は、アイランドの弾性剛性が得てしてブリッジの弾性剛性よりも大きいため、本質的には変化せずに留まる。次いで、ポップアップ構造体のシステムレベルでの予備歪みは、
により与えられる。
によって与えられ、ここで、hbridgeは、ブリッジ厚であり、これは、大きな間隔
及び小さなブリッジ厚が、システムレベルでの最大予備歪みを増大させることを明らかに示す。システムの伸張可能性は、単純に、(εpre)max+εfractureである。
[0264]非共面ブリッジは、PDMSの頂部スピンキャスト層による封入により保護することが可能である。ブリッジ及びアイランドのバックリング後解析が、結び付けられる。各領域における変位外は、固有の波長及び振幅を有し、これらの領域にわたって、変位、回転、モーメント、及びせん断力は、連続的である。ブリッジ及びアイランドの屈曲エネルギー及びメンブレンエネルギーと、基板における歪みエネルギーとからなる総エネルギーの最小化により、全ての領域における波長及び振幅が与えられる。例えば、10.7%の予備歪み時のシステムレベルで加えられる歪み−20%については、ブリッジの振幅は、196μmであり、アイランドの振幅は、1μmにすぎない。
1D.Gray, S.V. Hoa, and S.W. Tsai, Composite Materials: Design and Applications,CRC Press, Boca Raton, FL (2003).
2S.P.Timoshenko and J. N. Goodier, Theory of Elasticity (3rd edition), McGraw-Hill, New York, 1987.
[0267]プラスチックシート、金属箔、ゴムスラブ、及び他の通常とは異なる基板の上に構築される電子システムは、等角イメージセンサ、可撓性ディスプレイ、バイオメディカルデバイス、及び他の出現しつつある用途における使用に対する大きな可能性を有する。この分野における研究は、これらのシステムにとって魅力的な優れた機械的可撓性及び低温加工可能性を有する有機導体及び半導体材料の開発を含む。かかる材料により達成され得るデバイスの特徴によって、電子ペーパディスプレイ及び他の重要な製品が可能となるが、例えば高周波動作などを要するものは容易には可能とはならない。さらに新しい研究は、半導体について、無機材料の薄膜、又は、カーボンナノチューブ、グラフェン小板、ナノ粒子、ナノワイヤ、ナノリボン、若しくはナノメンブレンを利用することにより、この制約を回避することを目指す。これらの材料のいくつかにより、屈曲可能であるだけでなく、いくつかの場合においては復帰可能に伸張可能であり、100%以上の圧縮歪み及び引張歪みに対する弾性応答を有する、高性能回路を構築することが可能である。伸張可能性への1つのアプローチは、アコーディオンベローズと同様の物理により加えられる歪みを許容する、バックリングされた形状又は波状形状の半導体メンブレン又はリボンに依拠する。高性能トランジスタ、並びに、論理ゲート、リング発振器、及び差動増幅器におけるそれらの使用は、現実的な用途に対する可能性を示唆する。電子アイカメラのためのフォトダイオードの半球状アレイは、システムレベル実証の一例を与える。そこで、我々は、これらのコンセプトを拡張し、加えられる歪みから活性回路材料を隔離するために薄い低弾性のエラストマーを用いる新しい技術によりそれらのコンセプトを実現する。この結果は、様々な種類の基板上への集積が可能な、高性能シリコン相補型金属酸化膜半導体(CMOS)回路(又は他のデバイス技術)への経路となる。エレクトロニクス用の関心の基板の例には、本明細書において示されるように、紙、布地、革、及びビニルが含まれるが、それらに限定されない。データは、これらの基板上の代表的なCMOS構成要素及び論理ゲートの電気的性能が、屈曲、折畳み、ドレープ、及び他の様式の変形時に低下を伴うことなく、シリコンウェーハ上の同様のデバイスの電気的性能に迫り得るものであることを示唆する。本明細書において説明される実験的研究及び理論的研究が、これらの結果を支持し、これらの材料及びメカニクスの重要な特徴を明らかにする。
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[0282]エレクトロニクス及びオプトエレクトロニクスの全ての優勢な形態は、剛性の脆い半導体ウェーハ又はガラスプレートのフラットな表面上の平坦状レイアウトにおいてもっぱら存在する。これらのおおむね2次元(2D)の構成は、多くの既存の用途に十分に適しているが、多数の予見される将来のシステムには本質的に不適合である。例えば、それらの構成では、健康管理又は治療の目的による生体系(例えば身体部分)の軟質の曲線表面との自然な一体化は可能とならない。さらに、それらは、完全に機能的な半球状電子アイカメラ(例えば本明細書において示される実施例2などを参照)において提案され、最近実証されたものなどの、多数の興味深い、多くの場合生物学的に触発された、非平坦状デバイス設計の使用を妨げる。かかる曲線システムは、フォトリソグラフィパターニングから堆積、エッチング、及びドーピングに至る、確立されたデバイス処理手順の本質的に2次元的な性質により、確立された技術を用いては容易には達成することはできない。この例は、従来的な又は適度に適合化された形態の既存の技術により2Dレイアウトで初めに製造されるシリコンベース回路を、広範囲に及ぶ曲線形状を有する表面の上に共形的にラッピングするための、進歩的なコンセプトを提供する。様々な種類の基板の上にラッピングされたシステムに対して理論的力学モデルを定量的に比較することにより、基底を成す科学が実証され、将来的な活動のための工学デザインルールが提供される。
ウェーハの用意
1. アセトン、IPA、及び水により、SOIウェーハチップ(Soitec社、頂部シリコンの厚さ:700nm、SiO2の厚さ:400nm)を洗浄し、その後110℃で5分乾燥させる。
Si絶縁
2. 1.5分間のHDMS事前処理。
3. クロムマスク(Karl Suss MJB3)を介した365nm光リソグラフィによるフォトレジストのパターニング(PR;Clariant AZ5214、3000rpm、30秒)を行い、水ベース現像液(MIF 327)中での現像を行う。
4. 反応性イオンエッチング(RIE;PlasmaTherm 790シリーズ、50mトール、40sccm SF6、100W、3分)。
5. PRの除去後に、アセトン及びピラニア処理(約3:1 H2SO4:H2O2、3分間)によりチップの洗浄を行う。
6. HF処理(Fisher、49%濃縮、2秒)。
犠牲酸化物層による事前処理
7. 100nm SiO2のプラズマ強化化学気相蒸着(PECVD;PlasmaTherm SLR)。
8. PRのパターニング及び100℃で5分間のポストベーキング。
9. BOEを30秒 → アセトン、ピラニア洗浄を3分 → BOEを1秒。
PIの堆積及び酸化物ボックス層エッチのためのホールのパターニング
10. ポリイミド(PI、ポリ(ピロメリット酸二無水物−co−4,4’−オキシジアニリン)アミド酸溶液、Sigman−Aldrich、4000rpmで60秒間)によりスピン塗布を行う。
11. 110℃で3分間及び150℃で10分間アニーリングを行う。
12. 250℃で2時間にわたりN2雰囲気内にてアニーリングを行う。
13. 5分間の紫外オゾン(UVO)処理。
14. PECVD SiO2(150nm)。
15. HMDSを1.5分。
16. PRをパターニングする。
17. RIE(50mトール、40/1.2sccm CF4/O2、150W、8分)。
18. PRの除去後に、アセトンによりチップを洗浄する。
19. PIを除去するためのRIE(50mトール、20sccm O2、150W、13分)。
20. RIE(50mトール、40sccm SF6、100W、3分)。
21. BOEを35秒。
PI絶縁
22. UVO処理、5分。
23. PECVD SiO2(150nm)。
24. HMDSを1.5分。
25. PRをパターニングする。
26. RIE(50mトール、40/1.2sccm CF4/O2、150W、8分)。
27. アセトン洗浄。
28. RIE(50mトール、20sccm O2、150W、16分)。
ボックスエッチング及び転写
29. PR塗布。
30. チップの角の研磨 → アセトン洗浄。
31. HFエッチング(20分)。
32. チップ及びPDMSモールドに対してUVOを5分。
33. 転写 → 基板上へのラッピング。
[0296]この例は、非共面メッシュレイアウト及びエラストマー基板を使用する伸張可能なシリコン集積回路における材料及び設計ストラテジを探る。詳細な実験的及び理論的研究が、これらのシステムの重要な基底的側面の多くを明らかにする。これらの結果は、一例としては、約90%の加えられる歪みに対しても0.2%未満の最大主歪み(例えば99%よりも良好な歪み隔離)を示す回路のための最適化されたメカニクス及び材料を示唆する。CMOSインバータ及びNMOS差動増幅器を含む単純な回路により、これらの設計を実証する例が提示される。これらの結果は、従来のウェーハベース技術では容易には対処されなかった様々な用途に適した、大きな歪み変形に対して線形弾性応答を有する高性能エレクトロニクスへの実践的な経路を示唆する。
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発明の概念
[概念1]
伸張可能及び折畳み可能な電子デバイスを作製する方法であって、
a.第1のヤング率を有する受容基板を第2のヤング率を有する隔離層で被覆するステップであり、前記隔離層が受容表面を有し、前記第2のヤング率が前記第1のヤング率より小さい、ステップと、
b.支持基板上にプリント可能な電子デバイスを設けるステップと、
c.前記支持基板から前記隔離層の前記受容表面に前記プリント可能な電子デバイスを転写するステップと
を含み、前記隔離層が、前記転写された電子デバイスの少なくとも一部分を、加えられる歪みから隔離する、方法。
[概念2]
前記受容基板が、ポリマー、エラストマー、セラミック、金属、ガラス、半導体、無機ポリマー及び有機ポリマーからなる群より選択される材料を含む、概念1に記載の方法。
[概念3]
前記受容基板が、布地、ビニル、ラテックス、スパンデックス、皮、及び紙からなる群より選択される材料を含む、概念1に記載の方法。
[概念4]
前記隔離層が、前記歪みが加えられる隔離層を有さないデバイスと比較して少なくとも20%以上の歪みの隔離を実現する、概念1に記載の方法。
[概念5]
前記第2のヤング率に対する前記第1のヤング率の比は10以上である、概念1に記載の方法。
[概念6]
前記プリント可能な電子デバイスが電子デバイスの構成要素を備え、前記構成要素が複数の相互接続部を備える、概念1に記載の方法。
[概念7]
前記相互接続部の少なくとも一部分が、湾曲ジオメトリを有する、概念6に記載の方法。
[概念8]
前記隔離層がポリマーを含み、前記ポリマーが前記受容基板に少なくとも部分的に浸透する、概念1に記載の方法。
[概念9]
前記受容基板が繊維を含み、前記繊維の少なくとも一部分が前記隔離層に埋め込まれる、概念8に記載の方法。
[概念10]
前記受容基板が、前記隔離層と前記受容基板との間の接触面積を増大させる表面テクスチャを有する、概念1に記載の方法。
[概念11]
封入層内に前記転写された電子デバイスの少なくとも一部分を封入するステップをさらに含み、
前記封入層が、前記第2のヤング率以下のヤング率を有する、概念1に記載の方法。
[概念12]
前記封入層が、不均一なヤング率を有する、概念11に記載の方法。
[概念13]
a.受容基板と、
b.前記受容基板の1つの表面を少なくとも部分的に被覆する隔離層であって、前記受容基板のヤング率以下のヤング率を有する隔離層と、
c.前記隔離層により少なくとも部分的に支持される電子デバイスと
を備え、前記隔離層は、前記電子デバイスが伸張される場合に又は折り畳まれる場合に、前記隔離層を有さない電子デバイスに比較して少なくとも20%以上の歪みの隔離を実現することが可能である、伸張可能及び折畳み可能な電子デバイス。
[概念14]
前記電子デバイスが、前記隔離層に結合される結合領域を備える、概念13に記載の電子デバイス。
[概念15]
前記電子デバイスが、隣合う結合領域同士を接続する複数の非結合領域を備え、前記複数の非結合領域が屈曲相互接続部を備える、概念13に記載の電子デバイス。
[概念16]
前記電子デバイスを少なくとも部分的に封入する封入層をさらに備え、前記封入層が、前記隔離層のヤング率以下のヤング率を有する、概念13に記載の電子デバイス。
[概念17]
前記封入層が、不均一質なヤング率を有する、概念16に記載のデバイス。
[概念18]
伸張可能及び折畳み可能な電子デバイスを作製する方法であって、
a.基板層と、機能層と、1つ又は複数のニュートラル機械表面調節層とを備える多重層のデバイスを用意するステップであり、前記機能層が、前記基板層によって支持され、前記多重層の少なくとも1つの層が、空間的に不均一な特性を有し、前記空間的に不均一な特性により、前記機能層に対してコインシデントである又は近位に位置するニュートラル機械表面が位置決めされる、ステップ
を含む、方法。
[概念19]
a.前記デバイス中に1つ又は複数の可撓可能及び折畳み可能な領域を設け、前記デバイス中に1つ又は複数の剛性領域を設けるために、前記空間的に不均一な層中に空間的に不均一な特性のパターンを生成するステップ
をさらに含む、概念18に記載の方法。
[概念20]
前記不均一な特性が、
a.ヤング率、
b.追加層の堆積、
c.層厚、
d.凹部フィーチャ、
e.前記機能層中におけるデバイス構成要素の空間的パターニング、又は
f.前記機能層中の電子構成要素のジオメトリ
の中の1つ又は複数から選択される、概念18に記載の方法。
[概念21]
前記空間的な不均一は、前記基板層、前記機能層及び前記1つ又は複数のニュートラル機械表面調節層のいずれかを側方パターニングすることを含むステップにより実現される、概念18に記載の方法。
[概念22]
前記側方パターニングが、薄膜又は追加層を備える1つ又は複数のニュートラル機械表面調節層を有する前記基板をパターニングすることにより実現される、概念21に記載の方法。
[概念23]
前記側方パターニングが、1つ又は複数の封入層を備える1つ又は複数のニュートラル機械表面調節層を有する前記基板をパターニングすることにより実現される、概念21に記載の方法。
[概念24]
前記側方パターニングが、1つ又は複数の凹部フィーチャを有する前記基板をパターニングすることにより実現される、概念21に記載の方法。
[概念25]
前記1つ又は複数の凹部フィーチャが、エッチホールである、概念24に記載の方法。
[概念26]
前記基板層、前記機能層及び前記1つ又は複数のニュートラル機械表面調節層のそれぞれが、ある厚さを有し、前記側方パターニングが、前記基板層又は前記1つ又は複数のニュートラル機械表面調節層の厚さを選択的に変更することにより実現される、概念21に記載の方法。
[概念27]
前記側方パターニングが、前記基板層又は前記1つ又は複数のニュートラル機械表面調節層の機械的特性を調節することにより実現され、前記機械的特性が、多孔度、架橋の度合い、及びヤング率からなる群より選択される、概念21に記載の方法。
[概念28]
前記1つ又は複数のニュートラル機械表面調節層が、1つ又は複数の封入層である、概念18に記載の方法。
[概念29]
前記封入層が、側方方向において選択的に変化する厚さを有する、概念28に記載の方法。
[概念30]
前記機能層が、ポップアップ相互接続部を備える、概念18に記載の方法。
[概念31]
歪みにより誘起される破損に対して最もセンシティブである機能層に対してコインシデントである又は近位に位置するように、前記ニュートラル機械平面を位置決めするステップをさらに含む、概念18に記載の方法。
[概念32]
湾曲表面を有する電子デバイスを作製する方法であって、
a.基板層、機能層、及び1つ又は複数のニュートラル機械表面調節層を備える多重層のデバイスを用意するステップであり、前記機能層が、基板層によって支持され、前記多重層の少なくとも1つの層が、空間的に不均一な特性を有し、前記空間的に不均一な特性により、機能層に対してコインシデントである又は近位に位置するニュートラル機械表面が位置決めされる、ステップと、
b.曲線表面を設けるステップと、
c.前記多重層のデバイスにより前記曲線表面を共形ラッピングし、それにより湾曲表面を有する電子デバイスを作製するステップと
を含む、方法。
[概念33]
折畳み可能な電子デバイスを作製する方法であって、
a.キャリア層表面を設けるステップと、
b.犠牲層により前記キャリア層表面の少なくとも一部分を被覆するステップと、
c.前記犠牲層に基板層を付着するステップであり、前記基板層が、前記電子デバイスの少なくとも1つの構成要素を支持する、ステップと、
d.前記基板層を貫通する複数の犠牲層アクセス開口をパターニングするステップと、
e.前記複数のアクセス開口を介して前記犠牲層に犠牲除去材料を案内することにより、前記キャリア層表面から前記基板層を除去し、それにより、折畳み可能な電子デバイスを得るステップと
を含む、方法。
[概念34]
表面上に電子デバイスのアレイをパターニングする方法であって、
a.支持基板表面上に機能層を設けるステップであり、前記機能層が、電子デバイスのアレイを備える、ステップと、
b.前記機能層に1つ又は複数のアクセス開口をエッチングするステップと、
c.前記機能層及び前記アクセス開口に対してポリマー材料を鋳込むステップであり、前記アクセス開口の前記鋳込まれたポリマーが、前記支持基板表面からの前記アレイの高度に忠実な引き上げを容易にするアンカを生成する、ステップと、
d.前記ポリマー材料にエラストマースタンプを接触させるステップと、
e.前記支持基板から離れる方向に前記エラストマースタンプを除去して、前記基板から前記ポリマー材料を除去し、それにより、前記支持基板から前記ポリマー材料に固定された前記アレイを除去するステップと
を含む、方法。
[概念35]
湾曲表面に平坦な電子デバイスをプリントするための方法であって、
a.実質的に平坦な基板表面にデバイスを設けるステップと、
b.曲線ジオメトリを有するエラストマースタンプを用意するステップと、
c.前記エラストマースタンプを変形させるステップであり、前記変形により、実質的にフラットなスタンプ表面が得られる、ステップと、
d.前記基板表面上の前記デバイスに前記実質的にフラットなスタンプ表面を接触させるステップと、
e.前記基板から離れる方向に前記エラストマースタンプを引き上げることにより前記基板表面から前記デバイスを除去し、それにより、前記基板表面から前記実質的にフラットなスタンプ表面に前記構成要素を転写するステップと、
f.前記エラストマースタンプを弛緩させ、それにより、前記実質的にフラットなスタンプ表面を、湾曲ジオメトリを有する表面に変形させるステップと
を含む、方法。
[概念36]
前記基板表面上の前記デバイスが、第1の剛性デバイスアイランドに接続される1つの端部と、第2の剛性デバイスアイランドに接続される第2の端部とを有する、圧縮可能な相互接続部を備える、概念35に記載の方法。
[概念37]
前記相互接続部が、前記エラストマースタンプ表面全体にわたって空間的に変化するジオメトリを有する、概念36に記載の方法。
[概念38]
変形させる前記ステップが、
a.前記曲線スタンプに側方力を加え、それにより、前記スタンプを実質的にフラットにするサブステップ
を含む、概念35に記載の方法。
[概念39]
曲線ジオメトリを有する前記エラストマースタンプが、
a.湾曲表面を有する受容基板を用意するステップと、
b.前記受容基板湾曲表面に対して前記エラストマースタンプを鋳込み、それにより、曲線ジオメトリを有する前記スタンプを得るステップと
により用意される、概念35に記載の方法。
[概念40]
曲線状のエラストマースタンプに力を加えて、前記スタンプを実質的にフラットにするためのデバイスであって、
a.前記エラストマースタンプを固定可能に受容するためのホルダと、
b.固定可能に受容されたエラストマースタンプに対する力を生成するために、前記ホルダに作動的に連結される力生成器であり、前記力が、前記曲線状のエラストマースタンプを実質的にフラットにすることが可能である、力生成器と
を備える、デバイス。
[概念41]
a.エラストマーである支持層と、
b.前記支持層により支持される機能層と、
c.1つ又は複数のニュートラル機械表面調節層と
を備え、前記支持層、前記機能層及び前記1つ又は複数のニュートラル機械表面調節層の少なくとも1つ又は複数のいずれかの層が、空間的に不均一な特性を有し、これにより、前記機能層に対してコインシデントである又は近位に位置するニュートラル機械表面が生成される、伸張可能及び折畳み可能な電子デバイス。
[概念42]
前記不均一層特性が、1つ又は複数の機械的に剛性のアイランド領域間に散在された1つ又は複数の可撓可能な又は弾性のデバイス領域をもたらす、概念41に記載の電子デバイス。
[概念43]
前記機能層が、ナノリボンのアレイを備える、概念41に記載の電子デバイス。
[概念44]
前記ナノリボンは、バックリングされ、第1の剛性アイランド領域に接続される第1の端部と、第2の剛性アイランド領域に接続される第2の領域とを有する、概念43に記載の電子デバイス。
Claims (27)
- 伸張可能及び折畳み可能な電子デバイスを作製する方法であって、
第1のヤング率を有する受容基板の少なくとも一部分を第2のヤング率を有する隔離層で被覆するステップであり、前記隔離層が受容表面を有し、前記第2のヤング率が前記第1のヤング率より小さい、ステップと、
支持基板上にプリント可能な電子デバイスを設けるステップであって、前記プリント可能な電子デバイスが、少なくとも一つのデバイスアイランドと、該少なくとも一つのデバイスアイランドに接続された少なくとも一つの伸長可能な相互接続部と、を備えている、ステップと、
前記少なくとも一つのデバイスアイランドと前記少なくとも一つの伸長可能な相互接続部とを有する機能層を生成するために前記支持基板から前記隔離層の前記受容表面に前記プリント可能な電子デバイスを転写するステップであって、前記少なくとも一つのデバイスアイランドの少なくとも一部分が前記隔離層と物理的に連通し、前記伸長可能な相互接続部の少なくとも一部分が前記隔離層と物理的に連通しない、ステップと、
転写された前記電子デバイスの少なくとも一部分を封入層に封入するステップと、
を含み、
前記隔離層が、前記転写された電子デバイスの少なくとも一部分を、加えられる歪みから隔離し、且つ、
前記隔離層及び前記封入層の少なくとも一層の空間的に不均一質な特性によって、ニュートラル機械表面が、前記機能層に対してコインシデントであるように位置する、方法。 - 前記受容基板が、ポリマー、エラストマー、セラミック、金属、ガラス、半導体、無機ポリマー及び有機ポリマーからなる群より選択される材料を含む、請求項1に記載の方法。
- 前記受容基板が、布地、ビニル、ラテックス、スパンデックス、皮、及び紙からなる群より選択される材料を含む、請求項1に記載の方法。
- 前記隔離層が、前記隔離層を有さないデバイスと比較して少なくとも20%以上の歪みの隔離を実現する、請求項1に記載の方法。
- 前記第2のヤング率に対する前記第1のヤング率の比は10以上である、請求項1に記載の方法。
- 前記プリント可能な電子デバイスが複数の伸張可能な相互接続部を備える、請求項1に記載の方法。
- 前記伸張可能な相互接続部の少なくとも一つの少なくとも一部分が、湾曲ジオメトリを有する、請求項6に記載の方法。
- 前記隔離層がポリマーを含み、前記ポリマーが前記受容基板に少なくとも部分的に浸透する、請求項1に記載の方法。
- 前記受容基板が繊維を含み、前記繊維の少なくとも一部分が前記隔離層に埋め込まれる、請求項8に記載の方法。
- 前記受容基板が、前記隔離層と前記受容基板との間の接触面積を増大させる表面テクスチャを有する、請求項1に記載の方法。
- 前記封入層が、前記第2のヤング率以下のヤング率を有する、請求項1に記載の方法。
- 前記封入層が、不均一なヤング率を有する、請求項11に記載の方法。
- 第1のヤング率を有する受容基板と、
前記受容基板の1つの表面を少なくとも部分的に被覆する隔離層であって、前記第1のヤング率以下の第2のヤング率を有する隔離層と、
前記隔離層により少なくとも部分的に支持される電子デバイスを含む機能層であって、該電子デバイスが、
少なくとも一つのデバイスアイランドと、
該少なくとも一つのデバイスアイランドに接続された少なくとも一つの伸長可能な相互接続部と、
を備えており、
前記少なくとも一つのデバイスアイランドの少なくとも一部分が、前記隔離層と物理的に連通し、
前記伸長可能な相互接続の少なくとも一部分が、前記隔離層と物理的に連通しない、機能層と、
前記電子デバイスの少なくとも一部分を封入する封入層と、
を備え、
前記隔離層が、前記電子デバイスの少なくとも一部分を、加えられる歪みから隔離し、且つ、
前記隔離層及び前記封入層の少なくとも一層の空間的に不均一質な特性によって、ニュートラル機械表面が、前記機能層に対してコインシデントであるように位置する、伸張可能及び折畳み可能な電子デバイス。 - 前記電子デバイスが、前記隔離層に結合される結合領域を備える、請求項13に記載の電子デバイス。
- 前記電子デバイスが、隣合う結合領域同士を接続する複数の非結合領域を備え、前記複数の非結合領域が、前記少なくとも一つの伸長可能な相互接続部を備える、請求項13に記載の電子デバイス。
- 前記封入層が、前記第2のヤング率以下のヤング率を有する、請求項13に記載の電子デバイス。
- 前記封入層が、不均一質なヤング率を有する、請求項16に記載のデバイス。
- 前記少なくとも一つの伸長可能な相互接続部が、蛇行状ジオメトリを有する、請求項1に記載の方法。
- 前記少なくとも一つの伸長可能な相互接続部が、ポップアップ相互接続部を備える、請求項1に記載の方法。
- 前記少なくとも一つの伸長可能な相互接続部が、導電性の伸張可能な相互接続部である、請求項1に記載の方法。
- 前記ニュートラル機械表面が、前記機能層に隣接する、請求項1に記載の方法。
- 前記少なくとも一つの伸長可能な相互接続部が湾曲ジオメトリを有し、該湾曲ジオメトリが前記隔離層の受容表面に対して面内か、面外か、又は面内及び面外の組合せである、請求項1に記載の方法。
- 前記少なくとも一つの伸長可能な相互接続部が、蛇行状ジオメトリを有する、請求項13に記載のデバイス。
- 前記少なくとも一つの伸長可能な相互接続部が、ポップアップ相互接続部を備える、請求項13に記載のデバイス。
- 前記少なくとも一つの伸長可能な相互接続部が、導電性の伸張可能な相互接続部である、請求項13に記載のデバイス。
- 前記少なくとも一つの伸長可能な相互接続部が湾曲ジオメトリを有し、該湾曲ジオメトリが前記隔離層の受容表面に対して面内か、面外か、又は面内及び面外の組合せである、請求項13に記載のデバイス。
- 前記ニュートラル機械表面が、前記機能層に隣接する、請求項13に記載のデバイス。
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