KR20230095880A - 반도체 장치 및 그 제조 방법 - Google Patents

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준이치 다케야
가즈요시 와타나베
한 노자와
유이치 오노
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도꾜 다이가꾸
파이 크리스탈 가부시키가이샤
가부시키가이샤 오르가노 서킷
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Abstract

기판에 전자 소자를 고정한 반도체 장치에 있어서, 전자 소자와 기판의 접속 신뢰성을 높일 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 배선 및 배선에 접속하는 배선 접속부(12)가 마련된 기판(10), 배선 접속부(12)에 전기적으로 접속하여 기판(10)에 고정된 전자 소자(20, 30, 40, 50), 전자 소자(20, 30, 40, 50)의 형상에 추종하는 동시에 전자 소자(20, 30, 40, 50)를 덮어 기판(10)의 한쪽 면 위에 적층된 수지 필름(60)을 구비한 구성으로 한다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 사물 인터넷(IoT: Internet of Things)이라는 개념이 제창되고, 모든 것에 센서 디바이스가 실장되어 네트워크화된 사회의 도래가 예견되고 있다. 이러한 IoT 사회에서는 저가인 동시에 양산 가능한 디바이스가 필요한데, 그 핵심 소자로서 유망시되고 있는 것이 유기 반도체(OSC: Organic Semiconductor)를 이용한 유기 박막 트랜지스터(OTFT: Organic Thin Film Transistor)이다. 진공 프로세스를 필요로 하는 실리콘 반도체에 비해 저비용인 인쇄법에 의해 성막할 수 있는 OSC는 프로세스성이 우수하며, 또한 수(數)분자층의 극박막으로 트랜지스터 동작이 가능하기 때문에 재료 비용도 적게 든다. 또한 굽힘이나 뒤틀림과 같은 기계적 응력에 강한 플렉서블성도 가지고 있는 외에, 이에 수반하는 트랜지스터 특성의 미소한 변화를 센싱에 응용할 수 있다는 것이 알려져 있다. 이러한 비용상 및 기능상의 메리트로 인해 OTFT는 IoT 사회의 실현에 크게 공헌할 것으로 기대되고 있다.
반도체 장치는 OTFT 등의 다양한 전자 소자가 기판에 고정되고, 이들이 배선에 의해 전기적으로 접속되어 구성되어 있다. 기판 위에서 전자 소자를 전기적으로 접속하는 일반적인 리플로우 프로세스는 증착·도금·인쇄 등으로 기판에 배선 패터닝을 실시하는 제1 단계, 솔더 페이스트를 인쇄하는 제2 단계, 전자 소자를 탑재하는 제3 단계, 및 가열에 의해 솔더를 용융하여, 전자 소자와 배선 간의 도통을 취하는 제4 단계를 포함한다.
특허문헌 1에는, 기판에 형성된 전극의 상면에 스크린 인쇄에 의해 솔더 페이스트의 층을 형성하는 방법이 개시되어 있다.
특허문헌 2에는, 플렉서블 프린트 기판의 관통공 내에 스크린 인쇄에 의해 솔더 페이스트를 도포하는 방법이 개시되어 있다.
일본 공개특허공보 제2019-051667호 일본 공개특허공보 제2016-127205호
그런데, 상기 기판에 전자 소자를 고정한 반도체 장치에서는, 기판이 구부러졌을 때, 기판에 진동이 인가되었을 때, 혹은 전자 소자가 외부의 힘으로 긁혔을 때 등에 전자 소자와 기판의 전기적 접속이 손상되는 경우가 있었다. 특히, 기판이 플렉서블 기판일 때는 기판의 휨이나 기판의 진동의 영향을 받기 쉬워졌다.
본 명세서에서는, 기판이 구부러졌을 때, 기판에 진동이 인가되었을 때, 및 전자 소자가 긁혔을 때의 전자 소자와 기판의 접속 신뢰성을 각각 굽힘 내성, 진동 내성 및 긁힘 내성이라고 칭한다.
본 발명은 상기 사정에 비추어 이루어진 것으로, 기판에 전자 소자를 고정한 반도체 장치에 있어서, 전자 소자와 기판의 접속 신뢰성을 높일 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는 배선 및 상기 배선에 접속하는 배선 접속부가 마련된 기판, 상기 배선 접속부에 전기적으로 접속하여 상기 기판에 고정된 전자 소자, 상기 전자 소자의 형상에 추종하는 동시에 상기 전자 소자를 덮어 상기 기판의 한쪽 면 위에 적층된 수지 필름을 구비한 구성이다.
본 발명의 반도체 장치의 제조 방법은 기판에 배선 및 상기 배선에 접속하는 배선 접속부를 마련하는 공정, 상기 배선 접속부에 전기적으로 접속하여 전자 소자를 상기 기판에 고정하는 공정, 상기 전자 소자의 형상에 추종하는 동시에 상기 전자 소자를 덮어 수지 필름을 상기 기판의 한쪽 면 위에 적층하는 공정을 구비하고 있다.
본 발명에 의하면, 기판에 전자 소자를 고정한 반도체 장치에 있어서, 전자 소자와 기판의 접속 신뢰성을 높일 수 있다.
도 1은 제1 실시 형태에 관한 반도체 장치의 평면도이다.
도 2는 도 1의 A-A'에서의 단면도이다.
도 3은 제1 실시 형태의 반도체 장치의 제조 방법의 공정을 나타내는 단면도이다.
도 4는 도 3에 이어지는 공정을 나타내는 단면도이다.
도 5는 도 4에 이어지는 공정을 나타내는 단면도이다.
도 6은 도 5에 이어지는 공정을 나타내는 단면도이다.
도 7은 제2 실시 형태에 관한 반도체 장치의 단면도이다.
도 8은 제2 실시 형태의 반도체 장치의 제조 방법의 공정을 나타내는 단면도이다.
도 9는 제1 변형예의 반도체 장치의 제조 방법의 공정을 나타내는 단면도이다.
도 10은 제2 변형예의 반도체 장치의 제조 방법의 공정을 나타내는 단면도이다.
[제1 실시 형태]
(반도체 장치의 전체 구성)
도 1은 본 실시 형태에 관한 반도체 장치의 평면도이다. 도 2는 도 1의 A-A'에서의 단면도이다. 반도체 장치(1)는 기판(10), 전자 소자(20, 30, 40, 50), 수지 필름(60)을 갖는다.
(기판)
기판(10)은 배선(11) 및 배선 접속부(12)가 형성되어 있다. 기판(10)은, 예를 들어 플렉서블 기판이다. 기판(10)의 두께는, 예를 들어 10 μm 이상 300 μm 이하이다. 기판(10)은, 예를 들어 폴리이미드(PI: polyimide)로 형성되어 있다. 혹은, 기판(10)은 폴리이미드보다 내열성이 낮은 폴리에틸렌 나프탈레이트(PEN: polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET: polyethylene terephthalate), 폴리젖산(PLA: polylactic acid), 에폭시 수지, 아크릴 수지 등의 범용 수지 필름으로 형성되어 있다. 여기서, 기판(10)은 단층 기판으로 한정되는 것은 아니다. 기판(10)으로서, 각각 적어도 배선(11)이 형성된 복수의 플렉서블 기판을 적층한 다층 배선 기판을 이용할 수 있다. 또한, 기판(10)으로서, 복수의 플렉서블 기판을 적층하는 대신, 단층 기판 위에 도전층과 절연층을 교대로 복수 적층한 다층 배선 기판을 이용할 수도 있다. 기판(10)으로서 다층 배선 기판을 이용하는 경우, 적어도 적층된 복수의 플렉서블 기판 중 최상층이 되는 플렉서블 기판에는 배선(11)에 더하여 배선 접속부(12)가 형성되어 있는 것이 바람직하다.
(배선 및 배선 접속부)
배선(11) 및 배선(11)에 접속하는 배선 접속부(12)는 기판(10)에 마련되어 있다. 배선(11) 및 배선 접속부(12)는 동일한 재료로 형성되어 있으며, 또한 예를 들어 동일한 두께(높이)로 형성되어 있다. 배선(11) 및 배선 접속부(12)는, 예를 들어 하나의 제조 공정에 의해 동시에 형성된 것이다. 배선(11) 및 배선 접속부(12)가 하나의 제조 공정에 의해 동시에 형성된 경우, 배선(11) 및 배선 접속부(12)는 동일한 재료로 형성되어, 동일한 두께(높이)가 된다. 배선(11) 및 배선 접속부(12)는, 예를 들어 도전성 페이스트를 1 μm 이상 300 μm 이하의 소정 두께로 소정의 배선 패턴으로 인쇄하고, 경화하여 얻어진 것이다. 도전성 페이스트는 도전성 필러를 바인더 수지 등의 유기계 분산매 혹은 규산염 수용액 등의 수계 분산매에 분산시킨 것이며, 소성, 광조사, 혹은 건조에 의해 경화하여, 도전층으로서 이용하는 것이 가능하다. 도전성 필러로서는, 은, 구리, 니켈 등의 금속 입자, 카본 플레이크, 카본 입자, 혹은 카본 나노 튜브 등의 카본 블랙 등을 이용할 수 있다. 도전성 필러의 입경은, 예를 들어 0.1 μm 이상 수십 μm 이하이다. 스크린 인쇄에 의한 Line/Space의 정밀도는, 예를 들어 L/S가 50 μm/50 μm이다.
본 실시 형태의 배선(11) 및 배선 접속부(12)에 사용되는 도전성 페이스트는 특별히 이것으로 한정되는 것은 아니지만, 경화 온도는 130℃ 이하, 보다 바람직하게는 100℃ 이하이다. 이 구성으로 함으로써, 기판(10)으로서 플렉서블 기판을 이용하는 경우, 또는 전자 소자(50)로서 유기 반도체 소자를 실장하는 경우에도, 기판(10)이나 전자 소자(50)에 데미지를 주지 않고 배선 접속부(12)와 전자 소자(50)를 접속할 수 있다.
(전자 소자)
전자 소자(20, 30, 40, 50)는 배선 접속부(12)에 전기적으로 접속하여 기판(10)에 고정되어 있다. 전자 소자(20, 30, 40, 50)는 각각, 트랜지스터 및 집적 회로 등의 능동 소자와 저항 소자 및 센서 등의 수동 소자 중 어느 것일 수도 있다. 전자 소자(20, 30, 40, 50)는 능동 소자와 수동 소자를 포함하고 있을 수도 있다. 도 1 및 도 2에서는, 전자 소자(20, 40, 50)는 능동 소자를 나타내고, 전자 소자(30)는 수동 소자를 나타내고 있다. 전자 소자는 도 1 및 도 2에 나타내는 바와 같이 복수 포함되어 있는 구성일 수도 있으나, 1개밖에 포함하지 않는 구성일 수도 있다.
전자 소자(20, 30, 40, 50)는 각각 실리콘 등으로 형성된 무기 반도체 소자와 유기 재료로 형성된 유기 반도체 소자 중 어느 것일 수도 있다. 도 1 및 도 2에서는, 전자 소자(20, 30, 40)는 무기 반도체 소자를 나타내고, 전자 소자(50)는 유기 반도체 소자를 나타내고 있다.
(무기 반도체 소자)
전자 소자(20)는 반도체 소자(21)를 포함한다. 반도체 소자(21)는 능동 소자를 포함하는 무기 반도체 소자이며, 예를 들어 실리콘 반도체 영역에 마련된 활성 영역에 게이트 절연막을 개재하여 게이트 전극이 적층되고, 게이트 전극의 양측부에서 활성 영역을 사이에 두고 실리콘 반도체 영역 중에 소스 드레인 영역이 형성되어 구성된 MOS(Metal-Oxide-Semiconductor) 트랜지스터 등을 포함한다. 실리콘 반도체 영역이 지지 기판 위에 마련된 박막의 반도체층인 박막 트랜지스터(TFT: Thin Film Transistor)를 포함하는 구성일 수도 있다. 반도체 소자(21)에 접속하여 범프 등의 볼록 형상의 전극(22, 23)이 형성되어 있다. 전극(22, 23)은 도면상 6개의 예를 나타내고 있지만, 전극의 수는 임의이다. 반도체 소자(21)의 최외층은 전극(22, 23) 부분을 제외하고, 에폭시 수지 등으로 이루어지는 도시하지 않은 봉지(封止)층으로 봉지되어 있다. 전극(22, 23)은 배선 접속부(12)에 전기적으로 접속하여 고정되어 있다.
전자 소자(30)는 반도체 소자(31)를 포함한다. 반도체 소자(31)는 수동 소자를 포함하는 무기 반도체 소자이며, 예를 들어 실리콘 반도체 영역에 마련된 저항 영역을 갖는 저항 소자 등을 포함한다. 반도체 소자(31)에 접속하여 전극(32, 33)이 형성되어 있다. 전극(32, 33)은 도면상 2개의 예를 나타내고 있지만, 전극의 수는 임의이다. 반도체 소자(31)의 최외층은 전극(32, 33) 부분을 제외하고, 에폭시 수지 등으로 이루어지는 도시하지 않은 봉지층으로 봉지되어 있다. 전극(32, 33)은 배선 접속부(12)에 전기적으로 접속하여 고정되어 있다.
전자 소자(40)는 반도체 소자(41)를 포함한다. 반도체 소자(41)는 능동 소자를 포함하는 무기 반도체 소자이며, 예를 들어 MOS 트랜지스터 등이 형성된 반도체 칩이 리드 프레임에 탑재되고, 반도체 칩과 리드가 본딩 와이어로 접속되고, 반도체 칩 및 본딩 와이어를 덮어 주위가 에폭시 수지 등으로 이루어지는 도시하지 않은 봉지층으로 봉지된 구성이다. 반도체 소자(41)는 TFT를 포함하는 구성일 수도 있다. 도 2에 나타내는 바와 같이, 반도체 소자(41)로부터 리드 전극(42, 43)이 바깥쪽으로 신장한 구성으로 되어 있다. 리드 전극(42, 43)은 도면상 6개의 예를 나타내고 있지만, 리드 전극의 수는 임의이다. 리드 전극(42, 43)은 배선 접속부(12)에 전기적으로 접속하여 고정되어 있다.
(유기 반도체 소자)
전자 소자(50)는 기판(51)에 마련된 반도체 소자(52)를 포함한다. 반도체 소자(52)는 트랜지스터 및 집적 회로 등의 능동 소자와 저항 소자 및 센서 등의 수동 소자 중 어느 것을 포함하는 유기 반도체 소자이다. 반도체 소자(52)는 능동 소자와 수동 소자를 포함하고 있을 수도 있다. 반도체 소자(52)는, 예를 들어 유기 반도체막에 마련된 활성 영역에 게이트 절연막을 개재하여 게이트 전극이 적층되고, 게이트 전극의 양측부에서 활성 영역을 사이에 두고 소스 드레인 영역이 형성되어 구성된 유기 박막 트랜지스터(OTFT) 등을 포함한다. 반도체 소자(52)에 접속하여 범프 등의 볼록 형상의 전극(53, 54)이 형성되어 있다. 전극(53, 54)은 도면상 6개의 예를 나타내고 있지만, 전극의 수는 임의이다. 반도체 소자(52)의 최외층은 전극(53, 54) 부분을 제외하고, 베리어 필름 혹은 불소 수지 등으로 이루어지는 도시하지 않은 봉지층으로 봉지되어 있다. 전극(53, 54)은 배선 접속부(12)에 전기적으로 접속하여 고정되어 있다.
반도체 소자(52)는 트랜지스터를 박막 트랜지스터로 구성하고, 또한 박막 트랜지스터의 활성 영역을 유기 반도체막으로 형성한 것이다. 활성 영역을 유기 반도체막으로 형성한 반도체 소자는 기존의 실리콘 반도체와 달리, 대기 중에서의 도포·인쇄 프로세스로 제조할 수 있다. 이와 같이, 박막 트랜지스터의 활성 영역을 유기 반도체로 한 구성은 매우 간소한 프로세스로 제조가 가능하기 때문에, 소량 다품종에 대한 대응도 가능하며, 나아가서는 매우 저비용으로 디바이스 도입을 진행시킬 수 있다.
유기 반도체에 의해 유기 반도체막을 형성하는 방법으로서는, 진공 증착법으로 대표되는 PVD(Physical Vapor Deposition)법, 유기 반도체 재료를 포함하는 잉크를 이용한 유판 인쇄법 및 무판 인쇄법, 유기 반도체 재료를 용해한 용액을 이용한 에지 캐스팅법이나 연속 에지 캐스팅법 등을 들 수 있다. 에지 캐스팅법에 대해서는, 예를 들어 일본 공개특허공보 제2015-185620호에, 연속 에지 캐스팅법에 대해서는, 예를 들어 일본 공개특허공보 제2017-147456호에 상세히 기재되어 있다. PVD법이나 연속 에지 캐스팅법을 이용한 경우, 절연막의 상면의 전체면에 유기 반도체막을 형성한 후, 포토리소그래피법 등으로 유기 반도체막의 형상을 패터닝할 수도 있고, 마스크를 이용하여 유기 반도체막의 형상으로 패터닝된 상태로 형성할 수도 있다. 유기 반도체막은 유기 반도체의 단결정의 막인 것이 바람직하다.
n형의 유기 반도체막의 재료로서는, PDI1MPCN2(N, N'-di((S)-1-methylpentyl)-1, 7(6)-dicyano-perylene-3, 4:9, 10-bis-(dicarboximide)), PDI-FCN2(N-fluoroalkylated dicyanoperylene-3, 4:9, 10-bis(dicarboximides)), PDI-C8(N, N'-dioctyl perylene diimide), PDI-C13(N, N'-ditridecyl perylene diimide), PDI-8CN2(N, N'-bis(n-octyl), 1, 6-dicyanoperylene-3, 4:9, 10-bis(dicarboximide)), PBI-F2, PBI-F4(fluoro-sub-stituted PBI(Perylene tetracarboxylic acid bisimide) derivatives), F16CuPc(Copper hexadecafluoro phthalocyanine), TC-PTCDI(tetra-chloroperylene tetracarboxyldiimide), BPE-PTCDI(N, N'-bis(2-phenylethyl) perylene-3, 4:9:10-bis-(dicarboximide)), 2, 9-diphenethylanthra[9, 1, 2-cde:10, 5, 6-c'd'e']bis([2, 7]naphthyridine)-1, 3, 8, 10(2H, 9H)-tetraone 등을 들 수 있다.
또한, 증착에 의해 성막 가능한 p형의 유기 반도체막의 재료로서는, 펜타센(Pentacene), 구리 프탈로시아닌 등을 들 수 있다. 또한, 유판 인쇄법 또는 무판 인쇄법, 에지 캐스팅법에 의해 성막 가능한 p형의 유기 반도체막의 재료로서는, 예를 들어 Tips-Pentacene(6, 13-비스(트리이소프로필실릴에티닐)펜타센(6, 13-bis(triisopropylsilylethynyl)pentacene)), NSFAAP(13, 6-N-술피닐아세트아미도펜타센(13, 6-N-sulfinylacetamidopentacene)), DMP(6, 13-디하이드로-6, 13-메타노펜타센-15-온(6, 13-Dihydro-6, 13-methanopentacene-15-one)), 펜타센-N-술피닐-n-부틸카바메이트 부가물(Pentacene-N-sulfinyl-n-butylcarbamate adduct), 펜타센-N-술피닐-tert-부틸카바메이트(Pentacene-N-sulfinyl-tert-butylcarbamate) 등으로 대표되는 펜타센 전구체, BTBT([1]벤조티에노[3, 2-b]벤조티오펜([1]Benzothieno[3, 2-b]benzothiophene)), C10-DNBDT(3, 11-디데실디나프토[2, 3-d:2', 3'-d']벤조[1, 2-b:4, 5-b']디티오펜(3, 11-didecyldinaphto[2, 3-d:2', 3'-d']benzo[1, 2-b:4, 5-b']dithiophene))이나 그 측쇄 길이가 다른 C9-DNBDT, 벤조비스티아디아졸 골격을 갖는 것, 포르피린, 벤조포르피린, 가용성기로서 알킬기 등을 갖는 올리고티오펜 등으로 대표되는 저분자 화합물 또는 올리고머, 폴리티오펜, 플루오렌 코폴리머나 D-A 구조를 갖는 IDT-BT(indacenodithiophene benzothiadiazole), CDT-BT(Cyclopentadithiophene benzothiadiazole) 등으로 대표되는 고분자 화합물을 들 수 있다.
활성 영역인 유기 반도체막을 카본 나노 튜브, 그래핀, 산화물 반도체, 흑린 등의 금속 화합물로 이루어지는 반도체로 형성하는 것도 바람직하다. 활성 영역을 카본 나노 튜브로 한 박막 트랜지스터에 대해서는, 예를 들어 일본 특허공보 제6005204호, 「Dong-ming Sun et al., "Flexible high-performance carbon nanotube integrated circuits", Nature Nanotechnology volume 6, pages 156-161(2011)」, 「Donglai Zhong et al., "Gigahertz integrated circuits based on carbon nanotube films", Nature Electronics volume 1, pages 40-45(2018)」, 「Jianshi Tang et al., "Flexible CMOS integrated circuits based on carbon nanotubes with sub-10ns stage delays", Nature Electronics volume 1, pages 191-196(2018)」에 상세히 기재되어 있다.
활성 영역을 그래핀으로 한 박막 트랜지스터에 대해서는, 예를 들어 일본 공개특허공보 제2013-253010호, 「Seunghyun Lee1 et al., "Flexible and Transparent All-Graphene Circuits for Quaternary Digital Modulations" Nature Communications volume 3, Article number:1018(2012)」, 「Shu-Jen Han1 et al., "Graphene radio frequency receiver integrated circuit" Nature Communications volume 5, Article number:3086(2014)」, 「Yu-Ming Lin et al., "Wafer-Scale Graphene Integrated Circuit" Science 10 Jun 2011, Vol.332, Issue 6035, pp.1294-1297」에 상세히 기재되어 있다.
활성 영역을 산화물 반도체로 한 박막 트랜지스터에 대해서는, 예를 들어 일본 공개특허공보 제2017-76789호, 일본 공개특허공보 제2018-50043호, 「Hiroaki Ozakia et al., "Wireless operations for 13. 56-MHz band RFID tag using amorphous oxide TFTs", IEICE Electronics Express Volume 8(2011) Issue 4 Pages 225-231」, 「Ming-Hao Hung et al., "Ultra Low Voltage I-V RFID Tag Implement in aIGZO TFT Technology on Plastic", 2017 IEEE International Conference on RFID (RFID)」, 「Byung-Do Yang et al., "A Transparent Logic Circuit for RFID Tag in a-IGZO TFT Technology", ETRI Journal Volume 35, Issue 4 August 2013 Pages 610-616」에 상세히 기재되어 있다.
활성 영역을 흑린의 금속 화합물로 이루어지는 반도체로 한 박막 트랜지스터에 대해서는, 예를 들어 일본 공개특허공보 제2018-14359호, 일본 공개특허공보 제2018-98338호, 「Xuewei Feng et al., "Complementary Black PhosphorusNanoribbons Field-Effect Transistors and Circuits" IEEE Transactions on Electron Devices Volume 65, Issue 10, Oct. 2018 Page(s):4122 -4128」, 「Peng Wu et al., "High Performance Complementary Black Phosphorus FETs and Inverter Circuits Operating at Record-Low VDD down to 0.2V", 2018 76th Device Research Conference(DRC)」에 상세히 기재되어 있다.
본 실시 형태의 전자 소자(20, 30, 40, 50)는 특별히 이것으로 한정되는 것은 아니지만, 바람직하게는 솔더나 배선 접속부(12)를 구성하는 재료(예를 들어, 소정의 도전성 페이스트) 이외의 다른 재료(예를 들어, 배선 접속부(12)를 구성하는 도전성 페이스트와는 상이한 다른 도전성 페이스트)를 배선 접속부(12)와 전자 소자(20, 30, 40, 50) 각각의 전극의 사이에 개재하지 않고, 배선 접속부와 전기적으로 접속되는 것이 바람직하다.
(수지 필름)
본 실시 형태의 반도체 장치(1)에 있어서, 수지 필름(60)은 2매의 수지 필름(60A, 60B)으로 구성되어 있다. 수지 필름(60A)은 전자 소자(20, 30, 40, 50)의 형상에 추종하는 동시에 전자 소자(20, 30, 40, 50)를 덮어 기판(10)의 한쪽 면 위에 적층되어 있다. 수지 필름(60B)은 또한 기판(10)의 다른쪽 면 위에 적층되어 있다. 수지 필름(60A, 60B)의 두께는, 예를 들어 10 μm 이상 300 μm 이하이다. 수지 필름(60A, 60B)은, 예를 들어 폴리에틸렌 테레프탈레이트(PET), 폴리스티렌(PS: polystyrene), 폴리아미드(PA: polyamide), 폴리에틸렌(PE: polyethylene), 폴리프로필렌(PP: polypropylene), 폴리염화비닐(PVC: polyvinyl chloride), 폴리메타크릴산메틸(PMMA: Polymethyl methacrylate) 등으로 형성되어 있다. 수지 필름(60A)은 전자 소자(20, 30, 40, 50)의 형상에 추종하는 동시에 전자 소자(20, 30, 40, 50)를 덮고 있는데, 기판(10)과 전자 소자(20, 30, 40, 50)의 사이에 공극은 남아 있을 수도 있다. 여기서, 공극이란, 기판(10)과 전자 소자(20, 30, 40, 50)의 사이에 존재하며, 수지 필름(60A)으로부터 보아 전자 소자(20, 30, 40, 50)의 배면측이기 때문에, 수지 필름(60A)으로 메우는 것이 곤란한 공간이다. 기판(10)과 수지 필름(60A, 60B)의 사이에는 다소의 기포가 남아 있을 수도 있는데, 적을수록 기판(10)과 수지 필름(60A, 60B)의 밀착성이 높여질 수 있으므로 바람직하다. 여기서, 기포란, 기판(10)과 수지 필름(60A, 60B)의 사이에 존재하는 수지 필름(60A, 60B)으로 메우지 못한 공간이며, 수지 필름(60A, 60B)의 추종성이 높아질수록, 기판(10)과 수지 필름(60A, 60B)의 사이에 남겨지는 기포가 적어져 간다. 후술하는 바와 같이, 수지 필름(60A, 60B)의 적층 방법 및 적층 조건에 따라, 기판(10)과 수지 필름(60A, 60B)의 사이에 남겨지는 기포의 양의 정도를 제어할 수 있다.
(반도체 장치의 제조 방법)
이하에, 도 3 내지 도 6을 참조하여 본 실시 형태의 반도체 장치의 제조 방법에 대해 설명한다. 도 3 내지 도 6은 본 실시 형태의 반도체 장치의 제조 방법의 각 공정을 나타내며, 도 2에 대응하는 단면도이다. 우선, 도 3에 나타내는 바와 같이, 기판(10)을 준비한다. 여기에서는, 기판(10)으로서 예를 들어 플렉서블 기판을 준비한다.
다음에, 도 4에 나타내는 바와 같이, 예를 들어 도전성 페이스트를 스크린 인쇄 등에 의해 인쇄하여, 기판(10)에 미경화의 배선(11A) 및 배선(11A)에 접속하는 미경화의 배선 접속부(12A)를 형성한다. 배선(11A) 및 배선 접속부(12A)는 바람직하게는 동일한 재료로 형성하며, 더욱더 바람직하게는 예를 들어 동일한 두께로 형성한다. 이로써, 배선(11A) 및 배선 접속부(12A)는 하나의 제조 공정에 의해 동시에 형성할 수 있다. 예를 들어, 배선(11A) 및 배선 접속부(12A)가 되는 도전성 페이스트를 1 μm 이상 300 μm 이하의 소정의 두께로 인쇄한다. 소정의 배선 패턴으로 인쇄된 도전성 페이스트는 경화함으로써, 소정 패턴의 도전층, 즉 배선(11) 및 배선 접속부(12)로 할 수 있다. 여기서, 도전성 페이스트는 높은 점도와 점탄성을 갖는 것을 이용한다. 점도는 예를 들어 20 Pa·s 이상, 보다 바람직하게는 100 Pa·s 이상이다. 도전성 페이스트를 스프레이 인쇄 등의 다른 인쇄법에 의해 인쇄하는 경우에는, 각 인쇄법에 적합한 점도로 한다. 예를 들어, 스프레이 인쇄에서는 점도는 5 Pa·s 이하가 바람직하며, 예를 들어 0.5 Pa·s이다.
본 실시 형태의 반도체 장치의 제조 방법에 있어서는, 상기와 같이 하여 인쇄된 도전성 페이스트의 경화 전에, 도 5에 나타내는 바와 같이, 배선 접속부(12A)에 전자 소자(20, 30, 40, 50)를 배치한다. 예를 들어, 흡착 콜릿에 의해 전자 소자(20, 30, 40, 50)를 각각 흡착하고, 전자 소자(20, 30, 40, 50)의 각 전극이 배선 접속부(12A)의 상면에 접하도록 전자 소자(20, 30, 40, 50)를 소정 위치에 배치한다. 도전성 페이스트가 갖는 점성 및 점탄성에 의해, 각 전자 소자(20, 30, 40, 50)는 배선 접속부(12A) 위에 가고정된다.
다음에, 소성, 광조사, 혹은 건조 등의 경화 처리를 수행하여, 미경화의 도전성 페이스트로 이루어지는 배선(11A) 및 배선 접속부(12A)를 경화시킨다. 열경화형 도전성 페이스트의 경우에는, 예를 들어 전체를 130℃ 이하(도전성 페이스트의 종류에 따라서는 100℃ 이하)에서 소성한다. 광경화형 도전성 페이스트의 경우에는, 가시~자외 영역의 파장의 광을 조사한다. 이로써, 도전성 페이스트를 경화한 도전층으로 할 수 있으며, 또한 도전성 페이스트의 경화와 함께, 경화하여 얻어진 배선 접속부(12)에 전자 소자(20, 30, 40, 50)를 전기적으로 접속하면서 고정할 수 있다.
다음에, 도 6에 나타내는 바와 같이, 전자 소자(20, 30, 40, 50)의 형상에 추종하는 동시에 전자 소자(20, 30, 40, 50)를 덮어 수지 필름(60A)을 기판(10)의 한쪽 면 위에 적층한다. 또한, 수지 필름(60A)의 적층과 동시에, 기판(10)의 다른쪽 면 위에 수지 필름(60B)을 적층한다. 본 실시 형태에 있어서, 기판(10)에의 수지 필름(60A, 60B)의 적층은 압력 P1로 표시되는 진공 또는 감압 공간에서 수행한다. 진공 또는 감압 공간에서 수지 필름(60A, 60B)을 적층하면, 대기압하에 꺼냈을 때의 기압차에 의해 기판(10)과 수지 필름(60A, 60B)의 밀착성을 높일 수 있다. 그 결과, 진공 또는 감압 공간에서 수지 필름(60A, 60B)을 적층하면, 대기중에서 수지 필름(60A, 60B)을 적층하는 경우보다 기판(10)과 수지 필름(60A, 60B)의 사이에 남겨지는 기포를 적게 할 수 있어, 기판(10)과 수지 필름(60A, 60B)의 밀착성을 높일 수 있다.
전자 소자(20, 30, 40, 50)의 영역을 제외하고 기판(10)과 수지 필름(60A)이 대향하는 영역, 즉 수지 필름(60A)의 추종성에 따라서는 기판(10)과의 밀착이 가능한 영역 중, 실제로 기판(10)과 밀착하고 있는 영역의 비율을 밀착 영역의 비율로 한다. 기판(10)과 수지 필름(60A, 60B)의 사이에 남겨지는 기포가 적어지면, 밀착 영역의 비율은 높아진다. 밀착 영역의 비율은 바람직하게는 80% 이상이며, 더욱더 바람직하게는 90% 이상이다. 전자 소자(20, 30, 40, 50)가 탑재되지 않은 기판(10)의 이면측에서는, 배선 패턴의 유무 등에 의존하지만, 수지 필름(60B)과 기판(10)의 밀착 영역의 비율은 거의 100%이다.
(작용·효과)
본 실시 형태의 반도체 장치는 전자 소자의 형상에 추종하는 동시에 전자 소자를 덮어 기판의 한쪽 면 위에 수지 필름이 적층되어 있어, 전자 소자와 기판의 접속 신뢰성을 높일 수 있다. 특히, 기판이 플렉서블 기판일 때에는, 기판의 굽힘이나 기판의 진동의 영향으로 인해 접속 신뢰성이 저하되기 쉽지만, 본 실시 형태의 반도체 장치에서는 굽힘 내성, 진동 내성, 긁힘 내성을 향상시킬 수 있어, 접속 신뢰성을 높일 수 있다.
기판으로서 플렉서블 기판을 이용하면, 리지드 기판을 이용하는 경우보다 경량화나 저비용화가 가능하지만, 반도체 장치의 강성이 저하되는 경우가 있다. 본 실시 형태와 같이, 수지 필름을 적층함으로써, 반도체 장치 전체의 강성을 높일 수 있다. 또한, 플렉서블 기판은 리지드 기판보다 얇기 때문에, 방열성이나 열전도성이 높다는 이점이 있다. 특히 대전류를 소비하는 전자 소자가 실장되어 있는 경우에는, 방열성이 높은 것이 바람직하다. 또한, 예를 들어 온도 센서를 실장하는 경우에는, 열전도성이 높은 것이 대상물의 온도를 측정하는 점에서 바람직하다.
또한, 본 실시 형태의 반도체 장치의 제조 방법에서는, 도전성 페이스트를 인쇄하고, 전자 소자를 배치하고, 도전성 페이스트를 경화한다. 이로써, 배선 및 배선 접속부를 동시에 형성하는 동시에, 경화하여 얻어진 배선 접속부에 전자 소자를 전기적으로 접속하면서 고정할 수 있다.
본 실시 형태의 반도체 장치의 제조 방법에서는, 솔더의 인쇄 공정을 수행하지 않기 때문에, 공정수를 삭감할 수 있다. 또한 배선 패턴과 솔더 인쇄의 얼라인먼트 조정을 생략하여, 프로세스를 간소화할 수 있다. 또한, 솔더를 이용하지 않기 때문에, 산화 피막에 의한 배선 금속 재료와 솔더의 접합 문제를 피할 수 있다. 또한, 130℃ 이하의 저온 처리에서의 전자 소자의 고정 및 도통을 실현할 수 있어, 고온 프로세스를 배제함으로써, 내열성이 낮은 재료를 기판으로 선택하는 것이 가능해진다. 즉, 폴리이미드보다 내열성이 낮은 PEN, PET, PLA, 에폭시 수지, 아크릴 수지 등의 범용 수지 필름을 이용하는 것이 가능해진다. 때문에, 저가이고 무색 투명한 플렉서블 기판으로서 이들을 채용하는 것이 가능해진다. 또한, 실장 프로세스에 의해 OTFT 등의 유기 반도체 소자에 열적 데미지를 주는 리스크를 작게 할 수 있다.
배선(11) 및 배선 접속부(12)는 잉크젯 인쇄, 스프레이 인쇄, 스크린 인쇄 등의 인쇄에 의해 도전성 페이스트를 소정 패턴으로 도포함으로써 형성할 수 있다. 스크린 인쇄는 저가로 간편하게 도전성 페이스트를 패터닝할 수 있는 방법이며, 회로의 배선에 있어서 이하의 메리트가 있기 때문에, 스크린 인쇄에 의해 배선(11) 및 배선 접속부(12)를 형성하는 것이 바람직하다.
스크린 인쇄는 인쇄 패턴의 두께를 10 μm 이상으로 두껍게 할 수 있으며, 배선 저항을 낮게 할 수 있다. 또한, 장치나 판이 저가이고, 인쇄에 사용한 페이스트를 회수할 수 있기 때문에 손실이 적고, 저비용화를 실현할 수 있다. 사용 가능한 도전성 필러의 입경은 0.1 μm 이상 수십 μm 이하로 광범위하며, 도전성 페이스트의 선택지가 넓다. 스크린 인쇄는 필름, 포, 유리, 금속 등에 인쇄 가능하며, 인쇄 대상의 선택지가 넓다. 도전성 페이스트의 경화 처리로서, 130℃ 이하, 페이스트의 종류에 따라서는 100℃를 하회하는 저온에서의 소성이 가능하다. 복수의 도전성 페이스트의 층 사이에 절연층을 마련하는 적층 인쇄가 가능하며, 이로써 다층 배선을 실현할 수 있고, 또한 교차하는 배선 패턴을 실현할 수 있다. Line/Space가 50 μm/50 μm인 정밀도를 실현할 수 있어, 전자 회로의 배선으로서 실용 레벨의 정밀도를 갖는다. mm 스케일부터 m 스케일까지 인쇄 가능하며, 다양한 사이즈에 대응할 수 있다.
스크린 인쇄에는 메탈 마스크를 이용하는 방식과 메쉬 스크린을 이용하는 방식이 있는데, 어느 것으로 인쇄를 수행해도 무방하다. 메쉬 스크린을 이용하는 방법은 이하의 메리트가 있다. 메탈 마스크보다 패턴 정밀도가 높다. 라인이 밀집한 패턴이나 중간 생략 패턴을 인쇄할 수 있다. 판의 내구성이 높아 반복 사용할 수 있으며, 대량 생산에 적합하다.
[제2 실시 형태]
도 7은 본 실시 형태에 관한 반도체 장치의 단면도이다. 본 실시 형태의 반도체 장치(2)에 있어서, 기판(10)의 전자 소자(20, 30, 40, 50)가 탑재된 한쪽 면측에서만, 전자 소자(20, 30, 40, 50)의 형상에 추종하는 동시에 전자 소자(20, 30, 40, 50)를 덮어 수지 필름(60A)이 적층되어 있다. 기판(10)의 다른쪽 면 위에는 수지 필름은 적층되어 있지 않다. 상기를 제외하고는 제1 실시 형태와 동일하다.
도 8은 본 실시 형태의 반도체 장치의 제조 방법의 공정을 나타내는 단면도이다. 제1 실시 형태와 마찬가지로, 기판에 배선 및 배선 접속부가 되는 도전성 페이스트를 인쇄하고, 전자 소자를 배치하고, 도전성 페이스트를 경화한 후, 수지 필름을 적층하는 공정에 있어서, 기판(10)의 전자 소자(20, 30, 40, 50)가 탑재된 한쪽 면에서만, 전자 소자(20, 30, 40, 50)의 형상에 추종하는 동시에 전자 소자(20, 30, 40, 50)를 덮어 수지 필름(60A)을 적층한다. 기판(10)의 다른쪽 면 위에는 수지 필름을 적층하지 않는다. 상기를 제외하고는 제1 실시 형태와 동일하다.
본 실시 형태의 반도체 장치는 전자 소자의 형상에 추종하는 동시에 전자 소자를 덮어 기판의 한쪽 면 위에 수지 필름이 적층되어 있으며, 전자 소자와 기판의 접속 신뢰성을 높일 수 있다. 특히, 기판이 플렉서블 기판일 때에는, 기판의 굽힘이나 기판의 진동의 영향으로 인해 접속 신뢰성이 저하되기 쉽지만, 본 실시 형태의 반도체 장치에서는 굽힘 내성, 진동 내성, 긁힘 내성을 향상시킬 수 있어, 접속 신뢰성을 높일 수 있다.
[제1 변형예]
도 9는 본 변형예의 반도체 장치의 제조 방법의 공정을 나타내는 단면도이다. 도 9에 나타내는 바와 같이, 수지 필름(60A)을 기판(10)의 한쪽 면 위에 적층하고, 수지 필름(60B)을 기판(10)의 다른쪽 면 위에 적층하는 공정에 있어서, 수지 필름(60A, 60B)의 기판(10)측의 공간의 압력 P1이 수지 필름(60A, 60B)의 기판(10)과는 반대측의 공간의 압력 P2보다 낮은 상태에서, 수지 필름(60A, 60B)을 기판(10)의 한쪽 면 위 및 다른쪽 면 위에 적층한다. 즉, 삼차원 표면 가식(TOM: Three-Dimensional Overlay Method)법에 의해, 수지 필름(60A, 60B)에 의해 구획된 각 공간의 압력을 조정하는 것이다. 예를 들어, 수지 필름(60A, 60B)의 기판(10)측의 공간이 진공 또는 감압 분위기이고, 수지 필름(60A, 60B)의 기판(10)과는 반대측의 공간이 대기압 또는 가압 분위기이다. 상기를 제외하고는, 제1 실시 형태와 동일하다.
상기와 같이 TOM법에 의해 수지 필름(60A, 60B)을 적층하면, 즉 수지 필름(60A, 60B)의 기판측의 공간의 압력을 수지 필름(60A, 60B)의 기판과는 반대측의 공간의 압력보다 낮게 한 상태에서 수지 필름(60A, 60B)을 적층하면, 기판(10)과 수지 필름(60A, 60B)의 사이에 남겨지는 기포를 거의 없앨 수 있다. 기판(10)과 수지 필름(60A)의 밀착 영역의 비율이 높여져, 95% 이상이다. 수지 필름(60A)의 전자 소자(20, 30, 40, 50)에 대한 추종성이 높아져, 수지 필름(60A)의 전자 소자(20, 30, 40, 50) 및 기판(10)에 대한 밀착성이 높여진다. 전자 소자(20, 30, 40, 50)가 탑재되어 있지 않은 기판(10)의 이면측에서는, 배선 패턴의 유무 등에 의존하지만, 수지 필름(60B)과 기판(10)의 밀착 영역의 비율은 거의 100%이다.
[제2 변형예]
도 10은 본 변형예의 반도체 장치의 제조 방법의 공정을 나타내는 단면도이다. 도 10에 나타내는 바와 같이, 수지 필름(60A)을 기판(10)의 한쪽 면 위에 적층하는 공정에 있어서, 수지 필름(60A)의 기판(10)측의 공간의 압력 P1이 수지 필름(60A)의 기판(10)과는 반대측의 공간의 압력 P2보다 낮은 상태에서, 수지 필름(60A)을 기판(10)의 한쪽 면 위에 적층한다. 제1 변형예와 마찬가지로 TOM법에 의해, 수지 필름(60A)에 의해 구획된 각 공간의 압력을 조정하는 것이다. 예를 들어, 수지 필름(60A)의 기판(10)측의 공간이 진공 또는 감압 분위기이고, 수지 필름(60A)의 기판(10)과는 반대측의 공간이 대기압 또는 가압 분위기이다. 상기를 제외하고는, 제2 실시 형태와 동일하다.
상기와 같이 TOM법에 의해 수지 필름(60A)을 적층하면, 즉 수지 필름(60A)의 기판측의 공간의 압력을 수지 필름(60A)의 기판과는 반대측의 공간의 압력보다 낮게 한 상태에서 수지 필름(60A)을 적층하면, 기판(10)과 수지 필름(60A)의 사이에 남겨지는 기포를 거의 없앨 수 있다. 수지 필름(60A)의 전자 소자(20, 30, 40, 50)에 대한 추종성이 높아져, 수지 필름(60A)의 전자 소자(20, 30, 40, 50) 및 기판(10)에 대한 밀착성이 높여진다.
[제1 실시예]
폴리이미드(PI)로 이루어지는 필름상의 기판(두께 50 μm)에 메탈 마스크(두께 50 μm)를 이용하여 열경화형 은 페이스트(점도 130 Pa·s)를 스크린 인쇄하여, 미경화의 배선 및 배선 접속부를 형성했다. 미경화의 배선 접속부에 저항기를 배치하고, 130℃에서 30분간 소성하여 미경화의 배선 및 미경화의 배선 접속부를 경화시켰다. 이상과 같이 하여 기판에 배선 및 배선 접속부가 형성되고, 저항기가 탑재된 모듈을 제작했다.
배선의 Line/Space의 정밀도로서, L/S가 200 μm/200 μm인 정밀도를 실현할 수 있었다. 회로 위의 저항값을 테스터로 측정하고, 저항기에 규정된 저항값인 것을 확인하여, 저항기와 배선 및 배선 접속부의 도통이 확보되고 있는 것을 확인했다. 곡률 반경 10 mm의 굽힘을 기판에 가하는 시험(이하, 「굽힘 시험」이라고 한다), 기진기를 이용해 100 Hz의 sin파를 발생시키고, 10 G 정도의 가속도 진동을 기판에 2시간 인가하는 시험(이하, 「진동 시험」이라고 한다), 혹은 저항기를 긁는(구체적으로는 핀셋의 선단으로 저항기를 누르는) 시험(이하, 저항기 등의 전자 소자를 긁는 시험을 「긁힘 시험」이라고 한다)의 각 부하 시험을 수행해도, 저항기는 떨어지지 않았다. 또한, 은 페이스트의 밀착 정도를 평가하기 위해 수행한 배선 부분의 크로스 컷 시험을 수행했는데, 벗겨진 개소는 보이지 않았다.
상기 기판에 배선 및 배선 접속부가 형성되고, 저항기가 탑재된 모듈에 대해, 진공 중에서 모듈의 양면에 50 μm의 두께의 PET 필름을 적층했다. 저항기 탑재면에서는, PET 필름은 저항기의 형상에 추종하는 동시에 저항기를 덮어 적층했다. 이로써, 저항기와 배선 및 배선 접속부의 접속 신뢰성을 더욱더 높일 수 있었다.
[제2 실시예]
폴리에틸렌 나프탈레이트(PEN)로 이루어지는 필름상의 기판(두께 125 μm)에 메탈 마스크(두께 50 μm)를 이용해 열경화형 은 페이스트(점도 130 Pa·s)를 스크린 인쇄하여, 미경화의 배선 및 배선 접속부를 형성했다. 미경화의 배선 접속부에 7개의 온도 센서를 배치하고, 130℃에서 30분간 소성하여 미경화의 배선 및 미경화의 배선 접속부를 경화시켰다. 이상과 같이 하여 기판에 배선 및 배선 접속부가 형성되고, 7개의 온도 센서가 탑재된 모듈을 제작했다.
배선의 Line/Space의 정밀도로서, L/S가 350 μm/150 μm인 정밀도를 실현할 수 있었다. 회로 위의 온도 센서의 출력은 환경 온도에 추종해 변화하고 있는 것을 확인하여, 온도 센서와 배선 및 배선 접속부의 도통이 확보되고 있는 것을 확인했다. 굽힘 시험, 진동 시험, 혹은 온도 센서에 대한 긁힘 시험의 각 부하 시험을 수행해도, 온도 센서는 떨어지지 않았다.
상기 기판에 배선 및 배선 접속부가 형성되고, 온도 센서가 탑재된 모듈에 대해, 진공 중에서 모듈의 양면에 50 μm 두께의 PET 필름을 적층했다. 온도 센서 탑재면에서는, PET 필름은 온도 센서의 형상에 추종하는 동시에 온도 센서를 덮어 적층했다. 이로써, 온도 센서와 배선 및 배선 접속부의 접속 신뢰성을 더욱더 높일 수 있었다.
[제3 실시예]
폴리이미드(PI)로 이루어지는 필름상의 기판(두께 50 μm)에 메탈 마스크(두께 50 μm)를 이용해 열경화형 카본 페이스트(점도 0.5 Pa·s)를 스프레이 인쇄하여 배선 및 배선 접속부를 형성하고, 별도 카본 페이스트를 공급하여 배선 접속부에 저항기를 접속하여, 배선 및 배선 접속부가 형성된 기판에 저항기가 탑재된 모듈을 제작했다.
상기와 같이 하여 얻어진 모듈은 배선의 Line/Space의 정밀도로서, L/S가 200 μm/200 μm인 정밀도를 실현할 수 있었다. 회로 위의 저항값을 테스터로 측정하고, 저항기에 규정된 저항값인 것을 확인하여, 저항기와 배선 및 배선 접속부의 도통이 확보되고 있는 것을 확인했다. 상기 모듈에 굽힘 시험, 혹은 진동 시험의 부하 시험을 수행해도, 저항기는 떨어지지 않았다. 그러나, 온도 센서에 대한 긁힘 시험, 혹은 온도 센서를 점착 테이프(점착력 3.93 N/10 mm)로 점착하는 시험을 수행하면, 저항기는 떨어졌다.
상기 기판에 배선 및 배선 접속부가 형성되고, 저항기가 탑재된 모듈에 대해, 진공 중에서 모듈의 양면에 50 μm 두께의 PET 필름을 적층했다. 저항기 탑재면에서는, PET 필름은 저항기의 형상에 추종하는 동시에 온도 센서를 덮어 적층했다. 본 실시예와 같이 진공 분위기 중에서 PET 필름을 적층하면, PET 필름의 적층을 대기 중에서 수행하는 경우에 비해 기판 및 저항기와 PET 필름 사이의 기포가 감소했다. 때문에, PET 필름과 기판 및 저항기의 밀착성이 높여졌다. 본 실시예의 PET 필름을 적층한 모듈에 굽힘 시험, 혹은 진동 시험의 부하 시험을 수행해도, 저항기는 떨어지지 않았다. 또한, 본 실시예의 PET 필름을 적층한 모듈에서는, 온도 센서에 대한 긁힘 시험, 혹은 온도 센서를 점착 테이프(점착력 3.93 N/10 mm)로 점착하는 시험을 수행해도, 저항기는 떨어지지 않았다. 이와 같이, 저항기와 배선 및 배선 접속부의 접속 신뢰성을 더욱더 높일 수 있었다.
[제4 실시예]
제3 실시예에 기재한 기판에 배선 및 배선 접속부가 형성되고, 저항기가 탑재된 모듈에 대해, 모듈의 양면에 50 μm 두께의 PET 필름을 적층했다. 여기서, PET 필름을 적층하는 공정에서는, PET 필름의 모듈측의 공간을 진공 분위기로 하고, PET 필름의 모듈과는 반대측의 공간을 대기압 분위기로 하여 수행했다. 저항기 탑재면에서는, PET 필름은 저항기의 형상에 추종하는 동시에 온도 센서를 덮어 적층했다. 여기서, 상기와 같이 PET 필름의 모듈측의 공간을 진공 분위기로 하고, PET 필름의 모듈과는 반대측의 공간을 대기압 분위기로 하여 수행함으로써, 기판 및 저항기와 PET 필름의 사이에 기포는 거의 남지 않았다. 기판의 저항기 탑재면측에서, 기판과 PET 필름의 밀착 영역의 비율이 높여져, 95%였다. 때문에, PET 필름과 기판 및 저항기의 밀착성이 더욱더 높여져 있었다. 본 실시예의 PET 필름을 적층한 모듈에서는, 굽힘 시험, 진동 시험, 온도 센서에 대한 긁힘 시험, 혹은 온도 센서를 점착 테이프(점착력 3.93 N/10 mm)로 점착하는 시험을 수행해도, 저항기는 떨어지지 않았다. 이와 같이, 저항기와 배선 및 배선 접속부의 접속 신뢰성을 더욱더 높일 수 있었다.
상기 실시 형태 및 변형예에서는 전자 소자를 복수개 탑재한 반도체 장치에 대해 설명하고 있지만, 이로 한정되지 않으며, 전자 소자를 1개만 탑재하는 반도체 장치일 수도 있다. 전자 소자는 트랜지스터 등의 능동 소자를 포함하는 전자 소자나 저항 소자 등의 수동 소자를 포함하는 전자 소자에 대해 설명했지만, 하나의 칩 내에 능동 소자 및 수동 소자를 포함하는 전자 소자일 수도 있다.
1, 2: 반도체 장치
10: 기판
11: 배선
12: 배선 접속부
20, 30, 40, 50: 전자 소자
21, 31, 41, 52: 반도체 소자
22, 23, 32, 33, 53, 54: 전극
42, 43: 리드 전극
51: 기판
60, 60A, 60B: 수지 필름

Claims (13)

  1. 배선 및 상기 배선에 접속하는 배선 접속부가 마련된 기판과,
    상기 배선 접속부에 전기적으로 접속하여 상기 기판에 고정된 전자 소자와,
    상기 전자 소자의 형상에 추종하는 동시에 상기 전자 소자를 덮어 상기 기판의 한쪽 면 위에 적층된 수지 필름을 구비한, 반도체 장치.
  2. 제1항에 있어서,
    상기 기판이 플렉서블 기판인, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 배선과 상기 배선 접속부가 동일한 재료로 형성되어 있는, 반도체 장치.
  4. 제3항에 있어서,
    상기 배선과 상기 배선 접속부가 동일한 두께로 형성되어 있는, 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 전자 소자가 유기 반도체 소자를 포함하는, 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 기판은 다층 배선 기판인, 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 수지 필름은 추가로 상기 기판의 다른쪽 면 위에도 적층되어 있는, 반도체 장치.
  8. 기판에 배선 및 상기 배선에 접속하는 배선 접속부를 마련하는 공정과,
    상기 배선 접속부에 전기적으로 접속하여 전자 소자를 상기 기판에 고정하는 공정과,
    상기 전자 소자의 형상에 추종하는 동시에 상기 전자 소자를 덮어 수지 필름을 상기 기판의 한쪽 면 위에 적층하는 공정을 구비하는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 기판이 플렉서블 기판인, 반도체 장치의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 배선 및 상기 배선 접속부를 마련하는 공정에서, 상기 배선 및 상기 배선 접속부를 동시에 형성하는, 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 배선 및 상기 배선 접속부를 마련하는 공정에서, 상기 배선 및 상기 배선 접속부를 인쇄하여 형성하는, 반도체 장치의 제조 방법.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 수지 필름을 상기 기판의 한쪽 면 위에 적층하는 공정에서, 진공 또는 감압 공간에서 상기 수지 필름을 상기 기판의 한쪽 면 위에 적층하는, 반도체 장치의 제조 방법.
  13. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 수지 필름을 상기 기판의 한쪽 면 위에 적층하는 공정에서, 상기 수지 필름의 상기 기판 측의 공간의 압력이 상기 수지 필름의 상기 기판과는 반대측의 공간의 압력보다 낮은 상태에서, 상기 수지 필름을 상기 기판의 한쪽 면 위에 적층하는, 반도체 장치의 제조 방법.
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