JP2019220697A - トランジスタの作製方法 - Google Patents

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Abstract

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供する。【解決手段】酸化物半導体膜を含むトランジスタの作製工程において、酸化物半導体膜に酸素ドープ処理を行い、その後、酸化物半導体膜及び酸化物半導体膜上に設けられた酸化アルミニウム膜に対して熱処理を行うことで、化学量論的組成比を超える酸素を含む領域を有する酸化物半導体膜を形成する。該酸化物半導体膜を用いたトランジスタは、バイアス−熱ストレス試験（ＢＴ試験）前後においてもトランジスタのしきい値電圧の変化量が低減されており、信頼性の高いトランジスタとすることができる。【選択図】図１

Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよう
な電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリ
コン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されて
いる。
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満である
インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いた
トランジスタが開示されている（特許文献１参照。）。
特開２００６−１６５５２８号公報
しかし、酸化物半導体を有する半導体デバイスにおいて、該酸化物半導体が酸素欠損を有
すると、その電気伝導度が変化する恐れがある。このような現象は、酸化物半導体を用い
たトランジスタにとって電気的特性の変動要因となる。
このような問題に鑑み、酸化物半導体を用いた半導体装置に安定した電気的特性を付与し
、信頼性の高い半導体装置を提供することを目的の一とする。
酸化物半導体膜を含むトランジスタの作製工程において、酸化物半導体膜に酸素ドープ処
理を行い、その後、酸化物半導体膜及び酸化物半導体膜上に設けられた酸化アルミニウム
膜に対して熱処理を行うことで、化学量論的組成比を超える酸素を含む領域を有する酸化
物半導体膜を形成する。また、酸化物半導体膜への熱処理によって水素原子を含む不純物
を除去することも可能である。より具体的には、例えば以下の作製方法とすることができ
る。
本発明の一態様は、酸化シリコン膜を形成する工程と、酸化シリコン膜に接する酸化物半
導体膜を形成する工程と、酸化物半導体膜上に酸化アルミニウム膜を形成する工程と、酸
化物半導体膜に酸素ドープ処理を行い、酸化物半導体膜に酸素を供給して酸化物半導体膜
に化学量論的組成比より酸素が多い領域を形成する工程と、酸素を供給した酸化物半導体
膜及び酸化アルミニウム膜に対して熱処理を行う工程と、を含む半導体装置の作製方法で
ある。
また、本発明の他の一態様は、酸化シリコン膜を形成する工程と、酸化シリコン膜に接す
る酸化物半導体膜を形成する工程と、酸化物半導体膜に第１の熱処理を行って、酸化物半
導体膜中の水素原子を除去する工程と、酸化物半導体膜に酸素ドープ処理を行い、酸化物
半導体膜に酸素を供給して酸化物半導体膜に化学量論的組成比より酸素が多い領域を形成
する工程と、酸化物半導体膜上に酸化アルミニウム膜を形成し、第２の熱処理を行う工程
と、を含む半導体装置の作製方法である。
また、上記の半導体装置の作製方法において、酸化シリコン膜を形成後に、大気解放せず
に連続的に酸化物半導体膜を形成するのが好ましい。
また、上記の半導体装置の作製方法において、酸素ドープ処理によって導入された酸化物
半導体膜における酸素濃度のピークを１×１０１８／ｃｍ３以上３×１０２１／ｃｍ３以
下とするのが好ましい。
また、上記の半導体装置の作製方法において、酸化物半導体膜と酸化アルミニウム膜との
間に、酸化物絶縁膜を形成してもよい。
酸化物半導体膜を有するトランジスタの作製工程において、酸素ドープ処理を行い、その
後、酸化物半導体膜への水（水素を含む）の侵入防止機能及び酸化物半導体膜からの酸素
の脱離防止機能を有する酸化アルミニウム膜を設けた状態で熱処理を行うことによって、
酸化物半導体膜の膜中（バルク中）または、絶縁膜と酸化物半導体膜の界面において、少
なくとも１ヶ所、該膜の化学量論的組成比を超える酸素が存在する領域（酸素過剰領域と
も表記する）を設けることができる。なお、酸素ドープ処理によって添加された酸素は、
酸化物半導体の格子間に存在する場合もある。
また、酸化物半導体膜には熱処理による脱水化または脱水素化処理を行い、酸化物半導体
膜中の水素原子または水などの水素原子を含む不純物を除去し、酸化物半導体膜を高純度
化するのが好ましい。なお、酸素ドープ処理により添加される酸素の量は、脱水化または
脱水素化処理により高純度化された酸化物半導体膜中の水素の量より多くするのが好まし
い。
なお、上記の「酸素ドープ処理」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸
素イオン、のいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」の
用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いて
いる。また、「酸素ドープ処理」には、「酸素イオン注入処理」、またはプラズマ化した
酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
開示する発明の一態様である上述の構成の効果は、次のように考えると理解が容易である
。ただし、以下の説明は、あくまでも一考察に過ぎないことを付記する。
一般に、酸化物半導体膜中に含まれる酸素は、下記式（１）で示すような酸化物半導体中
の金属元素との結合と脱離の反応を動的に繰り返す。酸素が脱離した金属元素は未結合手
を有するため、酸化物半導体膜中において、酸素が脱離した箇所では酸素欠損が存在する
。
Figure 2019220697
開示する発明の一態様に係る酸化物半導体膜は、膜中に過剰の酸素（好ましくは化学量的
組成論比より過剰の酸素）を含有することで、該酸素欠損を直ちに補填することができる
。よって、膜中に存在する酸素欠損に起因するＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔ
ｅ）を減少させることが可能となる。例えば、酸化物半導体膜が化学量論的組成比に一致
した量の酸素を含有する場合のＤＯＳの平均密度が１０１８ｃｍ−３以上１０１９ｃｍ−
３以下程度である場合、化学量論的組成比より過剰な酸素を含む酸化物半導体におけるＤ
ＯＳの平均密度は１０１５ｃｍ−３以上１０１６ｃｍ−３以下程度となりうる。
なお、酸化物半導体膜の膜厚を大きくする程、トランジスタのしきい値電圧のばらつきが
大きくなる傾向が確認されている。これは、酸化物半導体膜中の酸素欠陥がしきい値電圧
の変動の一因であり、酸化物半導体膜の膜厚が大きくなるほど酸素欠陥が増加するためと
推測できる。上述のように、開示する発明の一態様に係るトランジスタは、酸素ドープ処
理によって、酸化物半導体膜の酸素の含有量を増大させているため、上記式（１）の動的
な反応によって生じる膜中の酸素欠陥を直ちに補填することが可能である。よって、開示
する発明の一態様に係るトランジスタは、酸素欠陥に起因するドナー準位が形成される時
間を短時間とし、実質的にドナー準位をなくすことができるため、しきい値電圧のばらつ
きを抑制することができる。
酸化物半導体膜に酸素を過剰に含ませるようにして、該酸素が放出されないように酸化ア
ルミニウム膜を酸化物半導体膜上に設けることにより、酸化物半導体中及びその上下で接
する層との界面で欠陥が生成され、また欠陥が増加することを防ぐことができる。すなわ
ち、酸化物半導体膜に含ませた過剰な酸素が、酸素空孔欠陥を埋めるように作用するので
、安定した電気特性を有する信頼性の高い半導体装置を提供することができる。
半導体装置の一形態を説明する平面図及び断面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する平面図及び断面図。 半導体装置の一形態を説明する平面図及び断面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する平面図及び断面図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を示す図。 ＳＩＭＳの測定結果を示す図。 ＳＩＭＳの測定結果を示す図。 ＴＤＳの測定結果を示す図。 ＴＤＳの測定結果を示す図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々
に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図３を用
いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトラ
ンジスタを示す。
図１に、半導体装置の例として、ボトムゲート型のトランジスタ４１０の断面図及び平面
図を示す。図１（Ａ）は平面図であり、図１（Ｂ）及び図１（Ｃ）は、図１（Ａ）におけ
るＡ−Ｂ断面及びＣ−Ｄ断面に係る断面図である。なお、図１（Ａ）では、煩雑になるこ
とを避けるため、トランジスタ４１０の構成要素の一部（例えば、絶縁膜４０７など）を
省略している。
図１に示すトランジスタ４１０は、絶縁表面を有する基板４００上に、ゲート電極層４０
１、ゲート絶縁膜４０２、酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン電極
層４０５ｂ及び絶縁膜４０７を含む。
図１に示すトランジスタ４１０において、酸化物半導体膜４０３は、酸素ドープ処理が行
われており、酸素過剰領域を有する。酸素ドープ処理を行うことにより、酸化物半導体膜
４０３に膜中の酸素欠損を補填するために十分な量の酸素を含有させることができるので
、信頼性が高められたトランジスタ４１０が実現する。
また、絶縁膜４０７として、酸化アルミニウム膜が設けられている。酸化アルミニウムは
、水分、酸素、その他の不純物を透過させにくいというバリア機能を有しているため、デ
バイス完成後に水分等の不純物が外部より侵入するのを防ぐことができる。また、酸化物
半導体膜４０３より酸素が放出されるのを防ぐことができる。なお、絶縁膜４０７は、酸
素過剰領域を有するのがより好ましい。
また、ゲート絶縁膜４０２は、酸素過剰領域を有するのが好ましい。ゲート絶縁膜４０２
が酸素過剰領域を有していると、酸化物半導体膜４０３からゲート絶縁膜４０２への酸素
の移動を防ぐことができ、且つ、ゲート絶縁膜４０２から酸化物半導体膜４０３への酸素
の供給を行うこともできるためである。
なお、トランジスタ４１０上には、さらに絶縁物が設けられていてもよい。また、ソース
電極層４０５ａやドレイン電極層４０５ｂと配線とを電気的に接続させるために、ゲート
絶縁膜４０２などには開口が形成されていてもよい。また、酸化物半導体膜４０３の上方
に、さらに、第２のゲート電極を有していてもよい。なお、酸化物半導体膜４０３は島状
に加工されていてもよい。
図２（Ａ）乃至（Ｄ）にトランジスタ４１０の作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に導電膜を形成した後、フォトリソグラフィ工程に
よりゲート電極層４０１を形成する。なお、レジストマスクをインクジェット法で形成し
てもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないた
め、製造コストを低減できる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリ
ウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、
石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンな
どの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基
板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたも
のを、基板４００として用いてもよい。
また、基板４００として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性
基板上に酸化物半導体膜を含むトランジスタを直接作製してもよいし、他の作製基板に酸
化物半導体膜を含むトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。
なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含
むトランジスタとの間に剥離層を設けるとよい。
下地膜となる絶縁膜を基板４００とゲート電極層４０１との間に設けてもよい。下地膜は
、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリ
コン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜によ
る積層構造により形成することができる。
また、ゲート電極層４０１は、プラズマＣＶＤ法又はスパッタリング法等により、モリブ
デン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等
の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成するこ
とができる。
次いで、ゲート電極層４０１上にゲート絶縁膜４０２を形成する。本実施の形態において
は、ゲート絶縁膜４０２として酸化シリコン膜をプラズマＣＶＤ法又はスパッタリング法
等により形成する。なお、ゲート絶縁膜４０２を、酸化シリコン膜と、窒化シリコン、酸
化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化ア
ルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合
材料を含む膜と、の積層構造としてもよい。但し、酸化シリコン膜を後に形成される酸化
物半導体膜４０３と接する構造とするのが好ましい。
また、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶
縁耐圧の高い高品質な絶縁層を形成できるので、ゲート絶縁膜４０２の形成に用いると好
ましい。高純度化された酸化物半導体と高品質ゲート絶縁膜とが密接することにより、界
面準位を低減して界面特性を良好なものとすることができるからである。
また、成膜後の熱処理によって、膜質、酸化物半導体との界面特性が改質される絶縁層を
ゲート絶縁膜として用いてもよい。いずれにしても、ゲート絶縁膜としての膜質が良好で
あることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成でき
るものであればよい。
なお、ゲート絶縁膜４０２は酸素過剰領域を有すると、ゲート絶縁膜４０２に含まれる過
剰な酸素によって、酸化物半導体膜４０３の酸素欠損を補填することが可能であるため好
ましい。
次いで、ゲート絶縁膜４０２上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以
上３０ｎｍ以下の酸化物半導体膜４０３を形成する（図２（Ａ）参照）。
酸化物半導体膜４０３は、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた２種以上を含む金属
酸化物材料を用いればよい。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−
Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ
−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物である
Ｉｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍ
ｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系
の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい
。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ま
せてもよい。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリ
ウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問
わない。
また、酸化物半導体膜４０３は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される
薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれ
た一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ
、またはＧａ及びＣｏなどがある。
なお、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう）、又は非晶質などの状態
をとる。
また、酸化物半導体膜４０３として、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いてもよい
。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜であ
る。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが
多い。また、透過型顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍ
ｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部
との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバ
ウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する
電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ル又はＣＡＡＣ−ＯＳ膜の表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な
方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属
原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で
、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記
載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載
する場合、−５°以上５°以下に範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ル又は表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面
の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。なお、
結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又
は表面の法線ベクトルに平行な方向となる。結晶部は成膜することにより、又は成膜後に
加熱処理などの結晶成長処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
なお、ＣＡＡＣ−ＯＳ膜を構成する酸素の一部は窒素で置換されてもよい。
酸化物半導体膜４０３は、スパッタリング法、分子線エピタキシー法、原子層堆積法また
はパルスレーザー蒸着法により形成する。ここでは、スパッタリング法により形成するこ
とができる。
酸化物半導体膜４０３をＣＡＡＣ−ＯＳ膜とする際には、基板４００を加熱しながら酸化
物半導体膜４０３を形成すればよく、基板４００を加熱する温度としては、１５０℃以上
４５０℃以下、好ましくは基板温度が２００℃以上３５０℃以下とする。なお、酸化物半
導体膜の形成時に、基板を加熱する温度を高くすることで、非晶質な部分に対して結晶部
分の占める割合の多いＣＡＡＣ−ＯＳ膜とすることができる。
スパッタリング法により酸化物半導体膜４０３を形成する際、できる限り酸化物半導体膜
４０３に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、ス
パッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素
化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希
ガスと酸素との混合ガスを適宜用いる。さらには、該処理室の排気は、水の排気能力の高
いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせて用い
ればよい。
また、ゲート絶縁膜４０２及び酸化物半導体膜４０３は、大気解放することなく連続的に
成膜してもよい。例えば、基板４００上に設けられたゲート電極層４０１の表面に付着し
た水素を含む不純物を、熱処理またはプラズマ処理で除去した後、大気に解放することな
くゲート絶縁膜４０２を形成し、続けて大気に解放することなく酸化物半導体膜４０３を
形成してもよい。このようにすることで、ゲート電極層４０１の表面に付着した水素を含
む不純物を低減し、また、ゲート電極層４０１とゲート絶縁膜４０２との界面、及び、ゲ
ート絶縁膜４０２と酸化物半導体膜４０３との界面に、大気成分が付着することを抑制で
きる。その結果、電気特性が良好で、信頼性の高いトランジスタ４１０を作製することが
できる。
酸化物半導体膜４０３を成膜後、酸化物半導体膜４０３に対して、熱処理（第１の熱処理
）を行うことが望ましい。この第１の熱処理によって酸化物半導体膜４０３中の、過剰な
水素（水や水酸基を含む）を除去することができる。さらに、この第１の熱処理によって
、ゲート絶縁膜４０２中の過剰な水素（水や水酸基を含む）を除去することも可能である
。第１の熱処理の温度は、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃
以下、または基板の歪み点未満とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体膜４０３は大気に触
れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えてもよい。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、例えば、酸素ドープ処理後などのタイミングにおいて行うことも可能
である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行ってもよ
い。
次いで、酸化物半導体膜４０３上に、ソース電極層及びドレイン電極層（これと同じ層で
形成される配線を含む）となる導電膜を成膜し、これを加工してソース電極層４０５ａ及
びドレイン電極層４０５ｂを形成する（図２（Ｂ）参照）。
ソース電極層４０５ａ及びドレイン電極層４０５ｂに用いる導電膜としては、後の熱処理
工程に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから
選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン
膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃ
ｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜ま
たはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を
積層させた構成としてもよい。また、ソース電極層、及びドレイン電極層に用いる導電膜
としては、導電性の金属酸化物で形成してもよい。導電性の金属酸化物としては酸化イン
ジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸
化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２
Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いるこ
とができる。
なお、導電膜のエッチングの際に、酸化物半導体膜４０３がエッチングされ、分断するこ
とのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみを
エッチングし、酸化物半導体膜４０３を全くエッチングしないという条件を得ることは難
しく、導電膜のエッチングの際に酸化物半導体膜４０３は一部のみがエッチングされ、溝
部（凹部）を有する酸化物半導体膜となることもある。
次いで、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体膜４０
３の一部と接する絶縁膜４０７を形成する。
絶縁膜４０７としては、酸化アルミニウム膜を用いることができる。酸化アルミニウムは
、水分、酸素、その他の不純物を透過させにくいというバリア機能を有している。したが
って、酸化物半導体膜４０３上に酸化アルミニウム膜を設けることで、該酸化アルミニウ
ム膜がパッシベーション膜として機能して、デバイス完成後に水分等の不純物が外部より
酸化物半導体膜４０３へ侵入するのを防ぐことができる。また、酸化物半導体膜４０３よ
り酸素が放出されるのを防ぐことができる。
絶縁膜４０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁膜４０７に水
、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁膜４０７
に水素が含まれると、その水素の酸化物半導体膜への侵入、又は水素による酸化物半導体
膜中の酸素の引き抜き、が生じ酸化物半導体膜のバックチャネルが低抵抗化（Ｎ型化）し
てしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜４０７はできるだけ
水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
絶縁膜４０７を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物など
の不純物が除去された高純度ガスを用いることが好ましい。
なお、絶縁膜４０７は、少なくとも酸化アルミニウム膜を有していればよく、他の無機絶
縁材料を含む膜との積層構造とすることも可能である。
次に、酸化物半導体膜４０３に酸素ドープ処理を行い、酸素過剰領域を形成する（図２（
Ｃ）参照）。酸素ドープ処理を行うことにより、酸素４２１を酸化物半導体膜４０３に供
給して、絶縁膜４０７と酸化物半導体膜４０３との界面、酸化物半導体膜４０３中、又は
酸化物半導体膜４０３とゲート絶縁膜４０２との界面の少なくとも一に酸素を過剰に含有
させる。酸化物半導体膜４０３に酸素過剰領域を形成することで、酸素欠損を直ちに補填
することができる。これによって、酸化物半導体膜４０３中の電荷捕獲中心を低減するこ
とができる。
酸素ドープ処理によって酸化物半導体膜４０３の酸素の含有量を、酸化物半導体膜４０３
の化学量論的組成比を超える程度とする。例えば、酸素ドープ処理によって導入された酸
化物半導体膜４０３における酸素濃度のピークを１×１０１８／ｃｍ３以上３×１０２１
／ｃｍ３以下とするのが好ましい。ドープされる酸素４２１は、酸素ラジカル、酸素原子
、及び／又は酸素イオンを含む。なお、酸素過剰領域は、酸化物半導体膜の一部（界面も
含む）に存在していればよい。
なお、酸化物半導体において、酸素は主たる成分材料の一つである。このため、酸化物半
導体膜中の酸素濃度を、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）などの方法を用いて、正確に見積もることは難しい。つまり、酸化物半
導体膜に酸素が意図的に添加されたか否かを判別することは困難であるといえる。
ところで、酸素には１７Ｏや１８Ｏといった同位体が存在し、自然界におけるこれらの存
在比率はそれぞれ酸素原子全体の０．０３７％、０．２０４％程度であることが知られて
いる。つまり、酸化物半導体膜中におけるこれら同位体の濃度は、ＳＩＭＳなどの方法に
よって見積もることができる程度になるから、これらの濃度を測定することで、酸化物半
導体膜中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃
度を測定することで、酸化物半導体膜に意図的に酸素が添加されたか否かを判別してもよ
い。
また、酸化物半導体膜に添加される（含まれる）酸素４２１の一部は酸素の未結合手を酸
化物半導体中で有していてもよい。未結合手を有することにより、膜中に残存しうる水素
と結合して、水素を固定化（非可動イオン化）することができるためである。
ドープされる酸素（酸素ラジカル、酸素原子、及び／又は酸素イオン）は、酸素を含むガ
スを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給
されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うため
の装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素４２１
を発生させ、酸化物半導体膜４０３へ酸素ドープ処理を行うことができる。
なお、酸化物半導体膜４０３への酸素ドープ処理は、酸化物半導体膜４０３成膜後であれ
ばどのタイミングで行ってもよく、例えば、ソース電極層４０５ａ及びドレイン電極層４
０５ｂ形成前に行ってもよい。
酸素ドープ処理後には、熱処理（好ましくは第２の熱処理）を行う。該熱処理の温度は、
好ましくは３５０℃以上６５０℃以下、より好ましくは４５０℃以上６５０℃以下または
基板の歪み点未満とする。該熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐ
ｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）、または希ガ
ス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気
、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理
装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ま
しくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０
．１ｐｐｍ以下）とすることが好ましい。
以上の工程で、酸素欠損の形成を抑制した酸化物半導体膜４０３を形成することができる
。なお、第２の熱処理によって、酸化物半導体を構成する主成分材料の一つである酸素を
、酸素を含有する絶縁膜であるゲート絶縁膜４０２より酸化物半導体膜４０３へ供給して
もよい。また、酸化物半導体膜４０３をＣＡＡＣ−ＯＳ膜とした場合、酸素ドープ処理に
よって酸化物半導体膜４０３中に含まれる結晶構造が乱されて非晶質化することがあるが
、酸素ドープ処理後に熱処理を行うことによって、再度結晶化することが可能である。
なお、酸素ドープ処理及び酸素ドープ処理後の熱処理（第２の熱処理）のタイミングは、
本実施の形態の構成に限定されないが、該熱処理は、少なくとも絶縁膜４０７の成膜後に
行う必要がある。絶縁膜４０７として用いる酸化アルミニウム膜は、水素、水分などの不
純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高く、絶縁
膜４０７を成膜後に熱処理を行うことで、酸化物半導体膜４０３からの酸素の放出を防止
することができるためである。
酸化物半導体膜の脱水化又脱水素化処理、及び酸素ドープ処理を適用することで、酸化物
半導体膜４０３を、その主成分以外の不純物が極力含まれないように高純度化し、ｉ型（
真性半導体）又はｉ型に限りなく近い酸化物半導体膜とすることができる。高純度化され
た酸化物半導体膜４０３中にはドナーに由来するキャリアが極めて少なく（ゼロに近い）
、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さ
らに好ましくは１×１０１１／ｃｍ３未満である。
以上の工程でトランジスタ４１０が形成される（図２（Ｄ）参照）。トランジスタ４１０
は、酸素ドープ処理によって酸素過剰領域を作製することで、酸化物半導体膜中または界
面における酸素欠損の形成を抑制し、酸素欠損に起因するエネルギーギャップ中のドナー
準位を低減する、又は実質的になくすことができる。また、酸素ドープ処理、またはその
後の熱処理によって、酸化物半導体膜４０３へと酸素を供給することで、酸化物半導体膜
４０３の酸素欠損を補填することができる。また、該供給された酸素によって、酸化物半
導体膜４０３中に残留する水素イオンを固定化しうる。よって、トランジスタ４１０は、
電気的特性変動が抑制されており、電気的に安定である。
また、トランジスタ４１０は、脱水化または脱水素化を目的とする熱処理を行うことが好
ましく、該熱処理によって、水素、水、水酸基又は水素化物（水素化合物ともいう）など
の不純物を酸化物半導体膜より意図的に排除された酸化物半導体膜４０３を含むトランジ
スタとすることができる。
図３に、本実施の形態に係るトランジスタの別の構成例を示す。図３（Ａ）はトランジス
タ４２０の平面図であり、図３（Ｂ）及び図３（Ｃ）は、図３（Ａ）におけるＥ−Ｆ断面
及びＧ−Ｈ断面に係る断面図である。なお、図３（Ａ）では、煩雑になることを避けるた
め、トランジスタ４２０の構成要素の一部（例えば、絶縁膜４０７など）を省略している
。
図３に示すトランジスタ４２０は、図１に示すトランジスタ４１０と同様に、絶縁表面を
有する基板４００上に、ゲート電極層４０１、ゲート絶縁膜４０２、酸化物半導体膜４０
３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ及び絶縁膜４０７を含む。
図３に示すトランジスタ４２０と図１に示すトランジスタ４１０との相違の一は、ソース
電極層４０５ａ及びドレイン電極層４０５ｂと、酸化物半導体膜４０３との積層順である
。すなわち、トランジスタ４２０は、ゲート絶縁膜４０２に接するソース電極層４０５ａ
及びドレイン電極層４０５ｂと、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上に
設けられ、ゲート絶縁膜４０２と少なくとも一部が接する酸化物半導体膜４０３と、を有
する。詳細については、トランジスタ４１０についての説明を参酌することができる。
図３に示す構成を採用した場合にも、図１に示す構成を採用した場合と同様の効果を得る
ことができる。
本実施の形態で示すトランジスタは、酸素ドープ処理によって酸化物半導体膜の酸素の含
有量を増大させることで、電気的バイアスストレスや熱ストレスに起因する劣化を抑制し
、光による劣化を低減することができる。また、酸素ドープ処理によって、酸化物半導体
膜に酸素過剰領域を形成することによって、膜中の酸素欠損を補填することが可能である
。さらに、熱処理によって、水素、水、水酸基又は水素化物（水素化合物ともいう）など
の水素原子を含む不純物を酸化物半導体より排除することによって、高純度化およびｉ型
（真性）化を図った酸化物半導体膜を含むことによって、しきい値電圧などの電気的特性
変動が抑制され、電気的に安定なトランジスタとすることができる。
以上示したように、本実施の形態によって安定した電気的特性を有する酸化物半導体を用
いた半導体装置を提供することができる。また、信頼性の高い半導体装置を提供すること
ができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図４乃至図６
を用いて説明する。なお、実施の形態１と同一部分又は同様な機能を有する部分、及び工
程は、実施の形態１と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所
の詳細な説明は省略する。
図４に、半導体装置の例として、トップゲート型のトランジスタ５１０の断面図及び平面
図を示す。図４（Ａ）は平面図であり、図４（Ｂ）及び図４（Ｃ）は、図４（Ａ）におけ
るＩ−Ｊ断面及びＫ−Ｌ断面に係る断面図である。なお、図４（Ａ）では、煩雑になるこ
とを避けるため、トランジスタ５１０の構成要素の一部（例えば、絶縁膜４０７など）を
省略している。
図４に示すトランジスタ５１０は、絶縁表面を有する基板４００上に、下地絶縁膜５０６
、酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁
膜５０２、ゲート電極層４０１、及び絶縁膜４０７を含む。
図４に示すトランジスタ５１０において、下地絶縁膜５０６又はゲート絶縁膜５０２の少
なくとも一方が酸素過剰領域を有するのが好ましい。酸化物半導体膜４０３と接する絶縁
膜が酸素過剰領域を有していると、酸化物半導体膜４０３からこれと接する絶縁膜への酸
素の移動を防ぐことができ、且つ、酸化物半導体膜４０３と接する絶縁膜から酸化物半導
体膜４０３への酸素の供給を行うこともできるためである。
図５（Ａ）乃至（Ｄ）にトランジスタ５１０の作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に下地絶縁膜５０６を形成した後、下地絶縁膜５０
６に接して酸化物半導体膜４０３を形成する（図５（Ａ）参照）。なお、酸化物半導体膜
４０３を成膜後、酸化物半導体膜４０３に対して、熱処理（第１の熱処理）を行うことが
望ましい。
本実施の形態においては、下地絶縁膜５０６として酸化シリコン膜をプラズマＣＶＤ法又
はスパッタリング法等により形成する。なお、下地絶縁膜５０６を、酸化シリコン膜と、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニ
ウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、
又はこれらの混合材料を含む膜と、の積層構造としてもよい。但し、酸化シリコン膜を後
に形成される酸化物半導体膜４０３と接する構造とするのが好ましい。
なお、下地絶縁膜５０６は酸素過剰領域を有すると、下地絶縁膜５０６に含まれる過剰な
酸素によって、酸化物半導体膜４０３の酸素欠損を補填することが可能であるため好まし
い。下地絶縁膜５０６に酸素過剰領域を形成するためには、例えば、酸素雰囲気下又は酸
素と希ガスの混合雰囲気下で成膜を行えばよい。または、酸素雰囲気下で熱処理を行って
もよい。
また、下地絶縁膜５０６及び酸化物半導体膜４０３は、大気解放することなく連続的に成
膜してもよい。例えば、基板４００の表面に付着した水素を含む不純物を、熱処理または
プラズマ処理で除去した後、大気に解放することなく下地絶縁膜５０６を形成し、続けて
大気に解放することなく酸化物半導体膜４０３を形成してもよい。このようにすることで
、基板４００の表面に付着した水素を含む不純物を低減し、下地絶縁膜５０６と酸化物半
導体膜４０３との界面に、大気成分が付着することを抑制できる。その結果、電気特性が
良好で、信頼性の高いトランジスタ５１０を作製することができる。
次いで、図２（Ｂ）で示した工程と同様に、酸化物半導体膜４０３上に、ソース電極層及
びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を成膜し、これ
を加工してソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する（図５（Ｂ）参
照）。
次いで、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体膜４０
３の一部と接するゲート絶縁膜５０２を形成する。
ゲート絶縁膜５０２は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁膜５０２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸
化シリコン、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート
（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ
＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウ
ムアルミネート、などを含むように形成するのが好適である。ゲート絶縁膜５０２は、単
層構造としてもよいし、上記の材料を組み合わせて積層構造としてもよい。また、その厚
さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保
するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上
１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁膜を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜５０２に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート、ハフニウムアルミネート
、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、
などの高誘電率（ｈｉｇｈ−ｋ）材料を用いるとよい。ｈｉｇｈ−ｋ材料をゲート絶縁膜
５０２に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を
大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化
シリコン、酸化窒化シリコン、窒化酸化シリコンなどのいずれかを含む膜との積層構造と
してもよい。
次に、図２（Ｃ）で示した工程と同様に、酸化物半導体膜４０３に酸素ドープ処理を行い
、酸素過剰領域を形成する（図５（Ｃ）参照）。酸素ドープ処理を行うことにより、酸素
４２１を酸化物半導体膜４０３に供給して、下地絶縁膜５０６と酸化物半導体膜４０３と
の界面、酸化物半導体膜４０３中、又は酸化物半導体膜４０３とゲート絶縁膜５０２との
界面の少なくとも一に酸素を含有させる。酸化物半導体膜４０３に酸素過剰領域を形成す
ることで、酸素欠損を直ちに補填することができる。これによって、酸化物半導体膜４０
３中の電荷捕獲中心を低減することができる。
なお、酸化物半導体膜４０３への酸素ドープ処理は、酸化物半導体膜４０３成膜後であれ
ばどのタイミングで行ってもよく、例えば、ソース電極層４０５ａ及びドレイン電極層４
０５ｂ形成前に行ってもよい。
次いで、ゲート絶縁膜５０２上に導電膜を形成した後、フォトリソグラフィ工程によりゲ
ート電極層４０１を形成する。その後、ゲート電極層４０１を覆い、ゲート絶縁膜５０２
と接する絶縁膜４０７を形成する（図５（Ｄ）参照）。
絶縁膜４０７成膜後には、熱処理（好ましくは第２の熱処理）を行う。該熱処理の温度は
、好ましくは３５０℃以上６５０℃以下、より好ましくは４５０℃以上６５０℃以下また
は基板の歪み点未満とする。該熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐ
ｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）、または希
ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空
気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処
理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好
ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下）とすることが好ましい。
なお、酸素ドープ処理及び酸素ドープ処理後の熱処理（第２の熱処理）のタイミングは、
本実施の形態の構成に限定されないが、該熱処理は、少なくとも絶縁膜４０７の成膜後に
行う必要がある。絶縁膜４０７として用いる酸化アルミニウム膜は、水素、水分などの不
純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高く、絶縁
膜４０７を成膜後に熱処理を行うことで、酸化物半導体膜４０３からの酸素の放出を防止
することができるためである。
以上の工程で、酸素欠損の形成を抑制した酸化物半導体膜４０３を含むトランジスタ５１
０が形成される（図５（Ｄ）参照）。トランジスタ５１０は、酸素ドープ処理によって酸
素過剰領域を作製することで、酸化物半導体膜中または界面における酸素欠損の形成を抑
制し、酸素欠損に起因するエネルギーギャップ中のドナー準位を低減する、又は実質的に
なくすことができる。また、酸素ドープ処理、またはその後の熱処理によって、酸化物半
導体膜４０３へと酸素を供給することで、酸化物半導体膜４０３の酸素欠損を補填するこ
とができる。また、該供給された酸素によって、酸化物半導体膜４０３中に残留する水素
イオンを固定化しうる。よって、トランジスタ５１０は、電気的特性変動が抑制されてお
り、電気的に安定である。
また、トランジスタ５１０は、脱水化または脱水素化を目的とする熱処理を行うことが好
ましく、該熱処理によって、水素、水、水酸基又は水素化物（水素化合物ともいう）など
の不純物を酸化物半導体膜より意図的に排除された酸化物半導体膜４０３を含むトランジ
スタとすることができる。酸化物半導体膜の脱水化又脱水素化処理、及び酸素ドープ処理
を適用することで、酸化物半導体膜を、その主成分以外の不純物が極力含まれないように
高純度化し、ｉ型（真性半導体）又はｉ型に限りなく近い酸化物半導体膜とすることがで
きる。高純度化された酸化物半導体膜４０３中にはキャリアが極めて少ない（ゼロに近い
）。
図６に、本実施の形態に係るトランジスタの別の構成例を示す。図６（Ａ）はトランジス
タ５２０の平面図であり、図６（Ｂ）及び図６（Ｃ）は、図６（Ａ）におけるＭ−Ｎ断面
及びＯ−Ｐ断面に係る断面図である。なお、図６（Ａ）では、煩雑になることを避けるた
め、トランジスタ５２０の構成要素の一部（例えば、絶縁膜４０７など）を省略している
。
図６に示すトランジスタ５２０は、図４に示すトランジスタ５１０と同様に、絶縁表面を
有する基板４００上に、下地絶縁膜５０６、酸化物半導体膜４０３、ソース電極層４０５
ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜５０２、ゲート電極層４０１及び絶縁膜４０
７を含む。
図６に示すトランジスタ５２０と図４に示すトランジスタ５１０との相違の一は、ソース
電極層４０５ａ及びドレイン電極層４０５ｂと、酸化物半導体膜４０３との積層順である
。すなわち、トランジスタ５２０は、下地絶縁膜５０６に接するソース電極層４０５ａ及
びドレイン電極層４０５ｂと、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上に設
けられ、下地絶縁膜５０６と少なくとも一部が接する酸化物半導体膜４０３と、を有する
。詳細については、トランジスタ５１０についての説明を参酌することができる。
図６に示す構成を採用した場合にも、図４に示す構成を採用した場合と同様の効果を得る
ことができる。
本実施の形態で示すトランジスタは、酸素ドープ処理によって酸化物半導体膜の酸素の含
有量を増大させることで、電気的バイアスストレスや熱ストレスに起因する劣化を抑制し
、光による劣化を低減することができる。また、酸素ドープ処理によって、酸化物半導体
膜に酸素過剰領域を形成することによって、膜中の酸素欠損を補填することが可能である
。さらに、熱処理によって、水素、水、水酸基又は水素化物（水素化合物ともいう）など
の水素原子を含む不純物を酸化物半導体より排除することによって、高純度化およびｉ型
（真性）化を図った酸化物半導体膜を含むことによって、しきい値電圧などの電気的特性
変動が抑制され、電気的に安定なトランジスタとすることができる。
以上示したように、本実施の形態によって安定した電気的特性を有する酸化物半導体を用
いた半導体装置を提供することができる。また、信頼性の高い半導体装置を提供すること
ができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
実施の形態１または２で例示したトランジスタを用いて表示機能を有する半導体装置（表
示装置ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部ま
たは全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することがで
きる。
図８（Ａ）において、第１の基板４００１上に設けられた画素部４００２は、画素部４０
０２を囲むようにして設けられたシール材４００５と、第２の基板４００６と、によって
封止されている。図８（Ａ）においては、第１の基板４００１上のシール材４００５によ
って囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多
結晶半導体膜で形成された、走査線駆動回路４００４及び信号線駆動回路４００３が実装
されている。また信号線駆動回路４００３、走査線駆動回路４００４、及び画素部４００
２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉ
ｒｃｕｉｔ）４０１８ａ、４０１８ｂから供給されている。
図８（Ｂ）（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査
線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素
部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よ
って表示素子を含む画素部４００２と、走査線駆動回路４００４とは、第１の基板４００
１とシール材４００５と第２の基板４００６とによって、共に封止されている。図８（Ｂ
）（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領
域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成
された信号線駆動回路４００３が実装されている。図８（Ｂ）（Ｃ）においては、信号線
駆動回路４００３、走査線駆動回路４００４、及び画素部４００２に与えられる各種信号
及び電位は、ＦＰＣ４０１８から供給されている。
また図８（Ｂ）（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４
００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査
線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部または走査線駆動回
路の一部のみを別途形成して実装してもよい。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈ
ｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図８（Ａ）は、Ｃ
ＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、
図８（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図８（Ｃ
）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープもし
くはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が
設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装
されたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有して
おり、実施の形態１または２で例示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（
発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって
輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作
用によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図９乃至図１１を用いて説明する。図９乃至図１１は、図
８（Ｂ）のＱ−Ｒにおける断面図に相当する。
図９乃至図１１で示すように、半導体装置は接続端子電極層４０１５及び端子電極層４０
１６を有しており、接続端子電極層４０１５及び端子電極層４０１６はＦＰＣ４０１８が
有する端子と異方性導電膜４０１９を介して、電気的に接続されている。
接続端子電極層４０１５は、第１の電極層４０３０と同じ導電膜から形成され、端子電極
層４０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同
じ導電膜で形成されている。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
トランジスタを複数有しており、図９乃至図１１では、画素部４００２に含まれるトラン
ジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示し
ている。図９では、トランジスタ４０１０、４０１１上には絶縁膜４０２０、絶縁膜４０
２４が設けられ、図１０及び図１１ではさらに、絶縁膜４０２１が設けられている。なお
、絶縁膜４０２３は下地膜として機能する絶縁膜である。
本実施の形態では、トランジスタ４０１０、トランジスタ４０１１として、実施の形態１
または２で示したトランジスタを適用することができる。
トランジスタ４０１０及びトランジスタ４０１１は高純度化し、酸素欠損の形成を抑制し
た酸化物半導体膜を有するトランジスタである。よって、トランジスタ４０１０及びトラ
ンジスタ４０１１は、電気的特性変動が抑制されており、電気的に安定である。
よって、図９乃至図１１で示す本実施の形態の半導体装置として信頼性の高い半導体装置
を提供することができる。
また、本実施の形態では、絶縁膜上において駆動回路用のトランジスタ４０１１の酸化物
半導体膜のチャネル形成領域と重なる位置に導電層が設けられている例である。導電層を
酸化物半導体膜のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後に
おけるトランジスタ４０１１のしきい値電圧の変化量をさらに低減することができる。ま
た、導電層は、電位がトランジスタ４０１１のゲート電極層と同じでもよいし、異なって
いても良く、第２のゲート電極層として機能させることもできる。また、導電層の電位が
ＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部（薄膜トランジスタ
を含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有す
る。導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気
的な特性が変動することを防止することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パ
ネルを構成する。表示素子は表示を行うことがでれば特に限定されず、様々な表示素子を
用いることができる。
図９に表示素子として液晶素子を用いた液晶表示装置の例を示す。図９において、表示素
子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び液晶
層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁膜
４０３２、４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に
設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８を介して積
層する構成となっている。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のス
ペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために数重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。
ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性
であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよ
いのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を
防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
よって液晶表示装置の生産性を向上させることが可能となる。酸化物半導体膜を用いるト
ランジスタは、静電気の影響によりトランジスタの電気的な特性が著しく変動して設計範
囲を逸脱する恐れがある。よって酸化物半導体膜を用いるトランジスタを有する液晶表示
装置にブルー相の液晶材料を用いることはより効果的である。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１
Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細
書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大
きさは、トランジスタのオフ電流等を考慮して設定すればよい。高純度且つ酸素過剰領域
を有する酸化物半導体膜を有するトランジスタを用いることにより、各画素における液晶
容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設け
れば充分である。
本実施の形態で用いる高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有するト
ランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって
、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間
隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、
消費電力を抑制する効果を奏する。
また、本実施の形態で用いる高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有
するトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である
。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画
素部のスイッチングトランジスタと、駆動回路部に使用するドライバートランジスタを同
一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等に
より形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減するこ
とができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、
高画質な画像を提供することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐ
ｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、
例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード
、ＡＳＶモードなどを用いることができる。また、ＶＡ型の液晶表示装置にも適用するこ
とができる。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方
式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対
して液晶分子が垂直方向を向く方式である。また、画素（ピクセル）をいくつかの領域（
サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイ
ン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いる
ことができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、
色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明
はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用する
こともできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。そ
して、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出
す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の
面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用す
ることができる。
図１０に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素子
４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している
。なお発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の
電極層４０３１の積層構造であるが、図１０にて示した構成に限定されない。発光素子４
５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えること
ができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂
材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続した曲
率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでもよい。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４０３１及び隔壁４５１０上に保護膜を形成してもよい。保護膜としては、窒化シリコン
膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。また、第１の基板４００
１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５
１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガ
スの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材
でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂また
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポ
リイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ
（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いれ
ばよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能であ
る。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙
と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能と
いう利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と
、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数
分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプ
セル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するも
のである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移
動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む
）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわ
ゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することが
できる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用
いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の
電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法で
ある。
図１１に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。図
１１の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイスト
ボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層間に配
置し、電極層間に電位差を生じさせての球形粒子の向きを制御することにより、表示を行
う方法である。
トランジスタ４０１０と接続する第１の電極層４０３０と、第２の基板４００６に設けら
れた第２の電極層４０３１との間には、液体で満たされているキャビティ４６１２内に黒
色領域４６１５ａ及び白色領域４６１５ｂを有する球形粒子を含む球形粒子４６１３が設
けられており、球形粒子４６１３の周囲は樹脂等の充填材４６１４で充填されている。第
２の電極層４０３１が共通電極層（対向電極層）に相当する。第２の電極層４０３１は、
共通電位線と電気的に接続される。
なお、図９乃至図１１において、第１の基板４００１、第２の基板４００６としては、ガ
ラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチ
ック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａ
ｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド
）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。
また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシー
トを用いることもできる。
本実施の形態では、絶縁膜４０２０として酸化シリコン膜を用い、絶縁膜４０２４として
酸化アルミニウム膜を用いる。絶縁膜４０２０、絶縁膜４０２４はスパッタリング法やプ
ラズマＣＶＤ法によって形成することができる。
酸化物半導体膜上に絶縁膜４０２４として設けられた酸化アルミニウム膜は、水素、水分
などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高
い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、
水分などの不純物の酸化物半導体膜への混入、及び酸化物半導体を構成する主成分材料で
ある酸素の酸化物半導体膜からの放出を防止する保護膜として機能する。
また、絶縁膜４０２０として酸化物半導体膜と接して設けられた酸化シリコン膜は、酸素
を酸化物半導体膜へ供給する機能を有する。よって、絶縁膜４０２０は酸素を多く含む酸
化絶縁膜が好ましい。
トランジスタ４０１０及びトランジスタ４０１１は、高純度化し、酸素欠損の形成を抑制
した酸化物半導体膜を有する。また、トランジスタ４０１０及びトランジスタ４０１１は
、ゲート絶縁膜として酸化シリコン膜を有する。トランジスタ４０１０及びトランジスタ
４０１１に含まれる酸化物半導体膜は、酸素ドープ処理により化学量論的組成比よりも過
剰な酸素を有する領域を形成し、ドープ後の加熱処理を、酸化物半導体膜上に、絶縁膜４
０２４として酸化アルミニウム膜が設けられた状態で行うため、該加熱処理によって酸化
物半導体膜から酸素が放出されるのを防止することができる。よって、得られる酸化物半
導体膜は、化学量論的比よりも酸素の含有量が過剰な領域を含む膜とすることができる。
また、トランジスタ４０１０及びトランジスタ４０１１に含まれる酸化物半導体膜は、酸
化物半導体膜成膜後の加熱処理、又は、酸素ドープ処理後の加熱処理の少なくとも一方に
よって、脱水化または脱水素化された高純度な膜である。よって、該酸化物半導体膜をト
ランジスタ４０１０及びトランジスタ４０１１に用いることで、酸素欠損に起因するトラ
ンジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧のシフトΔＶｔｈを低減するこ
とができる。
また、平坦化絶縁膜として機能する絶縁膜４０２１は、アクリル樹脂、ポリイミド、ベン
ゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用い
ることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサ
ン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができ
る。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜４０２１を
形成してもよい。
絶縁膜４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、
スクリーン印刷、オフセット印刷、ドクターナイフ、ロールコーター、カーテンコーター
、ナイフコーター等を用いることができる。
表示装置は光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画素
部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光に対して
透光性とする。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対
向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び
電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。
）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物、グラフェンなど
の透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン
（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタ
ン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、
又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することがで
きる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリ
マーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子として
は、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンま
たはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若
しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘
導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１または２で示したトランジスタを適用することで、様々な機能
を有する半導体装置を提供することができる。
（実施の形態４）
実施の形態１または２で例示したトランジスタを用いて、対象物の情報を読み取るイメー
ジセンサ機能を有する半導体装置を作製することができる。
図１２（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１２（Ａ）は
フォトセンサの等価回路であり、図１２（Ｂ）はフォトセンサの一部を示す断面図である
。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他
方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０
は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレイン
の他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。ト
ランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォ
トセンサ出力信号線６７１に電気的に接続されている。
なお、本明細書における回路図において、酸化物半導体膜を用いるトランジスタと明確に
判明できるように、酸化物半導体膜を用いるトランジスタの記号には「ＯＳ」と記載して
いる。図１２（Ａ）において、トランジスタ６４０、トランジスタ６５６は実施の形態１
または２トランジスタに示すような酸素ドープ処理によって酸素過剰領域を形成した酸化
物半導体膜を用いるトランジスタである。
図１２（Ｂ）は、フォトセンサにおけるフォトダイオード６０２及びトランジスタ６４０
を示す断面図であり、絶縁表面を有する基板６０１（ＴＦＴ基板）上に、センサとして機
能するフォトダイオード６０２及びトランジスタ６４０が設けられている。フォトダイオ
ード６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられて
いる。
トランジスタ６４０上には絶縁膜６３１、絶縁膜６３２、層間絶縁膜６３３、層間絶縁膜
６３４が設けられている。フォトダイオード６０２は、層間絶縁膜６３３上に設けられ、
層間絶縁膜６３３上に形成した電極層６４１ａと、層間絶縁膜６３４上に設けられた電極
層６４２との間に、層間絶縁膜６３３側から順に第１半導体膜６０６ａ、第２半導体膜６
０６ｂ、及び第３半導体膜６０６ｃを積層した構造を有している。
電極層６４１ａは、層間絶縁膜６３４に形成された導電層６４３と電気的に接続し、電極
層６４２は電極層６４１ｂを介してゲート電極層６４５と電気的に接続している。ゲート
電極層６４５は、トランジスタ６４０のゲート電極層と電気的に接続しており、フォトダ
イオード６０２はトランジスタ６４０と電気的に接続している。
ここでは、第１半導体膜６０６ａとしてｐ型の導電型を有する半導体膜と、第２半導体膜
６０６ｂとして高抵抗な半導体膜（Ｉ型半導体膜）、第３半導体膜６０６ｃとしてｎ型の
導電型を有する半導体膜を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体膜６０６ａはｐ型半導体膜であり、ｐ型を付与する不純物元素を含むアモルフ
ァスシリコン膜により形成することができる。第１半導体膜６０６ａの形成には１３族の
不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法に
より形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓ
ｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。ま
た、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入
法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等に
より不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。こ
の場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、
又はスパッタリング法等を用いればよい。第１半導体膜６０６ａの膜厚は１０ｎｍ以上５
０ｎｍ以下となるよう形成することが好ましい。
第２半導体膜６０６ｂは、ｉ型半導体膜（真性半導体膜）であり、アモルファスシリコン
膜により形成する。第２半導体膜６０６ｂの形成には、半導体材料ガスを用いて、アモル
ファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン
（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、Ｓ
ｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体膜６０６ｂの形成は、ＬＰＣＶＤ法、
気相成長法、スパッタリング法等により行ってもよい。第２半導体膜６０６ｂの膜厚は２
００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体膜６０６ｃは、ｎ型半導体膜であり、ｎ型を付与する不純物元素を含むアモル
ファスシリコン膜により形成する。第３半導体膜６０６ｃの形成には、１５族の不純物元
素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成す
る。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、
ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物
元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて
該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物
元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にア
モルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッ
タリング法等を用いればよい。第３半導体膜６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以
下となるよう形成することが好ましい。
また、第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃは、ア
モルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモ
ルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ））半
導体を用いて形成してもよい。
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定
状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導
体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対し
て法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマン
スペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。
即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−
１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリ
ングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含
ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ま
せて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる
。
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、ま
たは周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる
。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、Ｓ
ｉＦ４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び
水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の
希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪
素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、
更に好ましくは１００倍とする。さらには、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６
等の炭化物気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化気体、Ｆ２等を混入させてもよ
い。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型の
フォトダイオードはｐ型の半導体膜側を受光面とする方がよい特性を示す。ここでは、ｐ
ｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２
が受ける光６２２を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆
の導電型を有する半導体膜側からの光は外乱光となるため、電極層は遮光性を有する導電
膜を用いるとよい。また、ｎ型の半導体膜側を受光面として用いることもできる。
絶縁膜６３２、層間絶縁膜６３３、層間絶縁膜６３４としては、絶縁性材料を用いて、そ
の材料に応じて、スパッタリング法、プラズマＣＶＤ法、ＳＯＧ法、スピンコート、ディ
ップ、スプレー塗布、液滴吐出法（インクジェット法等）、スクリーン印刷、オフセット
印刷、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いて
形成することができる。
本実施の形態では、絶縁膜６３１として酸化アルミニウム膜を用いる。絶縁膜６３１はス
パッタリング法やプラズマＣＶＤ法によって形成することができる。
酸化物半導体膜上に絶縁膜６３１として設けられた酸化アルミニウム膜は、水素、水分な
どの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い
。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、
水分などの不純物の酸化物半導体膜への混入、及び酸化物半導体を構成する主成分材料で
ある酸素の酸化物半導体膜からの放出を防止する保護膜として機能する。
本実施の形態において、トランジスタ６４０は、高純度化し、酸素欠損の形成を抑制した
酸化物半導体膜を有する。また、トランジスタ６４０は、ゲート絶縁膜として酸化シリコ
ン膜を有する。トランジスタ６４０に含まれる酸化物半導体膜は、酸素ドープ処理により
化学量論的組成比よりも過剰な酸素を有する領域を形成し、ドープ後の加熱処理を、酸化
物半導体膜上に、絶縁膜６３１として酸化アルミニウム膜が設けられた状態で行うため、
該加熱処理によって酸化物半導体膜から酸素が放出されるのを防止することができる。よ
って、得られる酸化物半導体膜は、化学量論的比よりも酸素の含有量が過剰な領域を含む
膜とすることができる。
また、トランジスタ６４０に含まれる酸化物半導体膜は、酸化物半導体膜成膜後の加熱処
理、又は、酸素ドープ処理後の加熱処理の少なくとも一方によって、脱水化または脱水素
化された高純度な膜である。よって、該酸化物半導体膜をトランジスタ６４０に用いるこ
とで、酸素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧
のシフトΔＶｔｈを低減することができる。
絶縁膜６３２としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層、
酸化アルミニウム層、又は酸化窒化アルミニウム層などの酸化物絶縁膜、窒化シリコン層
、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物
絶縁膜の単層、又は積層を用いることができる。
層間絶縁膜６３３、６３４としては、表面凹凸を低減するため平坦化絶縁膜として機能す
る絶縁膜が好ましい。層間絶縁膜６３３、６３４としては、例えばポリイミド、アクリル
樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶
縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ
材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の
単層、又は積層を用いることができる。
フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取
ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いる
ことができる。
以上のように、高純度化し、酸素欠損を補填する酸素を過剰に含む酸化物半導体膜を有す
るトランジスタは、トランジスタの電気的特性変動が抑制されており、電気的に安定であ
る。よって、該トランジスタを用いることで信頼性の高い半導体装置を提供することがで
きる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
実施の形態１または２で例示したトランジスタは、複数のトランジスタを積層する集積回
路を有する半導体装置に好適に用いることができる。本実施の形態では、半導体装置の一
例として、記憶媒体（メモリ素子）の例を示す。
本実施の形態では、単結晶半導体基板に作製された第１のトランジスタと絶縁膜を介して
第１のトランジスタの上方に半導体膜を用いて作製された第２のトランジスタを含む半導
体装置を作製する。
図７は、半導体装置の構成の一例である。図７（Ａ）には、半導体装置の断面を、図７（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＣ
１−Ｃ２およびＤ１−Ｄ２における断面に相当する。また、図７（Ｃ）には、上記半導体
装置をメモリ素子として用いる場合の回路図の一例を示す。
図７（Ａ）および図７（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いた
トランジスタ１４０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有す
る。実施の形態１または２で例示したトランジスタは、トランジスタ１６２に好適に用い
ることができる。本実施の形態では、トランジスタ１６２として実施の形態２で示したト
ランジスタ５１０と同様な構造を有するトランジスタを用いる例を示す。
積層するトランジスタ１４０、トランジスタ１６２の半導体材料、及び構造は、同一でも
よいし異なっていてもよい。本実施の形態では、記憶媒体（メモリ素子）の回路に好適な
材料及び構造のトランジスタをそれぞれ用いる例であり、第１の半導体材料を酸化物半導
体以外の半導体材料とし、第２の半導体材料を酸化物半導体とする。酸化物半導体以外の
半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シ
リコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい
。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジス
タは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性
により長時間の電荷保持を可能とする。
トランジスタ１４０は、半導体材料（例えば、シリコンなど）を含む基板１８５に設けら
れたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物
領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１
１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電
極層１１０とを有する。
半導体材料を含む基板１８５は、シリコンや炭化シリコンなどの単結晶半導体基板、多結
晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用す
ることができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設け
られた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料か
らなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体
膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁
基板上に絶縁膜を介して半導体膜が設けられた構成のものが含まれるものとする。
ＳＯＩ基板の作製方法としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱
することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠
陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による成
長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体膜
を形成する方法等を用いることができる。
例えば、単結晶半導体基板の一つの面からイオンを添加して、単結晶半導体基板の一つの
面から一定の深さに脆弱化層を形成し、単結晶半導体基板の一つの面上、又は素子基板上
のどちらか一方に絶縁膜を形成する。単結晶半導体基板と素子基板を、絶縁膜を挟んで重
ね合わせた状態で、脆弱化層に亀裂を生じさせ、単結晶半導体基板を脆弱化層で分離する
熱処理を行い、単結晶半導体基板より半導体膜として単結晶半導体膜を素子基板上に形成
する。上記方法を用いて作製されたＳＯＩ基板も好適に用いることができる。
基板１８５上にはトランジスタ１４０を囲むように素子分離絶縁膜１０６が設けられてい
る。なお、高集積化を実現するためには、図７（Ａ）に示すようにトランジスタ１４０が
サイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ１４
０の特性を重視する場合には、ゲート電極層１１０の側面にサイドウォール絶縁膜を設け
、不純物濃度が異なる領域を含む不純物領域１２０を設けてもよい。
単結晶半導体基板を用いたトランジスタ１４０は、高速動作が可能である。このため、当
該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速
に行うことができる。
本実施の形態においては、トランジスタ１４０を覆うように絶縁膜２層を形成する。但し
、トランジスタ１４０を覆う絶縁膜は、単層構造としてもよいし、３層以上の積層構造と
してもよい。但し、上部に設けられるトランジスタ１６２に含まれる酸化物半導体膜と接
する絶縁膜としては、酸化シリコン膜を適用するものとする。
トランジスタ１６２および容量素子１６４の形成前の処理として、該絶縁膜２層にＣＭＰ
処理を施して、平坦化した絶縁膜１２８、絶縁膜１３０を形成し、同時にゲート電極層１
１０の上面を露出させる。
絶縁膜１２８、絶縁膜１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化
アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化
酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁
膜１２８、絶縁膜１３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成する
ことができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いるこ
とができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いること
ができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁膜
１２８、絶縁膜１３０を形成してもよい。
本実施の形態では、絶縁膜１２８としてスパッタリング法により膜厚５０ｎｍの酸化窒化
シリコン膜を形成し、絶縁膜１３０としてスパッタリング法により膜厚５５０ｎｍの酸化
シリコン膜を形成する。
その後、ＣＭＰ処理により十分に平坦化した絶縁膜１３０上に酸化物半導体膜を成膜し、
これを加工して島状の酸化物半導体膜１４４を形成する。なお、酸化物半導体膜成膜後、
脱水化または脱水素化のための熱処理を行うのが好ましい。
次に、ゲート電極層１１０、絶縁膜１２８、絶縁膜１３０などの上に導電層を形成し、該
導電層を選択的にエッチングして、ソース電極層またはドレイン電極層１４２ａ、ドレイ
ン電極層またはソース電極層１４２ｂを形成する。
導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ
法を用いて形成することができる。また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔ
ａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素や、上述した元素を成分とする合金等を用いること
ができる。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合
わせた材料を用いてもよい。
導電層は、単層構造であってもよいし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極層またはドレイン電極層１４２ａ、およびドレイン電極層またはソース電極
層１４２ｂへの加工が容易であるというメリットがある。
上部のトランジスタ１６２のチャネル長（Ｌ）は、ソース電極層またはドレイン電極層１
４２ａ、およびドレイン電極層またはソース電極層１４２ｂの下端部の間隔によって決定
される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いる
マスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線を用いるのが
望ましい。
次に、酸化物半導体膜１４４の一部に接するゲート絶縁膜１４６を形成する。ゲート絶縁
膜１４６として、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン膜、
窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、又は酸化ハフニウム膜等を
形成することができる。
ゲート絶縁膜１４６成膜後、酸素ドープ処理を行い、酸化物半導体膜１４４に酸素過剰領
域を形成する。
次に、ゲート絶縁膜１４６上において酸化物半導体膜１４４と重畳する領域にゲート電極
層１４８ａを形成し、ソース電極層またはドレイン電極層１４２ａと重畳する領域に電極
層１４８ｂを形成する。
ゲート電極層１４８ａおよび電極層１４８ｂは、ゲート絶縁膜１４６上に導電層を形成し
た後に、当該導電層を選択的にエッチングすることによって形成することができる。
次に、ゲート絶縁膜１４６、ゲート電極層１４８ａ、および電極層１４８ｂ上に、酸化ア
ルミニウム膜を含む絶縁膜１５０を形成する。絶縁膜１５０を積層構造とする場合、プラ
ズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化
窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、
窒化酸化アルミニウム膜、酸化ハフニウム膜、又は酸化ガリウム膜を酸化アルミニウム膜
と積層して形成してもよい。
絶縁膜１５０成膜後、熱処理（好ましくは第２の熱処理）を行う。該熱処理の温度は、好
ましくは３５０℃以上６５０℃以下、より好ましくは４５０℃以上６５０℃以下または基
板の歪み点未満とする。なお、酸素ドープ処理及び酸素ドープ処理後の熱処理（第２の熱
処理）のタイミングは、本実施の形態の構成に限定されないが、該熱処理は、少なくとも
絶縁膜１５０（より具体的には、酸化アルミニウム膜）の成膜後に行う必要がある。絶縁
膜１５０として用いる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方
に対して膜を透過させない遮断効果（ブロック効果）が高く、絶縁膜１５０を成膜後に熱
処理を行うことで、酸化物半導体膜１４４からの酸素の放出を防止することができるため
である。
次にトランジスタ１６２、及び絶縁膜１５０上に、絶縁膜１５２を形成する。絶縁膜１５
２は、スパッタリング法やＣＶＤ法などを用いて形成することができる。また、酸化シリ
コン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶
縁材料を含む材料を用いて形成することができる。
次に、ゲート絶縁膜１４６、絶縁膜１５０、及び絶縁膜１５２に、ドレイン電極層または
ソース電極層１４２ｂにまで達する開口を形成する。当該開口の形成は、マスクなどを用
いた選択的なエッチングにより行われる。
その後、上記開口にドレイン電極層またはソース電極層１４２ｂに接する配線１５６を形
成する。なお、図７（Ａ）にはドレイン電極層またはソース電極層１４２ｂと配線１５６
との接続箇所は図示していない。
配線１５６は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣ
ＶＤ法を用いて導電層を形成した後、当該導電層をエッチング加工することによって形成
される。また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選
ばれた元素や、上述した元素を成分とする合金等を用いることができる。Ｍｎ、Ｍｇ、Ｚ
ｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた材料を用いてもよい
。詳細は、ソース電極層またはドレイン電極層１４２ａなどと同様である。
以上の工程でトランジスタ１６２及び容量素子１６４が完成する。トランジスタ１６２は
、高純度化し、酸素欠損を補填する酸素を過剰に含む酸化物半導体膜１４４を有するトラ
ンジスタである。よって、トランジスタ１６２は、電気的特性変動が抑制されており、電
気的に安定である。容量素子１６４は、ソース電極層またはドレイン電極層１４２ａ、ゲ
ート絶縁膜１４６、および電極層１４８ｂを含んで構成される。
なお、図７の容量素子１６４では、ゲート絶縁膜１４６により、ソース電極層またはドレ
イン電極層１４２ａと、電極層１４８ｂとの間の絶縁性を十分に確保することができる。
もちろん、十分な容量を確保するために、さらに絶縁膜を有する構成の容量素子１６４を
採用してもよい。また、容量が不要の場合は、容量素子１６４を設けない構成とすること
も可能である。
図７（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。
図７（Ｃ）において、トランジスタ１６２のソース電極層またはドレイン電極層の一方と
、容量素子１６４の電極層の一方と、トランジスタ１４０のゲート電極層と、は電気的に
接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジ
スタ１４０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビ
ット線とも呼ぶ）とトランジスタ１４０のドレイン電極層とは、電気的に接続されている
。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ１６２
のソース電極層またはドレイン電極層の他方とは、電気的に接続され、第４の配線（４ｔ
ｈ Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１６２のゲート電極層とは、電
気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と
、容量素子１６４の電極層の他方は電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有し
ているため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６２のソース
電極層またはドレイン電極層の一方と、容量素子１６４の電極層の一方と、トランジスタ
１４０のゲート電極層とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極め
て長時間にわたって保持することが可能である。そして、容量素子１６４を有することに
より、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出
しが容易になる。
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トラン
ジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これ
により、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積
される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル
電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後
、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ
１６２をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには
所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を
蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
トランジスタ１６２のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時
間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフ
レッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減すること
ができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持する
ことが可能である。
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与
えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持さ
れた電荷量に応じて、トランジスタ１４０は異なる状態をとる。一般に、トランジスタ１
４０をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合の
トランジスタ１４０の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が
保持されている場合のトランジスタ１４０の見かけのしきい値Ｖｔｈ＿Ｌより低くなるた
めである。ここで、見かけのしきい値とは、トランジスタ１４０を「オン状態」とするた
めに必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ
＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判
別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、
第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１４０は「オン状態」
となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔ
ｈ＿Ｌ）となっても、トランジスタ１４０は「オフ状態」のままである。このため、第５
の配線の電位を制御して、トランジスタ１４０のオン状態またはオフ状態を読み出す（第
２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電
荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係
る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ１６２がオン状態
となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電
位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄
積される。その後、第４の配線の電位をトランジスタ１６２がオフ状態となる電位にして
、トランジスタ１６２をオフ状態とすることにより、ノードＦＧには、新たな情報に係る
電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の
電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで
、記憶させた情報を上書きすることが可能である。
本実施の形態で示すトランジスタ１６２は、高純度化され、酸素を過剰に含む酸化物半導
体膜を酸化物半導体膜１４４に用いることで、トランジスタ１６２のオフ電流を十分に低
減することができる。そして、このようなトランジスタを用いることで、極めて長期にわ
たり記憶内容を保持することが可能な半導体装置が得られる。
以上のように、高純度化し、酸素欠損を補填する酸素を過剰に含む酸化物半導体膜を有す
るトランジスタは、電気的特性変動が抑制されており、電気的に安定である。よって、該
トランジスタを用いることで信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう
）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機など
が挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説
明する。
図１３（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００
２、表示部３００３、キーボード３００４などによって構成されている。上記実施の形態
のいずれかで示した半導体装置を表示部３００３に適用することにより、信頼性の高いノ
ート型のパーソナルコンピュータとすることができる。
図１３（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、
外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用
の付属品としてスタイラス３０２２がある。上記実施の形態のいずれかで示した半導体装
置を表示部３０２３に適用することにより、より信頼性の高い携帯情報端末（ＰＤＡ）と
することができる。
図１３（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０１およ
び筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸
部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことがで
きる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図１３（Ｃ）では表示部２７０５）に文章を表示し、左側の
表示部（図１３（Ｃ）では表示部２７０７）に画像を表示することができる。上記実施の
形態のいずれかで示した半導体装置を表示部２７０５、表示部２７０７に適用することに
より、信頼性の高い電子書籍とすることができる。表示部２７０５として半透過型、又は
反射型の液晶表示装置を用いる場合、比較的明るい状況下での使用も予想されるため、太
陽電池を設け、太陽電池による発電、及びバッテリーでの充電を行えるようにしてもよい
。なおバッテリーとしては、リチウムイオン電池を用いると、小型化を図れる等の利点が
ある。
また、図１３（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、
筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備
えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一
面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の
裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部など
を備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成
としてもよい。
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍
サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能で
ある。
図１３（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成さ
れている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォ
ン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子
２８０８などを備えている。また、筐体２８００には、携帯電話の充電を行う太陽電池セ
ル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８
０１内部に内蔵されている。上記実施の形態のいずれかで示した半導体装置を表示パネル
２８０２に適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル２８０２はタッチパネルを備えており、図１３（Ｄ）には映像表示され
ている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力
される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル
２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能であ
る。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、
録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図
１３（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適
した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応でき
る。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図１３（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、
接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６な
どによって構成されている。上記実施の形態のいずれかで示した半導体装置を表示部（Ａ
）３０５７、表示部（Ｂ）３０５５に適用することにより、信頼性の高いデジタルビデオ
カメラとすることができる。
図１３（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９６
０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示すること
が可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を
示している。上記実施の形態のいずれかで示した半導体装置を表示部９６０３に適用する
ことにより、信頼性の高いテレビジョン装置とすることができる。
テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作
機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する
情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般
のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信
ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者
と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
本実施例では、開示する発明に係る半導体装置において用いる酸化アルミニウム膜のバリ
ア膜としての特性について評価を行った。図１４乃至図１７に結果を示す。評価方法とし
ては、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐ
ｅｃｔｒｏｍｅｔｒｙ）と、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃ
ｔｒｏｍｅｔｒｙ：昇温脱離ガス分光法）分析法を用いた。
まず、ＳＩＭＳ分析によって行った評価を示す。試料は、比較例としてガラス基板上にス
パッタリング法による酸化シリコン膜が膜厚１００ｎｍ形成された比較例試料Ａと、実施
例としてガラス基板上にスパッタリング法により酸化シリコン膜が膜厚１００ｎｍ形成さ
れ、酸化シリコン膜上にスパッタリング法により酸化アルミニウム膜が膜厚１００ｎｍ形
成された実施例試料Ａを作製した。
比較例試料Ａ及び実施例試料Ａにおいて、酸化シリコン膜の成膜条件は、ターゲットとし
て酸化シリコン（ＳｉＯ２）ターゲットを用い、ガラス基板とターゲットとの距離を６０
ｍｍ、圧力０．４Ｐａ、電源電力１．５ｋＷ、酸素（酸素流量５０ｓｃｃｍ）雰囲気下、
基板温度１００℃とした。
実施例試料Ａにおいて、酸化アルミニウム膜の成膜条件は、ターゲットとして酸化アルミ
ニウム（Ａｌ２Ｏ３）ターゲットを用い、ガラス基板とターゲットとの距離を６０ｍｍ、
圧力０．４Ｐａ、電源電力１．５ｋＷ、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：
酸素流量２５ｓｃｃｍ）雰囲気下、基板温度２５０℃とした。
比較例試料Ａ及び実施例試料Ａにプレッシャークッカー試験（ＰＣＴ：Ｐｒｅｓｓｕｒｅ
Ｃｏｏｋｅｒ Ｔｅｓｔ）を行った。本実施例ではＰＣＴ試験として、温度１３０℃、
湿度８５％、Ｈ２Ｏ（水）：Ｄ２Ｏ（重水）＝３：１雰囲気、２．３気圧（０．２３ＭＰ
ａ）の条件で比較例試料Ａ及び実施例試料Ａを１００時間保持した。
ＳＩＭＳ分析としてＳＳＤＰ（Ｓｕｂｓｔｒａｔｅ Ｓｉｄｅ Ｄｅｐｔｈ Ｐｒｏｆｉ
ｌｅ）−ＳＩＭＳを用いて、ＰＣＴ試験前とＰＣＴ試験後の比較例試料Ａ及び実施例試料
Ａに対して、各試料のＨ原子及びＤ原子の濃度を測定した。
図１４（Ａ１）に比較例試料ＡのＰＣＴ試験前、図１４（Ａ２）に比較例試料ＡのＰＣＴ
試験後のＳＩＭＳによるＨ原子及びＤ原子の濃度プロファイルを示す。図１４（Ａ１）及
び図１４（Ａ２）において、Ｄ原子ｅｘｐｅｃｔｅｄプロファイルは、Ｄ原子の存在比が
０．０１５％としてＨ原子のプロファイルから算出した自然界に存在するＤ原子の濃度プ
ロファイルである。よって、ＰＣＴ試験によって試料中に混入したＤ原子量は、実測のＤ
原子濃度とＤ原子ｅｘｐｅｃｔｅｄ濃度との差分となる。実測のＤ原子濃度からＤ原子ｅ
ｘｐｅｃｔｅｄ濃度を差し引いたＤ原子の濃度プロファイルを、ＰＣＴ試験前を図１４（
Ｂ１）、ＰＣＴ試験後を図１４（Ｂ２）に示す。
同様に、図１５（Ａ１）に実施例試料ＡのＰＣＴ試験前、図１５（Ａ２）に実施例試料Ａ
のＰＣＴ試験後のＳＩＭＳによるＨ原子及びＤ原子の濃度プロファイルを示す。また、実
測のＤ原子濃度からＤ原子ｅｘｐｅｃｔｅｄ濃度を差し引いたＤ原子の濃度プロファイル
を、ＰＣＴ試験前を図１５（Ｂ１）、ＰＣＴ試験後を図１５（Ｂ２）に示す。
なお、本実施例のＳＩＭＳ分析結果は、すべて酸化シリコン膜の標準試料により定量した
結果を示している。
図１４に示すように、ＰＣＴ試験前は重なっていた実測のＤ原子の濃度プロファイルとＤ
原子ｅｘｐｅｃｔｅｄプロファイルが、ＰＣＴ試験後は実測のＤ原子の濃度プロファイル
が高濃度に増大しており、酸化シリコン膜中にＤ原子が混入したことがわかる。従って、
比較例試料の酸化シリコン膜は、外部からの水分（Ｈ２Ｏ、Ｄ２Ｏ）に対し、バリア性が
低いことが確認できた。
一方、図１５に示すように、酸化シリコン膜上に酸化アルミニウム膜を積層した実施例試
料Ａは、ＰＣＴ試験後でも酸化アルミニウム膜表面近傍の領域にややＤ原子の侵入が見ら
れるだけで、酸化アルミニウム膜深さ３０ｎｍ付近以降、及び酸化シリコン膜にはＤ原子
の侵入が見られない。従って、酸化アルミニウム膜は外部からの水分（Ｈ２Ｏ、Ｄ２Ｏ）
に対し、バリア性が高いことが確認できた。
次に、ＴＤＳ分析によって行った評価を示す。試料は、実施例として、ガラス基板上にス
パッタリング法により酸化シリコン膜が膜厚１００ｎｍ形成され、酸化シリコン膜上にス
パッタリング法により酸化アルミニウム膜が膜厚２０ｎｍ形成された実施例試料Ｂを作製
した。また、比較例として、実施例試料ＢをＴＤＳ分析によって測定後、実施例試料Ｂか
ら酸化アルミニウム膜を除去し、ガラス基板上に酸化シリコン膜のみが形成された比較例
試料Ｂを作製した。
比較例試料Ｂ及び実施例試料Ｂにおいて、酸化シリコン膜の成膜条件は、ターゲットとし
て酸化シリコン（ＳｉＯ２）ターゲットを用い、ガラス基板とターゲットとの距離を６０
ｍｍ、圧力０．４Ｐａ、電源電力１．５ｋＷ、酸素（酸素流量５０ｓｃｃｍ）雰囲気下、
基板温度１００℃とした。
実施例試料Ｂにおいて、酸化アルミニウム膜の成膜条件は、ターゲットとして酸化アルミ
ニウム（Ａｌ２Ｏ３）ターゲットを用い、ガラス基板とターゲットとの距離を６０ｍｍ、
圧力０．４Ｐａ、電源電力１．５ｋＷ、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：
酸素流量２５ｓｃｃｍ）雰囲気下、基板温度２５０℃とした。
比較例試料Ｂ及び実施例試料Ｂにおいて、さらに３００℃加熱処理、４５０℃加熱処理、
６００℃加熱処理の条件で、それぞれ窒素雰囲気下で１時間処理を行い、試料を作製した
。
比較例試料Ｂ及び実施例試料Ｂにおいて、加熱処理なし、３００℃加熱処理、４５０℃加
熱処理、６００℃加熱処理と４つの条件で作製された試料にそれぞれＴＤＳ分析を行った
。比較例試料Ｂ及び実施例試料Ｂにおいて、図１６（Ａ）及び図１７（Ａ）に加熱処理な
し、図１６（Ｂ）及び図１７（Ｂ）に３００℃加熱処理、図１６（Ｃ）及び図１７（Ｃ）
に４５０℃加熱処理、図１６（Ｄ）及び図１７（Ｄ）に６００℃加熱処理を行った各試料
の測定されたＭ／ｚ＝３２（Ｏ２）のＴＤＳ結果を示す。
図１６（Ａ）乃至（Ｄ）に示すように、比較例試料Ｂは加熱処理なしの図１６（Ａ）では
酸化シリコン膜から酸素の放出が見られるが、図１６（Ｂ）の３００℃加熱処理を行った
試料では酸素の放出量が大きく減少し、図１６（Ｃ）の４５０℃加熱処理を行った試料及
び図１６（Ｄ）の６００℃加熱処理を行った試料においては、ＴＤＳ測定のバックグラウ
ンド以下であった。
図１６（Ａ）乃至（Ｄ）の結果から、酸化シリコン膜中に含まれる過剰酸素の９割以上が
３００℃の加熱処理によって酸化シリコン膜中から外部へ放出され、４５０℃、６００℃
の加熱処理によってはほぼ全ての酸化シリコン膜中に含まれる過剰酸素が酸化シリコン膜
外部へ放出されたことがわかる。従って、酸化シリコン膜は酸素に対するバリア性が低い
ことが確認できた。
一方、図１７（Ａ）乃至（Ｄ）に示すように、酸化シリコン膜上に酸化アルミニウム膜を
形成した実施例試料Ｂにおいては、３００℃、４５０℃、６００℃の加熱処理を行った試
料においても、加熱処理なしの試料と同等の量の酸素の放出が見られた。
図１７（Ａ）乃至（Ｄ）の結果から、酸化アルミニウム膜を酸化シリコン膜上に形成する
ことで、加熱処理を行っても酸化シリコン膜中に含まれる過剰酸素は容易に外部へ放出さ
れず、酸化シリコン膜中に含有した状態がかなりの程度保持されることがわかる。従って
酸化アルミニウム膜は酸素に対するバリア性が高いことが確認できた。
以上の結果から、酸化アルミニウム膜は水素及び水分に対するバリア性と、酸素に対する
バリア性の両方を有しており、水素、水分、及び酸素に対するバリア膜として好適に機能
することが確認できた。
従って、酸化アルミニウム膜は、酸化物半導体膜を含むトランジスタの作製工程中及び作
製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜への混入、及び
酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜からの放出を防止する保
護膜として機能することができる。
また、形成される酸化物半導体膜は、水素、水分などの不純物が混入しないため高純度で
あり、酸素放出が防止されるため、該酸化物半導体の化学量論的組成比に対し、酸素の含
有量が過剰な領域を含む。よって、該酸化物半導体膜をトランジスタに用いることで、酸
素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧のシフト
ΔＶｔｈを低減することができる。
１０６ 素子分離絶縁膜
１０８ ゲート絶縁膜
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１２８ 絶縁膜
１３０ 絶縁膜
１４０ トランジスタ
１４２ａ ドレイン電極層
１４２ｂ ソース電極層
１４４ 酸化物半導体膜
１４６ ゲート絶縁膜
１４８ａ ゲート電極層
１４８ｂ 電極層
１５０ 絶縁膜
１５２ 絶縁膜
１６２ トランジスタ
１６４ 容量素子
１８５ 基板
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁膜
４０３ 酸化物半導体膜
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ 絶縁膜
４１０ トランジスタ
４２０ トランジスタ
４２１ 酸素
５０２ ゲート絶縁膜
５０６ 下地絶縁膜
５１０ トランジスタ
５２０ トランジスタ
６０１ 基板
６０２ フォトダイオード
６０６ａ 半導体膜
６０６ｂ 半導体膜
６０６ｃ 半導体膜
６０８ 接着層
６１３ 基板
６３１ 絶縁膜
６３２ 絶縁膜
６３３ 層間絶縁膜
６３４ 層間絶縁膜
６４０ トランジスタ
６４１ａ 電極層
６４１ｂ 電極層
６４２ 電極層
６４３ 導電層
６４５ ゲート電極層
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５６ バッテリー
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極層
４０１６ 端子電極層
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁膜
４０２１ 絶縁膜
４０２３ 絶縁膜
４０２４ 絶縁膜
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁膜
４０３３ 絶縁膜
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
４６１２ キャビティ
４６１３ 球形粒子
４６１４ 充填材
４６１５ａ 黒色領域
４６１５ｂ 白色領域
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド

Claims (1)

  1. 島状の酸化物半導体膜と前記酸化物半導体膜と重なるゲート電極とを有するトランジスタの作製方法であって、
    前記酸化物半導体膜を形成し、
    前記酸化物半導体膜に、２５０℃以上７００℃以下の第１の熱処理を行い、
    前記第１の熱処理後に、前記酸化物半導体膜上に絶縁膜を形成し、
    前記絶縁膜を形成後に、前記絶縁膜を介して前記酸化物半導体膜に酸素ドープ処理を行い、
    前記酸素ドープ処理後に、３５０℃以上６５０℃以下の第２の熱処理を行う、トランジスタの作製方法
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9202822B2 (en) * 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI658516B (zh) * 2011-03-11 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US8709922B2 (en) 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6006975B2 (ja) 2011-05-19 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8901554B2 (en) 2011-06-17 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including channel formation region including oxide semiconductor
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
TWI584383B (zh) * 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102100425B1 (ko) 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6021586B2 (ja) 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6204145B2 (ja) 2012-10-23 2017-09-27 株式会社半導体エネルギー研究所 半導体装置
WO2014065343A1 (en) 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9105658B2 (en) 2013-01-30 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Method for processing oxide semiconductor layer
TWI618252B (zh) * 2013-02-12 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
KR102290247B1 (ko) * 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
TWI495138B (zh) * 2013-04-12 2015-08-01 Shunt Free Tech 光伏打元件製造方法
DE112014002485T5 (de) * 2013-05-20 2016-03-03 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP6142200B2 (ja) * 2013-09-30 2017-06-07 株式会社Ｊｏｌｅｄ 薄膜半導体装置及びその製造方法
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
US9761443B2 (en) * 2014-01-31 2017-09-12 The Regents Of The University Of California Method for passivating surfaces, functionalizing inert surfaces, layers and devices including same
CN103824887B (zh) * 2014-02-24 2016-11-09 昆山龙腾光电有限公司 金属氧化物半导体薄膜晶体管及其制作方法
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
CN112233982A (zh) 2014-02-28 2021-01-15 株式会社半导体能源研究所 半导体装置的制造方法
JP6559444B2 (ja) 2014-03-14 2019-08-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102259172B1 (ko) 2014-05-30 2021-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
US10032888B2 (en) 2014-08-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and electronic appliance having semiconductor device
JP6676316B2 (ja) 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
WO2016092427A1 (en) 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20240090743A (ko) 2015-02-04 2024-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제조 방법, 또는 반도체 장치를 포함하는 표시 장치
JP6744108B2 (ja) 2015-03-02 2020-08-19 株式会社半導体エネルギー研究所 トランジスタ、トランジスタの作製方法、半導体装置および電子機器
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
CN105097942A (zh) * 2015-06-12 2015-11-25 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、氧化物背板和显示装置
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI614505B (zh) * 2017-02-18 2018-02-11 以紫外光照射提高矽基表面原生氧化層品質之裝置與方法
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN109817724A (zh) * 2019-02-01 2019-05-28 武汉华星光电半导体显示技术有限公司 阵列基板和阵列基板的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2010098305A (ja) * 2008-09-19 2010-04-30 Semiconductor Energy Lab Co Ltd 表示装置
JP2010135770A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置
US20110003418A1 (en) * 2009-07-03 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Display device including transistor and manufacturing method thereof
US20110006301A1 (en) * 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method the same

Family Cites Families (219)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5942089A (en) * 1996-04-22 1999-08-24 Northwestern University Method for sputtering compounds on a substrate
US5581092A (en) * 1993-09-07 1996-12-03 Semiconductor Energy Laboratory Co., Ltd. Gate insulated semiconductor device
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
US5658806A (en) * 1995-10-26 1997-08-19 National Science Council Method for fabricating thin-film transistor with bottom-gate or dual-gate configuration
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3645378B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6478263B1 (en) 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985740A (en) 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP4421632B2 (ja) * 1996-01-19 2010-02-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US7056381B1 (en) 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
US6180439B1 (en) 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
US6063654A (en) 1996-02-20 2000-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor involving laser treatment
US6100562A (en) 1996-03-17 2000-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7563514B2 (en) * 2004-02-27 2009-07-21 Sumitomo Metal Mining Co., Ltd. Transparent conductive film and transparent conductive base material utilizing the same
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7642573B2 (en) 2004-03-12 2010-01-05 Hewlett-Packard Development Company, L.P. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7242039B2 (en) * 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073698A (ja) 2005-09-06 2007-03-22 Canon Inc トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4614148B2 (ja) * 2006-05-25 2011-01-19 富士電機ホールディングス株式会社 酸化物半導体及び薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US20080023703A1 (en) * 2006-07-31 2008-01-31 Randy Hoffman System and method for manufacturing a thin-film device
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
AU2008340434B2 (en) * 2007-12-21 2014-02-06 Boehringer Ingelheim Animal Health USA Inc. The use of 6-halogeno-[1,2,4]-triazolo-[1,5-a]-pyrimidine compounds for combating pests in and on animals
CN101910450B (zh) * 2007-12-27 2012-08-29 Jx日矿日石金属株式会社 a-IGZO氧化物薄膜的制备方法
US8093136B2 (en) 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
WO2009117438A2 (en) * 2008-03-20 2009-09-24 Applied Materials, Inc. Process to make metal oxide thin film transistor array with etch stopping layer
US20090278120A1 (en) * 2008-05-09 2009-11-12 Korea Institute Of Science And Technology Thin Film Transistor
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
KR100963104B1 (ko) * 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI627757B (zh) * 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP5608347B2 (ja) * 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101681483B1 (ko) * 2008-09-12 2016-12-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101623224B1 (ko) * 2008-09-12 2016-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010038819A1 (en) * 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5484853B2 (ja) 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101631454B1 (ko) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
TWI529949B (zh) * 2008-11-28 2016-04-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP5515281B2 (ja) * 2008-12-03 2014-06-11 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
KR101343570B1 (ko) * 2008-12-18 2013-12-20 한국전자통신연구원 보론이 도핑된 산화물 반도체 박막을 적용한 박막 트랜지스터 및 그의 제조방법
CN103456794B (zh) * 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
JP4752925B2 (ja) * 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
JP4752927B2 (ja) * 2009-02-09 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
US8278657B2 (en) * 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP5617174B2 (ja) * 2009-02-27 2014-11-05 大日本印刷株式会社 トランジスタ素子の製造方法
KR102342672B1 (ko) 2009-03-12 2021-12-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2010125986A1 (en) * 2009-05-01 2010-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20100135544A (ko) * 2009-06-17 2010-12-27 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101604577B1 (ko) * 2009-06-30 2016-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101968855B1 (ko) * 2009-06-30 2019-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101422362B1 (ko) 2009-07-10 2014-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 패널 및 전자 기기
JP5312241B2 (ja) * 2009-07-15 2013-10-09 日本発條株式会社 ヘッドサスペンション及びヘッドサスペンションの製造方法
WO2011007677A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20180112107A (ko) * 2009-07-18 2018-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
WO2011010541A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102526493B1 (ko) * 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP2284891B1 (en) 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
JP5642447B2 (ja) * 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
US8115883B2 (en) * 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
CN102484140B (zh) * 2009-09-04 2015-04-22 株式会社半导体能源研究所 半导体器件的制造方法
WO2011043182A1 (en) * 2009-10-05 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for removing electricity and method for manufacturing semiconductor device
KR101991006B1 (ko) * 2009-10-08 2019-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011043206A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101824124B1 (ko) * 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN104795323B (zh) * 2009-12-04 2017-12-29 株式会社半导体能源研究所 半导体装置及其制造方法
KR101943109B1 (ko) * 2009-12-04 2019-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101470303B1 (ko) * 2009-12-08 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011074506A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8759917B2 (en) * 2010-01-04 2014-06-24 Samsung Electronics Co., Ltd. Thin-film transistor having etch stop multi-layer and method of manufacturing the same
JPWO2011093506A1 (ja) * 2010-02-01 2013-06-06 日本電気株式会社 アモルファス酸化物薄膜、これを用いた薄膜トランジスタ及びその製造方法
KR101399609B1 (ko) * 2010-02-05 2014-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
KR20180001562A (ko) * 2010-02-26 2018-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
KR102047354B1 (ko) 2010-02-26 2019-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011108382A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
DE112011101069B4 (de) * 2010-03-26 2018-05-03 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
KR101435970B1 (ko) * 2010-03-26 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법
JP2011222767A (ja) * 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
WO2011132625A1 (en) * 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101540039B1 (ko) * 2010-04-23 2015-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20130054275A (ko) * 2010-04-23 2013-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2011135987A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101806271B1 (ko) * 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9490368B2 (en) * 2010-05-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2012004371A (ja) * 2010-06-17 2012-01-05 Sony Corp 薄膜トランジスタおよび表示装置
CN102959713B (zh) 2010-07-02 2017-05-10 株式会社半导体能源研究所 半导体装置
US8508276B2 (en) * 2010-08-25 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including latch circuit
JP5668917B2 (ja) * 2010-11-05 2015-02-12 ソニー株式会社 薄膜トランジスタおよびその製造方法
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI658516B (zh) * 2011-03-11 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US8541266B2 (en) * 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN105931967B (zh) * 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
JP6006975B2 (ja) * 2011-05-19 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US8847220B2 (en) * 2011-07-15 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8718224B2 (en) * 2011-08-05 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
JP6128775B2 (ja) * 2011-08-19 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
KR102072244B1 (ko) * 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN102650786B (zh) * 2012-04-27 2014-04-02 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制造方法和显示装置
US9320111B2 (en) * 2012-05-31 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP6300489B2 (ja) * 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102241249B1 (ko) * 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
US9379138B2 (en) * 2013-07-19 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device with drive voltage dependent on external light intensity
KR20240090743A (ko) * 2015-02-04 2024-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제조 방법, 또는 반도체 장치를 포함하는 표시 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2010098305A (ja) * 2008-09-19 2010-04-30 Semiconductor Energy Lab Co Ltd 表示装置
JP2010135770A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置
US20110003418A1 (en) * 2009-07-03 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Display device including transistor and manufacturing method thereof
JP2011029635A (ja) * 2009-07-03 2011-02-10 Semiconductor Energy Lab Co Ltd トランジスタを有する表示装置の作製方法
US20110006301A1 (en) * 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method the same
JP2011035387A (ja) * 2009-07-10 2011-02-17 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

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