KR20210110279A - 반도체 장치의 제작 방법 - Google Patents

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KR20210110279A
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순페이 야마자키
유헤이 사토
게이지 사토
데츠노리 마루야마
준이치 고에즈카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 사용한 반도체 장치에 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적의 하나로 한다.
산화물 반도체막을 포함하는 트랜지스터의 제작 공정에 있어서, 산화물 반도체막에 산소 도프 처리를 행하고, 그 후에 산화물 반도체막 및 산화물 반도체막 위에 설치된 산화알루미늄막에 대하여 가열 처리를 행함으로써 화학량론적 조성비를 초과하는 산소를 포함하는 영역을 갖는 산화물 반도체막을 형성한다. 상기 산화물 반도체막을 사용한 트랜지스터는, 바이어스―열 스트레스 시험(BT 시험) 전후에 있어서도 트랜지스터의 임계값 전압의 변화량이 저감되어, 신뢰성이 높은 트랜지스터가 된다.

Description

반도체 장치의 제작 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치는, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/cm3 미만인 인듐(In), 갈륨(Ga) 및 아연(Zn)을 함유하는 비정질 산화물을 사용한 트랜지스터가 개시되어 있다(특허 문헌 1 참조).
일본국 특개2006-165528호 공보
그러나, 산화물 반도체를 갖는 반도체 디바이스에 있어서, 상기 산화물 반도체가 산소 결손을 가지면, 그 전기 전도도가 변화될 우려가 있다. 이러한 현상은, 산화물 반도체를 사용한 트랜지스터에 있어서 전기적 특성의 변동 요인이 된다.
이러한 문제를 감안하여, 산화물 반도체를 사용한 반도체 장치에 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적의 하나로 한다.
산화물 반도체막을 포함하는 트랜지스터의 제작 공정에 있어서, 산화물 반도체막에 산소 도프 처리를 행하고, 그 후에 산화물 반도체막 및 산화물 반도체막 위에 설치된 산화알루미늄막에 대하여 가열 처리를 행함으로써 화학량론적 조성비를 초과하는 산소를 포함하는 영역을 갖는 산화물 반도체막을 형성한다. 또한, 산화물 반도체막에의 가열 처리에 의해 수소 원자를 포함하는 불순물을 제거할 수도 있다. 더 구체적으로는, 예를 들어 이하의 제작 방법으로 할 수 있다.
본 발명의 일 형태는, 산화실리콘막을 형성하는 공정과, 산화실리콘막에 접하는 산화물 반도체막을 형성하는 공정과, 산화물 반도체막 위에 산화알루미늄막을 형성하는 공정과, 산화물 반도체막에 산소 도프 처리를 행하고, 산화물 반도체막에 산소를 공급하여 산화물 반도체막에 화학량론적 조성비보다 산소가 많은 영역을 형성하는 공정과, 산소를 공급한 산화물 반도체막 및 산화알루미늄막에 대하여 가열 처리를 행하는 공정을 포함하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 다른 일 형태는, 산화실리콘막을 형성하는 공정과, 산화실리콘막에 접하는 산화물 반도체막을 형성하는 공정과, 산화물 반도체막에 제 1 가열 처리를 행하고, 산화물 반도체막 중의 수소 원자를 제거하는 공정과, 산화물 반도체막에 산소 도프 처리를 행하고, 산화물 반도체막에 산소를 공급하여 산화물 반도체막에 화학량론적 조성비보다 산소가 많은 영역을 형성하는 공정과, 산화물 반도체막 위에 산화알루미늄막을 형성하고, 제 2 가열 처리를 행하는 공정을 포함하는 반도체 장치의 제작 방법이다.
또한, 상기한 반도체 장치의 제작 방법에 있어서, 산화실리콘막을 형성한 후에 대기 해방(解放)하지 않고 연속적으로 산화물 반도체막을 형성하는 것이 바람직하다.
또한, 상기한 반도체 장치의 제작 방법에 있어서, 산소 도프 처리에 의해 도입된 산화물 반도체막에 있어서의 산소 농도의 피크를 1×1018/cm3 이상 3×1021/cm3이하로 하는 것이 바람직하다.
또한, 상기한 반도체 장치의 제작 방법에 있어서, 산화물 반도체막과 산화알루미늄막 사이에 산화물 절연막을 형성하여도 좋다.
산화물 반도체막을 갖는 트랜지스터의 제작 공정에 있어서, 산소 도프 처리를 행하고, 그 후에 산화물 반도체막으로의 물(수소를 포함한다)의 침입 방지 기능 및 산화물 반도체막으로부터의 산소의 탈리 방지 기능을 갖는 산화알루미늄막을 설치한 상태에서 가열 처리를 행함으로써, 산화물 반도체막의 막 중(벌크 중) 또는, 절연막과 산화물 반도체막의 계면에 있어서, 적어도 1개소, 상기 막의 화학량론적 조성비를 초과하는 산소가 존재하는 영역(산소 과잉 영역이라고도 표기한다)을 설치할 수 있다. 또한, 산소 도프 처리에 의해 첨가된 산소는 산화물 반도체의 격자 사이에 존재할 경우도 있다.
또한, 산화물 반도체막에는 가열 처리에 의한 탈수화 또는 탈수소화 처리를 행하고, 산화물 반도체막 중의 수소 원자 또는 물 등의 수소 원자를 포함하는 불순물을 제거하고, 산화물 반도체막을 고순도화하는 것이 바람직하다. 또한, 산소 도프 처리에 의해 첨가되는 산소의 량은, 탈수화 또는 탈수소화 처리에 의해 고순도화된 산화물 반도체막 중의 수소의 량보다 많게 하는 것이 바람직하다.
또한, 상기한 「산소 도프 처리」란, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중에서 어느 하나를 포함한다)를 벌크에 첨가하는 것을 말한다. 또한, 상기 「벌크」의 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다. 또한, 「산소 도프 처리」에는, 「산소 이온 주입처리」 또는 플라즈마화한 산소를 벌크에 첨가하는 「산소 플라즈마 도프」가 포함된다.
개시하는 발명의 일 형태인 상기한 구성의 효과는, 다음과 같이 생각하면 이해가 용이하다. 다만, 이하의 설명은 어디까지나 하나의 고찰에 지나지 않음을 부기한다.
일반적으로, 산화물 반도체막 중에 포함되는 산소는, 하기 식(1)에서 나타내는 바와 같은 산화물 반도체 중의 금속 원소와의 결합과 탈리 반응을 동적으로 반복한다. 산소가 탈리된 금속 원소는 미결합수(未結合手)를 갖기 때문에, 산화물 반도체막 중에 있어서, 산소가 탈리된 개소에서는 산소 결손이 존재한다.
Figure pat00001
개시하는 발명의 일 형태에 따른 산화물 반도체막은, 막중에 과잉의 산소(바람직하게는 화학량론적 조성비보다 과잉의 산소)를 함유함으로써, 상기 산소 결손을 즉시 보충할 수 있다. 따라서, 막중에 존재하는 산소 결손에 기인하는 DOS(density of state)를 감소시키는 것이 가능해진다. 예를 들어, 산화물 반도체막이 화학량론적 조성비에 일치한 량의 산소를 함유할 경우의 DOS 평균 밀도가 1018cm-3 이상 1019cm-3 이하 정도일 경우, 화학량론적 조성비보다 과잉 산소를 포함하는 산화물 반도체에 있어서의 DOS 평균 밀도는 1015cm-3 이상 1016cm-3 이하 정도가 될 수 있다.
또한, 산화물 반도체막의 막 두께를 크게 할수록, 트랜지스터의 임계값 전압의 편차가 커지는 경향이 확인되고 있다. 이것은, 산화물 반도체막 중의 산소 결함이 임계값 전압의 변동의 한 원인이며, 산화물 반도체막의 막 두께가 커질수록 산소 결함이 증가하기 때문이라고 추측할 수 있다. 상기한 바와 같이, 개시하는 발명의 일 형태에 따른 트랜지스터는, 산소 도프 처리에 의해, 산화물 반도체막의 산소의 함유량을 증대시키기 때문에, 상기 식(1)의 동적인 반응에 의해 생기는 막중의 산소 결함을 즉시 보충할 수 있다. 따라서, 개시하는 발명의 일 형태에 따른 트랜지스터는, 산소 결함에 기인하는 도너 준위가 형성되는 시간을 단시간으로 하여 실질적으로 도너 준위를 없앨 수 있기 때문에, 임계값 전압의 편차를 억제할 수 있다.
산화물 반도체막에 산소를 과잉으로 포함시켜서, 상기 산소가 방출되지 않도록 산화알루미늄막을 산화물 반도체막 위에 설치함으로써, 산화물 반도체 중 및 그 상하에서 접하는 층과의 계면에서 결함이 생성되고, 또한 결함이 증가하는 것을 막을 수 있다. 즉, 산화물 반도체막에 포함시킨 과잉 산소가, 산소 공공(空孔) 결함을 메우도록 작용하므로, 안정된 전기 특성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하는 평면도 및 단면도.
도 2는 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 3은 반도체 장치의 일 형태를 설명하는 평면도 및 단면도.
도 4는 반도체 장치의 일 형태를 설명하는 평면도 및 단면도.
도 5는 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 6은 반도체 장치의 일 형태를 설명하는 평면도 및 단면도.
도 7은 반도체 장치의 일 형태를 설명하는 도면.
도 8은 반도체 장치의 일 형태를 설명하는 도면.
도 9는 반도체 장치의 일 형태를 설명하는 도면.
도 10은 반도체 장치의 일 형태를 설명하는 도면.
도 11은 반도체 장치의 일 형태를 설명하는 도면.
도 12는 반도체 장치의 일 형태를 설명하는 도면.
도 13은 전자 기기를 도시한 도면.
도 14는 SIMS의 측정 결과를 도시한 도면.
도 15는 SIMS의 측정 결과를 도시한 도면.
도 16은 TDS의 측정 결과를 도시한 도면.
도 17은 TDS의 측정 결과를 도시한 도면.
이하에서는, 본 명세서에 개시하는 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 다만, 본 명세서에 개시하는 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 명세서에 개시하는 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 제 1, 제 2로서 붙이는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1 내지 도 3을 사용하여 설명한다. 본 실시형태에서는, 반도체 장치의 일 예로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
도 1에, 반도체 장치의 예로서, 보텀 게이트형 트랜지스터(410)의 단면도 및 평면도를 도시한다. 도 1a는 평면도이며, 도 1b 및 도 1c는, 도 1a에 있어서의 A-B 단면 및 C-D 단면에 관한 단면도이다. 또한, 도 1a에서는, 번잡해지는 것을 피하기 위해서, 트랜지스터(410)의 구성 요소 일부(예를 들어, 절연막(407) 등)를 생략한다.
도 1에 도시하는 트랜지스터(410)는 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(401), 게이트 절연막(402), 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b) 및 절연막(407)을 포함한다.
도 1에 도시하는 트랜지스터(410)에 있어서, 산화물 반도체막(403)은 산소 도프 처리가 행해지고, 산소 과잉 영역을 갖는다. 산소 도프 처리를 행함으로써, 산화물 반도체막(403)에 막중의 산소 결손을 보충하기 위해서 충분한 량의 산소를 함유시킬 수 있으므로, 신뢰성이 향상된 트랜지스터(410)가 실현된다.
또한, 절연막(407)으로서, 산화알루미늄막이 설치되어 있다. 산화알루미늄은 수분, 산소, 그 이외의 불순물을 투과시키기 어려운 배리어 기능을 갖고 있기 때문에, 디바이스 완성 후에 수분 등의 불순물이 외부에서 침입하는 것을 막을 수 있다. 또한, 산화물 반도체막(403)에서 산소가 방출되는 것을 막을 수 있다. 또한, 절연막(407)은 산소 과잉 영역을 갖는 것이 보다 바람직하다.
또한, 게이트 절연막(402)은 산소 과잉 영역을 갖는 것이 바람직하다. 게이트 절연막(402)이 산소 과잉 영역을 갖고 있으면, 산화물 반도체막(403)으로부터 게이트 절연막(402)으로의 산소의 이동을 막을 수 있고, 또한, 게이트 절연막(402)으로부터 산화물 반도체막(403)으로의 산소의 공급을 행할 수도 있기 때문이다.
또한, 트랜지스터(410) 위에는, 절연물이 더 설치되어도 좋다. 또한, 소스 전극층(405a)이나 드레인 전극층(405b)과 배선을 전기적으로 접속시키기 위해서, 게이트 절연막(402) 등에는 개구가 형성되어도 좋다. 또한 산화물 반도체막(403)의 상방에, 제 2 게이트 전극을 더 갖고 있어도 좋다. 또한 산화물 반도체막(403)은 섬 형상으로 가공되어도 좋다.
도 2a 내지 도 2d에 트랜지스터(410)의 제작 방법의 일례를 도시한다.
우선, 절연 표면을 갖는 기판(400) 위에 도전막을 형성한 후, 포토리소그래피 공정으로 게이트 전극층(401)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있는 정도의 내열성을 갖는 것이 필요하다. 예를 들어, 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들의 기판 위에 반도체 소자가 설치된 것을 기판(400)으로서 사용하여도 좋다.
또한, 기판(400)으로서, 가요성 기판을 사용하여도 좋다. 가요성 기판을 사용할 경우, 가요성 기판 위에 산화물 반도체막을 포함하는 트랜지스터를 직접 제작하여도 좋고, 다른 제작 기판에 산화물 반도체막을 포함하는 트랜지스터를 제작하고, 그 후 가요성 기판에 박리, 전치하여도 좋다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해서, 제작 기판과 산화물 반도체막을 포함하는 트랜지스터 사이에 박리층을 설치하면 좋다.
하지막이 되는 절연막을 기판(400)과 게이트 전극층(401) 사이에 형성하여도 좋다. 하지막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있어, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 또는 산화질화실리콘막 중에서 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
또한, 게이트 전극층(401)은, 플라즈마 CVD법 또는 스퍼터링법 등으로, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하고, 단층으로 또는 적층하여 형성할 수 있다.
다음에, 게이트 전극층(401) 위에 게이트 절연막(402)을 형성한다. 본 실시형태에 있어서는, 게이트 절연막(402)으로서 산화실리콘막을 플라즈마 CVD법 또는 스퍼터링법 등으로 형성한다. 또한, 게이트 절연막(402)을 산화실리콘막과, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 산화갈륨 또는 이들의 혼합 재료를 포함하는 막의 적층 구조로 하여도 좋다. 단, 산화실리콘막을 나중에 형성되는 산화물 반도체막(403)과 접하는 구조로 하는 것이 바람직하다.
또한, μ파(예를 들어 주파수 2.45GHz)를 사용한 고밀도 플라즈마 CVD는, 치밀하고 절연 내압이 높은 고품질의 절연층을 형성할 수 있으므로, 게이트 절연막(402)의 형성에 사용하면 바람직하다. 고순도화된 산화물 반도체와 고품질 게이트 절연막이 밀착하여 접착함으로써, 계면 준위를 저감하여 계면 특성을 양호하게 할 수 있기 때문이다.
또한, 성막후의 가열 처리에 의해, 막질, 산화물 반도체와의 계면 특성이 개질된 절연층을 게이트 절연막으로서 사용하여도 좋다. 어쨌든, 게이트 절연막으로서의 막질이 양호한 것은 물론, 산화물 반도체와의 계면 준위 밀도를 저감하여, 양호한 계면을 형성할 수 있는 것이면 된다.
또한, 게이트 절연막(402)은 산소 과잉 영역을 가지면, 게이트 절연막(402)에 포함되는 과잉 산소에 의해, 산화물 반도체막(403)의 산소 결손을 보충할 수 있기 때문에 바람직하다.
다음에, 게이트 절연막(402) 위에, 막 두께 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하의 산화물 반도체막(403)을 형성한다(도 2a 참조).
산화물 반도체막(403)은, In, Ga, Zn 및 Sn으로부터 선택된 2종 이상을 포함하는 금속 산화물 재료를 사용하면 좋다. 예를 들어, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계의 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Sn-Zn-O계의 재료, In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료나, 2원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료, In-Ga-O계의 재료나, In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등을 사용하면 좋다. 또한, 상기 산화물 반도체에 In과 Ga와 Sn과 Zn 이외의 원소, 예를 들어 SiO2을 포함시켜도 좋다.
여기서, 예를 들어, In-Ga-Zn-O계 산화물 반도체란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물 반도체라는 의미이며, 그 조성비는 불문한다.
또한, 산화물 반도체막(403)은, 화학식 InMO3(ZnO)m(m>0)로 표기되는 박막을 사용할 수 있다. 여기서, M은, Zn, Ga, Al, Mn 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃의 조성비는, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3: ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3: ZnO=10:1 내지 1:2), 더 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3: ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용되는 타깃은 원자수비가 In: Zn: O=X: Y: Z일 때, Z>1.5X+Y로 한다.
산화물 반도체막은 단결정, 다결정(폴리 크리스탈이라고도 한다), 또는 비정질 등의 상태를 취한다.
또한, 산화물 반도체막(403)으로서, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막을 사용하여도 좋다.
CAAC-OS막은, 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 한 변이 100nm 미만의 입방체내에 들어가는 크기인 것이 많다. 또한, 투과형 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에서 입계(그레인 바운드리(grain boundary)라고도 한다)는 확인할 수 없다. 그 때문에 CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 CAAC-OS막 표면의 법선 벡터에 평행한 방향에 일치하고, 또한 ab면에 수직인 방향에서 보아 삼각형상 또는 육각형상의 원자 배열을 갖고, c축에 수직인 방향에서 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 다른 결정부 사이에서, 각각 a축 및 b축의 방향이 달라도 좋다. 본 명세서에 있어서, 단지 수직이라고 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단지 평행이라고 기재하는 경우, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 똑같지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측에서 결정 성장시킬 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아질 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에 있어서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향에 일치하기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향할 경우가 있다. 또한, 결정부의 c축 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써,또는 성막 후에 가열 처리 등의 결정 성장 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감할 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, CAAC-OS막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
산화물 반도체막(403)은, 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법 또는 펄스레이저 증착법으로 형성한다. 여기서는, 스퍼터링법으로 형성할 수 있다.
산화물 반도체막(403)을 CAAC-OS막으로 할 때는, 기판(400)을 가열하면서 산화물 반도체막(403)을 형성하면 좋고, 기판(400)을 가열하는 온도로서는, 150℃ 이상 450℃ 이하, 바람직하게는 기판 온도가 200℃ 이상 350℃ 이하로 한다. 또한, 산화물 반도체막의 형성시에, 기판을 가열하는 온도를 높임으로써, 비정질인 부분에 대하여 결정 부분이 차지하는 비율 많은 CAAC-OS막으로 할 수 있다.
스퍼터링법으로 산화물 반도체막(403)을 형성할 때, 가능한 한 산화물 반도체막(403)에 포함되는 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는, 스퍼터링 장치의 처리실내에 공급하는 분위기 가스로서, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도의 희 가스(대표적으로는 아르곤), 산소 및 희 가스와 산소의 혼합 가스를 적절히 사용한다. 또한, 상기 처리실의 배기는, 물의 배기 능력이 높은 크라이오(cryo) 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하여 사용하면 좋다.
또한, 게이트 절연막(402) 및 산화물 반도체막(403)은, 대기 해방하지 않고 연속적으로 성막하여도 좋다. 예를 들어, 기판(400) 위에 설치된 게이트 전극층(401)의 표면에 부착된 수소를 포함하는 불순물을, 가열 처리 또는 플라즈마 처리로 제거한 후, 대기에 해방하지 않고 게이트 절연막(402)을 형성하고, 계속해서 대기에 해방하지 않고 산화물 반도체막(403)을 형성하여도 좋다. 이렇게 함으로써, 게이트 전극층(401)의 표면에 부착된 수소를 포함하는 불순물을 저감하고, 또한, 게이트 전극층(401)과 게이트 절연막(402)의 계면, 및 게이트 절연막(402)과 산화물 반도체막(403)의 계면에, 대기 성분이 부착되는 것을 억제할 수 있다. 그 결과, 전기 특성이 양호하고, 신뢰성이 높은 트랜지스터(410)를 제작할 수 있다.
산화물 반도체막(403)을 성막한 후, 산화물 반도체막(403)에 대하여, 가열 처리(제 1 가열 처리)를 행하는 것이 바람직하다. 이 제 1 가열 처리에 의해 산화물 반도체막(403) 중의, 과잉 수소(물이나 수산기를 포함한다)를 제거할 수 있다. 또한, 이 제 1 가열 처리에 의해, 게이트 절연막(402) 중의 과잉 수소(물이나 수산기를 포함한다)를 제거할 수도 있다. 제 1 가열 처리의 온도는 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 왜곡점 미만으로 한다.
열 처리는, 예를 들어, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 그 동안, 산화물 반도체막(403)은 대기에 접촉시키지 않고, 물이나 수소의 혼입이 생기지 않도록 한다.
열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐램프, 메탈할라이드램프, 크세논 아크램프, 카본 아크램프, 고압나트륨램프, 고압수은램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리하는 장치이다. 가스로서는, 아르곤 등의 희 가스 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 제 1 가열 처리로서, 가열된 불활성 가스 분위기 내에 피처리물을 투입하고, 수 분 동안 가열한 후, 상기 불활성 가스 분위기에서 피처리물을 꺼내는 GRTA 처리를 행하여도 좋다. GRTA 처리를 사용하면 단시간에서의 고온 가열 처리가 가능해진다. 또한, 피처리물의 내열 온도를 초과하는 온도 조건에서도 적용이 가능해진다. 또한, 처리중에, 불활성 가스를 산소를 포함하는 가스로 바꾸어도 좋다. 산소를 포함하는 분위기에 있어서 제 1 가열 처리를 행함으로써 산소 결손에 기인하는 에너지 갭내의 결함 준위를 저감할 수 있기 때문이다.
또한, 불활성 가스 분위기로서는, 질소 또는 희 가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 가열 처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희 가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
그런데, 상기한 가열 처리(제 1 가열 처리)에는 수소나 물 등을 제거하는 효과가 있기 때문에, 상기 가열 처리를 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 상기 탈수화 처리나, 탈수소화 처리는, 예를 들어, 산소 도프 처리 후 등의 타이밍에서 행할 수도 있다. 또한, 이러한 탈수화 처리, 탈수소화 처리는, 한번으로 한정되지 않고 복수회 실시하여도 좋다.
다음에, 산화물 반도체막(403) 위에, 소스 전극층 및 드레인 전극층(이것과 같은 층에서 형성되는 배선을 포함한다)이 되는 도전막을 성막하고, 이것을 가공하여 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한다(도 2b 참조).
소스 전극층(405a) 및 드레인 전극층(405b)에 사용하는 도전막으로서는, 나중의 가열 처리 공정에 견딜 수 있는 재료를 사용한다. 예를 들어, Al, Cr, Cu,Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막 또는 상기한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 그들 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성하여도 좋다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석(In2O3-SnO2, ITO라고 약기한다), 산화인듐 산화아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화실리콘을 포함시킨 것을 사용할 수 있다.
또한, 도전막의 에칭시에, 산화물 반도체막(403)이 에칭되어, 분단하는 일이 없도록 에칭 조건을 최적화하는 것이 바람직하다. 그러나, 도전막만을 에칭하고, 산화물 반도체막(403)을 전혀 에칭하지 않는다는 조건을 얻는 것은 어렵고, 도전막의 에칭시에 산화물 반도체막(403)은 일부만이 에칭되어, 홈부(오목부)를 갖는 산화물 반도체막이 될 경우도 있다.
다음으로, 소스 전극층(405a) 및 드레인 전극층(405b)을 덮고, 산화물 반도체막(403)의 일부에 접하는 절연막(407)을 형성한다.
절연막(407)으로서는, 산화 알루미늄막을 사용할 수 있다. 산화 알루미늄은, 수분, 산소, 그 이외의 불순물을 투과시키기 어렵다고 하는 배리어 기능을 갖고 있다. 따라서, 산화물 반도체막(403) 위에 산화 알루미늄막을 설치함으로써, 상기 산화 알루미늄막이 패시베이션막으로서 기능하여, 디바이스 완성 후에 수분 등의 불순물이 외부에서 산화물 반도체막(403)에 침입하는 것을 막을 수 있다. 또한, 산화물 반도체막(403)에서 산소가 방출되는 것을 막을 수 있다.
절연막(407)은, 적어도 1nm 이상의 막 두께로 하고, 스퍼터법 등 절연막(407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성할 수 있다. 절연막(407)에 수소가 포함되면, 그 수소의 산화물 반도체막으로의 침입 또는 수소에 의한 산화물 반도체막 내의 산소의 추출이 생겨 산화물 반도체막의 백 채널이 저저항화(N형화)되어, 기생 채널이 형성될 우려가 있다. 따라서, 절연막(407)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 사용하지 않는 것이 중요하다.
절연막(407)을 성막할 때에 사용하는 스퍼터 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 절연막(407)은, 적어도 산화알루미늄막을 갖고 있으면 좋고, 다른 무기 절연 재료를 포함하는 막과의 적층 구조로 할 수도 있다.
다음에, 산화물 반도체막(403)에 산소 도프 처리를 행하고, 산소 과잉 영역을 형성한다(도 2c 참조). 산소 도프 처리를 행함으로써, 산소(421)를 산화물 반도체막(403)에 공급하고, 절연막(407)과 산화물 반도체막(403)의 계면, 산화물 반도체막(403) 내, 또는 산화물 반도체막(403)과 게이트 절연막(402)의 계면의 적어도 하나에 산소를 과잉으로 함유시킨다. 산화물 반도체막(403)에 산소 과잉 영역을 형성함으로써, 산소 결손을 즉시 보충할 수 있다. 이에 따라, 산화물 반도체막(403) 내의 전하 포획 중심을 저감할 수 있다.
산소 도프 처리에 의해 산화물 반도체막(403)의 산소 함유량을, 산화물 반도체막(403)의 화학량론적 조성비를 초과하는 정도로 한다. 예를 들어, 산소 도프 처리에 의해 도입된 산화물 반도체막(403)에 있어서의 산소 농도의 피크를 1×1018/cm3 이상 3×1021/cm3 이하로 하는 것이 바람직하다. 도프되는 산소(421)는 산소 라디칼, 산소 원자 및/또는 산소 이온을 포함한다. 또한, 산소 과잉 영역은 산화물 반도체막의 일부(계면도 포함한다)에 존재하여도 좋다.
또한, 산화물 반도체에 있어서, 산소는 주된 성분 재료의 하나이다. 이 때문에, 산화물 반도체막 내의 산소 농도를, SIMS(Secondary Ion Mass Spectrometry) 등의 방법을 사용하여, 정확하게 어림잡는 것은 어렵다. 즉, 산화물 반도체막에 산소가 의도적으로 첨가된 것인가 아닌가를 판별하는 것은 곤란하다고 할 수 있다.
그런데, 산소에는 17O나 18O라는 동위체가 존재하고, 자연계에 있어서의 이들 존재 비율은 각각 산소 원자 전체의 0.037%, 0.204% 정도인 것이 알려져 있다. 즉, 산화물 반도체막 내에 있어서의 이들 동위체의 농도는, SIMS 등의 방법에 의해 어림잡을 수 있는 정도가 되기 때문에, 이들 농도를 측정함으로써, 산화물 반도체막 내의 산소 농도를 더 정확하게 어림잡는 것이 가능한 경우가 있다. 따라서, 이들 농도를 측정함으로써, 산화물 반도체막에 의도적으로 산소가 첨가된 것인가 아닌가를 판별하여도 좋다.
또한, 산화물 반도체막에 첨가되는(포함되는) 산소(421)의 일부는 산소의 미결합수를 산화물 반도체 내에서 갖고 있어도 좋다. 미결합수를 가짐으로써, 막 중에 잔존할 수 있는 수소와 결합하여, 수소를 고정화(비가동 이온화)할 수 있기 때문이다.
도프되는 산소(산소 라디칼, 산소 원자 및/또는 산소 이온)는, 산소를 포함하는 가스를 사용하여 플라즈마 발생 장치에 의해 공급되어도 좋고, 또는 오존 발생 장치에 의해 공급되어도 좋다. 더 구체적으로는 예를 들어, 반도체 장치에 대하여 에칭 처리를 행하기 위한 장치나, 레지스트 마스크에 대하여 애싱을 행하기 위한 장치 등을 사용하여 산소(421)를 발생시켜, 산화물 반도체막(403)에 산소 도프 처리를 행할 수 있다.
또한, 산화물 반도체막(403)으로의 산소 도프 처리는, 산화물 반도체막(403) 성막 후이면 어느 타이밍에서 행하여도 좋고, 예를 들어, 소스 전극층(405a) 및 드레인 전극층(405b) 형성 전에 행하여도 좋다.
산소 도프 처리 후에는, 가열 처리(바람직하게는 제 2 가열 처리)를 행한다. 상기 가열 처리의 온도는, 바람직하게는 350℃ 이상 650℃ 이하, 보다 바람직하게는 450℃ 이상 650℃ 이하 또는 기판의 왜곡점 미만으로 한다. 상기 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 공기) 또는 희 가스(아르곤, 헬륨 등)의 분위기하에서 행하면 좋지만, 상기 질소, 산소, 초건조 공기, 또는 희 가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소 또는 희 가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
이상의 공정으로, 산소 결손의 형성을 억제한 산화물 반도체막(403)을 형성할 수 있다. 또한, 제 2 가열 처리에 의해, 산화물 반도체를 구성하는 주성분 재료의 하나인 산소를, 산소를 함유하는 절연막인 게이트 절연막(402)에서 산화물 반도체막(403)에 공급하여도 좋다. 또한, 산화물 반도체막(403)을 CAAC-OS막으로 했을 경우, 산소 도프 처리에 의해 산화물 반도체막(403) 중에 포함되는 결정 구조가 어지럽혀져서 비정질화하는 경우가 있지만, 산소 도프 처리 후에 가열 처리를 행함으로써, 다시 결정화할 수 있다.
또한, 산소 도프 처리 및 산소 도프 처리 후의 가열 처리(제 2 가열 처리) 타이밍은, 본 실시형태의 구성에 한정되지 않지만, 상기 가열 처리는, 적어도 절연막(407)의 성막 후에 행할 필요가 있다. 절연막(407)으로서 사용하는 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높고, 절연막(407)을 성막 후에 가열 처리를 행함으로써 산화물 반도체막(403)으로부터의 산소의 방출을 방지할 수 있기 때문이다.
산화물 반도체막의 탈수화 또는 탈수소화 처리 및 산소 도프 처리를 적용함으로써, 산화물 반도체막(403)을, 그 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화하고, i형(진성 반도체) 또는 i형에 극히 가까운 산화물 반도체막으로 할 수 있다. 고순도화된 산화물 반도체막(403) 중에는 도너에 유래하는 캐리어가 극히 적게(제로에 가까운), 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만이다.
이상의 공정으로 트랜지스터(410)가 형성된다(도 2d 참조). 트랜지스터(410)는, 산소 도프 처리에 의해 산소 과잉 영역을 형성함으로써, 산화물 반도체막 중 또는 계면에 있어서의 산소 결손의 형성을 억제하고, 산소 결손에 기인하는 에너지 갭 중의 도너 준위를 저감, 또는 실질적으로 없앨 수 있다. 또한, 산소 도프 처리 또는 그 후의 가열 처리에 의해, 산화물 반도체막(403)에 산소를 공급함으로써, 산화물 반도체막(403)의 산소 결손을 보충할 수 있다. 또한, 상기 공급된 산소에 의해, 산화물 반도체막(403) 중에 잔류하는 수소 이온을 고정화할 수 있다. 따라서, 트랜지스터(410)는, 전기적 특성 변동이 억제되어, 전기적으로 안정된다.
또한, 트랜지스터(410)는 탈수화 또는 탈수소화를 목적으로 하는 가열 처리를 행하는 것이 바람직하고, 상기 가열 처리에 의해, 수소, 물, 수산기 또는 수소화물(수소 화합물이라고도 한다) 등의 불순물을 산화물 반도체막에서 의도적으로 배제한 산화물 반도체막(403)을 포함하는 트랜지스터가 된다.
도 3에, 본 실시형태에 따른 트랜지스터의 다른 구성예를 도시한다. 도 3a는 트랜지스터(420)의 평면도이며, 도 3b 및 도 3c는, 도 3a에 있어서의 E-F 단면 및 G-H 단면에 관한 단면도이다. 또한, 도 3a에서는, 번잡해지는 것을 피하기 위해서, 트랜지스터(420)의 구성 요소 일부(예를 들어, 절연막(407) 등)를 생략한다.
도 3에 도시하는 트랜지스터(420)는, 도 1에 도시하는 트랜지스터(410)와 마찬가지로, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(401), 게이트 절연막(402), 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b) 및 절연막(407)을 포함한다.
도 3에 도시하는 트랜지스터(420)와 도 1에 도시하는 트랜지스터(410)의 차이의 하나는, 소스 전극층(405a) 및 드레인 전극층(405b)과, 산화물 반도체막(403)의 적층 순서이다. 즉, 트랜지스터(420)는, 게이트 절연막(402)에 접하는 소스 전극층(405a) 및 드레인 전극층(405b)과, 소스 전극층(405a) 및 드레인 전극층(405b) 위에 설치되고, 게이트 절연막(402)과 적어도 일부가 접하는 산화물 반도체막(403)을 갖는다. 상세한 설명에 관해서는, 트랜지스터(410)에 관한 설명을 참작할 수 있다.
도 3에 도시하는 구성을 채용한 경우에도, 도 1에 도시하는 구성을 채용한 경우와 동일한 효과를 얻을 수 있다.
본 실시형태에서 나타내는 트랜지스터는, 산소 도프 처리에 의해 산화물 반도체막의 산소 함유량을 증대시킴으로써 전기적 바이어스 스트레스나 열 스트레스에 기인하는 열화를 억제하고, 광에 의한 열화를 저감할 수 있다. 또한, 산소 도프 처리에 의해, 산화물 반도체막에 산소 과잉 영역을 형성함으로써, 막 중의 산소 결손을 보충할 수 있다. 또한, 가열 처리에 의해, 수소, 물, 수산기 또는 수소화물(수소 화합물이라고도 한다) 등의 수소 원자를 포함하는 불순물을 산화물 반도체에서 배제함으로써, 고순도화 및 i형(진성)화를 도모한 산화물 반도체막을 포함함으로써, 임계값 전압 등의 전기적 특성 변동이 억제되어, 전기적으로 안정된 트랜지스터가 된다.
이상에 나타낸 바와 같이, 본 실시형태에 의해 안정된 전기적 특성을 갖는 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 4 내지 도 6을 사용하여 설명한다. 또한, 실시형태 1과 동일 부분 또는 같은 기능을 갖는 부분 및 공정은, 실시형태 1과 같이 행할 수 있고, 반복 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
도 4에, 반도체 장치의 예로서, 탑 게이트형 트랜지스터(510)의 단면도 및 평면도를 도시한다. 도 4a는 평면도이며, 도 4b 및 도 4c는, 도 4a에 있어서의 I-J 단면 및 K-L 단면에 관한 단면도이다. 또한, 도 4a에서는, 번잡해지는 것을 피하기 위해서, 트랜지스터(510)의 구성 요소 일부(예를 들어, 절연막(407))를 생략한다.
도 4에 도시하는 트랜지스터(510)는, 절연 표면을 갖는 기판(400) 위에, 하지 절연막(506), 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(502), 게이트 전극층(401) 및 절연막(407)을 포함한다.
도 4에 도시하는 트랜지스터(510)에 있어서, 하지 절연막(506) 또는 게이트 절연막(502)의 적어도 한쪽이 산소 과잉 영역을 갖는 것이 바람직하다. 산화물 반도체막(403)과 접하는 절연막이 산소 과잉 영역을 갖고 있으면, 산화물 반도체막(403)으로부터 이것과 접하는 절연막으로의 산소의 이동을 막을 수 있고, 또한, 산화물 반도체막(403)과 접하는 절연막으로부터 산화물 반도체막(403)으로의 산소의 공급을 행할 수도 있기 때문이다.
도 5a 내지 도 5d에 트랜지스터(510)의 제작 방법의 일 예를 도시한다.
우선, 절연 표면을 갖는 기판(400) 위에 하지 절연막(506)을 형성한 후, 하지 절연막(506)에 접하여 산화물 반도체막(403)을 형성한다(도 5a 참조). 또한, 산화물 반도체막(403)을 성막한 후, 산화물 반도체막(403)에 대하여, 가열 처리(제 1 가열 처리)를 행하는 것이 바람직하다.
본 실시형태에 있어서는, 하지 절연막(506)으로서 산화실리콘막을 플라즈마 CVD법 또는 스퍼터링법 등으로 형성한다. 또한, 하지 절연막(506)을, 산화실리콘막과, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 산화갈륨 또는 이들 혼합 재료를 포함하는 막의 적층 구조로 하여도 좋다. 단, 산화실리콘막을 나중에 형성되는 산화물 반도체막(403)과 접하는 구조로 하는 것이 바람직하다.
또한, 하지 절연막(506)은 산소 과잉 영역을 가지면, 하지 절연막(506)에 포함되는 과잉 산소에 의해, 산화물 반도체막(403)의 산소 결손을 보충할 수 있기 때문에 바람직하다. 하지 절연막(506)에 산소 과잉 영역을 형성하기 위해서는, 예를 들어, 산소 분위기하 또는 산소와 희 가스의 혼합 분위기하에서 성막을 행하면 좋다. 또는 산소 분위기하에서 가열 처리를 행하여도 좋다.
또한, 하지 절연막(506) 및 산화물 반도체막(403)은, 대기 해방하지 않고 연속적으로 성막하여도 좋다. 예를 들어, 기판(400)의 표면에 부착된 수소를 포함하는 불순물을, 가열 처리 또는 플라즈마 처리로 제거한 후, 대기에 해방하지 않고 하지 절연막(506)을 형성하고, 계속해서 대기에 해방하지 않고 산화물 반도체막(403)을 형성하여도 좋다. 이렇게 함으로써, 기판(400)의 표면에 부착된 수소를 포함하는 불순물을 저감하고, 하지 절연막(506)과 산화물 반도체막(403)의 계면에, 대기 성분이 부착되는 것을 억제할 수 있다. 그 결과, 전기 특성이 양호하고, 신뢰성이 높은 트랜지스터(510)를 제작할 수 있다.
다음에, 도 2b에서 도시한 공정과 마찬가지로, 산화물 반도체막(403) 위에, 소스 전극층 및 드레인 전극층(이것과 같은 층에서 형성되는 배선을 포함한다)이 되는 도전막을 성막하고, 이것을 가공하여 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한다(도 5b 참조).
다음에, 소스 전극층(405a) 및 드레인 전극층(405b)을 덮고, 산화물 반도체막(403)의 일부와 접하는 게이트 절연막(502)을 형성한다.
게이트 절연막(502)은, CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연막(502)은, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트, 질소가 첨가된 하프늄 알루미네이트 등을 포함하도록 형성하는 것이 적합하다. 게이트 절연막(502)은, 단층 구조로 하여도 좋고, 상기한 재료를 조합하여 적층 구조로 하여도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화할 경우에는, 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 사용할 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상기한 바와 같이, 게이트 절연막을 얇게 하면, 터널 효과 등에 기인하는 게이트 누설이 문제가 된다. 게이트 누설의 문제를 해소하기 위해서는, 게이트 절연막(502)에, 산화하프늄, 산화탄탈, 산화이트륨, 하프늄 실리케이트, 하프늄 알루미네이트, 질소가 첨가된 하프늄 실리케이트, 질소가 첨가된 하프늄 알루미네이트 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연막(502)에 사용함으로써 전기적 특성을 확보하면서, 게이트 누설을 억제하기 위해서 막 두께를 두껍게 하는 것이 가능하게 된다. 또한, high-k 재료를 포함하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등 중에서 어느 하나를 포함하는 막과의 적층 구조로 하여도 좋다.
다음에, 도 2c로 도시한 공정과 마찬가지로, 산화물 반도체막(403)에 산소 도프 처리를 행하고, 산소 과잉 영역을 형성한다(도 5c 참조). 산소 도프 처리를 행함으로써, 산소(421)를 산화물 반도체막(403)에 공급하고, 하지 절연막(506)과 산화물 반도체막(403)의 계면, 산화물 반도체막(403) 중, 또는 산화물 반도체막(403)과 게이트 절연막(502)의 계면의 적어도 하나에 산소를 함유시킨다. 산화물 반도체막(403)에 산소 과잉 영역을 형성함으로써, 산소 결손을 즉시 보충할 수 있다. 이에 따라, 산화물 반도체막(403) 중의 전하 포획 중심을 저감할 수 있다.
또한, 산화물 반도체막(403)으로의 산소 도프 처리는, 산화물 반도체막(403) 성막 후이면 어느 타이밍에서 행하여도 좋고, 예를 들어, 소스 전극층(405a) 및 드레인 전극층(405b) 형성 전에 행하여도 좋다.
다음에, 게이트 절연막(502) 위에 도전막을 형성한 후, 포토리소그래피 공정에 의해 게이트 전극층(401)을 형성한다. 그 후에 게이트 전극층(401)을 덮고, 게이트 절연막(502)과 접하는 절연막(407)을 형성한다(도 5d 참조).
절연막(407) 성막 후에는, 가열 처리(바람직하게는 제 2 가열 처리)를 행한다. 상기 가열 처리의 온도는, 바람직하게는 350℃ 이상 650℃ 이하, 보다 바람직하게는 450℃ 이상 650℃ 이하 또는 기판의 왜곡점 미만으로 한다. 상기 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 공기), 또는 희 가스(아르곤, 헬륨 등)의 분위기하에서 행하면 좋지만, 상기 질소, 산소, 초건조 공기 또는 희 가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소 또는 희 가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 산소 도프 처리 및 산소 도프 처리 후의 가열 처리(제 2 가열 처리)의 타이밍은, 본 실시형태의 구성에 한정되지 않지만, 상기 가열 처리는, 적어도 절연막(407)의 성막 후에 행할 필요가 있다. 절연막(407)으로서 사용하는 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높고, 절연막(407)을 성막 후에 가열 처리를 행함으로써 산화물 반도체막(403)으로부터의 산소의 방출을 방지할 수 있기 때문이다.
이상의 공정으로, 산소 결손의 형성을 억제한 산화물 반도체막(403)을 포함하는 트랜지스터(510)가 형성된다(도 5d 참조). 트랜지스터(510)는, 산소 도프 처리에 의해 산소 과잉 영역을 형성함으로써, 산화물 반도체막 중 또는 계면에 있어서의 산소 결손의 형성을 억제하고, 산소 결손에 기인하는 에너지 갭 중의 도너 준위를 저감, 또는 실질적으로 없앨 수 있다. 또한, 산소 도프 처리 또는 그 후의 가열 처리에 의해 산화물 반도체막(403)에 산소를 공급함으로써, 산화물 반도체막(403)의 산소 결손을 보충할 수 있다. 또한, 상기 공급된 산소에 의해, 산화물 반도체막(403) 중에 잔류하는 수소 이온을 고정화할 수 있다. 따라서, 트랜지스터(510)는, 전기적 특성 변동이 억제되어 전기적으로 안정된다.
또한, 트랜지스터(510)는, 탈수화 또는 탈수소화를 목적으로 하는 가열 처리를 행하는 것이 바람직하고, 상기 가열 처리에 의해, 수소, 물, 수산기 또는 수소화물(수소 화합물이라고도 한다) 등의 불순물을 산화물 반도체막에서 의도적으로 배제된 산화물 반도체막(403)을 포함하는 트랜지스터로 할 수 있다. 산화물 반도체막의 탈수화 또 탈수소화 처리 및 산소 도프 처리를 적용함으로써, 산화물 반도체막을 그 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화하고, i형(진성 반도체) 또는 i형에 극히 가까운 산화물 반도체막으로 할 수 있다. 고순도화된 산화물 반도체막(403) 중에는 캐리어가 상당히 적다(제로에 가깝다).
도 6에, 본 실시형태에 따른 트랜지스터의 다른 구성예를 도시한다. 도 6a는 트랜지스터(520)의 평면도이며, 도 6b 및 도 6c는, 도 6a에 있어서의 M-N 단면 및 O-P 단면에 관한 단면도이다. 또한, 도 6a에서는, 번잡해지는 것을 피하기 위해서, 트랜지스터(520)의 구성 요소 일부(예를 들어, 절연막(407) 등)를 생략한다.
도 6에 도시하는 트랜지스터(520)는, 도 4에 도시하는 트랜지스터(510)와 마찬가지로, 절연 표면을 갖는 기판(400) 위에, 하지 절연막(506), 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(502), 게이트 전극층(401) 및 절연막(407)을 포함한다.
도 6에 도시하는 트랜지스터(520)와 도 4에 도시하는 트랜지스터(510)의 차이의 하나는, 소스 전극층(405a) 및 드레인 전극층(405b)과, 산화물 반도체막(403)의 적층 순서이다. 즉, 트랜지스터(520)는, 하지 절연막(506)에 접하는 소스 전극층(405a) 및 드레인 전극층(405b)과, 소스 전극층(405a) 및 드레인 전극층(405b) 위에 설치되고, 하지 절연막(506)과 적어도 일부가 접하는 산화물 반도체막(403)을 갖는다. 상세한 설명에 관해서는, 트랜지스터(510)에 관한 설명을 참작할 수 있다.
도 6에 도시하는 구성을 채용한 경우에도, 도 4에 도시하는 구성을 채용한 경우와 동일한 효과를 얻을 수 있다.
본 실시형태에서 나타내는 트랜지스터는, 산소 도프 처리에 의해 산화물 반도체막의 산소의 함유량을 증대시킴으로써 전기적 바이어스 스트레스나 열 스트레스에 기인하는 열화를 억제하고, 광에 의한 열화를 저감할 수 있다. 또한, 산소 도프 처리에 의해, 산화물 반도체막에 산소 과잉 영역을 형성함으로써, 막 중의 산소 결손을 보충할 수 있다. 또한, 가열 처리에 의해, 수소, 물, 수산기 또는 수소화물(수소 화합물이라고도 한다) 등의 수소 원자를 포함하는 불순물을 산화물 반도체에서 배제함으로써, 고순도화 및 i형(진성)화를 도모한 산화물 반도체막을 포함함으로써, 임계값 전압 등의 전기적 특성 변동이 억제되어, 전기적으로 안정된 트랜지스터가 된다.
이상 나타낸 바와 같이, 본 실시형태에 의해 안정된 전기적 특성을 갖는 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
실시형태 1 또는 실시형태 2에서 예시한 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하고, 시스템 패널을 형성할 수 있다.
도 8a에 있어서, 제 1 기판(4001) 위에 설치된 화소부(4002)는, 화소부(4002)를 둘러싸도록 하여 설치된 씰재(4005)와, 제 2 기판(4006)에 의해 밀봉되어 있다. 도 8a에 있어서는, 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여져 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된, 주사선 구동 회로(4004) 및 신호선 구동 회로(4003)가 설치되어 있다. 또한 신호선 구동 회로(4003), 주사선 구동 회로(4004) 및 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(Flexible printed circuit)(4018a, 4018b)로부터 공급된다.
도 8b, 도 8c에 있어서, 제 1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 씰재(4005)가 설치된다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 설치된다. 따라서 표시 소자를 포함하는 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해 모두 밀봉되어 있다. 도 8b, 도 8c에 있어서는, 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여져 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에서 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 8b, 도 8c에 있어서는, 신호선 구동 회로(4003), 주사선 구동 회로(4004) 및 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
또한 도 8b, 도 8c에 있어서는, 신호선 구동 회로(4003)를 별도로 형성하고, 제 1 기판(4001)에 설치한 예를 나타내고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은, 특별하게 한정되는 것이 아니고, COG(Chip On Glass) 방법, 와이어본딩 방법, 또는 TAB(Tape AutomatedBonding) 방법 등을 사용할 수 있다. 도 8a는, COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이며, 도 8b는, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 8c는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에 있어서의 표시 장치는, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함한다)을 가리킨다. 또한, 커넥터, 예를 들어 FPC 또는 TAB 테이프 또는 TCP가 부착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한 제 1 기판 위에 설치된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수 갖고 있고, 실시형태 1 또는 실시형태 2에서 예시한 트랜지스터를 적용할 수 있다.
표시 장치에 설치되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다), 발광 소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence),유기 EL 등이 포함된다. 또한, 전자 잉크 등 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
반도체 장치의 일 형태에 관해서, 도 9 내지 도 11을 사용하여 설명한다. 도 9 내지 도 11은, 도 8b의 Q-R에 따른 단면도에 상당한다.
도 9 내지 도 11에서 도시하는 바와 같이 반도체 장치는 접속 단자 전극층(4015) 및 단자 전극층(4016)을 갖고, 접속 단자 전극층(4015) 및 단자 전극층(4016)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 통해서, 전기적으로 접속되어 있다.
접속 단자 전극층(4015)은, 제 1 전극층(4030)과 같은 도전막으로부터 형성되고, 단자 전극층(4016)은, 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막에서 형성된다.
또한 제 1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동 회로(4004)는, 트랜지스터를 복수 갖고 있고, 도 9 내지 도 11에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시한다. 도 9에서는, 트랜지스터(4010, 4011) 위에는 절연막(4020), 절연막(4024)이 설치되고, 도 10 및 도 11에서는 또한 절연막(4021)이 설치된다. 또한, 절연막(4023)은 하지막으로서 기능하는 절연막이다.
본 실시형태에서는, 트랜지스터(4010), 트랜지스터(4011)로서, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 적용할 수 있다.
트랜지스터(4010) 및 트랜지스터(4011)는 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는 트랜지스터이다. 따라서, 트랜지스터(4010) 및 트랜지스터(4011)는, 전기적 특성 변동이 억제되어 전기적으로 안정된다.
따라서, 도 9 내지 도 11에서 도시하는 본 실시형태의 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는, 절연막 위에 있어서 구동 회로용 트랜지스터(4011)의 산화물 반도체막의 채널 형성 영역과 겹치는 위치에 도전층이 설치되어 있는 예이다. 도전층을 산화물 반도체막의 채널 형성 영역과 겹치는 위치에 설치함으로써, BT시험 전후에 있어서의 트랜지스터(4011)의 임계값 전압의 변화량을 더욱 저감할 수 있다. 또한, 도전층은, 전위가 트랜지스터(4011)의 게이트 전극층과 같아도 좋고, 달라도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0V 또는 플로팅 상태라도 좋다.
또한, 상기 도전층은 외부의 전장(電場)을 차폐(遮蔽)하는, 즉 외부의 전장이 내부(박막 트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의해, 정전기 등 외부 전장의 영향에 의해 트랜지스터의 전기적인 특성이 변동되는 것을 방지할 수 있다.
화소부(4002)에 설치된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하고, 표시 패널을 구성한다. 표시 소자는 표시를 행하는 것이면 특별하게 한정되지 않고, 여러 가지 표시 소자를 사용할 수 있다.
도 9에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시한다. 도 9에 있어서, 표시 소자인 액정 소자(4013)는, 제 1 전극층(4030), 제 2 전극층(4031) 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연막(4032, 4033)이 설치되어 있다. 제 2 전극층(4031)은 제 2 기판(4006) 측에 설치되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 적층하는 구성으로 되어 있다.
또한 4035은 절연막을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위해서 형성된다. 또한 구상(球狀)의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용할 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건으로 콜레스테릭상, 스메틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다.
또한, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위해서 수 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하여, 시야각 의존성이 작다. 또한 배향막을 형성하지 않아도 되기 때문에 러빙 처리도 불필요하게 되어, 러빙 처리로 야기되는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시킬 수 있다. 산화물 반도체막을 사용하는 트랜지스터는, 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 일탈할 우려가 있다. 따라서 산화물 반도체막을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상의 액정 재료를 사용하는 것은 보다 효과적이다.
또한, 액정 재료의 고유 저항은, 1×109Ω·cm 이상이며, 바람직하게는 1×1011Ω·cm 이상이며, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에 있어서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 저장 용량의 크기는, 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여, 소정 기간 동안 전하를 유지할 수 있게 설정된다. 저장 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 고순도 또는 산소 과잉 영역을 갖는 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에 있어서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량 크기를 갖는 저장 용량을 설치하면 충분하다.
본 실시형태에서 사용하는 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는 트랜지스터는, 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게할 수 있기 때문에 소비 전력을 억제하는 효과를 갖는다.
또한, 본 실시형태에서 사용하는 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 예를 들어, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품점수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써 고화질인 화상을 제공할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는, 몇 가지 들 수 있지만, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다. 또한, VA형의 액정 표시 장치에도 적용할 수 있다. VA형의 액정 표시 장치는, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형의 액정 표시 장치는, 전압이 인가되지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 정렬(align)하도록 고안된 멀티 도메인화 또는 멀티 도메인 설계라고 불리는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에 있어서의 표기 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어하는 색 요소로서는, RGB(R는 적색, G은 녹색, B은 청색을 나타낸다)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타낸다), 또는 RGB에 황색, 시안, 마젠타 등을 한가지 색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이해도 좋다. 다만, 개시하는 발명은 컬러 표시의 표시 장치에 한정되는 것이 아니고, 모노 크롬 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 의해 구별되며, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이런 메커니즘으로부터, 이런 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층에 끼우고, 또한 그것을 전극에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재형(局在型) 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위해서 적어도 한 쌍 전극의 한쪽이 투광성이면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자도 적용할 수 있다.
도 10에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시한다. 표시 소자인 발광 소자(4513)는, 화소부(4002)에 형성된 트랜지스터(4010)와 전기적으로 접속한다. 또한 발광 소자(4513)의 구성은, 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 도 10에서 나타낸 구성에 한정되지 않는다. 발광 소자(4513)로부터 추출한 광의 방향 등에 따라, 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510)은, 유기 절연 재료, 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하고, 제 1 전극층(4030) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)은, 단수의 층으로 구성되어도, 복수의 층이 적층되도록 구성되어도 어느 쪽이라도 좋다.
발광 소자(4513)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4031) 및 격벽(4510) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006) 및 씰재(4005)로 밀봉된 공간에는 충전재(4514)가 제공되어 밀봉된다. 이와 같이 외기(外氣)에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버 재료로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 예를 들어 충전재로서 질소를 사용하면 좋다.
또한, 필요하면, 발광 소자의 사출면에 편광판, 또는 원 평광판(타원 편광판을 포함한다), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원 평광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철로 반사광을 확산하고, 눈부심을 저감할 수 있는 안티글레어 처리를 실시할 수 있다.
또한, 표시 장치로서, 전자 잉크를 구동시키는 전자 페이퍼를 제공할 수도 있다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같은 읽기 쉽고, 다른 표시 장치에 비해 저소비 전력, 얇고 가벼운 형상으로 할 수 있다는 이점을 갖고 있다.
전기 영동 표시 장치는, 여러 가지 형태를 생각할 수 있지만, 플러스 전하를 갖는 제 1 입자와, 마이너스 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜서 한쪽 측에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없을 경우에 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 상이한 것(무색을 포함한다)으로 한다.
이와 같이, 전기 영동 표시 장치는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, EL(Electro Luminescence)재료, EC(electrochromic) 재료, 자기 영동 재료 중에서 선택된 1종의 재료, 또는 이들 복합 재료를 사용하면 좋다.
또한, 전자 페이퍼로서, 트위스트볼 표시 방식을 사용하는 표시 장치도 적용할 수 있다. 트위스트볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 표시 소자로 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 생기게 한 구형 입자의 방향을 제어 함으로써, 표시를 행하는 방법이다.
도 11에, 반도체 장치의 일 형태로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 도 11의 전자 페이퍼는, 트위스트볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 표시 소자로 사용하는 전극층 사이에 배치하고, 전극층 간에 전위차를 생기게 한 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
트랜지스터(4010)와 접속하는 제 1 전극층(4030)과, 제 2 기판(4006)에 형성된 제 2 전극층(4031) 사이에는 액체로 채워져 있는 캐비티(4612) 내에 흑색 영역(4615a) 및 백색 영역(4615b)을 갖는 구형 입자를 포함하는 구형 입자(4613)가 형성되어 있고, 구형 입자(4613)의 주위는 수지 등의 충전재(4614)로 충전되어 있다. 제 2 전극층(4031)이 공통 전극층(대향 전극층)에 상당한다. 제 2 전극층(4031)은 공통 전위선과 전기적으로 접속된다.
또한, 도 9 내지 도 11에 있어서, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리 기판 이외에, 가요성을 갖는 기판도 사용할 수 있고, 예를 들어 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴수지 필름을 사용할 수 있다. 또한, 알루미늄박을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
본 실시형태에서는, 절연막(4020)으로서 산화실리콘막을 사용하고, 절연막(4024)으로서 산화알루미늄막을 사용한다. 절연막(4020), 절연막(4024)은 스퍼터링법이나 플라즈마 CVD법으로 형성할 수 있다.
산화물 반도체막 위에 절연막(4024)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 절연막(4020)으로서 산화물 반도체막과 접하여 형성된 산화실리콘막은, 산소를 산화물 반도체막에 공급하는 기능을 갖는다. 따라서, 절연막(4020)은 산소를 많이 포함하는 산화 절연막이 바람직하다.
트랜지스터(4010) 및 트랜지스터(4011)는, 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는다. 또한, 트랜지스터(4010) 및 트랜지스터(4011)는, 게이트 절연막으로서 산화실리콘막을 갖는다. 트랜지스터(4010) 및 트랜지스터(4011)에 포함되는 산화물 반도체막은, 산소 도프 처리에 의해 화학량론적 조성비보다 과잉 산소를 갖는 영역을 형성하고, 도프 후의 가열 처리를, 산화물 반도체막 위에 절연막(4024)으로서 산화알루미늄막이 형성된 상태로 행하기 때문에, 상기 가열 처리에 의해 산화물 반도체막으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 산화물 반도체막은, 화학량론적 조성비보다 산소의 함유량이 과잉인 영역을 포함하는 막으로 할 수 있다.
또한, 트랜지스터(4010) 및 트랜지스터(4011)에 포함되는 산화물 반도체막은, 산화물 반도체막 성막 후의 가열 처리, 또는, 산소 도프 처리 후의 가열 처리의 적어도 한쪽에 의해, 탈수화 또는 탈수소화된 고순도 막이다. 따라서, 상기 산화물 반도체막을 트랜지스터(4010) 및 트랜지스터(4011)에 사용함으로써 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감할 수 있다.
또한, 평탄화 절연막으로서 기능하는 절연막(4021)은, 아크릴 수지, 폴리이미드, 벤조시클로부텐계 수지, 폴리아미드, 에폭시 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(4021)을 형성하여도 좋다.
절연막(4021)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트법, 딥법, 스프레이 도포, 액적 토출법(잉크젯법 등), 스크린 인쇄, 오프셋 인쇄, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜서 표시를 행한다. 따라서 광이 투과하는 화소부에 형성되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 한다)에 있어서는, 추출하는 광의 방향, 전극층이 형성되는 개소 및 전극층의 패턴 구조에 의해 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030), 제 2 전극층(4031)은, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO로 나타낸다.), 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물, 그라핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물 중에서 하나, 또는 복수 종을 사용하여 형성할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
이상과 같이 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 적용함으로써, 여러 가지 기능을 갖는 반도체 장치를 제공할 수 있다.
(실시형태 4)
실시형태 1 또는 실시형태 2에서 예시한 트랜지스터를 사용하고, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 12a에, 이미지 센서 기능을 갖는 반도체 장치의 일 예를 도시한다. 도 12a는 포토 센서의 등가 회로이며, 도 12b는 포토 센서의 일부를 도시하는 단면도이다.
포토 다이오드(602)는, 한쪽 전극이 포토 다이오드 리셋 신호선(658)에, 다른 한쪽 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는, 소스 또는 드레인의 한쪽이 포토 센서 기준 신호선(672)에, 소스 또는 드레인의 다른 한쪽이 트랜지스터(656)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 또는 드레인의 다른 한쪽이 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에 있어서의 회로도에 있어서, 산화물 반도체막을 사용하는 트랜지스터와 명확하게 판명할 수 있도록, 산화물 반도체막을 사용하는 트랜지스터의 기호에는 「OS」라고 기재하고 있다. 도 12a에 있어서, 트랜지스터(640), 트랜지스터(656)는 실시형태 1 또는 실시형태 2에 나타내는 바와 같은 산소 도프 처리에 의해 산소 과잉 영역을 형성한 산화물 반도체막을 사용하는 트랜지스터이다.
도 12b는, 포토 센서에서의 포토 다이오드(602) 및 트랜지스터(640)를 도시하는 단면도이며, 절연 표면을 갖는 기판(601)(TFT 기판) 위에 센서로서 기능하는 포토 다이오드(602) 및 트랜지스터(640)가 설치된다. 포토 다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 사용하여 기판(613)이 형성된다.
트랜지스터(640) 위에는 절연막(631), 절연막(632), 층간 절연막(633), 층간 절연막(634)이 형성된다. 포토 다이오드(602)는, 층간 절연막(633) 위에 형성되고, 층간 절연막(633) 위에 형성한 전극층(641a)과, 층간 절연막(634) 위에 형성된 전극층(642) 사이에, 층간 절연막(633) 측에서 순차적으로 제 1 반도체막(606a), 제 2 반도체막(606b) 및 제 3 반도체막(606c)을 적층한 구조를 갖는다.
전극층(641a)은, 층간 절연막(634)에 형성된 도전층(643)과 전기적으로 접속하고, 전극층(642)은 전극층(641b)을 통해서 게이트 전극층(645)과 전기적으로 접속한다. 게이트 전극층(645)은, 트랜지스터(640)의 게이트 전극층과 전기적으로 접속하고, 포토 다이오드(602)는 트랜지스터(640)와 전기적으로 접속한다.
여기서는, 제 1 반도체막(606a)으로서 p형의 도전형을 갖는 반도체막과, 제 2 반도체막(606b)으로서 고저항의 반도체막(I형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형 포토 다이오드를 예시한다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 포함하는 비정질 실리콘막에 의해 형성할 수 있다. 제 1 반도체막(606a)의 형성에는 13족의 불순물 원소(예를 들어 붕소(B))를 함유하는 반도체 재료 가스를 사용하여 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 함유하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 함으로써 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는 LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 1 반도체막(606a)의 막 두께는 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은, i형 반도체막(진성 반도체막)이며, 비정질 실리콘막에 의해 형성한다. 제 2 반도체막(606b)의 형성에는, 반도체 재료 가스를 사용하여 비정질 실리콘막을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는, 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 제 2 반도체막(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 행하여도 좋다. 제 2 반도체막(606b)의 막 두께는 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은, n형 반도체막이며, n형을 부여하는 불순물 원소를 함유하는 비정질 실리콘막에 의해 형성한다. 제 3 반도체막(606c)의 형성에는, 15족의 불순물 원소(예를 들어 인(P))를 함유하는 반도체 재료 가스를 사용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 함유하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 함으로써 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 3 반도체막(606c)의 막 두께는 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b) 및 제 3 반도체막(606c)은, 비정질 반도체가 아니라 다결정 반도체를 사용하여 형성하여도 좋고, 미결정반도체(세미 아모퍼스 반도체(Semi Amorphous Semiconductor: SAS))를 사용하여 형성하여도 좋다.
미결정 반도체는 깁스 자유 에너지(Gibbs free energy)를 고려하면, 비정질과 단결정의 중간적인 준안정 상태에 속하는 것이다. 즉, 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체이며, 단거리 질서와 격자 왜곡을 갖는다. 주상 결정 또는 침상 결정이 기판 표면에 대하여 법선 방향으로 성장한다. 미결정 반도체의 대표적인 예인 미결정 실리콘은 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다 저파수(低波數) 측으로 시프트한다. 즉, 단결정 실리콘을 나타내는 520cm-1와 비정질 실리콘을 나타내는 480cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단시키기 위하여, 수소 또는 할로겐을 적어도 1at.% 또는 그 이상 포함시킨다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희 가스 원소를 함유시켜 격자 왜곡을 더 촉진시킴으로써, 안정성이 높으며 양호한 미결정 반도체막을 얻을 수 있다.
이 미결정 반도체막은 주파수가 수십MHz 내지 수백MHz인 고주파 플라즈마 CVD법, 또는 주파수가 1GHz 이상인 마이크로파 플라즈마 CVD 장치로 형성할 수 있다. 대표적으로는, SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등의 수소화실리콘을 수소로 희석하여 형성할 수 있다. 또한, 수소화실리콘 및 수소에 추가하여, 헬륨, 아르곤, 크립톤, 네온 중에서 선택된 한 종류 또는 복수 종류의 희 가스 원소로 희석하여 미결정 반도체막을 형성할 수 있다. 이 때의 수소화실리콘에 대하여 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더 바람직하게는 100배로 한다. 또한, 실리콘을 함유하는 기체 내에 CH4, C2H6 등의 탄화물 기체, GeH4, GeF4 등의 게르마늄화 기체, F2 등을 혼입시켜도 좋다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도에 비하여 작기 때문에, pin형 포토 다이오드는 p형 반도체막 측을 수광면으로 하는 것이 더 좋은 특성을 나타낸다. 여기서는 pin형 포토 다이오드가 형성되어 있는 기판(601)의 면으로부터 포토 다이오드(602)가 받는 광(622)을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막 측과 반대의 도전형을 갖는 반도체막 측으로부터의 광은 외란광이 되기 때문에, 전극층은 차광성을 갖는 도전막을 사용하면 좋다. 또한, n형 반도체막 측을 수광면으로서 사용할 수도 있다.
절연막(632), 층간 절연막(633), 층간 절연막(634)으로서는 절연성 재료를 사용하고, 그 재료에 따라, 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀코팅법, 딥법, 스프레이 도포법, 액적 토출법(잉크젯법 등), 스크린 인쇄, 오프셋 인쇄법, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용하여 형성할 수 있다.
본 실시형태에서는, 절연막(631)으로서 산화알루미늄막을 사용한다. 절연막(631)은 스퍼터링법이나 플라즈마 CVD법으로 형성할 수 있다.
산화물 반도체막 위에 절연막(631)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)이 높다.
따라서, 산화알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
본 실시형태에 있어서, 트랜지스터(640)는 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는다. 또한, 트랜지스터(640)는, 게이트 절연막으로서 산화실리콘막을 갖는다. 트랜지스터(640)에 포함되는 산화물 반도체막은, 산소 도프 처리에 의해 화학량론적 조성비보다 과잉 산소를 갖는 영역을 형성하고, 도프 후의 가열 처리를, 산화물 반도체막 위에, 절연막(631)으로서 산화알루미늄막이 형성된 상태로 행하기 때문에, 상기 가열 처리에 의해 산화물 반도체막으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 산화물 반도체막은 화학량론적 조성비보다 산소의 함유량이 과잉인 영역을 포함하는 막이라고 할 수 있다.
또한, 트랜지스터(640)에 포함되는 산화물 반도체막은, 산화물 반도체막 성막 후의 가열 처리 또는, 산소 도프 처리 후의 가열 처리의 적어도 하나에 의해, 탈수화 또는 탈수소화된 고순도의 막이다. 따라서, 상기 산화물 반도체막을 트랜지스터(640)에 사용함으로써 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감할 수 있다.
절연막(632)로서는, 무기 절연 재료로서는, 산화실리콘층, 산화질화실리콘층, 산화알루미늄층 또는 산화질화알루미늄층 등의 산화물 절연막, 질화실리콘층, 질화산화실리콘층, 질화알루미늄층 또는 질화산화알루미늄층 등의 질화물 절연막의 단층 또는 적층을 사용할 수 있다.
층간 절연막(633, 634)으로서는, 표면 요철을 저감하기 위해서 평탄화 절연막으로서 기능하는 절연막이 바람직하다. 층간 절연막(633, 634)으로서는, 예를 들어 폴리이미드, 아크릴 수지, 벤조시클로부텐 수지, 폴리아미드, 에폭시 수지 등의 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한 상기 유기 절연 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등의 단층 또는 적층을 사용할 수 있다.
포토 다이오드(602)에 입사하는 광을 검출함으로써, 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때에 백 라이트 등의 광원을 사용할 수 있다.
이상과 같이, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 산화물 반도체막을 갖는 트랜지스터는, 트랜지스터의 전기적 특성 변동이 억제되어 전기적으로 안정된다. 따라서, 상기 트랜지스터를 사용함으로써 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
실시형태 1 또는 실시형태 2에서 예시한 트랜지스터는, 복수의 트랜지스터를 적층하는 집적 회로를 갖는 반도체 장치에 적합하게 사용할 수 있다. 본 실시형태에서는, 반도체 장치의 일 예로서, 기억 매체(메모리 소자)의 예를 나타낸다.
본 실시형태에서는, 단결정 반도체 기판으로 제작된 제 1 트랜지스터와 절연막을 개재하여 제 1 트랜지스터의 상방에 반도체막을 사용하여 제작된 제 2 트랜지스터를 포함하는 반도체 장치를 제작한다.
도 7은, 반도체 장치의 구성의 일 예이다. 도 7a에는 반도체 장치의 단면을, 도 7b에는 반도체 장치의 평면을 각각 도시한다. 여기서, 도 7a는 도 7b의 C1-C2 및 D1-D2에 따른 단면에 상당한다. 또한, 도 7c에는, 상기 반도체 장치를 메모리 소자로서 사용한 경우의 회로도의 일 예를 도시한다.
도 7a 및 도 7b에 도시하는 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(140)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 실시형태 1 또는 실시형태 2에서 예시한 트랜지스터는, 트랜지스터(162)에 적합하게 사용할 수 있다. 본 실시형태에서는, 트랜지스터(162)로서 실시형태 2에서 나타낸 트랜지스터(510)와 같은 구조를 갖는 트랜지스터를 사용하는 예를 나타낸다.
적층하는 트랜지스터(140), 트랜지스터(162)의 반도체 재료 및 구조는, 동일하여도 좋고 상이해도 좋다. 본 실시형태에서는, 기억 매체(메모리 소자)의 회로에 적합한 재료 및 구조의 트랜지스터를 각각 사용하는 예이며, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제 2 반도체 재료를 산화물 반도체로 한다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이외에, 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
트랜지스터(140)는, 반도체 재료(예를 들어, 실리콘 등)를 함유하는 기판(185)에 설치된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 설치된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 설치된 게이트 절연막(108)과, 게이트 절연막(108) 위에 설치된 게이트 전극층(110)을 갖는다.
반도체 재료를 함유하는 기판(185)은, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI기판 등을 적용할 수 있다. 또한, 일반적으로 「SOI 기판」은, 절연 표면 위에 실리콘 반도체막이 설치된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체막이 설치된 구성의 기판도 포함한다. 즉, 「SOI 기판」이 갖는 반도체막은, 실리콘 반도체막에 한정되지 않는다. 또한, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연막을 개재하여 반도체막이 설치된 구성이 포함되는 것으로 한다.
SOI 기판의 제작 방법으로서는, 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온 가열함으로써, 표면에서 일정한 깊이에 산화층을 형성시키는 동시에, 표면층에 생긴 결함을 소멸시켜서 만드는 방법, 수소 이온 조사에 의해 형성된 미소 보이드(microvoid)의 가열 처리에 의한 성장을 이용하여 반도체 기판을 벽개(劈開)하는 방법이나, 절연 표면 위의 결정 성장에 의해 단결정 반도체막을 형성하는 방법 등을 사용할 수 있다.
예를 들어, 단결정 반도체 기판의 하나의 면으로부터 이온을 첨가하여, 단결정 반도체 기판의 하나의 면으로부터 일정한 깊이에 취약화(脆弱化)층을 형성하고, 단결정 반도체 기판의 하나의 면 위 또는 소자 기판 위의 어느 한쪽에 절연막을 형성한다. 단결정 반도체 기판과 소자 기판을, 절연막을 끼워서 중첩한 상태에서, 취약화층에 균열을 생기게 하여, 단결정 반도체 기판을 취약화층에서 분리하는 가열 처리를 행하고, 단결정 반도체 기판으로부터 반도체막으로서 단결정 반도체막을 소자 기판 위에 형성한다. 상기 방법을 사용하여 제작된 SOI 기판도 적합하게 사용할 수 있다.
기판(185) 위에는 트랜지스터(140)를 둘러싸도록 소자 분리 절연막(106)이 설치된다. 또한, 고집적화를 실현하기 위해서는, 도 7a에 도시하는 바와 같이 트랜지스터(140)가 사이드월 절연막을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(140)의 특성을 중시할 경우에는, 게이트 전극층(110)의 측면에 사이드월 절연막을 설치하고, 불순물 농도가 상이한 영역을 함유하는 불순물영역(120)을 설치하여도 좋다.
단결정 반도체 기판을 사용한 트랜지스터(140)는 고속 동작이 가능하다. 이 때문에, 상기 트랜지스터를 판독용의 트랜지스터로서 사용함으로써 정보의 판독을 고속으로 행할 수 있다.
본 실시형태에 있어서는, 트랜지스터(140)을 덮도록 2층의 절연막을 형성한다. 단, 트랜지스터(140)을 덮는 절연막은, 단층 구조로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다. 단, 상부에 설치되는 트랜지스터(162)에 함유되는 산화물 반도체막과 접하는 절연막으로서는, 산화실리콘막을 적용하는 것으로 한다.
트랜지스터(162) 및 용량 소자(164)의 형성 전의 처리로서, 상기 2층의 절연막에 CMP 처리를 실시하고, 평탄화한 절연막(128), 절연막(130)을 형성하고, 동시에 게이트 전극층(110)의 상면을 노출시킨다.
절연막(128), 절연막(130)은, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연막(128), 절연막(130)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 유기 재료를 사용할 경우, 스핀 코트법, 인쇄법 등의 습식법에 의해 절연막(128), 절연막(130)을 형성하여도 좋다.
본 실시형태에서는, 절연막(128)으로서 스퍼터링법에 의해 막 두께 50nm의 산화질화실리콘막을 형성하고, 절연막(130)으로서 스퍼터링법에 의해 막 두께 550nm의 산화실리콘막을 형성한다.
그 후에 CMP 처리에 의해 충분하게 평탄화한 절연막(130) 위에 산화물 반도체막을 성막하고, 이것을 가공하여 섬 형상의 산화물 반도체막(144)을 형성한다. 또한, 산화물 반도체막 성막 후, 탈수화 또는 탈수소화를 위한 가열 처리를 행하는 것이 바람직하다.
다음에, 게이트 전극층(110), 절연막(128), 절연막(130) 등 위에 도전층을 형성하고, 상기 도전층을 선택적으로 에칭하여, 소스 전극층 또는 드레인 전극층(142a), 드레인 전극층 또는 소스 전극층(142b)을 형성한다.
도전층은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. Mn, Mg, Zr, Be, Nd, Sc 중에서 어느 하나 또는 이들을 복수 조합한 재료를 사용하여도 좋다.
도전층은, 단층 구조라도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 티타늄막이나 질화 티타늄 막의 단층 구조, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화 티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄 막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을, 티타늄막이나 질화 티타늄막의 단층 구조로 할 경우에는, 테이퍼 형상을 갖는 소스 전극층 또는 드레인 전극층(142a) 및 드레인 전극층 또는 소스 전극층(142b)으로의 가공이 용이하다는 이점이 있다.
상부의 트랜지스터(162)의 채널 길이(L)는, 소스 전극층 또는 드레인 전극층(142a) 및 드레인 전극층 또는 소스 전극층(142b)의 하단부의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25nm 미만인 트랜지스터를 형성할 경우에 사용하는 마스크 형성의 노광을 행할 때는, 수nm 내지 수 십nm으로 파장이 짧은 초자외선을 사용하는 것이 바람직하다.
다음에, 산화물 반도체막(144)의 일부에 접하는 게이트 절연막(146)을 형성한다. 게이트 절연막(146)으로서, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하고, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막 또는 산화하프늄막 등을 형성할 수 있다.
게이트 절연막(146) 성막 후, 산소 도프 처리를 행하고, 산화물 반도체막(144)에 산소 과잉 영역을 형성한다.
다음에, 게이트 절연막(146) 위에 있어서 산화물 반도체막(144)과 중첩하는 영역에 게이트 전극층(148a)을 형성하고, 소스 전극층 또는 드레인 전극층(142a)과 중첩하는 영역에 전극층(148b)을 형성한다.
게이트 전극층(148a) 및 전극층(148b)은, 게이트 절연막(146) 위에 도전층을 형성한 후에, 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다.
다음에, 게이트 절연막(146), 게이트 전극층(148a) 및 전극층(148b) 위에, 산화알루미늄막을 포함하는 절연막(150)을 형성한다. 절연막(150)을 적층 구조로 할 경우, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 산화질화알루미늄 막, 질화산화알루미늄막, 산화하프늄막 또는 산화갈륨막을 산화알루미늄막과 적층 하여 형성하여도 좋다.
절연막(150) 성막 후, 가열 처리(바람직하게는 제 2 가열 처리)를 행한다. 상기 가열 처리의 온도는, 바람직하게는 350℃ 이상 650℃ 이하, 보다 바람직하게는 450℃ 이상 650℃ 이하 또는 기판의 왜곡점 미만으로 한다. 또한, 산소 도프 처리 및 산소 도프 처리 후의 가열 처리(제 2 가열 처리)의 타이밍은, 본 실시형태의 구성에 한정되지 않지만, 상기 가열 처리는, 적어도 절연막(150)(더 구체적으로는, 산화알루미늄막)의 성막 후에 행할 필요가 있다. 절연막(150)으로서 사용하는 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높고, 절연막(150)을 성막 후에 가열 처리를 함으로써 산화물 반도체막(144)으로부터의 산소의 방출을 방지할 수 있기 때문이다.
다음에 트랜지스터(162) 및 절연막(150) 위에, 절연막(152)을 형성한다. 절연막(152)은, 스퍼터링법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다.
다음에, 게이트 절연막(146), 절연막(150) 및 절연막(152)에, 드레인 전극층 또는 소스 전극층(142b)에 도달하는 개구를 형성한다. 상기 개구의 형성은, 마스크 등을 사용한 선택적인 에칭에 의해 행해진다.
그 후에 상기 개구에 드레인 전극층 또는 소스 전극층(142b)에 접하는 배선(156)을 형성한다. 또한, 도 7a에는 드레인 전극층 또는 소스 전극층(142b)과 배선(156)의 접속 개소는 도시하지 않는다.
배선(156)은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 도전층을 형성한 후, 상기 도전층을 에칭 가공함으로써 형성된다. 또한, 도전층의 재료로서는, Al, Cr, Cu,Ta, Ti, Mo, W로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. Mn , Mg, Zr, Be, Nd, Sc 중에서 어느 하나, 또는 이들을 복수 조합한 재료를 사용하여도 좋다. 상세한 것은, 소스 전극층 또는 드레인 전극층(142a) 등과 같다.
이상의 공정으로 트랜지스터(162) 및 용량 소자(164)가 완성된다. 트랜지스터(162)는 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 포함하는 산화물 반도체막(144)을 갖는 트랜지스터이다. 따라서, 트랜지스터(162)는, 전기적 특성 변동이 억제되어 전기적으로 안정된다. 용량 소자(164)는, 소스 전극층 또는 드레인 전극층(142a), 게이트 절연막(146) 및 전극층(148b)을 포함하여 구성된다.
또한, 도 7의 용량 소자(164)에서는, 게이트 절연막(146)에 의해, 소스 전극층 또는 드레인 전극층(142a)과, 전극층(148b) 사이의 절연성을 충분하게 확보할 수 있다. 물론, 충분한 용량을 확보하기 위해서, 절연막을 갖는 구성의 용량 소자(164)를 더 채용하여도 좋다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)를 설치하지 않는 구성으로 할 수도 있다.
도 7c에는, 상기 반도체 장치를 메모리 소자로서 사용할 경우의 회로도의 일 예를 도시한다. 도 7c에 있어서, 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 한쪽과, 용량 소자(164) 전극층의 한쪽과, 트랜지스터(140)의 게이트 전극층은 전기적으로 접속되어 있다. 또한, 제 1 배선(1st Line: 소스선이라고도 부른다)과 트랜지스터(140)의 소스 전극층는 전기적으로 접속되고, 제 2 배선(2nd Line: 비트선이라고도 부른다)과 트랜지스터(140)의 드레인 전극층은 전기적으로 접속된다. 또한, 제 3 배선(3rd Line: 제 1 신호선이라고도 부른다)과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 다른 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line: 제 2 신호선이라고도 부른다)과, 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 제 5 배선(5th Line: 워드선이라고도 부른다)과, 용량 소자(164) 전극층의 다른 한쪽은 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(162)는, 오프 전류가 상당히 작다는 특징을 갖기 때문에, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 한쪽과, 용량 소자(164)의 전극층의 한쪽과, 트랜지스터(140)의 게이트 전극층이 전기적으로 접속된 노드(이하, 노드(FG))의 전위를 상당히 장시간에 걸쳐 유지할 수 있다. 그리고, 용량 소자(164)를 가짐으로써, 노드(FG)에 주어진 전하의 유지가 용이하게 되고, 또한, 유지된 정보의 판독이 용이해진다.
반도체 장치에 정보를 기억시킬 경우(기록)에는, 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이에 의해, 제 3 배선의 전위가 노드(FG)에 공급되어, 노드(FG)에 소정량의 전하가 축적된다. 여기서는, 다른 2개의 전위 레벨을 주는 전하(이하, 로우(Low) 레벨 전하, 하이(High) 레벨 전하라고 한다) 중에서 어느 하나가 주어지는 것으로 한다. 그 후에 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써, 노드(FG)가 부유 상태가 되기 떼문에, 노드(FG)에는 소정의 전하가 유지된 상태가 된다. 이상과 같이, 노드(FG)에 소정량의 전하를 축적 및 유지시킴으로써 메모리 셀에 정보를 기억시킬 수 있다.
트랜지스터(162)의 오프 전류는 상당히 작기 때문에, 노드(FG)에 공급된 전하는 장시간에 걸쳐 유지된다. 따라서, 리프레시 동작이 불필요하게 되거나, 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있어 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없을 경우라도, 장기간에 걸쳐 기억 내용을 유지할 수 있다.
기억된 정보를 판독할 경우(판독)에는, 제 1 배선에 소정의 전위(정전위)를 준 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 주면, 노드(FG)에 유지된 전하량에 따라, 트랜지스터(140)는 다른 상태를 취한다. 일반적으로, 트랜지스터(140)를 n채널형이라고 하면, 노드(FG)에 High 레벨 전하가 유지되어 있을 경우의 트랜지스터(140)의 겉보기 임계값(Vth_H)은, 노드(FG)에 Low 레벨 전하가 유지되어 있을 경우의 트랜지스터(140)의 겉보기 임계값(Vth_L)보다 낮아지기 때문이다. 여기서, 겉보기의 임계값이란, 트랜지스터(140)를 「온 상태」로 하기 위해서 필요한 제 5 배선의 전위를 말한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 중간의 전위(V0)로 함으로써, 노드(FG)에 유지된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서, High 레벨 전하가 주어진 경우에는, 제 5 배선의 전위가 V0(>Vth_H)이 되면, 트랜지스터(140)는 「온 상태」가 된다. Low 레벨 전하가 주어진 경우에는, 제 5 배선의 전위가 V0(<Vth_L)이 되어도, 트랜지스터(140)는 「오프 상태」 그대로이다. 이 때문에, 제 5 배선의 전위를 제어하여, 트랜지스터(140)의 온 상태 또는 오프 상태를 판독(제 2 배선의 전위를 판독한다)함으로써 기억된 정보를 판독할 수 있다.
또한, 기억시킨 정보를 재기록할 경우에 있어서는, 상기한 기록에 의해 소정량의 전하를 유지한 노드(FG)에, 새로운 전위를 공급함으로써 노드(FG)에 새로운 정보에 관한 전하를 유지시킨다. 구체적으로는, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이에 따라 제 3 배선의 전위(새로운 정보에 관한 전위)가 노드(FG)에 공급되어 노드(FG)에 소정량의 전하가 축적된다. 그 후에 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써, 노드(FG)에는 새로운 정보에 관한 전하가 유지된 상태가 된다. 즉, 노드(FG)에 제 1 기록에 의해 소정량의 전하가 유지된 상태에서, 제 1 기록과 같은 동작(제 2 기록)을 행함으로써 기억시킨 정보를 덮어쓰는 것(overwrite)이 가능하다.
본 실시형태에서 나타내는 트랜지스터(162)는 고순도화되고, 산소를 과잉으로 포함하는 산화물 반도체막을 산화물 반도체막(144)에 사용함으로써 트랜지스터(162)의 오프 전류를 충분히 저감할 수 있다. 그리고, 이러한 트랜지스터를 사용함으로써 상당히 오랜 기간에 걸쳐 기억 내용을 유지할 수 있는 반도체 장치가 얻어진다.
이상과 같이 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 포함하는 산화물 반도체막을 갖는 트랜지스터는, 전기적 특성 변동이 억제되어 전기적으로 안정된다. 따라서, 상기 트랜지스터를 사용함으로써 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 명세서에 개시하는 반도체 장치는, 여러 가지 전자 기기(게임기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 반도체 장치를 구비한 전자 기기의 예에 관해서 설명한다.
도 13a는, 노트형 퍼스널 컴퓨터이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등으로 구성되어 있다. 상기 실시형태 중 어느 하나로 나타낸 반도체 장치를 표시부(3003)에 적용함으로써, 신뢰성이 높은 노트형 퍼스널 컴퓨터를 제공할 수 있다.
도 13b는, 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)와, 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 형성된다. 또한 조작용의 부속품으로서 스타일러스(3022)가 있다. 상기 실시형태 중 어느 하나로 나타낸 반도체 장치를 표시부(3023)에 적용함으로써, 보다 신뢰성이 높은 휴대 정보 단말(PDA)을 제공할 수 있다.
도 13c는, 전자 서적의 일 예를 도시한다. 예를 들어, 전자 서적은 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성된다. 하우징(2701) 및 하우징(2703)은, 축부(2711)에 의해 일체로 되어 있고, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해 종이 서적과 같은 동작을 행할 수 있다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는, 연속된 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 오른쪽의 표시부(도 13c에서는 표시부(2705))에 문장을 표시하고, 왼쪽의 표시부(도 13c에서는 표시부(2707))에 화상을 표시할 수 있다. 상기 실시형태 중 어느 하나로 나타낸 반도체 장치를 표시부(2705), 표시부(2707)에 적용함으로써, 신뢰성이 높은 전자 서적이 가능하다. 표시부(2705)로서 반투과형 또는 반사형의 액정 표시 장치를 사용할 경우, 비교적 밝은 상황하에서의 사용도 예상되기 때문에, 태양 전지를 설치하고, 태양 전지에 의한 발전 및 배터리에 의한 충전을 행할 수 있도록 하여도 좋다. 또한 배터리로서는, 리튬 이온 전지를 사용하면, 소형화를 꾀할 수 있는 등의 이점이 있다.
또한, 도 13c에서는, 하우징(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 하우징(2701)에 있어서, 전원(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의해 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 하우징의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운 로드하는 구성으로 할 수도 있다.
도 13d는 휴대 전화이며, 하우징(2800) 및 하우징(2801)의 2개 하우징으로 구성된다. 하우징(2801)에는, 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비한다. 또한, 하우징(2800)에는, 휴대 전화의 충전을 행하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비한다. 또한, 안테나는 하우징(2801) 내부에 내장된다. 상기 실시형태 중 어느 하나에 나타낸 반도체 장치를 표시 패널(2802)에 적용함으로써, 신뢰성이 높은 휴대 전화를 제공할 수 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고, 도 13d에는 영상 표시되어 있는 복수의 조작키(2805)를 점선으로 도시한다. 또한, 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장한다.
표시 패널(2802)은, 사용 형태에 따라 표시 방향이 적절히 변화된다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하기 때문에, 동영상 전화를 할 수 있다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고, 동영상 전화, 녹음, 재생 등을 할 수 있다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드하여, 도 13d에 도시하는 바와 같이 전개된 상태로부터 겹친 상태로 할 수 있고, 휴대하기 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하고, 더 많은 용량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 추가하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 13e는, 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등으로 구성된다. 상기 실시형태 중 어느 하나에 나타낸 반도체 장치를 표시부(A)(3057), 표시부(B)(3055)에 적용함으로써, 신뢰성이 높은 디지털 비디오 카메라를 제공할 수 있다.
도 13f는, 텔레비전 장치의 일 예를 도시한다. 텔레비전 장치는, 하우징(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 영상을 표시할 수 있다. 또한, 여기서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 도시한다. 상기 실시형태 중 어느 하나에 나타낸 반도체 장치를 표시부(9603)에 적용함으로써, 신뢰성이 높은 텔레비전 장치를 제공할 수 있다.
텔레비전 장치의 조작은, 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러에 의해 행할 수 있다. 또한, 리모트 컨트롤러에 상기 리모트 컨트롤러로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 또는 수신자들 사이 등)의 정보 통신을 행할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는, 개시하는 발명에 따른 반도체 장치에 있어서 사용하는 산화알루미늄막의 배리어막으로서의 특성에 관하여 평가했다. 도 14 내지 도 17에 결과를 나타낸다. 평가 방법으로서는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)과, TDS(Thermal Desorption Spectrometry: 승온 이탈 가스 분광법) 분석법을 사용했다.
우선, SIMS 분석으로 행한 평가를 나타낸다. 시료는 비교예로서 유리 기판 위에 스퍼터링법에 의한 산화실리콘막이 막 두께 100nm로 형성된 비교예 시료(A)와, 실시예로서 유리 기판 위에 스퍼터링법에 의해 산화실리콘막이 막 두께 100nm로 형성되고, 산화실리콘막 위에 스퍼터링법에 의해 산화알루미늄막이 막 두께 100nm로 형성된 실시예 시료(A)를 제작했다.
비교예 시료(A) 및 실시예 시료(A)에 있어서, 산화실리콘막의 성막 조건은, 타깃으로서 산화실리콘(SiO2) 타깃을 사용하고, 유리 기판과 타깃의 거리를 60mm, 압력 0.4Pa, 전원 전력 1.5kW, 산소(산소 유량 50sccm) 분위기하, 기판 온도 100℃로 했다.
실시예 시료(A)에 있어서, 산화알루미늄막의 성막 조건은, 타깃으로서 산화알루미늄(Al2O3) 타깃을 사용하고, 유리 기판과 타깃의 거리를 60mm, 압력 0.4Pa, 전원 전력 1.5kW, 아르곤 및 산소(아르곤 유량 25sccm: 산소 유량 25sccm) 분위기 하, 기판 온도 250℃로 했다.
비교예 시료(A) 및 실시예 시료(A)에 프레셔 쿠커 시험(PCT: Pressure Cooker Test)을 했다. 본 실시예에서는 PCT 시험으로서 온도 130℃, 습도 85%, H2O(물): D2O(중수)=3:1 분위기, 2.3 기압(0.23MPa)의 조건으로 비교예 시료(A) 및 실시예 시료(A)를 100시간 유지했다.
SIMS 분석으로서 SSDP(Substrate Side Depth Profile)-SIMS를 사용하고, PCT 시험 전과 PCT 시험 후의 비교예 시료(A) 및 실시예 시료(A)에 대하여, 각 시료의 H원자 및 D원자의 농도를 측정했다.
도 14a1에 비교예 시료(A)의 PCT 시험 전, 도 14a2에 비교예 시료(A)의 PCT 시험 후의 SIMS에 의한 H원자 및 D원자의 농도 프로파일을 도시한다. 도 14a1 및 도 14a2에 있어서, D원자 예상 프로파일은 D원자의 존재비가 0.015%로서 H원자의 프로파일로부터 산출한 자연계에 존재하는 D원자의 농도 프로파일이다. 따라서, PCT 시험에 의해 시료 중에 혼입된 D원자량은 실측(實測)한 D원자 농도와 D원자 예상 농도의 차분이 된다. 실측한 D원자 농도에서 D원자 예상 농도를 뺀 D원자의 농도 프로파일을, PCT 시험 전을 도 14b1, PCT 시험 후를 도 14b2에 도시한다.
마찬가지로, 도 15a1에 실시예 시료(A)의 PCT 시험 전, 도 15a2에 실시예 시료(A)의 PCT 시험 후의 SIMS에 의한 H원자 및 D원자의 농도 프로파일을 도시한다. 또한, 실측한 D원자 농도에서 D원자 예상 농도를 뺀 D원자의 농도 프로파일을, PCT 시험 전을 도 15b1, PCT 시험 후를 도 15b2에 도시한다.
또한, 본 실시예의 SIMS 분석 결과는, 모두 산화실리콘막의 표준 시료에 의해 정량한 결과를 나타낸다.
도 14에 도시하는 바와 같이, PCT 시험 전에는 겹쳐진 실측한 D원자의 농도 프로파일과 D원자 예상 프로파일이, PCT 시험 후에는 실측한 D원자의 농도 프로파일이 고농도로 증대하고, 산화실리콘막 중에 D원자가 혼입한 것을 알 수 있다. 따라서, 비교예 시료의 산화실리콘막은 외부에서의 수분(H2O, D2O)에 대하여, 배리어성이 낮은 것을 확인할 수 있었다.
한편, 도 15에 도시하는 바와 같이 산화실리콘막 위에 산화알루미늄막을 적층한 실시예 시료(A)는, PCT 시험 후에도 산화알루미늄막 표면 근방의 영역에 다소 D원자의 침입이 보일 뿐, 산화알루미늄막 깊이 30nm 부근 이후 및 산화실리콘막에는 D원자의 침입이 보이지 않는다. 따라서, 산화알루미늄막은 외부에서의 수분(H2O, D2O)에 대하여, 배리어성이 높은 것을 확인할 수 있었다.
다음에, TDS 분석으로 행한 평가를 나타낸다. 시료는, 실시예로서 유리 기판 위에 스퍼터링법에 의해 산화실리콘막이 막 두께 100nm로 형성되고, 산화실리콘막 위에 스퍼터링법에 의해 산화알루미늄막이 막 두께 20nm로 형성된 실시예 시료(B)를 제작했다. 또한, 비교예로서, 실시예 시료(B)를 TDS 분석으로 측정한 후, 실시예 시료(B)로부터 산화알루미늄막을 제거하고, 유리 기판 위에 산화실리콘막만 형성된 비교예 시료(B)를 제작했다.
비교예 시료(B) 및 실시예 시료(B)에 있어서, 산화실리콘막의 성막 조건은, 타깃으로서 산화실리콘(SiO2) 타깃을 사용하고, 유리 기판과 타깃의 거리를 60mm, 압력 0.4Pa, 전원 전력 1.5kW, 산소(산소 유량 50sccm) 분위기하, 기판 온도 100℃로 했다.
실시예 시료(B)에 있어서, 산화알루미늄막의 성막 조건은, 타깃으로서 산화알루미늄(Al2O3) 타깃을 사용하고, 유리 기판과 타깃의 거리를 60mm, 압력 0.4Pa, 전원 전력 1.5kW, 아르곤 및 산소(아르곤 유량 25sccm: 산소 유량 25sccm) 분위기하, 기판 온도 250℃로 했다.
비교예 시료(B) 및 실시예 시료(B)에 있어서, 또한 300℃ 가열 처리, 450℃ 가열 처리, 600℃ 가열 처리의 조건으로, 각각 질소분위기하에서 1시간 처리하여 시료를 제작했다.
비교예 시료(B) 및 실시예 시료(B)에 있어서, 가열 처리 없이, 300℃ 가열 처리, 450℃ 가열 처리, 600℃ 가열 처리로 4가지 조건으로 제작된 시료에 각각 TDS 분석을 했다. 비교예 시료(B) 및 실시예 시료(B)에 있어서, 도 16a 및 도 17a에 가열 처리 없이, 도 16b 및 도 17b에 300℃ 가열 처리, 도 16c 및 도 17c에 450℃ 가열 처리, 도 16d 및 도 17d에 600℃ 가열 처리를 행한 각 시료의 측정된 M/z=32(O2)의 TDS 스펙트럼을 도시한다.
도 16a 내지 도 16d에 도시하는 바와 같이, 비교예 시료(B)는 가열 처리 없는 도 16a에서는 산화실리콘막에서 산소의 방출이 보이지만, 도 16b의 300℃ 가열 처리를 행한 시료에서는 산소의 방출량이 크게 감소하고, 도 16c의 450℃ 가열 처리를 행한 시료 및 도 16d의 600℃ 가열 처리를 행한 시료에 있어서는, TDS 측정의 백그라운드 이하였다.
도 16a 내지 도 16d의 결과로, 산화실리콘막 내에 포함되는 과잉 산소의 9할 이상이 300℃의 가열 처리에 의해 산화실리콘막 내에서 외부로 방출되고, 450℃, 600℃의 가열 처리에 의해서는 거의 모든 산화실리콘막 내에 포함되는 과잉 산소가 산화실리콘막 외부로 방출되는 것을 알 수 있다. 따라서, 산화실리콘막은 산소에 대한 배리어성이 낮은 것을 확인할 수 있었다.
한편, 도 17a 내지 도 17d에 도시하는 바와 같이, 산화실리콘막 위에 산화알루미늄막을 형성한 실시예 시료(B)에 있어서는, 300℃, 450℃, 600℃의 가열 처리를 행한 시료에 있어서도, 가열 처리 없는 시료로 같은 양의 산소 방출이 보였다.
도 17a 내지 도 17d의 결과로, 산화알루미늄막을 산화실리콘막 위에 형성함으로써, 가열 처리를 하여도 산화실리콘막 내에 포함되는 과잉 산소는 용이하게 외부로 방출되지 않고, 산화실리콘막 내에 함유한 상태가 상당한 정도 유지되는 것을 알 수 있다. 따라서 산화알루미늄막은 산소에 대한 배리어성이 높은 것을 확인할 수 있었다.
이상의 결과로, 산화알루미늄막은 수소 및 수분에 대한 배리어성과, 산소에 대한 배리어성 모두를 갖고 있어, 수소, 수분 및 산소에 대한 배리어막으로서 적합하게 기능하는 것을 확인할 수 있었다.
따라서, 산화알루미늄막은, 산화물 반도체막을 포함하는 트랜지스터의 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등 불순물의 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능할 수 있다.
또한, 형성되는 산화물 반도체막은, 수소, 수분 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소 방출이 방지되기 때문에, 상기 산화물 반도체의 화학량론적 조성비에 대하여, 산소의 함유량이 과잉인 영역을 포함한다. 따라서, 상기 산화물 반도체막을 트랜지스터에 사용함으로써 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감할 수 있다.
106; 소자 분리 절연막 108; 게이트 절연막
110; 게이트 전극층 116; 채널 형성 영역
120; 불순물 영역 124; 금속 화합물 영역
128; 절연막 130; 절연막
140; 트랜지스터 142a; 드레인 전극층
142b; 소스 전극층 144; 산화물 반도체막
146; 게이트 절연막 148a; 게이트 전극층
148b; 전극층 150; 절연막
152; 절연막 162; 트랜지스터
164; 용량 소자 185; 기판
400; 기판 401; 게이트 전극층
402; 게이트 절연막 403; 산화물 반도체막
405a; 소스 전극층 405b; 드레인 전극층
407; 절연막 410; 트랜지스터
420; 트랜지스터 421; 산소
502; 게이트 절연막 506; 하지 절연막
510; 트랜지스터 520; 트랜지스터
601; 기판 602; 포토 다이오드
606a; 반도체막 606b; 반도체막
606c; 반도체막 608; 접착층
613; 기판 631; 절연막
632; 절연막 633; 층간 절연막
634; 층간 절연막 640; 트랜지스터
641; 전극층 642; 전극층
643; 도전층 645; 게이트 전극층
656; 트랜지스터 658; 포토 다이오드 리셋 신호선
659; 게이트 신호선 671; 포토 센서 출력 신호선
672; 포토 센서 기준 신호선 2701; 하우징
2703; 하우징 2705; 표시부
2707; 표시부 2711; 축부
2721; 전원 2723; 조작키
2725; 스피커 2800; 하우징
2801; 하우징 2802; 표시 패널
2803; 스피커 2804; 마이크로폰
2805; 조작키 2806; 포인팅 디바이스
2807; 카메라용 렌즈 2808; 외부 접속 단자
2810; 태양 전지 셀 2811; 외부 메모리 슬롯
3001; 본체 3002; 하우징
3003; 표시부 3004; 키보드
3021; 본체 3022; 스타일러스
3023; 표시부 3024; 조작 버튼
3025; 외부 인터페이스 3051; 본체
3053; 접안부 3054; 조작 스위치
3056; 배터리 4001; 기판
4002; 화소부 4003; 신호선 구동 회로
4004; 주사선 구동 회로 4005; 씰재
4006; 기판 4008; 액정층
4010; 트랜지스터 4011; 트랜지스터
4013; 액정 소자 4015; 접속 소자 전극층
4016; 단자 전극층 4018; FPC
4019; 이방성 도전막 4020; 절연막
4021; 절연막 4023; 절연막
4024; 절연막 4030; 전극층
4031; 전극층 4032; 절연막
4033; 절연막 4510; 격벽
4511; 전계 발광층 4513; 발광 소자
4514; 충전재 4612; 캐비티
4613; 구형 소자 4614; 충전재
4615a; 흑색 영역 4615b; 백색 영역
9601; 하우징 9603; 표시부
9605; 스탠드

Claims (10)

  1. 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 상에서 제 1 가열 처리를 행하는 단계;
    상기 제 1 가열 처리를 행한 후에 상기 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 통해 상기 산화물 반도체막에 산소를 첨가하는 단계; 및
    산소를 첨가한 후에 상기 산화물 반도체막 및 상기 제 2 절연막 상에서 제 2 가열 처리를 행하는 단계를 포함하는, 반도체 장치 제작 방법.
  2. 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 상에서 제 1 가열 처리를 행하는 단계;
    상기 제 1 가열 처리를 행한 후에 상기 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 통해 상기 산화물 반도체막에 산소를 첨가하는 단계;
    상기 제 2 절연막 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 제 3 절연막을 형성하는 단계; 및
    산소를 첨가한 후에 상기 산화물 반도체막 및 상기 제 3 절연막 상에서 제 2 가열 처리를 행하는 단계를 포함하는, 반도체 장치 제작 방법.
  3. 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 상에서 제 1 가열 처리를 행하는 단계;
    상기 제 1 가열 처리를 행한 후에 상기 산화물 반도체막 위에서 스퍼터링함으로써 산화 알루미늄을 포함하는 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 형성한 후에 상기 산화물 반도체막에 산소를 첨가하는 단계; 및
    산소를 첨가한 후에 상기 산화물 반도체막 및 상기 제 2 절연막 상에서 제 2 가열 처리를 행하는 단계를 포함하고,
    상기 제 2 가열 처리는 상기 산화물 반도체 막에서의 수소 농도가 증가하지 않도록 행해지는, 반도체 장치 제작 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 가열 처리는 불활성 가스를 포함하는 제 1 분위기에서 행해지고, 그다음에 산소를 포함하는 제 2 분위기에서 행해지는, 반도체 장치 제작 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 절연막 및 상기 산화물 반도체막은 대기에 해방하지 않고 연속적으로 형성되는, 반도체 장치 제작 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 가열 처리는 250℃ 이상이고 700℃ 이하인 온도에서 행해지는, 반도체 장치 제작 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 가열 처리는 350℃ 이상이고 650℃ 이하인 온도에서 행해지는, 반도체 장치 제작 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    산소 도프 처리에 의해 상기 산화물 반도체막에 산소가 첨가되는, 반도체 장치 제작 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 결정부를 포함하는, 반도체 장치 제작 방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 섬 형상을 가지는, 반도체 장치 제작 방법.
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