JPWO2011093506A1 - アモルファス酸化物薄膜、これを用いた薄膜トランジスタ及びその製造方法 - Google Patents

アモルファス酸化物薄膜、これを用いた薄膜トランジスタ及びその製造方法 Download PDF

Info

Publication number
JPWO2011093506A1
JPWO2011093506A1 JP2011551964A JP2011551964A JPWO2011093506A1 JP WO2011093506 A1 JPWO2011093506 A1 JP WO2011093506A1 JP 2011551964 A JP2011551964 A JP 2011551964A JP 2011551964 A JP2011551964 A JP 2011551964A JP WO2011093506 A1 JPWO2011093506 A1 JP WO2011093506A1
Authority
JP
Japan
Prior art keywords
thin film
film
film transistor
amorphous oxide
oxide thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011551964A
Other languages
English (en)
Inventor
和重 竹知
和重 竹知
充 中田
充 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2011093506A1 publication Critical patent/JPWO2011093506A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08Oxides
    • C23C14/086Oxides of zinc, germanium, cadmium, indium, tin, thallium or bismuth
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02422Non-crystalline insulating materials, e.g. glass, polymers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02565Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02592Microstructure amorphous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02623Liquid deposition
    • H01L21/02628Liquid deposition using solutions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02631Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

アモルファス酸化物薄膜を活性層に用いた薄膜トランジスタにであって、アモルファス酸化物薄膜が、主成分として、インジウム(In)と、酸素(O)と、シリコン(Si)、アルミニウム(Al)、ゲルマニウム(Ge)、タンタル(Ta)、マグネシウム(Mg)及びチタン(Ti)からなる群から選ばれる金属元素(M)とを含み、このアモルファス酸化物薄膜内のInに対するMの原子数比を0.1以上0.4以下であり、且つ、このアモルファス酸化物薄膜内のキャリア密度が1×1015cm−3以上1×1019cm−3以下である、薄膜トランジスタ。

Description

本発明は、アモルファス酸化物薄膜、これを用いた薄膜トランジスタ及びその製造方法に関する。
インジウム、スズ及び酸素の化合物であるITO膜をはじめとする酸化物透明導電膜は、数百nm程度の膜厚において数Ω/□のシート抵抗が得られること、及び可視光に対する透過率が高いことから、各種のフラットパネルディスプレイ、光電変換素子などに広く用いられている。
近年、In−Ga−Zn−O薄膜等のアモルファス酸化物薄膜をチャネル層に用いた薄膜トランジスタの研究が始められた。このような酸化物薄膜は、イオン性の高い結合で構成されており、結晶とアモルファス間での電子移動度の差が小さいことが特徴である。そのため、この酸化物薄膜は、アモルファス状態でも比較的高い電子移動度が得られている。また、この酸化物薄膜は、スパッタリング法などを用いることにより室温にてアモルファス状態で形成できるため、PET等の樹脂基板上へ酸化物薄膜トランジスタを形成する研究も行われている。
このようなアモルファス酸化物薄膜は、上記のIn−Ga−Zn−O薄膜の他に、In−Zn−O薄膜のように構成元素数の少ないもの、Al−Sn−Zn−O薄膜のようにレアメタルを用いないもの等、様々な薄膜が検討されている。
非特許文献1では、In−Ga−Zn−O薄膜を用いた薄膜トランジスタが報告されている。
非特許文献2では、レアメタルをなるべく用いないという観点から、Sn−Ga−Zn−O薄膜を用いた薄膜トランジスタが報告されている。
非特許文献3では、Gaも用いないレアメタルフリーな系として、Al−Zn−Si−O薄膜を用いた薄膜トランジスタが報告されている。
非特許文献4では、構成元素数を減らすという観点から、Zn−Sn−O薄膜を用いた薄膜トランジスタが報告されている。
非特許文献5では、一連の材料探索結果として、In−X−O(X:B,Mg,Al,Si,Ti,Zn,Ga,Ge,Mo,Sn)薄膜を用いた薄膜トランジスタが報告されている。
特許文献1には、薄膜トランジスタのチャネル層として用いられる酸化物半導体として、In−M−Zn−O(MはGa、Al、Feの少なくとも一種)が記載されている他、Sn、In、Znの少なくとも1種類の元素を含むアモルファス酸化物(In−Sn酸化物など)が例示されている。そして、このアモルファス酸化物において、SnをSn1−xSiに置換してもよいことが記載されている。
特開2007−73705号公報
Nomura, et al., Nature, vol. 432, p. 488, (2004) Ogo, et al., physica status solidi (a), Vol. 205, p.1920, (2008) Cho, et al., International Display Workshops 2008, Technical Digest, p. 1625, (2008) Chiang, et al., Applied Physics Letters, Vol. 86, p. 013503, (2005) Goyal, et al., Materials Research Society Symposium Proceeding, Vol. 1109, B04-03, (2009)
非特許文献5や特許文献1では、In酸化物に一種又は二種の別の元素が添加された薄膜を用いた薄膜トランジスタが開示されている。しかしながら、これらの文献には薄膜中の各元素の適切な原子数比(組成比)やキャリア密度が開示されていない。一般に酸化物薄膜では、酸素欠損に起因してキャリアが発生することが知られており、このキャリア密度を適切な範囲に制御して半導体としての性質を有する酸化物薄膜を用いないと、良好な薄膜トランジスタ特性を得ることは困難である。例えば、キャリア密度が低すぎれば酸化物薄膜は絶縁体に近いものとなりオン電流が低くなってしまう。逆にキャリア密度が高すぎれば酸化物薄膜は金属に近いものとなりオフ電流が高くなってしまう。これらの状況ではオンオフ比が小さくなってしまい、良好なスイッチング特性が得られない。半導体として適切なキャリア密度は、1×1015cm−3以上1×1019cm−3以下の範囲である。このようなキャリア密度は、薄膜中の酸素原子密度を考慮すると(酸素原子密度は1×1022cm−3のオーダーである)、酸素欠損割合としては0.1%以下であり微量である。従って、例えば非特許文献5の報告では、In−Si−O薄膜において0.6<In/(In+Si)<0.9という組成比の範囲を開示しているが、たとえこのような組成比の範囲内にあっても、酸素欠損割合が0.1%を超えてしまいキャリア密度が高すぎると、薄膜トランジスタの活性層として機能しないことになる。
本発明者らは、上記の問題を明らかにするとともに、この問題を解決するためには酸化物薄膜の組成比の制御に加えて、数十ppmから0.1%以下の極微量の酸素欠損(即ちキャリア密度)を制御する必要があることを見出した。また、本発明者らは、このような極微量な酸素欠損密度の制御はターゲット内の酸素原子の組成比を変化させるだけでは困難であり、成膜時の雰囲気ガスの酸素分圧を適切に制御することが重要であることを見出した。
本発明の目的は、電気特性に優れたアモルファス酸化物薄膜、高性能な薄膜トランジスタ及びその製造方法を提供することにある。
本発明の一態様によれば、
アモルファス酸化物薄膜を活性層に用いた薄膜トランジスタであって、
前記アモルファス酸化物薄膜は、主成分として、
インジウム(In)と、
酸素(O)と、
シリコン(Si)、アルミニウム(Al)、ゲルマニウム(Ge)、タンタル(Ta)、マグネシウム(Mg)及びチタン(Ti)からなる群から選ばれる金属元素(M)とを含み、
該アモルファス酸化物薄膜内のInに対するMの原子数比が0.1以上0.4以下であり、且つ、
該アモルファス酸化物薄膜内のキャリア密度が1×1015cm−3以上1×1019cm−3以下である、薄膜トランジスタが提供される。
また本発明の他の態様によれば、
主成分として、インジウム(In)と、酸素(O)と、シリコン(Si)、アルミニウム(Al)、ゲルマニウム(Ge)、タンタル(Ta)、マグネシウム(Mg)及びチタン(Ti)からなる群から選ばれる金属元素(M)とを含み、
Inに対するMの原子数比が0.1以上0.4以下であり、且つ、
キャリア密度が1×1015cm−3以上1×1019cm−3以下である、アモルファス酸化物薄膜が提供される。
また本発明の他の態様によれば、
上記の薄膜トランジスタの製造方法であって、
下記のガス圧比の条件式:
0.05<酸素ガス分圧/(希ガス分圧+酸素ガス分圧)<0.25
を満たす希ガスと酸素を含む混合ガスの雰囲気下でスパッタリングを行うことにより前記アモルファス酸化物薄膜を成膜する、薄膜トランジスタの製造方法が提供される。
また本発明の他の態様によれば、
上記の薄膜トランジスタの製造方法であって、
In、前記金属元素(M)及びOを含む液体を基板上に塗布又は印刷し、その後、カーボン密度が1×1019cm−3以下となるように150℃以上で熱処理を行って該液体を固化し、前記アモルファス酸化物薄膜を形成する、薄膜トランジスタの製造方法が提供される。
本発明によれば、電気特性に優れたアモルファス酸化物薄膜、高性能な薄膜トランジスタ及びその製造方法を提供することができる。
本発明の第1の実施形態にかかる薄膜トランジスタ(ボトムゲートスタガ型)を示す断面図である。 本発明の第2の実施形態にかかる薄膜トランジスタ(トップゲートスタガ型)を示す断面図である。 薄膜トランジスタの伝達特性を示す図である。 酸化物薄膜のキャリア密度の組成比依存性を示す図である。 薄膜トランジスタの伝達特性を示す図である。
本発明の実施形態によれば、薄膜トランジスタの活性層に好適なアモルファス酸化物半導体薄膜を提供することができる。アモルファス酸化物半導体薄膜の組成の種類、組成の比率およびキャリア密度を制御することで、オンオフ比5桁以上の良好なスイッチング特性を有する薄膜トランジスタを提供できる。また、アモルファス酸化物半導体薄膜の組成の種類を特定することにより低コストで高性能な薄膜トランジスタを提供できる。
本発明の実施形態によるアモルファス酸化物半導体薄膜は、レアメタルの使用を抑えることができ、あるいはこの薄膜中の元素数をできるだけ少なくでき、且つ、その薄膜中のキャリア密度が適切に制御されている。例えば、酸化インジウム成分に対して酸化シリコン成分又は酸化アルミニウム成分が適量添加され、キャリア密度が1×1015cm−3以上1×1019cm−3以下の範囲に制御されたアモルファス酸化物半導体薄膜が提供される。このキャリア密度は、1×1016cm−3以上に制御でき、さらに1×1017cm−3以上に制御でき、また1.5×1018以下に制御できる。
この半導体薄膜は、具体的には、元素組成比を制御したIn−Si−Oターゲット又はIn−Al−Oターゲットを用いてスパッタリングにより成膜することができ、その際、酸素ガス分圧/(アルゴンガス分圧+酸素ガス分圧)の値を0.05より大きく0.25より小さい値に制御する。このガス圧比は、0.2以下に制御でき、さらに0.15以下に制御できる。
また、この半導体薄膜は、少なくともIn、Si、O元素を含む液体、あるいはIn、Al、O元素を含む液体を塗布又は印刷して、その後、150℃以上の熱処理を行うことで得ることができる。
この半導体薄膜を活性層に用いた薄膜トランジスタにおいて、半導体薄膜/絶縁体薄膜界面を形成する界面付近のアモルファス酸化物半導体薄膜のバンドギャップ内のエネルギー的に深い位置の準位密度は1×1015cm−3eV−1から1×1016cm−3eV−1の範囲である。従って、この半導体薄膜中のキャリア密度が1×1015cm−3より小さいと、このような界面を用いる薄膜トランジスタのサブスレッショルド特性(オフからオン状態へ遷移する時のゲート電圧に対するドレイン電流の増加しやすさ)が悪くなり、急峻なオンオフ特性が得られなくなる虞がある。また、キャリア密度が1×1019cm−3を超えてしまうと、実用的なゲート絶縁膜厚、ゲート電圧で半導体薄膜中のキャリアを空乏化させることができなくなり、その結果、良好なオフ特性が得られなくなってしまう。このため、キャリア密度が1×1015cm−3以上1×1019cm−3以下であるアモルファス酸化物半導体薄膜を用いることは、良好な薄膜トランジスタ特性を実現するために重要である。このキャリア密度は、1×1016cm−3以上に制御でき、さらに1×1017cm−3以上に制御でき、また1.5×1018以下に制御できる。
このアモルファス酸化物半導体薄膜を構成するSiやAlに代えて、他の元素を用いることができる。すなわち、この半導体薄膜は、シリコン(Si)、アルミニウム(Al)、ゲルマニウム(Ge)、タンタル(Ta)、マグネシウム(Mg)及びチタン(Ti)からなる群から選ばれる金属元素(M)を含むことができる。
この金属元素(M)のInに対する原子数比は0.1以上0.4以下であることが好ましい。
このアモルファス酸化物半導体薄膜は、In、金属元素(M)及びOを含むターゲットを用い、下記のガス圧比の条件式:
0.05<酸素ガス分圧/(希ガス分圧+酸素ガス分圧)<0.25
を満たす希ガスと酸素を含む混合ガスの雰囲気下でスパッタリングを行うことにより成膜できる。この条件式おけるガス圧比は、0.2以下に設定でき、さらに0.15以下に設定できる。
またこのアモルファス酸化物半導体薄膜は、In、金属元素(M)及びOを含む液体を基板上に塗布又は印刷し、その後に150℃以上の熱処理を行うことにより形成することができる。
このアモルファス酸化物半導体薄膜は、さらに錫(Sn)を含み、Inに対するSnの原子数比が0.03以上0.5以下である薄膜であってもよい。
このアモルファス酸化物半導体薄膜は、In、Sn、金属元素(M)及びOを含むターゲットを用い、下記のガス圧比の条件式:
0.05<酸素ガス分圧/(希ガス分圧+酸素ガス分圧)<0.25
を満たす希ガスと酸素を含む混合ガスの雰囲気下でスパッタリングを行うことにより成膜できる。この条件式におけるガス圧比は、0.2以下に設定でき、さらに0.15以下に設定できる。
またこのアモルファス酸化物半導体薄膜は、In、金属元素(M)及びOを含む液体を基板上に塗布又は印刷し、その後、150℃以上の熱処理を行って該液体を固化することにより形成することができる。この熱処理は、膜中のカーボン密度が1×1019cm−3以下となるように行う。この液体としては、少なくともIn元素、金属元素(M)及びO元素のいずれかを含む化合物と溶媒を含む液体を用いることができる。この液体には、当該液体に含まれる化合物に由来のIn元素、金属元素(M)及びO元素を含むことができる。
以下、本発明の実施形態に関して、図面を参照しながらさらに説明する。
第1の実施形態
図1は、本発明の第1の実施形態にかかる薄膜トランジスタ(ボトムゲートスタガ型)を示す断面図である。プラスチックやガラスなどの絶縁性基板10上にゲート電極11が形成され、その上にゲート絶縁膜12が形成されている。更にその上に、In−Sn−Si−O薄膜13がRFスパッタリング法により形成される。
この酸化物薄膜の成膜の際、Inに対するSiの平均的原子数比が0.1以上0.4以下であり、且つ、Inに対するSnの平均的原子数比が0.03以上0.5以下である組成比のIn−Sn−Si−Oから成るターゲットを用いる。この場合、Siの原子数比に依存しておおよそIn10SnSiで示される組成比のターゲットが用いられる。
更に加えて、下記のガス圧比の条件式:
0.05<酸素ガス分圧/(希ガス分圧+酸素ガス分圧)<0.25
を満たす希ガスと酸素を含む混合ガスの雰囲気下でスパッタ成膜を行うことで、酸化物薄膜内の平均的なキャリア密度を1×1015cm−3以上1×1019cm−3以下の範囲に制御することができる。その際、ガス流量比を下記の条件式:
0.05<酸素ガス流量/(希ガス流量+酸素ガス流量)<0.25
を満たす希ガスと酸素を含む混合ガスの雰囲気下でスパッタ成膜を行うことができる。
ここで希ガスとしては、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等を用いることができる。
このようにしてスパッタ成膜されたIn−Sn−Si−O薄膜は、スパッタターゲットと同じ組成比を有している。即ち、この酸化物薄膜においては、In原子10個に対してSi原子の平均的な個数(x)が1個から4個の範囲で、また、In原子10個に対してSn原子の平均的な個数(y)が0.3個から5個の範囲で膜内に空間的に分布している。このときO原子の平均的な個数(z)は、化学量論比的にはz=2x+2y+15となるが、実際には2x+2y+8<z<2x+2y+22の範囲で分布する。このような組成比の酸化物薄膜のX線回折パターンを測定したところ、回折ピークは見られずアモルファスであることが確認された。
この酸化物薄膜の膜厚は、10から200nmの範囲が好ましい。10nmより薄いと高い精度での膜厚制御が難しく、また、200nmより厚い膜厚ではボトムゲート電界によるトップチャネル側界面のキャリア密度制御が困難になり、良好なオフ特性が得られない場合がある。
この酸化物薄膜の両側に、ソース・ドレイン電極14が形成される。その後、保護絶縁膜15が形成される。
ここで、薄膜トランジスタ特性の安定性をより高めるために、ゲート絶縁膜12の成膜とIn−Sn−Si−O薄膜13の成膜は、その途中で大気に曝すことなく連続して行うことが望ましい。具体的には、ゲート絶縁膜を成膜するためのスパッタチャンバと酸化物薄膜を成膜するためのスパッタチャンバとの間を真空中で基板搬送できるような成膜装置を用いて成膜することが望ましい。
このような薄膜トランジスタでは、オンオフ比が6ケタ以上、電界効果移動度が10cm−1−1程度、閾値電圧1V程度の良好な電気特性が実現できた。
ここで、酸素ガス分圧/(希ガス分圧+酸素ガス分圧)<0.05の条件でIn−Sn−Si−O薄膜をスパッタ成膜すると、薄膜中のキャリア密度が1×1019cm−3より大きくなってしまい、薄膜トランジスタは良好なオフ特性を示さなかった。逆に、0.25<酸素ガス分圧/(希ガス分圧+酸素ガス分圧)の条件でIn−Sn−Si−O薄膜をスパッタ成膜すると、薄膜中のキャリア密度が1×1015cm−3より小さくなってしまい、薄膜トランジスタは良好なオン特性を示さなかった。
また、Inに対するSiの平均的原子数比が0.1未満のターゲットを用いてIn−Sn−Si−O薄膜を成膜すると、薄膜トランジスタは良好なオフ特性を示さなかった。また、Inに対するSiの平均的原子数比が0.4より大きいターゲットを用いてIn−Sn−Si−O薄膜を成膜すると、薄膜トランジスタは良好なオン特性を示さなかった。
第1の実施形態では、ゲート絶縁膜として酸化シリコン膜を用いることが望ましい。この酸化シリコン膜は、シリコンターゲットをアルゴンと酸素の混合ガス雰囲気化でリアクティブスパッタリングすることで得られる。また、シランガスを用いたプラズマCVDや熱CVDにより形成してもよい。活性層であるIn−Sn−Si−O薄膜とゲート絶縁膜である酸化シリコン膜が同じSi−O結合を膜中に有しているため良好な界面特性が得られやすい。しかしながら、ゲート絶縁膜は酸化シリコン膜に限られるわけではなく、窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などの酸化膜や窒化膜、あるいはこれらの膜の積層膜でもよい。
また第1の実施形態では、活性層としてIn−Sn−Si−O膜を用いたが、In−Sn−Al−O膜、In−Sn−Ge−O膜、In−Sn−Ta−O膜、In−Sn−Mg−O膜、In−Sn−Ti−O膜などを用いることができる。これらの場合も、ターゲットの組成、ガス分圧を適切に制御することで、半導体として適するキャリア密度を実現することができる。
第2の実施形態
図1を参照して、本発明の第2の実施形態にかかる薄膜トランジスタ(ボトムゲートスタガ型)を説明する。
プラスチックやガラスなどの絶縁性基板10上にゲート電極11が形成され、その上にゲート絶縁膜12が形成されている。更にその上に、In−Si−O薄膜(In10Si薄膜)13がRFスパッタリング法により形成される。
この酸化物薄膜の成膜の際、Inに対するSiの平均的原子数比が0.1以上0.4以下である組成比のIn−Si−Oから成るターゲット(In10Si17〜In10Si23にわたる範囲の組成)を用いる。この場合、Siの原子数比に依存しておおよそIn10Si2x+15で示される組成比のターゲットが用いられる。
更に加えて、下記のスパッタ成膜時のガス流量比の条件式:
0.05<酸素ガス流量/(希ガス流量+酸素ガス流量)<0.25
を満たす希ガスと酸素を含む混合ガスの雰囲気下でスパッタ成膜を行うことで、酸化物薄膜内の平均的なキャリア密度を1×1015cm−3以上1×1019cm−3以下の範囲に制御することができる。ガス流量比とガス分圧比とは等価である。すなわち、上記の流量比の条件式は、下記のガス圧比の条件式:
0.05<酸素ガス分圧/(希ガス分圧+酸素ガス分圧)<0.25
と等価である。
ここで、希ガスとしてはヘリウム、ネオン、アルゴン、クリプトン、キセノンなどを用いることができる。
このようにしてスパッタ成膜されたIn10Si薄膜は、スパッタターゲットとほぼ同じ組成比を有している。即ち、この酸化物薄膜においては、In原子10個に対してSi原子の平均的な個数(x)が1個から4個の範囲で膜内に空間的に分布している。このときO原子の平均的な個数(z)は、化学量論比的にはz=2x+15となるが、実際には2x+8<z<2x+22の範囲で分布する。このような組成比の酸化物薄膜のX線回折パターンを測定したところ、回折ピークは見られずアモルファスであることが確認された。
この酸化物薄膜の膜厚は、10から200nmの範囲が好ましい。10nmより薄いと高い精度での膜厚制御が難しく、また、200nmより厚い膜厚ではボトムゲート電界によるトップチャネル側界面のキャリア密度制御が困難になり、良好なオフ特性が得られない場合がある。
この酸化物薄膜の両側に、ソース・ドレイン配線14が形成される。その後、保護絶縁膜(パッシベーション絶縁膜)15が形成される。
ここで、薄膜トランジスタ特性の安定性をより高めるために、ゲート絶縁膜12の成膜とIn−Si−O薄膜13の成膜は、その途中で大気に曝すことなく連続して行うことが望ましい。具体的には、ゲート絶縁膜を成膜するためのスパッタチャンバと酸化物薄膜を成膜するためのスパッタチャンバとの間を真空中で基板搬送できるような成膜装置を用いて成膜することが望ましい。
このような薄膜トランジスタでは、オンオフ比が6ケタ以上、電界効果移動度が10cm−1−1程度、閾値電圧1V程度の良好な電気特性が実現できた。
ここで、酸素ガス分圧/(希ガス分圧+酸素ガス分圧)<0.05の条件でIn−Si−O薄膜をスパッタ成膜すると、薄膜中のキャリア密度が1×1019cm−3より大きくなってしまい、薄膜トランジスタは良好なオフ特性を示さずオンオフ比は2桁以下になってしまう。逆に、0.25<酸素ガス分圧/(希ガス分圧+酸素ガス分圧)の条件でIn−Si−O薄膜をスパッタ成膜すると、薄膜中のキャリア密度が1×1015cm−3より小さくなってしまい、薄膜トランジスタは良好なオン特性を示さず、オンオフ比は2桁以下になってしまう。
また、Inに対するSiの平均的原子数比が0.1未満のターゲットを用いてIn−Si−O薄膜を成膜すると、薄膜トランジスタは良好なオフ特性を示さなかった。また、Inに対するSiの平均的原子数比が0.4より大きいターゲットを用いてIn−Si−O薄膜を成膜すると、薄膜トランジスタは良好なオン特性を示さなかった。
第2の実施形態では、ゲート絶縁膜として酸化シリコン膜を用いることが望ましい。この酸化シリコン膜は、シリコンターゲットをアルゴンと酸素の混合ガス雰囲気化でリアクティブスパッタリングすることで得られる。また、シランガスを用いたプラズマCVDや熱CVDにより形成してもよい。活性層であるIn−Si−O薄膜とゲート絶縁膜である酸化シリコン膜が同じSi−O結合を膜中に有しているため良好な界面特性が得られやすく、界面準位密度は1×1012cm−3以下まで低減できる。しかしながら、ゲート絶縁膜は酸化シリコン膜に限られるわけではなく、窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などの酸化膜や窒化膜、あるいはこれらの膜の積層膜でもよい。
また第2の実施形態では、活性層としてIn−Si−O膜を用いたが、In−Al−O膜、In−Ge−O膜、In−Ta−O膜、In−Mg−O膜、In−Ti−O膜などを用いることができる。これらの場合も、ターゲットの組成、ガス分圧を適切に制御することで、半導体として適するキャリア密度を実現することができる。
第3の実施形態
図2は、本発明の第3の実施形態にかかる薄膜トランジスタ(トップゲートスタガ型)を示す断面図である。プラスチックやガラスなどの絶縁性基板10上にソース・ドレイン電極14が形成されている。ソース・ドレイン電極間に両側でこれらの電極と重なるようにIn−Al−O薄膜13がRFスパッタリング法により形成される。
この酸化物薄膜の成膜の際、Inに対するAlの平均的原子数比が0.1以上0.4以下である組成比のIn−Al−Oから成るターゲットを用いる。この場合、Alの原子数比に依存しておおよそIn10Al1.5x+15で示される組成比のターゲットが用いられる。
更に加えて、下記のガス圧比の条件式:
0.05<酸素ガス分圧/(希ガス分圧+酸素ガス分圧)<0.25
を満たす希ガスと酸素を含む混合ガスの雰囲気下でスパッタ成膜を行うことで、酸化物薄膜内の平均的なキャリア密度を1×1015cm−3以上1×1019cm−3以下の範囲に制御する。ここで希ガスとしては、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等を用いることができる。
このようにしてスパッタ成膜されたIn−Al−O薄膜13はスパッタターゲットとほぼ同じ組成比を有している。即ち、この酸化物薄膜においては、In原子10個に対してAl原子の平均的な個数(x)が1個から4個の範囲で膜内に空間的に分布している。このような組成比の酸化物薄膜のX線回折パターンを測定したところ、回折ピークは見られずアモルファスであることが確認された。
この酸化物薄膜の膜厚は、10から200nmの範囲が好ましい。10nmより薄いと高い精度での膜厚制御が難しく、また、200nmより厚い膜厚ではゲート電界によるチャネル側界面のキャリア密度制御が困難になり、良好なオフ特性が得られない場合がある。
In−Si−O薄膜13上にゲート絶縁膜12が成膜される。ここで、薄膜トランジスタ特性の安定性をより高めるために、In−Al−O薄膜13とゲート絶縁膜12との成膜は、その途中で大気に曝すことなく連続して行うことが望ましい。
ゲート絶縁膜12上にゲート電極11が形成され、その後、保護絶縁膜15が形成される。
このような薄膜トランジスタでは、オンオフ比が6ケタ以上、電界効果移動度が5cm−1−1程度、閾値電圧1V程度の良好な電気特性が実現できた。
ここで、酸素ガス分圧/(希ガス分圧+酸素ガス分圧)<0.05の条件でIn−Al−O薄膜をスパッタ成膜すると、薄膜中のキャリア密度が1×1019cm−3より大きくなってしまい、薄膜トランジスタは良好なオフ特性を示さなかった。逆に、0.25<酸素ガス分圧/(希ガス分圧+酸素ガス分圧)の条件でIn−Al−O薄膜をスパッタ成膜すると、薄膜中のキャリア密度が1×1015cm−3より小さくなってしまい、薄膜トランジスタは良好なオン特性を示さなかった。
また、Inに対するAlの平均的原子数比が0.1未満のターゲットを用いてIn−Al−O薄膜を成膜すると、薄膜トランジスタは良好なオフ特性を示さなかった。また、Inに対するAlの平均的原子数比が0.4より大きいターゲットを用いてIn−Al−O薄膜を成膜すると、薄膜トランジスタは良好なオン特性を示さなかった。
第3の実施形態では、ゲート絶縁膜として酸化アルミニウム膜を用いることが望ましい。活性層であるIn−Al−O薄膜とゲート絶縁膜である酸化アルミニウム膜が同じAl−O結合を膜中に有しているため良好な界面特性が得られやすい。しかしながら、ゲート絶縁膜は酸化アルミニウム膜に限られるわけではなく、窒化シリコン膜、酸化シリコン膜、酸化タンタル膜などの酸化膜や窒化膜、あるいはこれらの膜の積層膜でもよい。
また第3の実施形態では、活性層としてIn−Al−O膜を用いたが、In−Si−O膜、In−Ge−O膜、In−Ta−O膜、In−Mg−O膜、In−Ti−O膜などを用いることができる。これらの場合も、ターゲットの組成、ガス分圧を適切に制御することで、半導体として適するキャリア密度を実現することができる。
また酸化物薄膜の構成元素数は3に限られるものではなく4でもよい。具体的には、In−Sn−Al−O膜を活性層に用いることができる。この場合は、Inに対するAlの平均的原子数比が0.1以上0.4以下であり、且つ、Inに対するSnの平均的原子数比が0.03以上0.5以下であり、さらに、このアモルファス酸化物薄膜内の平均的なキャリア密度が1×1015cm−3以上1×1019cm−3以下であることが重要である。
その他の実施形態
上記の第1の実施形態、第2の実施形態および第3の実施形態ではそれぞれ、In−Sn−Si−O薄膜、In−Si−O薄膜及びIn−Al−O薄膜の成膜のために真空プロセスであるスパッタ法を用いた。より低コスト化を実現するために、これらの薄膜を、溶液固化プロセスによる成膜方法で形成してもよい。
この成膜方法では、少なくともIn、Si、O元素を含む液体(原料溶液)を塗布又は印刷して、その後、150℃以上の温度で熱処理を行う。原料溶液としては、少なくともIn、Si、O元素のいずれかを含む化合物と溶媒を含む液体を用いることができる。例えば、少なくともIn、Si、O元素を含む液体として、インジウム塩化物等のInを含む化合物とシロキサン等のSiとOを含む化合物と溶媒を含む液体を用いることができる。これにより、平均的なキャリア密度が1×1015cm−3以上1×1019cm−3以下であり、且つ、カーボン密度が1×1019cm−3以下であるIn−Si−O薄膜を形成することができる。この原料溶液を、スピン塗布して基板全体にIn−Si−O薄膜を成膜した後に所望の形状にパターニングする方法、あるいはインクジェット法により所望の形状にIn−Si−O薄膜のパターンを描画する方法などを用いることができる。この原料溶液を塗布又は印刷した後、150℃以上の熱処理を酸素が含まれる雰囲気中で行うことにより、塗布又は印刷された薄膜を固化させるとともに、原料溶液に含まれていた有機物に由来する膜中のカーボンを二酸化炭素として膜外に放出させることで、膜中のカーボン密度を1×1019cm−3以下とすることができる。In−Al−O薄膜も同様な成膜方法により形成できる。この場合、少なくともIn、Al、O元素のいずれかを含む化合物として、インジウム塩化物等のInを含む化合物、アルミニウム塩化物等のAlを含む化合物と、アルミン酸塩等のAlとOを含む化合物を用いることができる。インジウム塩化物、アルミニウム塩化物及びアルミン酸塩の三つの化合物を組み合わせて用いてもよいし、インジウム塩化物及びアルミン酸塩の二つの化合物を組み合わせて用いてもよい。
第1、第2及び第2の実施形態、並びにその他の実施形態による組成比及びキャリア密度を制御した酸化物薄膜の光学的バンドギャップは、3.0eVから3.8eVの範囲で変化した。従って、可視光に対してはほぼ透明であり、一方で紫外線は吸収して薄膜の電気伝導率が向上する。特に、本発明で特定するキャリア密度の範囲では酸化物薄膜は半導体的な電気伝導率であり、これに紫外光を照射することでキャリア密度を増加させ電気伝導率を数桁にわたって増加させることができる。この特徴を生かせば、本発明の実施形態の酸化物薄膜は、薄膜トランジスタの活性層のみならず、紫外線センサー用途にも用いることができる。また、SiやAlの組成比を任意に制御して酸化物薄膜の電気伝導率(即ち抵抗率)を制御することで、薄膜デバイスの透明抵抗素子としても活用することができる。
実施例1
図1を参照して実施例1の薄膜トランジスタについて説明する。
絶縁性基板10としてガラス基板を用い、この基板上にスパッタリング法によりITO(indium tin oxide)を成膜し、その後、フォトリソグラフィ技術とエッチング技術を用いてパターニングを行い、所定の形状のゲート電極11を形成した。
その後、ゲート絶縁膜12として酸化シリコン膜(厚み200nm)をスパッタリング法により成膜した。この酸化シリコン膜は、不純物をドープしていないシリコンターゲットを用い、アルゴンと酸素の混合ガス雰囲気下でスパッタリングを行うことにより成膜した。
引き続いてスパッタリング法によりIn−Sn−Si−O薄膜(厚み30nm)を成膜し、その後、所定の形状にパターニングしてこの酸化物薄膜からなる活性層13を形成した。成膜温度は室温とした。スパッタリングのターゲットとしては、ITOターゲット(InとSnOをモル比5:1で混合して作製したターゲット)とシリコンターゲットの二つを用いた。この二つのターゲットに同時に電力を印加する同時スパッタ法によりIn−Sn−Si−O薄膜を成膜した。ここで、ITOターゲットに印加する電力を一定に保ち、シリコンターゲットに印加する電力のみを変化させた。成膜時の総ガス圧力は0.5Paに設定し、アルゴンガスと酸素ガスの流量比は9:1に設定した。即ち、ガス圧比(酸素ガス分圧/(アルゴンガス分圧+酸素ガス分圧))が0.1であるアルゴンと酸素の混合ガスの雰囲気下でスパッタ成膜を行った。このように成膜したIn−Sn−Si−O薄膜中のSi組成比は、シリコンターゲットに印加する電力の値によって変化した。
このIn−Sn−Si−O薄膜を所定の形状にパターニングして活性層13を形成した後、ITO膜を形成し、所定の形状にパターニングしてソース・ドレイン電極14を形成した。
その後、保護絶縁膜15として酸化シリコン膜を室温スパッタ法により成膜し、所定のコンタクトホールを形成することで薄膜トランジスタ構造を完成させた。安定した電気特性を得るために、最後に300℃で1時間、大気雰囲気中で熱処理(アニール)を行った。
図3は、In−Sn−Si−O薄膜中のSi組成比が変化した場合の薄膜トランジスタ特性の変化を示している。ここでは成膜されたIn−Sn−Si−O膜の組成比の指標として、化学量論比組成In10SnSi2x+17で表わされるxを用いている。Inの組成比10に対してSnの組成比が1であるのは、上記記載のようにITOターゲット中のInとSnの原子数比によるものである。xが1以上4以下(即ち、Inに対するSiの平均的原子数比が0.1以上0.4以下)の場合、良好なスイッチング特性が見られる。これに対して、xが1より小さくなるとオフ特性を示さなくなり、逆にxが4より大きくなるとオン特性を示さなくなっている。この実験データから、Inに対するSiの平均的原子数比を0.1以上0.4以下に制御することが重要であることが分かる。
図4は、上記のxの値に対するIn−Sn−Si−O膜中の平均的なキャリア密度の変化を示している。本発明の酸化物薄膜のキャリア密度は電子密度であり、その起源は薄膜中の酸素欠損密度と等価である。ここで、キャリア密度は、一般的なHall効果測定より求めた。xが1以上4以下の場合、キャリア密度は1×1015cm−3以上1×1019cm−3以下の領域におさまっている。xが1より小さくなるとキャリア密度は1×1020cm−3程度まで高くなり、xが4より大きくなるとキャリア密度は1×1015cm−3より小さくなった。このように、Inに対するSiの平均的原子数比が0.1以上0.4以下とすることで、In−Sn−Si−O薄膜内の平均的な酸素欠損密度を1×1015cm−3以上1×1019cm−3以下の範囲に制御できることが分かる。
キャリア密度は、走査型キャパシタンス顕微鏡法(SCM)によっても測定できる。この場合、薄膜の断面方向(基板平面に垂直方向)でのキャリア密度分布を測定可能である。薄膜の断面方向でのキャリア密度分布が1×1015cm−3以上1×1019cm−3以下の範囲におさまっていることが重要である。Hall効果測定の場合、薄膜全体の平均的な値としてキャリア密度を見積もる。従って、Hall効果測定で見積もった平均的なキャリア密度が1×1015cm−3以上1×1019cm−3以下の領域におさまっていても、局所的、例えばゲート絶縁膜との界面近傍の酸化物薄膜の極薄部のみに1×1019cm−3を超えるキャリア密度の領域が局在していると良好なトランジスタ特性を発現しない場合がある。
図3及び図4から分かるように、組成比としてx=1.88、キャリア密度として6.7×1017cm−3を満たす時、ターンオン電圧(オフ領域から急にドレイン電流が増加し始めるゲート電圧)が0V付近であり、オンオフ比も最も大きく、電界効果移動度が5cm−1−1程度、閾値電圧1V程度の良好な電気特性が実現できた。この時、上述のITOターゲット(4インチサイズ)に75W、シリコンターゲット(4インチサイズ)に113Wの電力を投入し、酸素ガス分圧/(アルゴンガス分圧+酸素ガス分圧)=0.1を満たすガス雰囲気下(トータルガス圧:0.5Pa)でIn−Sn−Si−O薄膜を室温で成膜した。ラザフォード後方散乱法で測定したこの薄膜全体の組成比は、In:Sn:Si:O=10:1:1.88:20.7であった。
また、図3が示しているように、x=1.03、1.88、3.74いずれの場合もターンオン電圧は0Vよりもやや低く、いわゆるデプレッション型の振舞いを示している。応用上の観点から、エンハンスメント型(ターンオン電圧が0Vよりも正側の動作)の振舞いも必要になる場合がある。このような場合、ゲート絶縁膜中の固定電荷密度やゲート金属の仕事関数を制御することでエンハンスメント型とすることも可能である。
上記実施例では、薄膜トランジスタ構造の完成後に熱処理(アニール)を行ったが、薄膜トランジスタの製造途中、例えばIn−Sn−Si−O薄膜の成膜直後に熱処理を追加することも可能である。特に室温スパッタ成膜したIn−Sn−Si−O薄膜中には水に起因する成分(OH基など)が含まれる可能性があり、このような成分が含まれていると、薄膜トランジスタの電気特性を不安定なものにしてしまう虞がある。薄膜トランジスタ構造の完成後に熱処理を行っても、このような水起因の成分を膜外に放出させることは可能であるが、薄膜トランジスタ構造完成後ではIn−Sn−Si−O薄膜上に保護絶縁膜等の薄膜が形成されており水起因成分の放出が阻害される可能性がある。In−Sn−Si−O薄膜の成膜直後に熱処理を追加すれば、In−Sn−Si−O薄膜からより効率的に水起因の成分を膜外に放出できる。このような酸化物薄膜中の水起因の成分は、昇温脱離ガス分析法(TDS)のスペクトルから評価できる。特に300℃以下のスペクトル領域の質量数18(即ちHO)に起因するTDSスペクトルに注目して、熱処理後の酸化物薄膜からの注目スペクトルの積分強度が熱処理前の強度の3分の1以下まで低下していれば良好な薄膜トランジスタ特性が得られる。この熱処理は、温度制御された大気雰囲気のオーブンの中で実施可能であり、また酸素などの酸化性ガスで置換された雰囲気下で行ってもよい。
このような薄膜トランジスタ構造の完成後又はIn−Sn−Si−O薄膜の成膜直後の熱処理は、In−Sn−Si−O薄膜中の平均的なキャリア密度を安定して1×1015cm−3以上1×1019cm−3以下に制御することを可能にした。熱処理を行わない場合、基板内のある部分ではIn−Sn−Si−O膜中のキャリア密度が1×1020cm−3程度となり、オンオフしない薄膜トランジスタも見受けられた。具体的には、150℃で1時間、熱処理を行うと基板内の全域でIn−Sn−Si−O膜中のキャリア密度が5×1018cm−3程度となり、300℃で1時間、熱処理を行うと基板内の全域でIn−Sn−Si−O膜中のキャリア密度が3×1017cm−3程度となった。
このような熱処理を行う代わりに、スパッタ成膜時の基板温度を上げてもよい。具体的には、基板温度150℃で成膜を行うと、基板内の全域でIn−Sn−Si−O膜中のキャリア密度が1×1018cm−3程度となり、基板温度300℃で成膜を行うと、基板内の全域でIn−Sn−Si−O膜中のキャリア密度が2×1016cm−3程度となり、良好な薄膜トランジスタ特性が実現できた。
本実施例では、In−Sn−Si−O薄膜を成膜する際にITOターゲットとSiターゲットを用いた同時スパッタ法を採用したが、予めIn−Sn−Si−Oターゲットを作製しておいて、このIn−Sn−Si−Oターゲット一つのみを用いて成膜してもよい。この場合、ターゲット中のInに対するSiの平均的原子数比が0.1以上0.4以下であり、且つ、Inに対するSnの平均的原子数比が0.03以上0.5以下としておき、それによって成膜されたIn−Sn−Si−O薄膜中の原子数比に関してもInに対するSiの平均的原子数比が0.1以上0.4以下であり、且つ、Inに対するSnの平均的原子数比が0.03以上0.5以下とすることが重要である。
実施例2
図1を参照して実施例2の薄膜トランジスタについて説明する。
絶縁性基板10としてガラス基板を用い、この基板上にスパッタリング法によりCrを成膜し、その後、フォトリソグラフィ技術とエッチング技術を用いてパターニングを行い、所定の形状のゲート電極11を形成した。
その後、ゲート絶縁膜12として酸化シリコン膜(厚み200nm)をスパッタリング法により成膜した。
引き続いて、ゲートバルブを介して隣接したチャンバに基板を搬送して、大気に曝すことなく連続してスパッタリング法によりIn−Si−O薄膜(厚み30nm)を成膜し、その後、所定の形状にパターニングしてこの酸化物薄膜からなる活性層13を形成した。成膜温度は室温とした。スパッタリングのターゲットとしては、In10Si19で示される組成のターゲットを用いた。即ち、このターゲットは、Inに対するSiの平均的原子数比が0.2となる組成をもつ。また、成膜時の総ガス圧力は0.5Paに設定し、アルゴンガスと酸素ガスの流量比は9:1に設定した。即ち、ガス圧比(酸素ガス分圧/(アルゴンガス分圧+酸素ガス分圧))が0.1であるアルゴンと酸素の混合ガスの雰囲気下でスパッタ成膜を行った。このように成膜したIn−Si−O薄膜の組成比はおおよそ上記のターゲットの組成比と一致し、また、Hall効果測定で見積もった薄膜中のキャリア密度は1×1017cm−3のオーダーであった。薄膜の組成比はラザフォード後方散乱法により測定した。
このIn−Si−O薄膜を所定の形状にパターニングして活性層13を形成した後、Mo膜を形成し、所定の形状にパターニングしてソース・ドレイン電極14を形成した。
その後、保護絶縁膜15として酸化シリコン膜を室温スパッタ法により成膜し、所定のコンタクトホールを形成することで薄膜トランジスタ構造を完成させた。安定した電気特性を得るために、最後に300℃で1時間、大気雰囲気中で熱処理を行った。
図5は、上記のターゲット(In10Si19)を用い、スパッタ成膜時の条件を変化させてIn−Si−O薄膜中の室温でのキャリア密度(電子密度)を変化させた場合の薄膜トランジスタ特性の変化を示している。キャリア密度(N)が1×1019cm−3を超えるとオフ特性を示さなくなることが分かる。この時のガス圧比(R)は、酸素ガス分圧/(アルゴンガス分圧+酸素ガス分圧)=0.03であった。また、キャリア密度が1×1015cm−3より小さくなるとオン特性を示さなくなる。この時のガス圧比(R)は、酸素ガス分圧/(アルゴンガス分圧+酸素ガス分圧)=0.3であった。これらの実験データから、薄膜中の平均的なキャリア密度を1×1015cm−3以上1×1019cm−3以下に制御することが重要であることが分かる。ここで、In−Si−O薄膜中のキャリア密度を1×1015cm−3以上1×1019cm−3以下に制御するために、スパッタ成膜中のガス圧比(R)を0.05<酸素ガス分圧/(アルゴンガス分圧+酸素ガス分圧)<0.25を満たすようにした。ガス圧比(R)が0.1の時の膜中キャリア密度は1.5×1017cm−3であり、オンオフ比が7ケタ、電界効果移動度が10cm−1−1程度、閾値電圧1V程度の良好な電気特性が実現できた。
以上の実施例2ではIn−Si−O薄膜の場合を説明したが、Inの代替としてSn、Ga、Znを用いることも可能である。また、Siの代替としてAl、Ge、Ti、Mg、Taを用いることも可能である。
また実施例2では、In−Si−O薄膜に接するゲート絶縁膜及び保護絶縁膜として酸化シリコン膜を用いた。このように、酸化物薄膜中の元素(本実施例の場合はシリコン)の酸化物(本実施例の場合は酸化シリコン)をゲート絶縁膜や保護絶縁膜に用いると、それぞれの界面での欠陥を低減化することができ、より良好な薄膜トランジスタ特性が得られる。例えば、In−Al−O薄膜を活性層に用いた場合、ゲート絶縁膜及び保護絶縁膜として酸化アルミニウムを用いることができる。但し、このように限定されるものではなく、プロセスに応じて、In−Si−O薄膜に対して酸化シリコン以外の絶縁膜を用いることができ、In−Al−O薄膜に対して酸化シリコンやその他の絶縁膜も用いることができる。
上記実施例では、薄膜トランジスタ構造の完成後に熱処理を行ったが、薄膜トランジスタの製造途中、例えばIn−Si−O薄膜の成膜直後に熱処理を追加することも可能である。特に室温スパッタ成膜したIn−Si−O薄膜中には水に起因する成分(OH基など)が含まれる可能性があり、このような成分が含まれていると、薄膜トランジスタの電気特性を不安定なものにしてしまう虞がある。薄膜トランジスタ構造の完成後に熱処理を行っても、このような水起因の成分を膜外に放出させることは可能であるが、薄膜トランジスタ構造の完成後ではIn−Si−O薄膜上に保護絶縁膜等の薄膜が形成されており水起因成分の放出が阻害される可能性がある。In−Si−O薄膜の成膜直後に熱処理を追加すれば、In−Si−O薄膜からより効率的に水起因の成分を膜外に放出できる。この熱処理は、温度制御された大気雰囲気のオーブンの中で実施可能であり、また酸素などの酸化性ガスで置換された雰囲気下で行ってもよい。
このような薄膜トランジスタ構造の完成後又はIn−Si−O薄膜の成膜直後の熱処理は、In−Si−O薄膜中の平均的なキャリア密度を安定して1×1015cm−3以上1×1019cm−3以下に制御することを可能にした。熱処理を行わない場合、基板内のある部分ではIn−Si−O膜中のキャリア密度が1×1020cm−3程度となり、オンオフしない薄膜トランジスタも見受けられた。具体的には、150℃で1時間、熱処理を行うと基板内の全域でIn−Si−O膜中のキャリア密度が5×1018cm−3程度となり、300℃で1時間、熱処理を行うと基板内の全域でIn−Si−O膜中のキャリア密度が3×1017cm−3程度となった。
このような熱処理を行う代わりに、スパッタ成膜時の基板温度を上げてもよい。具体的には、基板温度150℃で成膜を行うと、基板内の全域でIn−Si−O膜中のキャリア密度が1×1018cm−3程度となり、基板温度300℃で成膜を行うと、基板内の全域でIn−Si−O膜中のキャリア密度が2×1016cm−3程度となり、良好な薄膜トランジスタ特性が実現できた。
また、上記の実施例1及び2では、保護絶縁膜としてスパッタ成膜による酸化シリコン膜を用いた。この成膜の際、In−Sn−Si−O薄膜やIn−Si−O薄膜の表面がスパッタプラズマに曝されることになり、その結果、まれにIn−Sn−Si−O薄膜やIn−Si−O薄膜の表面付近(即ち薄膜トランジスタのトップ側界面)のキャリア密度が1×1019cm−3を超えてしまうような局所的な欠陥が生じてしまうこともあり、このような局所的なキャリア密度の異常な増大はその後の熱処理でも回復しなかった。これはプラズマにより、表面が還元されてしまうためである。そこで、保護絶縁膜として、まずはプラズマを用いない成膜法、具体的にはシロキサンやシラザン等を有機溶剤に溶かした溶液を塗布し熱処理して有機溶剤を蒸発させることで酸化シリコン膜を形成する方法を用いることもできる。このような成膜法では、In−Sn−Si−O薄膜やIn−Si−O薄膜の表面がプラズマに曝されることはなく、キャリア密度が異常に増加することもない。このような溶液を用いて成膜した酸化シリコン膜は多孔質になる傾向があり、外部からの水分の侵入に対する阻止能が低下する傾向にある。従って、溶液を用いて成膜した酸化シリコン膜の上に、更にスパッタ等のプラズマ成膜法で酸化シリコン膜や窒化シリコン膜を成膜して、積層化した保護絶縁膜を設けることが望ましい。このような積層化した保護絶縁膜の場合、上側に積む絶縁膜の選択の自由度が広がる。例えば、水分の侵入に対する阻止能という観点からは、窒化シリコン膜が好ましいが、In−Sn−Si−O薄膜やIn−Si−O薄膜の上に直接窒化シリコン膜を成膜すると、In−Sn−Si−O薄膜やIn−Si−O薄膜の表面が還元されてしまうという問題がある。これに対し、このような積層化した保護絶縁膜を用いれば、In−Sn−Si−O薄膜やIn−Si−O薄膜の表面に接することなく窒化シリコン膜を保護絶縁膜として用いることができ、また、窒化シリコン膜に限らず酸化膜ではないその他の絶縁膜を保護絶縁膜として用いることができる。
また上記の実施例2では、ソース・ドレイン電極の材料としてMoを用いた。このような金属からなる薄膜でもIn−Sn−Si−O薄膜やIn−Si−O薄膜と実用的なオーミックコンタクトを形成することができるが、酸化インジウムと酸化スズの化合物、いわゆるITO薄膜の方が、In−Sn−Si−O薄膜やIn−Si−O薄膜とより良好なオーミックコンタクトを形成しやすい。そのため、ソース・ドレイン電極の材料に金属を用いる場合は、金属/ITOのような積層構造を形成し、この積層構造のITO薄膜とIn−Sn−Si−O薄膜やIn−Si−O薄膜とを直接接触させることが望ましい。このような積層構造を用いることにより金属の選択肢が広がる。例えば、Alを用いる場合、In−Sn−Si−O薄膜やIn−Si−O薄膜とAlを直接接触させると界面に絶縁性の酸化アルミニウムが形成されてしまいオーミックコンタクトが得られない。Al/Mo/ITOやAl/Ti/ITOのような積層構造を用いればこのような問題はなく、良好なオーミックコンタクトを実現することができ、しかもAlの利点を生かした低抵抗化が可能になる。もちろん、ITOを用いずAl/MoやAl/Tiのような積層構造を用いることで、MoやTiと、In−Sn−Si−O薄膜やIn−Si−O薄膜との間でオーミックコンタクトを形成することもできる。特に、Tiの酸化物は導電体であるので、Ti/ITOやTi/In−(Sn)−Si−Oの界面でTiが酸化されても良好なオーミックコンタクトを実現できるというメリットがある。更には、Al中に原子数比で1%から5%の微量のSiを含ませたAl−Si合金をソース・ドレイン電極に用いれば、純Alに比べて抵抗率が若干高くなってしまうが、In−Sn−Si−O薄膜やIn−Si−O薄膜との直接接続でオーミックコンタクトが得られる。これは、Siを含むIn−Sn−Si−O薄膜やIn−Si−O薄膜と、同じくSiを含むAl−Si合金との界面における欠陥が小さく抑えられるためである。
本実施例では、3元素から成る1つのターゲットを用いて酸化物薄膜をスパッタ成膜した。これに対し、複数のターゲットを用いた同時スパッタ法による成膜も可能である。例えば、InターゲットとSiターゲット(又はSiOターゲット)を用いた同時スパッタにより基板上にIn−Si−O薄膜を成膜することが可能である。この時、これら2つのターゲットに印加するスパッタ電力の比を制御することで薄膜中のInに対するSiの比を0.1以上0.4以下にすることができる。また同時に、酸素ガス分圧/(アルゴンガス分圧+酸素ガス分圧)の比を0.05より大きくし、0.25より小さくすることでキャリア密度を1×1015cm−3以上1×1019cm−3以下とすることができる。また同様にして、InターゲットとAl(又はAlターゲット)を用いた同時スパッタによるIn−Al−O薄膜成膜も可能である。
実施例3
図2を参照して実施例3の薄膜トランジスタについて説明する。
絶縁性基板10としてガラス基板を用い、この基板上にスパッタリング法によりCr金属を成膜し、その後、フォトリソソグラフィ技術とエッチング技術を用いてパターニングを行い、所定の形状のソース・ドレイン電極14を形成した。
引き続き、スパッタリング法によりIn−Al−O薄膜(厚み30nm)を成膜し、その後、所定の形状にパターニングしてこの酸化物薄膜からなる活性層13を形成した。成膜温度は室温とした。スパッタリングのターゲットとしては、In10Al18で示される組成のターゲットを用いた。即ち、このターゲットは、Inに対するAlの平均的原子数比が0.2となる組成をもつ。また、成膜時の総ガス圧力は0.5Paに設定し、アルゴンガスと酸素ガスの流量比は18:1に設定した。即ち、ガス圧比(酸素ガス分圧/(アルゴンガス分圧+酸素ガス分圧))が0.053であるアルゴンと酸素の混合ガスの雰囲気下でスパッタ成膜を行った。このように成膜したIn−Al−O薄膜の組成比はおおよそ上記のターゲット組成比と一致し、また、薄膜中のキャリア密度は1×1016cm−3のオーダーであった。
このIn−Al−O薄膜を所定の形状にパターニングして活性層13を形成した後、ゲート絶縁膜12として酸化アルミニウム膜(厚み300nm)をスパッタリング法により成膜した。
引き続いて、Moを成膜し、所定の形状にパターニングしてゲート電極11を形成した。その後、保護絶縁膜15として酸化シリコン膜を室温スパッタ法により成膜し、所定のコンタクトホールを形成することで薄膜トランジスタ構造を完成させた。安定した電気特性を得るために、最後に300℃で1時間、大気雰囲気中で熱処理を行った。
このような薄膜トランジスタでは、オンオフ比が6ケタ、電界効果移動度が5cm−1−1程度、閾値電圧1V程度の良好な電気特性が実現できた。
上記実施例では、薄膜トランジスタ構造の完成後に熱処理を行ったが、薄膜トランジスタの製造途中、例えばIn−Al−O薄膜の成膜直後に熱処理を追加することも可能である。特に室温スパッタ成膜したIn−Al−O薄膜中には、In−Si−O膜の場合と同様、水に起因する成分(OH基など)が含まれる可能性があり、このような成分が含まれていると、薄膜トランジスタの電気特性を不安定なものにしてしまう虞がある。薄膜トランジスタ構造の完成後に熱処理を行っても、このような水起因の成分を膜外に放出させることは可能であるが、薄膜トランジスタ構造の完成後ではIn−Al−O薄膜上にゲート絶縁膜や保護絶縁膜等の薄膜が形成されており水起因成分の放出が阻害される可能性がある。In−Al−O薄膜の成膜直後に熱処理を追加すれば、In−Al−O薄膜からより効率的に水起因の成分を膜外に放出できる。この熱処理は、温度制御された大気雰囲気のオーブンの中で実施可能であり、また酸素などの酸化性ガスで置換された雰囲気下で行ってもよい。
このような薄膜トランジスタ構造の完成後又はIn−Al−O薄膜の成膜直後の熱処理は、In−Al−O薄膜中の平均的なキャリア密度を安定して1×1015cm−3以上1×1019cm−3以下に制御することを可能にした。熱処理を行わない場合、基板内のある部分ではIn−Al−O膜中のキャリア密度が2×1020cm−3程度となり、オンオフしない薄膜トランジスタも見受けられた。具体的には、150℃で1時間、熱処理を行うと基板内の全域でIn−Al−O膜中のキャリア密度が7×1018cm−3程度となり、300℃で1時間、熱処理を行うと基板内の全域でIn−Al−O膜中のキャリア密度が6×1017cm−3程度となった。
このような熱処理を行う代わりに、スパッタ成膜時の基板温度を上げてもよい。具体的には、基板温度150℃で成膜を行うと、基板内の全域でIn−Al−O膜中のキャリア密度が3×1018cm−3程度となり、基板温度300℃で成膜を行うと、基板内の全域でIn−Al−O膜中のキャリア密度が5×1016cm−3程度となり、良好な薄膜トランジスタ特性が実現できた。
本実施例の酸化物薄膜はIn−Al−Oの3元素からなるが、In−Sn−Al−Oのような4元素からなる酸化物薄膜であっても良好な薄膜トランジスタ特性が得られる。
本実施例では、3元素から成る1つのターゲットを用いて酸化物薄膜をスパッタ成膜したが、上述のIn−Si−O薄膜の場合(実施例2)でも可能であったように、複数のターゲットを用いた同時スパッタ法でも形成できる。
上記実施例では、ソース・ドレイン電極の材料としてCrを用いた。このような金属からなる薄膜でもIn−Sn−Al−O薄膜やIn−Al−O薄膜と実用的なオーミックコンタクトを形成することができるが、酸化インジウムと酸化スズの化合物、いわゆるITO薄膜の方が、In−Sn−Al−O薄膜やIn−Al−O薄膜とより良好なオーミックコンタクトを形成しやすい。そのため、ソース・ドレイン電極の材料に金属を用いる場合は、金属/ITOのような積層構造を形成し、この積層構造のITO薄膜とIn−Sn−Al−O薄膜やIn−Al−O薄膜とを直接接触させることが望ましい。このような積層構造を用いることにより金属の選択肢が広がる。例えば、Alを用いる場合、In−Sn−Al−O薄膜やIn−Al−O薄膜とAlを直接接触させると界面に絶縁性の酸化アルミニウムが形成されてしまいオーミックコンタクトが得られない。Al/Mo/ITOやAl/Ti/ITOのような積層構造を用いればこのような問題はなく、良好なオーミックコンタクトを実現することができ、しかもAlの利点を生かした低抵抗化が可能になる。もちろん、ITOを用いずAl/MoやAl/Tiのような積層構造を用いることで、MoやTiと、In−Sn−Al−O薄膜やIn−Al−O薄膜との間でオーミックコンタクトを形成することもできる。特に、Tiの酸化物は導電体であるので、Ti/ITOやTi/In−(Sn)−Al−Oの界面でTiが酸化されても良好なオーミックコンタクトを実現できるというメリットがある。
実施例3の薄膜トランジスタは、図2に示すように、In−Al−O(あるいはIn−Sn−Al−O)薄膜の上にゲート絶縁膜を形成するトップチャネル構造(トップゲートスタガ型)を有している。この構造においては、ゲート絶縁膜をスパッタ成膜する際に薄膜の表面がスパッタの影響を受けてトップチャネル側界面が還元され、キャリア密度が異常に高くなってしまうという現象がまれに観察された。そのため、前述の実施例1及び2における保護絶縁膜の形成方法と同様に、溶液を用いて酸化シリコン膜を形成し、その上に、更にスパッタ等のプラズマ成膜法で酸化シリコン膜や窒化シリコン膜を成膜して、積層化したゲート絶縁膜を設けることが望ましい。本構造では、保護絶縁膜は、In−Al−O(あるいはIn−Sn−Al−O)薄膜に直接接することはないので、成膜方法や材料種に制約を受けることがなく、所望の方法で絶縁膜を設けることができ、また、酸化シリコン膜に限らず、酸化膜以外の所望の材料で絶縁膜(例えば窒化シリコン膜)を設けることができる。
実施例3では、In−Al−O(あるいはIn−Sn−Al−O)薄膜を活性層に用いたトップチャネル構造の薄膜トランジスタの例を説明したが、このIn−Al−O(あるいはIn−Sn−Al−O)薄膜に代えて、In−Sn−Si−O薄膜やIn−Si−O薄膜を用いることができる。
以上、実施例1〜3では、In−Si−O薄膜(あるいはIn−Sn−Si−O薄膜)やIn−Al−O薄膜(あるいはIn−Sn−Al−O薄膜)の成膜のために真空プロセスであるスパッタ法を用いた。薄膜トランジスタ製造プロセスをより低コスト化するためには、これらの薄膜を溶液状態から固化するプロセスによる成膜方法を用いて形成することが望ましい。
この成膜方法では、少なくともIn、Si、O元素と有機溶媒を含む液体を基板上に塗布又は印刷して、その後、150℃以上の温度で熱処理を行う。これにより、平均的なキャリア密度が1×1015cm−3以上1×1019cm−3以下であり、且つ、カーボン密度が1×1019cm−3以下となるIn−Si−O薄膜を形成することができる。
まず、In、Si、Oのいずれかを含む分子体が酢酸ブチルやキシレンなどの溶媒に溶解している溶液を準備した。In、Si、Oのいずれかを含む分子体としては、インジウム塩化物(InCl)、シロキサン(Si−OHを含む)を用いることができる。ここで、溶液中の原子数比に関しては、Inに対するSiの平均的原子数比が0.1以上0.4以下となるようにした。
次に、この溶液を3000rpm程度の回転速度でスピン塗布し、スピン塗布から1分以内に雰囲気温度200℃設定のオーブンに導入し、大気雰囲気下で固化させることでIn−Si−O薄膜を形成した。
このようにして形成したIn−Si−O薄膜のキャリア密度は1×1017cm−3のオーダー、またカーボン密度は1×1016cm−3のオーダーであり、スパッタ成膜で作製した薄膜トランジスタと同程度の良好な電気特性を実現した。このような成膜方法では、インクジェット法により、所望のパターン形状のIn−Si−O薄膜を直接描画する方法も用いることができる。
この成膜方法において、酸化物薄膜中のカーボン密度を1×1019cm−3以下にすることは重要である。例えば、カーボン密度が5×1018cm−3の場合にはオンオフ比6桁、電界効果移動度4cm−1−1程度の薄膜トランジスタが得られたが、カーボン密度が2×1019cm−3まで増えるとオンオフ比は3桁、電界効果移動度は0.02cm−1−1と著しい特性低下が見られた。
また、この成膜方法においては、原料溶液をスピン塗布あるいはインクジェット印刷した後に、素早く(例えば2分以内に)酸素が存在する150℃以上の雰囲気(例えば、大気雰囲気の150℃以上に設定のオーブンなど)に移す処理が重要である。このような処理により、原料液の膜を固化し、酸化物薄膜を形成することで、膜中のカーボンを二酸化炭素として膜外に放出させ、膜中の残存カーボン密度を1×1019cm−3以下とすることができた。
上記の例ではIn−Si−O薄膜の成膜方法について説明したが、少なくともIn、Al、Oのいずれかを含む分子体が酢酸ブチル等の溶媒に溶解している溶液を用いて、同様な手法でIn−Al−O薄膜を形成することも可能である。In、Al、Oのいずれかを含む分子体としては、インジウム塩化物(InCl)、アルミニウム塩化物(AlCl)、アルミン酸塩(Al−OHを含む)を用いることができる。インジウム塩化物、アルミニウム塩化物及びアルミン酸塩の三つの化合物を含んだ溶液を用いてもよいし、インジウム塩化物及びアルミン酸塩の二つの化合物を含んだ溶液を用いてもよい。
本発明の実施形態は、液晶ディスプレイや有機ELディスプレイ、電子ペーパー等のフラットパネルディスプレイの画素駆動素子に利用することが可能である。特に、本発明の実施形態では、酸化物半導体薄膜の元素組成比およびキャリア密度を制御しているので、閾値電圧等の電気特性がより精密に制御された薄膜トランジスタが得られる。従って、画素駆動素子のみならず、インバータをベースにした論理回路のようなより高性能回路にも利用できる。
また、本発明の実施形態は、室温成膜した場合でも、典型的な300℃成膜の非晶質シリコンよりも1桁程度電子移動度が高い酸化物半導体薄膜を提供できるため、室温成膜でも良好な特性を有する薄膜トランジスタアレイの形成が可能である。従って、耐熱性の低い樹脂基板上でも良好な特性が得られるので、フレキシブル樹脂基板ディスプレイへの応用も可能である。
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
この出願は、2010年2月1日に出願された日本出願特願2010−020528を基礎とする優先権を主張し、その開示の全てをここに取り込む。
10 絶縁性基板
11 ゲート電極
12 ゲート絶縁膜
13 酸化物薄膜
14 ソース・ドレイン電極
15 保護絶縁膜

Claims (10)

  1. アモルファス酸化物薄膜を活性層に用いた薄膜トランジスタであって、
    前記アモルファス酸化物薄膜は、主成分として、
    インジウム(In)と、
    酸素(O)と、
    シリコン(Si)、アルミニウム(Al)、ゲルマニウム(Ge)、タンタル(Ta)、マグネシウム(Mg)及びチタン(Ti)からなる群から選ばれる金属元素(M)とを含み、
    該アモルファス酸化物薄膜内のInに対するMの原子数比が0.1以上0.4以下であり、且つ、
    該アモルファス酸化物薄膜内のキャリア密度が1×1015cm−3以上1×1019cm−3以下である、薄膜トランジスタ。
  2. 前記金属元素(M)がSi又はAlである、請求項1に記載の薄膜トランジスタ。
  3. 前記アモルファス酸化物薄膜は、さらに錫(Sn)を含み、
    該アモルファス酸化物薄膜内のInに対するSnの原子数比が0.03以上0.5以下である、請求項1又は2に記載の薄膜トランジスタ。
  4. 前記薄膜トランジスタは、前記アモルファス酸化物薄膜に接するゲート絶縁膜を有し、
    前記金属元素(M)がSi又はAlであり、
    MがSiの場合は前記ゲート絶縁膜が酸化シリコン膜であり、
    MがAlの場合は前記ゲート絶縁膜が酸化アルミニウムである、請求項1から3のいずれか一項に記載の薄膜トランジスタ。
  5. 主成分として、インジウム(In)と、酸素(O)と、シリコン(Si)、アルミニウム(Al)、ゲルマニウム(Ge)、タンタル(Ta)、マグネシウム(Mg)及びチタン(Ti)からなる群から選ばれる金属元素(M)とを含み、
    Inに対するMの原子数比が0.1以上0.4以下であり、且つ、
    キャリア密度が1×1015cm−3以上1×1019cm−3以下である、アモルファス酸化物薄膜。
  6. 前記アモルファス酸化物薄膜は、さらに錫(Sn)を含み、
    該アモルファス酸化物薄膜内のInに対するSnの原子数比が0.03以上0.5以下である、請求項5に記載のアモルファス酸化物薄膜。
  7. 請求項1に記載の薄膜トランジスタの製造方法であって、
    下記のガス圧比の条件式:
    0.05<酸素ガス分圧/(希ガス分圧+酸素ガス分圧)<0.25
    を満たす希ガスと酸素を含む混合ガスの雰囲気下でスパッタリングを行うことにより前記アモルファス酸化物薄膜を成膜する、薄膜トランジスタの製造方法。
  8. 請求項3に記載の薄膜トランジスタの製造方法であって、
    下記のガス圧比の条件式:
    0.05<酸素ガス分圧/(希ガス分圧+酸素ガス分圧)<0.25
    を満たす希ガスと酸素を含む混合ガスの雰囲気下でスパッタリングを行うことにより前記アモルファス酸化物薄膜を成膜する、薄膜トランジスタの製造方法。
  9. 前記のアモルファス酸化物薄膜の成膜において150℃以上の基板温度でスパッタリングを行う、あるいは、
    前記のアモルファス酸化物薄膜の成膜において150℃未満の基板温度でスパッタリングを行い、その後に150℃以上の熱処理を行う、請求項7又は8に記載の薄膜トランジスタの製造方法。
  10. 請求項1に記載の薄膜トランジスタの製造方法であって、
    In、前記金属元素(M)及びOを含む液体を基板上に塗布又は印刷し、その後、カーボン密度が1×1019cm−3以下となるように150℃以上で熱処理を行って該液体を固化し、前記アモルファス酸化物薄膜を形成する、薄膜トランジスタの製造方法。
JP2011551964A 2010-02-01 2011-02-01 アモルファス酸化物薄膜、これを用いた薄膜トランジスタ及びその製造方法 Pending JPWO2011093506A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010020528 2010-02-01
JP2010020528 2010-02-01
PCT/JP2011/052016 WO2011093506A1 (ja) 2010-02-01 2011-02-01 アモルファス酸化物薄膜、これを用いた薄膜トランジスタ及びその製造方法

Publications (1)

Publication Number Publication Date
JPWO2011093506A1 true JPWO2011093506A1 (ja) 2013-06-06

Family

ID=44319483

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011551964A Pending JPWO2011093506A1 (ja) 2010-02-01 2011-02-01 アモルファス酸化物薄膜、これを用いた薄膜トランジスタ及びその製造方法

Country Status (6)

Country Link
US (1) US20120286265A1 (ja)
EP (1) EP2533293A4 (ja)
JP (1) JPWO2011093506A1 (ja)
KR (1) KR20120120388A (ja)
CN (1) CN102742015A (ja)
WO (1) WO2011093506A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908945B2 (en) 2015-09-15 2024-02-20 Ricoh Company, Ltd. Coating liquid for forming n-type oxide semiconductor film, method for producing n-type oxide semiconductor film, and method for producing field-effect transistor

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120001179A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI541904B (zh) 2011-03-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5965338B2 (ja) * 2012-07-17 2016-08-03 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
JP6208971B2 (ja) * 2012-09-14 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置、及び半導体装置の製造方法
CN105779940A (zh) * 2012-11-08 2016-07-20 株式会社半导体能源研究所 金属氧化物膜及金属氧化物膜的形成方法
US20140295584A1 (en) * 2013-03-27 2014-10-02 International Business Machines Corporation Low energy collimated ion milling of semiconductor structures
JP6454974B2 (ja) * 2013-03-29 2019-01-23 株式会社リコー 金属酸化物膜形成用塗布液、金属酸化物膜の製造方法、及び電界効果型トランジスタの製造方法
JP2018157167A (ja) * 2017-03-21 2018-10-04 株式会社リコー 電界効果型トランジスタ、表示素子、表示装置、システム
KR20200089794A (ko) * 2019-01-17 2020-07-28 삼성디스플레이 주식회사 표시 장치와 그의 제조 방법
JP7128284B2 (ja) * 2019-06-28 2022-08-30 株式会社アルバック スパッタリングターゲットの製造方法
JP7440372B2 (ja) 2020-08-11 2024-02-28 株式会社アルバック 酸化物半導体膜の形成方法及び電子部品
CN112103177B (zh) * 2020-09-22 2023-01-24 山东大学 一种非晶铟铝锡氧化物半导体薄膜的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009081413A (ja) * 2007-09-05 2009-04-16 Canon Inc 電界効果型トランジスタ
JP2009147069A (ja) * 2007-12-13 2009-07-02 Canon Inc 電界効果型トランジスタ
JP2010010549A (ja) * 2008-06-30 2010-01-14 Konica Minolta Holdings Inc 薄膜トランジスタの製造方法及び薄膜トランジスタ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
US8679587B2 (en) * 2005-11-29 2014-03-25 State of Oregon acting by and through the State Board of Higher Education action on Behalf of Oregon State University Solution deposition of inorganic materials and electronic devices made comprising the inorganic materials
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5170886B2 (ja) 2008-07-10 2013-03-27 古河電気工業株式会社 光反射板の光強度分布シミュレーション装置、シミュレーション方法、および該方法を実行させるプログラム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009081413A (ja) * 2007-09-05 2009-04-16 Canon Inc 電界効果型トランジスタ
JP2009147069A (ja) * 2007-12-13 2009-07-02 Canon Inc 電界効果型トランジスタ
JP2010010549A (ja) * 2008-06-30 2010-01-14 Konica Minolta Holdings Inc 薄膜トランジスタの製造方法及び薄膜トランジスタ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908945B2 (en) 2015-09-15 2024-02-20 Ricoh Company, Ltd. Coating liquid for forming n-type oxide semiconductor film, method for producing n-type oxide semiconductor film, and method for producing field-effect transistor

Also Published As

Publication number Publication date
US20120286265A1 (en) 2012-11-15
EP2533293A4 (en) 2016-12-07
EP2533293A1 (en) 2012-12-12
KR20120120388A (ko) 2012-11-01
WO2011093506A1 (ja) 2011-08-04
CN102742015A (zh) 2012-10-17

Similar Documents

Publication Publication Date Title
WO2011093506A1 (ja) アモルファス酸化物薄膜、これを用いた薄膜トランジスタ及びその製造方法
US9276129B2 (en) Semiconductor device in which oxygen deficiency in semiconductor is reduced and method for manufacturing the same
JP5780902B2 (ja) 半導体薄膜、薄膜トランジスタ及びその製造方法
JP5213458B2 (ja) アモルファス酸化物及び電界効果型トランジスタ
US8748879B2 (en) Semiconductor device, thin film transistor and a method for producing the same
JP5116290B2 (ja) 薄膜トランジスタの製造方法
JP5972065B2 (ja) 薄膜トランジスタの製造方法
JP5725698B2 (ja) アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ
JP6338361B2 (ja) 半導体物質とそれを含む薄膜トランジスタ及び該薄膜トランジスタを含む電子素子
TW200941729A (en) Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
Bukke et al. High performance of a‐IZTO TFT by purification of the semiconductor oxide precursor
KR20070085828A (ko) 비정질 산화물을 사용한 전계 효과 트랜지스터
JPWO2008099863A1 (ja) 半導体,半導体装置及び相補型トランジスタ回路装置
JP2008219008A (ja) 薄膜トランジスタ及びその製造方法
JP2009260254A (ja) 酸化物半導体薄膜用組成物、これを採用した電界効果トランジスタ及びその製造方法
KR20130064116A (ko) 배선 구조 및 표시 장치
JP2010123913A (ja) 薄膜トランジスタ及びその製造方法
JP2007115808A (ja) トランジスタ
JP2007115807A (ja) トランジスタ
US20090242881A1 (en) Thin film transistor substrate, display device having the same and method of manufacturing the display device
Tsay et al. Solution processed amorphous InGaZnO semiconductor thin films and transistors
JP2012028481A (ja) 電界効果型トランジスタ及びその製造方法
Ryu et al. Solution‐processed oxide semiconductors for low‐cost and high‐performance thin‐film transistors and fabrication of organic light‐emitting‐diode displays
JP5857432B2 (ja) 薄膜トランジスタの製造方法
JP6308583B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法および半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140114

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140902

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150303