JP2017121073A - 画像センサにおける画素ビニング - Google Patents

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Abstract

【課題】ビニング画像の画質と空間分解能を高めることができる撮像システム及びビニング技術を提供する。【解決手段】画素アレイ内の対角的に位置するいくつかの画素からの電荷を加算することによって画素ビニングを行う。画素アレイ内の対角的に位置する画素からの画素信号出力を出力線上で合成することができる。加算された電荷を表す信号は、ビニングされた２×１クラスタを生成する。合成された画素信号を表す信号は、ビニングされた２×１クラスタを生成する。これらの加算された電荷を表す信号と、合成された画素信号を表す信号とをデジタル的に合成して、ビニングされた２×２画素を生成することができる。画素アレイ内の他の画素に対しては、それぞれの共通検知領域上で電荷を加算した後に、加算された電荷を表す電圧信号をそれぞれの出力線上で合成することによって直交ビニングを行うことができる。【選択図】図５

Description

本発明は、一般に電子装置に関し、具体的には、電子装置のための画像センサに関する。
カメラ及びその他の撮像装置は、多くの場合、電荷結合素子（ＣＣＤ）画像センサ又は相補型金属酸化膜半導体（ＣＭＯＳ）画像センサなどの１又はそれ以上の画像センサを用いて画像を取り込む。状況によっては、複数の画素によって生成された電荷又は信号が、単一の信号にビニング又は合成される。例えば、カメラの出力画像の解像度がカメラ内の画像センサの解像度よりも低い場合、或いは画像を低照度で取り込む際の感度を高めるために、画素ビニングを使用することができる。画素ビニングは、画素アレイ内で、又は画素アレイから信号を読み出した後に行うことができる。画素アレイから画素を読み出した後に画素を加算しても、相変わらず全ての画素を読み出す必要があるので読み出し時間が増えることはない。また、読み出し回路によって生じるノイズが画素信号に加算される。このさらなるノイズが信号対ノイズ比を低下させ、これによって画質が悪化する恐れがある。
画素アレイ内で画素を加算すると、画素アレイから読み出される画素が少なくなるので読み出し時間を短縮することができる。一般に、画素アレイ内での画素の加算は直交方向に行われる。図１に、Ｂａｙｅｒ（ベイヤー）のカラーフィルタ配列を用いた画像センサ内の画素の直交加算を示す。これらの画素は、一般的に文字Ａ、Ｂ、Ｃ及びＤで識別される。直交ビニングでは、各色平面内の隣接画素を共にビニングして、２×１又は２×２画素の直交クラスタを形成する。図１には、２×２画素の４つのクラスタを示している。クラスタ１００内では、４つの画素Ａが共に加算され、クラスタ１０２内では、４つの画素Ｂが共に加算され、クラスタ１０４内では、４つの画素Ｃが共に加算され、クラスタ１０６内では、４つの画素Ｄが共に加算されている。しかしながら、クラスタ同士を直交的に加算すると、これらのクラスタは互いに整列しない。この不整列が画像内に空間的カラーアーチファクトを生み出し、これによって画質が低下する恐れがある。
本明細書で説明する実施形態は、ビニング画像の画質と空間分解能を高めることができる撮像システム及びビニング技術を提供するものであり、低電力動作モード、高感度、及び撮像システムのフレームレートの増大を可能にすることもできる。１つの態様では、画像センサが、画素アレイ内に複数の画素を含むことができる。画像センサ内の電荷をビニングする方法が、第１の対角方向に沿って位置する２又はそれ以上の画素内の電荷を加算し、この加算された電荷を画素アレイから読み出すことによって第１の対角加算信号を生成するステップと、第１の対角方向に沿って位置する２又はそれ以上の画素からの信号を平均化することによって第２の対角加算信号を生成するステップとを含むことができる。第１及び第２の対角加算信号は、デジタル信号に変換してデジタル的に合成することができる。２又はそれ以上の画素内の電荷は、単一の色平面に関連することも、又は異なる色平面に関連することもできる。同様に、平均化された信号も、単一の色平面に関連することも、又は異なる色平面に関連することもできる。例えば、これらの異なる色平面は、Ｂａｙｅｒのカラーフィルタ配列における第１の緑色平面及び第２の緑色平面とすることができる。
別の態様では、第１の直交方向に沿って位置する画素内の電荷を加算して、この加算された電荷を表す信号を生成し、この加算された電荷を表す２又はそれ以上の信号を平均化し、これらの平均化された信号を画素アレイから読み出すことによって直交ビニングを行うことができる。
別の態様では、画像取込装置が、異なる検知領域に各々が動作可能に接続された画素グループに分割された画素と、各検知領域及び異なる出力線に動作可能に接続された読み出し回路とを含むことができる。第１のスイッチは、第１の出力線の組及び第２の出力線の組に動作可能に接続することができる。処理装置は、画素に動作可能に接続することができる。処理装置は、グループ内の２又はそれ以上の画素が、それぞれの検知領域上で電荷を加算することを選択的に可能にし、それぞれの読み出し回路が、加算された電荷を検知領域から読み出すことを可能にするように適合することができる。処理装置は、２つのグループ内の２又はそれ以上の画素が、それぞれの検知領域に電荷を転送することを選択的に可能にし、それぞれの読み出し回路が、それぞれの検知領域から電荷を読み出して電圧信号を生成することを可能にし、スイッチが、第１の出力線の組における出力線と、第２の出力線の組における出力線とを共に接続して電圧信号を合成することを選択的に可能にするように適合することができる。
別の態様では、画像センサが、画素アレイ内に複数の画素を含むことができる。画像センサ内の電荷をビニングする方法が、対角的に隣接する第１の画素対における電荷を加算し、この加算された電荷を画素アレイから読み出すことによって第１の対角加算信号を生成するステップと、対角的に隣接する第２の画素対から出力された電圧信号を合成し、この合成された電圧信号を画素アレイから読み出すことによって第２の対角加算信号を生成するステップとを含むことができ、対角的に隣接する第１及び第２の画素対は、画素アレイ内で第１の対角方向に沿って対角的に隣接する。対角的に隣接する第１の画素対における電荷、及び対角的に隣接する第２の画素対における電圧信号は、単一の色平面に関連することも、又は異なる色平面に関連することもできる。第１及び第２の対角加算信号は、第１及び第２のデジタル対角加算信号に変換してデジタル的に合成することができる。第１の直交方向の第１の画素対における電荷を加算して第１の電圧信号を生成し、第２の直交方向の第２の画素対における電荷を加算して第２の電圧信号を生成することによって直交ビニングを行うこともできる。第１及び第２の電圧信号は、２つの出力線を共に電気的に接続することによって形成された出力線上で合成することができる。
本発明の実施形態は、以下の図面を参照することによってさらに良く理解される。図面の要素は、必ずしも互いに対して縮尺通りではない。図に共通する同じ特徴部については、可能であれば同じ符号を用いて示している。
画素センサ内の画素の直交加算を示す図である。 １又はそれ以上のカメラを含む電子装置の前方斜視図である。 図２Ａの電子装置の後方斜視図である。 図２の電子装置の簡略ブロック図である。 図２Ａの線４−４に沿って切り取った、図２Ａの電子装置の断面図である。 画像センサ４０２としての使用に適した画像センサの一例の簡略ブロック図である。 画像センサ内での使用に適した画素の単純化した概略図である。 画像センサとの使用に適したカラーフィルタ配列の一例を示す図である。 Ｂａｙｅｒのカラーフィルタ配列パターンを示す図である。 共有画素アーキテクチャの一例を示す図である。 画素ビニングの方法例のフローチャートである。 図１０の方法を行うのに適した画像センサの単純化した概略図である。 図１１に示す画像センサの一部の拡大図である。 Ｂａｙｅｒのカラーフィルタパターン、及び２×２画素ビニングの一例を示す図である。 Ｂａｙｅｒのカラーフィルタパターン、及び２×２画素ビニングの別の例を示す図である。 Ｂａｙｅｒのカラーフィルタパターン、及び２×１画素ビニングの一例を示す図である。
本明細書で説明する実施形態では、様々なビニング操作について説明する。画素アレイ内の対角的に位置するいくつかの画素からの電荷を加算することによって画素ビニングを行うことができる。画素アレイ内の対角的に位置する画素からの画素電圧信号出力を出力線上で合成することができる。加算された電荷を表す信号は、ビニングされた２×１クラスタを生成する。合成された画素信号を表す信号は、ビニングされた２×１クラスタを生成する。加算された電荷を表す信号と、合成された電圧信号を表す信号とをデジタル的に合成して、ビニングされた２×２画素を生成することができる。画素アレイ内の他の画素に対しては、それぞれの共通検知領域で電荷を加算した後に、この加算された電荷を表す電圧信号をそれぞれの出力線上で合成することによって直交ビニングを行うことができる。
ここで図２Ａ〜図２Ｂを参照すると、ある実施形態における、１又はそれ以上のカメラを含む電子装置の前方及び後方斜視図を示している。電子装置２００は、第１のカメラ２０２、第２のカメラ２０４、エンクロージャ２０６、ディスプレイ２１０、入力／出力（Ｉ／Ｏ）装置２０８、及び１又は複数のカメラのための任意のフラッシュ２１２又は光源を含む。電子装置２００は、例えば１又はそれ以上のプロセッサ、メモリ要素及びネットワークインターフェイスなどの、コンピュータ装置又は電子装置に特有の１又はそれ以上の内部構成要素（図示せず）を含むこともできる。
図示の実施形態では、電子装置２００がスマートフォンとして実装される。しかしながら、他の実施形態は、この構成に限定されない。以下に限定されるわけではないが、ネットブック又はラップトップコンピュータ、タブレットコンピュータ装置、デジタルカメラ、ウェアラブル電子装置又は通信装置、スキャナ、ビデオレコーダ及びコピー機を含む他のタイプのコンピュータ装置又は電子装置も、１又はそれ以上のカメラを含むことができる。
図２Ａ〜図２Ｂに示すように、エンクロージャ２０６は、外面又は部分的外面、及び電子装置２００の内部構成要素のための保護ケースを形成し、ディスプレイ２１０を少なくとも部分的に取り囲むことができる。エンクロージャ２０６は、前面部品及び背面部品などの、共に動作可能に結合された１又はそれ以上の構成部品によって形成することができる。或いは、エンクロージャ２０６は、ディスプレイ２１０に動作可能に結合された単一の部品で形成することもできる。
Ｉ／Ｏ装置２０８は、あらゆるタイプの入力又は出力装置を用いて実装することができる。ほんの一例として、Ｉ／Ｏ装置２０８は、スイッチ、ボタン、容量センサ又はその他の入力機構とすることができる。Ｉ／Ｏ装置２０８は、ユーザが電子装置２００と相互作用することを可能にする。例えば、Ｉ／Ｏ装置２０８は、音量変更、ホーム画面への復帰などを行うためのボタン又はスイッチとすることができる。電子装置は、１又はそれ以上の入力装置及び／又は出力装置を含むことができ、各装置は、単一のＩ／Ｏ機能又は複数のＩ／Ｏ機能を有することができる。例としては、マイク、スピーカ、タッチセンサ、ネットワーク又は通信ポート、及び無線通信装置が挙げられる。いくつかの実施形態では、Ｉ／Ｏ装置２０８及び／又はディスプレイ２１０に１又はそれ以上のタッチセンサを含めることができる。
ディスプレイ２１０は、電子装置２００に動作可能又は通信可能に接続することができる。ディスプレイ２１０は、レティナディスプレイ、カラー液晶ディスプレイ（ＬＣＤ）、又は有機発光ダイオードディスプレイ（ＯＬＥＤ）などのあらゆるタイプの好適なディスプレイを用いて実装することができる。ディスプレイ２１０は、電子装置２００の視覚的出力を提供し、又は電子装置へのユーザ入力を受け取るように機能することができる。例えば、ディスプレイ２１０は、１又はそれ以上のユーザタッチ及び／又は力入力を検出できるマルチタッチ容量センサ式タッチ画面とすることができる。
電子装置２００は、いくつかの内部構成要素を含むこともできる。図３に、電子装置２００の簡略ブロック図の一例を示す。この電子装置は、１又はそれ以上のプロセッサ３００、記憶又はメモリ要素３０２、入力／出力インターフェイス３０４、電源３０６、及びセンサ３０８を含むことができ、以下、これらの各々について順に説明する。
１又はそれ以上のプロセッサ３００は、電子装置２００の動作の一部又は全部を制御することができる。（単複の）プロセッサ３００は、電子装置２００の構成要素の実質的に全てと直接的又は間接的に通信することができる。例えば、１又はそれ以上のシステムバス３１０又はその他の通信機構が、（単複の）プロセッサ３００、カメラ２０２、２０４、ディスプレイ２１０、１又はそれ以上のＩ／Ｏ装置２０８、及び／又は１又はそれ以上のセンサ３０８間の通信を提供することができる。（単複の）プロセッサ３００は、データ又は命令の処理、受信又は送信を行うことができるいずれかの電子装置として実装することができる。例えば、１又はそれ以上のプロセッサ３００は、マイクロプロセッサ、中央処理装置（ＣＰＵ）、特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）、又は複数のこのような装置の組み合わせとすることができる。本明細書の説明における「プロセッサ」という用語は、単一のプロセッサ又は処理装置、複数のプロセッサ、複数の処理装置、又は好適に構成されたその他の計算要素を含むことを意味する。
メモリ３０２は、電子装置２００が使用できる電子データを記憶することができる。例えば、メモリ３０２は、音声ファイル、文書ファイル、タイミング信号及び画像データなどの電子データ又はコンテンツを記憶することができる。メモリ３０２は、あらゆるタイプのメモリとして構成することができる。ほんの一例として、メモリ３０２は、ランダムアクセスメモリ、リードオンリメモリ、フラッシュメモリ、リムーバブルメモリ又はその他のタイプの記憶素子としてあらゆる組み合わせで実装することができる。
入力／出力インターフェイス３０４は、ユーザ、或いは１又はそれ以上の他の電子装置からデータを受け取ることができる。また、入力／出力インターフェイス３０４は、ユーザ又は他の電子装置へのデータ送信を容易にすることもできる。例えば、電子装置２００がスマートフォンである実施形態では、入力／出力インターフェイス３０４が、無線又は有線接続を介してネットワークからデータを受け取り、又は電子信号を送信及び伝送することができる。無線及び有線接続の例としては、以下に限定されるわけではないが、セルラー、ＷｉＦｉ、Ｂｌｕｅｔｏｏｔｈ(登録商標)及びイーサネット(登録商標)が挙げられる。１又はそれ以上の実施形態では、入力／出力インターフェイス３０４が、複数のネットワーク又は通信機構をサポートする。例えば、入力／出力インターフェイス３０４は、Ｂｌｕｅｔｏｏｔｈ(登録商標)ネットワークを介して別の装置と対になってこの別の装置に信号を転送すると同時に、ＷｉＦｉ又はその他の有線又は無線接続から信号を受け取ることができる。
１又はそれ以上の電源３０６は、電子装置２００に電力を供給できるいずれかの装置を用いて実装することができる。例えば、電源３０６は、バッテリーとすることができる。これに加えて、又はこれとは別に、この電源は、電子装置が電源コードを用いて接続する壁コンセントとすることができる。これに加えて、又はこれとは別に、この電源は、電子装置２００がユニバーサルシリアルバス（ＵＳＢ）ケーブルなどの接続ケーブルを用いて接続する別の電子装置とすることができる。
１又はそれ以上のセンサ３０８は、あらゆるタイプのセンサを用いて実装することができる。センサ例としては、以下に限定されるわけではないが、オーディオセンサ（例えば、マイク）、光センサ（例えば、周辺光センサ）、ジャイロスコープ、加速度計及び生体センサが挙げられる。１又はそれ以上のセンサ３０８は、電子装置の機能を強化又は変更するために使用できるデータをプロセッサ３００に提供するために使用することができる。
図２Ａ及び図２Ｂを参照しながら説明したように、電子装置２００は、１又はそれ以上のカメラ２０２、２０４、及び１又は複数のカメラのための任意のフラッシュ２１２又は光源を含む。図４は、図２Ａの線４−４に沿って切り取ったカメラ２０２の簡略断面図である。図４には第１のカメラ２０２を示しているが、当業者であれば、第２のカメラ２０４も第１のカメラ２０２と実質的に同様のものであると認識するであろう。いくつかの実施形態では、一方のカメラがグローバルシャッター構成の画像センサを含み、一方のカメラがローリングシャッター構成の画像センサを含むことができる。他の例では、一方のカメラが、他方のカメラ内の画像センサよりも高解像度の画像センサを含むことができ、或いはこれらの画像センサを２つの異なるタイプの画像センサ（例えば、ＣＭＯＳとＣＣＤ）として構成することができる。
カメラ２０２は、画像センサ４０２と光学的に通信する撮像段４００を含む。撮像段４００は、エンクロージャ２０６と動作可能に接続され、画像センサ４０２の前方に位置する。撮像段４００は、レンズ、フィルタ、絞り及びシャッターなどの従来の要素を含むことができる。撮像段４００は、撮像段４００の視野内の光４０４を画像センサ４０２上に導き、合焦させ、又は透過させる。画像センサ４０２は、この入射光を電気信号に変換することによって対象シーンの１又はそれ以上の画像を取り込む。
画像センサ４０２は、支持構造４０６によって支持される。支持構造４０６は、以下に限定されるわけではないが、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）技術、シリコン・オン・サファイア（ＳＯＳ）技術、ドープ及び非ドープ半導体、半導体基板上に形成されたエピタキシャル層、半導体基板内に形成された井戸領域又は埋め込み層及びその他の半導体構造を含む半導体ベースの材料とすることができる。
撮像段４００又は画像センサ４０２の様々な要素は、図３のプロセッサ３００などのプロセッサ又はメモリから供給されるタイミング信号又はその他の信号によって制御することができる。撮像段４００内の要素の一部又は全部は、単一の構成要素に統合することができる。また、撮像段４００内の要素の一部又は全部は、画像センサ４０２、及び場合によっては電子装置２００の１又はそれ以上の追加要素と一体化してカメラモジュールを形成することができる。例えば、いくつかの実施形態では、プロセッサ又はメモリを画像センサ４０２と一体化することができる。
次に図５を参照すると、図４に示す画像センサ４０２としての使用に適した画像センサの一例の平面図を示している。図示の画像センサは、相補型金属酸化膜半導体（ＣＭＯＳ）画像センサである。画像センサ５００は、画像プロセッサ５０２及び撮像領域５０４を含むことができる。撮像領域５０４は、画素５０６を含む画素アレイとして実装することができる。図示の実施形態では、画素アレイが行列配置で構成されている。しかしながら、他の実施形態は、この構成に限定されない。画素アレイ内の画素は、例えば六角形構成などのあらゆる好適な構成で配置することができる。
撮像領域５０４は、１又はそれ以上の列選択線又は出力線５１０を介して列選択部５０８と通信することができる。撮像領域５０４は、１又はそれ以上の行選択線５１４を介して行選択部５１２と通信することもできる。行選択部５１２は、特定の行内の全ての画素５０６などの特定の画素５０６又は画素グループを選択的にアクティブにする。列選択部５０８は、選択画素５０６又は画素グループ（例えば、選択された行内の全ての画素）から出力されたデータを選択的に受け取る。
行選択部５１２及び列選択部５０８は、画像プロセッサ５０２と通信することができる。画像プロセッサ５０２は、行選択部５１２及び列選択部５０８に電荷を転送するための信号を供給し、画素５０６内の光検出器（図示せず）から電荷量を表す信号を読み出すことができる。画像プロセッサ５０２は、画素５０６からのデータを処理し、このデータをプロセッサ３００及び／又は電子装置２００のその他の構成要素に提供することができる。なお、実施形態によっては、画像プロセッサ５０２をプロセッサ３００に組み込むことも、又はプロセッサ３００から分離することもできる。
次に図６を参照すると、図５に示す画素５０６としての使用に適した画素の単純化した概略図を示している。画素６００は、光検出器（ＰＤ）６０２、転送トランジスタ（ＴＸ）６０４、検知領域６０６、リセット（ＲＳＴ）トランジスタ６０８、読み出し（ＳＦ）トランジスタ６１０、及び行選択（ＲＳ）トランジスタ６１２を含む。検知領域６０６は、光検出器６０２から受け取った電荷を一時的に蓄積することができるので、図示の実施形態ではコンデンサとして示している。後述するように、光検出器６０２から電荷が転送された後、この電荷は、リセットトランジスタ６０８のゲートがパルス送出して検知領域の電圧がリセットされるまで検知領域６０６に記憶することができる。検知領域６０６内の電荷は、行選択トランジスタ６１２のゲートがパルス送出した時に読み出される。
転送トランジスタ６０４の一方の端子は光検出器６０２に接続され、他方の端子は検知領域６０６に接続される。リセットトランジスタ６０８の一方の端子及び読み出しトランジスタ６１０の一方の端子は、電源電圧（Ｖｄｄ）６１４に接続される。リセットトランジスタ６０８の他方の端子は検知領域６０６に接続され、読み出しトランジスタ６１０の他方の端子は行選択トランジスタ６１２の端子に接続される。行選択トランジスタ６１２の他方の端子は出力線５１０に接続される。
ほんの一例として、１つの実施形態では、光検出器６０２がフォトダイオード（ＰＤ）又はｐｉｎフォトダイオードとして実装され、検知領域６０６がフローティングディフュージョン（ＦＤ）として実装され、読み出しトランジスタ６１０がソースフォロワトランジスタ（ＳＦ）として実装される。光検出器６０２は、電子ベースのフォトダイオード又はホールベースのフォトダイオードとすることができる。なお、本明細書で使用する光検出器という用語は、フォトダイオード、ｐｉｎフォトダイオード、フォトゲート又はその他の光子感受性領域などの、実質的にあらゆるタイプの光子又は光検出素子を含むことを意味する。また、本明細書で使用する検知領域という用語は、実質的にあらゆるタイプの電荷記憶領域又は電荷変換領域を含むこと意味する。
当業者であれば、他の実施形態ではさらなる又は異なる構成要素を用いて画素６００を実装することができると認識するであろう。例えば、行選択トランジスタを省略することができ、パルス電源モードを用いて画素を選択し、複数の光検出器及び転送トランジスタによって検知領域を共有することができ、或いは複数の光検出器、転送ゲート及び検知領域によってリセットトランジスタ及び読み出しトランジスタを共有することができる。
画像を取り込む際には、画素の統合期間が開始され、光検出器６０２が、入射光に応答して光生成電荷を蓄積する。統合期間が終了すると、転送トランジスタ６０４のゲートが選択的にパルス送出することによって光検出器６０２内の蓄積電荷が検知領域６０６に転送される。通常は、光検出器６０２から検知領域６０６に電荷が転送される前に、リセットトランジスタ６０８を用いて検知領域６０６（ノード６１６）の電圧を所定のレベルにリセットする。画素の電荷を読み出す際には、行選択部５１２及び行選択ライン５１４を通じて行選択トランジスタのゲートをパルス送出させて、読み出す対象の画素（又は画素の行）を選択する。読み出しトランジスタ６１０は、検知領域６０６の電圧を検知し、行選択トランジスタ５１２は、この電圧を出力線５１０に送る。
いくつかの実施形態では、カメラなどの画像取込装置が、レンズを覆うシャッターを含まないこともあり、従って画像センサを常に光に曝すことができる。これらの実施形態では、所望の画像を取り込む前に、光検出器のリセット又は空乏化を行うことが必要になる場合がある。光検出器からの電荷が枯渇すると、転送ゲート及びリセットゲートがオフになって光検出器が隔絶される。これにより、光検出器は、統合を開始して光生成電荷を収集することができる。
一般に、光検出器は、色の識別又は分離を困難にする、波長特異性をほとんど又は全く有していない光を検出する。色分離が望ましい時には、画素アレイにわたってカラーフィルタ配列を配置して、画素アレイ内の光検出器によって検知された光の波長をフィルタ処理することができる。カラーフィルタ配列は、通常は各々がそれぞれの画素にわたって配置されるフィルタ素子の寄せ集めである。フィルタ素子は、光検出器によって検出された光の波長を制限することにより、取り込んだ画像内の色情報の分離及び識別を可能にする。図７に、ある実施形態における、画像センサとの使用に適したカラーフィルタ配列の一例を示す。このカラーフィルタ配列（ＣＦＡ）７００は、フィルタ素子７０２、７０４、７０６、７０８を含む。限られた数のフィルタ素子しか示していないが、当業者であれば、ＣＦＡは数千個又は数百万個のフィルタ素子を含むことができると認識するであろう。
１つの実施形態では、各フィルタ素子が光の波長を制限する。別の実施形態では、一部のフィルタ素子が光の波長をフィルタ処理し、他のフィルタ素子が全整色性である。全整色性フィルタ素子は、ＣＦＡ内の他のフィルタ素子の分光感度よりも広い分光感度を有することができる。例えば、全整色性フィルタ素子は、可視スペクトル全体にわたって高感度を有することができる。全整色性フィルタ素子は、例えば中性密度フィルタ又はカラーフィルタとして実装することができる。全整色性フィルタ素子は、低シーン照明、短い露光時間、小口径、又は画像センサに光が伝わることが制限されたその他の状況の結果とすることができる低照度条件に適することができる。
カラーフィルタ配列は、複数の異なる組み合わせで構成することができる。カラーフィルタ配列６００は、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のカラーフィルタ配列、又はシアン（Ｃ）、マゼンタ（Ｍ）及び黄色（Ｙ）のカラーフィルタ配列として実装することができる。Ｂａｙｅｒのパターンは、周知のカラーフィルタ配列パターンである。Ｂａｙｅｒのカラーフィルタ配列は、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の波長範囲の光をフィルタ処理する（図８を参照）。Ｂａｙｅｒのカラーフィルタパターンは、２つの緑色カラーフィルタ素子（Ｇｒ及びＧｂ）、１つの赤色カラーフィルタ素子（Ｒ）及び１つの青色カラーフィルタ素子（Ｂ）を含む。この４つのフィルタ素子のグループを、画素アレイ内の画素にわたってタイル化又は反復してカラーフィルタ配列を形成する。
蓄積電荷又は信号は、画素アレイ及び関連する読み出し回路の構成に応じて、各画素から個別に、２又はそれ以上の画素のグループから、又は全ての画素から同時に読み出すことができる。いくつかの実施形態では、各個々の画素が読み出し回路に接続され、他の実施形態では、２又はそれ以上の画素が読み出し回路に動作可能に接続されて読み出し回路を共有する。図９に、共有された画素アーキテクチャの一例を示す。図示の実施形態では、Ｎ個の画素が、共有された共通ノード９００に接続されている。いくつかの実施形態では、共通ノード９００が検知領域である。数字Ｎは、２よりも大きないずれかの数とすることができる。例えば、２個、３個、４個又は６個の画素を共通ノード９００に接続することができる。
各画素９０２は、光検出器９０４と、この光検出器９０４と共通ノード９００の間に接続された転送トランジスタ９０６とを含む。共通ノード９００には、読み出し回路９０８を接続することができる。読み出し回路９０８が共通ノード９００に接続されるので、画素は読み出し回路９０８を共有する。ほんの一例として、読み出し回路９０８は、図６に示すように構成することができる検知領域、リセットトランジスタ及び読み出しトランジスタを含むことができる。共通ノード９００には、これらの検知領域、リセットトランジスタ及び読み出しトランジスタを接続することができる。読み出しトランジスタには、行選択トランジスタを接続することができる。
１つの実施形態では、各転送トランジスタ９０６のゲートを選択的にパルス送出させて、１つの光検出器９０４からの電荷が共通ノード９００に転送されるようにすることができる。各転送トランジスタ９０６を選択的にパルス送出させることができるので、共通ノード９００には、単一の画素又は複数の画素からの電荷を個別に又は同時に転送することができる。従って、読み出し回路９０８が共通ノード９００から電荷を読み出す前に、共通ノードに個別に又は同時に電荷を転送することにより、あらゆる数の画素（例えば、２つ又は４つの画素）内の蓄積電荷を共にビニング又は加算することができる。その後、読み出し回路９０８内の一部の又は全部の要素を用いて、加算された電荷を読み出すことができる。
いくつかの実施形態では、画素及び／又は共有構成を異なる形で構成することができる。一例として、グローバルシャッター（ＧＳ）画素の場合には、各画素に記憶領域及び第２の転送ゲートを含めることができる。全ての画素において同時に電荷が収集され、記憶領域に一括して転送され、記憶ノードに記憶された後で読み出される。読み出し中には、この電荷が、上述したものと同様に動作する共有検知領域及び画素に転送される。
電荷の加算は、同じ色平面内で行うことも、又は複数の色平面内で行うこともできる。図１０は、画素ビニングの方法例のフローチャートである。最初に、ブロック１０００に示すように、複数の画素内の電荷を対角方向に沿って加算し、これらを読み出して第１のデジタル対角加算信号を生成することができる。電荷は、検知領域から電荷が読み出される前に、光検出器から共有検知領域に電荷を転送することによって共に加算することができる。１つの実施形態では、これらの画素が、画素アレイ内で互いに隣接する（例えば、隣接する行又は列）。別の実施形態では、これらの画素が互いに隣接しない。画素は、行又は列などの線の形で配置することも、互いに隣接することも、互いの近くに位置することも、及び／又は画素アレイ内に存在することもできる。
次に、この第１の対角加算信号を、図３のメモリ３０２などのメモリに記憶することができる（ブロック１００２）。次に、図１０のブロック１００４に示すように、対角方向に沿った画素からの画素信号を合成し、これを読み出して第２のデジタル対角加算信号を生成することができる。１つの実施形態では、これらの画素信号が、出力線を共に電気的に接続し、この接続された出力線上に画素から電荷を読み出すことによって合成された電圧信号である。このようにして、画素内の電荷量を表す電圧信号が合成される。これらの信号がほとんど同じものである場合、接続された出力線上にこれらの信号を読み出すことによって信号を共に平均化する。
いくつかの実施形態では、これらの画素信号が、ブロック１０００のものと同じ第１の対角方向に沿って位置する画素からのものである。１つの実施形態では、この場合も、画素が画素アレイ内で互いに隣接する（例えば、隣接する行又は列）。他の実施形態では、画素が互いに隣接しない。
次に、ブロック１００６に示すように、第１及び第２のデジタル対角加算信号を合成する。画素アレイ内の他の画素には、それぞれの共通検知領域における電荷を加算した後に、それぞれの出力線における加算電荷を表す電圧信号を合成することによって直交ビニングを行うことができる（ブロック１００８）。電荷は、検知領域から電荷が読み出される前に光検出器から共通検知領域に電荷を転送することによって加算することができる。
次に図１１を参照すると、図１０の方法を実行するのに適した画像センサの単純化した概略図を示している。このセンサアーキテクチャは、２×４の共有構成を含む。画素アレイ１１００内の画素は、８個の画素のグループ１１０２に分割される（すなわち、各グループ内に２列及び４行の画素）。他の実施形態は、各グループ内に異なる数の画素を有することができる。図１１では、理解しやすくするために、各画素グループ１１０２及び関連する読み出し回路を異なるグループとして示している。必須ではないが、通常、画素アレイ内の画素は、画素アレイ全体にわたって実質的に隣接する。単純にするために、１つの画素グループのみの構成及び接続について説明する。当業者あれば、他の画素グループも、説明するグループと同様に構築され構成されると認識するであろう。
グループ１１０４内の画素は、共通検知領域１１０６を共有する。共通検知領域１１０６は、読み出し回路１１０８に動作可能に接続される。読み出し回路は、出力線１１１０に動作可能に接続される。複数の出力線が共にグループ化され、列選択部１１１２、１１１４に接続される。具体的には、１つの出力線グループは、第１の垂直スイッチ１１１６及び第２の垂直スイッチ１１１８に動作可能に接続される。第１の垂直スイッチ１１１６は、第１のアナログデジタルコンバータ１１２０に動作可能に接続される。第２の垂直スイッチ１１１８は、第２のアナログデジタルコンバータ１１２２に動作可能に接続される。
第１の水平スイッチ１１２４は、１つの出力線グループ内の選択された出力線を、別の出力線グループ内の選択された出力線に接続するように構成される。例えば、第１の水平スイッチ１１２４は、第１の垂直スイッチ１１１６に動作可能に接続された出力線（例えば、出力線１１１０）を、第３の垂直スイッチ１１２６に接続された出力線に接続する。同様に、第２の水平スイッチ１１２８は、第４の垂直スイッチ１１３０に動作可能に接続された出力線を、第５の垂直スイッチ１１３２に接続された出力線に接続する。これに加えて、又はこれとは別に、これらの水平スイッチは、同じ出力線グループ内の出力線を共に接続することもできる。
いくつかの実施形態では、読み出し回路が、図６に示すように構成することができるリセットトランジスタ及び読み出しトランジスタを含む。これらのリセットトランジスタ及び読み出しトランジスタは、共通検知領域１１０６に接続することができる。読み出しトランジスタには、行選択トランジスタを接続することができる。また、１又はそれ以上の実施形態では、垂直及び水平スイッチをマルチプレクサとして構成することができる。他の実施形態では、異なるタイプのスイッチ及び／又は読み出し回路を使用することができる。
図１０の方法を、図１２を用いて説明する。図１２は、図１１に示す画像センサの一部の拡大図である。ここでも、単純にするために、３つの２×２クラスタのみのビニング操作について説明する。当業者であれば、画素アレイ内の全ての画素に対して同じビニング操作を行うことができると認識するであろう。
図示の実施形態では、対角的にビニングされる画素が、ＢａｙｅｒのＣＦＡ内の２つの緑色平面に関連する。上述したように、複数の画素内の電荷を（１又は複数の）対角方向に沿って加算し、これを画素アレイから読み出して第１の対角加算信号を生成することができる。図示の実施形態では、緑色画素１２００及び１２０２内の電荷が、これらの電荷を共通検知領域１２０４に転送することによって加算される。加算された電荷は、２つの異なる色平面、すなわちＧｒ色平面とＧｂ色平面に関連する。電荷は、共通検知領域１２０４が読み出される前に、共通検知領域１２０４に同時に又は順番に転送することができる。
加算された電荷は、読み出し回路１２０６を用いて共通検知領域から読み出される。加算された緑色電荷の量を表す電圧信号が出力線１２０８上に出力される。第３の垂直スイッチ１１２６は、出力線１２０８を選択し、この出力線をアナログデジタルコンバータ１２１０に動作可能に接続する。出力線１２０８上の電圧信号がデジタル信号に変換されて、信号線１２１２上に第１のデジタル対角加算信号が生成される。
次に、画素１２１４内の電荷が共通検知領域１２１６に転送され、この検知領域１２１６から読み出し回路１２１８が電荷を読み出す。画素１２１４内の電荷量を表す電圧信号が、出力線１２２０によって受け取られる。同様に、画素１２２２内の電荷が共通検知領域１２２４に転送され、この検知領域１２２４から読み出し回路１２２６が電荷を読み出す。画素１２２２内の電荷量を表す電圧信号が、出力線１２２８上に出力される。
第１の水平スイッチ１１２４は、出力線１２２０と１２２８を共に接続して、出力線１２２０及び１２２８上の電圧信号を合成する。垂直スイッチ（例えば、第３の垂直スイッチ１１２６）は、接続された出力線（例えば、出力線１２２８）を選択して、接続された出力線１２２０、１２２８をアナログデジタルコンバータ（例えば、Ａ／Ｄ１２１０）に接続することができ、信号線１２１２上に第２のデジタル対角加算信号が出力される。その後、第１及び第２のデジタル対角加算信号を合成して、ビニングされた２×２クラスタを生成することができる。
従って、第１の対角加算信号は、共通検知領域上の電荷を加算し、この加算された電荷を画素アレイ（例えば、図１１の画素アレイ１１００）から読み出すことによって生成される。第２の対角加算信号は、電圧信号を合成し、この合成された電圧信号を画素アレイから読み出すことによって生成される。図示の実施形態では、第１及び第２の対角加算信号が、２つの異なる色平面（例えば、Ｇｒ及びＧｂ）に関連する光を表す。
画素は、直交的にビニングすることもできる。図示の実施形態では、青色及び赤色画素が直交的にビニングされる。例えば、青色画素１２３０及び１２３２内の電荷を共通検知領域１２１６に転送して、これらの２つの画素内の電荷を共に加算することができる。読み出し回路１２１８は、この加算された電荷を共通検知領域１２１６から読み出すことができ、出力線１２２０は、加算された青色電荷の量を表す電圧信号を受け取ることができる。この電圧信号は、第１の直交加算信号を表す。第１の垂直スイッチ１１１６は、出力線１２２０を選択することができ、Ａ／Ｄコンバータ１１２０は、電圧信号をデジタル信号に変換して第１のデジタル直交加算信号を生成することができる。この第１のデジタル直交加算信号は、信号線１２３４上に出力される。
ほぼ同時に、青色画素１２３６及び１２３８内の電荷を共通検知領域１２０４に転送して、これらの２つの画素内の電荷を共に加算することができる。読み出し回路１２０６は、この加算された電荷を共通検知領域１２０４から読み出すことができ、出力線１２０８は、加算された青色電荷の量を表す電圧信号を受け取ることができる。この電圧信号は、第２の直交加算信号を表す。第３の垂直スイッチ１１２６は、出力線１２０８を選択することができ、Ａ／Ｄコンバータ１２１０は、電圧信号をデジタル信号に変換して第２のデジタル直交加算信号を生成することができる。次に、第１及び第２のデジタル直交加算信号を合成して、ビニングされた２×２クラスタを生成することができる。
次に、赤色画素１２４０及び１２４２内の電荷を共通検知領域１２１６に転送して、これらの２つの画素内の電荷を共に加算することができる。読み出し回路１２１８は、この加算された電荷を共通検知領域１２１６から読み出すことができ、出力線１２２０は、加算された赤色電荷の量を表す電圧信号を受け取ることができる。この電圧信号は、第３の直交加算信号を表す。
ほぼ同時に、赤色画素１２４４及び１２４６内の電荷を共通検知領域１２０４に転送して、これらの２つの画素内の電荷を共に加算することができる。読み出し回路１２０６は、この加算された電荷を共通検知領域１２０４から読み出すことができ、出力線１２０８は、加算された赤色電荷の量を表す電圧信号を受け取ることができる。この電圧信号は、第４の直交加算信号を表す。次に、第１の水平スイッチ１１２４が、出力線１２０８及び１２２０を共に接続することができ、垂直スイッチ（例えば、第３の垂直スイッチ１１２６）が、この接続された出力線をＡ／Ｄコンバータ１２１０に接続することができる。Ａ／Ｄコンバータ１２１０は、合成された第３及び第４の電圧信号をデジタル信号に変換してデジタル直交加算信号を生成することができる。このデジタル直交加算信号は、信号線１２１２上に出力される。
２×２の緑色画素クラスタの異なる半分は、異なる画素読み出しサイクルにおいてビニングされるので、ビニングされた２×１の緑色画素クラスタを表す信号は、２×２クラスタの残りの半分を表す信号が読み出されるまでメモリに記憶することができる。上述したように、２×２クラスタの残りの半分を表す信号が読み出されると、２×１の半分同士をデジタル的に合成して、２×２の緑色画素クラスタに対するビニング操作を完了することができる。その後、この２×２の緑色画素クラスタを表すデジタル信号の少なくとも一部を使用して画像を構成することができる。直交的に加算された赤色及び青色画素を表すデジタル信号の少なくとも一部を使用して画像を生成することもできる。
また、図１１及び図１２の実施形態では、各１行の画素内の転送トランジスタのための３つの転送信号線を画像センサに含めることができる。１つの転送信号線は、行内の赤色又は青色画素の転送トランジスタに動作可能に接続される。他の２つの転送信号線は、その行内の緑色画素内の転送トランジスタに交互に接続される。この２つの転送信号線のうちの一方は、１列おき（例えば、奇数列）の緑色画素内の転送トランジスタに動作可能に接続され、他方の転送信号線は、同じ行内の残りの転送トランジスタ（例えば、偶数列内の緑色画素）に接続される。
他の実施形態は、画素ビニングを異なる形で行うことができる。例えば、緑色、青色及び／又は赤色画素の組み合わせを、図１２に示すグループとは異なるグループ内に配置することができる。
一例では、図１１に関連して以下で説明するようにビニング操作を行うことができる。第１の読み出しサイクルでは、（０，０）、（１，１）、（２，２）、（３，３）、（４，０）及び（５，１）の行列位置に存在する緑色画素をそれぞれの共通検知領域上で、（０，０）と（１，１）、（２，２）と（３，３）、及び（４，０）と（５，１）のように加算することができる。第２の読み出しサイクルでは、（１，３）、（２，４）、（１，７）、（２，８）、（５，３）及び（６，４）の行列位置に存在する緑色画素を出力線上で、（１，３）と（２，４）、（１，７）と（２，８）、及び（５，３）と（６，４）のように合成することができる（列６〜８は図１１に示していない）。第３の読み出しサイクルでは、（０，８）、（１，９）、（２，１０）、（３，１１）、（４，８）及び（５，９）の行列位置に存在する緑色画素をそれぞれの共通検知領域上で、（０，８）と（１，９）、（２，１０）と（３，１１）、及び（４，８）と（５，９）のように加算することができる。第４の読み出しサイクルでは、（３，１）、（４，２）、（３，５）、（４，６）、（７，１）及び（８，２）の行列位置に存在する緑色画素を出力線上で、（３，１）と（４，２）、（３，５）と（４，６）、及び（７，１）と（８，２）のように合成することができる（列７〜１１は図１１に示していない）。
直交ビニングでは、１つの読み出しサイクルにおいて、青色及び赤色画素をそれぞれの共通検知領域上で加算することができ、その後、この加算された電荷を表す電圧信号がそれぞれの出力線上で合成される。例えば、（１，０）、（３，０）、（１，２）、（３，２）、（１，４）、（３，４）、（１，６）、（３，６）、（９，０）、（１１，０）、（２，９）、（２，１１）、（４，９）、（４，１１）、（６，９）及び（６，１１）の行列位置に存在する青色画素内の電荷をそれぞれの検知領域上で、（１，０）と（３，０）、（１，２）と（３，２）、（１，４）と（３，４）、（１，６）と（３，６）、（９，０）と（１１，０）、（９，２）と（１１，２）、（９，４）と（１１，４）、及び（９，６）と（１１，６）のように加算することができる（列６は図１１に示していない）。加算された電荷を検知領域から読み出し、この加算された電荷を表す電圧信号をそれぞれの出力線上で以下のように合成することができる（括弧［ ］内は電圧信号）：［（１，０）＋（３，０）］を［（１，２）＋（３，２）］と合成、［（１，４）＋（３，４）］を［（１，６）＋（３，６）］と合成、［（９，０）＋（１１，０）］を［（９，２）＋（１１，２）］と合成、及び［（９，４）＋（１１，４）］を［（９，６）＋（１１，６）］と合成。
同様に、同じ読み出しサイクル中に、（４，１）、（６，１）、（４，３）、（６，３）、（４，５）、（６，５）、（４，７）、（６，７）、（１２，１）、（１４，１）、（１２，３）、（１４，３）、（１２，５）、（１４，５）、（１２，７）及び（１４，７）の行列位置に存在する赤色画素をそれぞれの共通検知領域上で、（４，１）と（６，１）、（４，３）と（６，３）、（４，５）と（６，５）、（４，７）と（６，７）、（１２，１）と（１４，１）、（１２，３）と（１４，３）、（１２，５）と（１４，５）、及び（１２，７）と（１４，７）のように加算することができる（列７は図１１に示していない）。加算された電荷を検知領域から読み出し、この加算された電荷を表す電圧信号をそれぞれの出力線上で以下のように合成することができる（括弧［ ］内は電圧信号）：［（４，１）＋（６，１）］を［（４，３）＋（６，３）］と合成、［（４，５）＋（６，５）］を［（４，７）＋（６，７）］と合成、［（１２，１）＋（１４，１）］を［（１２，３）＋（１４，３）］と合成、及び［（１２，５）＋（１４，５）］を［（１２，７）＋（１４，７）］と合成（列７は図１１に示していない）。
直交ビニングのための別の読み出しサイクルでは、（５，０）、（７，０）、（５，２）、（７，２）、（５，４）、（７，４）、（５，６）、（７，６）、（１３，０）、（１５，０）、（１３，２）、（１５，２）、（１３，４）、（１５，４）、（１３，６）及び（１５，６）の行列位置に存在する青色画素をそれぞれの共通検知領域上で、（５，０）と（７，０）、（５，２）と（７，２）、（５，４）と（７，４）、（５，６）と（７，６）、（１３，０）と（１５，０）、（１３，２）と（１５，２）、（１３，４）と（１５，４）、及び（１３，６）と（１５，６）のように加算することができる（列６は図１１に示していない）。加算された電荷を検知領域から読み出し、この加算された電荷を表す電圧信号をそれぞれの出力線上で以下のように合成することができる（括弧［ ］内は電圧信号）：［（５，０）＋（７，０）］を［（５，２）＋（７，２）］と合成、［（５，４）＋（７，４）］を［（５，６）＋（７，６）］と合成、［（１３，０）＋（１５，０）］を［（１３，２）＋（１５，２）］と合成、及び［（１３，４）＋（１５，４）］を［（１３，６）＋（１５，６）］と合成（列６は図１１に示していない）。
同様に、同じ読み出しサイクル中に、（０，１）、（２，１）、（０，３）、（２，３）、（０，５）、（２，５）、（０，７）、（２，７）、（８，１）、（１０，１）、（８，３）、（１０，３）、（８，５）、（１０，５）、（８，７）及び（１０，７）の行列位置に存在する赤色画素をそれぞれの共通検知領域上で、（０，１）と（２，１）、（０，３）と（２，３）、（０，５）と（２，５）、（０，７）と（２，７）、（８，１）と（１０，１）、（８，３）と（１０，３）、（８，５）と（１０，５）、及び（８，７）と（１０，７）のように加算することができる（列７は図１１に示していない）。加算された電荷を検知領域から読み出し、この加算された電荷を表す電圧信号をそれぞれの出力線上で以下のように合成することができる（括弧［ ］内は電圧信号）：［（０，１）＋（２，１）］を［（０，３）＋（２，３）］と合成、［（０，５）＋（２，５）］を［（０，７）＋（２，７）］と合成、［（８，１）＋（１０，１）］を［（８，３）＋（１０，３）］と合成、及び［（８，５）＋（１０，５）］を［（８，７）＋（１０，７）］と合成（列７は図１１に示していない）。
ここで図１３を参照すると、Ｂａｙｅｒのカラーフィルタパターン、及び２×２の画素ビニングの一例を示している。図示の実施形態では、ビニングされる画素が、画素アレイの隣接する行内に存在する（ただし、必須ではない）。４つの緑色画素１３００を対角的にビニングして菱形ビニングパターンを形成する。４つの赤色画素のクラスタ１３０２と４つの青色画素のクラスタ１３０４を直交的にビニングして方形を形成する。図１３のビニングパターンでは、青色画素クラスタ１３０４の中心が緑色菱形クラスタ１３００と整列する。いくつかの実施形態では、追加処理を用いて、緑色菱形クラスタ１３００の位相を、緑色菱形クラスタの中心が赤色画素クラスタの中心と整列するように変更することができる。他の実施形態では、緑色菱形クラスタが、いずれも赤色又は青色画素クラスタと整列しない。
図１４に、Ｂａｙｅｒのカラーフィルタパターン、及び２×２の画素ビニングの別の例を示す。図１３の実施形態と同様に、ビニングされる画素は、画素アレイの隣接する行内に存在する。４つの緑色画素１４００を対角的にビニングして菱形ビニングパターンを形成する。４つの赤色画素のクラスタ１４０２と４つの青色画素のクラスタ１４０４を直交的にビニングして方形を形成する。図１４のビニングパターンでは、赤色画素クラスタ１４０２の中心が緑色菱形クラスタ１４００と整列する。いくつかの実施形態では、追加処理を用いて、緑色菱形クラスタ１４００の位相を、緑色菱形クラスタの中心が青色画素クラスタの中心と整列するように変更することができる。他の実施形態では、緑色菱形クラスタが、いずれも赤色又は青色画素クラスタと整列しない。
本明細書で説明するビニング操作は、２×１のビニングに使用することもできる。図１５に、Ｂａｙｅｒのカラーフィルタパターン、及び２×１の画素ビニングの一例を示す。２つの緑色画素１５００（例えば、Ｇｒ及びＧｂ）を対角的にビニングすることができ、この対角方向は、２クラスタ毎に交互にすることができる（１５００、１５００’、及び１５０２、１５０２’を参照）。例えば、図示の実施形態では、２つの緑色画素（例えば、Ｇｒ及びＧｂ）内の電荷をそれぞれの共通検知領域上で加算し、この加算された電荷を画素アレイから読み出すことができる。次に、他の緑色画素から電荷を読み出して、この電荷を表す電圧信号をそれぞれの出力線上で合成（例えば、１５００’内のＧｒ及びＧｂ画素などの対角的に隣接する画素からの電圧信号を合成）することができる。その後、この合成された電圧信号を画素アレイから読み出すことができる。緑色画素１５００、１５００’の４つの画素は、全て画素アレイ内で第１の対角方向に沿って対角的に隣接する。なお、この２×１のビニング操作では、図１０のブロック１０００、１００２及び１００４は実行されるが、ブロック１００６は実行されない。
次に、異なる第２の対角方向に沿って対角的に隣接する２つの緑色画素（例えば、Ｇｒ及びＧｂ１５０２）内の電荷をそれぞれの共通検知領域上で加算し、この加算された電荷を画素アレイから読み出すことができる。次に、第２の対角方向に沿って対角的に隣接している他の緑色画素から電荷を読み出して、この電荷を表す電圧信号をそれぞれの出力線上で合成（例えば、対角的に隣接する画素Ｇｒ及びＧｂ１５０２’からの電圧信号を合成）することができる。その後、この合成された電圧信号を画素アレイから読み出すことができる。上述した４つの緑色画素とは異なり、これらの４つの緑色画素１５０２、１５０２’は、画素アレイ内で第２の対角方向に沿って対角的に隣接する。
２つの赤色画素のクラスタ１５０４及び２つの青色画素のクラスタ１５０６は、それぞれの検知領域上で赤色電荷を加算し、それぞれの検知領域上で青色電荷を加算することによって直交的にビニングすることができる。その後、この加算された電荷を画素アレイから読み出すことができる。２×１のビニング操作では、加算された青色電荷を表す電圧信号同士は出力線上で合成されず、加算された赤色電荷を表す電圧信号同士も出力線上で合成されない。
その後、これらの対角的に加算された緑色信号、直交的に加算された赤色信号及び直交的に加算された青色信号の少なくとも一部を用いて画像を構成することができる。他の実施形態では、２×１の対角的に加算された画素を表す信号の少なくとも一部を用いて画像を生成することができる。
様々な実施形態のいくつかの特徴を具体的に参照しながら詳細に説明したが、本開示の思想及び範囲内で変形及び修正を行うことができると理解されるであろう。例えば、本明細書で説明した実施形態は、異なる対角方向に沿って２×１及び２×２の組み合わせで電荷を加算する。他の実施形態は、異なる対角方向に沿って、例えば３×３の組み合わせなどの異なる組み合わせで電荷を加算することができる。これに加えて、又はこれとは別に、緑色以外の色を対角的に加算することもできる。
また、本明細書では特定の実施形態について説明したが、本出願はこれらの実施形態に限定されるものではない。具体的には、適合性があれば、１つの実施形態に関して説明したあらゆる特徴を別の実施形態で使用することもできる。同様に、適合性があれば、異なる実施形態の特徴を入れ替えることもできる。
１０００ 対角的に隣接する画素内の電荷を加算し、これを読み出して、第１のデジタル対角加算信号を生成
１００２ 第１のデジタル対角加算信号を記憶
１００４ 対角的に隣接する画素からの電圧信号を合成し、これを読み出して、第２のデジタル対角加算信号を生成
１００６ 第１及び第２のデジタル対角加算信号を共に加算
１００８ 電荷を加算して検知領域から読み出した後に、電圧信号を合成して画素配列から読み出すことにより、画素を直交方向にビニング

Claims (26)

  1. 複数の画素を含む画素アレイを有する画像センサ内の電荷をビニングする方法であって、
    第１の対角方向に沿って位置する２又はそれ以上の画素内の電荷を加算し、該加算された電荷を前記画素アレイから読み出すことによって第１の対角加算信号を生成するステップと、
    前記第１の対角方向に沿って位置する２又はそれ以上の画素からの信号を平均化することによって第２の対角加算信号を生成するステップと、
    を含むことを特徴とする方法。
  2. 前記２又はそれ以上の画素内の電荷は、１つの色平面内の電荷を含む、
    ことを特徴とする請求項１に記載の方法。
  3. 前記２又はそれ以上の画素内の電荷は、異なる色平面内の電荷を含む、
    ことを特徴とする請求項１に記載の方法。
  4. 前記異なる色平面は、Ｂａｙｅｒのカラーフィルタ配列に関連する緑色平面を含む、
    ことを特徴とする請求項３に記載の方法。
  5. 前記２又はそれ以上の画素のうちの少なくとも１つの画素内の電荷は、全整色性フィルタ素子に関連する画素から読み出された電荷を含む、
    ことを特徴とする請求項１に記載の方法。
  6. 前記２又はそれ以上の画素からの少なくとも１つの信号は、全整色性フィルタ素子に関連する画素から読み出された電荷を表す信号を含む、
    ことを特徴とする請求項１に記載の方法。
  7. 前記第１及び第２の対角加算信号を第１及び第２のデジタル対角加算信号に変換するステップと、
    前記第１及び第２のデジタル対角加算信号を共に合成するステップと、
    をさらに含むことを特徴とする請求項１に記載の方法。
  8. 第１の直交方向に沿って位置する画素内の電荷を加算して、該加算された電荷を表す信号を生成するステップと、
    前記加算された電荷を表す２又はそれ以上の信号を平均化するステップと、
    前記平均化された信号を前記画素アレイから読み出すステップと、
    をさらに含むことを特徴とする請求項１に記載の方法。
  9. 前記第１の対角方向に沿って位置する２又はそれ以上の画素内の電荷を加算するステップは、第１の対角方向に沿って隣接して位置する２つの画素内の電荷を加算するステップを含む、
    ことを特徴とする請求項１に記載の方法。
  10. 前記第１の対角方向に沿って隣接して位置する２つの画素内の電荷を加算するステップは、第１の対角方向に沿った隣接する行における２つの画素内の電荷を加算するステップを含む、
    ことを特徴とする請求項９に記載の方法。
  11. 前記合成された第１及び第２のデジタル対角加算信号を用いて画像を構成するステップをさらに含む、
    ことを特徴とする請求項７に記載の方法。
  12. 異なる第２の対角方向に沿って位置する２又はそれ以上の画素内の電荷を加算し、該加算された電荷を前記画素アレイから読み出すことによって第３の対角加算信号を生成するステップと、
    前記第２の対角方向に沿って位置する２又はそれ以上の画素からの信号を平均化することによって第４の対角加算信号を生成するステップと、
    をさらに含むことを特徴とする請求項１に記載の方法。
  13. 前記第１、第２、第３及び第４の対角加算信号を用いて画像を構成するステップをさらに含む、
    ことを特徴とする請求項１２に記載の方法。
  14. 画素アレイ内に複数の画素を含む画像センサ内の電荷をビニングする方法であって、
    対角的に隣接する第１の画素対における電荷を加算し、該加算された電荷を前記画素アレイから読み出すことによって第１の対角加算信号を生成するステップと、
    対角的に隣接する第２の画素対から出力された電圧信号を合成し、該合成された電圧信号を前記画素アレイから読み出すことによって第２の対角加算信号を生成するステップと、
    を含み、前記対角的に隣接する第１及び第２の画素対は、前記画素アレイ内で第１の対角方向に沿って対角的に隣接する、
    ことを特徴とする方法。
  15. 前記対角的に隣接する第１の画素対における電荷は、単一の色平面に関連する電荷を含み、前記対角的に隣接する第２の画素対における電圧信号は、単一の色平面に関連する電圧信号を含む、
    ことを特徴とする請求項１４に記載の方法。
  16. 前記対角的に隣接する第１の画素対における電荷は、異なる色平面に関連する電荷を含み、前記対角的に隣接する第２の画素対における電圧信号は、異なる色平面に関連する電圧信号を含む、
    ことを特徴とする請求項１４に記載の方法。
  17. 前記異なる色平面は、Ｂａｙｅｒのカラーフィルタ配列内の第１の緑色平面及び異なる第２の緑色平面を含む、
    ことを特徴とする請求項１６に記載の方法。
  18. 前記対角的に隣接する第１の画素対の少なくとも一方における電荷は、全整色性フィルタ素子に関連する画素から読み出された電荷を含む、
    ことを特徴とする請求項１４に記載の方法。
  19. 前記対角的に隣接する第２の画素対からの少なくとも一方の電圧信号は、全整色性フィルタ素子に関連する画素から読み出された電荷を表す電圧信号を含む、
    ことを特徴とする請求項１４に記載の方法。
  20. 前記第１及び第２の対角加算信号を第１及び第２のデジタル対角加算信号に変換するステップと、
    前記第１及び第２のデジタル対角加算信号を合成するステップと、
    をさらに含むことを特徴とする請求項１４に記載の方法。
  21. 第１の直交方向の第１の画素対における電荷を加算して第１の電圧信号を生成するステップと、
    第２の直交方向の第２の画素対における電荷を加算して第２の電圧信号を生成するステップと、
    前記第１及び第２の電圧信号を、２つの出力線を共に電気的に接続することによって形成された出力線上で合成するステップと、
    をさらに含むことを特徴とする請求項２０に記載の方法。
  22. 前記合成された第１及び第２の電圧信号を、該合成された第１及び第２の電圧信号を表すデジタル信号に変換するステップと、
    前記加算された第１及び第２のデジタル対角加算信号と、前記合成された電圧信号を表すデジタル信号とを用いて画像を構成するステップと、
    をさらに含むことを特徴とする請求項２１に記載の方法。
  23. 対角的に隣接する第３の画素対における電荷を加算し、該加算された電荷を前記画素アレイから読み出すことによって第３の対角加算信号を生成するステップと、
    対角的に隣接する第４の画素対から出力された電圧信号を合成し、該合成された電圧信号を前記画素アレイから読み出すことによって第４の対角加算信号を生成するステップと、
    をさらに含み、前記対角的に隣接する第３及び第４の画素対は、前記画素アレイ内で異なる第２の対角方向に沿って対角的に隣接する、
    ことを特徴とする請求項１４に記載の方法。
  24. 前記第１、第２、第３及び第４の対角加算信号を用いて画像を構成するステップをさらに含む、
    ことを特徴とする請求項２３に記載の方法。
  25. 画像取込装置であって、
    異なる検知領域に各々が動作可能に接続された画素グループに分割された複数の画素と、
    各検知領域及び異なる出力線に動作可能に接続された読み出し回路と、
    第１の出力線の組及び第２の出力線の組に動作可能に接続された第１のスイッチと、
    グループ内の２又はそれ以上の画素が、それぞれの検知領域上で電荷を加算することを選択的に可能にし、それぞれの前記読み出し回路が、前記加算された電荷を前記検知領域から読み出すことを可能にするように適合された、前記複数の画素に動作可能に接続された処理装置と、
    を備え、前記処理装置は、２つのグループ内の２又はそれ以上の画素が、それぞれの検知領域に電荷を転送することを選択的に可能にし、前記それぞれの読み出し回路が、前記それぞれの検知領域から前記電荷を読み出して電圧信号を生成することを可能にし、前記スイッチが、前記第１の出力線の組における出力線と、前記第２の出力線の組における出力線とを共に接続して前記電圧信号を合成することを選択的に可能にするように適合される、
    ことを特徴とする画像取込装置。
  26. 各々がそれぞれの出力線の組に動作可能に接続された第２のスイッチと、
    各第２のスイッチに動作可能に接続されたアナログデジタルコンバータと、
    をさらに備えることを特徴とする請求項２５に記載の画像取込装置。
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