JP2010113230A - 画素回路及び表示装置と電子機器 - Google Patents
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Abstract
【課題】少ないトランジスタ素子数で閾電圧補正機能を実現した画素回路を提供する。
【解決手段】
容量素子Csは入力端と出力端とを有する。サンプリングトランジスタWSTrは、一対の電流端が信号線DTLと容量素子Csの入力端との間に接続し、制御端が第1走査線WSLに接続している。ドライブトランジスタDrTrは、制御端が容量素子Csの出力端に接続し、一方の電流端が固定電源線CPLに接続している。初期化トランジスタINITrは、制御端が第2走査線ISLに接続し、一対の電流端が容量素子Csの出力端とドライブトランジスタDrTrの他方の電流端に接続している。発光素子ELは、可変電源線VPLとドライブトランジスタDrTrの他方の電流端とに接続している。
【選択図】図4A
【解決手段】
容量素子Csは入力端と出力端とを有する。サンプリングトランジスタWSTrは、一対の電流端が信号線DTLと容量素子Csの入力端との間に接続し、制御端が第1走査線WSLに接続している。ドライブトランジスタDrTrは、制御端が容量素子Csの出力端に接続し、一方の電流端が固定電源線CPLに接続している。初期化トランジスタINITrは、制御端が第2走査線ISLに接続し、一対の電流端が容量素子Csの出力端とドライブトランジスタDrTrの他方の電流端に接続している。発光素子ELは、可変電源線VPLとドライブトランジスタDrTrの他方の電流端とに接続している。
【選択図】図4A
Description
本発明は、発光素子をトランジスタで駆動する画素回路に関する。またこのような画素回路を行列状に配置して画像を表示する表示装置に関する。更にこのような表示装置を組み込んだ電子機器に関する。
発光素子をトランジスタで駆動する画素回路が、例えば特許文献1に記載されている。画素回路は映像信号を供給する信号線と制御パルスを供給する走査線とが配された基板に形成される。画素回路は基本的に、サンプリングトランジスタとドライブトランジスタと発光素子とで構成されている。サンプリングトランジスタは走査線から供給される制御パルスに応答してオンし、信号線から供給された映像信号を取り込む。ドライブトランジスタは取り込んだ映像信号に応じて駆動電流を発光素子に供給する。発光素子は駆動電流により映像信号に応じた輝度で発光する。
特開2007−133369
従来の画素回路は、半導体プロセスで薄膜型のトランジスタを基板に形成している。薄膜トランジスタは閾電圧にばらつきがある。映像信号に基づいて発光素子を駆動するドライブトランジスタに閾電圧のばらつきがあると、発光輝度にばらつきが生じるため表示装置の画面のユニフォーミティを損なう。
従来の画素回路は、ドライブトランジスタの閾電圧のばらつきを補正する機能(閾電圧補正機能)を画素回路内に組み込んでいる。しかしながら画素回路に閾電圧補正機能を組み込むために、追加のトランジスタが必要になる。特許文献1に記載の画素回路は、合計で6個のトランジスタで構成されている。画素回路に多くのトランジスタを集積形成すると、画素のサイズが微細化できず、高精細の表示装置を実現する上で解決すべき課題となっている。
上述した従来の技術の課題に鑑み、本発明は少ないトランジスタ素子数で閾電圧補正機能を実現した画素回路を提供することを目的とする。係る目的を達成するために以下の手段を講じた。即ち本発明に係る画素回路は、信号電位と基準電位とが交互に切り換わる信号線と、第1制御パルスを供給する第1走査線と、第2制御パルスを供給する第2走査線と、固定電源線と、第1電位と第2電位とで切り換わる可変電源線とが配された基板に形成されている。この画素回路は、入力端と出力端とを有する容量素子と、一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第1走査線に接続したサンプリングトランジスタと、制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、制御端が第2走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる。
好ましくは、該信号線が信号電位にあり且つ該可変電源線が第1電位にあるとき、該サンプリング用トランジスタが第1制御パルスに応答してオンして、該容量素子の入力端側に信号電位を書込む一方、該初期化トランジスタが第2制御パルスに応答してオンし、該容量素子の出力端側に該ドライブトランジスタの閾電圧をキャンセルする電位を書込む。次に該初期化トランジスタがオフになる一方該サンプリングトランジスタがオンを維持した状態で、該信号線が信号電位から基準電位に切り換わることで、カップリングにより信号電位を該容量素子の入力端側から出力端側に書込む。この後該サンプリングトランジスタがオフし且つ該可変電源線が第1電位から第2電位に切り替わって、該発光素子が発光する。又前記可変電源線が第2電位から第1電位に切り換わると、該発光素子が発光状態から非発光状態に変化する。
本発明によれば、画素回路はサンプリングトランジスタとドライブトランジスタと初期化トランジスタとで構成されている。トランジスタの素子数が大幅に削減されており、画素回路の微細化が可能になる。このように画素回路を微細化しても、閾電圧補正機能が組み込まれており、発光素子の輝度のばらつきを抑制することができる。
以下、発明を実施するための最良の形態(実施形態と云う)について説明する。なお説明は以下の順序で行う。
参考形態
実施形態
応用形態
参考形態
実施形態
応用形態
〈参考形態〉
[全体構成]
図1Aは、表示装置の参考形態を示す全体ブロック図である。この参考形態は本発明の背景を明らかにするものである。本発明はこの参考形態の改良版に相当する。図示するように参考形態に係る表示装置100は基本的に画素アレイ部102と駆動部とで構成されている。画素アレイ部102は行状の第1走査線WSLと第2走査線ISLとを含んでいる。またこれらの走査線WSL,ISLと並行に第3走査線DSLが形成されている。なお走査線WSL,ISL及びDSLを行毎に区別の場合には101乃至10mの番号を付す。mは行数を表している。
[全体構成]
図1Aは、表示装置の参考形態を示す全体ブロック図である。この参考形態は本発明の背景を明らかにするものである。本発明はこの参考形態の改良版に相当する。図示するように参考形態に係る表示装置100は基本的に画素アレイ部102と駆動部とで構成されている。画素アレイ部102は行状の第1走査線WSLと第2走査線ISLとを含んでいる。またこれらの走査線WSL,ISLと並行に第3走査線DSLが形成されている。なお走査線WSL,ISL及びDSLを行毎に区別の場合には101乃至10mの番号を付す。mは行数を表している。
画素アレイ部102は更に列状の信号線DTLが形成されている。信号線DTLを列毎に区別する場合、番号101乃至10nを付す。nは列番号を表している。更に画素アレイ部102は、行状の走査線WSLと列状の信号線DTLが交差する部分に、行列状に配された画素(PXLC)101を含んでいる。係る構成を有する画素アレイ部102は基板上に集積形成されている。
一方周辺の駆動部は電源スキャナ(DSCN)104、ライトスキャナ(WSCN)105、初期化スキャナ(ISCN)106、水平セレクタ(HSEL)103などを含んでいる。
ライトスキャナ105は走査線WSL101乃至10mを順次走査して制御パルスを各走査線WSL101乃至10mに供給する。初期化スキャナ106はライトスキャナ105の線順次走査に同期して、各第2走査線ISL101乃至ISL101mに第2制御パルスを順次供給する。電源スキャナ104は線順次走査に同期して、各第3走査線DSL101乃至DSL10mに順次第3制御パルスを供給する。ライトスキャナ105、初期化スキャナ106及び電源スキャナ104はそれぞれシフトレジスタで構成されており、互いの同期をとるために外部から各シフトレジスタに対してスタートパルスSTとクロック信号CKが供給されている。さらに第1制御パルスや第2制御パルスの波形を整形するために、外部からイネーブル信号EN1,EN2が供給されている。
一方水平セレクタ103は、スキャナ104,105,106側の線順次走査に同期して各信号線DTL101乃至DTL10nに映像信号を供給する。
[画素の回路構成]
図1Bは、図1Aに示した表示装置100の画素アレイ部102に含まれる画素101の構成を示す回路図である。図示するように画素回路101は、6個のトランジスタWSTr1,WSTr2,DrTr,INITr,DSTr1,DSTr2と、1個の発光素子ELと、1個の容量素子(画素容量)Csとで構成されている。6個のトランジスタは全てPチャネル型となっている。
図1Bは、図1Aに示した表示装置100の画素アレイ部102に含まれる画素101の構成を示す回路図である。図示するように画素回路101は、6個のトランジスタWSTr1,WSTr2,DrTr,INITr,DSTr1,DSTr2と、1個の発光素子ELと、1個の容量素子(画素容量)Csとで構成されている。6個のトランジスタは全てPチャネル型となっている。
第1サンプリングトランジスタWSTr1は、一対の制御端(ソース及びドレイン)が信号線DTLと画素容量Csの入力端との間に接続されている。WSTr1の制御端(ゲート)は第1走査線WSLに接続している。
ドライブトランジスタDrTrはその制御端(ゲート)が画素容量Csの出力端に接続している。ドライブトランジスタDrTrの一方の電流端(ソース)は電源ラインVCCPに接続している。
第2サンプリングトランジスタWSTr2の一対の電流端は、画素容量Csの出力端とドライブトランジスタDrTrの他方の電流端(ドレイン)の間に接続している。WSTr2の制御端は第1走査線WSLに接続している。換言すると第1サンプリングトランジスタWSTr1と第2サンプリングトランジスタWSTr2は同じタイミングで走査線WSLによりオン・オフ制御される。
初期化トランジスタINITrは、その一対の電流端がドライブトランジスタDrTrのドレインと初期化電位Viniとの間に接続されている。初期化トランジスタINITrの制御端は第2走査線ISLに接続している。
第1スイッチングトランジスタDSTr1は一方の電流端がドライブトランジスタDrTrのドレインに接続し、他方の電流端が発光素子ELのアノードに接続している。発光素子ELのカソードはカソード電位Vcathに接続している。第1スイッチングトランジスタDSTr1の制御端(ゲート)は第3走査線DSLに接続している。
第2スイッチングトランジスタDSTr2は、一方の電流端が画素容量Csの入力端に接続し、他方の電流端が初期化電位Viniに接続している。第2スイッチングトランジスタDSTr2のゲートは第3走査線DSLに接続している。従って第2スイッチングトランジスタDSTr2は第1スイッチングトランジスタDSTr1と共に、第3走査線DSLから供給される第3制御パルスに応答してオン・オフ動作する。
図2Aは、図1Bに示した表示装置100から1個の画素回路101を抜き取って模式的に表した回路図である。以下この回路図に従って、画素101の動作を詳細に説明する。基本的に、図2Aに示した画素回路は、所定のシーケンスに従って1フィールドの間に初期化動作、閾電圧補正動作、準備動作及び発光動作を行う。
図2Bは画素回路101の初期化動作を示す模式図である。初期化動作では、スイッチングトランジスタDSTr1及びDSTr2がオフする一方、残りの第1サンプリングトランジスタWSTr1、第2サンプリングトランジスタWSTr2及び初期化トランジスタINITrがオンする。サンプリングトランジスタWSTr1及びWSTr2がオンすると、画素容量Csの入力端には、信号線DTLから映像信号がチャージされる。一方初期化トランジスタINITr及び第2サンプリングトランジスタWSTr2がオンすることでドライブトランジスタDrTrのゲートとドレインに初期化電位Viniが印加される。これにより、ドライブトランジスタDrTrのゲートとドレインがViniで同電位となり初期化が行われる。
[閾電圧補正動作]
図2Cは画素回路の閾電圧補正動作を表している。ここでは初期化トランジスタINITrがオフになる。INITrがオフになると、ドライブトランジスタDrTrのドレインに印加されていた初期化電位Viniの固定が外れる。このときドライブトランジスタDrTrのゲート電位VgはViniに初期化されているため、ドライブトランジスタDrTrはオンする。即ち、ドライブトランジスタDrTrのソース電位(VCCP)とゲート電位Vgとの差がドライブトランジスタDrTrの閾電圧Vthを超えるように、初期化電位Viniは予め設定されている。ドライブトランジスタDrTrがオンすると、電源電位VCCPからドレイン電流Idsが流れ、画素容量Csにチャージされる。これによりドライブトランジスタDrTrのゲート電位Vgが上昇し、ドライブトランジスタDrTrのソース電位とゲート電位Vgとの間の電位差が丁度Vthとなったところでゲート電位Vgの上昇が停止する。これが閾電圧補正動作である。この補正動作により、ドライブトランジスタDrTrの閾電圧Vthをキャンセルするための電位が画素容量Csに書き込まれる。ドライブトランジスタDrTrの閾電圧Vthは補正動作によりキャンセルされるので、Vthにばらつきがあってもその影響は生じない。
図2Cは画素回路の閾電圧補正動作を表している。ここでは初期化トランジスタINITrがオフになる。INITrがオフになると、ドライブトランジスタDrTrのドレインに印加されていた初期化電位Viniの固定が外れる。このときドライブトランジスタDrTrのゲート電位VgはViniに初期化されているため、ドライブトランジスタDrTrはオンする。即ち、ドライブトランジスタDrTrのソース電位(VCCP)とゲート電位Vgとの差がドライブトランジスタDrTrの閾電圧Vthを超えるように、初期化電位Viniは予め設定されている。ドライブトランジスタDrTrがオンすると、電源電位VCCPからドレイン電流Idsが流れ、画素容量Csにチャージされる。これによりドライブトランジスタDrTrのゲート電位Vgが上昇し、ドライブトランジスタDrTrのソース電位とゲート電位Vgとの間の電位差が丁度Vthとなったところでゲート電位Vgの上昇が停止する。これが閾電圧補正動作である。この補正動作により、ドライブトランジスタDrTrの閾電圧Vthをキャンセルするための電位が画素容量Csに書き込まれる。ドライブトランジスタDrTrの閾電圧Vthは補正動作によりキャンセルされるので、Vthにばらつきがあってもその影響は生じない。
以上の閾電圧補正動作を式で表すと以下のようになる。まずドライブトランジスタDrTrはPチャネル型であるため、飽和領域における電流式は以下の式1のようになる。ここでIdsはドレインとソースとの間に流れる電流、Vgsはゲートとソース間の電圧、μは移動度、kはサイズファクターである。
Ids=kμ(|Vgs|−Vth)2 ・・・式1
またゲート電位Vgは閾電圧補正動作によりVthまで上昇するため、Vgは以下の式2のように表される。ここでVsigは映像信号電位である。
Vg=Vsig−Vth・・・式2
Ids=kμ(|Vgs|−Vth)2 ・・・式1
またゲート電位Vgは閾電圧補正動作によりVthまで上昇するため、Vgは以下の式2のように表される。ここでVsigは映像信号電位である。
Vg=Vsig−Vth・・・式2
[準備動作]
図2Dは、画素回路の準備期間における等価回路を示している。この準備期間では第1サンプリングトランジスタWSTr1及び第2サンプリングトランジスタWSTr2が共にオフになる。この準備期間は、後の動作でサンプリングトランジスタWSTr1とスイッチングトランジスタDSTr2が共にオンして動作破綻が生じることを防いでいる。
図2Dは、画素回路の準備期間における等価回路を示している。この準備期間では第1サンプリングトランジスタWSTr1及び第2サンプリングトランジスタWSTr2が共にオフになる。この準備期間は、後の動作でサンプリングトランジスタWSTr1とスイッチングトランジスタDSTr2が共にオンして動作破綻が生じることを防いでいる。
[発光動作]
図2Eは、画素の発光動作状態を表す等価回路図である。ここでは第2スイッチングトランジスタDSTr2がオンし、映像信号Vsigがチャージされた画素容量Csの入力端側を初期化電位Viniまで変化させることで、映像信号Vsigを画素容量Csの出力端側(即ちドライブトランジスタDrTrのゲート側)に容量カップリングさせている。またDrTr2のオンと同時に、DrTr1もオンし、ドライブトランジスタDrTrのドレインが発光素子ELと繋がる。これにより駆動電流IdsがドライブトランジスタDrTrから発光素子ELに流れ、発光素子ELが発光する。
図2Eは、画素の発光動作状態を表す等価回路図である。ここでは第2スイッチングトランジスタDSTr2がオンし、映像信号Vsigがチャージされた画素容量Csの入力端側を初期化電位Viniまで変化させることで、映像信号Vsigを画素容量Csの出力端側(即ちドライブトランジスタDrTrのゲート側)に容量カップリングさせている。またDrTr2のオンと同時に、DrTr1もオンし、ドライブトランジスタDrTrのドレインが発光素子ELと繋がる。これにより駆動電流IdsがドライブトランジスタDrTrから発光素子ELに流れ、発光素子ELが発光する。
この電流を式で表すと、まずドライブトランジスタDrTrのソース電位Vsは以下の式3で表される。ここでVccは電源ラインVCCPの電位を表している。
Vs=Vcc ・・・式3
ここでVgは式2で表されている。よって、Vgs=Vg−Vsであるから、式2と式3から、Vgs=Vsig−Vth−Vccである。又映像信号のサンプリング電位をVsigとし、発光輝度を表すデータ電位をVdataとすると、両者の関係は以下の式4のように表される。
Vsig=Vcc−Vdata ・・・式4
ここで前記のVgs=Vsig−Vth−Vccに式4を代入して整理すると、以下の式5が得られる。
|Vgs|=Vdata+Vth ・・・式5
この式5を式1に代入すると以下の式6が得られる。
Ids=kμ(Vdata)2 ・・・式6
このようにして、データ電位Vdataの2乗に比例した駆動電流Idsを得ることができる。式6にはVthの項が入っていないため、発光素子ELに流れる駆動電流IdsはドライブトランジスタDrTrの閾電圧Vthの影響を受けない。
Vs=Vcc ・・・式3
ここでVgは式2で表されている。よって、Vgs=Vg−Vsであるから、式2と式3から、Vgs=Vsig−Vth−Vccである。又映像信号のサンプリング電位をVsigとし、発光輝度を表すデータ電位をVdataとすると、両者の関係は以下の式4のように表される。
Vsig=Vcc−Vdata ・・・式4
ここで前記のVgs=Vsig−Vth−Vccに式4を代入して整理すると、以下の式5が得られる。
|Vgs|=Vdata+Vth ・・・式5
この式5を式1に代入すると以下の式6が得られる。
Ids=kμ(Vdata)2 ・・・式6
このようにして、データ電位Vdataの2乗に比例した駆動電流Idsを得ることができる。式6にはVthの項が入っていないため、発光素子ELに流れる駆動電流IdsはドライブトランジスタDrTrの閾電圧Vthの影響を受けない。
[制御シーケンス]
図3Aは、第1走査線乃至第3走査線に供給する制御パルスのシーケンスを示す模式図である。この模式図は、第1走査線WSLに印加する制御パルスをWSで表し、第2走査線ISLに印加する制御パルスをINISで表し、第3走査線DSLに印加する制御パルスをDSで表している。前述したように参考例の画素回路は全てPチャネル型のトランジスタで構成されている。従って制御パルスがハイレベルの時トランジスタはオフ状態にあり、制御パルスがローレベルに切り換わるとトランジスタはオンする。
図3Aは、第1走査線乃至第3走査線に供給する制御パルスのシーケンスを示す模式図である。この模式図は、第1走査線WSLに印加する制御パルスをWSで表し、第2走査線ISLに印加する制御パルスをINISで表し、第3走査線DSLに印加する制御パルスをDSで表している。前述したように参考例の画素回路は全てPチャネル型のトランジスタで構成されている。従って制御パルスがハイレベルの時トランジスタはオフ状態にあり、制御パルスがローレベルに切り換わるとトランジスタはオンする。
前のフィールドで発光期間(E)及び準備期間(D)が終わると、次のフィールドで初期化期間(B)に入る。この初期化期間(B)では制御パルスINIS及びWSがローレベルになる一方、制御パルスDSはハイレベルを維持している。続いて閾電圧補正期間(C)に入ると、制御パルスINISがローレベルからハイレベルに切り換わって、図2(C)に示した閾電圧補正動作が行われる。この後準備期間(D)に進むと制御パルスWSがローレベルからハイレベルに切り換わる。最後に発光期間(E)になると、制御パルスDSがハイレベルからローレベルに切り換わり、図2Eに示した発光動作が行われる。
[タイミングチャート]
図3Bは、制御パルスINIS,WS及びDSの波形を示すタイミングチャートである。このタイミングチャートは時間軸を揃えて、信号線DTLに印加される信号電位Vdataの変化も表してある。さらにドライブトランジスタDrTrのソース電位Vs及びゲート電位Vgの変化も表してある。前述したように、ソース電位Vsは固定電位Vccに保持されている。
図3Bは、制御パルスINIS,WS及びDSの波形を示すタイミングチャートである。このタイミングチャートは時間軸を揃えて、信号線DTLに印加される信号電位Vdataの変化も表してある。さらにドライブトランジスタDrTrのソース電位Vs及びゲート電位Vgの変化も表してある。前述したように、ソース電位Vsは固定電位Vccに保持されている。
まず初期化期間(B)で制御パルスINISがローレベルとなり、初期化トランジスタINITrがオンすると、ドライブトラジスタDrTrのゲート電位VgがViniに初期化される。
次に閾電圧補正期間(C)に入ると、制御パルスINISがハイレベルに戻る一方、制御パルスWSがローレベルを維持して、ドライブトランジスタDrTrのソースに信号線電位Vsigが書き込まれながら、ドライブトランジスタDrTrがオンするため、画素容量Csにチャージされ、閾電圧補正動作が行われる。
この後発光期間(E)に進むと、制御パルスDSがローレベルとなってドライブトランジスタDrTrから駆動電流が発光素子ELに流れる。
〈実施形態〉
[回路構成]
図4Aは、本発明に係る表示装置及び画素回路の構成を示す模式的な回路図である。本実施形態に係る画素回路は、参考例の画素回路に比べトランジスタの素子数が6個から3個に半減している。その代わり、信号線DTLに供給する映像信号が信号電位と基準電位で切り換わる。また発光素子ELのカソード電位(電源電位)が二値に切り換わる構成となっている。
[回路構成]
図4Aは、本発明に係る表示装置及び画素回路の構成を示す模式的な回路図である。本実施形態に係る画素回路は、参考例の画素回路に比べトランジスタの素子数が6個から3個に半減している。その代わり、信号線DTLに供給する映像信号が信号電位と基準電位で切り換わる。また発光素子ELのカソード電位(電源電位)が二値に切り換わる構成となっている。
本発明に係る表示装置は、基本的に画素アレイ部と駆動部とからなる。画素アレイ部は、列状の信号線DTLと、行状の第1走査線WSLと、行状の第2走査線ISLと、固定電源線CPLと、可変電源線VPLと、各信号線DTLと各第1走査線WSLとが交差する部分に配された行列状の画素101とからなる。
駆動部は、ライトスキャナ105と初期化スキャナ106と信号ドライバ103と電源回路114とを有している。ライトスキャナ105は、各第1走査線WSLに第1制御パルスWSを供給する。初期化スキャナ106は、各第2走査線ISLに第2制御パルスINISを供給する。信号ドライバ(水平セレクタ)103は、各信号線DTLに信号電位Vdataと基準電位Voを交互に切り換えて供給する。電源回路114は可変電源線VPLを第1電位Vss(H)と第2電位Vss(L)とで切り換える。
画素回路101は、容量素子(画素容量)CsとサンプリングトランジスタWSTrとドライブトランジスタDrTrと初期化トランジスタINITrと発光素子ELとからなる。
画素容量Csは入力端と出力端とを有する。サンプリングトランジスタWSTrは、一対の電流端が信号線DTLと画素容量Csの入力端との間に接続し、制御端(ゲート)が第1走査線WSLに接続している。ドライブトランジスタDrTrは、制御端(ゲート)が画素容量Csの出力端に接続し、一方の電流端(ソース)が固定電源線CPLに接続している。初期化トランジスタINITrは、制御端(ゲート)が第2走査線ISLに接続し、一対の電流端(ソース/ドレイン)が画素容量Csの出力端とドライブトランジスタDrTrの他方の電流端(ドレイン)に接続している。発光素子ELは可変電源線VPLとドライブトランジスタDrTrの他方の電流端(ドレイン)との間に接続している。この発光素子ELはアノードとカソードを備える二端子型であり、例えば有機ELデバイスからなる。アノードはドライブトランジスタDrTrのドレインに接続する一方、カソードは可変電源線VPLに接続している。なおこの可変電源線VPLは走査線WSLと並行に配されている。行状の走査線WSLはライトスキャナ105によって線順次走査される。これに合わせて行状の可変電源線VPLは電源回路114によって線順次に電位がVss(H)とVss(L)とで切り換わる。
[書込み準備動作及び閾電圧補正動作]
以下図4Aに示した本発明に係る表示装置の動作を詳細に説明する。図4Bは本発明に係る表示装置及び画素回路の信号書込み準備/閾電圧補正動作を示す等価回路図である。図示の状態では、信号線DTLに信号電位Vdataが印加されている。固定電源線には固定電位Vccが印加されている。可変電源線には第1電位Vss(H)が印加されている。ここでサンプリングトランジスタWSTrはオンになる。従って画素容量Csの入力端は信号線DTLと直結する。よって画素容量Csの入力端に信号電位Vdataが印加される。
以下図4Aに示した本発明に係る表示装置の動作を詳細に説明する。図4Bは本発明に係る表示装置及び画素回路の信号書込み準備/閾電圧補正動作を示す等価回路図である。図示の状態では、信号線DTLに信号電位Vdataが印加されている。固定電源線には固定電位Vccが印加されている。可変電源線には第1電位Vss(H)が印加されている。ここでサンプリングトランジスタWSTrはオンになる。従って画素容量Csの入力端は信号線DTLと直結する。よって画素容量Csの入力端に信号電位Vdataが印加される。
一方初期化トランジスタINITrもオンになり、ドライブトランジスタDrTrのゲートとドレインが直結される。また発光素子ELのカソードはVss(H)になる。この第1電位Vss(H)は発光素子ELが逆バイアス状態となるようなレベルに設定されている。従ってダイオード型の発光素子ELはオフ状態にある。ドライブトランジスタDrTrには固定電位Vccにあるソースから発光素子ELのアノードに接続しているドレインに向かってドレイン電流Idsが流れる。しかしながら発光素子ELは逆バイアス状態にあるためドレイン電流Idsは発光素子ELのカソード側には流れない。この電流は画素容量Csの出力端側(即ちドライブトランジスタDrTrのゲート側)に向かって流れる。丁度ドライブトランジスタDrTrのソース/ゲート間の電位VgsがVthとなったところでドライブトランジスタDrTrはカットオフする。この動作により、ドライブトランジスタDrTrのゲート(画素容量Csの出力端)の電位VgはVcc−Vthとなる。
[信号電位の書込み動作]
図4Cは画素回路の信号書込み動作を示す等価回路図である。図4Bに示した閾電圧補正動作から信号書込み動作に移行すると、初期化トランジスタINITrがオフし、ドライブトランジスタDrTrのゲートとドレインが切り離される。この状態で信号線DTLが信号電位Vdataから基準電位Voに切り換わる。画素容量Csの入力端がVdataからVoになる。この電位変化により画素容量Csの入力端から出力端にカップリングが入り、ドライブトランジスタDrTrのゲートにデータが書き込まれる。即ちドライブトランジスタDrTrのゲート電位VgはVcc−Vth−Vdata+Voとなる。
図4Cは画素回路の信号書込み動作を示す等価回路図である。図4Bに示した閾電圧補正動作から信号書込み動作に移行すると、初期化トランジスタINITrがオフし、ドライブトランジスタDrTrのゲートとドレインが切り離される。この状態で信号線DTLが信号電位Vdataから基準電位Voに切り換わる。画素容量Csの入力端がVdataからVoになる。この電位変化により画素容量Csの入力端から出力端にカップリングが入り、ドライブトランジスタDrTrのゲートにデータが書き込まれる。即ちドライブトランジスタDrTrのゲート電位VgはVcc−Vth−Vdata+Voとなる。
[発光動作]
図4Dは画素回路の発光動作を示す等価回路図である。図4Cに示した信号書込み動作から発光動作に移行すると、サンプリングトランジスタWSTrがオフし、画素容量Csの入力端は信号線DTLから切り離される。これによりドライブトランジスタDrTrのゲート電位Vgは、信号線DTL側の電位切り換えの影響を受けることなくVcc−Vth−Vdata+Voを維持する。このゲート電位Vgのうち前の二項(Vcc−Vth)は閾電圧キャンセル項であり、後ろの二項(−Vdata+Vo)が発光輝度を規定するデータである。この状態で発光素子ELのカソード側の電位が第1電位Vss(H)から第2電位Vss(L)に下方変化する。これにより発光素子ELは逆バイアス状態が解消され順バイアス状態となる。よって発光素子ELにはドライブトランジスタDrTrから駆動電流Idsが流れ込み、所定の輝度で発光する。駆動電流IdsはドライブトランジスタDrTrのゲート電圧Vgsによって決まる。Vgs=Vcc−(Vcc−Vth−Vdata+Vo)=Vth+Vdata−Voである。Vdata−Voが正味の信号成分となる。即ち信号電位Vdataと基準電位Voの差分が正味の信号成分である。
図4Dは画素回路の発光動作を示す等価回路図である。図4Cに示した信号書込み動作から発光動作に移行すると、サンプリングトランジスタWSTrがオフし、画素容量Csの入力端は信号線DTLから切り離される。これによりドライブトランジスタDrTrのゲート電位Vgは、信号線DTL側の電位切り換えの影響を受けることなくVcc−Vth−Vdata+Voを維持する。このゲート電位Vgのうち前の二項(Vcc−Vth)は閾電圧キャンセル項であり、後ろの二項(−Vdata+Vo)が発光輝度を規定するデータである。この状態で発光素子ELのカソード側の電位が第1電位Vss(H)から第2電位Vss(L)に下方変化する。これにより発光素子ELは逆バイアス状態が解消され順バイアス状態となる。よって発光素子ELにはドライブトランジスタDrTrから駆動電流Idsが流れ込み、所定の輝度で発光する。駆動電流IdsはドライブトランジスタDrTrのゲート電圧Vgsによって決まる。Vgs=Vcc−(Vcc−Vth−Vdata+Vo)=Vth+Vdata−Voである。Vdata−Voが正味の信号成分となる。即ち信号電位Vdataと基準電位Voの差分が正味の信号成分である。
[消灯動作]
図4Dに示した発光期間から非発光期間に移行すると、図4Eに示した消灯動作が行われる。1フィールドもしくは1フレームに占める発光時間の割合がデューティである。デューティを変えることにより画面輝度を調整できる。消灯動作では、発光素子ELのカソード電位が第2電位Vss(L)から第1電位Vss(H)に上方変化する。これにより発光素子ELは再び逆バイアス状態となり、駆動電流Idsが流れなくなる。よって発光素子ELは点灯状態から消灯状態に切り換わる。一方ドライブトランジスタDrTrのゲート電位Vgは引き続きVcc−Vth−Vdata+Voに保持されている。ドライブトランジスタDrTrのゲート電圧VgsはVthを超えているので、消灯状態下でもドライブトランジスタDrTrはオン状態を維持している。この後次のフィールドもしくはフレームに移って図4Bに示した閾電圧補正動作が再び行われる。
図4Dに示した発光期間から非発光期間に移行すると、図4Eに示した消灯動作が行われる。1フィールドもしくは1フレームに占める発光時間の割合がデューティである。デューティを変えることにより画面輝度を調整できる。消灯動作では、発光素子ELのカソード電位が第2電位Vss(L)から第1電位Vss(H)に上方変化する。これにより発光素子ELは再び逆バイアス状態となり、駆動電流Idsが流れなくなる。よって発光素子ELは点灯状態から消灯状態に切り換わる。一方ドライブトランジスタDrTrのゲート電位Vgは引き続きVcc−Vth−Vdata+Voに保持されている。ドライブトランジスタDrTrのゲート電圧VgsはVthを超えているので、消灯状態下でもドライブトランジスタDrTrはオン状態を維持している。この後次のフィールドもしくはフレームに移って図4Bに示した閾電圧補正動作が再び行われる。
[タイミングチャート]
図4Fは、図4Aに示した本発明に係る表示装置及び画素回路の動作説明に供するタイミングチャートである。時間軸を揃えて制御パルスINIS、制御パルスWSの波形変化を表している。これと合わせて可変電源線の電位変化Vss(H)/Vss(L)も表してある。更に信号線DTLの電位変化も表してある。信号線DTLは1水平周期内でVdataとVoが切り換わる。更にドライブトランジスタDrTrのソース電位Vs及びゲート電位Vgの変化も表してある。前述したようにソース電位Vsは常に固定電位Vccに保持されている。一方Vgは閾電圧補正期間(B)、信号書込み期間(C)、発光期間(D)及び非発光期間(E)の各期間で図示のように変化する。
図4Fは、図4Aに示した本発明に係る表示装置及び画素回路の動作説明に供するタイミングチャートである。時間軸を揃えて制御パルスINIS、制御パルスWSの波形変化を表している。これと合わせて可変電源線の電位変化Vss(H)/Vss(L)も表してある。更に信号線DTLの電位変化も表してある。信号線DTLは1水平周期内でVdataとVoが切り換わる。更にドライブトランジスタDrTrのソース電位Vs及びゲート電位Vgの変化も表してある。前述したようにソース電位Vsは常に固定電位Vccに保持されている。一方Vgは閾電圧補正期間(B)、信号書込み期間(C)、発光期間(D)及び非発光期間(E)の各期間で図示のように変化する。
閾電圧補正期間(B)では、信号線DTLが信号電位Vdata(n)に入り、且つ可変電源線が第1電位Vss(H)にある。このときサンプリングトランジスタWSTrが第1制御パルスWSに応答してオンし、容量素子Csの入力端側に信号電位Vdataを書込む。同時に初期化トランジスタINITrが第2制御パルスINISに応答してオンし、容量素子Csの出力端側にドライブトランジスタDrTrの閾電圧Vthをキャンセルする電位を書込む。
続いて信号書込み期間(C)に進むと、初期化トランジスタINITrがオフになる一方、サンプリングトランジスタWSTrがオンを維持した状態で、信号線DTLが信号電位Vdata(n)から基準電位Voに切り換わる。これにより容量カップリングが生じ、信号電位Vdata(n)を画素容量Csの入力端側から出力端側に書込む。
続いて発光期間(D)になると、サンプリングトランジスタWSTrがオフし且つ可変電源線が第1電位Vss(H)から第2電位Vss(L)に切り換わって、発光素子ELが発光する。
この後非発光期間(E)に進むと、可変電源線が第2電位Vss(L)から第1電位Vss(H)に切り換わる。これにより発光素子ELが発光状態から非発光状態に変化する。
〈応用形態〉
本発明にかかる表示装置は、図5に示すような薄膜デバイス構成を有する。図5はTFT部分がBottomゲート構造(ゲート電極がチャネルPS層に対して下にある)である。この他にTFT部分に関してはSandwichゲート構造(チャネルPS層を上下のゲート電極ではさむ)、Topゲート構造(ゲート電極がチャネルPS層に対して上にある)のようなバリエーションがある。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスタ部(図では1個のTFTを例示)、画素容量などの容量部及び有機EL素子などの発光部とを含む。基板の上にTFTプロセスでトランジスタ部や容量部が形成され、その上に有機EL素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。
本発明にかかる表示装置は、図5に示すような薄膜デバイス構成を有する。図5はTFT部分がBottomゲート構造(ゲート電極がチャネルPS層に対して下にある)である。この他にTFT部分に関してはSandwichゲート構造(チャネルPS層を上下のゲート電極ではさむ)、Topゲート構造(ゲート電極がチャネルPS層に対して上にある)のようなバリエーションがある。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスタ部(図では1個のTFTを例示)、画素容量などの容量部及び有機EL素子などの発光部とを含む。基板の上にTFTプロセスでトランジスタ部や容量部が形成され、その上に有機EL素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。
本発明にかかる表示装置は、図6に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機EL素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部(画素マトリックス部)を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてもよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばFPC(フレキシブルプリントサーキット)を設けてもよい。
以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなどに適用可能である。電子機器に入力された、若しくは、電子機器内で生成した駆動信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。電子機器は基本的に情報を処理する本体と、本体に入力する情報若しくは本体から出力された情報を表示する表示器とを含む。
図7は本発明が適用されたテレビであり、フロントパネル12、フィルターガラス13等から構成される映像表示画面11を含み、本発明の表示装置をその映像表示画面11に用いることにより作製される。
図8は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部15、表示部16、コントロールスイッチ、メニュースイッチ、シャッター19等を含み、本発明の表示装置をその表示部16に用いることにより作製される。
図9は本発明が適用されたノート型パーソナルコンピュータであり、本体20には文字等を入力するとき操作されるキーボード21を含み、本体カバーには画像を表示する表示部22を含み、本発明の表示装置をその表示部22に用いることにより作製される。
図10は本発明が適用された携帯端末装置である。左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体23、下側筐体24、連結部(ここではヒンジ部)25、ディスプレイ26、サブディスプレイ27、ピクチャーライト28、カメラ29等を含む。本発明の表示装置をそのディスプレイ26やサブディスプレイ27に用いることにより作製される。
図11は本発明が適用されたビデオカメラであり、本体部30、前方を向いた側面に被写体撮影用のレンズ34、撮影時のスタート/ストップスイッチ35、モニター36等を含み、本発明の表示装置をそのモニター36に用いることにより作製される。
100:表示装置 101:画素 102:画素アレイ部 103:信号ドライバ(水平セレクタ) 105:ライトスキャナ 106:初期化スキャナ 114:電源回路 WSTr:サンプリングトランジスタ DrTr:ドライブトランジスタ Cs:画素容量 EL:発光素子
Claims (5)
- 信号電位と基準電位とが交互に切り換わる信号線と、第1制御パルスを供給する第1走査線と、第2制御パルスを供給する第2走査線と、固定電源線と、第1電位と第2電位とで切り換わる可変電源線とが配された基板に形成され、
入力端と出力端とを有する容量素子と、
一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第1走査線に接続したサンプリングトランジスタと、
制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、
制御端が第2走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、
該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる
画素回路。 - 該信号線が信号電位にあり且つ該可変電源線が第1電位にあるとき、該サンプリング用トランジスタが第1制御パルスに応答してオンして、該容量素子の入力端側に信号電位を書込む一方、該初期化トランジスタが第2制御パルスに応答してオンし、該容量素子の出力端側に該ドライブトランジスタの閾電圧をキャンセルする電位を書込み、
該初期化トランジスタがオフになる一方該サンプリングトランジスタがオンを維持した状態で、該信号線が信号電位から基準電位に切り換わることで、カップリングにより信号電位を該容量素子の入力端側から出力端側に書込み、
該サンプリングトランジスタがオフし且つ該可変電源線が第1電位から第2電位に切り替わって、該発光素子が発光する請求項1記載の画素回路。 - 前記可変電源線が第2電位から第1電位に切り換わると、該発光素子が発光状態から非発光状態に変化する請求項2記載の画素回路。
- 画素アレイ部と駆動部とからなり、
前記画素アレイ部は、列状の信号線と、行状の第1走査線と、行状の第2走査線と、固定電源線と、可変電源線と、各信号線と各第1走査線とが交差する部分に配された行列状の画素とからなり、
前記駆動部は、各第1走査線及び第2走査線に夫々制御パルスを供給するスキャナと、各信号線に信号電位と基準電位を交互に切り換えて供給するドライバと、該可変電源線を第1電位と第2電位とで切り換える電源回路とを含み、
前記画素は、
入力端と出力端とを有する容量素子と、
一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第1走査線に接続したサンプリングトランジスタと、
制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、
制御端が第2走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、
該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる
表示装置。 - 本体と、該本体に入力する情報若しくは本体から出力された情報を表示する表示器とからなり、
前記表示器は、画素アレイ部と駆動部とからなり、
前記画素アレイ部は、列状の信号線と、行状の第1走査線と、行状の第2走査線と、固定電源線と、可変電源線と、各信号線と各第1走査線とが交差する部分に配された行列状の画素とからなり、
前記駆動部は、各第1走査線及び第2走査線に夫々制御パルスを供給するスキャナと、各信号線に信号電位と基準電位を交互に切り換えて供給するドライバと、該可変電源線を第1電位と第2電位とで切り換える電源回路とを含み、
前記画素は、
入力端と出力端とを有する容量素子と、
一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第1走査線に接続したサンプリングトランジスタと、
制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、
制御端が第2走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、
該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる
電子機器。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008286782A JP2010113230A (ja) | 2008-11-07 | 2008-11-07 | 画素回路及び表示装置と電子機器 |
TW098133011A TWI428886B (zh) | 2008-11-07 | 2009-09-29 | 像素電路及顯示裝置 |
US12/585,923 US8325169B2 (en) | 2008-11-07 | 2009-09-29 | Pixel circuit, display device, and electronic appliance |
KR1020090096034A KR101564786B1 (ko) | 2008-11-07 | 2009-10-09 | 화소 회로 및 표시 장치와 전자 기기 |
CN2009102208234A CN101739955B (zh) | 2008-11-07 | 2009-11-06 | 像素电路、显示装置及电子设备 |
US13/618,825 US8558768B2 (en) | 2008-11-07 | 2012-09-14 | Pixel circuit, display device, and electronic appliance |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008286782A JP2010113230A (ja) | 2008-11-07 | 2008-11-07 | 画素回路及び表示装置と電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010113230A true JP2010113230A (ja) | 2010-05-20 |
Family
ID=42164740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008286782A Pending JP2010113230A (ja) | 2008-11-07 | 2008-11-07 | 画素回路及び表示装置と電子機器 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8325169B2 (ja) |
JP (1) | JP2010113230A (ja) |
KR (1) | KR101564786B1 (ja) |
CN (1) | CN101739955B (ja) |
TW (1) | TWI428886B (ja) |
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US8558768B2 (en) | 2013-10-15 |
KR101564786B1 (ko) | 2015-10-30 |
CN101739955A (zh) | 2010-06-16 |
CN101739955B (zh) | 2013-01-02 |
KR20100051539A (ko) | 2010-05-17 |
US20100117938A1 (en) | 2010-05-13 |
TW201023142A (en) | 2010-06-16 |
TWI428886B (zh) | 2014-03-01 |
US20130009936A1 (en) | 2013-01-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130227 |
|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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