JP2012098316A

JP2012098316A - 画像表示装置および画像表示装置の駆動方法

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Publication number: JP2012098316A
Application number: JP2010243203A
Authority: JP
Inventors: Masashi Yamamoto; 将史山本; Junichi Yokoyama; 淳一横山
Original assignee: Canon Inc; Hitachi Displays Ltd
Current assignee: Canon Inc; Japan Display Inc
Priority date: 2010-10-29
Filing date: 2010-10-29
Publication date: 2012-05-24
Anticipated expiration: 2030-10-29
Also published as: JP5596494B2

Abstract

【課題】画像表示装置のコントラストを向上させること。
【解決手段】画像表示装置は、電流量に応じた輝度で発光する発光素子と、記憶容量と、閾値電圧発生期間にドレイン電極とゲート電極とを介する電流を流して補正電位を前記記憶容量の一端に供給し、発光期間に前記記憶容量により供給される電位差であって階調データと該補正電位とに応じたゲート電極とソース電極の間の電位差に応じて電流量を制御する駆動トランジスタと、前記駆動トランジスタのドレイン電極に対して前記発光素子と直列的に接続され、前記発光期間に前記発光素子を流れる電流経路を確保する点灯制御スイッチと、前記閾値電圧発生期間と前記発光期間の間のドレイン電荷放電期間に前記駆動トランジスタのドレイン電極に該ドレイン電極の電荷を放電させる放電用電位を供給するドレイン電荷放電スイッチと、を含む。
【選択図】図４Ｅ

Description

本発明は発光素子を有する画像表示装置および画像表示装置の駆動方法に関する。

有機ＥＬ素子のように発光素子を有する画素回路を含む画像表示装置がある。そのような画像表示装置では、一般的にその発光素子を流れる電流の量を制御するために各画素回路に駆動トランジスタと、発光させる輝度に応じた電位差を記憶する記憶容量とが設けられている。画素回路に供給される信号であって発光輝度を示す信号であるデータ信号が各画素回路に供給され、記憶容量はそのデータ信号により生じる電位差を記憶し、その後、駆動トランジスタは記憶容量が記憶した電位差により生じる駆動トランジスタのゲート−ソース間電圧に応じた電流を発光素子に流す。発光素子はその電流に応じて発光する。

現行の製造技術では駆動トランジスタの閾値電圧等の特性にばらつきが生じ、記憶容量にデータ電圧による電位差を記憶させるのみでは発光素子の発光量にもばらつきが生じる。その発光量のばらつきを抑えるため、駆動トランジスタのゲート電極とソース電極との間に発光させる輝度に応じた電位差をその駆動トランジスタの閾値電圧の分だけ補正した電圧を印加するように記憶容量に電位差を記憶させ、駆動トランジスタが供給する電流量のばらつき（発光量のばらつき）を抑制した画素回路の回路構成および駆動方法が開発されている。

特許文献１には、閾値電圧のばらつきに伴う発光量のばらつきを抑制する画像表示装置の例が開示されている。

特開２００３−１２２３０１号公報

実際の画像表示装置では、各画素回路に含まれる駆動トランジスタのドレイン電極と他の配線等との間に寄生容量が発生する。この寄生容量に溜まった電荷により発光素子が微発光し、コントラストの低下を招く現象が発生する。以下でその現象について説明する。

図１９Ａはデータ書込期間における従来の画素回路のスイッチの状態を示す図であり、図１９Ｂは発光期間における従来の画素回路のスイッチの状態を示す図である。画素回路は、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、リセットスイッチＳＷＲと、点灯制御スイッチＳＷＩと、を含む。駆動トランジスタＴＲＤのソース電極は電源線ＰＷＬに接続され、ゲート電極は記憶容量ＣＰの一端と接続される。電源線ＰＷＬは電源電位を供給する。駆動トランジスタのＴＲＤのゲート電極とドレイン電極の間にはリセットスイッチＳＷＲが設けられている。記憶容量ＣＰの他端はデータ線ＤＡＴに接続されている。点灯制御スイッチＳＷＩの一端は駆動トランジスタＴＲＤのドレイン電極に接続され、他端は発光素子ＩＬの一端に接続されている。発光素子ＩＬの他端には接地電位が供給されている。また駆動トランジスタＴＲＤのドレイン電極と他の電極（図１９Ａおよび図１９Ｂでは接地記号で示している）との間には寄生容量ＣＰＲが生じている。

従来の画素回路を駆動する際には、データ線ＤＡＴから供給されるデータ信号に基づく電位差を記憶容量ＣＰに記憶させるデータ書込操作と、書込期間の後に記憶容量ＣＰが記憶した電位差に応じて発光素子ＩＬを発光させる発光操作とを行う。データ書込操作を行う期間をデータ書込期間、発光操作を行う期間を発光期間と呼ぶ。データ書込期間には、上述の画素回路ではリセットスイッチＳＷＲをオンし、点灯制御スイッチＳＷＩをオフし、データ線ＤＡＴにデータ信号を供給する。すると電源線ＰＷＬから駆動トランジスタＴＲＤのドレイン電極を介して記憶容量ＣＰに電流が流れる。そして駆動トランジスタＴＲＤのソース電極−ゲート電極間電圧が駆動トランジスタＴＲＤの閾値電圧になると電流は流れなくなり、記憶容量ＣＰは電源電位から閾値電圧を引いた電位と、データ信号の電位との電位差を記憶する。また寄生容量ＣＰＲには電源線ＰＷＬから閾値電圧を引いた電位により生じる電荷が溜まっている。その後の発光期間が始まる際にリセットスイッチＳＷＲがオフされ、点灯制御スイッチＳＷＩがオンされる。寄生容量ＣＰＲによりドレイン電極の電位が接地電位より高くなっているため、駆動トランジスタＴＲＤが電流を流さない場合でも、寄生容量ＣＰＲから発光素子ＩＬに電流が流れ、発光素子ＩＬが微発光する。これにより発光素子ＩＬの最低輝度がこの微発光の輝度以上となるため、コントラストが悪化する。

本発明は上記課題を鑑みてなされたものであって、その目的は、データ信号と関係なく生じる発光素子の微発光を抑え、コントラストを向上させた画像表示装置を提供することにある。

本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。

（１）電流量に応じた輝度で発光する発光素子と、記憶容量と、閾値電圧発生期間にソース電極およびドレイン電極を介してゲート電極に電流を流して該ゲート電極の電位である補正電位を前記記憶容量の一端に供給し、該閾値電圧発生期間の後の発光期間に前記記憶容量により供給される電位差であって階調データと該補正電位とに応じたゲート電極とソース電極の間の電位差に応じてドレイン電極を流れる電流量を制御する駆動トランジスタと、前記駆動トランジスタのドレイン電極に対して前記発光素子と直列的に接続され、前記発光期間に前記発光素子を流れる電流経路を確保する点灯制御スイッチと、前記閾値電圧発生期間と前記発光期間の間のドレイン電荷放電期間に前記駆動トランジスタのドレイン電極に該ドレイン電極の電荷を放電させる放電用電位を供給するドレイン電荷放電スイッチと、を含むことを特徴とする画像表示装置。

（２）（１）において、前記駆動トランジスタのゲート電極とドレイン電極との間に設けられ、前記閾値電圧発生期間に前記ドレイン電極と前記ゲート電極とを電気的に接続するリセットスイッチをさらに含むことを特徴とする画像表示装置。

（３）（１）または（２）において、一端が前記駆動トランジスタのソース電極と接続され、他端に電源電位が供給され、前記ドレイン電荷放電期間にオフされる電源制御スイッチ、をさらに含むことを特徴とする画像表示装置。

（４）（１）から（３）のいずれか１つにおいて、データ信号を供給するデータ線をさらに含み、前記駆動トランジスタのゲート電極は、前記記憶容量を介して前記データ線に接続され、前記記憶容量は前記閾値電圧発生期間に、一端に供給される前記駆動トランジスタのゲート電極の電位と他端に供給されるデータ信号とにより生じる電位差を記憶し、前記駆動トランジスタは前記発光期間に、前記記憶容量が記憶する電位差と前記記憶容量の他端に供給される電位とに応じて前記電流量を制御する、ことを特徴とする画像表示装置。

（５）（４）において、前記点灯制御スイッチは前記発光素子と前記駆動トランジスタのドレイン電極との間に設けられ、前記ドレイン電荷放電スイッチの一端は前記点灯制御スイッチの前記発光素子側の一端と接続されるとともに他端は前記データ線に接続され、前記ドレイン電荷放電期間には前記点灯制御スイッチと前記ドレイン電荷放電スイッチとがオンされ、前記データ線からの前記放電用電位が供給される、ことを特徴とする画像表示装置。

（６）（４）において、前記発光期間に前記記憶容量の前記他端に発光制御信号を供給する発光制御信号線と、前記データ線と前記記憶容量の前記他端との間に設けられ、前記閾値電圧発生期間にオンされる選択スイッチと、前記発光制御信号線と前記記憶容量の前記他端との間に設けられ、前記発光期間にオンされる発光制御信号供給スイッチと、をさらに含み、前記点灯制御スイッチは前記発光素子と前記駆動トランジスタのドレイン電極との間に設けられ、前記ドレイン電荷放電スイッチの一端は前記点灯制御スイッチの前記発光素子側の一端と接続され、前記ドレイン電荷放電期間には前記点灯制御スイッチと前記ドレイン電荷放電スイッチとがオンされ、前記ドレイン電荷放電スイッチは前記放電用電位を供給する、ことを特徴とする画像表示装置。

（７）（４）において、前記点灯制御スイッチは前記発光素子と前記駆動トランジスタのドレイン電極との間に設けられ、前記ドレイン電荷放電スイッチの一端は前記駆動トランジスタのドレイン電極と接続され、他端は前記データ線に接続され、前記ドレイン電荷放電期間には前記ドレイン電荷放電スイッチがオンされ、前記データ線からの前記放電用電位が供給される、ことを特徴とする画像表示装置。

（８）（４）において、前記発光期間に前記記憶容量の前記他端に発光制御信号を供給する発光制御信号線と、前記データ線と前記記憶容量の前記他端との間に設けられ、前記閾値電圧発生期間にオンされる選択スイッチと、前記発光制御信号線と前記記憶容量の前記他端との間に設けられ、前記発光期間にオンされる発光制御信号供給スイッチと、をさらに含み、前記点灯制御スイッチは前記発光素子と前記駆動トランジスタのドレイン電極との間に設けられ、前記ドレイン電荷放電スイッチの一端は前記駆動トランジスタのドレイン電極と接続され、前記ドレイン電荷放電期間には前記ドレイン電荷放電スイッチがオンされ、前記ドレイン電荷放電スイッチは前記放電用電位を供給する、ことを特徴とする画像表示装置。

（９）（４）において、カソードが前記駆動トランジスタのソース電極に接続され、アノードが前記駆動トランジスタのドレイン電極に接続される整流素子、をさらに含み、前記ドレイン電荷放電スイッチは一端が前記駆動トランジスタのソース電極に接続され、他端には前記放電用電位が供給され、該ソース電極に前記電源電位を供給しない場合に前記放電用電位を供給する、ことを特徴とする画像表示装置。

（１０）複数の画素回路と、一端に電源電位が供給される電源制御スイッチと、を含み、各画素回路は、電流量に応じた輝度で発光する発光素子と、記憶容量と、閾値電圧発生期間にソース電極およびドレイン電極を介してゲート電極に電流を流して該ゲート電極の電位である補正電位を前記記憶容量の一端に供給し、該閾値電圧発生期間の後の発光期間に前記記憶容量により供給される電位差であって階調データと該補正電位とに応じたゲート−ソース間の電位差に応じてドレイン電極を流れる電流量を制御する駆動トランジスタと、前記駆動トランジスタのドレイン電極に対して前記発光素子と直列的に接続され、前記発光期間に前記発光素子を流れる電流経路を確保する点灯制御スイッチと、前記閾値電圧発生期間と前記発光期間の間のドレイン電荷放電期間に前記駆動トランジスタのドレイン電極に該ドレイン電極の電荷を放電させる放電用電位を供給するドレイン電荷放電スイッチと、を含み、前記電源制御スイッチの他端は、前記複数の画素回路のそれぞれに含まれる駆動トランジスタのソース電極に接続され、前記電源制御スイッチは前記ドレイン電荷放電期間にオフされる、ことを特徴とする画像表示装置。

（１１）電流量に応じた輝度で発光する発光素子と、記憶容量と、前記記憶容量が記憶する電位差により生じるゲート電極とソース電極の間の電位差に応じてドレイン電極を流れる電流量を制御する駆動トランジスタと、を含む画像表示装置の駆動方法であって、前記駆動トランジスタのソース電極に電源電位を供給し、該駆動トランジスタのドレイン電極とゲート電極とを電気的に接続し、前記記憶容量の一端に該ゲート電極の電位を供給する閾値電圧発生ステップと、前記閾値電圧発生ステップの後に前記駆動トランジスタのドレイン電極に該ドレイン電極の電荷を放電させる放電用電位を供給するドレイン電荷放電ステップと、前記ドレイン電荷放電ステップの後に前記駆動トランジスタのドレイン電極と前記発光素子とを介する電流経路を確保する発光ステップと、を含むことを特徴とする画像表示装置の駆動方法。

（１２）（１１）において、前記閾値電圧発生ステップはさらに前記記憶容量の他端にデータ信号を供給し、前記発光ステップではさらに前記記憶容量の前記他端に発光用電位を供給する、ことを特徴とする画像表示装置の駆動方法。

（１３）（１１）または（１２）において、前記ドレイン電荷放電ステップはさらに前記駆動トランジスタのソース電極に電源電位を供給しない、ことを特徴とする画像表示装置の駆動方法。

（１４）（１１）において、前記画像表示装置は、前記記憶容量の他端に発光制御信号供給スイッチを介して接続し且つドレイン電荷放電スイッチを介して前記駆動トランジスタの前記ドレイン電極に接続する発光制御信号線と、前記記憶容量の他端に発光制御信号を供給するための発光制御信号供給線と、前記放電用電位を供給するための放電電位供給線とを有し、前記ドレイン電荷放電ステップの時に、前記発光制御信号線への接続が発光制御信号供給線から前記放電電位供給線に替わることを特徴とする画像表示装置の駆動方法。

（１５）（１１）において、前記画像表示装置は、前記記憶容量の他端に発光制御信号供給スイッチを介して接続し且つドレイン電荷放電スイッチを介して前記発光素子のアノードに接続する発光制御信号線と、前記記憶容量の他端に発光制御信号を供給するための発光制御信号供給線と、前記放電用電位を供給するための放電電位供給線とを有し、前記ドレイン電荷放電ステップの時に、前記発光制御信号線への接続が発光制御信号供給線から前記放電電位供給線に替わることを特徴とする画像表示装置の駆動方法。

本発明によれば、画像表示装置のコントラストを向上できる。

第１の実施形態にかかる有機ＥＬ表示装置の構成の一例を示す回路図である。第１の実施形態にかかる各画素回路の構成の一例を示す図である。図２に示す画素回路に供給される信号の一例を示す波形図である。発光期間における図２に示す画素回路のスイッチの状態を示す図である。プリチャージ期間における図２に示す画素回路のスイッチの状態を示す図である。データ書込期間における図２に示す画素回路のスイッチの状態を示す図である。待機期間における図２に示す画素回路のスイッチの状態を示す図である。ドレイン電荷放電期間における図２に示す画素回路のスイッチの状態を示す図である。第１の実施形態にかかる各画素回路の構成の他の一例を示す図である。図５に示す画素回路に供給される信号の一例を示す波形図である。発光期間における図５に示す画素回路のスイッチの状態を示す図である。プリチャージ期間における図５に示す画素回路のスイッチの状態を示す図である。データ書込期間における図５に示す画素回路のスイッチの状態を示す図である。ドレイン電荷放電期間における図５に示す画素回路のスイッチの状態を示す図である。第１の実施形態にかかる各画素回路の他の例を示す図である。図８に示す画素回路に供給される信号の一例を示す波形図である。発光期間における図８に示す画素回路のスイッチの状態を示す図である。プリチャージ期間における図８に示す画素回路のスイッチの状態を示す図である。データ書込期間における図８に示す画素回路のスイッチの状態を示す図である。ドレイン電荷放電期間における図８に示す画素回路のスイッチの状態を示す図である。第２の実施形態にかかる有機ＥＬ表示装置の構成の一例を示す図である。第２の実施形態にかかる各画素回路の構成の一例を示す図である。フィールド期間における各画素行に含まれる画素回路ＰＣに対する発光期間、プリチャージ期間、データ書込期間およびドレイン電荷放電期間の推移を示す図である。図１２に示す画素回路に供給される信号の一例を示す波形図である。第２の実施形態にかかる各画素回路の構成の他の一例を示す図である。図１５に示す画素回路に供給される信号の一例を示す波形図である。第２の実施形態にかかる各画素回路の構成の他の例を示す図である。図１７に示す画素回路に供給される信号の一例を示す波形図である。書込期間における従来の画素回路のスイッチの状態を示す図である。発光期間における従来の画素回路のスイッチの状態を示す図である。

以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。以下では、発光素子を用いた画像表示装置の一種である有機ＥＬ表示装置に本発明を適用した場合について説明する。

［第１の実施形態］
図１は、第１の実施形態に係る有機ＥＬ表示装置の構成の一例を示す回路図である。有機ＥＬ表示装置は、垂直走査回路ＹＤＶと、データ線駆動回路ＸＤＶと、電源回路ＰＷＵと、複数の画素回路ＰＣとを含む。ここで有機ＥＬ表示装置は、物理的には、アレイ基板と、フレキシブルプリント基板と、パッケージに封入されたドライバ集積回路とを含んでおり、図１に示す回路は、物理的には主にアレイ基板とドライバ集積回路とに設けられている。有機ＥＬ表示装置のアレイ基板上には表示領域ＤＡがあり、表示領域ＤＡにはマトリクス状に画素回路ＰＣが配置されている。解像度がＭ行Ｎ列でカラー表示であるとすると、表示領域ＤＡ内には（３×Ｍ）列×Ｎ行の画素回路ＰＣが並んでいる。ここで、画素回路のＰＣの行を画素行ＰＸＬと呼ぶ。

表示領域ＤＡ内では、画素回路ＰＣの各列に対応してデータ線ＤＡＴが図中上下方向に延び、画素回路ＰＣの各行に対応してリセット制御線ＲＥＳと、点灯制御線ＩＬＭと、ドレイン放電制御線ＭＳＴとが図中左右方向に延びている。以下ではｍ列目の画素回路ＰＣの列に対応するデータ線ＤＡＴをＤＡＴ_ｍと記す。各データ線ＤＡＴの一端はデータ線駆動回路ＸＤＶに接続され、各データ線ＤＡＴのその一端にはデータ線駆動回路ＸＤＶからデータ信号が供給される。また、リセット制御線ＲＥＳ、点灯制御線ＩＬＭおよびドレイン放電制御線ＭＳＴの数はそれぞれ画素回路ＰＣの行数と同じ数（Ｎ本）である。ｎ行目の画素回路ＰＣの行（画素行ＰＸＬ）に対応するリセット制御線ＲＥＳをＲＥＳ_ｎ、点灯制御線ＩＬＭをＩＬＭ_ｎ、ドレイン放電制御線ＭＳＴをＭＳＴ_ｎと記す。リセット制御線ＲＥＳ、点灯制御線ＩＬＭおよびドレイン放電制御線ＭＳＴの一端は垂直走査回路ＹＤＶに接続されている。

各画素回路ＰＣは電源制御スイッチＳＷＰを介して電源線ＰＷＬと接続されている。またアレイ基板上の領域であって表示領域ＤＡの外側の領域にデータ線駆動回路ＸＤＶ、垂直走査回路ＹＤＶおよび電源回路ＰＷＵが設けられている。なお、これらの一部はドライバ集積回路にも設けられている。電源回路ＰＷＵは電源制御スイッチＳＷＰの一端に電源電位を供給する。

図２は、第１の実施形態にかかる各画素回路ＰＣの構成の一例を示す図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、ドレイン電荷放電スイッチＳＷＭとを含む。発光素子ＩＬはそれを流れる電流量に応じて輝度が変化する素子であり、本実施形態では有機ＥＬ素子である。有機ＥＬ素子は一般的に整流素子の特性をもつためＯＬＥＤ（Organic light-emitting diode）とも呼ばれる。発光素子ＩＬのカソードには接地電位が供給される。接地電位は電源線ＰＷＬから供給される電源電位やデータ線ＤＡＴ、点灯制御スイッチＳＷＩなどのスイッチに用いる駆動トランジスタＴＲＤのゲート電極に供給される電位等との相対的な関係で定まる電位である。この接地電位は接地された電極から供給されなくてもよい。

駆動トランジスタＴＲＤはｐチャネル型の薄膜トランジスタであり、ゲート電極に印加される電位とソース電極に印加される電位との電位差に応じてソース電極からドレイン電極へ流れる電流の量を制御する。駆動トランジスタＴＲＤのソース電極は電源線ＰＷＬに接続され、駆動トランジスタＴＲＤのドレイン電極は点灯制御スイッチＳＷＩを介して発光素子ＩＬのアノードに接続されている。記憶容量ＣＰの一端は駆動トランジスタＴＲＤのゲート電極に接続される。記憶容量ＣＰの他端はデータ線ＤＡＴに接続される。リセットスイッチＳＷＲの一端は駆動トランジスタＴＲＤのゲート電極に接続され、他端は駆動トランジスタＴＲＤのドレイン電極に接続される。ドレイン電荷放電スイッチＳＷＭの一端は点灯制御スイッチＳＷＩの発光素子ＩＬ側の一端に接続され、ドレイン電荷放電スイッチＳＷＭの他端はデータ線ＤＡＴに接続される。点灯制御スイッチＳＷＩ、リセットスイッチＳＷＲおよびドレイン電荷放電スイッチＳＷＭはｎチャネル型の薄膜トランジスタである。リセットスイッチＳＷＲのゲート電極はリセット制御線ＲＥＳに、点灯制御スイッチＳＷＩのゲート電極は点灯制御線ＩＬＭに、ドレイン電荷放電スイッチＳＷＭのゲート電極はドレイン放電制御線ＭＳＴに接続されている。電源線ＰＷＬは表示領域ＤＡの外で電源制御スイッチＳＷＰの一端に接続され、他端が電源回路ＰＷＵに接続される。電源制御スイッチＳＷＰはｎチャネル型の薄膜トランジスタであり、電源制御スイッチＳＷＰのゲート電極は垂直走査回路ＹＤＶに接続された電源スイッチ制御線ＣＴＰに接続される。

次に本実施形態にかかる有機ＥＬ表示装置の駆動方法について説明する。図３は、図２に示す画素回路ＰＣに供給される信号の一例を示す波形図である。本図は１行目の画素回路ＰＣに供給される信号について示している。図３は上から順に点灯制御線ＩＬＭに印加される電位、リセット制御線ＲＥＳに印加される電位、ドレイン放電制御線ＭＳＴに印加される電位、電源制御スイッチＳＷＰのゲート電極に印加される電位の波形を示す。１フィールド期間ＴＦは、本実施形態では発光期間Ｔ_１、プリチャージ期間Ｔ_２、データ書込期間Ｔ_３、待機期間Ｔ_４、ドレイン電荷放電期間Ｔ_５に分けられる。プリチャージ期間Ｔ_２からドレイン電荷放電期間Ｔ_５では順次各画素行ＰＸＬに含まれる画素回路ＰＣにデータ信号を書込むための操作を行い、それらの期間の後の発光期間Ｔ_１に各画素回路ＰＣに発光制御信号が供給されて発光素子ＩＬが発光する。発光期間Ｔ_１、プリチャージ期間Ｔ_２およびドレイン電荷放電期間Ｔ_５はどの行もタイミングが同じであり、どの行にも同じ操作が行われる。プリチャージ期間Ｔ_２とドレイン電荷放電期間Ｔ_５の間には１行目の画素回路ＰＣから順にデータ信号の書込みが行われる。ある行について、その行の画素回路ＰＣに含まれる記憶容量ＣＰにデータ信号に応じた電位差を記憶させる期間がデータ書込期間Ｔ_３であり、データ書込期間Ｔ_３以外の期間が待機期間である。

図４Ａから図４Ｅは、各期間における図２に示す画素回路のスイッチの状態を示す図である。発光期間Ｔ_１の開始時点では、各行の点灯制御線ＩＬＭの電位がハイレベル、リセット制御線ＲＥＳおよびドレイン放電制御線ＭＳＴの電位がローレベル、電源制御スイッチＳＷＰのゲート電極（電源スイッチ制御線ＣＴＰ）の電位はハイレベルである。よって、点灯制御スイッチＳＷＩがオン、リセットスイッチＳＷＲおよびドレイン電荷放電スイッチＳＷＭがオフ、電源制御スイッチＳＷＰがオンとなる（図４Ａ参照）。このタイミングでは電源回路ＰＷＵは電源電位を駆動トランジスタＴＲＤのソース電極に供給する。またデータ線ＤＡＴには発光制御信号の電位が供給されている。駆動トランジスタＴＲＤのゲート電極には発光制御信号の電位に記憶容量ＣＰが記憶する電位差を加えた電位が供給される。駆動トランジスタＴＲＤはそのゲート電極の電位とソース電極の電位との電位差によって電流量を制御する。最低輝度とするために駆動トランジスタＴＲＤがオフされる場合を除いて駆動トランジスタＴＲＤからの電流は発光素子ＩＬを流れ、発光素子ＩＬはその電流量に応じた輝度で発光する。発光期間Ｔ_１の終わりにはまず点灯制御線ＩＬＭの電位がローレベルとなり点灯制御スイッチＳＷＩがオフし、電源制御スイッチＳＷＰのゲート電極の電位がオフとなり電源制御スイッチＳＷＰがオフとなる。

次に画素回路ＰＣのプリチャージ期間Ｔ_２が始まり、点灯制御線ＩＬＭ、リセット制御線ＲＥＳおよびドレイン放電制御線ＭＳＴの電位がハイレベル、電源制御スイッチＳＷＰのゲート電極の電位がローレベルとなる。すると点灯制御スイッチＳＷＩ、リセットスイッチＳＷＲおよびドレイン電荷放電スイッチＳＷＭがオン、電源制御スイッチＳＷＰがオフとなっている（図４Ｂ参照）。これにより記憶容量ＣＰの駆動トランジスタＴＲＤ側の一端がデータ線に接続され、そのデータ線ＤＡＴを介して記憶容量ＣＰの両端が接続されて記憶容量ＣＰに溜まった電荷がリセットされる。

次に１行目の画素回路ＰＣへのデータ書込期間Ｔ_３が始まり、点灯制御線ＩＬＭ_１およびドレイン放電制御線ＭＳＴ_１の電位がローレベル、リセット制御線ＲＥＳ_１と電源制御スイッチＳＷＰのゲート電極の電位がハイレベルとなる。すると点灯制御スイッチＳＷＩおよびドレイン電荷放電スイッチＳＷＭがオフ、リセットスイッチＳＷＲおよび電源制御スイッチＳＷＰがオンとなる（図４Ｃ参照）。これにより駆動トランジスタＴＲＤのソース電極およびドレイン電極を介してゲート電極に向けて、駆動トランジスタＴＲＤのソース電極とゲート電極の間の電位差が閾値電圧となるまで電流が流れる。このタイミングでデータ線ＤＡＴにはデータ信号の電位が供給され、記憶容量ＣＰは電源電位から閾値電圧を引いた電位（補正電位）とデータ信号の電位との電位差を記憶する。なお、データ書込期間Ｔ_３は駆動トランジスタＴＲＤにその閾値電圧を発生させているので、閾値電圧発生期間とも呼ぶ。この状態では駆動トランジスタＴＲＤのドレイン電極に生じる寄生容量に電荷が溜まっている。１行目の画素回路ＰＣへのデータ書込期間Ｔ_３が終わると２行目の画素回路ＰＣへデータ書込を行うデータ書込期間Ｔ_３が始まり、以降順番にＮ行の画素回路ＰＣにおいてデータ書込を行う。一方、データ書込期間Ｔ_３が終わった画素回路ＰＣは待機期間Ｔ_４となる。待機期間Ｔ_４では、点灯制御線ＩＬＭ、リセット制御線ＲＥＳおよびドレイン放電制御線ＭＳＴの電位はローレベルとなり、点灯制御スイッチＳＷＩ、リセットスイッチＳＷＲ、ドレイン電荷放電スイッチＳＷＭはオフとなる（図４Ｄ）。この状態では寄生容量に溜まった電荷は変化しない。

そしてＮ行目の画素回路ＰＣへのデータ書込期間Ｔ_３が終わると、１からＮ行目の画素回路ＰＣに対するドレイン電荷放電期間Ｔ_５が始まる。ドレイン電荷放電期間Ｔ_５では、点灯制御線ＩＬＭ、ドレイン放電制御線ＭＳＴの電位がハイレベルであり、リセット制御線ＲＥＳおよび電源制御スイッチＳＷＰのゲート電極の電位がローレベルである。すると点灯制御スイッチＳＷＩおよびドレイン電荷放電スイッチＳＷＭがオン、リセットスイッチＳＷＲがオフとなっている。これにより駆動トランジスタＴＲＤのドレイン電極から点灯制御スイッチＳＷＩおよびドレイン電荷放電スイッチＳＷＭを介してデータ線ＤＡＴへの電流経路が確保される。このタイミングではデータ線ＤＡＴに放電用電位が供給され、ドレイン電荷放電スイッチＳＷＭはその放電用電位をドレイン電極に供給し、寄生容量に溜まった電荷はデータ線ＤＡＴに放電される。放電用電位はドレイン電極の電荷を放電させる電位であればよく、例えば接地電位でよい。ここで、電源制御スイッチＳＷＰもオフとなっているので電源回路ＰＷＵから駆動トランジスタＴＲＤのドレイン電極に電流が流れない。よってドレイン電極に溜まった電荷の放出は電源制御スイッチＳＷＰがオンされている場合より短時間で行われる。

その後、発光期間Ｔ_１となり、ドレイン電荷放電スイッチＳＷＭがオフ、電源制御スイッチＳＷＰがオンになり、データ線ＤＡＴに発光制御信号が供給される。駆動トランジスタＴＲＤのゲート電極には記憶容量ＣＰが記憶する電位差に発光制御信号を足した電位が供給される。駆動トランジスタＴＲＤのゲート電極−ソース電極間の電圧はデータ信号の電位から発光制御信号の電位を引いた電位差を閾値電圧の分補正した電位差となる。それにより、各画素回路ＰＣに含まれる駆動トランジスタＴＲＤの閾値電圧がキャンセルされ、駆動トランジスタＴＲＤは閾値電圧に関わらずデータ信号の電位から発光制御信号の電位を引いた電位差に応じた量の電流を流し、その電流量に応じて発光素子ＩＬを発光させる。

ここで、発光期間Ｔ_１の開始時には寄生容量に溜まった電荷が放電されているので、点灯制御スイッチＳＷＩがオンされた際に寄生容量に溜まった電荷により発光素子ＩＬに電流が流れない。それにより発光素子ＩＬの最低の発光輝度が小さくなりコントラストが向上する。

ドレイン電荷を放電する画素回路ＰＣの構成は上述のものには限られない。図５は、第１の実施形態にかかる各画素回路ＰＣの構成の他の一例を示す図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、整流素子ＲＦと、放電電位接続スイッチＳＷＤと、を含む。

駆動トランジスタＴＲＤはｐチャネル型の薄膜トランジスタである。駆動トランジスタＴＲＤのソース電極は電源線ＰＷＬに接続され、駆動トランジスタＴＲＤのドレイン電極は点灯制御スイッチＳＷＩを介して発光素子ＩＬのアノードに接続されている。発光素子ＩＬのカソードには接地電位が供給される。記憶容量ＣＰの一端は駆動トランジスタＴＲＤのゲート電極に接続される。記憶容量ＣＰの他端はデータ線ＤＡＴに接続される。リセットスイッチＳＷＲの一端は駆動トランジスタＴＲＤのゲート電極に接続され、他端は駆動トランジスタＴＲＤのドレイン電極に接続される。整流素子ＲＦのアノードは駆動トランジスタＴＲＤのドレイン電極に接続され、カソードは駆動トランジスタＴＲＤのソース電極に接続される。整流素子ＲＦは具体的には駆動トランジスタＴＲＤのソース電極とドレイン電極との間に設けられダイオード接続がされたｎチャネル型の薄膜トランジスタであり、そのゲート電極は駆動トランジスタＴＲＤのドレイン電極に接続されている。点灯制御スイッチＳＷＩおよびリセットスイッチＳＷＲはｎチャネル型の薄膜トランジスタである。リセットスイッチＳＷＲのゲート電極はリセット制御線ＲＥＳに、点灯制御スイッチＳＷＩのゲート電極は点灯制御線ＩＬＭに接続されている。

電源線ＰＷＬは表示領域ＤＡの外で電源制御スイッチＳＷＰの一端に接続され、電源制御スイッチＳＷＰの他端は電源回路ＰＷＵに接続される。放電電位接続スイッチＳＷＤは一端が電源線ＰＷＬの一端に接続され、他端には放電用電位として接地電位が供給されている。電源制御スイッチＳＷＰおよび放電電位接続スイッチＳＷＤはｎチャネル型の薄膜トランジスタであり、電源制御スイッチＳＷＰのゲート電極は電源スイッチ制御線ＣＴＰに接続され、放電電位接続スイッチＳＷＤのゲート電極は放電電位接続スイッチ制御線ＣＴＤに接続される。電源スイッチ制御線ＣＴＰおよび放電電位接続スイッチ制御線ＣＴＤは垂直走査回路ＹＤＶに接続されている。

次にこの画素回路ＰＣの駆動方法について説明する。図６は、図５に示す画素回路ＰＣに供給される信号の一例を示す波形図である。本図は１行目の画素回路ＰＣに供給される信号について示している。図６は上から順に点灯制御線ＩＬＭに印加される電位、リセット制御線ＲＥＳに印加される電位、電源制御スイッチＳＷＰのゲート電極（電源スイッチ制御線ＣＴＰ）に印加される電位、放電電位接続スイッチＳＷＤのゲート電極（放電電位接続スイッチ制御線ＣＴＤ）に印加される電位の波形を示す。図２に示す画素回路ＰＣの駆動の方法との主な違いは、プリチャージ期間Ｔ_２とドレイン電荷放電期間Ｔ_５におけるスイッチの接続の状態である。図７Ａから図７Ｄは、各期間における図５に示す画素回路ＰＣのスイッチの状態を示す図である。発光期間Ｔ_１には電源制御スイッチＳＷＰのゲート電極の電位がハイレベル、放電電位接続スイッチＳＷＤのゲート電極のゲート電極がローレベルである。よって、電源制御スイッチＳＷＰと点灯制御スイッチＳＷＩがオンされている（図７Ａ参照）。すると、図４Ａに示す場合と同様に駆動トランジスタＴＲＤを介して電源回路ＰＷＵからの電流が発光素子ＩＬへ流れる。

次のプリチャージ期間Ｔ_２では、次のデータ書込期間Ｔ_３の開始時に駆動トランジスタＴＲＤがソース電極からドレイン電極に電流を流すように、記憶容量ＣＰの電荷をリセットする。電源制御スイッチＳＷＰのゲート電極の電位がローレベル、放電電位接続スイッチＳＷＤのゲート電極の電位がハイレベルとなり、電源制御スイッチＳＷＰがオフ、放電電位接続スイッチＳＷＤがオンとなる（図７Ｂ参照）。また点灯制御スイッチＳＷＩがオフ、リセットスイッチＳＷＲがオンされている。記憶容量ＣＰの駆動トランジスタＴＲＤ側の一端に溜まった電荷は、整流素子ＲＦを介して放電される。１行目の画素回路ＰＣに対するデータ書込期間Ｔ_３では、電源制御スイッチＳＷＰのゲート電極の電位がハイレベル、放電電位接続スイッチＳＷＤのゲート電極の電位がローレベルとなり、電源制御スイッチＳＷＰがオン、放電電位接続スイッチＳＷＤがオフとなる（図７Ｃ参照）。リセットスイッチＳＷＲがオンされているため、電源回路ＰＷＵから駆動トランジスタＴＲＤのドレイン電極を介して記憶容量ＣＰの一端へ電流が流れ、電流が流れなくなると記憶容量ＣＰは駆動トランジスタＴＲＤの閾値電圧とデータ信号に応じた電位差を記憶する。その次の待機期間ではリセットスイッチＳＷＲがオフとなる。

ドレイン電荷放電期間Ｔ_５には、電源制御スイッチＳＷＰのゲート電極の電位がローレベル、放電電位接続スイッチＳＷＤのゲート電極の電位がハイレベルとなり、電源制御スイッチＳＷＰがオフ、放電電位接続スイッチＳＷＤがオンとなる（図７Ｄ参照）。これにより放電電位接続スイッチＳＷＤと整流素子ＲＦとを介して駆動トランジスタＴＲＤのドレイン電極に放電用電位が供給され、ドレイン電極の電荷が整流素子ＲＦと放電電位接続スイッチＳＷＤとを介して放電される。その後の発光期間Ｔ_１で駆動トランジスタＴＲＤは発光素子ＩＬに電流を流し、発光素子ＩＬは発光する。ここで、図２の例と同様に、発光期間Ｔ_１の開始時には寄生容量に溜まった電荷が放電されているので、発光素子ＩＬの最低の発光輝度が小さくなりコントラストが向上する。なお、放電電位接続スイッチＳＷＤは、駆動トランジスタＴＲＤのドレイン電極に放電用電位を供給しており、ドレイン電荷放電スイッチとして働いている。

図８は、第１の実施形態にかかる各画素回路ＰＣの構成の他の例を示す図である。図２に示す画素回路ＰＣとの違いは、ドレイン電荷放電スイッチＳＷＭの一端が点灯制御スイッチＳＷＩの発光素子ＩＬ側の一端にではなく、駆動トランジスタＴＲＤのドレイン電極に接続される点である。

図９は、図８に示す画素回路ＰＣに供給される信号の一例を示す波形図である。本図は図２に示す画素回路ＰＣにおける図３に対応する図である。図３と比べると、プリチャージ期間Ｔ_２およびドレイン電荷放電期間Ｔ_５における点灯制御線ＩＬＭの電位が異なっている。図１０Ａから図１０Ｄは、各期間における図８に示す画素回路のスイッチの状態を示す図である。発光期間Ｔ_１では電源制御スイッチＳＷＰ、点灯制御スイッチＳＷＩがオンであり、リセットスイッチＳＷＲ、ドレイン電荷放電スイッチＳＷＭがオフである（図１０Ａ参照）。データ線ＤＡＴには発光制御信号が供給され、駆動トランジスタＴＲＤは前のデータ書込期間Ｔ_３に供給されたデータ信号に応じた量の電流を発光素子ＩＬに流す。

次のプリチャージ期間Ｔ_２には点灯制御線ＩＬＭの電位がローレベルであり、点灯制御スイッチＳＷＩがオフされる。またリセットスイッチＳＷＲおよびドレイン電荷放電スイッチＳＷＭがオンである（図１０Ｂ参照）。すると、記憶容量ＣＰの駆動トランジスタＴＲＤのゲート電極側の一端がリセットスイッチＳＷＲとドレイン電荷放電スイッチＳＷＭとを介してデータ線ＤＡＴに接続される。記憶容量ＣＰの他端はデータ線に接続されるので、記憶容量ＣＰの電荷はリセットされる。次に１行目のデータ書込期間Ｔ_３では電源制御スイッチＳＷＰとリセットスイッチＳＷＲがオンとなり、ドレイン電荷放電スイッチＳＷＭがオフとなる（図１０Ｃ）。データ線ＤＡＴには発光の輝度を示すデータ信号が供給され、記憶容量ＣＰは駆動トランジスタＴＲＤの閾値電圧とデータ信号に応じた電位差を記憶する。その後待機期間Ｔ_４ではリセットスイッチＳＷＲがオフとなり記憶容量ＣＰやドレイン電極に溜まった電荷が保存される。

ドレイン電荷放電期間Ｔ_５では、ドレイン放電制御線ＭＳＴの電位がハイレベル、電源制御スイッチＳＷＰのゲート電極との電位がローレベルとなる。ドレイン電荷放電スイッチＳＷＭがオンとなり、駆動トランジスタＴＲＤのドレイン電極とデータ線ＤＡＴとの間の電流経路が確保される。駆動トランジスタＴＲＤのドレイン電極にはデータ線ＤＡＴからの放電用電位が供給され、ドレイン電極に溜まった電荷が放電される。また電源制御スイッチＳＷＰはオフになっており、放電がより短時間で行われる。

［第２の実施形態］
本発明の第２の実施形態にかかる画像表示装置は、第１の実施形態と比べると、データ信号を供給するデータ線ＤＡＴと、発光制御信号を供給する発光制御信号線ＲＥＦとが分離されている点が主に異なる。以下では第１の実施形態との相違点を中心に説明する。

図１１は第２の実施形態にかかる有機ＥＬ表示装置の構成の一例を示す図である。有機ＥＬ表示装置は垂直走査回路ＹＤＶと、データ線駆動回路ＸＤＶと、電源回路ＰＷＵと、発光制御信号供給線ＲＥＦＩと、放電電位供給線ＤＣＨと、複数の画素回路ＰＣとを含み、複数の画素回路ＰＣはアレイ基板上の表示領域ＤＡにマトリクス状に配置されている。表示領域ＤＡ内では、画素回路ＰＣの各列に対応してデータ線ＤＡＴが図中上下方向に延び、画素回路ＰＣの各行に対応してセレクト線ＳＥＬと、リセット制御線ＲＥＳと、点灯制御線ＩＬＭと、発光制御信号制御線ＰＲＥと、ドレイン放電制御線ＭＳＴと、発光制御信号線ＲＥＦと電源線ＰＷＬが図中左右方向に延びている。ｎ行目の画素回路ＰＣの行（画素行ＰＸＬ）に対応するセレクト線ＳＥＬをＳＥＬｎ、発光制御信号制御線ＰＲＥをＰＲＥｎ、発光制御信号線ＲＥＦをＲＥＦｎと記す。セレクト線ＳＥＬ、リセット制御線ＲＥＳ、点灯制御線ＩＬＭ、発光制御信号制御線ＰＲＥおよびドレイン放電制御線ＭＳＴの一端は垂直走査回路ＹＤＶに接続されている。また画素回路ＰＣの各行に対応してセレクタＳＬＣと電源制御スイッチＳＷＰとが設けられる。セレクタＳＬＣは対応する各画素回路ＰＣに発光制御信号を送る発光制御信号線ＲＥＦの一端を、発光制御信号供給線ＲＥＦＩと放電電位供給線ＤＣＨとのうち一方に選択的に接続する。電源制御スイッチＳＷＰは、対応する各画素回路ＰＣに電源を供給するための電源線ＰＷＬの一端と、電源回路ＰＷＵとの間に設けられる。

図１２は、第２の実施形態にかかる各画素回路ＰＣの構成の一例を示す図である。図１２に示す画素回路ＰＣは、第１の実施形態における図２に示す画素回路ＰＣに対応する。図１２に示す画素回路ＰＣと図２に示す画素回路ＰＣとの回路構成における違いは、画素回路ＰＣが選択スイッチＳＷＳと発光制御信号供給スイッチＳＷＦとをさらに含んでおり、記憶容量ＣＰの両端のうち駆動トランジスタＴＲＤのゲート電極に接続されない方の一端が、選択スイッチＳＷＳを介してデータ線ＤＡＴに接続され、また発光制御信号供給スイッチＳＷＦを介して発光制御信号線ＲＥＦに接続され、またドレイン電荷放電スイッチＳＷＭの両端のうち点灯制御スイッチＳＷＩ側でない一端が発光制御信号線ＲＥＦに接続される点である。選択スイッチＳＷＳおよび発光制御信号供給スイッチＳＷＦはｎチャネル型の薄膜トランジスタであり、選択スイッチＳＷＳのゲート電極はセレクト線ＳＥＬに、発光制御信号供給スイッチＳＷＦのゲート電極は発光制御信号制御線ＰＲＥに接続される。電源線ＰＷＬと電源回路ＰＷＵの間の構成は図２に示すものと同様である。

次に本実施形態にかかる有機ＥＬ表示装置の駆動方法について説明する。図１３は、フィールド期間ＴＦにおける各画素行ＰＸＬに含まれる画素回路ＰＣに対する発光期間Ｔ_Ｃ１、プリチャージ期間Ｔ_Ｃ２、データ書込期間Ｔ_Ｃ３およびドレイン電荷放電期間Ｔ_Ｃ４の推移を示す図である。各画素行ＰＸＬに含まれる画素回路ＰＣに対しては、プリチャージ操作、データ書込操作、ドレイン電荷放電操作、発光操作の順に操作が行われ、それらの操作が行われる期間をそれぞれプリチャージ期間Ｔ_Ｃ２、データ書込期間Ｔ_Ｃ３、ドレイン電荷放電期間Ｔ_Ｃ４、発光期間Ｔ_Ｃ１と呼ぶ。第１の実施形態と異なり、含まれる画素行ＰＸＬが異なる画素回路ＰＣどうしでは、発光期間Ｔ_Ｃ１、プリチャージ期間Ｔ_Ｃ２、データ書込期間Ｔ_Ｃ３およびドレイン電荷放電期間Ｔ_Ｃ４は異なっている。本実施形態では１行目の画素行ＰＸＬにおけるプリチャージ期間Ｔ_Ｃ２の開始から、その次の発光期間Ｔ_Ｃ１の終了までを１フィールド期間ＴＦと呼ぶ。１行目の画素回路ＰＣに対するプリチャージ期間Ｔ_Ｃ２、データ書込期間Ｔ_Ｃ３、ドレイン電荷放電期間Ｔ_Ｃ４が経過し、発光期間Ｔ_Ｃ１が開始するタイミングで次の行の画素回路ＰＣに対するプリチャージ期間Ｔ_Ｃ２が開始し、以降それをＮ行目まで繰り返す。Ｎ行目の画素回路ＰＣに対するドレイン電荷放電期間Ｔ_Ｃ４が終わると、次のフィールド期間に移る。

図１４は、図１２に示す画素回路ＰＣに供給される信号の一例を示す波形図である。
図１４の上から順に点灯制御線ＩＬＭ、リセット制御線ＲＥＳ、ドレイン放電制御線ＭＳＴ、電源制御スイッチＳＷＰのゲート電極（電源スイッチ制御線ＣＴＰ）、発光制御信号制御線ＰＲＥ、セレクト線ＳＥＬのそれぞれに印加される電位の波形である。発光期間Ｔ_Ｃ１では、点灯制御線ＩＬＭ、電源制御スイッチＳＷＰのゲート電極および発光制御信号制御線ＰＲＥの電位がハイレベル、リセット制御線ＲＥＳ，ドレイン放電制御線ＭＳＴ、セレクト線ＳＥＬの電位がローレベルである。すると発光制御信号供給スイッチＳＷＦがオンとなり、発光制御信号線ＲＥＦから発光制御信号が記憶容量ＣＰの一端に供給され、駆動トランジスタＴＲＤのゲート電極に発光量を制御するための電位が供給される。また電源制御スイッチＳＷＰ、点灯制御スイッチＳＷＩがオンとなり電源回路ＰＷＵから駆動トランジスタＴＲＤを介して発光素子ＩＬへ電流が流れる（最低輝度とするために駆動トランジスタＴＲＤがオフされる場合を除く）。なお選択スイッチＳＷＳ、リセットスイッチＳＷＲおよびドレイン電荷放電スイッチＳＷＭはオフであり、この行に対応するセレクタＳＬＣは発光制御信号供給線ＲＥＦＩを発光制御信号線ＲＥＦに接続する。

次にプリチャージ期間Ｔ_Ｃ２となり、リセット制御線ＲＥＳ、ドレイン放電制御線ＭＳＴ、セレクト線ＳＥＬの電位がハイレベルに変化し、電源制御スイッチＳＷＰのゲート電極、発光制御信号制御線ＰＲＥの電位がローレベルに変化する。すると記憶容量ＣＰの駆動トランジスタＴＲＤ側の一端からリセットスイッチＳＷＲ、点灯制御スイッチＳＷＩおよびドレイン電荷放電スイッチＳＷＭを介して発光制御信号線ＲＥＦへの電流経路が確保される。このタイミングでセレクタＳＬＣが放電電位供給線ＤＣＨを発光制御信号線ＲＥＦに接続しており、記憶容量ＣＰの電荷がリセットされる。なお、ドレイン電荷放電スイッチＳＷＭはこのタイミングでオフでもよい。その場合は発光素子ＩＬを介して電荷がリセットされる。また、電源制御スイッチＳＷＰがオンになっていてもよい。

次のデータ書込期間Ｔ_Ｃ３では、点灯制御線ＩＬＭ、ドレイン放電制御線ＭＳＴの電位がローレベルとなり、電源制御スイッチＳＷＰのゲート電極の電位がハイレベルとなる。駆動トランジスタＴＲＤのソース電極およびドレイン電極を介してゲート電極に電流が流れる。この電流は駆動トランジスタＴＲＤのソース電極とゲート電極の間の電位差が閾値電圧となるまで流れる。このタイミングでデータ線ＤＡＴにはデータ信号の電位が供給され、記憶容量ＣＰは電源電位から閾値電圧を引いた電位（補正電位）とデータ信号の電位との電位差を記憶する。この状態では駆動トランジスタＴＲＤのドレイン電極に生じる寄生容量に電荷が溜まっている。なお、記憶容量ＣＰが記憶する電位差の大きさは第１の実施形態と同様である。

次のドレイン電荷放電期間Ｔ_Ｃ４では、点灯制御線ＩＬＭ、ドレイン放電制御線ＭＳＴの電位がハイレベルとなり、電源制御スイッチＳＷＰのゲート電極の電位がローレベルとなる。すると駆動トランジスタＴＲＤのドレイン電極がドレイン電荷放電スイッチＳＷＭを介して発光制御信号線ＲＥＦと電気的に接続される。このタイミングでセレクタＳＬＣが放電電位供給線ＤＣＨを発光制御信号線ＲＥＦに接続しており、ドレイン電極の電荷が放電される。ここで、電源制御スイッチＳＷＰがオフであることでドレイン電極に溜まった電荷の放出がオンの場合より短くなっている点は第１の実施形態と同様である。

次の発光期間Ｔ_Ｃ１では、ドレイン放電制御線ＭＳＴおよびセレクト線ＳＥＬの電位がローレベル、電源制御スイッチＳＷＰおよび発光制御信号制御線ＰＲＥの電位がハイレベルとなる。駆動トランジスタＴＲＤのゲート電極には記憶容量ＣＰが記憶する電位差に発光制御信号を足した電位が供給される。各画素回路ＰＣに含まれる駆動トランジスタＴＲＤの閾値電圧がキャンセルされ、駆動トランジスタＴＲＤは閾値電圧に関わらずデータ信号の電位から発光制御信号の電位を引いた電位差に応じた量の電流を流し、その電流量に応じて発光素子ＩＬを発光させる。

なお、ドレイン電荷放電スイッチＳＷＭは発光制御信号線ＲＥＦに接続されているが、別の配線により放電電位供給線ＤＣＨからの放電用電位をセレクタＳＬＣを介さずにドレイン電荷放電スイッチＳＷＭに供給するようにしてもよい。

図１５は、第２の実施形態にかかる各画素回路ＰＣの構成の他の一例を示す図である。図１５に示す画素回路ＰＣは、第１の実施形態における図５に示す画素回路ＰＣに対応する。図１５に示す画素回路ＰＣと図５に示す画素回路ＰＣとの回路構成における違いは、画素回路ＰＣが選択スイッチＳＷＳと発光制御信号供給スイッチＳＷＦとをさらに含んでおり、記憶容量ＣＰの両端のうち駆動トランジスタＴＲＤのゲート電極に接続されない方の一端が、選択スイッチＳＷＳを介してデータ線ＤＡＴに接続され、また発光制御信号供給スイッチＳＷＦを介して発光制御信号線ＲＥＦに接続される点である。選択スイッチＳＷＳおよび発光制御信号供給スイッチＳＷＦはｎチャネル型の薄膜トランジスタであり、選択スイッチＳＷＳのゲート電極はセレクト線ＳＥＬに、発光制御信号供給スイッチＳＷＦのゲート電極は発光制御信号制御線ＰＲＥに接続される。

図１６は、図１５に示す画素回路ＰＣに供給される信号の一例を示す波形図である。
図１６の上から順に点灯制御線ＩＬＭ、リセット制御線ＲＥＳ、電源制御スイッチＳＷＰのゲート電極（電源スイッチ制御線ＣＴＰ）、放電電位接続スイッチＳＷＤのゲート電極（放電電位接続スイッチ制御線ＣＴＤ）発光制御信号制御線ＰＲＥ、セレクト線ＳＥＬのそれぞれに印加される電位の波形である。発光期間Ｔ_Ｃ１では、点灯制御線ＩＬＭ、電源制御スイッチＳＷＰのゲート電極および発光制御信号制御線ＰＲＥの電位がハイレベル、リセット制御線ＲＥＳ、放電電位接続スイッチＳＷＤのゲート電極、セレクト線ＳＥＬの電位がローレベルである。すると発光制御信号供給スイッチＳＷＦがオンとなり、発光制御信号線ＲＥＦから発光制御信号が記憶容量ＣＰの一端に供給され、駆動トランジスタＴＲＤのゲート電極に発光量を制御するための電位が供給される。また電源制御スイッチＳＷＰ、点灯制御スイッチＳＷＩがオンとなり電源回路ＰＷＵから駆動トランジスタＴＲＤを介して発光素子ＩＬへ電流が流れる（最低輝度とするために駆動トランジスタＴＲＤがオフされる場合を除く）。なおこの行に対応するセレクタＳＬＣは発光制御信号供給線ＲＥＦＩを発光制御信号線ＲＥＦに接続する。

次にプリチャージ期間Ｔ_Ｃ２となり、リセット制御線ＲＥＳ、セレクト線ＳＥＬの電位がハイレベルに変化し、発光制御信号制御線ＰＲＥの電位がローレベルに変化する。すると記憶容量ＣＰの駆動トランジスタＴＲＤ側の一端からリセットスイッチＳＷＲ、点灯制御スイッチＳＷＩおよび発光素子ＩＬを介する電流経路が確保される。これにより記憶容量ＣＰの電荷がリセットされる。なお、電源制御スイッチＳＷＰをオフ、放電電位接続スイッチＳＷＤをオンにしてもよい。

次のデータ書込期間Ｔ_Ｃ３では、点灯制御線ＩＬＭの電位がローレベルとなる。駆動トランジスタＴＲＤのソース電極およびドレイン電極を介してゲート電極に向けて、駆動トランジスタＴＲＤのソース電極とゲート電極の間の電位差が閾値電圧となるまで電流が流れる。このタイミングで記憶容量ＣＰのデータ線ＤＡＴ側の一端にはデータ信号の電位が供給され、記憶容量ＣＰは電源電位から閾値電圧を引いた電位（補正電位）とデータ信号の電位との電位差を記憶する。この状態では駆動トランジスタＴＲＤのドレイン電極に生じる寄生容量に電荷が溜まっている。

次のドレイン電荷放電期間Ｔ_Ｃ４では、点灯制御線ＩＬＭ、放電電位接続スイッチＳＷＤのゲート電極の電位がハイレベルとなり、リセット制御線ＲＥＳ、電源制御スイッチＳＷＰのゲート電極の電位がローレベルとなる。すると駆動トランジスタＴＲＤのドレイン電極から整流素子ＲＦと放電電位接続スイッチＳＷＤを介する電流経路が確保される。放電電位接続スイッチＳＷＤは放電用電位を供給するのでドレイン電極の電荷が放電される。なお、点灯制御スイッチＳＷＩはオフになっていてもよい。

図１７は、第２の実施形態にかかる各画素回路ＰＣの構成の他の一例を示す図である。図１７に示す画素回路ＰＣは、第１の実施形態における図８に示す画素回路ＰＣに対応する。図１７に示す画素回路ＰＣと図８に示す画素回路ＰＣとの回路構成における違いは、画素回路ＰＣが選択スイッチＳＷＳと発光制御信号供給スイッチＳＷＦとをさらに含んでおり、記憶容量ＣＰの両端のうち駆動トランジスタＴＲＤのゲート電極に接続されない方の一端が、選択スイッチＳＷＳを介してデータ線ＤＡＴに接続され、また発光制御信号供給スイッチＳＷＦを介して発光制御信号線ＲＥＦに接続され、またドレイン電荷放電スイッチＳＷＭの両端のうち点灯制御スイッチＳＷＩ側でない一端が発光制御信号線ＲＥＦに接続される点である。選択スイッチＳＷＳおよび発光制御信号供給スイッチＳＷＦはｎチャネル型の薄膜トランジスタであり、選択スイッチＳＷＳのゲート電極はセレクト線ＳＥＬに、発光制御信号供給スイッチＳＷＦのゲート電極は発光制御信号制御線ＰＲＥに接続される。電源線ＰＷＬと電源回路ＰＷＵの間の構成は図８に示すものと同様である。

図１８は、図１７に示す画素回路ＰＣに供給される信号の一例を示す波形図である。
図１８の上から順に点灯制御線ＩＬＭ、リセット制御線ＲＥＳ、ドレイン放電制御線ＭＳＴ、電源制御スイッチＳＷＰのゲート電極（電源スイッチ制御線ＣＴＰ）、発光制御信号制御線ＰＲＥ、セレクト線ＳＥＬのそれぞれに印加される電位の波形である。発光期間Ｔ_Ｃ１では、点灯制御線ＩＬＭ、電源制御スイッチＳＷＰのゲート電極および発光制御信号制御線ＰＲＥの電位がハイレベル、リセット制御線ＲＥＳ、ドレイン放電制御線ＭＳＴ、セレクト線ＳＥＬの電位がローレベルである。すると図１２に示す画素回路ＰＣの場合と同様に電源回路ＰＷＵから駆動トランジスタＴＲＤを介して発光素子ＩＬへ電流が流れる（最低輝度とするために駆動トランジスタＴＲＤがオフされる場合を除く）。この行に対応するセレクタＳＬＣは発光制御信号供給線ＲＥＦＩを発光制御信号線ＲＥＦに接続する。

次にプリチャージ期間Ｔ_Ｃ２となり、リセット制御線ＲＥＳ、ドレイン放電制御線ＭＳＴ、セレクト線ＳＥＬの電位がハイレベルに変化し、電源制御スイッチＳＷＰのゲート電極、発光制御信号制御線ＰＲＥの電位がローレベルに変化する。すると記憶容量ＣＰの駆動トランジスタＴＲＤ側の一端からリセットスイッチＳＷＲおよびドレイン電荷放電スイッチＳＷＭを介して発光制御信号線ＲＥＦへの電流経路が確保される。このタイミングでセレクタＳＬＣが放電電位供給線ＤＣＨを発光制御信号線ＲＥＦに接続しており、記憶容量ＣＰの電荷がリセットされる。なお、ドレイン電荷放電スイッチＳＷＭはこのタイミングでオフでもよい。その場合は発光素子ＩＬを介して電荷がリセットされる。また、電源制御スイッチＳＷＰがオンになっていてもよいし、点灯制御スイッチＳＷＩがオフになっていてもよい。

次のデータ書込期間Ｔ_Ｃ３では、点灯制御線ＩＬＭ、ドレイン放電制御線ＭＳＴの電位がローレベルとなり、電源制御スイッチＳＷＰのゲート電極の電位がハイレベルとなる。図１２に示す画素回路ＰＣの場合と同様に記憶容量ＣＰは電源電位から閾値電圧を引いた電位（補正電位）とデータ信号の電位との電位差を記憶する。この状態では駆動トランジスタＴＲＤのドレイン電極に生じる寄生容量に電荷が溜まっている。

次のドレイン電荷放電期間Ｔ_Ｃ４では、ドレイン放電制御線ＭＳＴの電位がハイレベルとなり、電源制御スイッチＳＷＰのゲート電極の電位がローレベルとなる。すると駆動トランジスタＴＲＤのドレイン電極がドレイン電荷放電スイッチＳＷＭを介して発光制御信号線ＲＥＦと電気的に接続される。このタイミングでセレクタＳＬＣが放電電位供給線ＤＣＨを発光制御信号線ＲＥＦに接続しており、ドレイン電極の電荷が放電される。

次の発光期間Ｔ_Ｃ１では、ドレイン放電制御線ＭＳＴおよびセレクト線ＳＥＬの電位がローレベル、電源制御スイッチＳＷＰおよび発光制御信号制御線ＰＲＥの電位がハイレベルとなる。図１２に示す画素回路ＰＣの場合と同様に、駆動トランジスタＴＲＤは閾値電圧に関わらずデータ信号の電位から発光制御信号の電位を引いた電位差に応じた量の電流を流し、その電流量に応じて発光素子ＩＬを発光させる。

ＤＡ表示領域、ＤＡＴデータ線、ＩＬＭ点灯制御線、ＭＳＴドレイン放電制御線、ＲＥＳリセット制御線、ＰＲＥ発光制御信号制御線、ＲＥＦ発光制御信号線、ＳＥＬセレクト線、ＳＬＣセレクタ、ＤＣＨ放電電位供給線、ＲＥＦＩ発光制御信号供給線、ＰＣ画素回路、ＰＷＬ電源線、ＰＷＵ電源回路、ＰＸＬ画素行、ＸＤＶデータ線駆動回路、ＹＤＶ垂直走査回路、ＣＴＤ放電電位接続スイッチ制御線、ＣＴＰ電源スイッチ制御線、ＳＷＤ放電電位接続スイッチ、ＳＷＰ電源制御スイッチ、ＣＰ記憶容量、ＣＰＲ寄生容量、ＩＬ発光素子、ＲＦ整流素子、ＳＷＦ発光制御信号供給スイッチ、ＳＷＩ点灯制御スイッチ、ＳＷＭドレイン電荷放電スイッチ、ＳＷＲリセットスイッチ、ＳＷＳ選択スイッチ、ＴＲＤ駆動トランジスタ、Ｔ_１発光期間、Ｔ_２プリチャージ期間、Ｔ_３データ書込期間、Ｔ_４待機期間、Ｔ_５ドレイン電荷放電期間、Ｔ_Ｃ１発光期間、Ｔ_Ｃ２プリチャージ期間、Ｔ_Ｃ３データ書込期間、Ｔ_Ｃ４ドレイン電荷放電期間、ＴＦフィールド期間。

Claims

電流量に応じた輝度で発光する発光素子と、
記憶容量と、
閾値電圧発生期間にソース電極およびドレイン電極を介してゲート電極に電流を流して該ゲート電極の電位である補正電位を前記記憶容量の一端に供給し、該閾値電圧発生期間の後の発光期間に前記記憶容量により供給される電位差であって階調データと該補正電位とに応じたゲート電極とソース電極の間の電位差に応じてドレイン電極を流れる電流量を制御する駆動トランジスタと、
前記駆動トランジスタのドレイン電極に対して前記発光素子と直列的に接続され、前記発光期間に前記発光素子を流れる電流経路を確保する点灯制御スイッチと、
前記閾値電圧発生期間と前記発光期間の間のドレイン電荷放電期間に前記駆動トランジスタのドレイン電極に該ドレイン電極の電荷を放電させる放電用電位を供給するドレイン電荷放電スイッチと、
を含むことを特徴とする画像表示装置。
前記駆動トランジスタのゲート電極とドレイン電極との間に設けられ、前記閾値電圧発生期間に前記ドレイン電極と前記ゲート電極とを電気的に接続するリセットスイッチをさらに含む、
ことを特徴とする請求項１に記載の画像表示装置。
一端が前記駆動トランジスタのソース電極と接続され、他端に電源電位が供給され、前記ドレイン電荷放電期間にオフされる電源制御スイッチ、をさらに含む、
ことを特徴とする請求項１または２に記載の画像表示装置。
データ信号を供給するデータ線をさらに含み、
前記駆動トランジスタのゲート電極は、前記記憶容量を介して前記データ線に接続され、
前記記憶容量は前記閾値電圧発生期間に、一端に供給される前記駆動トランジスタのゲート電極の電位と他端に供給されるデータ信号とにより生じる電位差を記憶し、
前記駆動トランジスタは前記発光期間に、前記記憶容量が記憶する電位差と前記記憶容量の他端に供給される電位とに応じて前記電流量を制御する、
ことを特徴とする請求項１から３のいずれか一項に記載の画像表示装置。
前記点灯制御スイッチは前記発光素子と前記駆動トランジスタのドレイン電極との間に設けられ、
前記ドレイン電荷放電スイッチの一端は前記点灯制御スイッチの前記発光素子側の一端と接続されるとともに他端は前記データ線に接続され、
前記ドレイン電荷放電期間には前記点灯制御スイッチと前記ドレイン電荷放電スイッチとがオンされ、前記データ線からの前記放電用電位が供給される、
ことを特徴とする請求項４に記載の画像表示装置。
前記発光期間に前記記憶容量の前記他端に発光制御信号を供給する発光制御信号線と、
前記データ線と前記記憶容量の前記他端との間に設けられ、前記閾値電圧発生期間にオンされる選択スイッチと、
前記発光制御信号線と前記記憶容量の前記他端との間に設けられ、前記発光期間にオンされる発光制御信号供給スイッチと、
をさらに含み、
前記点灯制御スイッチは前記発光素子と前記駆動トランジスタのドレイン電極との間に設けられ、
前記ドレイン電荷放電スイッチの一端は前記点灯制御スイッチの前記発光素子側の一端と接続され、
前記ドレイン電荷放電期間には前記点灯制御スイッチと前記ドレイン電荷放電スイッチとがオンされ、前記ドレイン電荷放電スイッチは前記放電用電位を供給する、
ことを特徴とする請求項４に記載の画像表示装置。
前記点灯制御スイッチは前記発光素子と前記駆動トランジスタのドレイン電極との間に設けられ、
前記ドレイン電荷放電スイッチの一端は前記駆動トランジスタのドレイン電極と接続され、他端は前記データ線に接続され、
前記ドレイン電荷放電期間には前記ドレイン電荷放電スイッチがオンされ、前記データ線からの前記放電用電位が供給される、
ことを特徴とする請求項４に記載の画像表示装置。
前記発光期間に前記記憶容量の前記他端に発光制御信号を供給する発光制御信号線と、
前記データ線と前記記憶容量の前記他端との間に設けられ、前記閾値電圧発生期間にオンされる選択スイッチと、
前記発光制御信号線と前記記憶容量の前記他端との間に設けられ、前記発光期間にオンされる発光制御信号供給スイッチと、
をさらに含み、
前記点灯制御スイッチは前記発光素子と前記駆動トランジスタのドレイン電極との間に設けられ、
前記ドレイン電荷放電スイッチの一端は前記駆動トランジスタのドレイン電極と接続され、
前記ドレイン電荷放電期間には前記ドレイン電荷放電スイッチがオンされ、前記ドレイン電荷放電スイッチは前記放電用電位を供給する、
ことを特徴とする請求項４に記載の画像表示装置。
カソードが前記駆動トランジスタのソース電極に接続され、アノードが前記駆動トランジスタのドレイン電極に接続される整流素子、
をさらに含み、
前記ドレイン電荷放電スイッチは一端が前記駆動トランジスタのソース電極に接続され、他端には前記放電用電位が供給され、該ソース電極に前記電源電位を供給しない場合に前記放電用電位を供給する、
ことを特徴とする請求項４に記載の画像表示装置。
複数の画素回路と、
一端に電源電位が供給される電源制御スイッチと、を含み、
各画素回路は、
電流量に応じた輝度で発光する発光素子と、
記憶容量と、
閾値電圧発生期間にソース電極およびドレイン電極を介してゲート電極に電流を流して該ゲート電極の電位である補正電位を前記記憶容量の一端に供給し、該閾値電圧発生期間の後の発光期間に前記記憶容量により供給される電位差であって階調データと該補正電位とに応じたゲート−ソース間の電位差に応じてドレイン電極を流れる電流量を制御する駆動トランジスタと、
前記駆動トランジスタのドレイン電極に対して前記発光素子と直列的に接続され、前記発光期間に前記発光素子を流れる電流経路を確保する点灯制御スイッチと、
前記閾値電圧発生期間と前記発光期間の間のドレイン電荷放電期間に前記駆動トランジスタのドレイン電極に該ドレイン電極の電荷を放電させる放電用電位を供給するドレイン電荷放電スイッチと、
を含み、
前記電源制御スイッチの他端は、前記複数の画素回路のそれぞれに含まれる駆動トランジスタのソース電極に接続され、
前記電源制御スイッチは前記ドレイン電荷放電期間にオフされる、
ことを特徴とする画像表示装置。
電流量に応じた輝度で発光する発光素子と、記憶容量と、前記記憶容量が記憶する電位差により生じるゲート電極とソース電極の間の電位差に応じてドレイン電極を流れる電流量を制御する駆動トランジスタと、を含む画像表示装置の駆動方法であって、
前記駆動トランジスタのソース電極に電源電位を供給し、該駆動トランジスタのドレイン電極とゲート電極とを電気的に接続し、前記記憶容量の一端に該ゲート電極の電位を供給する閾値電圧発生ステップと、
前記閾値電圧発生ステップの後に前記駆動トランジスタのドレイン電極に該ドレイン電極の電荷を放電させる放電用電位を供給するドレイン電荷放電ステップと、
前記ドレイン電荷放電ステップの後に前記駆動トランジスタのドレイン電極と前記発光素子とを介する電流経路を確保する発光ステップと、
を含むことを特徴とする画像表示装置の駆動方法。
前記閾値電圧発生ステップはさらに前記記憶容量の他端にデータ信号を供給し、
前記発光ステップではさらに前記記憶容量の前記他端に発光用電位を供給する、
ことを特徴とする請求項１１に記載の画像表示装置の駆動方法。
前記ドレイン電荷放電ステップはさらに前記駆動トランジスタのソース電極に電源電位を供給しない、
ことを特徴とする請求項１１または１２に記載の画像表示装置の駆動方法。
前記画像表示装置は、前記記憶容量の他端に発光制御信号供給スイッチを介して接続し且つドレイン電荷放電スイッチを介して前記駆動トランジスタの前記ドレイン電極に接続する発光制御信号線と、前記記憶容量の他端に発光制御信号を供給するための発光制御信号供給線と、前記放電用電位を供給するための放電電位供給線とを有し、
前記ドレイン電荷放電ステップの時に、前記発光制御信号線への接続が発光制御信号供給線から前記放電電位供給線に替わることを特徴とする請求項１１に記載の画像表示装置の駆動方法。
前記画像表示装置は、前記記憶容量の他端に発光制御信号供給スイッチを介して接続し且つドレイン電荷放電スイッチを介して前記発光素子のアノードに接続する発光制御信号線と、前記記憶容量の他端に発光制御信号を供給するための発光制御信号供給線と、前記放電用電位を供給するための放電電位供給線とを有し、
前記ドレイン電荷放電ステップの時に、前記発光制御信号線への接続が発光制御信号供給線から前記放電電位供給線に替わることを特徴とする請求項１１に記載の画像表示装置の駆動方法。