JP2016167600A - フィールドプレートを有する半導体デバイス - Google Patents

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Abstract

【課題】ゲートフィールド構造を有する半導体デバイスを提供する。【解決手段】ＩＩＩ−Ｎ材料層１１、１２と、ＩＩＩ−Ｎ材料層１１、１２の表面上に設けられたゲート絶縁層２２と、ＩＩＩ−Ｎ材料層１１，１２から反対側のゲート絶縁層２２上に設けられたエッチング停止層２１と、ゲート絶縁層２２から反対側のエッチング停止層２１上に設けられた電極画定層２３とを備える。電極画定層２３内には、凹部が形成される。凹部内には、電極２９が形成される。ゲート絶縁層２２は、特に電極２９とＩＩＩ−Ｎ材料層１１、１２との間で、正確に制御された厚さを有する。【選択図】図５

Description

この発明は、半導体電子デバイスに関し、詳しくは、フィールドプレートを有するデバイスに関する。
これまで、例えば、電力ＭＯＳＦＥＴ及び絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）等のデバイスを含む現代のパワー半導体デバイスは、通常、シリコン（Ｓｉ）半導体材料から製造されている。より近年になって、炭化シリコン（ＳｉＣ）パワーデバイスも、その優れた特性のために研究されている。大電流を搬送し、高電圧をサポートし、極低レベルのオン抵抗、高電圧デバイス動作及び高速スイッチングを提供する魅力的な候補として、ＩＩＩ族窒化物（ＩＩＩ−Ｎ）半導体デバイスが注目されている。図１に示す典型的なＩＩＩ−Ｎ高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）は、基板１０、例えば、基板上のＧａＮの層であるチャネル層１１、及び例えば、チャネル層上のＡｌｘＧａ１−ｘＮの層であるバリア層１２を含む。２次元電子ガス（two-dimensional electron gas２ＤＥＧ）チャネル１９は、チャネル層１１とバリア層１２との間の界面の近傍で、チャネル層１１内に誘起されている。ソース電極１４及びドレイン電極１５は、２ＤＥＧチャネルとオーミック接合を形成する。ゲート１６は、ゲート領域内、すなわち、ゲート１６の直下の２ＤＥＧの一部を変調する。
ＩＩＩ−Ｎデバイスでは、一般的にフィールドプレートが使用され、これは、デバイスの高フィールド領域に電界を形成し、ピーク電界を減少させ、デバイス降伏電圧を高め、この結果、より高い電圧での動作を実現している。フィールドプレートが使用されたＩＩＩ−Ｎ ＨＥＭＴの具体例を図２に示す。図２のデバイスは、図１のデバイスに含まれている層に加えて、ゲート１６に接続されたフィールドプレート１８と、フィールドプレートとバリア層１２との間に配設されたＳｉＮ等の層である絶縁層１３とを含む。フィールドプレート１８は、ゲート１６と同じ材料を含んでもよく、同じ材料から形成してもよい。絶縁層１３は、表面パッシベーション層として機能でき、絶縁層１３に隣接するＩＩＩ−Ｎ材料の表面における電圧変動を防止又は抑制する。
傾斜フィールドプレート（slant field plate）は、ＩＩＩ−Ｎデバイスにおけるピーク電界を低減し、降伏電圧を高める際に特に有効であることが知られている。図３は、図２と同様のＩＩＩ−Ｎデバイスであって、傾斜フィールドプレート２８を有するＩＩＩ−Ｎデバイスを示している。このデバイスでは、ゲート１６及び傾斜フィールドプレート２８は、単一の電極２９によって形成されている。絶縁層２３は、ＳｉＮを材料としてもよく、電極２９の形状を少なくとも部分的に画定する凹部を含む。そこで、絶縁層２３を「電極画定層（electrode defining layer）２３」と呼ぶ。また、電極画定層２３は、電極画定層２３に隣接するＩＩＩ−Ｎ材料の表面における電圧変動を防止又は抑制する表面パッシベーション層として機能できる。このデバイスのゲート１６及び傾斜フィールドプレート２８は、まず、バリア層１２の表面全体上に電極画定層２３を堆積させ、ゲート１６を含む領域内で電極画定層２３を介して凹部をエッチングし、最後に少なくとも凹部内に電極２９を堆積させることによって形成できる。
ＩＩＩ−Ｎデバイスが使用される多くの用途においては、例えば、高電力及び高電圧用途においては、ゲートリークを防止するために、ゲート１６と、下位のＩＩＩ−Ｎ層との間にゲート絶縁体を含ませることが有利である場合がある。傾斜フィールドプレート及びゲート絶縁体を有するデバイスを図４に示す。このデバイスは、図３のデバイスのためのプロセスを僅かに変更することによって製造できる。図４のデバイスでは、電極画定層２３の凹部は、層を介して部分的にのみ（すなわち、層を貫通しないように）エッチングされ、この後、電極２９が堆積される。このデバイスでは、ゲート１６と下位のＩＩＩ−Ｎ層との間にある電極画定層２３の一部がゲート絶縁体として機能する。
一側面においては、ＩＩＩ−Ｎ材料層と、ＩＩＩ−Ｎ材料層の表面上の絶縁体層と、ＩＩＩ−Ｎ材料層から反対側の絶縁体層上に設けられたエッチング停止層と、絶縁体層から反対側のエッチング停止層上に設けられた電極画定層と、電極とを備えるＩＩＩ−Ｎデバイスを開示する。電極画定層には、凹部が形成され、凹部には、電極が形成される。
ここに説明する全てのデバイスについて、以下の１つ以上を適用してもよい。電極は、フィールドプレートを含むことができる。フィールドプレートは、傾斜フィールドプレートであってもよい。電極画定層の凹部の一部は、少なくとも一部がエッチング停止層の主面に対して非垂直な角度を形成する傾けられた壁を有することができ、傾けられた壁が傾斜フィールドプレートを画定する。非垂直な角度は、約５度から約８５度までの間であってもよい。絶縁層は、パッシベーション層であってもよい。絶縁層は、酸化物又は窒化物によって形成してもよい。絶縁体層は、厚さが約２ｎｍから５０ｎｍであってもよい。絶縁体層は、単位面積あたりのキャパシタンスが約０．８ｍＦ／ｍ２から４０ｍＦ／ｍ２であってもよい。電極画定層は、酸化物又は窒化物によって形成してもよい。電極画定層は、厚さが少なくとも約１００ｎｍであってもよい。絶縁体層及び電極画定層の組み合わされた厚さが、実質的に分散を抑制するために十分であってもよい。エッチング停止層は、厚さが約１〜１５ｎｍであってもよい。エッチング停止層は、窒化アルミニウムによって形成してもよい。電極画定層及びエッチング停止層は、異なる材料によって形成してもよい。エッチング停止層及び絶縁体層は、異なる材料によって形成してもよい。凹部は、エッチング停止層内に形成してもよい。
幾つかの具体例では、ＩＩＩ−Ｎデバイスは、ダイオードである。ダイオードは、以下の特徴の１つ以上を含むことができる。凹部は、絶縁体層内に形成してもよい。ＩＩＩ−Ｎ材料層の第１の部分は、第１の組成を有し、ＩＩＩ−Ｎ材料層の第２の部分は、第２の組成を有し、第１の組成と第２の組成との間の相違が、ＩＩＩ−Ｎ材料層内に２ＤＥＧチャネルを形成してもよい。ダイオードは、カソードを更に備え、電極の一部は、アノードであり、アノードは、ＩＩＩ−Ｎ材料層に実質的にショットキー接合し、カソードは、２ＤＥＧチャネルと電気的に接触してもよい。凹部は、ＩＩＩ−Ｎ材料層内に延び、電極は、ＩＩＩ−Ｎ材料層内の凹部の一部にあってもよい。凹部は、２ＤＥＧチャネルを介して延びていてもよい。デバイスの第１の領域の閾値は、−１５Ｖより大きく、第１の領域は、アノード領域とカソードとの間にあり、アノード領域に隣接しているデバイスの一部を含んでいてもよい。絶縁層の厚さは、デバイス動作の間、約１０μＡ／ｍｍより大きい漏れ電流が絶縁層を流れることを防止するために十分な厚さであってもよい。電極は、アノード電極であってもよく、デバイスは、カソードを更に備えていてもよい。
幾つかの具体例では、デバイスは、ＨＥＭＴである。ＨＥＭＴは、以下の特徴の１つ以上を含むことができる。ＩＩＩ−Ｎ材料層の第１の部分は、第１の組成を有し、ＩＩＩ−Ｎ材料層の第２の部分は、第２の組成を有し、第１の組成と第２の組成との間の差分によって、ＩＩＩ−Ｎ材料層内に２ＤＥＧチャネルが形成されてもよい。デバイスは、ソース及びドレインを更に備え、電極の一部は、ゲートであり、ソース及びドレインは、２ＤＥＧチャネルと電気的に接触していてもよい。デバイス閾値電圧が約−３０Ｖより大きくてもよい。絶縁層の厚さは、デバイス閾値電圧が約−３０Ｖより大きくなる厚さであってもよい。絶縁層の厚さは、デバイス動作の間、約１００μＡ／ｍｍより大きい漏れ電流が絶縁層を流れることを防止するために十分な厚さであってもよい。電極は、ゲート電極であってもよく、デバイスは、ソース及びドレインを更に備えていてもよい。デバイスは、ＦＥＴであってもよく、デバイスが、約８００Ｖ以下のソース−ドレインバイアスで、オフ状態からオン状態にスイッチされるときに測定される動的オン抵抗が、ＤＣオン抵抗の１．４倍より小さい。
ここに説明したデバイスの何れも、複数のフィールドプレートを含むことができる。複数のフィールドプレートを有するデバイスは、以下の特徴を含むことができる。電極画定層及びエッチング停止層は、第１の電極画定層及び第１のエッチング停止層であり、デバイスは、第１のエッチング停止層から反対側の第１の電極画定層上にスタックを更に有し、スタックは、第２のエッチング停止層及び第２の電極画定層を含んでいてもよい。スタック内に凹部を形成してもよく、電極の一部は、スタックの上に重なる。第１の電極画定層と第２のエッチング停止層との間に第２の絶縁層を設けてもよい。デバイスは、第２の電極を更に備え、第２の電極画定層及び第２のエッチング停止層内に第２の凹部が形成され、第２の電極は、第２の凹部内に形成されていてもよい。第２の電極は、第１の電極に電気的に接続してもよい。デバイスは、複数のスタックを更に備えていてもよく、各スタック内に凹部を形成し、各凹部内に電極を形成してもよい。デバイスは、エンハンスメントモードデバイス又は空乏モードデバイスであってもよい。
他の側面として、ＩＩＩ−Ｎデバイスを製造する方法を開示する。方法は、ＩＩＩ−Ｎ材料層の表面に絶縁層を設ける工程を有する。絶縁層を設けた後に、絶縁層上にエッチング停止層を設ける。エッチング停止層を設けた後に、エッチング停止層に電極画定層を設ける。電極画定層をエッチングして、少なくとも一部が、エッチング停止層の表面に垂直でない壁によって画定される凹部を形成する。エッチングの工程では、エッチング停止層より速いレートで、電極画定層をエッチングする選択性を有するエッチング液を用いる。凹部内及び電極画定層の露出部分に導電材料を堆積させる。
方法の１つ以上の具体例は、以下の特徴の１つ以上を含むことができる。方法は、エッチング停止層をエッチングして、電極画定層内の凹部を絶縁層まで延ばす工程を更に有していてもよい。エッチング停止層のエッチングは、ウェットエッチングを含んでいてもよい。電極画定層のエッチングは、ドライエッチング又はフッ素ベースのドライエッチングを含んでいてもよい。エッチング停止層をエッチングするために用いられるエッチングプロセスは、電極画定層又は絶縁層を実質的にエッチングしなくてもよい。エッチングプロセスは、絶縁層と比べて、約１０：１以上の選択性でエッチング停止層をエッチングすることができる。電極画定層のエッチングによって、電極画定層は、少なくとも一部がエッチング停止層の主面に対して非垂直の角度を形成する傾けられた壁を有するようにしてもよい。非垂直な角度は、約５度から約８５度までの間であってもよい。電極画定層をエッチングするために用いられるエッチングプロセスは、エッチング停止層を実質的にエッチングしなくてもよい。エッチングプロセスは、エッチング停止層と比べて、約１０：１以上の選択性で電極画定層をエッチングしてもよい。
ゲート絶縁体は、通常、ゲートと２ＤＥＧチャネルとの間の適切なカップリングを維持するために薄く形成する必要があり、ゲート絶縁体の厚さは、通常、デバイス閾値電圧及び他のデバイスパラメータの再現性を確実にするために、高精度に制御しなければならない。ここに説明する技術によって、特に、非常に薄いゲート絶縁体が必要である場合に、ゲート絶縁体の厚さを十分精密に制御でき、したがって、このプロセスを用いて、再現性のある製造が実現する。
従来のＩＩＩ−Ｎ ＨＥＭＴデバイスの概略的な断面図である。 従来のＩＩＩ−Ｎ ＨＥＭＴデバイスの概略的な断面図である。 従来のＩＩＩ−Ｎ ＨＥＭＴデバイスの概略的な断面図である。 従来のＩＩＩ−Ｎ ＨＥＭＴデバイスの概略的な断面図である。 ゲート絶縁体及び傾斜フィールドプレートを含むＩＩＩ−Ｎ半導体トランジスタの概略的な断面図である。 図５のＩＩＩ−Ｎ半導体トランジスタを製造する方法を説明する図である。 図５のＩＩＩ−Ｎ半導体トランジスタを製造する方法を説明する図である。 図５のＩＩＩ−Ｎ半導体トランジスタを製造する方法を説明する図である。 図５のＩＩＩ−Ｎ半導体トランジスタを製造する方法を説明する図である。 図５のＩＩＩ−Ｎ半導体トランジスタを製造する方法を説明する図である。 図５のＩＩＩ−Ｎ半導体トランジスタを製造する方法を説明する図である。 ゲート絶縁体及び傾斜フィールドプレートを含むＩＩＩ−Ｎ半導体トランジスタの概略的な断面図である。 ＩＩＩ−Ｎ半導体トランジスタのオン抵抗対ドレイン電圧を示すグラフ図である。 ＩＩＩ−Ｎ半導体トランジスタのオン抵抗対ドレイン電圧を示すグラフ図である。 ゲート絶縁体及び傾斜フィールドプレートを含むＩＩＩ−Ｎ半導体トランジスタの概略的な断面図である。 傾斜フィールドプレートを含むＩＩＩ−Ｎ半導体ダイオードの概略的な横断面である。 傾斜フィールドプレートを含むＩＩＩ−Ｎ半導体ダイオードの概略的な平面図である。 傾斜フィールドプレートを含むＩＩＩ−Ｎ半導体ダイオードの概略的な断面図である。
各図面において、同様の符号は、同様の要素を示している。
再現可能に製造できるＨＥＭＴ及びダイオード等の半導体デバイスを開示する。デバイスは、全て、傾斜フィールドプレート（slant field plate）を含み、また幾つかは、ゲートと下位の半導体層との間にゲート絶縁体を含む。傾斜フィールドプレートを使用することによって、デバイスは、高電圧のスイッチング用途のために優れた特性を有することができ、例えば、高電圧動作において、破壊電圧を高くし、分散を最小化することができ、ゲート絶縁体がトランジスタ構造に含まれている場合、ゲートリークを低減することができる。更に、このデバイスの製造プロセスは、従来の半導体デバイス製造プロセスを用いて再現可能に製造できる。この半導体デバイスは、ＩＩＩ族窒化物、すなわちＩＩＩ−Ｎ半導体デバイスであってもよく、したがって、ここに説明するデバイスは、ＩＩＩ−Ｎ半導体層を含む。また、デバイスを製造する方法についても説明する。
図５は、ＩＩＩ族窒化物デバイス、すなわち、ＩＩＩ族窒化物ＨＥＭＴの略図である。ここで使用するＩＩＩ族窒化物又はＩＩＩ−Ｎ材料、層、デバイス等の用語は、化学式ＡｌｘＩｎｙＧａｚＮで表される複合半導体材料を含む材料又はデバイスを意味し、ｘ＋ｙ＋ｚは、約１である。デバイスは、基板層１０を含み、基板層１０は、シリコン、サファイア、ＧａＮ、ＡｌＮ、ＳｉＣ、又はＩＩＩ−Ｎデバイスにおける使用に適する他のあらゆる基板を含み又はこれらから形成されている。幾つかの具体例は、基板を含まない。例えば、幾つかの具体例では、デバイス製造の完了の前に基板を取り除く。基板１０上に形成されているＩＩＩ−Ｎ層１１、１２は、ＨＥＭＴデバイスのベースとなるＩＩＩ−Ｎ材料である。ＩＩＩ−Ｎ層１１、１２は、異なる組成を有し、これらの組成は、層１１内に２ＤＥＧチャネル１９が誘起されるように選択され、この層をチャネル層１１と呼ぶ。層１２のＩＩＩ−Ｎ材料の幾つか又は全てには、チャネル層１１より大きいバンドギャップがあり、したがって、ここでは、層１２をバリア層１２と呼ぶ。幾つかの具体例では、チャネル層１１は、ＧａＮであり、バリア層１２は、ＡｌｘＧａ１−ｘＮであり、ここで、ｘは、０〜１である。なお、結果的な構造がＩＩＩ−Ｎ ＨＥＭＴ又は他のＩＩＩ−Ｎデバイス、例えば、ＨＦＥＴ、ＭＩＳＨＦＥＴ、ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＪＦＥＴ、ＣＡＶＥＴ、ＰＯＬＦＥＴ、ＨＥＭＴ、ＦＥＴ、ダイオードである限り、ＩＩＩ−Ｎ材料構造を変更してもよく、又はこの他のデバイスを形成してもよい。例えば、更なるＩＩＩ−Ｎ層を設けてもよく、例えば、基板１０と上位のＩＩＩ−Ｎ層との間にＩＩＩ−Ｎバッファ層を設けてもよく、チャネル層１１とバリア層１２との間にＡｌＮ層を設けてもよい。ＩＩＩ−Ｎ層は、［０ ０ ０ １］（ＩＩＩ面又はＧａ面Ｃプレーン）極性方向（polar direction）に配向してもよく、［０ ０ ０ １ｂａｒ］（Ｎ面）極性方向、又は他のあらゆる極性、半極性（semi-polar）、若しくは非極性（non-polar）の方向に配向してもよい。幾つかの具体例では、ＩＩＩ−Ｎ材料が［０ ０ ０ １ｂａｒ］方向、又は窒素終端された半極性方向又は非極性方向に配向されているとき、バリア層１２は、基板１０とチャネル層１１との間にある。したがって、最上位のＩＩＩ−Ｎ層、すなわち、基板から最も遠いＩＩＩ−Ｎ層は、図５では、バリア層１２であり、幾つかの具体例では、最上位のＩＩＩ−Ｎ層は、チャネル層１１であってもよく、他のＩＩＩ−Ｎ層であってもよい。
デバイス構造は、結果として得られるＩＩＩ−Ｎデバイスが空乏モードデバイスとなるように設計することができ、この場合、ソースに対してゲートに零電圧が印加されると、ゲート領域及びチャネル層１１のアクセス領域内に２ＤＥＧチャネル１９が誘起される。或いは、ＩＩＩ−Ｎデバイスは、エンハンスメントモードデバイスであってもよく、この場合、２ＤＥＧチャネル１９は、ソースに対してゲートに零電圧が印加されると、アクセス領域内で誘起されるが、チャネル層１１のゲート領域では誘起されず、チャネル層１１のゲート領域に２ＤＥＧを誘起するには、ゲートに正電圧を印加する必要がある。ここで使用する「ゲート領域」という用語は、ゲート１６の直下のＩＩＩ−Ｎ材料内の領域、すなわち、図５の２本の縦の破線の間の領域を指す。また、「アクセス領域」という用語は、ゲート領域の両側と、それぞれ、ソース電極１４及びドレイン電極１４、１５との間とのデバイスの領域を指す。したがって、アクセス領域は、少なくとも部分的に、傾斜フィールドプレート２８の下にある。
幾つかの具体例では、ゲート領域のＩＩＩ−Ｎ層構造は、アクセス領域（図示せず）とは異なる。例えば、アクセス領域は、ゲート領域には、含まれていないＩＩＩ−Ｎ層を含んでいてもよく、又はこの逆であってもよい。幾つかの具体例では、最上位のＩＩＩ−Ｎ層は、ゲート領域内で凹んいる（図示せず）。最上位のＩＩＩ−Ｎ層の凹部は、最上位のＩＩＩ−Ｎ層の一部がゲート領域内で取り除かれるように、層を介して、部分的に延びていてもよい。或いは、凹部は、最上位のＩＩＩ−Ｎ層を貫通して、最上位のＩＩＩ−Ｎ層の直下のＩＩＩ−Ｎ層まで延びていてもよく、この場合、ゲート領域では、最上位のＩＩＩ−Ｎ層の全てと、最上位のＩＩＩ−Ｎ層の下の層の一部が取り除かれる。ＩＩＩ−ＮデバイスのためのＩＩＩ−Ｎ層構造の更なる具体例は、２００７年９月１７日に出願された米国特許出願番号１１／８５６，６８７、２００８年４月１４日に出願された米国特許出願番号１２／１０２，３４０、２００８年１１月２６日に出願された米国特許出願番号１２／３２４，５７４、２００８年４月２３日に出願された米国特許出願番号１２／１０８，４４９、２００８年１２月１０日に出願された米国特許出願番号１２／３３２，２８４、２００９年２月９日に出願された米国特許出願番号１２／３６８，２４８、２００７年９月１７日に出願された米国特許出願番号１１／８５６，６９５に開示されており、これらは全て、引用によって本願に援用される。
互いにゲート領域の反対側で形成されるソース電極１４及びドレイン電極１５は、チャネル層１１内で２ＤＥＧチャネル１９に接触する。ゲート絶縁層２２は、最上位のＩＩＩ−Ｎ表面に隣接して、少なくともソース電極１４からドレイン電極１５まで広がっている。図５に示すデバイスのように、最上位のＩＩＩ−Ｎ層がゲート及びアクセス領域の両方において同じ層である場合、最上位のＩＩＩ−Ｎ表面とは、基板１０の反対側にある最上位のＩＩＩ−Ｎ層の面を指す。幾つかの具体例では、ゲート領域の最上位のＩＩＩ−Ｎ層は、アクセス領域のＩＩＩ−Ｎ層とは異なり、これらの具体例では、最上位のＩＩＩ−Ｎ表面は、基板の反対側になるデバイスの面上にある最上位のＩＩＩ−Ｎ層の全ての表面を含み、これは、最上位のＩＩＩ−Ｎ層の段、凹部又は不連続性から生じることがある垂直又は傾斜した表面も含む。
ゲート絶縁層２２は、如何なる絶縁膜から形成してもよく、約５０ｎｍ未満の薄さ、例えば、約２２ｎｍ、約１８ｎｍ又は約１５ｎｍ又はこれら未満の薄さで、十分高いゲート容量を保障しながら、ゲート１６から２ＤＥＧチャネル１９を介してドレイン電極１５に電流が流れることを実質的に防止するように形成してもよい。例えば、ゲート絶縁層２２は、厚さが約２〜５０ｎｍであってもよく、ＳｉＯ２又はＳｉＮから形成してもよく、化学気相成長（chemical vapor deposition：ＣＶＤ）、有機金属気相成長（metalorganic chemical vapor deposition：ＭＯＣＶＤ）、高温化学気相成長（high-temperature chemical vapor deposition：ＨＴＣＶＤ）、スパッタリング、蒸着又は他の適切な堆積技術を用いて堆積させることができる。幾つかの具体例では、ゲート絶縁層２２は、ＨｆＯ２、Ｔｉ２Ｏ５又はＺｒＯ２等の高誘電率（high-K）の誘電体から形成される。同じ厚さの誘電率が低い誘電体を使用した場合に比べて、高誘電体を用いると、ゲート容量が大きくなる。したがって、高誘電体を使用した場合、誘電率がより低い誘電体を使用した場合程、ゲート絶縁層２２を薄くする必要がなくなる。例えば、高誘電体が使用されている場合、ゲート絶縁層の厚さが約２０００ｎｍ以下、約１０００ｎｍ以下、又は約５００ｎｍ以下で、十分大きいゲート容量を達成できることがある。
ゲート絶縁層２２は、実質的な漏れ電流、すなわち、デバイス動作の間、ゲート絶縁層２２を流れる約１００μＡより大きい漏れ電流を防ぐために十分な厚さで形成できる。例えば、漏れ電流を実質的に抑制するためには、ゲート絶縁層２２を約２ｎｍより厚くする必要があることがある。幾つかの具体例では、デバイスは、空乏モードデバイスであり（すなわち、デバイス閾値電圧が０Ｖ以下である。）、ゲート絶縁層２２の厚さは、デバイスの閾値電圧が−３０Ｖより（正の方向に）大きく、例えば、−３０Ｖと０Ｖの間になるように選択される。デバイスの閾値電圧とは、ゲート領域内の２ＤＥＧで電荷が空乏し、すなわち、荷電密度がデバイス内の最大２ＤＥＧ荷電密度の約１％未満となる最大電圧である。他の具体例では、ゲート絶縁層２２の厚さは、層の単位面積あたりのキャパシタンスが約０．８−４０ｍＦ／ｍ２となるように選択される。
ゲート絶縁層２２は、デバイスアクセス領域内で最上位のＩＩＩ−Ｎ表面に直接的に接触するので、以下に説明するように、ゲート絶縁層２２自体で又はアクセス領域内の上位の層及び組み合わされて、有効な表面パッシベーション層として機能できる。ここで使用する「パッシベーション層」という用語は、ＩＩＩ−Ｎデバイス内の最上位のＩＩＩ−Ｎ層上に成長又は堆積されて、デバイス動作の間、アクセス領域の最上位のＩＩＩ−Ｎ表面における電圧変動を防止又は抑制できるあらゆる層又は層の組合せを指す。例えば、パッシベーション層は、最上位のＩＩＩ−Ｎ表面における表面／界面準位の形成を防止又は抑制することができ、又はデバイス動作の間、表面／界面準位が電荷をトラップしてしまうことを防止又は抑制できる。
ＩＩＩ−Ｎデバイスでは、デバイス動作の間、多くの場合、表面準位のチャージによって生じる最上位のＩＩＩ−Ｎ表面における電圧変動が、分散（dispersion）等の望ましくない作用を引き起こすことが知られている。分散とは、デバイスがＲＦ又はスイッチング状態の下で動作しているときに観測される電流−電圧（Ｉ−Ｖ）特性と、デバイスがＤＣ条件の下で動作している場合との差分を意味する。以下で説明するように、ＭＯＣＶＤによって堆積された、薄い、例えば２２ｎｍのＳｉＮ層は、ＩＩＩ−Ｎデバイスにとって特に有効なゲート絶縁体を形成し、同時に、適切な上位の層２１、２３と組み合わされると、アクセス領域内における適切なパッシベーション層として機能する。
幾つかの具体例では、エッチング停止層２１は、デバイスアクセス領域内で、ゲート絶縁層２２に隣接して形成され、この上位には、電極画定層２３が形成される。電極画定層２３は、ソース電極１４とドレイン電極１５との間に、すなわち、デバイスアクセス領域の間の領域に位置する凹部を有する。また、幾つかの具体例では、この領域において、エッチング停止層２１も凹みを有するように形成される。電極２９は、凹部に等方的に堆積される。電極２９は、ゲート領域の上に重なり、ドレイン電極１５に向かって延び、電極２９の一部が電極画定層２３の一部の上に重なっている。ゲート領域の上に重なっている電極２９の部分、すなわち、２本の縦の破線の間の部分がゲート１６であり、ゲート１６に隣接する、ドレイン電極１５に最も近い側の電極２９の部分が傾斜フィールドプレート２８である。幾つかの具体例では、ドレイン電極１５に向かって延びる電極２９の部分は、電極画定層２３の側壁２４の少なくとも一部の上に重なるが、電極画定層２３の傾斜していない部分とは重ならない（図示せず）。すなわち、ドレイン電極１５に向かって延びる電極２９の部分の全体が電極画定層２３の凹部内に含まれてもよい。他の具体例では、電極２９は、電極画定層２３の凹部内に完全に含まれ、側壁２４の少なくとも一部の上に重なる。
図５から明らかなように、傾斜フィールドプレートの形状は、凹部の形状、すなわち、電極画定層２３の側壁２４のプロファイルによって部分的に画定される。ここで使用する「傾斜フィールドプレート」という用語は、フィールドプレートの形状を画定する下位の表面の少なくとも一部が、ゲート領域の最上位のＩＩＩ−Ｎ表面に対して、約５度から８５度、例えば、約１０から７０度の間の角度を有するフィールドプレートを指す。例えば、図５の傾斜フィールドプレート２８は、角度２５が約５度から８５度までの間であれば、傾斜フィールドプレートであると定義される。更に、側壁２４は、直線状なプロファイルを有する必要はなく、少なくとも側壁２４の実質的な一部が、ゲート領域の最上位のＩＩＩ−Ｎ表面に対して、約５度から８５度までの角度を形成していれば、直線状、放物線状又は他の形状のプロファイルを有していてもよい。幾つかの具体例では、ゲート領域内でフィールドプレートの形状を画定する、最上位のＩＩＩ−Ｎ表面に対する下位の表面の実質的な一部の角度は、約３０度から４５度までの間であってもよい。
ソース電極１４に最も近いゲートの側にある電極画定層２３の一部も電極２９に隣接する領域内で傾斜していてもよく、この領域の傾斜は、角度２６によって定義される。この領域の傾斜は、一定であってもよく、変化していてもよい。幾つかの具体例では、角度２５及び角度２６は、同じであってもよく、他の具体例では、これらは異なっていてもよい。傾斜が角度２６によって与えられる側壁を側壁２４より急峻になるようにすると、ゲート−ソースキャパシタンスが減少して有利になる場合がある。幾つかの具体例では、角度２６は、約４５度から９０度までの間、例えば、約８０から９０度までの間である。
傾斜フィールドプレートの形成に必要な仕様を満たす側壁２４によって、電極画定層２３を形成しながら、同時に、ゲート１６の下の領域の厚さを十分な精度で制御できるゲート絶縁層２２を実現するために、以下の製造手順を用いることができる。一連のＩＩＩ−Ｎ層上でのゲート絶縁層２２の堆積又は成長の後に、全体の構造の上にエッチング停止層２１が堆積され、この後、エッチング停止層２１の全てを覆うように、電極画定層２３が堆積される。次に、以下の特性を有するエッチングプロセスを用いて、ゲート領域の上にある電極画定層２３の材料の一部を取り除く。エッチングプロセスでは、電極画定層２３の材料をエッチングして、例えば、側壁２４について説明したような側壁を形成するが、エッチング停止層２１の材料を実質的にエッチングしない。幾つかの具体例では、エッチングプロセスは、エッチング停止層２１の材料のエッチングより実質的に高いレートで、例えば、少なくとも約１０倍のレートで、又は約１０倍〜１万倍のレートで電極画定層２３の材料をエッチングする。換言すれば、エッチングプロセスは、約１０：１以上の選択性で電極画定層２３をエッチングする。一具体例では、エッチングプロセスは、ドライエッチングエッチング、例えば、反応性イオンエッチング（reactive ion etching：ＲＩＥ）又は誘導結合プラズマ（inductively coupled plasma：ＩＣＰ）エッチングであり、ここでは、エッチングマスクは、２層のホトレジストを含み、すなわち、二重層レジストプロセスであり、マスキングされていない領域では、下位のホトレジスト層が上位のホトレジスト層をアンダーカットする。このプロセスの完全な説明は、Ｄｏｒａ他によって発行されている「IEEE Electron Device Letters, Vol 27, No 9, pp 713-715」の論文「HIGH BREAKDOWN VOLTAGE ACHIEVED ON ALGAN/GAN HEMTS WITH INTEGRATED SLANT FIELD PLATES」に開示されており、この全体は、引用によって本願に援用される。他の具体例では、エッチングプロセスは、ドライエッチング、例えば、反応性イオンエッチング（ＲＩＥ）又は誘導結合プラズマ（ＩＣＰ）エッチングであり、エッチン
グマスクとして使用されるホトレジストが傾斜している側壁を有し、使用されるドライエッチング技術によってこれもエッチングされる。
次に、以下の特性を有する第２のエッチングプロセスを用いて、ゲート領域の上にあるエッチング停止層２１の材料の一部を取り除く。第２のエッチングプロセスは、エッチング停止層２１の材料をエッチングするが、ゲート絶縁層２２の材料を実質的にエッチングしない。第２のエッチングプロセスは、ゲート絶縁層２２の材料のエッチングより実質的に高いレートで、例えば、少なくとも１０倍のレートで、又は約１０倍〜１万倍のレートでエッチング停止層２１の材料をエッチングしてもよい。幾つかの具体例では、第２のエッチングプロセスでも、電極画定層２３の材料は、実質的にエッチングされない。
エッチング停止層２１は、ゲート絶縁層２２の材料とは異なる組成を有し又は異なる材料である絶縁材料から形成でき、例えば、ＡｌＮ、ＳｉＮ、ＳｉＯ２又は他の絶縁材料から形成できる。異なる材料又は組成によって、エッチングプロセスの選択性が実現する。具体的には、エッチング停止層２１は、エッチング停止層２１の材料をエッチングできるが、ゲート絶縁層２２の材料の何れも実質的にエッチングしないエッチングプロセスが存在する材料から形成できる。例えば、ゲート絶縁層２２がＳｉＮから形成されている場合、エッチング停止層２１をＡｌＮから形成でき、これは、実質的にＳｉＮをエッチングしないＫＯＨベースのウェットエッチングを用いて、ＡｌＮをエッチングできるためである。更に、エッチング停止層２１が薄い場合、すなわち、約１５ｎｍ未満、例えば、約５ｎｍ等の薄さの場合、エッチング停止層２１の実質的な横方向エッチングを防ぐことができる。横方向のエッチングは、電極画定層２３の下のゲート１６に隣接した領域にアンダーカットを生じさせることがある。この領域にアンダーカットが存在すると、アンダーカットの直下の領域において最上位のＩＩＩ−Ｎ表面が十分にパッシベートされず、分散等の望ましくない作用が生じることがある。幾つかの具体例では、エッチング停止層２１は、スパッタ蒸着によって堆積されたＡｌＮから形成され、厚さが約５ｎｍである。
電極画定層２３は、エッチング停止層２１とは異なる組成を有し又は異なる材料である絶縁材料から形成され、例えば、ＡｌＮ、ＳｉＮ又はＳｉＯ２から形成される。異なる材料又は組成によって、エッチングプロセスの選択性が実現する。具体的には、エッチング停止層２１の材料を実質的にエッチングしないで、電極画定層２３及びの材料をエッチングし、及び例えば、側壁２４について説明したような側壁を形成できるエッチングプロセスが存在する材料から電極画定層２３を形成できる。例えば、エッチング停止層２１がＡｌＮから形成される場合、電極画定層２３は、ＳｉＮから形成でき、これは、上述したような適切なホトレジストエッチングマスクを用いた場合、ＳｉＮをエッチングし、ＡｌＮを実質的にエッチングせず、例えば、側壁２４について説明したような側壁が形成されるフッ素ベースのドライエッチングが存在するからである。更に、傾斜フィールドプレートから生じるピーク電界の低減を最適化するために、電極画定層２３は、約１００ｎｍ以上の厚さにすることができ、例えば、約１００ｎｍ〜２００ｎｍ、例えば、厚さ約１２０ｎｍの厚さにすることができる。電極画定層２３の最適の厚さは、これが使用される回路又はモジュール内のデバイスの動作電圧に部分的に依存する。例えば、より大きい動作電圧が使用される予定である場合、約２００ｎｍ及び２０００ｎｍ等のより厚い電極画定層２３を設けることが有利であることがある。幾つかの具体例では、電極画定層２３は、プラズマ励起化学気相成長（Plasma Enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）によって堆積されたＳｉＮから形成され、厚さが約１２０ｎｍである。
ゲート絶縁層２２、エッチング停止層２１及び電極画定層２３は、組み合わされて、デバイスアクセス領域内に適切なパッシベーション層を形成できる。最上位のＩＩＩ−Ｎ表面に隣接するゲート絶縁層２２は、最上位のＩＩＩ−Ｎ表面における表面／界面準位の形成を防止又は抑制することができ、又はデバイス動作の間、表面／界面準位が電荷をトラップしてしまうことを防止又は抑制できる。最上位のＩＩＩ−Ｎ表面における表面／界面準位によって引き起こされる分散を適切に防止又は抑制するために、ゲート絶縁層２２は、約２ｎｍ以上の厚さを有する必要がある場合がある。なお、ゲート絶縁層２２をより厚くすると、デバイスのトランスコンダクタンスが減少し、デバイスの性能が低下することがある。
エッチング停止層２１の反対側の電極画定層２３の表面における電圧変動によって、実質的な分散が生じることを防ぐために、電極画定層２３及びゲート絶縁体２２の組み合わされた厚さを十分大きくでき、例えば、約１００ｎｍ以上の厚さにすることができる。分散を実質的に抑制するために必要な、これらの２つの層の最小の組み合わされた厚さは、デバイスの動作電圧（すなわち、動作時のソースとドレインの間の最大電圧差）に依存する。例えば、約５０Ｖまでの動作では、組み合わされた厚さは約１２０ｎｍ以上とし、約３００Ｖまでの動作では、組み合わされた厚さは約８００ｎｍとし、約６００Ｖまでの動作では、組み合わされた厚さは約１８００ｎｍとすることができる。ゲート絶縁層２２の厚さは、約２０ｎｍ等、薄いことが望ましいことがあるので、電極画定層２３の厚さは、２つの層の最小の組み合わされた厚さと略々同じ大きさ又は概ね同じであってもよい。厚い個々の層を形成することが困難な場合もあるので、更なる層を形成して、高い動作電圧における分散を実質的に抑制するために必要な最小の組み合わされた層の厚さを達成してもよい。このようなデバイスは、図１２ａ及び図１３に示しており、後に説明する。
従来のＩＩＩ−Ｎデバイスでは、約３０ｎｍより厚い単一のＳｉＮ層、すなわちエッチング停止層又は電極画定層と組み合わせて用いられない層が、多くの場合、適切なパッシベーション層として使用されてきた。より厚い単一のＳｉＮ層は、より薄い単一のＳｉＮ層と比べて、パッシベーションを向上させ、すなわち、より高いデバイス動作電圧において、パッシベーションが有効である。図５のデバイスでは、ＭＯＣＶＤによって成長された２〜５０ｎｍのＳｉＮ層をゲート絶縁層２２として用い、スパッタ蒸着によって堆積された１〜１５ｎｍのＡｌＮ層をエッチング停止層２１として用い、ＰＥＣＶＤによって堆積された１００〜２００ｎｍのＳｉＮ層を電極画定層２３として用いた場合、約５０Ｖまでのデバイス動作について、適切なパッシベーションが達成できた。また、エッチング停止層２１の厚さを増加させると、デバイスに分散が生じ、この結果、デバイスの性能が低下することがわかった。例えば、ＡｌＮエッチング停止層２１の厚さのみのパラメータを変更してデバイスを作成した。これらのデバイスによって、ＡｌＮエッチング停止層２１の厚さが増加すると、分散が大きくなることが示された。
また、電極画定層２３のための材料として、ゲート絶縁層２２の材料を実質的にエッチングしないで電極画定層２３の材料を選択的にエッチングするエッチングプロセスによってエッチングできる材料を選択することによって、図５のエッチング停止層２１を省略しても、傾斜フィールドプレート及びゲート絶縁体を有するＩＩＩ−Ｎデバイスを達成できる。なお、この構造に比べて、図５の構造は、有利でありことがあり、これは、ＩＩＩ−Ｎデバイスのための適切なゲート絶縁体として機能すると共にエッチング停止層として機能し、同時に、電極画定層２３の材料と連携して適切なパッシベーション層として機能するゲート絶縁層２２の材料を発見することが困難な場合があるためである。
図５のデバイスを製造する方法を図６〜図１１に示す。図６に示すように、基板１０上に少なくともチャネル層１１及びバリア層１２を含む一連のＩＩＩ−Ｎ層を形成し、この結果、チャネル層１１内に２ＤＥＧ１９が形成される。ＩＩＩ−Ｎ層は、ＭＯＣＶＤ、ＭＢＥ、ＨＶＰＥ又は他の手法によってエピタキシャル成長させてもよい。次に、図７に示すように、一連のＩＩＩ−Ｎ層上に、ゲート絶縁層２２を形成する。ゲート絶縁層２２は、ＭＯＣＶＤ、ＰＥＣＶＤ、高温化学気相成長（high temperature CVD：ＨＴＣＶＤ）、スパッタリング、蒸着及び他の手法によって、成長又は堆積させることができる。幾つかの具体例では、ゲート絶縁層２２は、ＩＩＩ−Ｎ層と同様の又は同じ手法で形成され、同じステップで形成できる。例えば、ＩＩＩ−Ｎ層及びゲート絶縁層２２は、全て、ＭＯＣＶＤによって堆積又は成長させることができる。
次に、図８に示すように、ソース電極１４及びドレイン電極１５を含む領域内のゲート絶縁層２２を取り除き、蒸着、スパッタリング、ＰＥＣＶＤ、ＨＴＣＶＤ又は他の手法によって、２ＤＥＧ１９に接触するソース電極１４及びドレイン電極１５を形成する。幾つかの具体例では、ソース電極１４及びドレイン電極１５は、ゲート絶縁層２２の形成の前に形成される。
そして、図９に示すように、ゲート絶縁層２２上にエッチング停止層２１を形成し、この上に電極画定層２３を形成する。次に、図１０に示すように、電極画定層２３上の示されている領域にホトレジスト等のエッチングマスク１７を堆積し、電極画定層２３の材料をエッチングするが、エッチング停止層２１の材料を実質的にエッチングしない技術を用いて、マスキングされていない領域で電極画定層２３をエッチングする。このエッチングによって、エッチングされた領域に傾斜している側壁２４が形成される。このように、エッチングは、電極画定層２３とエッチング停止層２１との界面で正確に停止する。図１１に示すように、エッチングマスク１７を取り除き、エッチング停止層２１の材料をエッチングするが、電極画定層２３又はゲート絶縁層２２の材料を実質的にエッチングしない技術を用いて、ゲート領域において、エッチング停止層２１をエッチングする。エッチング停止層は、電極画定層との界面となり、電極画定層がエッチングされると露出する表面である主面を有する。したがって、エッチングは、エッチング停止層２１とゲート絶縁層２２の界面で正確に停止することができる。最後に、ゲート１６及び傾斜フィールドプレート２８を含む電極２９を形成して、図５に示すデバイスが完成する。
図５に示すデバイスの一具体例では、ＩＩＩ−Ｎ層及びゲート絶縁層２２は、全てＭＯＣＶＤによって成長され、単一の成長ステップで形成される。ゲート絶縁層２２は、ＳｉＮを含み又はＳｉＮから形成され、厚さが約２２ｎｍである。エッチング停止層２１は、ＡｌＮを含み又はＡｌＮから形成され、蒸着又はスパッタリングによって堆積され、厚さが約５ｎｍである。電極画定層２３は、ＳｉＮを含み又はＳｉＮから形成され、ＰＥＣＶＤによって堆積され、厚さが約１２０ｎｍである。図１０に示すエッチングマスク１７は、ホトレジストであり、側壁が実質的に傾斜するようにパターン化される。これに代えて、エッチングマスクは、下位のホトレジスト層が上位のホトレジスト層に対してアンダーカットされる二重層ホトレジストであってもよい。電極画定層２３は、ゲート領域において、フッ素ベースのドライエッチング、例えば、ＲＩＥ又はＩＣＰを用いて取り除かれ、このエッチングは、ＳｉＮをエッチングするがＡｌＮを実質的にエッチングせず、実質的に傾斜した側壁を有するホトレジスト又は二重層ホトレジストをエッチングマスクとして使用した場合、例えば、図５の側壁２４について説明した側壁が形成される。エッチング停止層２１は、ゲート領域において、ＡｌＮをエッチングするが、ＳｉＮを実質的にエッチングしないＫＯＨベースのウェットエッチングを用いて取り除かれる。
単一のフィールドプレートを有する、例えば、図５に示すようなデバイスは、動的オン抵抗（４０Ｖまでのソース−ドレインバイアスで、デバイスをオフ状態からオン状態にスイッチして測定）がＤＣオン抵抗（ＲＯＮ）の１．２倍を超えないように製造された。５０ｍＡ／ｍｍの飽和電流での平均ＤＣ ＲＯＮは、約１１．５Ω−ｍｍであることがわかり、４０Ｖのソース−ドレインバイアスを印加して、デバイスをスイッチして測定される平均動的ＲＯＮは、約１１．９Ω−ｍｍであることがわかった。スイッチング用途で用いられる半導体トランジスタでは、分散によって、デバイスの動的オン抵抗が高まることがある。図５のデバイスに示すような傾斜フィールドプレートを有さないデバイスでは、分散によって、デバイスが使用される用途で許容できない程に動的オン抵抗高まることがある。図５のデバイスの分散は、十分小さく保つことができ、すなわち、分散は、実質的に抑制され、これにより、デバイス用途において動的オン抵抗は、許容できる程度となる。
ゲート絶縁体及び２個の傾斜フィールドプレートを含むデバイスの概略図を図１２ａに示す。図１２ａのデバイスは、図５に示すものと同様であるが、更に、絶縁層３２、第２のエッチング停止層３１、第２の電極画定層３３及び第２の傾斜フィールドプレート３８を含む電極３９を含む。図５のデバイスと比較して、第２の傾斜フィールドプレート３８を追加することによって、デバイス動作の間のデバイスにおけるピーク電界が更に減少し、この結果、デバイス降伏電圧が更に高まり、分散が減少し、又は図５のデバイスで可能な電圧より高い電圧で分散が十分に小さくなる。
第２の電極画定層３３及び第２エッチング停止層３１は、それぞれ電極画定層２３及びエッチング停止層２１と同様であってもよい。すなわち第２の電極画定層３３は、ＡｌＮ、ＳｉＮ又はＳｉＯ２等の絶縁材料から形成でき、これは、第２のエッチング停止層３１とは異なる組成を有し、又は異なる材料であってもよい。更に、第２の電極画定層３３は、電極画定層３３の材料をエッチングでき、例えば、図５の側壁２４について説明したような傾斜している側壁を形成でき、第２のエッチング停止層３１の材料を実質的にエッチングしないエッチングプロセスが存在する材料から形成できる。例えば、第２のエッチング停止層３１がＡｌＮの場合、第２の電極画定層３３は、ＳｉＮから形成することができ、これは、ＳｉＮをエッチングするが、ＡｌＮを実質的にエッチングせず、適切なホトレジストエッチングマスクを使用した場合、例えば、図５の側壁２４について説明したような側壁が形成されるフッ素ベースのドライエッチングが存在するためである。幾つかの具体例では、第２の電極画定層３３は、厚さが約１０ｎｍから１０００ｎｍまでの間、例えば、約５００ｎｍである。幾つかの具体例では、第２の電極画定層３３は、プラズマ励起化学気相成長（ＰＥＣＶＤ）によって堆積されたＳｉＮから形成され、厚さが約５００ｎｍである。
第２のエッチング停止層３１は、ＡｌＮ、ＳｉＮ又はＳｉＯ２等の絶縁材料から形成でき、これは、下位の絶縁層３２とは異なる組成を有し、又は異なる材料であり、及び第２の電極画定層３３からも異なる材料あってもよい。第２のエッチング停止層３１は、エッチング停止層３１の材料をエッチングできるが、下位の絶縁層３２又は第２の電極画定層３３の材料の何れも実質的にエッチングしないエッチングプロセスが存在する材料から形成できる。例えば、下位の絶縁層３２及び第２の電極画定層３３がＳｉＮである場合、第２のエッチング停止層３１は、ＡｌＮであってもよく、これは、ＳｉＮを実質的にエッチングしないＫＯＨベースのウェットエッチングを用いて、ＡｌＮをエッチングできるためである。更に、第２の電極画定層３３の下にアンダーカットを生じさせるおそれがある第２のエッチング停止層３１の実質的な横方向エッチングを防止するために、第２のエッチング停止層３１は、約１５ｎｍ未満等、例えば、約５ｎｍの厚さで薄く形成できる。幾つかの具体例では、第２のエッチング停止層３１は、スパッタリング蒸着によって堆積された厚さ約５ｎｍのＡｌＮから形成される。
図１２ａのデバイス内の電極３９及び隣接する層を形成する方法は、図５のデバイス内の電極２９及び隣接する層の形成について説明したものと同様又は同一である。更に、電極３９及び電極２９（便宜上、図５では符号を付しているが、図１２ａでは符号を付していない）は、外部的に又はデバイス周辺部で電気的に接続することができ、これにより、第２の傾斜フィールドプレート３８は、ゲート接続されたフィールドプレートとなる（図示せず）。ここで使用する、２つ以上の端子又は他のアイテムが「電気的に接続される」という表現は、各端子又はアイテムにおける電位が同じ、すなわち、常に略々同じなることが確実な導電性を有する材料によって、これらが接続されていることを意味する。更に、電極３９及び隣接層について説明したものと同様又は同一のプロセス及び構造を用いて、例えば、ゲート接続されたフィールドプレートである更なる傾斜フィールドプレートをこのデバイスに追加することもできる。
例えば、ＳｉＮである絶縁層３２は、電極３９を電極２９から分離し、第２のエッチング停止層３１がエッチングされたときに、電極２９を破損から保護できる。幾つかの具体例では、絶縁層３２は、含まれず、この場合、電極３９は、能動素子領域内で電極２９に直接的に接続できる。
図１２ａに示すデバイスの一具体例では、ＩＩＩ−Ｎ層及びゲート絶縁層２２は、全て、ＭＯＣＶＤによって成長され、単一の成長ステップで形成される。ゲート絶縁層２２は、ＳｉＮであり、厚さが約２２ｎｍである。エッチング停止層２１は、ＡｌＮを含み又はＡｌＮから形成され、蒸着又はスパッタリングによって堆積され、厚さが約５ｎｍである。電極画定層２３は、ＳｉＮであり、ＰＥＣＶＤによって堆積され、厚さが約１２０ｎｍである。図１０に示すエッチングマスク１７は、ホトレジストから形成され、側壁が実質的に傾斜し又はアンダーカットを有するようにパターン化され、これにより、下位の電極画定層２３内に傾斜した側壁を有するトレンチが画定される。電極画定層２３は、ゲート領域において、フッ素ベースのドライエッチング、例えば、ＲＩＥ又はＩＣＰを用いて、取り除かれ、このエッチングは、ＳｉＮをエッチングするがＡｌＮを実質的にエッチングせず、適切なホトレジストマスクを使用した場合、例えば、図５の側壁２４について説明した側壁が形成される。エッチング停止層２１は、ゲート領域において、ＡｌＮをエッチングするが、ＳｉＮを実質的にエッチングしないＫＯＨベースのウェットエッチングを用いて取り除かれる。絶縁層３２は、ＰＥＣＶＤによって堆積されたＳｉＮであり、厚さが約２００ｎｍである。第２のエッチング停止層３１は、蒸着又はスパッタリングによって堆積されたＡｌＮであり、厚さが約５ｎｍである。第２の電極画定層３３は、ＰＥＣＶＤによって堆積されたＳｉＮであり、厚さが約５００ｎｍである。第２の電極画定層３３は、フッ素ベースのドライエッチング、例えば、ＲＩＥ又はＩＣＰを用いてエッチングされ、このエッチングは、ＳｉＮをエッチングするがＡｌＮを実質的にエッチングせず、適切なホトレジストエッチングマスクを使用した場合、図５の側壁２４について説明したような側壁が形成される。第２のエッチング停止層３１は、ＡｌＮをエッチングするが、ＳｉＮを実質的にエッチングしないＫＯＨベースのウェットエッチングを用いてエッチングされる。
図１２ａに示すような２つの傾斜フィールドプレートを有するデバイスは、動的オン抵抗（２００Ｖまでのソース−ドレインバイアスで、デバイスをオフ状態からオン状態にスイッチして測定）がＤＣオン抵抗（ＲＯＮ）の１．２倍を超えないように製造された。５０ｍＡ／ｍｍの飽和電流での平均ＤＣ ＲＯＮは、約１１．５Ω−ｍｍであることがわかり、２００Ｖのソース−ドレインバイアスを印加して、デバイスをスイッチして測定される平均動的ＲＯＮは、約１１．５Ω−ｍｍであることがわかった。スイッチング用途で用いられる半導体トランジスタでは、分散によって、デバイスの動的オン抵抗が高まることがある。図１２ａのデバイスに示すような傾斜フィールドプレートを有さないデバイスでは、分散によって、デバイスが使用される用途で許容できない程に動的オン抵抗が高まることがある。図１２ａのデバイスの分散は、十分小さく保つことができ、すなわち、分散は、実質的に抑制され、これにより、デバイス用途において動的オン抵抗は、許容できる程度となる。
図１２ａに示すものと同様であるが、３つの傾斜フィールドプレートを有するデバイスを製造したところ、動的オン抵抗（６００Ｖまでのソース−ドレインバイアスで、デバイスをオフ状態からオン状態にスイッチして測定）がＤＣオン抵抗（ＲＯＮ）の１．２倍を超えなかった。これらのデバイスの平均ＲＯＮ対ドレイン電圧Ｖｄを示すグラフを図１２ｂに示す。これらのデバイスの平均ＤＣ ＲＯＮは、約１７０ｍΩであり、デバイスが、６００Ｖのソース−ドレインバイアスで、オフ状態からオン状態にスイッチされたときの平均動的ＲＯＮは、約２００ｍΩであることがわかった。
図１２ａに示すものと同様であるが、３つの傾斜フィールドプレートを有するデバイスを製造したところ、動的オン抵抗（８００Ｖまでのソース−ドレインバイアスで、デバイスをオフ状態からオン状態にスイッチして測定）がＤＣオン抵抗（ＲＯＮ）の１．４倍を超えなかった。これらのデバイスの平均ＲＯＮ対ドレイン電圧Ｖｄを示すグラフを図１２ｃに示す。これらのデバイスの平均ＤＣ ＲＯＮは、約１０００ｍΩであり、デバイスが、８００Ｖのソース−ドレインバイアスで、オフ状態からオン状態にスイッチされたときの平均動的ＲＯＮは、約１４００ｍΩであることがわかった。
図１３は、ゲート絶縁体２２と、２個の傾斜フィールドプレート２８、３８を備える他のデバイスを示している。このデバイスは、図１２に示すものと同様であるが、２個の傾斜フィールドプレート２８、３８が能動素子領域内で互いに接続され、単一の金属堆積によって形成できる点が異なっている。例えば、デバイスゲート１６及び傾斜フィールドプレート２８、３８を含む電極４９は、単一のステップで堆積させることができる。これは、図１２ａのデバイスに比べて、製造プロセスを簡略化でき、ゲート抵抗を低減できるので、有利である場合がある。
図１３のデバイス内の電極４９及び電極４９に隣接する層は、以下のようにして形成できる。ゲート絶縁層２２、第１のエッチング停止層２１、第１の電極画定層２３、第２のエッチング停止層３１及び第２の電極画定層３３は、全て、能動半導体デバイス層上に堆積される。そして、層３３上にエッチングマスク（例えば、ホトレジスト）をパターン化し、層３１の材料をエッチングしないエッチングプロセスを用いて、層３３内のアパーチャをエッチングし、この結果、上述のように、層３３の傾斜している側壁が形成される。そして、層３１の材料をエッチングするが、層３３又は層２３の材料をエッチングしないプロセスを用いて、アパーチャに隣接した層３１の部分をエッチングする。層３３上に堆積され、パターン化されたエッチングマスクは、層３３のエッチングの前又は後に取り除かれる。次に、層３３、３１の露出した表面及び領域５９の外側の層２３の露出部分がエッチングマスク材料で覆われるが、領域５９を含む層２３の露出部分がエッチングマスク材料で覆われないように、デバイス上に第２のエッチングマスク（例えば、ホトレジスト）が堆積される。次に、層２１の材料をエッチングしないエッチングプロセスを用いて、層２３内でアパーチャがエッチングされ、これによって、上述のように、層２３内に傾斜している側壁が形成される。最後に、第２のエッチングマスクが取り除かれ、層２１の材料をエッチングするが層２２又は層２３の材料をエッチングしないプロセスを用いて、層２３内のアパーチャに隣接する層２１の部分がエッチングされる。
図１４及び図１５は、傾斜フィールドプレート２８を含むダイオードを示しており、ここで、図１４は、デバイスの断面図であり、図１５は、平面図である。図１５に示す平面図は、アノード端子６１及びカソード端子６０のレイアウトを示している。図１５では、アノード端子及びカソード端子を円形に示しているが、包括的には、これらは、使用される回路のレイアウトに適切な如何なる形状を有していてもよい。ダイオードは、ＩＩＩ−Ｎチャネルと、２ＤＥＧチャネル１９を含むバリア層１１、１２とを備え、これらは、図５のデバイスのＩＩＩ−Ｎ層と同様である。アノード端子６１は、単一の電極又は複数の電極から形成され、下位の半導体材料と直接的に接触する。カソード端子６０は、２ＤＥＧチャネル１９と接触し、アノード端子６１の少なくとも一部に近接している。カソード端子６０は、オーミック端子であり、又は実質的にオーミック挙動を示し、アノード端子６１は、ショットキー端子であり、下位のＩＩＩ−Ｎ層との実質的なショットキー接合を形成する。カソード端子６０は、単一のカソード端子であってもよい。ここで使用する「単一のカソード端子」という用語は、カソードとして機能する単一の金属端子又はカソードとして機能する、各端子の電位が略々同じになるように電気的に接続された複数の端子の両方を意味する。アノード端子６１及びカソード端子６０は、任意の如何なる形状であってもよいが、これらの形状は、所定の順電流に必要なデバイス面積を最小化するように最適化することが理想的である。
誘電体層６２は、絶縁体又は誘電体から形成され、デバイスアクセス領域内で最上位のＩＩＩ−Ｎ表面に隣接している。誘電体層６２は、それ自体で又はアクセス領域内の上位の層と組み合わせて、有効な表面パッシベーション層として機能できる。層２１は、エッチング停止層であり、層２３は、電極画定層であり、図５のデバイスのエッチング停止層及び電極画定層と同様又は同一の要件を有する。
図１４及び図１５のダイオードは、以下のように動作する。アノード端子６１の電圧がカソード端子６０の電圧より低いとき、アノード端子６１とＩＩＩ−Ｎ層１２との間のショットキー接合は、逆バイアスされ、ダイオードは、オフ状態になり、アノードとカソードとの間に実質的な電流は流れない。アノードコンタクト６１の電圧がカソードコンタクト６０の電圧より大きくなると、アノードコンタクト６１とＩＩＩ−Ｎレイヤ１２の間のショットキー接合が順バイアスになり、ダイオードがオン状態になる。電子は、主に、カソード端子６０から２ＤＥＧチャネル１９を介して、及び順バイアスのショットキー接合を介して、アノード端子６１に流れる。すなわち、全ての順方向バイアス電流の少なくとも９９％がアノードから、ショットキーバリア及び２ＤＥＧチャネルを介して、カソードに流れる。僅かな漏れ電流がデバイスの表面等の他の経路を流れることもある。
図１６のデバイスは、図１４のデバイスと略々同様であるが、アノード領域６４において、ＩＩＩ−Ｎ材料がＩＩＩ−Ｎバリア層１２を貫通して、ＩＩＩ−Ｎチャネル層１１に部分的に侵入するように凹み、凹部が２ＤＥＧを含む領域を介して延びている点が異なっている。この場合、アノード端子６１は、アノード端子６１が直接的に接触するＩＩＩ−Ｎ層の幾つか又は全てに実質的にショットキー接合を形成する。幾つかの具体例では、凹部は、ＩＩＩ−Ｎ層１２に部分的に侵入するのみであり、２ＤＥＧチャネルを含む領域まで延びない（図示せず）。逆バイアス動作の間は、アノード端子６６の一部、すなわち、誘電体層６２の直接上にあってこれと隣り合うアノード端子の一部の直下の２ＤＥＧチャネル１９の一部で電子が空乏し、この結果、デバイス内の逆漏れ電流が減少する。アノード端子の一部６６の直下の２ＤＥＧチャネル１９の一部は、デバイスアクセス領域内の２ＤＥＧチャネルの一部であり、すなわち、アノード領域６４とカソード端子６０との間の領域であり、アノード領域６４に隣接する領域に限定される。逆バイアス動作の間、アノード端子の一部６６の直下の２ＤＥＧチャネル１９の一部において、電子を空乏させるために、誘電体層６２は、過剰に厚くすることはできない。幾つかの具体例では、誘電体層６２は、窒化シリコンであり、約５０ｎｍ未満、例えば、約２ｎｍから５０ｎｍまでの厚さを有する。誘電体層６２は、アノード端子の一部６６の直下の領域内の誘電体層６２を介して、アノードからカソードへの実質的な漏れ電流、すなわち、約１０μＡ／ｍｍより大きい漏れ電流を防ぐために十分な厚さに形成することができる。例えば、漏れ電流を実質的に抑制するために、誘電体層６２の厚さを約２ｎｍ以上にする必要があることがある。幾つかの具体例では、誘電体層６２の厚さは、アノード端子の一部６６の直下の領域で、デバイスの閾値電圧が−１５Ｖより（負の逆方向又は正の方向に）大きくなり、例えば、−１５Ｖから−１Ｖまでの間になるように選択される。アノード端子の一部６６の直下の領域の閾値電圧は、この領域における２ＤＥＧで実質的に電荷が空乏し、すなわち、荷電密度がデバイス内の最大２ＤＥＧ荷電密度の約１％未満となる最大電圧である。他の具体例では、ゲート絶縁層２２の厚さは、この層の単位面積あたりのキャパシタンスが約０．８〜４０ｍＦ／ｍ２となるように選択される。幾つかの具体例では、誘電体層６２は、ＳｉＮであり、有機金属気相成長（ＭＯＣＶＤ）によって堆積される。
誘電体層６２が窒化シリコンより高い誘電率を有している場合、誘電体層は、より厚くできる。例えば、アノード端子の一部６６の直下の領域において、この領域について閾値電圧が同じになるように設計された、ＳｉＮ層より厚い高誘電体を誘電体層６２として用いることによって、所望の閾値電圧を達成できる場合がある。
図５、図１２ａ及び図１３〜図１６の構造に、デバイス性能にとって有益であることが知られている他の特徴を含ませてもよい。これらは、以下に限定されるものではないが、ゲート及び／又はアクセス領域内のＩＩＩ−Ｎ層に対する表面処理、又はチャネル層１１及び基板１０との間に、ＩＩＩ−Ｎバッファ層、例えば、チャネル層１１よりバンドギャップが大きいＩＩＩ−Ｎ層を設けることを含む。半導体層は、ＩＩＩ−Ｎ層でなくてもよく、これに代えて、他の半導体材料から形成してもよい。フィールドプレートは、傾斜フィールドプレートなくてもよく、これに代えて、他のタイプのフィールドプレートであってもよい。これらの特徴は、個別に又は互いに組み合わせて用いることができる。

Claims (52)

  1. ＩＩＩ−Ｎ材料層と、
    前記ＩＩＩ−Ｎ材料層の表面上に設けられた絶縁体層と、
    前記ＩＩＩ−Ｎ材料層と反対側の前記絶縁体層上に設けられたエッチング停止層と、
    前記絶縁体層とは反対側の前記エッチング停止層上に設けられた電極画定層と、
    電極と、を備え、
    前記電極画定層内に凹部が形成され、前記電極は、前記凹部内に形成されているＩＩＩ−Ｎデバイス。
  2. 前記電極は、フィールドプレートを含む請求項１記載のデバイス。
  3. 前記フィールドプレートは、傾斜フィールドプレートである請求項２記載のデバイス。
  4. 前記電極画定層の凹部の一部は、少なくとも一部が前記エッチング停止層の主面に対して非垂直な角度を形成する傾けられた壁を有し、前記傾けられた壁が前記傾斜フィールドプレートを画定する請求項３記載のデバイス。
  5. 前記非垂直な角度は、約５度から約８５度までの間である請求項４記載のデバイス。
  6. 前記絶縁層は、パッシベーション層である請求項１乃至５何れか１項記載のデバイス。
  7. 前記絶縁層は、酸化物又は窒化物によって形成されている請求項１乃至５何れか１項記載のデバイス。
  8. 前記絶縁体層は、厚さが約２ｎｍから５０ｎｍである請求項７記載のデバイス。
  9. 前記絶縁体層は、単位面積あたりのキャパシタンスが約０．８ｍＦ／ｍ２から４０ｍＦ／ｍ２である請求項１乃至５何れか１項記載のデバイス。
  10. 前記電極画定層は、酸化物又は窒化物によって形成されている請求項１乃至５何れか１項記載のデバイス。
  11. 前記電極画定層は、厚さが少なくとも約１００ｎｍである請求項１０記載のデバイス。
  12. 前記絶縁体層及び前記電極画定層の組み合わされた厚さが、実質的に分散を抑制するために十分である請求項１乃至５何れか１項記載のデバイス。
  13. 前記エッチング停止層は、厚さが約１ｎｍから１５ｎｍである請求項１乃至５何れか１項記載のデバイス。
  14. 前記エッチング停止層は、窒化アルミニウムによって形成されている請求項１３記載のデバイス。
  15. 前記電極画定層及び前記エッチング停止層は、異なる材料によって形成されている請求項１乃至５何れか１項記載のデバイス。
  16. 前記エッチング停止層及び前記絶縁体層は、異なる材料によって形成されている請求項１乃至５何れか１項記載のデバイス。
  17. 前記凹部は、前記エッチング停止層内に形成されている請求項１乃至５何れか１項記載のデバイス。
  18. 前記凹部は、前記絶縁体層内に形成されている請求項１７記載のデバイス。
  19. 前記ＩＩＩ−Ｎ材料層の第１の部分は、第１の組成を有し、前記ＩＩＩ−Ｎ材料層の第２の部分は、第２の組成を有し、前記第１の組成と前記第２の組成との間の相違が、前記ＩＩＩ−Ｎ材料層内に２ＤＥＧチャネルを形成する請求項１８記載のデバイス。
  20. カソードを更に備え、前記電極の一部は、アノードであり、前記アノードは、前記ＩＩＩ−Ｎ材料層に実質的にショットキー接合し、前記カソードは、２ＤＥＧチャネルと電気的に接触する請求項１９記載のデバイス。
  21. 前記凹部は、ＩＩＩ−Ｎ材料層内に延び、前記電極は、前記ＩＩＩ−Ｎ材料層内の前記凹部の一部にある請求項２０記載のデバイス。
  22. 前記凹部は、２ＤＥＧチャネルを介して延びている請求項２１記載のデバイス。
  23. 前記デバイスの第１の領域の閾値は、−１５Ｖより大きく、前記第１の領域は、アノード領域と前記カソードとの間にあり、前記アノード領域に隣接している前記デバイスの一部を含む請求項２２記載のデバイス。
  24. 前記絶縁層の厚さは、デバイス動作の間、約１０μＡ／ｍｍより大きい漏れ電流が前記絶縁層を流れることを防止するために十分な厚さである請求項２２記載のデバイス。
  25. 前記ＩＩＩ−Ｎ材料層の第１の部分は、第１の組成を有し、前記ＩＩＩ−Ｎ材料層の第２の部分は、第２の組成を有し、前記第１の組成と前記第２の組成との間の差分によって、前記ＩＩＩ−Ｎ材料層内に２ＤＥＧチャネルが形成される請求項１乃至５何れか１項記載のデバイス。
  26. ソース及びドレインを更に備え、前記電極の一部は、ゲートであり、前記ソース及び前記ドレインは、前記２ＤＥＧチャネルと電気的に接触している請求項２５記載のデバイス。
  27. デバイス閾値電圧が約−３０Ｖより大きい請求項２６記載のデバイス。
  28. 前記絶縁層の厚さは、前記デバイス閾値電圧が約−３０Ｖより大きくなる厚さである請求項２７記載のデバイス。
  29. 前記絶縁層の厚さは、デバイス動作の間、約１００μＡ／ｍｍより大きい漏れ電流が前記絶縁層を流れることを防止するために十分な厚さである請求項２７記載のデバイス。
  30. 前記電極画定層及び前記エッチング停止層は、第１の電極画定層及び第１のエッチング停止層であり、前記デバイスは、前記第１のエッチング停止層から反対側の前記第１の電極画定層上にスタックを更に有し、前記スタックは、第２のエッチング停止層及び第２の電極画定層を含む請求項１乃至５何れか１項記載のデバイス。
  31. 前記スタック内に凹部が形成され、前記電極の一部は、前記第１の電極画定層から反対側の前記スタック上にある請求項３０記載のデバイス。
  32. 前記第１の電極画定層と前記第２のエッチング停止層との間に第２の絶縁層を更に備える請求項３０記載のデバイス。
  33. 第２の電極を更に備え、前記第２の電極画定層及び前記第２のエッチング停止層内に第２の凹部が形成され、前記第２の電極は、前記第２の凹部内に形成されている請求項３２記載のデバイス。
  34. 前記第２の電極は、前記第１の電極に電気的に接続されている請求項３３記載のデバイス。
  35. 複数のスタックを更に備え、各スタック内に凹部が形成され、各凹部内に電極が形成されている請求項３３記載のデバイス。
  36. 前記デバイスは、ＦＥＴであり、デバイスが、約８００Ｖ以下のソース−ドレインバイアスで、オフ状態からオン状態にスイッチされるときに測定される動的オン抵抗が、ＤＣオン抵抗の１．４倍より小さい請求項１乃至５何れか１項記載のデバイス。
  37. 前記電極は、ゲート電極であり、前記デバイスは、ソース及びドレインを更に備える請求項１乃至５何れか１項記載のデバイス。
  38. 前記電極は、アノード電極であり、前記デバイスは、カソードを更に備える請求項１乃至５何れか１項記載のデバイス。
  39. 請求項１記載のデバイスを製造する方法において、
    請求項１記載のデバイスのＩＩＩ−Ｎ材料層の表面に絶縁層を設ける工程と、
    前記絶縁層を設けた後に、前記絶縁層上にエッチング停止層を設ける工程と、
    前記エッチング停止層を設けた後に、前記エッチング停止層に電極画定層を設ける工程と、
    前記エッチング停止層より速いレートで、前記電極画定層をエッチングする選択性を有するエッチング液を用いて、前記電極画定層をエッチングして、少なくとも一部が、前記エッチング停止層の表面に垂直でない壁によって画定される凹部を形成する工程と、
    前記凹部内及び前記電極画定層の露出部分に導電材料を堆積させる工程とを有する方法。
  40. 前記エッチング停止層をエッチングして、前記電極画定層内の前記凹部を前記絶縁層まで延ばす工程を更に有する請求項３９記載の方法。
  41. 前記エッチング停止層のエッチングは、ウェットエッチングを含む請求項４０記載の方法。
  42. 前記エッチング停止層をエッチングするために用いられるエッチングプロセスは、前記電極画定層又は前記絶縁層を実質的にエッチングしない請求項４０又は４１記載の方法。
  43. 前記エッチングプロセスは、前記絶縁層と比べて、約１０：１以上の選択性で前記エッチング停止層をエッチングする請求項４２記載の方法。
  44. 前記電極画定層のエッチングは、ドライエッチングを含む請求項３９乃至４１何れか１項記載の方法。
  45. 前記電極画定層のエッチングは、フッ素ベースのドライエッチングを適用することを含む請求項４４記載の方法。
  46. 前記電極画定層のエッチングによって、前記電極画定層は、少なくとも一部が前記エッチング停止層の主面に対して非垂直の角度を形成する傾けられた壁を有するようになる請求項３９乃至４１何れか１項記載の方法。
  47. 前記非垂直な角度は、約５度から約８５度までの間である請求項４６記載の方法。
  48. 前記電極画定層をエッチングするために用いられるエッチングプロセスは、エッチング停止層を実質的にエッチングしない請求項３９乃至４１何れか１項記載の方法。
  49. 前記エッチングプロセスは、前記エッチング停止層と比べて、約１０：１以上の選択性で前記電極画定層をエッチングする請求項４８記載の方法。
  50. 前記デバイスは、エンハンスメントモードデバイスである請求項１乃至５何れか１項記載のデバイス。
  51. 前記デバイスは、空乏モードデバイスである請求項１乃至５何れか１項記載のデバイス。
  52. 前記デバイスは、ＦＥＴであり、ドレインを更に備え、前記電極は、前記傾けられた壁の少なくとも一部の上に重なり、前記電極は、前記傾けられた壁の一部と前記ドレインとの間にある前記電極画定層の一部の上に重ならない請求項４又は５記載のデバイス。
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