JP2006505169A - 双方向性２重ｎｍｏｓスイッチ - Google Patents

Abstract

半導体スイッチは、非直列配置で結合される２つのＮＭＯＳトランジスタと、ＮＭＯＳトランジスタの両方のゲートに結合されるゲート制御回路と、を備える。ＮＭＯＳトランジスタの両方のドレインは、相互接続され、ゲート制御回路は、ドレインの相互接続に結合される。必要なチップエリアは、従来技術のスイッチに比べ、半分になる。ゲートを更に高い電圧にポンプすることにより、ＮＭＯＳトランジスタのサイズを更に減少させることができる。また、有利なことに、ＮＭＯＳトランジスタのソース間で、広範囲の入力および出力電圧を許容することができ、これにより、ソースは、それぞれスイッチの入力および出力として機能し、したがって、スイッチを広い技術分野で適用することが可能になる。

Description

本発明は、非直列配置で結合される２つのＭＯＳトランジスタと、これらのＭＯＳトランジスタの両方のゲートに結合されるゲート制御回路とを備える半導体スイッチに関する。

本発明はまた、この半導体スイッチによって相互接続される２つの電気回路を備えるシステムに関する。

このような半導体スイッチは、特開平１１−１９５９７２により知られている。この既知の半導体スイッチは、２つのＭＯＳ（Metal Oxide Semiconductor）トランジスタを備え、それらはＰチャンネルＭＯＳＦＥＴ（FET: Field Effect Transistor）により具体化され、非直列配置で結合され、それにより、略してＰＭＯＳトランジスタと呼ばれるこれらの両方のトランジスタのソースが、相互接続される。半導体スイッチは、また、ＰＭＯＳトランジスタの両方のゲートに結合されるゲート制御回路を備え、このゲート制御回路は、ソースの相互接続にも結合されるゲート‐ソース制御回路になっている。ゲート‐ソース制御回路は、放電回路を備え、放電回路は、反転した制御信号がそれぞれのインピーダンスを制御できるようにすることによって、ＰＭＯＳトランジスタのゲートとソースの間の電荷を放電する。これにより、半導体スイッチのドレインとソースの間のインピーダンスが変化するための時間は、減少する。放電回路は、抵抗器を備え、抵抗器は、相当量の電力を消費する場合があり、比較的大きなチップエリアが必要となる。

既知の半導体スイッチの欠点は、比較的大きなチップおよびチップダイエリアが必要なことである。

本発明の目的は、広く適用することができ、導電性が向上しているが、必要なチップおよびダイエリアが減少した、双方向性一体化スイッチを提供することである。

本発明による半導体スイッチは、ＭＯＳトランジスタがＮチャンネルＭＯＳトランジスタによって具体化され、それらの両方のドレインが相互接続され、ゲート制御回路がドレインの相互接続に結合される、ことを特徴とする。

発明者が見出した本発明による半導体スイッチの利点は、提案される半導体スイッチトポロジーにより、ファクター２のチップエリアおよびチップダイサイズの減少がもたらされることである。チップエリアが減少しているにもかかわらず、チャージポンプとして機能するゲート制御回路によって制御されるスイッチの導電性特性は、非常に良好であることが見出された。実際、スイッチトポロジーは、ＮＭＯＳトランジスタの各ゲートでのチャージポンプ出力電圧が高ければ高いほど、スイッチ全体が得る導電性が良くなるようになっている。したがって、これらのゲートをより高い電圧にポンプすることは、破壊の危険なくＮＭＯＳトランジスタのサイズを更に減少させることになる。また、有利なことに、ＮＭＯＳトランジスタのソース間で、広範囲の入力および出力電圧を許容することができ、これにより、ソースは、それぞれスイッチの入力および出力として機能し、したがって、スイッチを広い技術分野で適用することが可能になる。また、大きなチップエリアを要する、大型で消費電力が大きい抵抗器は、本発明によるスイッチでは必要ない。

本発明による半導体スイッチの１つの実施形態は、半導体スイッチが、少なくとも一方のトランジスタのゲートとソースの間に結合される電圧制限回路を備えることを特徴とする。

一方のＮＭＯＳトランジスタのソースでの数十ボルト程度の非常に高い電圧は、トランジスタの完全性を危険にさらすものであるが、少なくとも一方のトランジスタのゲートとソースの間に結合される電圧制限回路が、各ゲートをソースとほぼ同じ電圧に充電するため、脅威ではなくなる。

更なる実施形態では、本発明による半導体スイッチは、電圧制限回路が、半導体手段、好ましくは、ＮＭＯＳトランジスタ等のトランジスタまたはダイオードを備えることを特徴とする。これらの半導体手段の、限られたＩＣチップエリアへの実施は、非常に費用効率良く行うことができる。

本発明による半導体スイッチの他の更なる実施形態は、ＮＭＯＳトランジスタが、２重拡散（Double Diffused）ＮＭＯＳトランジスタであることを特徴とする。

有利なことに、これらの、いわゆるＤＭＯＳトランジスタは、ソースとゲートの間の中間電圧、およびドレインとゲートの間の高電圧にさえ、破損せずに耐えることができる。これにより、過電圧保護手段を講じる必要がなくなる。

本発明による半導体スイッチの別の実施形態は、２フェイズのゲートポンプ電圧増幅動作を行うためにゲート制御回路が配置されていることを特徴とする。

この２フェイズのゲートポンプ動作の第１フェイズの間、電荷が蓄積され、その後、第２フェイズで、この電荷が加算されてそれ以上の電荷になり、ＮＭＯＳトランジスタのゲートへの充電電圧の増加となって示される。この増加した電圧が、今度は、ＮＭＯＳトランジスタに望まれる高導電性につながる。

本発明による半導体スイッチの更に別の実施形態では、ゲート制御回路は、好ましくはスイッチキャパシタ手段を備える。この手段は、限られたチップエリアへの実施が容易であり、その電荷供給は、スイッチの立ち上がり時間に影響を及ぼすように制御することができる。

本発明による半導体スイッチの更に別の実施形態は、２フェイズのゲートポンプ電圧増幅動作が、約１５〜２００ＫＨｚ、好ましくは約５０ＫＨｚの、可変チャージポンプ周波数を有することを特徴とする。

ゲートを動作電圧まで充電する立ち上がり時間は、チャージポンプ周波数を調整することにより、影響され得る。

図１は、非直列配置で結合される２つのＮチャンネルＭＯＳトランジスタＭ１およびＭ２を備える半導体スイッチ１の機能図を示す。このような非直列配置では、２つの寄生真性ボディダイオードＤ１およびＤ２は、極性を反転させて直列に接続される。各ＮＭＯＳトランジスタＭ１およびＭ２は、ゲートＧ１、Ｇ２と、ソースＳ１、Ｓ２と、ドレインＤＲ１、ＤＲ２とを、それぞれ有する。Ｓ１（ＰＩＮ１）は、スイッチ１の入力、Ｓ２（ＰＩＮ２）は、出力である。ドレインＤＲ１およびＤＲ２は、相互接続される。スイッチ１は、ゲート制御回路２も備えており、ゲート制御回路２は、各トランジスタＭ１およびＭ２のゲートＧ１およびＧ２の両方、ならびにＭＩＤとして示されるドレインの相互接続に結合される。

ソースＳ１とＳ２の間で双方向性スイッチとして機能するスイッチ１の動作は、次の通りである。以後チャージポンプ２とも呼ぶゲート制御回路２は、ＭＩＤ電圧を検出し、電圧増幅等によって、それぞれＳ１およびＳ２への入力電圧および出力電圧の両方よりも高いゲート電圧を引き出す。これは、寄生ダイオードＤ１およびＤ２の存在および接続によって達成される。これにより、両方のトランジスタＭ１およびＭ２のオン状態が確保される。オフ状態では、低電圧が、チャージポンプ２によってゲートＧ１、Ｇ２および／またはドレイン接続ＭＩＤに印加され、スイッチ１の電流阻止等が実行される。

ＮＭＯＳトランジスタＭ１およびＭ２によって具体化されるスイッチ１が必要とする総エリアは、従来技術で必要なエリアの半分の量である。その半分以下が、チャージポンプ２を含む追加的回路のために必要である。ＮＭＯＳトランジスタは、ＤＭＯＳトランジスタとしても知られる２重拡散(Double Diffused)ＮＭＯＳトランジスタとすることができる。このようなＤＭＯＳトランジスタは、ソースとゲートの間の中間電圧およびドレインとゲートの間の高電圧に耐えることができ、したがって、トランジスタＭ１またはＭ２のために保護回路を適用する必要がない。

更なる実施形態では、半導体スイッチ１は、図１にＤ３として示される電圧制限回路を備え、Ｄ３は、ここではトランジスタＭ１のゲートＧ１とソースＳ１の間に結合される。このようにすると、Ｇ１への電圧は、常に、入力Ｓ１への電圧より低い制限電圧値となるため、トランジスタＭ１のオフ状態において特にＳ１で印加される高い正電圧によって、Ｍ１が破壊されることがない。実際に、電圧制限回路は、トランジスタ等の半導体手段、例えばＮＭＯＳトランジスタまたはダイオードを備える。後者の場合、ソースとゲートの間で相違する電圧は、ほぼ０．６〜０．８ボルト程度の１ダイオード電圧降下となるであろう。

図２は、半導体スイッチ１の詳細な動作線図を示す。電圧制限回路は、ここで、ＮＭＯＳのＭ３により形成され、ＮＭＯＳのＭ３自体は、ツェナーダイオード（図示せず）等によって、高電圧に対して保護され得る。チャージポンプは、点線で示される部分２である。チャージポンプは、２つの半導体ダイオードＤＰ１およびＤＰ２を備え、ＤＰ１およびＤＰ２のアノードは、相互接続され、カソードはそれぞれ、どちらもアースＧＮＤに結合される可制御スイッチＫＳ１およびＫＳ２に接続される。スイッチＫＳ１およびＫＳ２は、それぞれ電流リミッタＲ１およびＲ２を介して、Ｍ１およびＭ２の各ゲートＧ１およびＧ２にも結合される。可制御スイッチＫ２およびＫ１Ｂの直列配置は、ＭＩＤとＧＮＤの間に接続され、その接続点が、キャパシタ手段Ｃ１の一方の側に結合され、ＣＰＯとして示される他方の側は、ダイオードＤＰ１およびＤＰ２の共通アノードに結合される。ＣＰＯとＧＮＤの間には、可制御スイッチＫ１Ａおよび電圧源Ｖ１の直列配置がある。

図２の半導体スイッチ１の動作は、次の通りである。オフ状態において、ＫＳ１およびＫＳ２は、閉じており、すなわち、Ｇ１およびＧ２は、どちらも抵抗器であり得るＲ１およびＲ２を介してアースに引かれている。一方で、入力Ｓ１が非常に高い電圧を帯びる場合、Ｍ３内の寄生ダイオードは、Ｍ１のゲートＧ１を電圧源１−ＶＭ３に維持し、したがって、上記のように、Ｇ１とＳ１の間の高すぎる電圧を防ぐ。その場合、Ｍ３内のダイオードおよびＲ１を介して多少の電流が流れるが、十分に高いＲ１を選択すれば、この低電流を制御することができる。したがって、Ｍ１を介して電流は流れない。他方で、入力Ｓ１が負電圧を帯びる場合、ゲート‐ソース電圧が０ボルトより大きいので、Ｍ３は導電する。Ｇ１は、Ｍ３を介してＳ１に接続され、Ｍ１のゲート‐ソース電圧は０ボルトであるので、やはり、Ｍ１を介して電流は流れないことが確実になる。最後に、Ｍ２のソースＳ２への所定の電圧については、Ｓ１への正または負の任意の電圧によって、Ｓ２から引き込まれる、またはＳ２をソースとする、Ｓ１への電流は、なくなる。ゲートＧ１、Ｇ２およびドレインＤ１、Ｄ２の両方に関するスイッチ１のトポロジーは、静電気放電（ＥＳＤ：Electrostatic Discharge）保護手段の必要性がより少ない、より効率的な静電気放電経路を提供する。

オン状態において、ＫＳ１およびＫＳ２は、開いている。ここで、Ｍ１およびＭ２のゲートＧ１およびＧ２は、２つのフェイズで充電される。Ｋ１ＡおよびＫ１Ｂが閉じているとき、キャパシタ手段Ｃ１は、電圧Ｖ１に充電される。Ｖ１は、例えばＳ１またはＳ２への電圧から導かれる、内部電圧とすることができる。ここで、Ｋ１ＡおよびＫ１Ｂが開き、Ｋ２が閉じる。Ｃ１の電荷および極性は、変化しておらず、そのため、ＧＮＤをＭＩＤに換えることによって、ＣＰＯ電圧が、ＶＭＩＤ＋Ｖ１に引き上げられる。これにより、余剰電圧が形成され、余剰電圧は、ダイオードＤＰ１およびＤＰ２を介して、Ｍ１およびＭ２のゲートＧ１およびＧ２のそれぞれへ電荷を注入する。この２フェイズのチャージポンプ動作は、Ｇ１およびＧ２が実際に最終電圧ＶＭＩＤ＋Ｖ１−ＶＤＰ１に充電されるまで、数回繰り返される。ＶＭＩＤは、半導体電圧降下を引いた最高値を有するので、これにより、Ｇ１およびＧ２は、Ｓ１またはＳ２より高い電圧に充電されることが確実になる。Ｖ１は、Ｇ１およびＧ２上で最高電圧を得るとともに双方向性半導体スイッチ１の最小サイズとしては最高の導電性を得るように、調整されている。実際に、非常に効率的なチャージポンプ電圧増幅動作は、約１５〜数百ＫＨｚの可変チャージポンプ周波数を有する。１つの実施形態では、チャージポンプ周波数は、約５０ＫＨｚであった。５０ＫＨｚでは、Ｇ１およびＧ２を充電するために、約５０サイクルが必要である。スイッチ１は、このとき、約１ミリ秒（msec）で完全に活性化する。この立ち上がり時間は、チャージポンプ周波数または各クロックサイクルでＣ１によって供給される電荷のいずれかを調整することによって、調整可能である。

図３は、半導体スイッチが設けられているシステム３のアウトラインを示す。システム３は、ここでは例えば壁コンセントアダプタ等の電源によって形成される第１電気回路４と、その電力を使用する、例えば携帯電話等の電話のバッテリである第２電気回路５と、を備える。回路４および５は、ともに、半導体スイッチ１を介して分離されており、電流を、遮断するか、またはスイッチ１を介して一方向または他方向に通過させることができる。スイッチ１は、オフ状態またはオン状態において、上に説明した方法で適正に制御される。もちろん、ここに例示したものと同様に、他の電気回路４、５を適用してもよい。一般に、一方の回路が電力を供給し、他方の回路がこの電力を使用するか、または、その逆である。

ここで、いずれも本発明に係る半導体スイッチおよびそれとともに提供されるシステムは、添付の図面を参照しつつ、その追加的利点とともに更に説明され、類似の構成要素は同一の参照番号で表される。
図１は、本発明に係る半導体スイッチの実施可能な実施形態の機能図を示す。 図２は、図１の半導体スイッチの詳細な動作線図を示す。 図３は、本発明に係る半導体スイッチが設けられているシステムのアウトラインを示す。

Claims (8)

1. 非直列配置で結合される２つのＭＯＳトランジスタと、
   前記ＭＯＳトランジスタの両方のゲートに結合されるゲート制御回路と、を備え、
   前記ＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタとして具体化され、
   前記ＭＯＳトランジスタの両方のドレインは、相互接続され、
   前記ゲート制御回路は、相互接続された前記ドレインに結合される、ことを特徴とする半導体スイッチ。
2. 少なくとも一方の前記ＭＯＳトランジスタのゲートとソースの間に結合される電圧制限回路を更に備えることを特徴とする請求項１に記載の半導体スイッチ。
3. 前記電圧制限回路は、半導体手段を備えることを特徴とする請求項２に記載の半導体スイッチ。
4. 前記半導体手段は、ＮＭＯＳトランジスタであることを特徴とする請求項３に記載の半導体スイッチ。
5. 前記ゲート制御回路は、２フェイズのゲートポンプ電圧増幅動作を行うために配置されていることを特徴とする請求項１に記載の半導体スイッチ。
6. 前記ゲート制御回路は、スイッチキャパシタ手段を備えることを特徴とする請求項６に記載の半導体スイッチ。
7. 前記２フェイズのゲートポンプ電圧増幅動作は、約１５〜２００ＫＨｚ、好ましくは約５０ＫＨｚの、可変チャージポンプ周波数を有することを特徴とする請求項５または請求項６に記載の半導体スイッチ。
8. ２つの電気回路を備えるシステムであって、
   請求項１または請求項２に記載の半導体スイッチを備え、
   前記半導体スイッチは、前記２つの電気回路の間に相互接続される、ことを特徴とするシステム。

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