JP2016095518A - 表示装置、表示モジュール及び電子機器 - Google Patents
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Abstract
【解決手段】画素は、電流制御用TFTと、スイッチング用TFTと、を有する。スイッ
チング用TFTのゲート電極として機能する導電層は、ゲート配線として機能する領域を
有する導電層とは異なるものであるとともに、ソース配線として機能する領域を有する導
電層は、スイッチング用TFTのチャネル形成領域を有する半導体層と電気的に接続され
ている。そして、電源線として機能する第1の領域と第1の領域の長尺方向と交差する長
尺方向を有する第2の領域を有する導電層において、第1の領域は第2の領域を介して電
流制御用TFTのチャネル形成領域を有する半導体層と電気的に接続さている。
【選択図】図35
Description
行う表示装置に関する。
(TFT)を作製する技術が急速に発達してきている。その理由は、アクティブマトリク
ス型表示装置の需要が高まってきたことによる。
素領域にそれぞれ画素TFTが配置され、各画素TFTに接続された画素電極に出入りす
る電荷を画素TFTのスイッチング機能により制御するものである。
調表示が求められている。
伴い、高速駆動が可能なデジタル駆動方式のアクティブマトリクス型表示装置が注目され
てきている。
ルビデオデータをアナログデータ(階調電圧)に変換するD/A変換回路(DAC)が必
要である。D/A変換回路には、様々な種類のものが存在する。
まりD/A変換回路が何ビットのデジタルビデオデータをアナログデータに変換すること
ができるかに依存している。例えば、一般的に、2ビットのデジタルビデオデータを処理
するD/A変換回路を有する表示装置であれば、22=4階調表示を行うことができ、8
ビットならば28=256階調表示を行うことができ、またnビットならば2n階調表示を
行うことができる。
なり、かつレイアウト面積が大きくなる。最近では、D/A変換回路をアクティブマトリ
クス回路と同一基板上にポリシリコンTFTによって形成する表示装置が報告されてきて
いる。しかし、この場合、D/A変換回路の回路構成が複雑になると、D/A変換回路の
歩留まりが低下し、表示装置の歩留まりも低下してしまう。また、D/A変換回路のレイ
アウト面積が大きくなると、小型の表示装置を実現することが困難になる。
とのできる表示装置を提供するものである。
01はデジタルドライバを有する表示パネルである。101−1はソースドライバであり
、101−2および101−3はゲートドライバであり、101−4は複数の画素TFT
がマトリクス状に配置されたアクティブマトリクス回路である。ソースドライバ101−
1およびゲートドライバ101−2ならびに101−3は、アクティブマトリクス回路を
駆動する。102はデジタルビデオデータ時間階調処理回路である。
ルビデオデータのうちnビットのデジタルビデオデータを、nビットの階調電圧の為のデ
ジタルビデオデータに変換する。mビットのデジタルビデオデータのうち下位(m−n)
ビットの階調情報は、時間階調によって表現される。
デオデータは、表示パネル101に入力される。表示パネル101に入力されたnビット
デジタルビデオデータは、ソースドライバに入力され、ソースドライバ内のD/A変換回
路でアナログ階調データに変換され、各ソース信号線に供給される。
イバを有する表示パネルである。201−1はソースドライバであり、201−2および
201−3はゲートドライバであり、201−4は複数の画素TFTがマトリクス状に配
置されたアクティブマトリクス回路である。ソースドライバ201−1およびゲートドラ
イバ201−2ならびに201−3は、アクティブマトリクス回路を駆動する。202は
A/D変換回路であり、外部から供給されるアナログビデオデータをmビットデジタルビ
デオデータに変換する。203はデジタルビデオデータ時間階調処理回路である。デジタ
ルビデオデータ時間階調処理回路203は、入力されるmビットデジタルビデオデータの
うちnビットのデジタルビデオデータを、nビットの階調電圧の為のデジタルビデオデー
タに変換する。入力されるmビットのデジタルビデオデータのうち下位(m−n)ビット
の階調情報は、時間階調によって表現される。デジタルビデオデータ時間階調処理回路2
03によって変換されたnビットデジタルビデオデータは、D/A変換回路204に入力
され、アナログビデオデータに変換される。D/A変換回路204によって変換されたア
ナログビデオデータは、表示パネル201に入力される。表示パネル201に入力された
アナログビデオデータは、ソースドライバに入力され、ソースドライバ内のサンプリング
回路によってサンプリングされ、各ソース信号線に供給される。
ス回路と、 前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドラ
イバと、を有する表示装置であって、 外部から入力されるmビットデジタルビデオデー
タのうち、上位nビットを階調電圧の情報として、かつ下位(m−n)ビットを時間階調
の情報として用い、m、nは共に2以上の正数、かつm>nであることを特徴とする表示
装置が提供される。。
トリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、 外部から入力されるmビットデジタルビデオデータを階調電圧のための
nビットデジタルビデオデータに変換し、前記ソースドライバに前記nビットデジタルビ
デオデータを供給する回路と(m、nは共に2以上の正数、m>n)、を有する表示装置
であって、 2m-n個のサブフレームによって1フレームの映像を形成することによって
時間階調表示を行うことを特徴とする表示装置が提供される。
トリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、 外部から入力されるmビットデジタルビデオデータを階調電圧のための
nビットデジタルビデオデータに変換し、前記ソースドライバに前記nビットデジタルビ
デオデータを供給する回路と(m、nは共に2以上の正数、m>n)、を有する表示装置
であって、 2m-n個のサブフレームによって1フレームの映像を形成することによって
時間階調表示を行い、(2m−(2m-n−1))通りの階調表示を得ることを特徴とする表
示装置が提供される。
トリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、を有する表示装置であって、 外部から入力されるmビットデジタルビデ
オデータのうち、上位nビットを階調電圧の情報として、かつ下位(m−n)ビットを時
間階調の情報として用い(m、nは共に2以上の正数、m>n)、 前記ソースドライバ
は、前記nビットデジタルビデオデータをアナログ階調電圧に変換するD/A変換回路を
有していることを特徴とする表示装置が提供される。
トリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、 外部から入力されるmビットデジタルビデオデータを階調電圧のための
nビットデジタルビデオデータに変換し、前記ソースドライバに前記nビットデジタルビ
デオデータを供給する回路と(m、nは共に2以上の正数、m>n)、を有する表示装置
であって、 前記ソースドライバは、前記nビットデジタルビデオデータをアナログ階調
電圧に変換するD/A変換回路を有しており、 2m-n個のサブフレームによって1フレ
ームの映像を形成することによって時間階調表示を行うことを特徴とする表示装置が提供
される。
トリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、 外部から入力されるmビットデジタルビデオデータを階調電圧のための
nビットデジタルビデオデータに変換し、前記ソースドライバに前記nビットデジタルビ
デオデータを供給する回路と(m、nは共に2以上の正数、m>n)、を有する表示装置
であって、 前記ソースドライバは、前記nビットデジタルビデオデータをアナログ階調
電圧に変換するD/A変換回路を有しており、 2m-n個のサブフレームによって1フレ
ームの映像を形成することによって時間階調表示を行い、(2m−(2m-n−1))通りの
階調表示を得ることを特徴とする表示装置が提供される。
トリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、 外部から入力されるmビットデジタルビデオデータを階調電圧のための
nビットデジタルビデオデータに変換する回路と(m、nは共に2以上の正数、m>n)
、 前記nビットデジタルビデオデータをアナログビデオデータに変換し、前記ソースド
ライバに入力するするD/A変換回路と、を有する表示装置であって、 2m-n個のサブ
フレームによって1フレームの映像を形成することによって時間階調表示を行うことを特
徴とする表示装置が提供される。
トリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、 外部から入力されるmビットデジタルビデオデータを階調電圧のための
nビットデジタルビデオデータに変換する回路と(m、nは共に2以上の正数、m>n)
、 前記nビットデジタルビデオデータをアナログビデオデータに変換し、前記ソースド
ライバに入力するするD/A変換回路と、を有する表示装置であって、 2m-n個のサブ
フレームによって1フレームの映像を形成することによって時間階調表示を行い、(2m
−(2m-n−1))通りの階調表示を得ることを特徴とする表示装置が提供される。
とができる。よって、小型の液晶表示装置を実現することが可能となる。
以下の実施形態に限定されるわけではない。
本実施形態の表示装置の概略構成図を図3に示す。本実施形態においては、説明の簡略
のため、外部から4ビットデジタルビデオデータが供給される表示装置を例にとる。
あり、301−2および301−3はゲートドライバであり、301−4は複数の画素T
FTがマトリクス状に配置されたアクティブマトリクス回路である。
ルビデオデータのうち上位2ビットのデジタルビデオデータを、2ビットの階調電圧の為
のデジタルビデオデータに変換する。4ビットのデジタルビデオデータのうち下位2ビッ
トの階調情報は、時間階調によって表現される。
ルビデオデータは、表示パネル301に入力される。表示パネル301に入力された2ビ
ットデジタルビデオデータは、ソースドライバに入力され、ソースドライバ内のD/A変
換回路(図示せず)でアナログ階調データに変換され、各ソース信号線に供給される。な
お、本実施形態の表示パネルに内蔵されるD/A変換回路は、2ビットのデジタルビデオ
データをアナログ階調電圧に変換する。
について説明する。
表示パネル301の回路構成、特にアクティブマトリクス回路301−4について、図
4を用いて説明する。
それぞれの画素には、説明の便宜上、P1,1、P2,1、・・・、Py,x等の符号が付けられ
ている。また、それぞれの画素は、画素TFT301−4−1、保持容量301−4−3
を有している。また、ソースドライバ301−1、ゲートドライバ301−2ならびに3
01−3、およびアクティブマトリクス回路301−4が形成されているアクティブマト
リクス基板と対向基板との間には、液晶が挟まれている。液晶3006は、各画素に対応
する液晶を模式的に示したものである。
,2、・・・、P1,x)を同時に駆動する、いわゆる線順次駆動を行う。
言い換えると、1ライン分の画素に同時にアナログ階調電圧を書き込む。全ての画素(P
1,1〜Py,x)にアナログ階調電圧を書き込むのに要する時間を1フレーム期間(Tf)と
呼ぶことにする。また、1フレーム期間(Tf)を4分割した期間をサブフレーム期間(
Tsf)と呼ぶことにする。さらに、1ライン分の画素(例えば、P1,1、P1,2、・・・、
P1,x)にアナログ階調電圧を書き込むのに要する時間を1ライン期間(Tsfl)と呼ぶこ
とにする。
供給されるデジタルビデオデータは、4ビットであり、16階調の情報を有している。こ
こで、図5を参照する。図5には、本実施形態の表示装置の階調表示レベルが示されてい
る。電圧レベルVLはD/A変換回路に入力される最低の電圧レベルであり、また、電圧
レベルVHはD/A変換回路に入力される最高の電圧レベルである。
レベルVLとの間をほぼ等電圧レベルに分割し、その電圧レベルのステップをαとした。
なお、α=(VH−VL)/4である。よって、本実施形態のD/A変換回路が出力する階
調電圧レベルは、デジタルビデオデータのアドレスが(00)の時はVLとなり、デジタ
ルビデオデータのアドレスが(01)の時はVL+αとなり、デジタルビデオデータのア
ドレスが(10)の時はVL+2αとなり、デジタルビデオデータのアドレスが(11)
の時はVL+3αとなる。
VL+2α、およびVL+3αの4通りである。そこで、本発明においては、時間階調表示を
組合わせることによって、表示装置の階調表示レベルの数を上げることができる。本実施
形態においては、4ビットデジタルビデオデータのうちの2ビット分の情報を時間階調表
示にもちいることによって、電圧レベルのステップαをほぼ4等分した階調電圧レベルに
相当する階調表示レベルを実現することができる。つまり、本実施形態の表示装置は、V
L、VL+α/4、VL+2α/4、VL+3α/4、VL+α、VL+5α/4、VL+6α
/4、VL+7α/4、VL+2α、VL+9α/4、VL+10α/4、VL+11α/4
、VL+3αの階調電圧レベルに相当する階調表示レベルを実現することができる。
後デジタルビデオデータアドレスおよびそれに対応する階調電圧レベルと、時間階調を組
み合わせた階調表示レベルとの対応を下記の表1に示す。
2nd Tsf、3rd Tsf、および4th Tsf)に分割して表示を行っている。
さらに、本実施形態の表示装置は、線順次駆動を行うので、各画素は1ライン期間(Tsf
l)の間、階調電圧が書き込まれる。よって、各サブフレーム期間(1st Tsf、2nd Tsf
、3rd Tsf、および4th Tsf)に対応する各サブフレームライン期間(1st Tsfl、2nd
Tsfl、3rd Tsfl、および4th Tsfl)に、時間階調処理後の2ビットデジタルビデオデ
ータのアドレスがD/A変換回路に入力され、D/A変換回路から階調電圧が出力される
。4つのサブフレームライン期間(1st Tsfl、2nd Tsfl、3rd Tsfl、および4th Tsfl
)に書き込まれる階調電圧によって4回のサブフレームの表示が高速に行われ、結果とし
て1フレームの階調表示は、各サブフレームライン期間の階調電圧レベルの総和を時間平
均したものになる。
ドレスが(1100)〜(1111)までは同じ階調電圧レベル(VL+3α)が出力さ
れる。
A変換回路をした場合でも、24−3=13階調の階調レベルの表示を行うことができる
。
図6には、画素P1,1〜画素Py,1が例にとって示されている。
Tsfl、2nd Tsfl、3rd Tsfl、および4th Tsfl)に、デジタルビデオデータ1,1-1、1,1
-2、1,1-3、および1,1-4がそれぞれ書き込まれる。これらのデジタルビデオデータ1,1-1
、1,1-2、1,1-3、および1,1-4は、4ビットのデジタルビデオデータ1,1を時間階調処理し
た2ビットデジタルビデオデータである。
調電圧レベルと、サブフレーム期間およびフレーム期間との関係を示したものである。
にはVL+αの階調電圧が書き込まれ、第1のサブフレーム期間(1st Tsf)には階調電
圧VL+αに対応した画像が表示される。次に、第2のサブフレームライン期間(2nd Ts
fl)にはVL+2αの階調電圧が書き込まれ、第2のサブフレーム期間(2nd Tsf)には
階調電圧VL+2αに対応した画像が表示される。次に、第3のサブフレームライン期間
(3rd Tsfl)にはVL+2αの階調電圧が書き込まれ、第3のサブフレーム期間(3rd T
sf)には階調電圧VL+2αに対応した画像が表示される。次に、第4のサブフレームラ
イン期間(4th Tsfl)にはVL+2αの階調電圧が書き込まれ、第4のサブフレーム期間
(4th Tsf)には階調電圧VL+2αに対応した画像が表示される。よって、1フレーム
目の階調表示レベルは、VL+7α/4の階調電圧レベルに対応した階調表示となる。
にはVL+2αの階調電圧が書き込まれ、第1のサブフレーム期間(1st Tsf)には階調
電圧VL+2αに対応した画像が表示される。次に、第2のサブフレームライン期間(2nd
Tsfl)にはVL+2αの階調電圧が書き込まれ、第2のサブフレーム期間(2nd Tsf)
には階調電圧VL+2αに対応した画像が表示される。次に、第3のサブフレームライン
期間(3rd Tsfl)にはVL+3αの階調電圧が書き込まれ、第3のサブフレーム期間(3r
d Tsf)には階調電圧VL+3αに対応した画像が表示される。次に、第4のサブフレー
ムライン期間(4th Tsfl)にはVL+3αの階調電圧が書き込まれ、第4のサブフレーム
期間(4th Tsf)には階調電圧VL+3αに対応した画像が表示される。よって、2フレ
ーム目の階調表示レベルは、VL+10α/4の階調電圧レベルに対応した階調表示とな
る。
と電圧レベルVLとの間をほぼ等電圧レベルに分割し、その電圧レベルのステップをαと
したが、電圧レベルVHと電圧レベルVLとの間を等電圧レベルに分割せず任意に設定した
場合でも、本発明の効果はある。
ルを表1のように設定したが、下記の表2に示す様にしてもよい。
fl)に書き込まれるデジタルビデオデータのアドレス(または階調電圧レベル)は、表1
または表2以外の組合わせによっても設定され得る。
ち上位2ビットのデジタルビデオデータを、2ビットの階調電圧の為のデジタルビデオデ
ータに変換し、4ビットのデジタルビデオデータのうち下位2ビットの階調情報は、時間
階調によって表現されるようにした。ここで、一般に、外部からmビットのデジタルビデ
オデータが時間階調処理回路によって、上位nビットデジタルビデオデータが、階調電圧
の為のデジタルビデオデータに変換され、下位(m−n)ビットの階調情報は、時間階調
によって表現される場合を考える。なお、m、nは共に2以上の整数であり、m>nとす
る。
2m-n・Tsfとなり、(2m−(2m-n−1))通りの階調表示を行うことができる。
本実施形態においては、8ビットデジタルビデオデータが入力される表示装置について
説明する。図8を参照する。図8には、本実施形態の表示装置の概略構成図が示されてい
る。801はデジタルドライバを有するパネルである。801−1ならびに801−2は
ソースドライバであり、801−3はゲートドライバであり、801−4は複数の画素T
FTがマトリクス状に配置されたアクティブマトリクス回路であり、801−5はデジタ
ルビデオデータ時間階調処理回路である。
ジタルビデオデータのうち6ビットのデジタルビデオデータを、6ビットの階調電圧の為
のデジタルビデオデータに変換する。8ビットのデジタルビデオデータのうち2ビットの
階調情報は、時間階調によって表現される。
ルビデオデータは、ソースドライバ801−1および801−2に入力され、ソースドラ
イバ内のD/A変換回路(図示せず)でアナログ階調電圧に変換され、各ソース信号線に
供給される。なお、本実施形態の表示装置に内蔵されるD/A変換回路は、6ビットのデ
ジタルビデオデータをアナログ階調電圧に変換する。
2、ゲートドライバ801−3、アクティブマトリクス回路801−4、およびデジタル
ビデオデータ時間階調処理回路801−5が同一基板上に一体形成されている。
されている。ソースドライバ801−1は、シフトレジスタ回路801−1−1、ラッチ
回路1(801−1−2)、ラッチ回路2(801−1−3)
、D/A変換回路(801−1−4)を有している。その他、バッファ回路やレベルシフ
タ回路(いずれも図示せず)を有している。また、説明の便宜上、D/A変換回路801
−1−4にはレベルシフタ回路が含まれている。
ソースドライバ801−1は、奇数番目のソース信号線に画像信号(階調電圧)を供給し
、ソースドライバ801−2は、偶数番目のソース信号線に画像信号を供給するようにな
っている。
合上、アクティブマトリクス回路の上下を挟むように2つのソースドライバ801−1お
よび801−2を設けたが、回路レイアウト上、可能であれば、ソースドライバを1つだ
け設けるようにしても良い。
ルシフタ回路等(いずれも図示せず)を有している。
ている。各画素の構成は、上記実施形態1で説明したものと同様である。
−1−4を有している。また、外部から供給される8ビットデジタルビデオデータのうち
下位2ビット分の情報を時間階調を行うために用いる。なお、時間階調については、上述
の実施形態1と同様である。
る。
図10において、1001はアナログドライバを有する表示パネルである。1001−
1はソースドライバであり、1001−2および1001−3はゲートドライバであり、
1001−4は複数の画素TFTがマトリクス状に配置されたアクティブマトリクス回路
である。
タルビデオデータのうち上位2ビットのデジタルビデオデータを、2ビットの階調電圧の
為のデジタルビデオデータに変換する。4ビットのデジタルビデオデータのうち下位2ビ
ットの階調情報は、時間階調によって表現される。
タルビデオデータは、D/A変換回路1003に入力され、アナログビデオデータに変換
される。おして、このアナログビデオデータは、パネル1001に入力される。
した場合について説明する。
本実施形態の表示パネル1001の回路回路構成、特にアクティブマトリクス回路10
01−4について、図11を用いて説明する。
れの画素には、説明の便宜上、P1,1、P2,1、・・・、Py,x等の符号が付けられている
。また、それぞれの画素は、画素TFT1001−4−1、保持容量1001−4−3を
有している。また、ソースドライバ1001−1、ゲートドライバ1001−2ならびに
1001−3、およびアクティブマトリクス回路1001−4が形成されているアクティ
ブマトリクス基板と対向基板との間には、液晶が挟まれている。液晶1001−4−2は
、各画素に対応する液晶を模式的に示したものである。
順次駆動を行う。全ての画素(P1,1〜Py,x)にアナログ階調電圧を書き込むのに要する
時間を1フレーム期間(Tf)と呼ぶことにする。また、1フレーム期間(Tf)を4分割
した期間をサブフレーム期間(Tsf)と呼ぶことにする。さらに、1つ分の画素(例えば
、P1,1、P1,2、・・・、P1,x)にアナログ階調電圧を書き込むのに要する時間を1サ
ブフレームドット期間(Tsfd)
と呼ぶことにする。
供給されるデジタルビデオデータは、4ビットであり、16階調の情報を有している。な
お、本実施形態の表示装置の階調表示レベルは、図5に示したものと同様であるので、図
5を参照する。
には、画素P1,1、P1,2、P1,3、および画素Py,xが例にとって示されている。
Tsfd、2nd Tsfd、3rd Tsfd、および4th Tsfd)に、デジタルビデオデータ1,1-1、1,1
-2、1,1-3、および1,1-4が書き込まれる。これらのデジタルビデオデータ1,1-1、1,1-2、
1,1-3、および1,1-4は、4ビットのデジタルビデオデータ1,1を時間階調処理した2ビッ
トデジタルビデオデータをアナログ変換したアナログビデオデータである。
表示が行える。
入力されるアナログビデオデータをデジタルビデオデータ変換し、デジタルビデオデータ
時間階調処理回路1002に入力するようにすれば良い。
間階調処理回路によって、上位nビットデジタルビデオデータが、階調電圧の為のデジタ
ルビデオデータに変換され、下位(m−n)ビットの階調情報は、時間階調によって表現
される場合を考える。なお、m、nは共に2以上の整数であり、m>nとする。
2m-n・Tsfとなり、(2m−(2m-n−1))通りの階調表示を行うことができる。
本実施形態では、上述の実施形態1〜3で説明した本発明の表示装置(または液晶パネ
ル)の作製工程例を以下に説明する。本実施形態では、絶縁表面を有する基板上に複数の
TFTを形成し、アクティブマトリクス回路、ソースドライバ、ゲートドライバ、および
他の周辺回路等を同一基板上に形成する例を図13〜図16に示す。なお、以下の例では
、アクティブマトリクス回路の1つの画素TFTと、他の回路(ソースドライバ、ゲイト
ドライバ、および他の周辺回路)の基本回路であるCMOS回路とが同時に形成される様
子を示す。また、以下の例では、CMOS回路においてはPチャネル型TFTとNチャネ
ル型TFTとがそれぞれ1つのゲイト電極を備えている場合について、その作製工程を説
明するが、ダブルゲイト型やトリプルゲイト型のような複数のゲイト電極を備えたTFT
によるCMOS回路をも同様に作製することができる。また、以下の例では、画素TFT
はダブルゲイトのNチャネル型TFTである、シングルゲイト、トリプルゲイト等のTF
Tとしてもよい。また、上記実施形態2の表示装置の様に、デジタルビデオデータ時間階
調処理回路を同時に形成する様にしても良い。
する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。石英
基板上に一旦非晶質シリコン膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法
をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基
板またはシリコン基板を用いても良い。次に、下地膜5001を形成する。本実施形態で
は、下地膜5001には酸化シリコン(SiO2)が用いられた。次に、非晶質シリコン
膜5003を形成する。非晶質シリコン膜5003は、最終的な膜厚(熱酸化後の膜減り
を考慮した膜厚)
が10〜75nm(好ましくは15〜45nm)となる様に調節する。
うことが重要である。本実施形態の場合、非晶質シリコン膜5003中では、後の結晶化
を阻害する不純物であるC(炭素)およびN(窒素)の濃度はいずれも5×1018ato
ms/cm3未満(代表的には5×1017atoms/cm3以下、好ましくは2×1017
atoms/cm3以下)、O(酸素)は1.5×1019atoms/cm3未満(代表的
には1×1018atoms/cm3以下、好ましくは5×1017atoms/cm3以下)
となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の
際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中に
おいて膜中の上記の不純物元素濃度は、SIMS(質量2次イオン分析)の測定結果にお
ける最小値で定義される。
グを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、200
〜400℃程度に加熱した炉内に100〜300sccmのClF3(フッ化塩素)ガス
を流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
ccmとした場合、約2μm厚の付着物(主にシリコンを主成分する)
を4時間で完全に除去することができる。
含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質シリコン
膜5003の成膜は減圧熱CVD法であることが好ましい。なお、成膜条件を最適化する
ことでプラズマCVD法を用いることも可能である。
−130652号公報記載の技術を用いる。同公報の実施例1および実施形態2のどちら
の手段でも良いが、本実施形態では、同公報の実施例2に記載した技術内容(特開平8−
78329号公報に詳しい)を利用するのが好ましい。
絶縁膜4004を150nmに形成する。マスク絶縁膜4004は触媒元素を添加するた
めに複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定す
ることができる(図13(B))。
)を含有した溶液(Ni酢酸塩エタノール溶液)5005をスピンコート法により塗布す
る。なお、触媒元素としてはニッケル以外にも、コバルト(Co)、鉄(Fe)、パラジ
ウム(Pd)、ゲルマニウム(Ge)、白金(Pt)
、銅(Cu)、金(Au)等を用いることができる(図13(B))。
ズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、後述す
る横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な
技術となる。
性雰囲気、水素雰囲気または酸素雰囲気中において500〜960℃(代表的には550
〜650℃)の温度で4〜24時間の加熱処理を加えて非晶質シリコン膜5003の結晶
化を行う。本実施形態では窒素雰囲気で570℃で14時間の加熱処理を行う。
生した核から優先的に進行し、基板5000の基板面に対してほぼ平行に成長した多結晶
シリコン膜からなる結晶領域5007が形成される。この結晶領域5007を横成長領域
と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶
性に優れるという利点がある。
布し結晶化させることもできる。
イオンのドーピングを選択的に行う。マスク絶縁膜5004が形成された状態で、リンの
ドーピングを行う。すると、多結晶シリコン膜のマスク絶縁膜5004で覆われていない
部分5008のみに、リンがドーピングされる(これらの領域をリン添加領域5008と
呼ぶ)。このとき、ドーピングの加速電圧と、酸化膜で成るマスクの厚さを最適化し、リ
ンがマスク絶縁膜5004を突き抜けないようにする。このマスク絶縁膜5004は、必
ずしも酸化膜でなくてもよいが、酸化膜は活性層に直接触れても汚染の原因にならないの
で都合がよい。
実施形態では、5×1014ions/cm2のドーズをイオンドーピング装置を用いて行
った。
ば、リンは150nmのマスク絶縁膜をほとんど通過することができない。
では12時間)熱アニールし、ニッケル元素のゲッタリングを行った。
こうすることによって、図13(E)において矢印で示されるように、ニッケルがリンに
吸い寄せられることになる。600℃の温度のもとでは、リン原子は膜中をほとんど動か
ないが、ニッケル原子は数100μm程度またはそれ以上の距離を移動することができる
。このことからリンがニッケルのゲッタリングに最も適した元素の1つであることが理解
できる。
のとき、リンの添加領域5008、すなわちニッケルがゲッタリングされた領域が残らな
いようにする。このようにして、ニッケル元素をほとんど含まない多結晶シリコン膜の活
性層5009〜5011が得られた。得られた多結晶シリコン膜の活性層5009〜50
11が後にTFTの活性層となる。
を含む絶縁膜でなるゲイト絶縁膜5012を70nmに成膜する。そして、酸化性雰囲気
において、800〜1100℃(好ましくは950〜1050℃)で加熱処理を行い、活
性層5009〜5011とゲイト絶縁膜5012の界面に熱酸化膜(図示せず)を形成す
る。
)を、この段階で行っても良い。その場合、加熱処理は処理雰囲気中にハロゲン元素を含
ませ、ハロゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素
によるゲッタリング効果を十分に得るためには、上記加熱処理を700℃を超える温度で
行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難と
なり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含
むガスとして、代表的にはHCl、HF、NF3、HBr、Cl2、ClF3、BCl2、F
2、Br2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが
できる。
この工程においては、例えばHClを用いた場合、活性層中のニッケルが塩素の作用によ
りゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考え
られる。また、ハロゲン元素を用いて触媒元素のゲッタリングプロセスを行う場合、触媒
元素のゲッタリングプロセスを、マスク絶縁膜5004を除去した後、活性層をパターン
ニングする前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパ
ターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わ
せて行なってもよい。
後のゲイト電極の原型を形成する。本実施形態では2wt%のスカンジウムを含有したア
ルミニウム膜を用いる。
を形成しても良い。
020、無孔性陽極酸化膜5021〜5024およびゲイト電極5025〜5028を形
成する(図14(B))。
多孔性陽極酸化膜5013〜5020をマスクとしてゲイト絶縁膜5012をエッチング
する。そして、多孔性陽極酸化膜5013〜5020を除去し、図14(C)の状態を得
る。なお、図14(C)において5029〜5031で示されるのは加工後のゲイト絶縁
膜である。
純物元素としてはNチャネル型ならばP(リン)またはAs(砒素)、P型ならばB(ボ
ロン)またはGa(ガリウム)を用いれば良い。
加をそれぞれ2回の工程に分けて行う。
純物添加(本実施形態ではP(リン)を用いる)を高加速電圧80keV程度で行い、n
-領域を形成する。このn-領域は、Pイオン濃度が1×1018atoms/cm3〜1×
1019atoms/cm3となるように調節する。
。この時は、加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このn
+領域は、シート抵抗が500Ω以下(好ましくは300Ω以下)となるように調節する
。
レイン領域5033および5033、低濃度不純物領域5037、チャネル形成領域50
40が形成される。また、画素TFTを構成するNチャネル型TFTのソース領域および
ドレイン領域5035および5036、低濃度不純物領域5038および5039、なら
びにチャネル形成領域5041および5042が確定する(図15(A))。
層は、Nチャネル型TFTの活性層と同じ構成となっている。
3を設け、P型を付与する不純物イオン(本実施形態ではボロンを用いる)の添加を行う
。
ネル型に反転させる必要があるため、前述のPイオンの添加濃度の数倍程度の濃度のB(
ボロン)イオンを添加する。
5044および5045、低濃度不純物領域5046、チャネル形成領域5047が形成
される(図15(B))。
を形成した場合は、低濃度不純物の形成には公知のサイドウォール構造を用いれば良い。
て不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復され
る。
シリコン膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極およびドレ
イン電極5049〜5053を形成する。なお、第1層間絶縁膜5048として有機性樹
脂膜を用いることもできる。
て次に、有機性樹脂膜からなる第3層間絶縁膜5056を0.5〜3μmの厚さに形成す
る。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。
有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率
が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上
述した以外の有機性樹脂膜を用いることもできる。
52の上部に第2層間絶縁膜を挟んでブラックマトリクス5055を形成する。本実施形
態では、ブラックマトリクス5055にはTi(チタン)が用いられた。なお、本実施形
態では、画素TFTとブラックマトリクスとの間で保持容量が形成される。
成し、画素電極5057を120nmの厚さに形成する。なお、本実施形態は透過型のア
クティブマトリクス表示装置の例であるため、画素電極5057を構成する導電膜として
ITO等の透明導電膜を用いる。
ことで膜中(特に活性層中)のダングリングボンド(不対結合手)を補償する。なお、こ
の水素化処理を、プラズマ化させることによってできた水素で行っても良い。
ィブマトリクス基板が完成する。
マトリクス型表示装置を作製する工程を説明する。
形態では、配向膜5059にはポリイミドを用いた。次に、対向基板を用意する。対向基
板は、ガラス基板5060、透明導電膜から成る対向電極5061、配向膜5062とで
構成される。
ング処理を施した。なお、本実施形態では、配向膜に比較的大きなプレチル角を持つよう
なポリイミドを用いた。
によって、シール材やスペーサ(共に図示せず)などを介して貼り合わせる。その後、両
基板の間に液晶5063を注入し、封止剤(図示せず)によって完全に封止する。本実施
形態では、液晶5063にネマチック液晶を用いた。
る。
(代表的にはエキシマレーザー光)によって、非晶質シリコン膜の結晶化を行ってもよい
。
等のSOI構造(SOI基板)を用いて他のプロセスを行ってもよい。
本実施形態では、本発明の表示装置の別の作製方法について説明する。ここでは、アク
ティブマトリクス回路とその周辺に設けられる駆動回路のTFTを同時に作製する方法に
ついて説明する。
基板7001には、無アルカリガラス基板や石英基板を使用することが望ましい。その他
にもシリコン基板や金属基板の表面に絶縁膜を形成したものを基板としても良い。
膜、または窒化酸化シリコン膜からなる下地膜7002をプラズマCVD法やスパッタ法
で100〜400nmの厚さに形成した。例えば下地膜7002として、窒化シリコン膜
7002を25〜100nm、ここでは50nmの厚さに、酸化シリコン膜7003を5
0〜300nm、ここでは150nmの厚さとした2層構造で形成すると良い。下地膜7
002は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場
合には必ずしも設けなくても良い。
法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは400〜550℃
で数時間加熱して脱水素処理を行い、含有水素量を5atom%以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法
で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておく
ことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成すること
が可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらさ
れないようにすることで表面の汚染を防ぐことが可能となり、作製されるTFTの特性バ
ラツキを低減させることができる。
または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用
いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコ
ンを基板上に貼りあわせるSOI(Silicon On Insulators)の公知技術を使用して結
晶質シリコン膜を形成しても良い。
層7004〜7006を形成した。結晶質シリコン膜のnチャネル型TFTが作製される
領域には、しきい値電圧を制御するため、あらかじめ1×1015〜5×1017cm-3程度
の濃度でボロン(B)を添加しておいても良い。
主成分とするゲート絶縁膜7007を形成した。ゲート絶縁膜7007は、10〜200
nm、好ましくは50〜150nmの厚さに形成すれば良い。
例えば、プラズマCVD法でN2OとSiH4を原料とした窒化酸化シリコン膜を75nm
形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、800〜1000℃で
熱酸化して115nmのゲート絶縁膜としても良い。(図17(A))
する領域の全面と、島状半導体層7005の一部(チャネル形成領域となる領域を含む)
にレジストマスク7008〜7011を形成し、n型を付与する不純物元素を添加して低
濃度不純物領域7012を形成した。この低濃度不純物領域7012は、後にCMOS回
路のnチャネル型TFTに、ゲート絶縁膜を介してゲート電極と重なるLDD領域(本明
細書中ではLov領域という。なお、ovとはoverlapの意味である。)を形成するための不
純物領域である。なお、ここで形成された低濃度不純物領域に含まれるn型を付与する不
純物元素の濃度を(n-)で表すこととする。従って、本明細書中では低濃度不純物領域
7012をn-領域と言い換えることができる。
でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い
。この工程では、ゲート絶縁膜7007を通してその下の半導体層にリンを添加した。添
加するリン濃度は、5×1017〜5×1018atoms/cm3の範囲にするのが好ましく、ここ
では1×1018atoms/cm3とした。
℃、好ましくは550〜800℃で1〜12時間の熱処理を行ない、この工程で添加され
たリンを活性化する工程を行なった。
、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選
ばれた元素またはいずれかを主成分とする導電性材料で、10〜100nmの厚さに形成
した。第1の導電膜7013としては、例えば窒化タンタル(TaN)や窒化タングステ
ン(WN)を用いることが望ましい。さらに、第1の導電膜7013上に第2の導電膜7
014をTa、Ti、Mo、Wから選ばれた元素またはいずれかを主成分とする導電性材
料で、100〜400nmの厚さに形成した。例えば、Taを200nmの厚さに形成す
れば良い。また、図示しないが、第1の導電膜7013の下に導電膜7013、7014
(特に導電膜7014)の酸化防止のためにシリコン膜を2〜20nm程度の厚さで形成
しておくことは有効である。
マスク7015〜7018を形成し、第1の導電膜と第2の導電膜(以下、積層膜として
取り扱う)をエッチングして、pチャネル型TFTのゲート電極7019、ゲート配線7
020、7021を形成した。なお、nチャネル型TFTとなる領域の上には全面を覆う
ように導電膜7022、7023を残した。
型TFTが形成される半導体層7004の一部に、p型を付与する不純物元素を添加する
工程を行った。ここではボロンをその不純物元素として、ジボラン(B2H6)を用いてイ
オンドープ法(勿論、イオンインプランテーション法でも良い)で添加した。ここでは5
×1020〜3×1021atoms/cm3の濃度にボロンを添加した。なお、ここで形成された不
純物領域に含まれるp型を付与する不純物元素の濃度を(p++)で表すこととする。従っ
て、本明細書中では不純物領域7024、7025をp++領域と言い換えることができる
。
7007をエッチング除去して、島状半導体層7004の一部を露出させた後、p型を付
与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため
、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
18は除去した後、レジストマスク7026〜7029を形成し、nチャネル型TFTの
ゲート電極7030、7031を形成した。このときゲート電極7030はn-領域70
12とゲート絶縁膜を介して重なるように形成した。
し、レジストマスク7032〜7034を形成した。そして、nチャネル型TFTにおい
て、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった
。レジストマスク7034はnチャネル型TFTのゲート電極7031を覆う形で形成し
た。これは、後の工程において画素マトリクス回路のnチャネル型TFTに、ゲート電極
と重ならないようにLDD領域を形成するためである。
た。ここでも、フォスフィン(PH3)を用いたイオンドープ法(勿論、イオンインプラ
ンテーション法でも良い)で行い、この領域のリンの濃度は1×1020〜1×1021atom
s/cm3とした。なお、ここで形成された不純物領域7037〜7039に含まれるn型を
付与する不純物元素の濃度を(n+)で表すこととする。従って、本明細書中では不純物
領域7037〜7039をn+領域と言い換えることができる。また、不純物領域703
5、7036は既にn-領域が形成されていたので、厳密には不純物領域7037〜70
39よりも若干高い濃度でリンを含む。
0をマスクとしてゲート絶縁膜7007をエッチングし、島状半導体膜7005、700
6の一部を露出させた後、n型を付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
し、画素マトリクス回路のnチャネル型TFTとなる島状半導体層7006にn型を付与
する不純物元素を添加する工程を行った。こうして形成された不純物領域7040〜70
43には前記n-領域と同程度かそれより少ない濃度(具体的には5×1016〜1×101
8atoms/cm3)のリンが添加されるようにした。なお、ここで形成された不純物領域704
0〜7043に含まれるn型を付与する不純物元素の濃度を(n--)で表すこととする。
従って、本明細書中では不純物領域7040〜7043をn--領域と言い換えることがで
きる。また、この工程ではゲート電極で隠された不純物領域7067を除いて全ての不純
物領域にn-の濃度でリンが添加されているが、非常に低濃度であるため無視して差し支
えない。
縁膜7044を形成した。保護絶縁膜7044は窒化シリコン膜、酸化シリコン膜、窒化
酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は10
0〜400nmとすれば良い。
るために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法(RTA法)で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において300〜650
℃、好ましくは400〜550℃、ここでは450℃、2時間の熱処理を行った。
処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素
により半導体層のダングリングボンドを終端する工程である。
水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を
行っても良い。
C)〕 活性化工程を終えたら、保護絶縁膜7044の上に0.5〜1.5μm厚の層間
絶縁膜7045を形成した。前記保護絶縁膜7044と層間絶縁膜7045とでなる積層
膜を第1の層間絶縁膜とした。
が形成され、ソース電極7046〜7048と、ドレイン電極7049、7050を形成
した。図示していないが、本実施形態ではこの電極を、Ti膜を100nm、Tiを含む
アルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造
の積層膜とした。
窒化酸化シリコン膜で50〜500nm(代表的には200〜300nm)の厚さで形成
した。その後、この状態で水素化処理を行うとTFTの特性向上に対して好ましい結果が
得られた。例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12
時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた
。なお、ここで後に画素電極とドレイン電極を接続するためのコンタクトホールを形成す
る位置において、パッシベーション膜7051に開口部を形成しておいても良い。
機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベン
ゾシクロブテン)等を使用することができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点
などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いること
もできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で
焼成して形成した。
7053を形成した。遮光膜7053はアルミニウム(Al)、チタン(Ti)、タンタ
ル(Ta)から選ばれた元素またはいずれかを主成分とする膜で100〜300nmの厚
さに形成した。そして、遮光膜7053の表面に陽極酸化法またはプラズマ酸化法により
30〜150nm(好ましくは50〜75nm)の厚さの酸化膜7054を形成した。こ
こでは遮光膜7053としてアルミニウム膜またはアルミニウムを主成分とする膜を用い
、酸化膜7054として酸化アルミニウム膜(アルミナ膜)を用いた。
D法、熱CVD法またはスパッタ法などの気相法によって形成しても良い。その場合も膜
厚は30〜150nm(好ましくは50〜75nm)とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、DLC(Diamond like carbon)
膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良
い。
形成し、画素電極7055を形成した。なお、画素電極7056、7057はそれぞれ隣
接する別の画素の画素電極である。画素電極7055〜7057は、透過型液晶表示装置
とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれ
ば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)
膜を100nmの厚さにスパッタ法で形成した。
た領域7058が保持容量を形成した。
有したアクティブマトリクス基板が完成した。なお、ドライバー回路となるCMOS回路
にはpチャネル型TFT7081、nチャネル型TFT7082が形成され、画素マトリ
クス回路にはnチャネル型TFTでなる画素TFT7083が形成された。
領域7062、ドレイン領域7063がそれぞれp+領域で形成された。また、nチャネ
ル型TFT7082には、チャネル形成領域7064、ソース領域7065、ドレイン領
域7066、ゲート絶縁膜を介してゲート電極と重なったLDD領域(以下、Lov領域と
いう。なお、ovとはoverlapの意である。)
7067が形成された。この時、ソース領域7065、ドレイン領域7066はそれぞれ
(n-+n+)領域で形成され、Lov領域7067はn-領域で形成された。
070、ドレイン領域7071、ゲート絶縁膜を介してゲート電極と重ならないLDD領
域(以下、Loff領域という。なお、offとはoffsetの意である。)7072〜7075、
Loff領域7073、7074に接したn+領域7076が形成された。この時、ソース領
域7070、ドレイン領域7071はそれぞれn+領域で形成され、Loff領域7072〜
7075はn--領域で形成された。
回路を形成するTFTの構造を最適化し、半導体装置の動作性能および信頼性を向上させ
ることができた。具体的には、nチャネル型TFTは回路仕様に応じてLDD領域の配置
を異ならせ、Lov領域またはLoff領域を使い分けることによって、同一基板上に高速動
作またはホットキャリア対策を重視したTFT構造と低オフ電流動作を重視したTFT構
造とを実現した。
高速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路
、バッファ回路などのロジック回路に適している。また、nチャネル型TFT7083は
低オフ電流動作を重視した画素マトリクス回路、サンプリング回路(サンプルホールド回
路)に適している。
表的には1.0〜1.5μmとすれば良い。また、画素TFT7083に設けられるLof
f領域7072〜7075の長さ(幅)は0.5〜3.5μm、代表的には2.0〜2.
5μmとすれば良い。
本実施形態では、本発明の液晶表示装置の別の作製方法について説明する。ここでは、
アクティブマトリクス回路とその周辺に設けられる駆動回路のTFTを同時に作製する方
法について説明する。
基板6001には、無アルカリガラス基板や石英基板を使用することが望ましい。その他
にもシリコン基板や金属基板の表面に絶縁膜を形成したものを基板としても良い。
膜、または窒化酸化シリコン膜からなる下地膜6002をプラズマCVD法やスパッタ法
で100〜400nmの厚さに形成した。例えば下地膜6002として、窒化シリコン膜
6002を25〜100nm、ここでは50nmの厚さに、酸化シリコン膜6003を5
0〜300nm、ここでは150nmの厚さとした2層構造で形成すると良い。下地膜6
002は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場
合には必ずしも設けなくても良い。
法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは400〜550℃
で数時間加熱して脱水素処理を行い、含有水素量を5atom%以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法
で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておく
ことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成すること
が可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらさ
れないようにすることで表面の汚染を防ぐことが可能となり、作製されるTFTの特性バ
ラツキを低減させることができる。
または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用
いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコ
ンを基板上に貼りあわせるSOI(Silicon On Insulators)の公知技術を使用して結
晶質シリコン膜を形成しても良い。
層6004〜6006を形成した。結晶質シリコン膜のnチャネル型TFTが作製される
領域には、しきい値電圧を制御するため、あらかじめ1×1015〜5×1017cm-3程度
の濃度でボロン(B)を添加しておいても良い。
主成分とするゲート絶縁膜6007を形成した。ゲート絶縁膜6007は、10〜200
nm、好ましくは50〜150nmの厚さに形成すれば良い。
例えば、プラズマCVD法でN2OとSiH4を原料とした窒化酸化シリコン膜を75nm
形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、800〜1000℃で
熱酸化して115nmのゲート絶縁膜としても良い。(図20(A))
する領域の全面と、島状半導体層6005の一部(チャネル形成領域となる領域を含む)
にレジストマスク6008〜6011を形成し、n型を付与する不純物元素を添加して低
濃度不純物領域6012、6013を形成した。この低濃度不純物領域6012、601
3は、後にCMOS回路のnチャネル型TFTに、ゲート絶縁膜を介してゲート電極と重
なるLDD領域(本明細書中ではLov領域という。なお、ovとはoverlapの意味である。
)を形成するための不純物領域である。なお、ここで形成された低濃度不純物領域に含ま
れるn型を付与する不純物元素の濃度を(n-)で表すこととする。従って、本明細書中
では低濃度不純物領域6012、6013をn-領域と言い換えることができる。
でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い
。この工程では、ゲート絶縁膜6007を通してその下の半導体層にリンを添加した。添
加するリン濃度は、5×1017〜5×1018atoms/cm3の範囲にするのが好ましく、ここ
では1×1018atoms/cm3とした。
℃、好ましくは550〜800℃で1〜12時間の熱処理を行ない、この工程で添加され
たリンを活性化する工程を行なった。
、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選
ばれた元素またはいずれかを主成分とする導電性材料で、10〜100nmの厚さに形成
した。第1の導電膜6014としては、例えば窒化タンタル(TaN)や窒化タングステ
ン(WN)を用いることが望ましい。さらに、第1の導電膜6014上に第2の導電膜6
015をTa、Ti、Mo、Wから選ばれた元素またはいずれかを主成分とする導電性材
料で、100〜400nmの厚さに形成した。例えば、Taを200nmの厚さに形成す
れば良い。また、図示しないが、第1の導電膜6014の下に導電膜6014、6015
(特に導電膜6015)の酸化防止のためにシリコン膜を2〜20nm程度の厚さで形成
しておくことは有効である。
マスク6016〜6019を形成し、第1の導電膜と第2の導電膜(以下、積層膜として
取り扱う)をエッチングして、pチャネル型TFTのゲート電極6020、ゲート配線6
021、6022を形成した。なお、nチャネル型TFTとなる領域の上には全面を覆う
ように導電膜6023、6024を残した。
型TFTが形成される半導体層6004の一部に、p型を付与する不純物元素を添加する
工程を行った。ここではボロンをその不純物元素として、ジボラン(B2H6)を用いてイ
オンドープ法(勿論、イオンインプランテーション法でも良い)で添加した。ここでは5
×1020〜3×1021atoms/cm3の濃度にボロンを添加した。なお、ここで形成された不
純物領域に含まれるp型を付与する不純物元素の濃度を(p++)で表すこととする。従っ
て、本明細書中では不純物領域6025、6026をp++領域と言い換えることができる
。
6007をエッチング除去して、島状半導体層6004の一部を露出させた後、p型を付
与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため
、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
19は除去した後、レジストマスク6027〜6030を形成し、nチャネル型TFTの
ゲート電極6031、6032を形成した。このときゲート電極6031はn-領域60
12、6013とゲート絶縁膜を介して重なるように形成した。
し、レジストマスク6033〜6035を形成した。そして、nチャネル型TFTにおい
て、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった
。レジストマスク6035はnチャネル型TFTのゲート電極6032を覆う形で形成し
た。これは、後の工程において画素マトリクス回路のnチャネル型TFTに、ゲート電極
と重ならないようにLDD領域を形成するためである。
た。ここでも、フォスフィン(PH3)を用いたイオンドープ法(勿論、イオンインプラ
ンテーション法でも良い)で行い、この領域のリンの濃度は1×1020〜1×1021atom
s/cm3とした。なお、ここで形成された不純物領域6038〜6040に含まれるn型を
付与する不純物元素の濃度を(n+)で表すこととする。従って、本明細書中では不純物
領域6038〜6040をn+領域と言い換えることができる。また、不純物領域603
6、6037は既にn-領域が形成されていたので、厳密には不純物領域6038〜60
40よりも若干高い濃度でリンを含む。
1をマスクとしてゲート絶縁膜6007をエッチングし、島状半導体膜6005、600
6の一部を露出させた後、n型を付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
し、画素マトリクス回路のnチャネル型TFTとなる島状半導体層6006にn型を付与
する不純物元素を添加する工程を行った。こうして形成された不純物領域6074〜60
77には前記n-領域と同程度かそれより少ない濃度(具体的には5×1016〜1×101
8atoms/cm3)のリンが添加されるようにした。なお、ここで形成された不純物領域607
4〜6077に含まれるn型を付与する不純物元素の濃度を(n--)で表すこととする。
従って、本明細書中では不純物領域6074〜6077をn--領域と言い換えることがで
きる。また、この工程ではゲート電極で隠された不純物領域6068および6069を除
いて全ての不純物領域にある濃度でリンが添加されているが、非常に低濃度であるため無
視して差し支えない。
縁膜6045を形成した。保護絶縁膜6045は窒化シリコン膜、酸化シリコン膜、窒化
酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は10
0〜400nmとすれば良い。
るために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法(RTA法)で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において300〜650
℃、好ましくは400〜550℃、ここでは450℃、2時間の熱処理を行った。
処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素
により半導体層のダングリングボンドを終端する工程である。
水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を
行っても良い。
C)〕 活性化工程を終えたら、保護絶縁膜6045の上に0.5〜1.5μm厚の層間
絶縁膜6046を形成した。前記保護絶縁膜6045と層間絶縁膜6046とでなる積層
膜を第1の層間絶縁膜とした。
が形成され、ソース電極6047〜6049と、ドレイン電極6050、6051を形成
した。図示していないが、本実施形態ではこの電極を、Ti膜を100nm、Tiを含む
アルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造
の積層膜とした。
窒化酸化シリコン膜で50〜500nm(代表的には200〜300nm)の厚さで形成
した。その後、この状態で水素化処理を行うとTFTの特性向上に対して好ましい結果が
得られた。例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12
時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた
。なお、ここで後に画素電極とドレイン電極を接続するためのコンタクトホールを形成す
る位置において、パッシベーション膜6052に開口部を形成しておいても良い。
機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベン
ゾシクロブテン)等を使用することができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点
などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いること
もできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で
焼成して形成した。
6054を形成した。遮光膜6054はアルミニウム(Al)、チタン(Ti)、タンタ
ル(Ta)から選ばれた元素またはいずれかを主成分とする膜で100〜300nmの厚
さに形成した。そして、遮光膜6054の表面に陽極酸化法またはプラズマ酸化法により
30〜150nm(好ましくは50〜75nm)の厚さの酸化膜6055を形成した。こ
こでは遮光膜6054としてアルミニウム膜またはアルミニウムを主成分とする膜を用い
、酸化膜6055として酸化アルミニウム膜(アルミナ膜)を用いた。
D法、熱CVD法またはスパッタ法などの気相法によって形成しても良い。その場合も膜
厚は30〜150nm(好ましくは50〜75nm)とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、DLC(Diamond like carbon)
膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良
い。
形成し、画素電極6056を形成した。なお、画素電極6057、6058はそれぞれ隣
接する別の画素の画素電極である。画素電極6056〜6058は、透過型液晶表示装置
とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれ
ば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)
膜を100nmの厚さにスパッタ法で形成した。
た領域6059が保持容量を形成した。
有したアクティブマトリクス基板が完成した。なお、ドライバー回路となるCMOS回路
にはpチャネル型TFT6081、nチャネル型TFT6082が形成され、画素マトリ
クス回路にはnチャネル型TFTでなる画素TFT6083が形成された。
領域6063、ドレイン領域6064がそれぞれp+領域で形成された。また、nチャネ
ル型TFT6082には、チャネル形成領域6065、ソース領域6066、ドレイン領
域6067、ゲート絶縁膜を介してゲート電極と重なったLDD領域(以下、Lov領域と
いう。なお、ovとはoverlapの意である。)
6068および6069が形成された。この時、ソース領域6066、ドレイン領域60
67はそれぞれ(n-+n+)領域で形成され、Lov領域6068および6069はn-領
域で形成された。
072、ドレイン領域6073、ゲート絶縁膜を介してゲート電極と重ならないLDD領
域(以下、Loff領域という。なお、offとはoffsetの意である。)6074〜6077、
Loff領域6075、6076に接したn+領域6078が形成された。この時、ソース領
域6072、ドレイン領域6073はそれぞれn+領域で形成され、Loff領域6074〜
6077はn--領域で形成された。
路を形成するTFTの構造を最適化し、半導体装置の動作性能および信頼性を向上させる
ことができた。具体的には、nチャネル型TFTは回路仕様に応じてLDD領域の配置を
異ならせ、Lov領域またはLoff領域を使い分けることによって、同一基板上に高速動作
またはホットキャリア対策を重視したTFT構造と低オフ電流動作を重視したTFT構造
とを実現した。
高速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路
、バッファ回路などのロジック回路に適している。また、nチャネル型TFT6083は
低オフ電流動作を重視した画素マトリクス回路、サンプリング回路(サンプルホールド回
路)に適している。
表的には1.0〜1.5μmとすれば良い。また、画素TFT6083に設けられるLof
f領域6074〜6077の長さ(幅)は0.5〜3.5μm、代表的には2.0〜2.
5μmとすれば良い。
上記実施形態4〜6によって作製された液晶表示装置には、TN液晶以外にも様々な液
晶材料を用いることが可能である。例えば、1998, SID, "Characteristics and Driving
Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and H
igh Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID D
IGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Vi
ewing Angle with Fast Response Time" by T. Yoshida et al.、または米国特許第55945
69 号に開示された液晶材料を用いることが可能である。
混合液晶材料である無しきい値反強誘電性混合液晶の中には、その駆動電圧が±2.5V
程度のものも見出されている。このような低電圧駆動の無しきい値反強誘電性混合液晶を
用いた場合には、画像信号のサンプリング回路の電源電圧を5V〜8V程度に抑えること
が可能となり、比較的LDD領域(低濃度不純物領域)の幅が小さなTFT(例えば、0
nm〜500nmまたは0nm〜200nm)を用いる場合においても有効である。
フを図に示す。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビン
グ方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほ
ぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の偏光軸に
対してほぼ直角(クロスニコル)に設定されている。このように、無しきい値反強誘電性
混合液晶を用いると、図のような印加電圧−透過率特性を示す階調表示を行うことが可能
であることがわかる。
が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画
素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を、線順次駆動
とすることにより、画素への階調電圧の書き込み期間(ピクセルフィードピリオド)を長
くし、保持容量が小くてもそれを補うこともできる。
液晶表示装置の低消費電力が実現される。
上述の実施形態1〜3で説明した本発明の表示装置は、図24に示すような3板式のプ
ロジェクタに用いることができる。
2406ならびに2407は全反射ミラー、2408〜2410は本発明の表示装置、お
よび2411は投影レンズである。
また、上述の実施形態1〜3で説明した本発明の液晶表示装置は、図25に示すような
3板式のプロジェクタに用いることもできる。
ラー、2504〜2506は全反射ミラー、2507〜2509は本発明の液晶パネル、
および2510はダイクロイックプリズム、および2511は投影レンズである。
また、上述の実施形態1〜3で説明した本発明の表示装置の表示媒体として液晶を用い
た液晶表示装置は、図26に示すような単板式のプロジェクタに用いることもできる。
2、2603、および2604は、ダイクロイックミラーであり、それぞれ青、赤、緑の
波長領域の光を選択的に反射する。2605はマイクロレンズアレイであり、複数のマイ
クロレンズによって構成されている。2606は本発明の液晶パネルである。2607は
フィールドレンズ、2608は投影レンズ、2609はスクリーンである。
上記実施形態8〜10のプロジェクターは、その投影方法によってリアプロジェクター
とフロントプロジェクターとがある。
装置10002、光源10003、光学系10004、スクリーン10005で構成され
ている。なお、図27(A)には、液晶表示装置を1つ組み込んだフロントプロジェクタ
ーが示されているが、液晶表示装置を3個(R、G、Bの光にそれぞれ対応させる)組み
込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することがで
きる。
示装置であり、10008は光源であり、10009はリフレクター、10010はスク
リーンである。なお、図27(B)には、アクティブマトリクス型半導体表示装置を3個
(R、G、Bの光にそれぞれ対応させる)組み込んだリア型プロジェクタが示されている
。
本実施形態では、本発明の表示装置をゴーグル型ディスプレイに用いた例を示す。
びに2802−Lは本発明の表示装置であり、2803−Rならびに2803−LはLE
Dバックライトであり、2804−Rならびに2804−Lは光学素子である。
本実施形態においては、本発明の表示装置のバックライトにLEDを用いて、フィール
ドシーケンシャル駆動を行うものである。
書き込みの開始信号(Vsync信号)、赤(R)、緑(G)ならびに青(B)のLEDの点
灯タイミング信号(R、GならびにB)、およびビデオ信号(VIDEO)が示されてい
る。Tfはフレーム期間である。また、TR、TG、TBは、それぞれ赤(R)、緑(G)、
青(B)のLED点灯期間である。
ビデオデータが時間軸方向に1/3に圧縮された信号である。また、液晶パネルに供給さ
れる画像信号、例えばG1は、外部から入力される緑に対応する元のビデオデータが時間
軸方向に1/3に圧縮された信号である。また、液晶パネルに供給される画像信号、例え
ばB1は、外部から入力される青に対応する元のビデオデータが時間軸方向に1/3に圧
縮された信号である。
びTB期間に、それぞれR、G、BのLEDが順に点灯する。赤のLEDの点灯期間(TR
)には、赤に対応したビデオ信号(R1)が液晶パネルに供給され、液晶パネルに赤の画
像1画面分が書き込まれる。また、緑のLEDの点灯期間(TG)には、緑に対応したビ
デオデータ(G1)が液晶パネルに供給され、液晶パネルに緑の画像1画面分が書き込ま
れる。また、青のLEDの点灯期間(TB)には、青に対応したビデオデータ(B1)が表
示装置に供給され、表示装置に青の画像1画面分が書き込まれる。これらの3回の画像の
書き込みにより、1フレームが形成される。なお、本実施形態の表示装置の表示媒体には
、液晶を用いることができる。
本実施形態においては、本発明の表示装置をノートブック型パーソナルコンピュータに
用いた例を図30に示す。
示装置である。また、本実施形態の表示装置の表示媒体に液晶を用いう場合には、バック
ライトが用いられる。当該バックライトにはにはLEDが用いられている。なお、バック
ライトに従来のように陰極管を用いても良い。
本発明の表示装置には他に様々な用途がある。本実施形態では、本発明の表示装置を組
み込んだ半導体装置について説明する。
ソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話など)などが挙げ
られる。それらの一例を図31に示す。
11003、本発明の表示装置11004、操作スイッチ11005、アンテナ1100
6で構成される。
音声入力部12003、操作スイッチ12004、バッテリー12005、受像部120
06で構成される。
受像部13003、操作スイッチ13004、本発明の表示装置13005で構成される
。
14002、14003、記憶媒体14004、操作スイッチ14005、アンテナ14
006で構成される。
本実施形態では、本願発明の表示装置に用いられる駆動方法をEL(エレクトロルミネ
ッセンス)表示装置に用いた例について説明する。
4010は基板、24011は画素部、24012はソース側駆動回路、24013はゲ
ート側駆動回路であり、それぞれの駆動回路は配線24014〜24016を経てFPC
24017に至り、外部機器へと接続される。
素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材26000、シール材2
7000、密封材(第2のシール材)27001が設けられている。
チャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している。)
24022及び画素部用TFT24023(但し、ここではEL素子への電流を制御する
TFTだけ図示している。)が形成されている。
る層間絶縁膜(平坦化膜)24026の上に画素部用TFT24023のドレインと電気
的に接続する透明導電膜でなる画素電極24027を形成する。透明導電膜としては、酸
化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜
鉛との化合物を用いることができる。そして、画素電極24027を形成したら、絶縁膜
24028を形成し、画素電極24027上に開口部を形成する。
、正孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造ま
たは単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また
、EL材料には低分子系材料と高分子系(ポリマー系)材料がある。低分子系材料を用い
る場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法ま
たはインクジェット法等の簡易な方法を用いることが可能である。
スクを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青
色発光層)を形成することで、カラー表示が可能となる。その他にも、色変換層(CCM
)とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせ
た方式があるがいずれの方法を用いても良い。勿論、単色発光のEL表示装置とすること
もできる。
とEL層24029の界面に存在する水分や酸素は極力排除しておくことが望ましい。従
って、真空中でEL層24029と陰極24030を連続成膜するか、EL層24029
を不活性雰囲気で形成し、大気解放しないで陰極24030を形成するといった工夫が必
要である。本実施形態ではマルチチャンバー方式(クラスターツール方式)の成膜装置を
用いることで上述のような成膜を可能とする。
ルミニウム)膜の積層構造を用いる。具体的にはEL層24029上に蒸着法で1nm厚
のLiF(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成
する。勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極24030
は24031で示される領域において配線24016に接続される。配線24016は陰
極24030に所定の電圧を与えるための電源供給線であり、導電性ペースト材料240
32を介してFPC24017に接続される。
するために、層間絶縁膜24026及び絶縁膜24028にコンタクトホールを形成する
必要がある。これらは層間絶縁膜24026のエッチング時(画素電極用コンタクトホー
ルの形成時)や絶縁膜24028のエッチング時(EL層形成前の開口部の形成時)に形
成しておけば良い。また、絶縁膜24028をエッチングする際に、層間絶縁膜2402
6まで一括でエッチングしても良い。この場合、層間絶縁膜24026と絶縁膜2402
8が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
充填材26004、カバー材26000が形成される。
ール材27000が設けられ、さらにシール材27000の外側には密封材(第2のシー
ル材)27001が形成される。
ても機能する。充填材26004としては、PVC(ポリビニルクロライド)、エポキシ
樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルア
セテート)を用いることができる。この充填材26004の内部に乾燥剤を設けておくと
、吸湿効果を保持できるので好ましい。
をBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
とができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを
設けてもよい。
P(Fiberglass−Reinforced Plastics)板、PVF(ポ
リビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアク
リルフィルムを用いることができる。なお、充填材26004としてPVBやEVAを用
いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ
構造のシートを用いることが好ましい。
光性を有する必要がある。
との隙間を通ってFPC24017に電気的に接続される。なお、ここでは配線2401
6について説明したが、他の配線24014、24015も同様にしてシール材2700
0および密封材27001の下を通ってFPC24017に電気的に接続される。
本実施形態では、実施形態16とは異なる形態のEL表示装置を作製した例について、
図33(A)、33(B)を用いて説明する。図32(A)、32(B)と同じ番号のも
のは同じ部分を指しているので説明は省略する。
断した断面図を図33(B)に示す。
形成する。
カバー材26000を接着するための接着剤としても機能する。充填材26004として
は、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビ
ニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。この
充填材26004の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
をBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
とができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを
設けてもよい。
P(Fiberglass−Reinforced Plastics)板、PVF(ポ
リビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアク
リルフィルムを用いることができる。なお、充填材26004としてPVBやEVAを用
いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ
構造のシートを用いることが好ましい。
性を有する必要がある。
の側面(露呈面)を覆うようにフレーム材26001を取り付ける。フレーム材2600
1はシール材(接着剤として機能する)26002によって接着される。このとき、シー
ル材26002としては、光硬化性樹脂を用いるのが好ましいが、EL層の耐熱性が許せ
ば熱硬化性樹脂を用いても良い。なお、シール材26002はできるだけ水分や酸素を透
過しない材料であることが望ましい。また、シール材26002の内部に乾燥剤を添加し
てあっても良い。
24017に電気的に接続される。なお、ここでは配線24016について説明したが、
他の配線24014、24015も同様にしてシール材26002の下を通ってFPC2
4017に電気的に接続される。
本実形態では、EL表示パネルにおける画素部のさらに詳細な断面構造を図34に、上
面構造を図35(A)に、回路図を図35(B)に示す。図34、図35(A)及び図3
5(B)では共通の符号を用いるので互いに参照すれば良い。
施形態4のTFT構造を用いてもよいし、公知のTFTの構造を用いてもよい。本実施形態
ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明
は省略する。但し、ダブルゲート構造とすることで実質的に二つのTFTが直列された構
造となり、オフ電流値を低減することができるという利点がある。なお、本実施形態では
ダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構
造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
チング用TFT23002のドレイン配線23035は配線23036によって電流制御
用TFTのゲート電極23037に電気的に接続されている。
また、23038で示される配線は、スイッチング用TFT23002のゲート電極23
039a、23039bを電気的に接続するゲート配線である。
電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そ
のため、電流制御用TFTのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるよ
うにLDD領域を設ける本願発明の構造は極めて有効である。
るが、複数のTFTを直列につなげたマルチゲート構造としても良い。
さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の
放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対
策として有効である。
なる配線は23004で示される領域で、電流制御用TFT23003のドレイン配線2
3040と絶縁膜を介して重なる。このとき、23004で示される領域ではコンデンサ
が形成される。このコンデンサ23004は電流制御用TFT23003のゲートにかか
る電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線23040は電
流供給線(電源線)23006に接続され、常に一定の電圧が加えられている。
ベーション膜23041が設けられ、その上に樹脂絶縁膜でなる平坦化膜23042が形
成される。平坦化膜23042を用いてTFTによる段差を平坦化することは非常に重要
である。後に形成されるEL層は非常に薄いため、段差が存在することによって発光不良
を起こす場合がある。従って、EL層をできるだけ平坦面に形成しうるように画素電極を
形成する前に平坦化しておくことが望ましい。
流制御用TFT23003のドレインに電気的に接続される。画素電極23043として
はアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層
膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
形成された溝(画素に相当する)の中に発光層23045が形成される。なお、ここでは
一画素しか図示していないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を
作り分けても良い。発光層とする有機EL材料としてはπ共役ポリマー系材料を用いる。
代表的なポリマー系材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニ
ルカルバゾール(PVK)系、ポリフルオレン系などが挙げられる。
ecker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting D
iodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に
記載されたような材料を用いれば良い。
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30〜150n
m(好ましくは40〜100nm)とすれば良い。
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてEL層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い
。
有機EL材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材
料を用いることも可能である。これらの有機EL材料や無機材料は公知の材料を用いるこ
とができる。
(ポリアニリン)でなる正孔注入層3046を設けた積層構造のEL層としている。そし
て、正孔注入層23046の上には透明導電膜でなる陽極23047が設けられる。本実
施形態の場合、発光層23045で生成された光は上面側に向かって(TFTの上方に向
かって)放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化イ
ンジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることがで
きるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温
で成膜できるものが好ましい。
うEL素子23005は、画素電極(陰極)23043、発光層23045、正孔注入層
23046及び陽極23047で形成されたコンデンサを指す。図22Aに示すように画
素電極23043は画素の面積にほぼ一致するため、画素全体がEL素子として機能する
。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
048を設けている。第2パッシベーション膜23048としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とEL素子とを遮断することであり、有機EL
材料の酸化による劣化を防ぐ意味と、有機EL材料からの脱ガスを抑える意味との両方を
併せ持つ。これによりEL表示装置の信頼性が高められる。
を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電
流制御用TFTとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な
EL表示パネルが得られる。
本実施形態では、実施形態18に示した画素部において、EL素子23005の構造を
反転させた構造について説明する。説明には図23を用いる。なお、図34の構造と異な
る点はEL素子の部分と電流制御用TFTだけであるので、その他の説明は省略すること
とする。
酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸
化スズとの化合物でなる導電膜を用いても良い。
よりポリビニルカルバゾールでなる発光層23052が形成される。その上にはカリウム
アセチルアセトネートでなる電子注入層23053、アルミニウム合金でなる陰極230
54が形成される。この場合、陰極23054がパッシベーション膜としても機能する。
こうしてEL素子23101が形成される。
形成された基板の方に向かって放射される。
本実施形態では、図35(B)に示した回路図とは異なる構造の画素とした場合の例に
ついて図37(A)〜(C)に示す。なお、本実施形態において、23201はスイッチ
ング用TFT23202のソース配線、23203はスイッチング用TFT23202の
ゲート配線、23204は電流制御用TFT、23205はコンデンサ、23206、2
3208は電流供給線、23207はEL素子とする。
即ち、二つの画素が電流供給線23206を中心に線対称となるように形成されている点
に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに
高精細化することができる。
場合の例である。なお、図37(B)では電流供給線23208とゲート配線23203
とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であ
れば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線2320
8とゲート配線23203とで専有面積を共有させることができるため、画素部をさらに
高精細化することができる。
線23203と平行に設け、さらに、二つの画素を電流供給線23208を中心に線対称
となるように形成する点に特徴がある。また、電流供給線23208をゲート配線232
03のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本
数を減らすことができるため、画素部をさらに高精細化することができる。
が可能である。また、実施形態10の電子機器の表示部として本実施形態の画素構造を有
するEL表示パネルを用いることは有効である。
実施形態20に示した図35(A)、35(B)では電流制御用TFT23003のゲ
ートにかかる電圧を保持するためにコンデンサ23004を設ける構造としているが、コ
ンデンサ23004を省略することも可能である。実施形態11の場合、電流制御用TF
T23003として、ゲート絶縁膜を介してゲート電極に重なるように設けられたLDD
領域を有しているTFTを用いている。この重なり合った領域には一般的にゲート容量と
呼ばれる寄生容量が形成されるが、本実施形態ではこの寄生容量をコンデンサ23004
の代わりとして積極的に用いる点に特徴がある。
によって変化するため、その重なり合った領域に含まれるLDD領域の長さによって決ま
る。
コンデンサ23205を省略することは可能である。
101−1 ソースドライバ
101−2 ゲートドライバ
101−3 ゲートドライバ
101−4 アクティブマトリクス回路
102 デジタルビデオデータ時間階調処理回路
Claims (4)
- 第1及び第2のチャネル形成領域と、第1乃至第9の導電層と、絶縁層と、正孔注入層と、を有し、
前記第2の導電層は、前記第1のチャネル形成領域と重なる領域を有し、
前記第2の導電層は、前記第1の導電層と電気的に接続され、
前記第3の導電層は、前記第2のチャネル形成領域と重なる領域を有し、
前記第4の導電層は、前記第1のチャネル形成領域を介して、前記第5の導電層と電気的に接続され、
前記第5の導電層は、前記第3の導電層と電気的に接続され、
前記第6の導電層は、前記第2のチャネル形成領域を介して、前記第7の導電層と電気的に接続され、
前記第8の導電層は、画素電極として機能する領域を有し、
前記第8の導電層は、前記第7の導電層と電気的に接続され、
前記絶縁層は、バンクとして機能する領域を有し、
前記正孔注入層は、前記第8の導電層と前記第9の導電層との間の領域を有することを特徴とする表示装置。 - 第1及び第2のチャネル形成領域と、第1乃至第9の導電層と、絶縁層と、電子注入層と、を有し、
前記第2の導電層は、前記第1のチャネル形成領域と重なる領域を有し、
前記第2の導電層は、前記第1の導電層と電気的に接続され、
前記第3の導電層は、前記第2のチャネル形成領域と重なる領域を有し、
前記第4の導電層は、前記第1のチャネル形成領域を介して、前記第5の導電層と電気的に接続され、
前記第5の導電層は、前記第3の導電層と電気的に接続され、
前記第6の導電層は、前記第2のチャネル形成領域を介して、前記第7の導電層と電気的に接続され、
前記第8の導電層は、画素電極として機能する領域を有し、
前記第8の導電層は、前記第7の導電層と電気的に接続され、
前記絶縁層は、バンクとして機能する領域を有し、
前記電子注入層は、前記第8の導電層と前記第9の導電層との間の領域を有することを特徴とする表示装置。 - 表示装置と、
FPCと、
を有する表示モジュールであって、
前記表示装置は、請求項1又は請求項2に記載の表示装置であることを特徴とする表示モジュール。 - 表示モジュールと、
操作スイッチ、バッテリー、記憶媒体又はアンテナと、
を有し、
前記表示モジュールは、請求項3に記載の表示モジュールであることを特徴とする電子機器。
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