JPH0527266A - アクテイブマトリツクス基板 - Google Patents

アクテイブマトリツクス基板

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JPH0527266A
JPH0527266A JP3253733A JP25373391A JPH0527266A JP H0527266 A JPH0527266 A JP H0527266A JP 3253733 A JP3253733 A JP 3253733A JP 25373391 A JP25373391 A JP 25373391A JP H0527266 A JPH0527266 A JP H0527266A
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Abstract

(57)【要約】 【目的】 短絡欠陥のないアクティブマトリックス基板
を提供する。 【構成】 絶縁膜で覆った走査線１０１、薄膜トランジ
スタを構成するゲート絶縁膜１１１で覆った半導体層１
０２、薄膜トランジスタを構成するゲート電極１０３を
積層し、走査線１０１とデータ線１０８の交差部を多層
構造とする。走査線１０１とデータ線１０８の交差部を
多層構造とするため、短絡欠陥をなくせる。走査線１０
１と薄膜トランジスタのゲート電極１０３を別々に設け
るため、それぞれに最適の材料を任意に選定できる。走
査線１０１を各層の下部に設けることができ、液晶層へ
の直流分の印加を低減できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はアクティブマトリックス
方式の液晶ディスプレイや、イメージセンサや３次元集
積回路などに応用されるアクティブマトリックス基板に
関する。
【０００２】
【従来の技術】従来のアクティブマトリックス基板は、
例えば、ＪＡＰＡＮ ＤＩＳＰＬＹ’８６の１９８６年
版Ｐ１９６〜Ｐ１９９に示されるような構造であった。
この構造を一般化して、その概要を図２に示す。図２
（ａ）は上視図であり、図２（ｂ）は図２（ａ）のＡ−
Ａ’線における断面図である。ガラス，石英，サファイ
ア等の基板１０９上に、ドナーあるいは、アクセプタと
なる不純物を添加した多結晶シリコン薄膜から成るソー
ス領域２０２及びドレイン領域２０３が形成されてい
る。これに接して、データ線１０８と画素電極１０７が
設けられており、更にソース領域２０２及びドレイン領
域２０３の上側で接し両者を結ぶように多結晶シリコン
薄膜から成る半導体層２０６が形成されている。そし
て、これらを被覆するようにゲート絶縁膜１１１が設け
られている。更にこのゲート絶縁膜１１１に接して、走
査線１０１と一体のゲート電極が設けられている。
【０００３】
【発明が解決しようとする課題】しかし、従来の薄膜ト
ランジスタは次のような課題を有していた。
【０００４】データ線１０８と画素電極１０７が隣接し
て設けられているため、フォトリソグラフィープロセス
に起因するフォトレジスト不良等により、データ線１０
８と画素電極１０７が短絡する欠陥が多く発生してい
た。
【０００５】更にデータ線１０８と走査線１０１の交差
部は、一層のゲート絶縁膜１１１で絶縁が保たれてお
り、交差部のゲート絶縁膜１１１にピンホール等の欠陥
が発生すると、データ線１０８と走査線１０１が短絡し
てしまい、所定のデータ信号及び走査信号が薄膜トラン
ジスタに印加できなくなっていた。また、アクティブマ
トリックス型液晶表示装置に応用した場合、これが画面
における線欠陥となり、表示品質を著しく低下させる、
正確な表示データが表示できない、アクティブマトリッ
クス基板の歩留りを低下させる、アクティブマトリック
ス基板の欠陥検査をしなければならずコストを著しく上
昇させてしまう等の課題があった。
【０００６】本発明はこのような課題を解決するもので
あり、その目的は、短絡欠陥が原理的にゼロになるアク
ティブマトリックス基板を提供する事にある。
【０００７】
【課題を解決するための手段】本発明のアクティブマト
リックス基板は、所定の基板上に表面が絶縁膜で覆われ
た走査線、薄膜トランジスタを構成するゲート絶縁膜で
覆われた半導体層、薄膜トランジスタを構成するゲート
電極を順次積層した構造を有し、望ましくは、走査線と
データ線の交差部等に枕部を具備することを特徴とす
る。
【０００８】
【作用】アクティブマトリックス基板において、絶縁膜
で覆われた走査線、薄膜トランジスタを構成するゲート
絶縁膜で覆われた半導体層、薄膜トランジスタを構成す
るゲート電極を順次積層し、走査線とデータ線の交差部
を多層構造とする。このため、一部の層にピンホール等
の欠陥が生じても、欠陥が生じていない他の層により絶
縁が保たれ短絡欠陥とはならない。更に、走査線とゲー
ト電極を別々に設けるため、それぞれに最適の材料を任
意に選定できる。更に、走査線を下部に設けることがで
きるため、走査線と液晶層の間の絶縁抵抗を大きくする
ことが可能であり、液晶層への直流分の印加を低減でき
る。
【０００９】
【実施例】以下実施例に基づいて、本発明を詳しく説明
する。
【００１０】図１に本発明によるアクティブマトリック
ス基板の第１実施例を示す。図１（ａ）は上視図であ
り、図１( ｂ）は図１（ａ）のＡ−Ａ’線における断面
図、図１（ｃ）は図１（ａ）のＢ−Ｂ’線における断面
図である。ガラス，石英，セラミックス，シリコン等の
基板１０９上にタンタル酸化物より成る保護絶縁膜１１
０を設け、更にタンタル酸化膜１１２で覆われたタンタ
ルより成る走査線１０１を積層する。ここで、保護絶縁
膜１１０を成すタンタル酸化物は、タンタルをスパッタ
リング法で５０〜２００ｎｍの厚さに形成し、５００℃
の酸素零囲気で約１時間置いて熱酸化することにより形
成する。また、走査線１０１はタンタルをスパッタリン
グ法により３００〜５００ｎｍの厚さに形成し、フォト
リソグラフィー技術により図１に示す形状に加工し、タ
ンタル表面を陽極酸化法により１００Ｖの電圧で約１５
０〜２００ｎｍの厚さのタンタル酸化膜１１２で覆う。
【００１１】次に、薄膜トランジスタの能動部を成す半
導体層１０２を、減圧ＣＶＤ法により６００℃の真空雰
囲気中でモノシランガスを分解して、多結晶シリコンを
２５ｎｍの厚さに積層することで形成する。多結晶シリ
コンの形成方法は減圧ＣＶＤ法に限定されるものではな
く、例えばスパッタリング法、プラズマＣＶＤ法により
非晶質シリコンを形成した後、５５０〜６００℃で５〜
４０時間程度の熱処理を行い多結晶化するか、あるいは
アルゴンレーザー，エキシマレーザー等を照射し多結晶
化してもよい。
【００１２】次に、二酸化珪素から成るゲート絶縁膜１
１１を１５０ｎｍの厚さで、ＥＣＲプラズマＣＶＤ法で
形成する。ＥＣＲプラズマＣＶＤ法により形成された二
酸化珪素はち密で、トラップの少ないシリコンの熱酸化
膜と同程度に良好な二酸化珪素であり、１００℃以下の
低温で実施でき、ゲート絶縁膜１１１としては最適であ
る。次に、リンを添加した導電性のシリコン膜より成る
ゲート電極１０３を減圧ＣＶＤ法により３００〜５００
ｎｍの厚さで形成し、ゲート電極１０３をマスクとして
リンイオンを半導体層１０２中へ、１２０Ｋe Ｖのエネ
ルギ−でかつ所定の濃度でイオン注入し、自己整合的に
ソース領域とドレイン領域を形成する。リンイオンを打
込めばＮチャネル薄膜トランジスタとなり、ボロンイオ
ンを打込めばＰチャネル薄膜トランジスタが得られる。
また、フォトレジスト等を用いて選択的に打込むイオン
の種類を変えれば、ＣＭＯＳ型のインバータが容易に実
現できる。
【００１３】次に、打ち込まれたイオンをエキシマレー
ザーを照射することにより活性化し、ソース領域とドレ
イン領域のシリコン層を低抵抗化し、ゲート絶縁膜１１
１をフッ酸とフッ化アンモニウムの混液でエッチングし
てコンタクトホール１０４，１０５，１０６を開口す
る。このフッ酸とフッ化アンモニウムの混液は、コンタ
クトホール１０５，１０６の下層にある不純物が注入さ
れた多結晶シリコンより成る半導体層１０２と、コンタ
クトホール１０４の下層にあるタンタル酸化膜１１２と
をほとんど侵さないため、二酸化珪素より成るゲート絶
縁膜１１１のみ十分な選択性をもちエッチングできる。
【００１４】次に、画素電極１０７を膜厚３０〜２００
ｎｍのＩＴＯ膜で形成する。同時に、走査線１０１上設
けたコンタクトホール１０４とゲート電極１０３を結ぶ
ように、ＩＴＯを用いてゲート配線１１３を形成する。
このとき、ゲート配線１１３は、半導体層１０２とゲー
ト電極１０３この交叉部において、ゲート電極１０３の
幅すなわち薄膜トランジスタのチャネル長より細くなら
ないようにする。これは、ゲート配線１１３とソース領
域あるいはドレイン領域が重なって、寄生容量を大きく
してしまうようなことが、生じないようにするためであ
る。最後にデ−タ線１０８を膜厚５００〜８００ｎｍの
アルミニウムとシリコンの合金で配線する。
【００１５】このように構成したアクティブマトリック
ス基板では、走査線１０１とデータ線１０８の交差部が
タンタル酸化膜１１２とゲート絶縁膜１１１の多層構造
となっており、これが枕部を形成している。また、走査
線１０１と平行に設置された保持容量線（図示せず）と
データ線１０８の交差部においても多層構造となってお
り、また、走査線１０１と画素電極１０７の重なり部
や、保持容量線と画素電極１０７の重なり部においても
多層構造となっており、これらが枕部を形成している。
さらに、ゲート電極１０３と走査線１０１がコンタクト
ホール１０４においてタンタル酸化膜１１２を誘電体と
した容量で結合されている。
【００１６】図３（ａ）に本発明のアクティブマトリッ
クス基板を用いた液晶ディスプレイの概略を示し、図３
（ｂ）に図３（ａ）の等価回路を示す。基板１０９に形
成した本発明に基づくアクティブマトリックス基板と、
共通電極３１４を設けた対向基板３１３との間に液晶層
３１２を挟み、液晶ディスプレイ構成している。結合容
量３０５は薄膜トランジスタ３０４のゲート電極１０３
と走査線１０１で構成され、容量３０６は走査線１０１
とデータ線１０８の交差部で形成され、容量３０７はデ
ータ線１０８と隣り合う画素電極１０７とで構成され
る。容量３１０はデータ線１０８と対向基板３１３に設
けられた共通電極３１４とで構成され、同図（ｂ）の容
量３１６は容量３０６，３０７，３１０をすべて加えた
データ線の総容量をで示している。
【００１７】保持容量３０８は前段の走査線１０１と画
素電極１０７とで構成され、液晶層３１２の容量３０９
は画素電極１０７と共通電極３１４で構成される。絶縁
抵抗３１７は走査線１０１とゲート電極１０３の結合容
量３０５と並列の関係にあり、抵抗３１８は薄膜トラン
ジスタ３０４のゲート電極とソース電極あるいはドレイ
ン電極との絶縁抵抗であり、絶縁抵抗３１７はタンタル
より成る走査線１０１の表面を陽極酸化法により酸化し
て構成したタンタル酸化膜１１２の膜厚方向の抵抗であ
り、絶縁抵抗３１８は薄膜トランジスタを構成するゲー
ト絶縁膜１１１の膜厚方向の抵抗である。
【００１８】このように構成された液晶ディスプレイの
走査線１０１に対し、図４（ａ）に示す信号電圧を印加
し、選択時間Ｔの間、電圧ＶG をゲート電極１０３に印
加し、薄膜トランジスタをオン状態とする。走査線１０
１とゲ−ト電極１０３の間に結合容量３０５が設けてあ
るので、実際にゲ−ト電極１０３に印加される信号電圧
は図４（ｂ）に示す様になる。選択時間Ｔの初期は、結
合容量３０５と薄膜トランジスタのＭＯＳ容量で信号電
圧は容量分割され、結合容量３０５をＣcup 、薄膜トラ
ンジスタのＭＯＳ容量をＣtft とすれば、図４（ｂ）の
Ｖ1 は Ｖ1=ＶG （Ｃcup ／（Ｃcup ＋Ｃtft ）） で表わされる。この式から明らかな様に、Ｖ1 をＶG に
近づけるには、Ｃtft に比べＣcup が十分に大きいのが
望ましく、少なくとも Ｃcup ＞Ｃtft を満たしていれば問題ない。
【００１９】図１に示した薄膜トランジスタのチャンネ
ル長を４μｍ、チャネル幅を４μｍとすれば、ＭＯＳ容
量Ｃtft は約3.7 ｆＦとなる。一方、Ｃcup はコンタク
トホ−ル１０４の大きさを５μｍ角、タンタル絶縁膜１
１２の膜厚を１５０μｍ、誘電率を２８とすれば、約４
１ｆＦとなり Ｖ1 ＝０．９２ＶG で表わされ、薄膜トランジスタをオン状態とするのに十
分な電圧が印加できる。
【００２０】選択時間Ｔの終期は、結合容量３０５の絶
縁抵抗３１７と、薄膜トランジスタ３０４の絶縁抵抗で
抵抗分割された電位となり、絶縁抵抗３１７をＲcup 、
ゲ−ト絶縁膜１１１の絶縁抵抗をＲtft とすれば、図４
（ｂ）のＶ2 は Ｖ2 ＝ＶG （Ｒtft ／（Ｒcup ＋Ｒtft ）） で表わされる。 この式より明らかな様に、Ｖ2 をＶG
に近づけるには、Ｒcupに比べてＲtft が十分に大きい
のが望ましく、少なくとも Ｒtft ＞Ｒcup を満たしていれば問題ない。結合容量３０５を構成して
いる１５０ｎｍの膜厚のタンタル酸化膜の絶縁抵抗は、
タンタル酸化物中を流れるプールフレンケル電流により
電圧依存性をもち、電圧４〜１０Ｖの範囲で１０の１１
乗〜１０の１２乗Ωである。一方、二酸化珪素より成る
ゲート絶縁膜１１１の絶縁抵抗は、１０の１３乗Ω以上
であり、Ｖ2 は Ｖ2 ＞０．９１ＶＧ となる。
【００２１】以上のことより、図１に示したアクティブ
マトリックス基板は、選択時間Ｔの間は、薄膜トランジ
スタをオン状態とするのに十分な大きさの電圧が印加さ
れ、結合容量３０５による電圧降下は１割以下であり、
従来と全く同様の信号電圧で問題なく駆動できる。
【００２２】図５にアクティブマトリックス基板に発生
した短絡欠陥の１例を示し、図５（ａ）は短絡欠陥の生
じた薄膜トランジスタの断面図、図５（ｂ）は短絡欠陥
の生じたアクティブマトリックス基板の等価回路の一部
である。ゲート絶縁膜１１１にピンホール等の欠陥部５
１４が発生し、ゲート電極１０３と半導体層１０２が短
絡している。半導体層１０２はコンタクトホールを介し
てデータ線１０８と画素電極１０７が接続されている
為、ゲート電極１０３、データ線１０８および画素電極
１０７が短絡してしまう。この結果、図５（ｂ）に示す
様な等価回路となる。
【００２３】薄膜トランジスタ５０６のゲート電極１０
３と走査線１０１は結合容量５０５を介して形成されて
いる為、走査線１０１に印加された信号電圧がそのまま
データ線１０８あるいは画素電極１０７に印加されるこ
とはない。走査線１０１に印加された信号電圧は、結合
容量５０５とデータ線１０８の総容量５１７で容量分割
され、データ線１０８の総容量５１７をＣｄａｔａとす
ると、データ線１０８に漏れる信号電圧Ｖ3 は Ｖ3 ＝ＶG （Ｃcup ／（Ｃcup ＋Ｃdata）） で表わされる。ＣdataがＣcup に比べ十分に大きければ
Ｖ3は影響ないほど小さくなり、少なくともＣdataがＣc
up に比べて十分に大きければ問題ない。一般的にＣdat
aは３０ｆＦ以上あり、Ｃcup を４１ｆＦとすれば Ｖ3 ＜０．００１４ＶＧ となり、走査線１０１の信号電圧ＶＧ の１／１０００
程度の漏れであり、データ線１０８の信号電圧に全く影
響を与えない。
【００２４】同様に、データ線１０８に印加している信
号電圧が走査線１０１に漏れる電圧も、走査線１０１の
総容量が一般的に５０ｆＦ以上と大きいため全く問題な
い。結合容量５０５の絶縁抵抗５１６は、走査線１０１
を駆動する走査回路のインピーダンス、データ線１０８
を駆動するホールド回路のインピーダンスに比べ十分に
大きく全く問題ない。絶縁抵抗５０６は先に述べた様に
１０の１１乗〜１０の１２乗Ωであるのに対し、走査回
路とホールド回路のインピーダンスは、通常１０〜２０
ＫΩ以下である。
【００２５】この様に図５に示すような短絡欠陥があっ
ても、結合容量５０５を設けたためにデータ線１０８と
走査線１０１の相互の信号の漏れがなくなり、従来では
画面上の線欠陥となっていた欠陥をなくせた。さらに、
走査線１０１とデ−タ線１０８の交差部の絶縁膜と、保
持容量部の絶縁膜とは、共に二酸化珪素とタンタル酸化
物の２層構造となって枕部を形成しており、どちらか一
方の絶縁膜にピンホール等の欠陥が発生しても短絡欠陥
とはならない。又、コンタクトホール１０５、１０６を
開口する際のフォトレジストにピンホ−ルが有り、交差
部あるいは保持容量部の二酸化珪素がエッチングされた
としてもタンタル酸化物はフッ酸、フッ化アンモニウム
の混液でエッチングされることはないため、十分な絶縁
が確保でき、短絡欠陥が皆無になる。
【００２６】１枚のアクティブマトリックス基板には、
データ線１０８の数掛ける走査線の数、すなわち画素数
と同数の交差部が存在し、更に各画素に１対１で対応す
る様に保持容量と薄膜トランジスタが設けられている。
絶縁層に短絡欠陥が生じれば、画面上の線欠陥，画素欠
陥となってしまうため、この短絡欠陥をいかに減少させ
るかが大きな課題となる。一方液晶ディスプレイは、開
口率を大きくし、コントラスト比が大きく、明るい画質
の実現が不可欠である。この点、図１に示す構造のアク
ティブマトリックス基板を用いれば上記の課題を一挙に
解決できる。
【００２７】本発明で走査線１０１として用いたタンタ
ルは比抵抗が１００〜２００μΩ・ｃｍと大きいため、
タンタルの膜厚を５００ｎｍとしても面積抵抗値は、２
〜４Ω／ｃｍ2 であり、クロム等の他の金属と比べ約２
〜４倍大きい値を示す。従ってタンタルを走査線１０１
として用いた場合、走査線１０１の時定数が大きくな
り、大面積のアクティブマトリックス基板には信号遅延
が大きくなるため適さない。このため、対角５〜６イン
チ程度以下で高精細の液晶プロジェクター用のライトバ
ルブ等に用いられる液晶ディスプレイ用アクティブマト
リックス基板に最適である。
【００２８】図６は本発明によるアクティブマトリック
ス基板の第２の実施例である。図６（ａ）は上視図であ
り、図６( ｂ）は図６（ａ）のＡ−Ａ’における断面
図、図６（ｃ）は図６（ａ）のＢ−Ｂ’における断面図
である。第１実施例と同様の基板１０９上に、Ｃｒ，Ｔ
ａ等の金属，ＩＴＯ等の透明導電膜から成る走査線１０
１を形成する。次に二酸化珪素、ＳｉＮ、タンタル酸化
物あるいはポリイミド等の絶縁膜から成る第１の層間絶
縁膜６０７を形成する。その膜厚は、１００〜１５００
ｎｍが望ましい。
【００２９】次に多結晶シリコンあるいは非晶質シリコ
ン等のシリコン薄膜から成る半導体層１０２を薄膜トラ
ンジスタの能動部に形成する。その膜厚は、５０〜３０
０ｎｍが望ましい。次に二酸化珪素、ＳｉＮあるいはタ
ンタル酸化物等の絶縁膜から成るゲート絶縁膜１１１を
５０〜３００ｎｍの厚さで形成する。なお、熱酸化法に
より半導体層１０２の表面を酸化して、ゲート絶縁膜１
１１を形成してもよい。
【００３０】次に、コンタクトホール６０９を半導体層
１０２上に、コンタクトホール６１０を走査線１０１上
に形成する。次に、Ｃｒ，Ｍｏ等の金属あるいは不純物
添加したシリコン薄膜より成るゲート電極１０３を形成
し、Ｐ，Ｂ等の不純物をイオン打込み法やイオンドーピ
ング法等により、所定のエネルギーで半導体層１０２へ
打込み、自己整合的にソース領域とドレイン領域を形成
する。ゲート電極１０３は導電性があり、かつ、ソース
領域およびドレイン領域を形成する際のイオン打込みに
対してのマスクとなる材質、膜厚等の条件が要求され
る。
【００３１】一方、ゲート電極１０３を形成する際、こ
れと同じ材質で同時に走査線１０１とデータ線１０８の
交差部に、ゲート電極６０５を形成する。次にＩＴＯ等
の透明導電膜あるいはＡｌ，Ｃｒ等の金属膜より成る画
素電極１０７を形成し、二酸化珪素，ＳｉＮあるいはポ
リイミド等の絶縁膜から成る第２の層間絶縁膜６１２を
設ける。その膜厚は１００〜１５００ｎｍが望ましい。
次に、半導体層１０２上にコンタクトホール６１２、画
素電極１０７上に開口窓６１３を同時形成し、最後にＡ
ｌ，Ｃｒ等の金属から成るデータ線１０８を設ける。こ
の様に形成されたアクティブマトリックス基板は、走査
線１０１とデータ線１０８の交差部が第１の層間絶縁膜
６０７、ゲート絶縁膜１１１、ゲート電極１０３および
第２の層間絶縁膜６１２の４層から成る枕部６２０を有
しており、交差部での絶縁膜にピンホール等の欠陥が生
じても原理的に短絡欠陥とはならない。
【００３２】図７に図６のアクティブマトリックス基板
の等価回路を示す。データ線１０８はホールド回路７０
１に接続され、走査線１０１は走査回路７０２に接続さ
れ、各々のデータ線１０８と走査線１０１は薄膜トラン
ジスタ７０５のソースおよびゲートに接続される。負荷
７０６は液晶層等の負荷であり、参照番号７０７はデー
タ線１０８と走査線１０１の交差部であり、ここに上述
の枕部６２０が配置されている。図７からも明らかな様
に、１枚のアクティブマトリックス基板には（データ線
の数）×（走査線の数）だけ交差部７０７が存在するの
で、交差部の短絡欠陥を減少させ、寄生容量の小さい自
己整合型薄膜トランジスタを両立させることが課題とな
るが、図６に示す構造のアクティブマトリックス基板を
用いれば、上記の課題を一挙に解決できる。
【００３３】図６に示す実施例では、データ線１０８と
走査線１０１の交差部にゲート電極６０５を設けた例に
ついて説明したが、薄膜トランジスタ用の半導体層１０
２と同時形成した半導体層、あるいは画素電極１０７と
同時形成した層、あるいはそれらの組合せによる層を設
けてもよい。しかし、ゲート電極をマスクとしてＢ，Ｐ
等の不純物イオンを打込む時に、ゲート絶縁膜１１１
や，第一の層間絶縁膜６０７にダメージが生じて耐圧特
性が劣化するため、ゲート電極のみ、ゲート電極と半導
体層の組合せとするのが最も望ましい。
【００３４】図８に図６のアクティブマトリックス基板
における交差部に欠陥が発生した場合の一例を示す。第
１の層間絶縁膜６０７にピンホール８０７、ゲート絶縁
膜１１１にピンホール８１０、第２の層間絶縁膜６１２
にピンホール８０８が同一交差部に発生した例である。
データ線１０８、ゲート電極１０３および走査線１０１
は導電性であるが、第１の層間絶縁膜６０７、ゲート絶
縁膜１１１および第２の層間絶縁膜６１２は絶縁体であ
るので、データ線１０８と走査線１０１は短絡欠陥とは
ならない。もっとも、ピンホール８０７とピンホール８
１０が全く同じ場所に発生した場合、短絡欠陥となる。
しかし、同一交差部で全ての絶縁膜にピンホールが発生
し、しかも第一の層間絶縁膜６０７とゲート絶縁膜１１
１に発生したピンホールの位置が、全く同一となる確率
は無視できるほど小さい。
【００３５】図９に図６のアクティブマトリックス基板
において他の欠陥が発生した場合の一例を示す。画素電
極１０７を形成する際、特にＩＴＯ膜を材質として選択
すると、画素電極１０７の膜質欠陥、フォトレジストの
形状不良等により突起部９０６，９０７が発生しやす
い。しかし、突起部９０７ではデータ線１０８とは第２
の層間絶縁膜で絶縁されており、短絡欠陥とはならな
い。同様に突起部９０６は、第１の層間絶縁膜とゲート
絶縁膜で絶縁されており短絡欠陥とはならない。すなわ
ち画素電極はデータ線１０８，走査線１０１と短絡する
事はない。
【００３６】図１０は本発明によるアクティブマトリッ
クス基板の第３の実施例である。図１０（ａ）は上視図
であり、図１０( ｂ）は図１０（ａ）のＡ−Ａ’線にお
ける断面図、図１０（ｃ）は図１０（ａ）のＢ−Ｂ’線
における断面図、図１０（ｄ）は図１０（ａ）のＣ−
Ｃ’線における断面図である。前述と同様にして、基板
１０９上に走査線１０１を形成する。次に保持容量線１
００２を形成する。保持容量線１００２は、走査線１０
１と同材質で同時に設けるか、あるいは異なった材質で
別々に設けてもよい。この時、望ましくは、 τst≦τg の条件を満たすように、走査線１０１と保持容量線１０
０２の材質，膜厚，線幅を設定するのがよい。ここで、
τstは保持容量線１００２の時定数、τg は走査線１０
１の時定数である。
【００３７】次に二酸化珪素、ＳｉＮ、タンタル酸化物
あるいはポリイミド等の絶縁膜から成る層間絶縁膜１０
１３を形成する。その膜厚は、１００〜１５００ｎｍが
望ましい。次に多結晶シリコンや非晶質シリコン等のシ
リコン薄膜から成る半導体層を、薄膜トランジスタの能
動部１００８、保持容量線１００２とデータ線１０８の
交差部、保持容量線１００２と画素電極１０７で形成さ
れる保持容量部、走査線１０１とデータ線１０８の交差
部に同時に独立して形成する。その膜厚は５０〜３００
ｎｍが望ましい。次に二酸化珪素、ＳｉＮあるいはタン
タル酸化物等の絶縁膜から成るゲート絶縁膜１１１を、
５０〜３００ｎｍの厚さでＣＶＤ法、スパッタリング法
等で形成する。なお、熱酸化法により半導体層１００
３，１００４，１００７，１００８の表面を酸化して、
ゲート絶縁膜１１１を形成してもよい。
【００３８】次に、コンタクトホール１００９，１０１
０を半導体層１００８上に、コンタクトホール１０１２
を走査線１０１上に設ける。次に、Ｃｒ、Ｍｏ等の金
属、不純物添加したシリコン薄膜より成るゲート電極１
０３を形成し、ゲート電極１０３をマスクとしてＰ，Ｂ
等の不純物をイオン打込み法、イオンドーピング法等に
より、所定のエネルギーで半導体層１００３，１００
４，１００７，１００８へ打込み、自己整合的にソース
領域とドレイン領域を形成する。この時、半導体層１０
０３，１００４，１００７はマスクとなるゲート電極が
ないため、全面に不純物が打込まれる。
【００３９】次に半導体層に打込まれた不純物を熱処理
により活性化し、金属や透明導電膜等より成るデータ線
１０８，画素電極１０７を形成する。データ線１０８と
画素電極１０７は同一材料で同時に形成してもよい。こ
の様に形成されたアクティブマトリックス基板は、保持
容量線１００２とデータ線１０８の交差部、保持容量線
１００２と画素電極１０７で形成される保持容量部、走
査線１０１とデータ線１０８の交差部の構造がそれぞ
れ、層間絶縁膜１０１３、半導体層１００３，１００
４，１００７およびゲート絶縁膜１１１の３層構造を有
しており、同時に、コプラナー自己整合型で寄生容量が
小さい薄膜トランジスタが同時に実現できる。 図１１
に図１０のアクティブマトリックス基板の等価回路を示
す。ホールド回路７０１にはデータ線１０８、走査回路
７０２には走査線１０１が接続される。負荷１１０６は
液晶層等の負荷、参照番号１１０７はデータ線１０８と
走査線１０１、あるいは保持容量線１００２との交差部
である。図１１からも明らかな様に、１枚のアクティブ
マトリックス基板には多数の交差部１１０７が存在する
が、本発明アクティブマトリックス基板では、短絡欠陥
のない交差部、短絡欠陥のない保持容量、寄生容量の小
さい高性能な薄膜トランジスタを同時にできる。
【００４０】図１２は本発明によるアクティブマトリッ
クス基板の第４の実施例である。図１２（ａ）は上視図
であり、図１２( ｂ）は図１２（ａ）のＡ−Ａ’におけ
る保持容量部の断面図、図１２（ｃ）は図１２（ａ）の
Ｂ−Ｂ’における薄膜トランジスタ部の断面図、図１２
（ｄ）は図１２（ａ）のＣ−Ｃ’における走査線とデー
タ線の交差部の断面図である。
【００４１】図１２（ｃ）に示す通り、薄膜トランジス
タ部の構造は図１０のアクティブマトリックス基板と全
く同じである。図１０のアクティブマトリックス基板と
の相違点は、図１２（ａ），（ｂ），（ｄ）から明らか
なように、保持容量線１００２とデータ線１０８の交差
部、保持容量線１００２と画素電極１０７で形成される
保持容量部、走査線１０１とデータ線１０８の交差部の
それぞれの構造が、層間絶縁膜１２１３と、半導体層１
２０４，１２０３，１２０７と、ゲート絶縁膜１１１
と、ゲート電極１２１７，１２１６，１２１８との４層
構造となっている点である。
【００４２】交差部並びに保持容量部に形成された半導
体層１２０４，１２０３，１２０７は、ゲート絶縁膜１
１１を介してそれぞれゲート電極１２１７，１２１６，
１２１８で覆われている。従ってイオン打込み法等によ
りゲート電極をマスクとしてＰ，Ｂ等の不純物イオンを
打込み、ソース領域及びドレイン領域を形成する際、半
導体層１２０４，１２０３，１２０７へは不純物イオン
は打込まれない。すなわち、これらの半導体層は十分に
高抵抗を保ったままである。
【００４３】図１３に絶縁膜に欠陥が発生した場合の１
例を示す。図１３（ａ）は保持容量線１３０２と画素電
極１０７で形成される保持容量部、図１３（ｂ）は保持
容量線１３０２とデータ線１０８の交差部の断面図であ
る。層間絶縁膜１３０３に発生したピンホール等の欠陥
１３０８，１３１１と、ゲート絶縁膜１１１に発生した
ピンホール等の欠陥１３０９，１３１２が示されてい
る。このように同一保持容量部，同一交差部の層間絶縁
膜１３０３、ゲート絶縁膜１１１の双方に同時に欠陥が
発生しても、半導体層１３０４が十分に高抵抗であるた
め、保持容量線１３０２と画素電極１０７、保持容量線
１３０２とデータ線１０８は高抵抗で保持され短絡状態
とはならない。
【００４４】図１０のアクティブマトリックス基板で示
した構造では、半導体層１００４，１００３，１００７
はＢ，Ｐ等の不純物が添加されて低抵抗となり、図１３
に示すような欠陥が発生した場合、短絡欠陥となってし
まう。図１２（ａ）から明らかなように一般的に保持容
量部の面積は、配線の交差部の面積に比べて大きいの
で、特に実施例で示した構造は保持容量部の欠陥に対し
て有効となる。この構造を液晶表示装置に応用すれば、
絶縁膜の欠陥に起因する画面上の欠陥を原理的にゼロに
できる。
【００４５】図１４は本発明によるアクティブマトリッ
クス基板の第５の実施例である。図１４（ａ）は上視図
であり、図１４( ｂ）は図１４（ａ）のＡ−Ａ’線にお
ける断面図、図１４（ｃ）は図１４（ａ）のＢ−Ｂ’線
における断面図である。前述した実施例のように、基板
１０９上に、走査線１０１を形成する。次に二酸化珪
素、ＳｉＮ、タンタル酸化物、ポリイミド等の絶縁膜か
ら成る層間絶縁膜１４０７を形成する。その膜厚は、１
００〜１５００ｎｍが望ましい。次に多結晶シリコン、
非晶質シリコン等のシリコン薄膜から成る半導体層１０
２を薄膜トランジスタの能動部、走査線１０１とデータ
線１０８の交差部に同時に形成する。その膜厚は、５０
〜３００ｎｍが望ましい。次に二酸化珪素、ＳｉＮ、タ
ンタル酸化物等の絶縁膜から成るゲート絶縁膜１１１を
５０〜３００ｎｍの厚さで形成する。次に、コンタクト
ホール１４０９を半導体層１０２上に、コンタクトホー
ル１４１０を走査線１０１上に形成する。次に、ゲート
電極１０３を形成し、Ｐ，Ｂ等の不純物をイオン打込み
法等により半導体層１０２へ打込み、自己整合的にソー
ス領域とドレイン領域を形成する。
【００４６】最後に、金属、透明導電膜等より成るデー
タ線１０８と透明導電膜等より成る画素電極１０７を形
成する。データ線１０８、画素電極１０７は同一材料で
同時に形成してもよい。この様に形成されたアクティブ
マトリックス基板は、走査線１０１とデータ線１０８の
交差部が、層間絶縁膜１４０７とイオン打込み法等によ
り不純物が添加された半導体層１０２とゲート絶縁膜１
１１の３層構造を有しており、同時に、コプラナー自己
整合型の寄生容量が小さい薄膜トランジスタが同時に実
現できる。
【００４７】図１５は本発明によるアクティブマトリッ
クス基板の第６の実施例である。図１５（ａ）は上視図
であり、図１５( ｂ）は図１５（ａ）のＡ−Ａ’線にお
ける薄膜トランジスタ部の断面図、図１５（ｃ）は図１
５（ａ）のＢ−Ｂ’線における走査線１０１とデータ線
１０８の交差部の断面図である。
【００４８】図１５（ｂ）に示す通り、薄膜トランジス
タ部の構造は図１４のアクティブマトリックス基板と全
く同じである。図１４のアクティブマトリックス基板と
の相違点は、図１５（ａ），（ｃ）から明らかなよう
に，走査線１０１とデータ線１０８の交差部の構造が層
間絶縁膜１５０７と、半導体層１０２と、ゲート絶縁膜
１０１と、ゲート電極１０３の４層構造となっている点
である。交差部に形成された半導体層１０２は、ゲート
絶縁膜１１１を介してゲート電極１０３で覆われている
ので、イオン打込み法等交差部の半導体層１０２は十分
に高抵抗を保ったままである。
【００４９】図１６に交差部に欠陥が発生した場合の１
例を示す。層間絶縁膜１６０７に発生したピンホール１
６１１、ゲート絶縁膜１１１に発生したピンホール１６
１２が示されている。このように同一交差部で同時にピ
ンホールが発生しても、半導体層１６０２が十分に高抵
抗であるため、走査線１０１とデータ線１０８は短絡し
ない。図１４のアクティブマトリックス基板で示した構
造の交差部では、半導体層１０２は不純物が添加される
ため低抵抗となり、図１６に示すように同一交差部で同
時に絶縁膜にピンホールが発生すると短絡してしまう。
ところが、図１５で示した構造では、交差部での短絡欠
陥を完全にゼロにできる。
【００５０】図１７は本発明によるアクティブマトリッ
クス基板の第７の実施例である。図１７（ａ）は上視図
であり、図１７( ｂ）は図１７（ａ）のＡ−Ａ’線にお
ける断面図、図１７（ｃ）は図１７（ａ）のＢ−Ｂ’線
における断面図である。前述の実施例のように、基板１
０９上に走査線１０１を形成する。次に二酸化珪素、Ｓ
ｉＮ、タンタル酸化物あるいはポリイミド等の絶縁膜か
ら成る第１の層間絶縁膜１７０７を形成する。その膜厚
は、１００〜１５００ｎｍが望ましい。次にドナーある
いはアクセプタとなる不純物を添加した多結晶シリコ
ン、非晶質シリコン等のシリコン薄膜から成るソース領
域１７０２とドレイン領域１７０３を設け、このソース
領域１７０２の上側とドレイン領域１７０３の上側に接
して両者を結ぶように、多結晶シリコンあるいは非晶質
シリコン等のシリコン薄膜から成る半導体層１７０４を
形成する。
【００５１】次に二酸化珪素，ＳｉＮ，タンタル酸化物
等の絶縁膜から成るゲート絶縁膜１１１を５０〜３００
ｎｍの厚さで形成する。次に、コンタクトホール１７０
９をドレイン領域１７０３上に、コンタクトホール１７
１０を走査線１０１上に形成する。次に画素電極１０７
を形成し、ゲート電極１０３の形成時に走査線１０１と
データ線１０８の交差部の電極１７１２を同時に形成す
る。次に二酸化珪素，ＳｉＮ，ポリイミド等の絶縁膜か
ら成る第２の層間絶縁膜１７１４を設ける。その膜厚は
１００〜１５００ｎｍが望ましい。
【００５２】次に、ソース領域１７０２上にコンタクト
ホール１７１５、画素電極１０７上に開口窓１７１６を
同時に形成し、最後にデータ線１０８を設ける。この様
に形成されたアクティブマトリックス基板は、走査線１
０１とデータ線１０８の交差部が第１の層間絶縁膜１７
０７，ゲート絶縁膜１１１，交差部電極１７１２，第２
の層間絶縁膜１７１４の４層構造を有しており、交差部
での絶縁膜にピンホール等の欠陥が生じても原理的に短
絡欠陥とはならない。
【００５３】図１７に示す実施例では、データ線１０８
と走査線１０１の交差部に、ゲート電極１０３および画
素電極１０７と同時に交差部電極１７１２を設けた例に
ついて説明したが、ドレイン電極１７０３、半導体層１
７０４あるいはそれらの組合せによる層を設けてもよ
い。特に図１８に示すように、ゲート絶縁膜１１１がド
レイン電極１７０３あるいは半導体層１８０４のシリコ
ン薄膜の表面を酸化して形成する場合、走査線１０１と
データ線１０８の交差部に半導体層１８０４を設けるの
は有効となる。
【００５４】図１９は本発明によるアクティブマトリッ
クス基板の第８の実施例である。図１９（ａ）は上視図
であり、図１９( ｂ）は図１９（ａ）のＡ−Ａ’線にお
ける断面図、図１９（ｃ）は図１９（ａ）のＢ−Ｂ’線
における断面図である。基板１０９上にタンタル酸化物
より成る保護絶縁膜１１０を設け、更にタンタル酸化物
１１２で覆われたタンタルより成る走査線１０１を積層
する。
【００５５】次に薄膜トランジスタの能動部を成す半導
体層１０２を多結晶シリコンで２５ｎｍの厚さに積層す
る。保護絶縁膜１１０は多結晶シリコンの形成温度であ
る６００℃以下、使用する基板の耐熱温度以下の温度で
容易に熱酸化が可能な材質であれば特にタンタル系の材
料に限定されるものでない。走査線１０１の材質は容易
に表面が陽極酸化法あるいは熱酸化法で酸化でき、６０
０℃以上の耐熱温度を有する材料が望ましい。タンタル
以外の材料系では１例としてニオブ系でもタンタル同様
全く問題なく適用できる。次に走査線１０１を覆うよう
に設けられたタンタル酸化物にコンタクトホ−ル１９０
４を開口する。タンタル酸化膜１１２はフロン１４と酸
素ガスの混合ガスを用いたドライエッチング法で容易に
除去できる。しかし、走査線１０１を形成するタンタル
とエッチング選択比が大きくとれないので、エッチング
時間で管理してコンタクトホ−ル１９０４を開口する。
したがってタンタル酸化物とタンタルの膜厚は タンタル膜厚≧タンタル酸化物膜厚 を満たしているのが望ましい。
【００５６】次に二酸化珪素から成るゲ−ト絶縁膜１１
１を１５０ｎｍの厚さで、ＥＣＲプラズマＣＶＤ法で形
成した。次に、リンを添加した導電性のシリコン膜より
成るゲ−ト電極１０３を減圧ＣＶＤ法により３００〜５
００ｎｍの厚さで形成する。同時にゲ−ト電極１０３と
同じ材質で走査線１０１とデータ線１０８の交差部に電
極１９１４，走査線１０１と画素電極１０７で構成され
る保持容量部に電極１９１５を設ける。
【００５７】次にゲート電極１０３をマスクとして、リ
ンイオンをイオン打込み法によりゲート絶縁膜１１１を
通して半導体層１０２中へ打込み、自己整合的にソ−ス
領域とドレイン領域を形成する。電極１９１４，１９１
５はそれぞれの交差部、保持容量部のタンタル酸化物に
リンイオンが打込まれるのを防いでいる。タンタル酸化
物にリンイオン，ボロンイオン等の不純物が打込まれる
と、タンタル酸化物中に準位をつくってしまいタンタル
酸化物の絶縁性が低下してしまうからである。
【００５８】次に打ち込まれたイオンをエキシマレーザ
ー光を照射することにより活性化し、ソース領域とドレ
イン領域のシリコン層を低抵抗化し、コンタクトホール
１９０４，１９０５，１９０６とゲート絶縁膜１１１を
フッ酸とフッカ化アンモニウムの混液でエッチングし開
口する。次に、画素電極１０７を前段の走査線１０１の
一部を覆うように膜厚３０〜２００ｎｍのＩＴＯ膜で形
成する。同時に走査線１０１上に設けられたコンタクト
ホール１９０４とゲート電極１９０３を結ぶようにゲー
ト配線１１３をＩＴＯ膜で形成した。この時、ゲート配
線１１３は半導体層１０２とゲート電極１０３の交差部
においてゲート電極１０３の幅すなわち薄膜トランジス
タのチャンネル長Ｌより、細くなるように設ける。これ
はゲート配線１１３がソース領域あるいはドレイン領域
と重なって、寄生容量が大きくなるようなことにしない
ためである。最後にデータ線１０８を膜厚５００〜８０
０ｎｍのアルミニウムとシリコンの合金で配線する。
【００５９】このように構成したアクティブマトリック
ス基板は、走査線１０１とデータ線１０８の交差部、前
段の走査線の一部を覆うように形成された画素電極１０
７と走査線１０１で形成される保持容量部の絶縁層の構
造がそれぞれ、タンタル酸化膜１１２、ゲート絶縁膜１
１１およびゲート電極１０３と同材質よりなる電極の３
層構造となっており、同時に、コプラナー自己整合型で
寄生容量が小さい薄膜トランジスタが実現できる。薄膜
トランジスタの能動部を構成する半導体層が移動度１０
〜１００ｃｍ2 ／ｖｓと大きい多結晶シリコンで構成さ
れているため、薄膜トランジスタのチャンネル幅Ｗが小
さくても液晶層を駆動するのに十分に大きなドライブ能
力が得られ、チャンネル長２μｍ，チャンネル幅２μｍ
の薄膜トランジスタで液晶層に十分な電荷が蓄積でき
る。この結果、薄膜トランジスタの容量も小さくでき、
保持容量が小さくても十分に高画質の液晶ディスプレイ
が実現できる。
【００６０】更に保持容量部を構成している絶縁層は薄
い二酸化珪素（膜厚１５０ｎｍ）と比誘電率が大きいタ
ンタル酸化物（比誘電率２５〜２８）の２層構造であ
り、小さい面積で大きな容量が実現でき、この結果、開
口率を大きくできる。走査線１０１とデータ線１０８の
交差部の絶縁膜、保持容量部の絶縁膜はともに二酸化珪
素とタンタル酸化物の２層構造となっており、どちらか
一方の絶縁膜にピンホール等の欠陥が生じても短絡欠陥
とはならない。コンタクトホール１９０５，１９０６を
開口する際のフォトレジストにピンホールが有り、交差
部あるいは保持容量部の二酸化珪素がエッチングされて
もタンタル酸化物はフッ酸，フッ化アンモニウムの混液
でエッチングされることはないため、十分な絶縁が確保
でき、短絡欠陥がゼロになる。
【００６１】図２０に図１９のアクティブマトリックス
基板の等価回路を示す。ホールド回路７０１と走査回路
７０２は、データ線１０８と走査線１０１に接続され
る。負荷２００６は液晶層等の負荷である。図２０から
も明らかな様に、１枚のアクティブマトリックス基板に
はデータ線×走査線の数だけ交差部２００７が存在し、
更に画素電極に１対１に対応するように保持容量２００
８が設けられている。交差部と保持容量部の絶縁層に短
絡欠陥が生じれば、画面上の線欠陥や画素欠陥となって
しまうため、この短絡欠陥をいかに減少させるかが課題
となる。一方液晶ディスプレイは、開口率を大きくし、
コントラスト比が大きく、明るい画質の実現が不可欠で
ある。この点、図１９に示す構造のアクティブマトリッ
クス基板を用いれば、上記の課題を一挙に解決できる。
【００６２】図２１にこれらの多結晶シリコンを用いて
形成した薄膜トランジスタの代表的な特性を示す。横軸
はゲート電圧Ｖｇｓ、縦軸は、ドレイン電流Ιｄの対数
値、ドレイン，ソース間電圧Ｖｄは４（Ｖ）、チャンネ
ル長は２０μｍ、チャンネル幅は１０μｍである。実線
で示した特性は、タンタル酸化物上に形成した多結晶シ
リコンを用いた薄膜トランジスタ、破線は二酸化珪素上
に形成した多結晶シリコンを用いた薄膜トランジスタを
示す。この特性より明かな様に、タンタル酸化物よりも
二酸化珪素上に形成した多結晶シリコンの結晶の方が優
れており、オンオフ比の大きい高性能な薄膜トランジス
タが実現できる。図１９に示した構造のアクティブマト
リックス基板は、微細化と高性能の薄膜トランジスタの
形成が両立できる。
【００６３】図２２は本発明によるアクティブマトリッ
クス基板の第９の実施例である。図２２（ａ）は上視図
であり、図２２( ｂ）は図２２（ａ）のＡ−Ａ’におけ
る薄膜トランジスタ部の断面図、図２２（Ｃ）は図２２
（ａ）のＢ−Ｂ’における走査線とデータ線の交差部の
断面図である。ガラス基板１０９上に二酸化珪素より成
る第１の保護絶縁膜２２１６を常圧ＣＶＤ法により２０
０〜３００ｎｍの厚さに形成する。形成方法はスパッタ
リング法やＥＣＲプラズマＣＶＤ法でもよい。
【００６４】次にタンタル酸化物より成る第２の保護絶
縁膜２２１０を設け、更にタンタル酸化膜１１２で覆わ
れたタンタルより成る走査線１０１を積層する。第２の
保護絶縁膜２２１０を成すタンタル酸化物は、タンタル
をスパッタリング法により５０〜２００ｎｍの厚さに形
成し、５００℃の酸素を含む雰囲気中に１〜２時間置
き、熱酸化をして得た。走査線１０１はタンタルをスパ
ッタリング法により３００〜５００ｎｍの厚さに形成
し、フォトリソグラフィー技術とドライエッチング技術
を用いて図２２に示す形状に加工する。使用したドライ
エッチング装置は、フロン１４ガスと酸素ガスの混合ガ
スをプラズマにより分解してエッチングに寄与するラジ
カルを生成するプラズマ室と、生成したラジカルを輸送
してエッチングを行うエッチング室を分離した装置構成
となっており、タンタルとタンタル酸化物のエッチング
速度はほぼ等しく、二酸化珪素のエッチング速度はタン
タル酸化物の１／２０以下である。
【００６５】この技術を用いてタンタルより成る走査線
１０１とタンタル酸化物より成る第２の保護絶縁膜２２
１０を連続してエッチングし、二酸化珪素より成る第１
の保護絶縁膜２２１６が完全に露出する構造を得る。こ
の結果、第２の保護絶縁膜２２１０は走査線１０１の下
部にのみ残り、第１の保護絶縁膜２２１６である二酸化
珪素とタンタルより成る走査線１０１の密着性を向上さ
せる役目をはたし、基板１０９からの不純物の拡散を防
ぐ保護絶縁膜は、二酸化珪素より成る第１の保護絶縁膜
２２１６がその役目をはたす。
【００６６】次に走査線１０１のタンタル表面を陽極酸
化法により、０．０１wt％クエン酸水溶液中で１００Ｖ
の電圧で約１５０〜２００ｎｍの厚さにタンタル酸化物
を形成し、薄膜トランジスタの能動部を成す半導体層１
０２を設ける。同時に半導体層を図２２に示すように走
査線１０１とデータ線１０８の交差部２２１７と、走査
線１０１と画素電極１０７により構成される保持容量部
２２１８にも設ける。これら半導体層は約２５ｎｍの厚
さに積層するが、これを構成する多結晶シリコンの形成
方法は前述の実施例に示した通りである。次に走査線１
０１を覆うように設けられたタンタル酸化物層１１２に
コンタクトホ−ル２２０４を開口する。タンタル酸化物
層１１２はフロン１４と酸素ガスの混合ガスを用いたド
ライエッチング法で容易にエッチングできる。しかし、
走査線１０１を形成するタンタルとエッチング選択比が
大きくとれないので、エッチング時間で管理してコンタ
クトホール２２０４を開口する。したがってタンタル酸
化物とタンタルの膜厚はタンタル膜厚≧タンタル酸化物
膜厚を満たしているのが望ましい。
【００６７】次に二酸化珪素から成るゲート絶縁膜１１
１を１５０ｎｍの厚さで、ＥＣＲプラズマＣＶＤ法で形
成する。ＥＣＲプラズマＣＶＤ法により形成された二酸
化珪素はち密でトラップの少ないシリコンの熱酸化膜と
同程度に良好な二酸化珪素であり、１００℃以下の低温
で実現でき、ゲ−ト絶縁膜１１１としては最適である。
次に、リンを添加した導電性のシリコン膜より成るゲ−
ト電極１０３を減圧ＣＶＤ法により３００〜５００ｎｍ
の厚さで形成し、ゲ−ト電極１０３をマスクとして、リ
ンイオンをイオン打込み法により半導体層１０２中へ、
１２０Ｋe Ｖのエネルギ−で３×１０の１５乗（１／ｃ
ｍ2 ）の濃度で打込み、自己整合的にソ−ス領域とドレ
イン領域を形成し、エキシマレーザを照射することによ
り打ち込まれたイオンを活性化し、ソ−ス領域とドレイ
ン領域のシリコン層を低抵抗化した。このとき交差部に
残した半導体層２２１７、保持容量部に残した半導体層
２２１８へリンイオンが打ち込まれて低抵抗化するのを
防ぐため、半導体層２２１７と半導体層２２１８をより
大きな面積で完全に覆うように、ゲート電極１０３と同
時に同材質で電極２２１４，２２１５を設ける。
【００６８】次に、コンタクトホ−ル２２０４，２２０
５，２２０６，ゲート絶縁膜１１１をフッ酸とフッ化ア
ンモニウムの混液でエッチングし開口し、画素電極１０
７を前段の走査線１０１の一部を覆い保持容量を構成す
るように膜厚３０〜２００ｎｍのＩＴＯ膜で形成する。
同時に走査線１０１上に設けられたコンタクトホ−ル２
２０４とゲート電極１０３を結ぶように、ゲート配線１
１３をＩＴＯ膜で形成する。この時、ゲート配線１１３
は半導体層１０２とゲート電極１０３の交差部において
ゲート電極１０３の幅すなわち薄膜トランジスタのチャ
ンネル長Ｌより、細くなるように設ける。次に２００〜
１０００ｎｍの厚さの二酸化珪素から成る第３の保護絶
縁膜２２１９を形成し、コンタクトホール２２１６と画
素電極１０７上に開口窓２２２０を同時に開口し、最後
にＡｌより成るデータ線１０８を設ける。
【００６９】このように構成されたアクティブマトリッ
クス基板は、走査線１０１とデータ線１０８の交差部の
絶縁が、タンタル酸化物２２１２，高抵抗の多結晶シリ
コン２２１７，ゲート絶縁膜１１１，ゲート電極１０３
と同時に形成される電極２２１４，第３の保護絶縁膜２
２１９の５層構造となっており、走査線１０１とデータ
線１０８の短絡欠陥は皆無となる。走査線１０１と画素
電極１０７で構成される保持容量部の絶縁は、タンタル
酸化物２２１２と高抵抗の多結晶シリコンより成る半導
体層２２１８とゲート絶縁膜の３層構造となっており、
これらの層に同時に同一場所にピンホール等の欠陥が発
生しない限り短絡欠陥とはならず、交差部同様短絡欠陥
は皆無となる。
【００７０】薄膜トランジスタの構造は、コプラナー自
己整合型で寄生容量が小さく、しかも薄膜トランジスタ
の能動部を構成する半導体層が移動度１０〜１００ｃｍ
／ｖｓと大きな多結晶シリコンで構成されているため、
薄膜トランジスタのチャンネル幅Ｗが小さくても液晶層
を駆動するのに十分に大きなドライブ能力が得られ、チ
ャンネル長２μｍ，チャンネル幅２μｍの薄膜トランジ
スタで液晶層に十分な電荷が蓄積できる。この結果、薄
膜トランジスタの容量も小さくでき、保持容量が小さく
ても十分に高画質の液晶ディスプレイが実現できる。更
に保持容量部を構成している絶縁層は薄い二酸化珪素
（膜厚１５０ｎｍ）と比誘電率が大きいタンタル酸化物
（比誘電率２５〜２８）の２層構造であり、小さい面積
で大きな容量が実現でき、この結果開口率を大きくでき
る。
【００７１】更に第３の保護絶縁膜２２１９を可視光領
域の光を吸収する材料、例えば絶縁性の高い赤，緑，青
の色素を用いてゼラチン，ポリイミド等の有機物を染色
した黒色の絶縁材料，ヨウ素で染色した有機材料等を用
いれば更に開口率を大きくできる。これを図２３，図２
４，図２５のより更に詳しく説明する。図２３は本発明
による液晶ディスプレイの１例を示す図である。図２３
（ａ）は上視図であり、図２３( ｂ）は図２３（ａ）の
Ｃ−Ｃ’における断面図である。ガラス基板１０９上に
一辺の長さがＡの正方形の画素電極１０７があり、図２
３に示すＬ1 の長さの重なりをもって光遮蔽層を兼ねた
第３の保護絶縁膜２３０３が設けられる。このＬ1 の長
さは、コンタクトホール２２０６と画素電極１０７上に
開口窓２２２０を同時に開口する際のフォトリソグラフ
ィー技術のアライメント精度で決定される。一般的にレ
ーザー光線の回折を利用したアライメント機構を用いれ
ばＬ1 は１μｍ以下に容易にできる。開口率Ｔ1 は Ｔ1 ＝｛（Ａ−Ｌ1 ）（Ａ−Ｌ1 ）／Ａ×Ａ｝×１００ （％） …（１） で表わされる。
【００７２】図２４は液晶ディスプレイの別の例を示す
図であり、同図（ａ）は上視図、同図（ｂ）はそのＤ−
Ｄ´線断面図である。基板１０９上には一辺の長さがＡ
の画素電極１０７があり、このガラス基板１０９と光遮
蔽層２４０３，共通電極２４０５を設けた対向ガラス基
板３１３の間に液晶層３１２を挟み込み、液晶ディスプ
レイが構成されている。Ｌ2 はガラス基板１０９と対向
ガラス基板３１３の機械的な位置精度で決定され、通常
５μｍが必要とされている。開口率Ｔ2 は Ｔ2 〓｛( Ａ−Ｌ2)( Ａ−Ｌ2)｝／Ａ×Ａ×１００ （％） …（２ ） で表わされる。
【００７３】式（１），（２）のＬ1 を１μｍ，Ｌ2 を
２μｍとして画素電極１０７の一辺の長さＡを横軸と
し、開口率Ｔを縦軸として図２５にその関係を示す。従
来の液晶ディスプレイの開口率Ｔ2 は、画素電極の一辺
の長さＡが２００μｍ以下となると急激に小さくなり、
Ａは４０μｍでは約５５％となってしまう。これに対
し、本発明の液晶ディスプレイはＡが４０μｍ以上で９
０％以上が常に確保できており、特にＡが４０〜２００
μｍの高密度，高精細の液晶ディスプレイとして有効で
ある。
【００７４】光遮蔽層を兼ねた第３の保護絶縁膜は、上
記で説明したように開口率を大きくできると同時に、短
絡欠陥も減少できる。これを図２６を用いて説明する。
図２６（ａ）は上視図であり、図２６( ｂ）は図２６
（ａ）のＥ−Ｅ’における断面図である。第１の保護絶
縁膜２６０９，ゲート絶縁膜１１１を設けたガラス基板
１０９上にＩＴＯより成る画素電極１０７を形成する。
ＩＴＯ膜は、酸素の含有量，膜形成時の加熱温度により
エッチング速度が大きく変化し、更にＩＴＯ膜の凸凹等
の表面状態も変わり、安定した膜質，フォトレジストの
密着性を得るのが困難な材質である。局部的にこのよう
な膜質異常が生じることが多く突起部２６０５のような
突起が発生しやすい。しかし突起部２６０５は第３の保
護絶縁膜２６０７でデータ線１０８と絶縁されており、
短絡欠陥とはならない。このように光遮蔽層を兼ねた第
３の保護絶縁膜２６０７を設けることにより、液晶ディ
スプレイとして不可欠な課題である、明るい高画質のデ
ィスプレイ、欠陥のないディスプレイが同時に実現で
き、特に小型で高密度，高精細が要求されるビデオプロ
ジェクター等のディスプレイとして最適なものが提供で
きる。
【００７５】
【発明の効果】本発明では、アクティブマトリックス基
板において、絶縁膜で覆われた走査線、薄膜トランジス
タを構成するゲート絶縁膜で覆われた半導体層、薄膜ト
ランジスタを構成するゲート電極を順次積層し、走査線
とデータ線の交差部を多層構造としている。このため、
一部の層にピンホール等の欠陥が生じても、欠陥が生じ
ていない他の層により絶縁が保たれ短絡欠陥とはならな
い。更に、走査線とゲート電極を別々に設けるため、そ
れぞれに最適の材料を任意に選定できる。更に、走査線
を下部に設けることができるため、走査線と液晶層の間
の絶縁抵抗を大きくすることが可能であり、液晶層への
直流分の印加を低減できる。
【００７６】この結果、本発明は次のような優れた利点
を有する。
【００７７】第一に走査線とデ−タ線の交差部を多層構
造とすることにより、走査線とデ−タ線の交差部での短
絡欠陥を原理的にゼロにでき、液晶表示装置に応用した
場合、表示品質の向上，歩留りの改善，コストの低減が
できる。
【００７８】第２に走査線と薄膜トランジスタのゲ−ト
電極を別々に設けるため、走査線と薄膜トランジスタの
ゲ−ト電極のそれぞれに最適の材料を任意に選定でき
る。
【００７９】第３に走査線を各層の下部に設ける事がで
きるため、液晶層への直流分の印加を低減できる。
【図面の簡単な説明】
【図１】本発明のアクティブマトリックス基板の第１実
施例の構造を示し、（ａ）は上視図、（ｂ）は（ａ）の
Ａ−Ａ’における薄膜トランジスタ部の断面図、（ｃ）
は（ａ）のＢ−Ｂ’における交差部の断面図である。
【図２】従来のアクティブマトリックス基板の構造を示
し、（ａ）は上視図、（ｂ）は（ａ）のＡ−Ａ’におけ
る薄膜トランジスタ部の断面図である。
【図３】（ａ）は本発明のアクティブマトリックス基板
を用いた液晶ディスプレイの概略を示し、（ｂ）は
（ａ）の等価回路図である。
【図４】（ａ）は走査線に印加される信号電圧、（ｂ）
は薄膜トランジスタのゲ−ト電極に印加される信号電圧
を示す図である。
【図５】（ａ）は短絡欠陥の生じた薄膜トランジスタの
断面図、（ｂ）は短絡欠陥の生じたアクティブマトリッ
クス基板の等価回路図である図である。
【図６】本発明のアクティブマトリックス基板の第２実
施例の構造を示す図である。
【図７】図６のアクティブマトリックス基板の等価回路
を示す図である。
【図８】アクティブマトリックス基板の欠陥の一例を示
す図である。
【図９】アクティブマトリックス基板の欠陥の一例を示
す図である。
【図１０】本発明のアクティブマトリックス基板の第３
実施例の構造を示す図である。
【図１１】図１０のアクティブマトリックス基板の等価
回路を示す図である。
【図１２】本発明のアクティブマトリックス基板の第４
実施例の構造を示す図である。
【図１３】アクティブマトリックス基板の欠陥の一例を
示す図である。
【図１４】本発明のアクティブマトリックス基板の第５
実施例の構造を示す図である。
【図１５】本発明のアクティブマトリックス基板の実施
例の構造を示す図である。
【図１６】アクティブマトリックス基板の欠陥の一例を
示す図である。
【図１７】本発明のアクティブマトリックス基板の第７
実施例の構造を示す図である。
【図１８】本発明のアクティブマトリックス基板の実施
例の構造を示す図である。
【図１９】本発明のアクティブマトリックス基板の第８
実施例の構造を示す図である。
【図２０】図１９のアクティブマトリックス基板の等価
回路を示す図である。
【図２１】多結晶薄膜トランジスタの特性図を示す図で
ある。
【図２２】本発明のアクティブマトリックス基板の第９
実施例の構造を示す図である。
【図２３】本発明に基ずく液晶ディスプレイの一例を示
す図である。
【図２４】従来の液晶ディスプレイの一例を示す図であ
る。
【図２５】画素電極の一辺の長さと開口率の関係を示す
図である。
【図２６】画素電極を構成するＩＴＯの膜質異常に起因
する短絡欠陥の救済をしめす図である。
【符号の説明】
１０１…走査線 １０２…半導体層 １０３…ゲ−ト電極 １０４，１０５，１０６…コンタクトホ−ル １０７…画素電極 １０８…デ−タ線 １０９…基板 １１１…ゲ−ト絶縁膜 １１２…タンタル酸化物層 ２０２…ソ−ス領域 ２０３…ドレイン領域 ３０１…アクティブマトリックス基板 ３０４，５０６…薄膜トランジスタ ３０５，５０５…結合容量 ３０６，３０７…容量 ３０８，５１５…保持容量 ３０９，５１２…液晶層の容量 ３１２…液晶層 ３１３…対向基板 ３１４…共通電極 ３１６，５１７…デ−タ線の総容量 ３１７，３１８，５１６…絶縁抵抗 ５１４…欠陥部
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平2−318810 (32)優先日 平２(1990)11月22日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平3−76404 (32)優先日 平３(1991)４月９日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平3−101246 (32)優先日 平３(1991)５月７日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平3−104244 (32)優先日 平３(1991)５月９日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平3−105768 (32)優先日 平３(1991)５月10日 (33)優先権主張国 日本（ＪＰ）

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 所定の基板上に、薄膜トランジスタと、
    この薄膜トランジスタのゲートに接続された走査線と、
    前記薄膜トランジスタのソースに接続されたデータ線
    と、前記薄膜トランジスタを介して前記データ線に接続
    された画素電極とを具備したアクティブマトリックス基
    板において、 表面が絶縁膜で履われた前記走査線と、前記薄膜トラン
    ジスタを構成するゲート絶縁膜で覆われた半導体層と、
    前記薄膜トランジスタを構成するゲート電極とを順次積
    層した構造を有することを特徴とするアクティブマトリ
    ックス基板。
  2. 【請求項２】 前記走査線と前記データ線の交差部に枕
    部を具備したことを特徴とする請求項１記載のアクティ
    ブマトリックス基板。
  3. 【請求項３】 前記走査線と平行に保持容量線が設置さ
    れ、前記保持容量線と前記データ線の交差部に枕部を具
    備したことを特徴とする請求項１記載のアクティブマト
    リックス基板。
  4. 【請求項４】 前記走査線と平行に保持容量線が設置さ
    れ、前記画素電極と前記保持容量線の重なり部に枕部を
    具備したことを特徴とする請求項１記載のアクティブマ
    トリックス基板。
  5. 【請求項５】 前記走査線と前記画素電極の重なり部に
    枕部を具備したことを特徴とする請求項１記載のアクテ
    ィブマトリックス基板。
  6. 【請求項６】 前記枕部として、前記ゲート電極と同一
    材料の層を用いたことを特徴とする請求項２，３，４ま
    たは５記載のアクティブマトリックス基板。
  7. 【請求項７】 前記枕部として、前記薄膜トランジスタ
    を構成する半導体層と同一材料の層を用いたことを特徴
    とする請求項２，３，４または５記載のアクティブマト
    リックス基板。
  8. 【請求項８】 前記枕部として、前記ゲート電極と同一
    材料の層と、前記薄膜トランジスタを構成する半導体層
    と同一材料の層とを用いたことを特徴とする請求項２，
    ３，４または５記載のアクティブマトリックス基板。
  9. 【請求項９】 前記走査線と前記データ線の交差部に、
    タンタル酸化物層と二酸化珪素層の２層構造が介在され
    ていることを特徴とする請求項１記載のアクティブマト
    リックス基板。
  10. 【請求項１０】 前記走査線と前記画素電極の重なり部
    にタンタル酸化物層と二酸化珪素層の２層構造が介在さ
    れていることを特徴とする請求項１記載のアクティブマ
    トリックス基板。
  11. 【請求項１１】 前記走査線と前記ゲート電極が容量結
    合されていることを特徴とする請求項１記載のアクティ
    ブマトリックス基板。
  12. 【請求項１２】 前記薄膜トランジスタのＭＯＳ容量Ｃ
    tft と、前記走査線と前記ゲート電極で構成された結合
    容量Ｃcup とが Ｃcup ＞Ｃtft の関係を満たしていることを特徴とする請求項１記載の
    アクティブマトリックス基板。
  13. 【請求項１３】 前記薄膜トランジスタのＭＯＳ容量Ｃ
    tft の絶縁抵抗Ｒtft と、前記走査線と前記ゲート電極
    で構成された結合容量Ｃcup の絶縁抵抗Ｒcup が Ｒtft ＞Ｒcup の関係を満たしていることを特徴とする請求項１記載の
    アクティブマトリックス基板。
  14. 【請求項１４】 前記データ線が共通電極、前記走査線
    および画素電極とでそれぞれ構成する容量と、前記薄膜
    トランジスタのＭＯＳ容量Ｃtft を加えた前記データ線
    の総容量Ｃdataと、前記走査線と前記ゲート電極で構成
    された結合容量Ｃcup とが Ｃdata＞Ｃcup の関係を満たしていることを特徴とする請求項１記載の
    アクティブマトリックス基板。
  15. 【請求項１５】 前記ゲート電極と前記画素電極が同時
    形成されたものであることを特徴とする請求項１記載の
    アクティブマトリックス基板。
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