JP2015233164A - 電子部品 - Google Patents

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Abstract

【課題】不要電磁波の漏洩を抑制した電子部品を提供する。【解決手段】実施形態の電子部品は、第１の面と第２の面とを有する配線基板と、第１の面に設けられた複数の外部接続端子と、第２の面上に搭載された素子を封止するように第２の面上に設けられた封止樹脂層と、封止樹脂層を覆う導電性シールド層とを具備する。導電性シールド層はその周囲に対して凹形状となるマーク部分を有する。マーク部分における導電性シールド層の表面粗さは、マーク部分以外の部分における導電性シールド層の表面粗さよりも小さい。【選択図】図２

Description

本発明の実施形態は、電子部品に関する。
携帯電話に代表される携帯通信機器に用いられる半導体装置には、通信特性への悪影響を防止するために、外部への不要電磁波の漏洩を抑制することが求められている。このため、シールド機能を有する半導体パッケージが適用されている。シールド機能を有する半導体パッケージとしては、インターポーザ基板上に搭載された半導体チップを封止する封止樹脂層の外面に沿ってシールド層を設けた構造を有するものが知られている。
インターポーザ基板の側面からの不要電磁波の漏洩を抑制するために、グランド配線に接続されたビアを外周側に配置したインターポーザ基板を用いた半導体パッケージが知られている。このような半導体パッケージにおいては、シールド層とインターポーザ基板のグランド配線との電気的および機械的な接続信頼性を高めることが求められている。さらに、半導体パッケージを大型化することなく、インターポーザ基板の側面からの不要電磁波の漏洩を抑制することが求められている。
特開２００９−２１８４８４号公報
本発明が解決しようとする課題は、インターポーザ基板を含む半導体パッケージからの不要電磁波の漏洩を抑制すると共に、シールド層とインターポーザ基板のグランド配線との密着性を向上させることを可能にした半導体パッケージとそれを用いた携帯通信機器を提供することにある。
実施形態の電子部品は、第１の面と第２の面とを有する配線基板と、第１の面に設けられた複数の外部接続端子と、第２の面上に搭載された素子を封止するように第２の面上に設けられた封止樹脂層と、封止樹脂層を覆う導電性シールド層とを具備する。導電性シールド層はその周囲に対して凹形状となるマーク部分を有する。マーク部分における導電性シールド層の表面粗さは、マーク部分以外の部分における導電性シールド層の表面粗さよりも小さい。
実施形態による半導体パッケージの構成を示す側面図である。 図１に示す半導体パッケージの断面図である。 図１に示す半導体パッケージにおける導電性シールド層の形成前の状態を示す側面図である。 図１に示す半導体パッケージに使用するインターポーザ基板の一例を示す平面図である。 図４に示すインターポーザ基板の断面図である。 図１に示す半導体パッケージに使用するインターポーザ基板の他の例を示す平面図である。 実施形態による半導体パッケージの他の構成を示す側面図である。 図７に示す半導体パッケージの断面図である。 ビアの切断面の最大間隔と半導体パッケージの磁界シールド効果との関係を示す図である。 導電性シールド層とビアの切断面との接触抵抗と半導体パッケージの磁界シールド効果との関係を示す図である。 図７に示す半導体パッケージの製造工程を示す断面図である。 図１に示す半導体パッケージの製造工程における封止樹脂層の形成工程から導電性シールド層の形成工程までを示す断面図である。 図１に示す半導体パッケージの製造工程における外部接続端子の形成工程から切断工程までを示す断面図である。 図１に示す半導体パッケージを上面から見た図である。 図１４に示す半導体パッケージの封止樹脂層および導電性シールド層の一部を拡大して示す断面図である。 導電性シールド層における識別マークの形成部分のシート抵抗率と半導体パッケージの磁界シールド効果との関係を示す図である。 実施形態による携帯電話の構成を示す斜視図である。
以下、実施形態の半導体パッケージについて、図面を参照して説明する。図１は第１の実施形態による半導体パッケージを示す側面図、図２は図１に示す半導体パッケージの断面図、図３は図１に示す半導体パッケージにおける導電性シールド層の形成前の状態を示す側面図、図４は図１に示す半導体パッケージに使用するインターポーザ基板の一例を示す平面図、図５は図４に示すインターポーザ基板の断面図である。
これらの図に示す半導体パッケージ１は、インターポーザ基板２と、インターポーザ基板２の第１の面に外部接続端子として設けられた半田ボール３と、インターポーザ基板２の第２の面上に搭載された半導体チップ４と、半導体チップ４を封止する封止樹脂層５とを具備するＦＢＧＡ（Ｆｉｎｅ ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）６に、導電性シールド層７を形成したシールド機能付き半導体パッケージである。
インターポーザ基板２は、絶縁基材として絶縁基板２１を有している。絶縁基板２１の第１の面（下面）には第１の配線層２２が設けられており、第２の面（上面）には第２の配線層２３が設けられている。配線層２２、２３は単層構造の導体層に限らず、それぞれ２層以上の導体層からなるものであってもよい。インターポーザ基板２は、第１の配線層２２と第２の配線層２３とを電気的に接続するように、絶縁基板２１を貫通して形成されたビア２４を有している。配線層２２、２３やビア２４は、銅箔や銀または銅を含む導電性ペーストからなり、必要に応じて表面にニッケルめっきや金めっき等が施されている。
インターポーザ基板２のビア２４は、図５に示すように、絶縁基板２１を貫通する貫通孔の内面に形成された導体層２５と、導体層２５の内側の中空部に充填された穴埋め材２６と、導体層２５と配線層２２、２３とを電気的に接続するランド２７、２７とを有している。穴埋め材２６は、例えば絶縁性樹脂や導電性樹脂からなる。穴埋め材２６は、導電性シールド層７との密着性に優れる材料で形成することが好ましい。穴埋め材２６を導電材料で形成した場合、導電性シールド層７との接触面積が増大するため、ビア２４と導電性シールド層７との接触抵抗値の低下が見込める。ビア２４は貫通孔内にめっき等により金属材料（銅等）を充填したものであってもよい。
インターポーザ基板２の第１の面（第１の配線層２２が設けられた面）には、半田ボール３が設けられている。半田ボール３は第１の配線層２２と電気的に接続されている。インターポーザ基板２の第２の面（第２の配線層２３が設けられた面）は、チップ搭載領域Ｘを有している。図４では図示を省略したが、チップ搭載領域Ｘにはチップ搭載部に加えて、第２の配線層２３による信号配線やグランド配線等が設けられている。インターポーザ基板２は第１および第２の面に形成された半田レジスト層２８、２９を有している。
インターポーザ基板２の第２の面上には、半導体チップ４が搭載されている。半導体チップ４の上面に設けられた電極パッド（図示せず）は、Ａｕワイヤ等のボンディングワイヤ８を介してインターポーザ基板２の第２の配線層２３と電気的に接続されている。さらに、インターポーザ基板２の第２の面には、半導体チップ４をボンディングワイヤ８等と共に封止する封止樹脂層５が形成されている。封止樹脂層５とインターポーザ基板２の側面の少なくとも一部は、導電性シールド層７で覆われている。
導電性シールド層７は、封止樹脂層５内の半導体チップ４やインターポーザ基板２の配線層２２、２３から放射される不要電磁波の漏洩を防止する上で、抵抗率が低い金属層で形成することが好ましく、例えば銅、銀、ニッケル等からなる金属層が適用される。導電性シールド層７の厚さは、その抵抗率に基づいて設定することが好ましい。例えば、導電性シールド層７の抵抗率を厚さで割ったシート抵抗値が０．５Ω以下となるように、導電性シールド層７の厚さを設定することが好ましい。導電性シールド層７のシート抵抗値を０．５Ω以下とすることによって、封止樹脂層５からの不要電磁波の漏洩を再現性よく抑制することができる。
半導体チップ４等から放射される不要電磁波は、封止樹脂層５を覆う導電性シールド層７により遮断されるため、外部への漏洩が防止される。不要電磁波はインターポーザ基板２の側面からも漏洩するおそれがある。そこで、この実施形態の半導体パッケージ１では、図２ないし図５に示すように、インターポーザ基板２の外周部にビア２４の一部、すなわちグランド配線２２Ａ、２３Ａと接続されたビア２４Ａを配置している。ビア２４Ａはインターポーザ基板２の厚さ方向に切断された切断面Ｃを有し、この切断面Ｃがインターポーザ基板２の側面に露出するように配置されている。
第１および第２の配線層２２、２３は、グランド配線２２Ａ、２３Ａを有している。グランド配線２２Ａ、２３Ａは、インターポーザ基板２の側面に露出するように外周部に配置されている。さらに、インターポーザ基板２の外周部には、グランド配線２２Ａ、２３Ａと接続されたビア２４Ａが配置されている。ビア２４Ａはインターポーザ基板２の厚さ方向に切断された切断面Ｃを有し、かつ切断面Ｃをインターポーザ基板２の側面に露出させるように配置されている。導電性シールド層７はインターポーザ基板２の側面の一部を覆うように形成されているため、導電性シールド層７はグランド配線２３Ａと電気的に接続されており、さらにビア２４Ａの切断面Ｃと電気的に接続されている。
導電性シールド層７とビア２４Ａとは、ビア２４Ａの切断面Ｃを介して電気的に接続されているため、導電性シールド層７とビア２４Ａとの接続状態を高めることができる。具体的には、導電性シールド層７とビア２４Ａとの接触抵抗を低下させることができる。導電性シールド層７とビア２４Ａの切断面Ｃとの接続状態は、直接接続された状態（直流接続）に限らず、薄い絶縁体を介して高周波的に電気接続されていてもよい。
ビア２４Ａの切断面Ｃは、導体層２５の切断面と穴埋め材２６の切断面を含んでいることが好ましい。図４および図５はビア２４Ａの中心を通るように切断した状態を示している。これによって、導電性シールド層７とビア２４Ａの切断面Ｃとの接触面積が増大するため、導電性シールド層７とビア２４Ａとの接続状態をより一層向上させることができる。だたし、ビア２４Ａの切断面Ｃは必ずしもビア２４Ａの中心を通らくなくてもよく、切断面Ｃにビア２４Ａの一部が含まれていればよい。
ビア２４Ａを切断するにあたって、ランド２７の形状は図４に示すように矩形であることが好ましい。切断されたビア２４Ａのランド２７の形状は、図４に示すような長方形と図６に示すような半円形とが考えられる。図４に示す長方形のランド２７は、例えば正方形のランドを切断したものである。図６に示す半円形のランド２７１は、例えば円形のランドを切断したものである。図６に示すように円形のランドを切断する場合、ダイシングラインの位置のばらつきの影響で、ランド２７１の断面露出面積がばらつきやすい。これに対して、図４に示す長方形のランド２７は、ダイシングラインの位置がばらついた場合においても断面露出面積を一定にすることができる。
さらに、ビア２４Ａを切断するにあたって、インターポーザ基板２の四隅にはビア２４Ａを配置しないことが好ましい。四隅に配置されたビア２４Ａは、ダイシング工程で２回切断されることになるため、銅箔のインターポーザ基板２からの分離等が生じやすい。このため、インターポーザ基板２の四隅にはビア２４Ａを配置しないことが好ましい。ただし、ダイシング工程で銅箔の分離等によるビア２４Ａの損傷や破壊が生じるおそれがない場合には、インターポーザ基板２の四隅にも切断されるビア２４Ａを配置してもよい。
図２ないし図５に示すビア２４Ａは、その厚さ方向（ビア２４の貫通方向）の一部を、インターポーザ基板２の厚さ方向に切断した切断面Ｃを有している。ビア２４Ａの切断面Ｃは、インターポーザ基板２の第２の面側からビア２４Ａの厚さ方向の一部を切断した形状を有している。ビア２４Ａのインターポーザ基板２の第１の面側の端部およびその近傍部分は、絶縁基板２１によって覆われている。導電性シールド層７は、ビア２４Ａの厚さ方向の一部を切断した切断面Ｃとビア２４Ａの一部を切断することにより生じる段面とを覆うように形成されている。これによって、導電性シールド層７によるＦＢＧＡ６の被覆性や導電性シールド層７とビア２４Ａの切断面Ｃとの接続性を高めることができる。
図７および図８に示すように、ビア２４Ａはその厚さ方向（ビア２４の貫通方向）の全体を、インターポーザ基板２の厚さ方向に切断した切断面Ｃを有していてもよい。図７および図８に示すビア２４Ａの切断面Ｃは、ビア２４Ａの厚さ方向の全体を切断した形状を有している。導電性シールド層７は、ビア２４Ａの切断面Ｃの厚さ方向の一部をインターポーザ基板２の第２の面側から覆うように形成されている。切断面Ｃの導電性シールド層７で覆われていない部分は、インターポーザ基板２の側面に露出している。導電性シールド層７は切断面Ｃ全体を覆うように形成されていてもよい。この場合、導電性シールド層７は第１の配線層２２におけるグランド配線２２Ａと電気的に接続されていてもよい。
図７および図８に示す半導体パッケージ１は、ビア２４Ａ全体を切断しているため、半導体パッケージ１の面積の増大を抑制することができる。例えば、切断していないビアを外周部に配置したインターポーザ基板を用いた場合、ビアを外周部に配置していないインターポーザ基板に比べて、半導体パッケージの一辺の長さがビアのランドの幅の２倍以上増加する。これに対して、中心で切断したビア２４Ａを外周に配置したインターポーザ基板２を用いた場合、半導体パッケージ１の一辺の長さの増加量はビア２４のランドの幅程度に抑制される。ビア２４のランドの幅が０．２ｍｍの場合、切断しないビアを配置するとパッケージの一辺の長さが０．４ｍｍ以上増加するのに対し、切断したビアを配置すればパッケージの一辺の長さの増加量は０．２ｍｍ程度に抑制することができる。
導電性シールド層７と電気的に接続された切断面Ｃを有するビア２４Ａは、インターポーザ基板２の側面からの電磁波の漏洩を抑制する効果を有する。ビア２４Ａはインターポーザ基板２を貫通していると共に、切断面Ｃで導電性シールド層７と電気的に接続されているため、インターポーザ基板２の側面全体からの電磁波の漏洩を効果的に抑制することができる。例えば、インターポーザ基板２の外周部にグランド配線に接続されたビアが配置されていたとしても、そのビアがインターポーザ基板２の厚さ方向の一部のみに設けられていた場合、厚さ方向にビアが存在しない部分から電磁波が漏洩する。これに対して、インターポーザ基板２を貫通するビア２４Ａを配置することによって、ビア２４Ａがインターポーザ基板２の側面全体に対してシールド効果を発揮するため、インターポーザ基板２の側面からの電磁波の漏洩を効果的に抑制することができる。
インターポーザ基板２の側面からの電磁波の漏洩を抑制する上で、インターポーザ基板２の一辺当りの側面に複数のビア２４Ａの切断面Ｃを露出させることが好ましい。さらに、インターポーザ基板２の側面に露出するビア２４Ａの切断面Ｃの間隔が狭いほど電磁波の漏洩抑制効果（磁界シールド効果）が向上する。ビア２４Ａの切断面Ｃの最大間隔は４ｍｍ以下とすることが好ましい。ビア２４Ａの配置間隔は等間隔に限定されるものではない。ビア２４Ａの配置間隔は一定でなくてもよい。そのような場合であっても、切断面Ｃの最大間隔が４ｍｍ以下となるように、ビア２４Ａを配置することが好ましい。
図９にインターポーザ基板２の側面におけるビア２４Ａの切断面Ｃの最大間隔と磁界シールド効果との関係を示す。図９は９００ＭＨｚ、２５００ＭＨｚのそれぞれ周波数における磁界シールド効果を測定した結果である。測定サンプルは、一辺の長さが８．１５ｍｍ、高さ（半田ボールを含む）が１．０６ｍｍの半導体パッケージとした。ノイズは外部から半田ボールに給電し、半田ボールからインターポーザ基板の信号配線とビアを伝わって基板に伝搬させて終端させた。導電性シールド層、露出したビア、グランド配線、半田ボールのグランドピンは電気的に接続させた。
磁界強度は、パッケージ中央部直上の封止樹脂層から１ｍｍの距離（基準面）で走査して測定した。磁界シールド効果は、シールド層がある場合とない場合の基準面での磁界強度の差分から求めた。導電性シールド層の厚さは、パッケージ上面で５０μｍ、側面で７０μｍとした。導電性シールド層の抵抗率は３０μΩｃｍ程度である。このようにして測定した磁界シールド効果を図９に示す。図９はビア２４Ａの切断面Ｃの最大間隔を変化させた場合の磁界シールド効果を示している。
図９に示すように、ビア２４Ａの切断面Ｃの最大間隔の対数と磁界シールド効果とは線形の関係を有している。ビア２４Ａの切断面Ｃの最大間隔が広い場合には、磁界シールド効果が低下することが分かる。磁界シールド効果を高める上で、ビア２４Ａの切断面Ｃの最大間隔は狭いことが好ましい。携帯機器で使用される半導体パッケージ１においては、９００ＭＨｚでの磁界シールド効果を３４ｄＢ以上とすることが求められる。このため、切断面Ｃの最大間隔は４ｍｍ以下とすることが好ましい。ビア２４Ａの切断面Ｃの間隔を狭くした方が効果が高いが、ビア２４Ａの間隔は構造上の制約を受けるため、その間隔は０．２ｍｍ以上となる。
さらに、導電性シールド層７による磁界シールド効果を高める上で、導電性シールド層７とインターポーザ基板２のグランド配線とを低抵抗に接触させることが好ましい。具体的には、導電性シールド層７とグランド配線２３Ａやビア２４Ａの切断面Ｃとの接触抵抗を低下させることが好ましい。図１０に導電性シールド層７とビア２４Ａの切断面Ｃとの接触抵抗と導電性シールド層７による磁界シールド効果とを関係を電磁界シミュレーションにより求めた結果を示す。
電磁界シミュレーションによる解析は、一辺の長さが８．１ｍｍ、高さ（半田ボールを含む）が１．０６ｍｍの半導体パッケージについて行った。半導体パッケージの具体的な形状は、インターポーザ基板２の高さが０．１ｍｍ、ビア２４Ａの直径が０．０８ｍｍ、ビア２４Ａのランド２７の幅が０．２ｍｍ、第１および第２の配線層２２、２３の厚さが１８μｍとした。ビア２４Ａは貫通孔内に銅を充填したものとした。導電性シールド層７がビア２４Ａの切断面Ｃの上半分と接触しているとすると、ビア２４Ａの１個あたりの接触面積は０．００７６ｍｍ2となる。ビアの２４Ａは１ｍｍピッチで等間隔に配置し、インターポーザ基板２の四隅にも配置した。ビア２４Ａの個数は３３個である。
ノイズは外部から半田ボールに給電し、半田ボールからインターポーザ基板の信号配線とビアを伝わって基板に伝搬させて終端させた。導電性シールド層、露出したビア、グランド配線、半田ボールのグランドピンは電気的に接続させた。磁界強度は、パッケージ中央部直上の封止樹脂層から１ｍｍの位置（基準面）で算出した。磁界シールド効果は、シールド層がある場合とない場合の基準面での磁界強度の最大値の差分から求めた。導電性シールド層の厚さは、パッケージ上面および側面共に５０μｍとした。導電性シールド層の抵抗率は３０μΩｃｍである。このようにして実施した電磁界シミュレーションの結果を図１０に示す。
図１０に示すように、導電性シールド層７とビア２４Ａの切断面Ｃとの接触抵抗が低いほうが磁界シールド効果は高くなる。携帯機器で使用される半導体パッケージ１においては、９００ＭＨｚでの磁界シールド効果を３４ｄＢ以上とすることが求められる。このため、導電性シールド層７とビア２４Ａの切断面Ｃとの接触面積抵抗率は３００ｍΩ・ｍｍ2以下とすることが好ましい。ビア２４Ａ１個あたりの接触面積は０．００７６ｍｍ2であるため、１個のビア２４Ａの切断面Ｃと導電性シールド層７との接触界面の抵抗値は３９Ω以下とすることが好ましい。すなわち、導電性シールド層７はビア２４Ａの切断面Ｃとの接触抵抗が３００ｍΩ・ｍｍ2以下となる導電材料、もしくは１個のビア２４Ａの切断面Ｃとの接触界面の抵抗値が３９Ω以下となる導電材料で形成することが好ましい。
この実施形態の半導体パッケージ１は、例えば以下のようにして作製される。まず、図１１（ａ）に示すように、従来の製作工程を適用してＦＢＧＡ６を作製する。ＦＢＧＡ６はダイシングにより個片化される。ＦＢＧＡ６を個片化するにあたって、インターポーザ基板２の側面にビア２４Ａの切断面Ｃが露出するようにダイシングする。次いで、封止樹脂層５をキュアした後、図１１（ｂ）に示すように導電性シールド層７を形成する。図１１は図７および図８に示した半導体パッケージ１の製造工程を示している。
導電性シールド層７は、例えば転写法、スクリーン印刷法、スプレー塗布法、ジェットディスペンス法、インクジェット法、エアロゾル法等で導電性ペーストを塗布することにより形成される。導電性ペーストは、例えば銀や銅と樹脂とを主成分として含むものであり、抵抗率が低いものが望ましい。また、無電解めっき法や電解めっき法で銅やニッケル等を成膜する方法、スパッタ法により銅等を成膜する方法を適用して、導電性シールド層７を形成してもよい。導電性シールド層７は封止樹脂層５およびインターポーザ基板２の側面の少なくとも一部を覆うように形成される。
図１１（ｃ）に示すように、必要に応じて耐食性や耐マイグレーション性に優れる保護層９で導電性シールド層７を覆ってもよい。保護層９としては、ポリイミド樹脂等が用いられる。この後、導電性シールド層７や保護層９を焼成して硬化させることによって、半導体パッケージ１が作製される。半導体パッケージ１は必要に応じて印字される。印字はレーザによる印字や転写法等により実施される。
この実施形態の半導体パッケージ１は、図１２および図１３に示すように、個片化前にハーフダイシングし、次いで導電性シールド層７を形成した後に、個片化のためのダイシングを行って作製することも可能である。図１２および図１３は図１ないし図３に示した半導体パッケージ１の製造工程を示している。
まず、図１２（ａ）に示すように、従来の製作工程を適用して複数のＦＢＧＡ６を封止樹脂層５で一括封止したものを作製する。次いで、図１２（ｂ）に示すように、封止樹脂層５とインターポーザ基板２の一部を切断するようにハーフダイシングする。ハーフダイシングはインターポーザ基板２の外周部に配置されたビア２４Ａの厚さ方向の一部を切断するように実施される。ビア２４Ａの切断面Ｃはハーフダイシングにより形成される。
ハーフダイシングを実施するにあたって、インターポーザ基板２の四隅にビア２４Ａを配置すると、インターポーザ基板２からビア２４Ａが分離する場合がある。これを回避するためには、インターポーザ基板２の四隅にビア２４Ａを配置しないことが好ましい。インターポーザ基板の四隅にビア２４Ａを配置し、ハーフダイシングでビア２４Ａがインターポーザ基板２から分離した場合には、再度ダイシングブレードをハーフダイシングした部分と同一位置に通すことによって、分離したビア２４Ａを取り除くことができる。これによって、ビア２４Ａの分離による不良発生を抑制することができる。
次に、図１２（ｃ）に示すように、複数のＦＢＧＡ６を覆うように導電性シールド層７を形成する。導電性シールド層７はハーフダイシングにより形成されたダンシング溝内に充填するように形成される。図１３（ａ）に示すように、半田ボール３を一括して搭載した後、図１３（ｂ）に示すように個片化のためのダイシングを行って半導体パッケージ１を作製する。個片化のためのダイシングは、ダンシング溝内に充填された導電性シールド層７とインターポーザ基板２の残部を切断するように実施される。図１１（ｃ）に示したように、保護層９を適用する場合には、ダイシング工程前または工程後に導電性シールド層７上に保護層９を形成する。半導体パッケージ１は必要に応じて印字される。
図１４に示すように、半導体パッケージ１の導電性シールド層７の表面に文字１０Ａ、記号１０Ｂ、図形等の識別マーク１０を形成する場合、導電性シールド層７を厚さ方向に全て削り、封止樹脂層５が露出してしまうと、電磁ノイズが識別マーク１０の形成部分から漏洩するおそれがある。このため、識別マーク１０は導電性シールド層７を厚さ方向の一部のみを削ることにより形成することが好ましい。識別マーク１０は、導電性シールド層７を削らないインクを転写する方法により形成してもよい。
識別マーク１０の形成方法としては、導電性シールド層７をあまり削らないようにレーザ出力を調節したレーザマーキングが挙げられる。導電性シールド層７にレーザマーキングを行う場合、図１５に示すように、レーザの出力を調節して識別マーク１０の形成部分の表面粗さを、導電性シールド層７の他の部分のそれと変えることが好ましい。例えば、識別マーク１０の形成部分の表面粗さを、導電性シールド層７の他の部分のそれより小さくする。これによって、導電性シールド層７を大きく削ることなく、識別マーク１０を視認性よく形成することができる。
図１６および表１に導電性シールド層７における識別マーク１０の形成部分のシート抵抗値と磁界シールド効果との関係を電磁界シミュレーションにより求めた結果を示す。電磁界シミュレーションによる解析は、一辺の長さが８．１ｍｍ、高さ（半田ボールを含む）が１．０６ｍｍの半導体パッケージについて行った。半導体パッケージの具体的な形状は、インターポーザ基板２の高さが０．１ｍｍ、ビア２４Ａの直径が０．０８ｍｍ、ビア２４Ａのランド２７の幅が０．２ｍｍ、第１および第２の配線層２２、２３の厚さが１８μｍとした。ビア２４Ａは貫通孔内に銅を充填したものとした。導電性シールド７がビア２４Ａの切断面Ｃの上半分と接触しているとすると、ビア２４Ａの１個あたりの接触面積は０．００７６ｍｍ2となる。ビアの２４Ａは１ｍｍピッチで等間隔に配置し、インターポーザ基板２の四隅にも配置した。ビア２４Ａの個数は３３個である。
ノイズは外部から半田ボールに給電し、半田ボールからインターポーザ基板の信号配線とビアを伝わって基板に伝搬させて終端させた。導電性シールド層、露出したビア、グランド配線、半田ボールのグランドピンは電気的に接続させた。解析周波数は９００ＭＨｚとした。磁界強度は、パッケージ中央部直上の封止樹脂層から１ｍｍの位置（基準面）で算出した。磁界シールド効果は、シールド層がある場合とない場合の基準面での磁界強度の最大値の差分から求めた。導電性シールド層の厚さはパッケージ上面および側面共に５０μｍとした。導電性シールド層の抵抗率は３０μΩｃｍであり、導電性シールド層のシート抵抗値は０．００６Ωである。
導電性シールド層７には、図１４に示すような識別マーク１０を形成した。文字１０Ａの太さは０．０８ｍｍであり、文字１０Ａの大きさは縦１ｍｍ、横０．７ｍｍとした。パッケージの方向を示すマーク１０Ｂは、直径を１ｍｍの円形とした。図１４に示すような識別マーク１０を、導電性シールド層７を切削することにより形成した。識別マーク１０の形成部分における導電性シールド層７の厚さを０μｍから５０μｍまで変化させ、磁界シールド効果との関係を解析した。導電性シールド層７の厚さが０μｍとき、マーク形成部分の導電性シールド層７は完全に削られて無くなった状態であり、その場合のシート抵抗値は無限大である。導電性シールド層７の厚さが５０μｍとき、マーク形成部分の導電性シールド層７は切削されておらず、その場合のシート抵抗値は０．００６Ωである。
Figure 2015233164
図１６および表１に示すように、導電性シールド層７における識別マーク１０の形成部分のシート抵抗値が低いほうが、磁界シールド効果が高くなる。携帯機器で使用される半導体パッケージ１においては、９００ＭＨｚでの磁界シールド効果を３４ｄＢ以上とすることが求められる。このため、導電性シールド層７における識別マーク１０の形成部分のシート抵抗値は０．２８Ω以下とすることが好ましい。
上述した実施形態の半導体パッケージ１は、携帯電話や携帯情報端末等の携帯通信機器に好適である。図１７は実施形態による携帯電話を示している。図１７に示す携帯電話１００は、ＣＰＵパッケージ１０１、メモリチップパッケージ１０２、音源チップパッケージ１０３、電源チップパッケージ１０４等を有している。これらＩＣパッケージ１０１、１０２、１０３、１０４はいずれもノイズ源となる。このようなＩＣパッケージ１０１、１０２、１０３、１０４に実施形態の半導体パッケージ１を適用することによって、携帯電話１００の通信時におけるノイズを抑制することができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体パッケージ、２…インターポーザ基板、３…半田ボール、４…半導体チップ、５…封止樹脂層、６…ＦＢＧＡ、７…導電性シールド層、８…ボンディングワイヤ、２１…絶縁基板、２２…第１の配線層、２２Ａ…グランド配線、２３…第２の配線層、２３Ａ…グランド配線、２４…ビア、２４Ａ…切断面を有するビア、２５…導体層、２６…穴埋め材、２７，２７１…ランド、２８，２９…半田レジスト層。

Claims (5)

  1. 第１の面と第２の面とを有する配線基板と、
    前記第１の面に設けられた複数の外部接続端子と、
    前記第２の面上に搭載された素子を封止するように前記第２の面上に設けられた封止樹脂層と、
    前記封止樹脂層を覆う導電性シールド層と、を具備し、
    前記導電性シールド層は、その周囲に対して凹形状となるマーク部分を有し、
    前記マーク部分における前記導電性シールド層の表面粗さは、前記マーク部分以外の部分における前記導電性シールド層の表面粗さよりも小さいことを特徴とする電子部品。
  2. 前記導電性シールド層は、前記配線基板の側面に露出した導体層を介して前記外部接続端子の一部の端子に電気的に接続され、
    前記一部の端子は、グランド電位になることが可能であることを特徴とする請求項１に記載の電子部品。
  3. 前記配線基板の側面に露出した前記導体層の最大間隔が４ｍｍ以下であることを特徴とする請求項２に記載の電子部品。
  4. 前記導電性シールド層と前記配線基板の側面に露出した前記導体層との接触面積抵抗率が３００ｍΩ・ｍｍ２以下であることを特徴とする請求項２または３に記載の電子部品。
  5. 前記マーク部分は、前記導電性シールド層の厚さ方向の一部のみを削ることにより形成されていることを特徴とする請求項１ないし４のいずれか１項に記載の電子部品。
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TW (2) TWI452666B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018170421A (ja) * 2017-03-30 2018-11-01 太陽誘電株式会社 電子部品モジュール、及び電子部品モジュールの製造方法
US10490512B2 (en) 2017-03-30 2019-11-26 Taiyo Yuden Co., Ltd. Method of making plural electronic component modules
JPWO2020105622A1 (ja) * 2018-11-21 2021-09-30 タツタ電線株式会社 シールドパッケージ
US11923280B2 (en) 2016-03-14 2024-03-05 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and manufacturing method thereof

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362196B2 (en) * 2010-07-15 2016-06-07 Kabushiki Kaisha Toshiba Semiconductor package and mobile device using the same
JP2012151326A (ja) 2011-01-20 2012-08-09 Toshiba Corp 半導体装置の製造方法、半導体装置及び電子部品のシールド方法
JP5512566B2 (ja) 2011-01-31 2014-06-04 株式会社東芝 半導体装置
CN103219295B (zh) * 2012-01-20 2015-12-16 环旭电子股份有限公司 适形掩模封装结构及检测方法
JP2013161831A (ja) 2012-02-01 2013-08-19 Mitsumi Electric Co Ltd 電子モジュール及びその製造方法
JP5703245B2 (ja) 2012-02-28 2015-04-15 株式会社東芝 無線装置、それを備えた情報処理装置および記憶装置
US8766654B2 (en) * 2012-03-27 2014-07-01 Universal Scientific Industrial Co., Ltd. Package structure with conformal shielding and inspection method using the same
JP5710558B2 (ja) 2012-08-24 2015-04-30 株式会社東芝 無線装置、それを備えた情報処理装置及び記憶装置
CN104756225A (zh) * 2012-09-20 2015-07-01 斯莱戈科技公司 极薄封装
JP5779227B2 (ja) * 2013-03-22 2015-09-16 株式会社東芝 半導体装置の製造方法
WO2014178422A1 (ja) * 2013-05-02 2014-11-06 富士フイルム株式会社 エッチング液およびエッチング液のキット、これを用いたエッチング方法および半導体基板製品の製造方法
JP5549769B1 (ja) * 2013-08-26 2014-07-16 Ｔｄｋ株式会社 モジュール部品の製造方法
JP5684349B1 (ja) * 2013-09-10 2015-03-11 株式会社東芝 半導体装置および半導体装置の検査方法
JP6219155B2 (ja) * 2013-12-13 2017-10-25 東芝メモリ株式会社 半導体装置の製造方法
JP2015115552A (ja) 2013-12-13 2015-06-22 株式会社東芝 半導体装置およびその製造方法
JP6418625B2 (ja) * 2013-12-13 2018-11-07 東芝メモリ株式会社 半導体装置の製造方法
JP6163421B2 (ja) 2013-12-13 2017-07-12 株式会社東芝 半導体装置、および、半導体装置の製造方法
JP6199724B2 (ja) 2013-12-13 2017-09-20 東芝メモリ株式会社 半導体装置の製造方法
JP6190264B2 (ja) 2013-12-13 2017-08-30 東芝メモリ株式会社 半導体製造装置
JP2015115558A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置
JP6088964B2 (ja) 2013-12-13 2017-03-01 株式会社東芝 半導体製造装置
KR102245134B1 (ko) * 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
WO2015194435A1 (ja) * 2014-06-20 2015-12-23 株式会社村田製作所 回路モジュール及びその製造方法
WO2016121491A1 (ja) * 2015-01-30 2016-08-04 株式会社村田製作所 電子回路モジュール
JP2016192445A (ja) 2015-03-30 2016-11-10 株式会社東芝 メモリ装置
CN107535080B (zh) * 2015-05-14 2019-08-06 株式会社村田制作所 电子电路模块
US9570406B2 (en) * 2015-06-01 2017-02-14 Qorvo Us, Inc. Wafer level fan-out with electromagnetic shielding
WO2017011453A1 (en) * 2015-07-13 2017-01-19 Laird Technologies, Inc. Thermal management and/or emi mitigation materials with custom colored exterior surfaces
JP6418605B2 (ja) * 2015-07-31 2018-11-07 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
US10535611B2 (en) 2015-11-20 2020-01-14 Apple Inc. Substrate-less integrated components
JP2017168704A (ja) 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体装置の製造方法および半導体装置
JP6107998B1 (ja) * 2016-03-23 2017-04-05 Tdk株式会社 電子回路パッケージ
JP6407186B2 (ja) * 2016-03-23 2018-10-17 Tdk株式会社 電子回路パッケージ
JP6741456B2 (ja) * 2016-03-31 2020-08-19 Fdk株式会社 多層回路基板
KR20170127324A (ko) * 2016-05-11 2017-11-21 (주)제이티 반도체소자 캐리어, 이의 제조방법 및 이를 포함하는 소자핸들러
JP6832666B2 (ja) 2016-09-30 2021-02-24 株式会社ディスコ 半導体パッケージの製造方法
JP6800745B2 (ja) * 2016-12-28 2020-12-16 株式会社ディスコ 半導体パッケージの製造方法
JP6602324B2 (ja) 2017-01-17 2019-11-06 株式会社東芝 無線装置
JP6815880B2 (ja) 2017-01-25 2021-01-20 株式会社ディスコ 半導体パッケージの製造方法
US9831197B1 (en) * 2017-02-02 2017-11-28 Sigurd Microelectronics Corp. Wafer-level package with metal shielding structure and the manufacturing method thereof
JP6602326B2 (ja) * 2017-02-06 2019-11-06 株式会社東芝 無線装置
JP6887326B2 (ja) 2017-06-28 2021-06-16 株式会社ディスコ 半導体パッケージの形成方法
JP6999350B2 (ja) * 2017-10-05 2022-01-18 株式会社ディスコ パッケージ基板の加工方法
JP2019087639A (ja) * 2017-11-07 2019-06-06 住友ベークライト株式会社 電子装置の製造方法
JP2019087638A (ja) * 2017-11-07 2019-06-06 住友ベークライト株式会社 電子装置の製造方法
JP6776280B2 (ja) * 2018-01-10 2020-10-28 株式会社東芝 無線通信モジュール、プリント基板、および製造方法
JP7047893B2 (ja) 2018-02-15 2022-04-05 株式会社村田製作所 高周波モジュール
JP7193920B2 (ja) 2018-03-09 2022-12-21 株式会社ディスコ パッケージ基板の加工方法
JP7093210B2 (ja) 2018-03-28 2022-06-29 株式会社ディスコ 板状物の加工方法
US20190318984A1 (en) * 2018-04-17 2019-10-17 STATS ChipPAC Pte. Ltd. Semiconductor Device and Method of Forming Conductive Vias to Have Enhanced Contact to Shielding Layer
KR102240705B1 (ko) * 2018-10-11 2021-04-15 삼성전기주식회사 전자 부품
US11139224B2 (en) * 2019-12-05 2021-10-05 Qualcomm Incorporated Package comprising a substrate having a via wall configured as a shield
US20200219825A1 (en) * 2020-03-19 2020-07-09 Intel Corporation Memory device package with noise shielding
US11605598B2 (en) * 2020-04-17 2023-03-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
CN115516619A (zh) * 2020-05-22 2022-12-23 三菱电机株式会社 半导体装置、半导体装置的制造方法
CN112563247B (zh) * 2021-02-24 2022-04-22 甬矽电子(宁波)股份有限公司 一种电磁屏蔽封装结构和电磁屏蔽封装方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223761A (ja) * 1996-02-15 1997-08-26 Nitto Denko Corp 半導体装置およびその製造方法
JPH10284873A (ja) * 1997-04-04 1998-10-23 Hitachi Ltd 半導体集積回路装置およびｉｃカードならびにその製造に用いるリードフレーム
JPH11156565A (ja) * 1997-11-28 1999-06-15 Toshiba Corp 金属層へのマーク付け方法と金属層および半導体装置
JP2002353349A (ja) * 2001-05-24 2002-12-06 Kyocera Corp 電子部品収納用パッケージの蓋体およびこれを用いた電子部品収納用パッケージ
JP2004297554A (ja) * 2003-03-27 2004-10-21 Seiko Epson Corp 圧電発振器及び圧電発振器を利用した携帯電話装置および圧電発振器を利用した電子機器
JP2009218484A (ja) * 2008-03-12 2009-09-24 Tdk Corp 電子モジュール、および電子モジュールの製造方法
JP2010114291A (ja) * 2008-11-07 2010-05-20 Renesas Technology Corp シールド付き電子部品およびその製造方法
JP2010153607A (ja) * 2008-12-25 2010-07-08 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047898A (en) * 1989-11-13 1991-09-10 International Business Machines Corporation Deflectable contact for providing positive surface contact for shielding electromagnetic interference
JP3432982B2 (ja) * 1995-12-13 2003-08-04 沖電気工業株式会社 表面実装型半導体装置の製造方法
JP2003115578A (ja) * 2001-10-05 2003-04-18 Canon Inc 不揮発固体磁気メモリ装置、該不揮発固体磁気メモリ装置の製造方法およびマルチ・チップ・パッケージ
TW552689B (en) * 2001-12-21 2003-09-11 Siliconware Precision Industries Co Ltd High electrical characteristic and high heat dissipating BGA package and its process
US6998532B2 (en) * 2002-12-24 2006-02-14 Matsushita Electric Industrial Co., Ltd. Electronic component-built-in module
US7167375B2 (en) * 2004-01-16 2007-01-23 Motorola, Inc. Populated printed wiring board and method of manufacture
TWI236768B (en) * 2004-10-21 2005-07-21 Chipmos Technologies Inc Low noise multi chip image sensor package
JP2006190767A (ja) * 2005-01-05 2006-07-20 Shinko Electric Ind Co Ltd 半導体装置
JP2006278805A (ja) * 2005-03-30 2006-10-12 Elpida Memory Inc 半導体装置
JP4619209B2 (ja) * 2005-06-28 2011-01-26 パナソニック株式会社 半導体素子実装方法および半導体素子実装装置
JP2007134493A (ja) * 2005-11-10 2007-05-31 Fujifilm Corp 半導体素子のパッケージ
US7569811B2 (en) * 2006-01-13 2009-08-04 Ionics Mass Spectrometry Group Inc. Concentrating mass spectrometer ion guide, spectrometer and method
TWI334215B (en) * 2007-01-26 2010-12-01 Advanced Semiconductor Eng Semiconductor package having electromagnetic shielding cap
TWI337399B (en) * 2007-01-26 2011-02-11 Advanced Semiconductor Eng Semiconductor package for electromagnetic shielding
TWI349357B (en) * 2007-05-30 2011-09-21 Advanced Semiconductor Eng Emi shielded semiconductor package and method for manufacturing the same
JP2009033114A (ja) * 2007-06-29 2009-02-12 Tdk Corp 電子モジュール、及び電子モジュールの製造方法
EP2009692A1 (en) * 2007-06-29 2008-12-31 TDK Corporation Electronic module and fabrication method thereof
US8212339B2 (en) * 2008-02-05 2012-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US7989928B2 (en) * 2008-02-05 2011-08-02 Advanced Semiconductor Engineering Inc. Semiconductor device packages with electromagnetic interference shielding
US20100020518A1 (en) * 2008-07-28 2010-01-28 Anadigics, Inc. RF shielding arrangement for semiconductor packages
US20100207257A1 (en) * 2009-02-17 2010-08-19 Advanced Semiconductor Engineering, Inc. Semiconductor package and manufacturing method thereof
JP2010197758A (ja) * 2009-02-25 2010-09-09 Seiko Epson Corp 画像形成装置および潜像担持体ユニット
US8212340B2 (en) * 2009-07-13 2012-07-03 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8368185B2 (en) * 2009-11-19 2013-02-05 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8030750B2 (en) * 2009-11-19 2011-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
JP2011124413A (ja) 2009-12-11 2011-06-23 Murata Mfg Co Ltd 電子部品モジュールの製造方法及び電子部品モジュール
US9362196B2 (en) * 2010-07-15 2016-06-07 Kabushiki Kaisha Toshiba Semiconductor package and mobile device using the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223761A (ja) * 1996-02-15 1997-08-26 Nitto Denko Corp 半導体装置およびその製造方法
JPH10284873A (ja) * 1997-04-04 1998-10-23 Hitachi Ltd 半導体集積回路装置およびｉｃカードならびにその製造に用いるリードフレーム
JPH11156565A (ja) * 1997-11-28 1999-06-15 Toshiba Corp 金属層へのマーク付け方法と金属層および半導体装置
JP2002353349A (ja) * 2001-05-24 2002-12-06 Kyocera Corp 電子部品収納用パッケージの蓋体およびこれを用いた電子部品収納用パッケージ
JP2004297554A (ja) * 2003-03-27 2004-10-21 Seiko Epson Corp 圧電発振器及び圧電発振器を利用した携帯電話装置および圧電発振器を利用した電子機器
JP2009218484A (ja) * 2008-03-12 2009-09-24 Tdk Corp 電子モジュール、および電子モジュールの製造方法
JP2010114291A (ja) * 2008-11-07 2010-05-20 Renesas Technology Corp シールド付き電子部品およびその製造方法
JP2010153607A (ja) * 2008-12-25 2010-07-08 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11923280B2 (en) 2016-03-14 2024-03-05 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and manufacturing method thereof
JP2018170421A (ja) * 2017-03-30 2018-11-01 太陽誘電株式会社 電子部品モジュール、及び電子部品モジュールの製造方法
US10490512B2 (en) 2017-03-30 2019-11-26 Taiyo Yuden Co., Ltd. Method of making plural electronic component modules
US10756024B2 (en) 2017-03-30 2020-08-25 Taiyo Yuden Co., Ltd. Electronic component module and method of manufacturing the same
JPWO2020105622A1 (ja) * 2018-11-21 2021-09-30 タツタ電線株式会社 シールドパッケージ
JP7385596B2 (ja) 2018-11-21 2023-11-22 タツタ電線株式会社 シールドパッケージ
US12016165B2 (en) 2018-11-21 2024-06-18 Tatsuta Electric Wire & Cable Co., Ltd. Shield package

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