DE69535712T2 - Methode zur Herstellung eines Halbleiterchipträgers - Google Patents

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Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterchipträgers.
  • Beschreibung des Standes der Technik
  • In den vergangenen Jahren haben enorme Fortschritte hinsichtlich der Halbleitertechnologie, der Speicherkapazität und der Softwareentwicklung stattgefunden. Die Fortschritte bei der Halbleiterpackung bei Verbindungstechnologien und beim Leiterplattenzusammenbau waren hingegen nicht derart ausgeprägt. Die Größe der Halbleiterpackung und die Anzahl der Zuleitungen, die von dieser aufgenommen werden können, stellen derzeit die wichtigsten beschränkenden Faktoren dar, die die Geschwindigkeit und die Funktionalität von Computern bestimmen. Es ist ein Kompromiss zwischen dem Herstellen von Halbleiterpackungen mit einer höheren Anzahl von Zuleitungen und der damit in Zusammenhang stehenden Zunahme der Komponentengröße einzugehen. Mehr Zuleitungen bedeuten eine schnellere und effizientere Übertragung von Information. Mehr Zuleitungen nehmen jedoch auch mehr Raum in Anspruch, was die Kosten steigert und zu einer Verlangsamung des elektrischen Signals bei dessen Übertragung an die Schnittstelle mit anderen Vorrichtungen beiträgt.
  • Was Halbleiterpackungen angeht, so sind derzeit viele verschiedene Formen und Größen hiervon erhältlich. Zu den herkömmlichen Halbleiterpackungstechnologien zählen die Laminierungskeramiktechnologie, die Presskeramiktechnologie und die Formungskunststofftechnologie.
  • Entsprechend der Laminierungskeramiktechnologie wird ein Halbleiterchip an einer keramischen Packung angebracht, die einen Zuleitungsrahmen aufweist, der sich hiervon wegerstreckt. Kontaktierflächen an dem Chip werden mit den Zuleitungen unter Verwendung von Kontaktierdrähten verbunden. Anschließend wird eine Kappe auf die keramische Packung geklebt, wodurch der Chip und die inneren Abschnitte der Zuleitungen innerhalb der Packung abgedichtet bzw. versiegelt werden.
  • Bei der Presskeramiktechnologie wird ein Halbleiterchip an einem unteren Abschnitt einer keramischen Packung angebracht, die sich hiervon wegerstreckende Zuleitungen aus einem Zuleitungsrahmen aufweist. Nach der Drahtkontaktierprozedur wird ein oberer Abschnitt der keramischen Packung an dem unteren Abschnitt der keramischen Packung angeklebt, um den Chip und die inneren Abschnitte der Zuleitungen innerhalb der Packung abzudichten bzw. zu versiegeln.
  • Bei der Formungskunststofftechnologie ist ein Halbleiterchip derart ausgestaltet, dass eine Aufnahme innerhalb einer Kunststoffpackung möglich wird, aus der sich ein Satz von Zuleitungen herauserstreckt. In den anfänglichen Schritten der Fertigung wird der Chip in einer Position angebracht, in der er von den Zuleitungen aus einem Zuleitungsrahmen umgeben ist. Anschließend findet das Substratkontaktieren statt, woraufhin ein Spritzgussprozess ausgeführt wird, durch den eine Kunststoffpackung gebildet wird, innerhalb der der Chip und die inneren Abschnitte der Zuleitungen abgedichtet bzw. versiegelt sind. Die Zuleitungen werden anschließend gebogen, wodurch sie die fertige Packung bilden. Die Schritte, die zur Bildung einer herkömmlichen Formungskunststoffpackung erforderlich sind, erschließen sich besser aus dem in 1 dargestellten Flussdiagramm.
  • Wie aus 2 ersichtlich ist, sind herkömmliche Packungszuleitungen üblicherweise für eine Montierung (beispielsweise auf einer Leiterplatte) unter Verwendung einer PTH-Technologie (plated through hole PTH, plattiertes Durchgangsloch) oder einer SMT-Technologie (surface-mounted technology, Oberflächenmontierungstechnologie) ausgelegt.
  • Bei der PTH-Technologie wird ein leitfähiges PTH in einer Leiterplatte ausgebildet. Jede Zuleitung einer Packung wird durch ein entsprechendes PTH eingeführt und anschließend verlötet, sodass sich eine Lötstelle bildet, die die Zuleitung in leitfähigem Kontakt mit dem PTH befestigt.
  • Bei der SMT-Montierung wird jede Zuleitung einer Packung – anstatt dass sie derart angelötet wird, dass sie sich durch ein PTH in einer Leiterplatte erstreckt – an einem leitfähigen Abschnitt einer oberen Oberfläche der Leiterplatte angelötet. Ist die Packung ein zuleitungsfreier Chipträger, so wird ein leitfähiger Abschnitt der Packung an einem leitfähigen Abschnitt einer oberen Oberfläche der Leiterplatte angelötet, was als Kontaktierfläche (bonding pad) bekannt ist. Eine Lötstelle hält sodann jede Zuleitung des zuleitungsbehafteten Chipträgers oder jeden leitfähigen Abschnitt des zuleitungsfreien Chipträgers in Befestigungsbeziehung zu der Leiterplatte. Entsprechend der SMT-Montierung kann jede Zuleitung eines zuleitungsbehafteten Chipträgers eine Möwenflügelausgestaltung, („gullwing"), eine J-Zuleitungsausgestaltung („J-lead") oder eine Anschlagszuleitungsausgestaltung („butt lead") aufweisen.
  • Verschiedene herkömmliche PTH- und SMT-Packungen sind in 2 gezeigt. Die PTH-Packungen beinhalten DIP (dual in-line package DIP, Doppel-Inline-Packung), SH-DIP (shrink DIP, Schrumpf-DIP), SK-DIP (skinny DIP) oder SL-DIP (slim DIP), SIP (single in-line package SIP, Einzel-Inline-Packung), ZIP (zig-zag in-line package ZIP, Zickzack-Inline-Packung) und PGA (pin grid array PGA, Pingitterfeld). Die SMT-Packungen beinhalten SO oder SOP (small outline package SOP, kleine Outline-Packung), QFP (quad flat package), LCC (leadless chip carrier LCC, zuleitungsfreier Chipträger) und PLCC SOJ (plastic leaded chip carrier with butt leads PLCC SOJ, zuleitungsbehafteter Chipträger aus Kunststoff mit Anschlagszuleitungen).
  • QFPs entsprechend denjenigen, die in 2 gezeigt sind, werden üblicherweise unter Verwendung der vorstehend beschriebenen Formungskunststofftechnik hergestellt. Die meisten QFPs werden unter Verwendung eines einschichtigen Zuleitungsrahmens hergestellt, der eine einzelne Reihe von gebogenen Zuleitungen bereitstellt, die sich von jeder der vier Seiten der QFP wegerstrecken.
  • Darüber hinaus sind mehrreihige Zuleitungsausgestaltungen bekannt. So ist beispielsweise bekannt, zwei Reihen von Zuleitungen bereitzustellen, die unter Verwendung von zwei verschiedenen Zuleitungsrahmen in vertikaler Beabstandung sowie mit wechselseitiger Isolierung und einer Erstreckung von den Seiten einer QFP weg ausgebildet sind. Darüber hinaus ist bekannt, Reihen von mehreren Zuleitungen bereitzustellen, die unter Verwendung von vertikal beabstandeten Zuleitungsrahmen mit benachbarten Reihen von Zuleitungen gebildet sind, die mittels eines gasförmigen Dielektrikums, so beispielsweise mittels Luft voneinander getrennt sind. Mit Blick auf die Drahtkontaktierprozedur ist in Verbindung mit herkömmlichen Halbleiterchippackungen bekannt, bei PGA-Packungen Kontaktierflächen auf verschiedenen gestuften Niveaus zu positionieren.
  • Die vorbeschriebenen Halbleiterchippackungen weisen vielerlei Unzulänglichkeiten auf. So treten beispielsweise bei der QFP-Technologie aus einer Mehrzahl von Gründen zahlreiche Beschränkungen auf. So beinhaltet beispielsweise die Formungskunststofftechnologie, die üblicherweise zur Herstellung von QFPs verwendet wird, im Anschluss an die Drahtkontaktierprozedur verschiedene Prozesse, die nachteilige Auswirkungen auf die Kontaktierintegrität haben können. Zu diesen Prozeduren zählen das Abdichten bzw. Versiegeln, die Schritte des Hochdruckspritzgießens und des Abkühlens/Erwärmens sowie das Biegen der Zuleitungen zum Erreichen der gewünschten Zuleitungsausgestaltungen, wodurch eine Bewegung des Kontaktierdrahtes, ein Reißen und/oder eine Kurzschlussbildung auftreten können. Darüber hinaus ist der Verkapselungsprozesses auf die Verwendung von Formungsverbindungen mit niedriger thermischer Leitfähigkeit beschränkt, was zu einer Leistung führen kann, die geringer als die optimale Leistung ist.
  • Die Verwendung von Zuleitungsrahmen während der Herstellung von QFP-Halbleiterpackungen und dergleichen bringt zudem zahlreiche Nachteile mit sich. Zunächst können die Typen von Chips, aus denen herkömmliche Zuleitungsrahmen ausgestanzt werden, sehr kostenintensiv sein, was von der Anzahl komplizierter Eigenschaften und der Menge des zu verwendenden Materials abhängt. Darüber hinaus bedingen die Herstellungstoleranzen, die beim Ausstanzen von größeren Größen aufweisenden notwendigen Elementen erforderlich sind, dass das Ausstanzen von Zuleitungsrahmen ein Prozess mit niedriger Ausbeute ist. Zudem werden Packungen, die Zuleitungsrahmen beinhalten, üblicherweise nach der Chipplatzierung an einem Punkt getestet, der derart spät innerhalb des Herstellungsprozesses ist, dass für den Fall, dass sich die Packung als defektiv erweist, jeder Wert, der bereits eingearbeitet ist, wertlos wird. Darüber hinaus beschränken Zuleitungsrahmen üblicherweise den Chipplattierungsprozesses auf Prozeduren wie das einreihige Peripherieflächenkontaktieren oder das bandautomatisierte Kontaktieren (tape automated bonding TAB), was Beschränkungen hinsichtlich der Platzierungsoptionen und der Flexibilität mit sich bringt. Ist darüber hinaus die herkömmliche QFP fertig, so wird es schwierig, wenn nicht gar unmöglich, Reparaturen an einer oder mehreren der Komponenten der Packung vorzunehmen. So führt im Allgemeinen bei der herkömmlichen Packungstechnologie, wenn die Anzahl der benötigten Zuleitungen zunimmt, was durch die Zunahme der Geschwindigkeit und der Funktionalität des jeweiligen Chips wie auch der Größe des Zuleitungsrahmens bedingt ist, dies zu einer Erhöhung der Herstellungs- und Bearbeitungskosten sowie zu einer Absenkung der Effizienz aufgrund der zunehmenden Abstände, die das Signal zurücklegen muss.
  • Packungen vom QFP-Typ nehmen zudem tendenziell einen großen Teil der Leiterplattenfläche ein, was teilweise von der Verwendung der Zuleitungsrahmen während der Herstellung hiervon herrührt. So erfordern beispielsweise QFPs, die unter Verwendung eines ein Niveau aufweisenden Zuleitungsrahmens hergestellt worden sind und daher nur eine einzige Reihe von Zuleitungen mit einer Erstreckung von den Seiten der QFP aus aufweisen, üblicherweise eine Leiterplattenfläche von annähernd 900 mm2 für eine 208 Pins aufweisende QFP und üblicherweise eine Leiterplattenfläche von 1832 mm2 für eine 304 Pins aufweisende QFP.
  • Mehrreihige Zuleitungsrahmenpackungen nehmen in gewissem Umfang weniger Leiterplattenfläche in Bezug auf die Anzahl der bereitgestellten Zuleitungen ein. Gleichwohl können zahlreiche Beschränkungen herkömmliche mehrreihige zuleitungsbehaftete Packungen für bestehende und für die Zukunft zu erwartende Anforderungen an Packungen ungeeignet machen. Die herkömmliche Struktur ist üblicherweise auf zwei Reihen von Zuleitungen pro Seite beschränkt, wobei sämtliche Zuleitungen von beiden Reihen derart versetzt sein müssen, dass eine Oberflächenmontierung entsprechend der herkömmlichen Montierungstechnologie zur Ausführung kommen kann. Derartige Eigenschaften können überflüssigerweise die Menge an Leiterplattenfläche, die zum Montieren erforderlich ist, erhöhen. Darüber hinaus werden Leiterplattenrahmen üblicherweise während des Herstellens der vorbeschriebenen herkömmlichen Struktur verwendet, weshalb eine derartige Struktur an der Wechselwirkung zwischen den inhärenten Leistungsbeschränkungen und der zusätzlichen Komplexität, siehe oben, leidet.
  • PGA-Packungen mit einer gestuften Ausgestaltung unterliegen ebenfalls Einschränkungen. So sind PGAs im Unterschied zu QFPs im Allgemeinen für SMT-Anwendungen nicht geeignet. Anstatt dessen werden PDAs üblicherweise unter Verwendung der PTH-Technologie montiert oder in eine Fassung gesteckt. Zudem nehmen PDAs beträchtliche Mengen des Leiterplattenraumes sowie des Raumes und des Volumens der Leiterplatte ein, weshalb der Raum und das Volumen in der Leiterplatte ein Hindernis bei der Herstellung von hochdichten Schaltungsausgestaltungen sein können. Darüber hinaus sind PGAs üblicherweise kostenintensiv, was von den Kosten des keramischen Packungsmaterials wie auch der verwendeten hartgelöteten Pinanordnung herrührt.
  • Aus dem Vorbeschriebenen ergibt sich, dass herkömmliche Halbleiterpackungen große Mengen des Plattenraumes einnehmen, kostenintensiv sind, oftmals Schwierigkeiten bei der Herstellung aufwerfen, aufgrund von nach der Chipanbringung und dem Drahtkontaktieren, die tendenziell die Kontaktierintegrität beeinträchtigen, ausgeführten Prozeduren ungenügende Leistung erbringen und nach der Herstellung schwerlich oder überhaupt nicht zu reparieren sind. Als Ergebnis dieser Beschränkungen ist die derzeit geläufige Halbleiterpackungstechnologie nicht ausreichend, um den Anforderungen an bestehende und/oder zukünftige Halbleiter- und Computertechnologien gerecht zu werden. Der Halbleiterpackungstechnologie ist es bislang nicht gelungen, mit der Siliziumschichttechnologie Schritt zu halten, wobei für den Fall, dass Computer- und Mikroprozessorgeschwindigkeiten weiter zunehmen und die Raumeffizienz zunehmend wichtig wird, Halbleiterchippackungen mit noch kleineren Flächenanforderungen benötigt werden. Die vorstehend erläuterten Halbleiterchippackungen genügen den aktuellen und den zu erwartenden Anforderungen an Halbleiter und Computer nicht mehr.
  • Aus den Druckschriften GB-2 196 178 A , US 4,931,908 A und US 4,766,479 A ist ein Halbleiterchipträger bekannt, der einen Halbleiterchip enthält, bei dem Zuleitungen zum Einsatz kommen, die einzeln ohne Verwendung eines Zuleitungsrahmens gebildet sind. Die Zuleitungen erstrecken sich durch die Seitenwände des Trägers und sind mit dem Halbleiterchip verbunden. Bei den Trägern gemäß den Druckschriften GB-2 196 178 A und US 4,931,908 A sind die Zuleitungen vorzugsweise an den Seitenwänden durch Formen der Seitenwände um Abschnitte der Zuleitungen herum gesichert. Die Druckschrift US 4,766,479 A führt hierzu nichts aus. Die Zuleitungen aus der Druckschrift GB-2 196 178 A sind im Wesentlichen L-förmig. Die Druckschrift EP 0 155 044 A2 offenbart einen Halbleiterchipträger zum Halten eines Halbleiterchips mit einer Mehrzahl von Zuleitungen, die sich von der unteren Oberfläche hiervon wegerstrecken und die unter Verwendung eines Zuleitungsrahmens gebildet sind.
  • Zusammenfassung der Erfindung
  • Entsprechend besteht eine Aufgabe der vorliegenden Erfindung darin, ein Verfahren zum Herstellen eines vorgefertigten Halbleiterchipträgers bereitzustellen, das eine geringere Menge an Plattenfläche einnimmt, eine erhöhte Anzahl von Kontakten bereitstellt und in der Lage ist, den Bedürfnissen von bestehenden und zu erwartenden Halbleiter- und Computertechnologien gerecht zu werden.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zur Herstellung eines Halbleiterchipträgers ohne Verwendung von Zuleitungsrahmen bereitzustellen.
  • Diese und weitere Aufgaben werden von einem Verfahren zum Herstellen eines Halbleiterchipträgers gemäß Definition in den Ansprüchen gelöst.
  • Kurzbeschreibung der Zeichnung
  • 1 ist ein Flussdiagramm zur Darstellung von Schritten bei einem herkömmlichen Verfahren zum Herstellen einer Halbleiterpackung.
  • 2 ist eine Ansicht, die herkömmliche PTH- und SMT-Halbleiterpackungen zeigt.
  • 3 ist eine perspektivische Ansicht eines zweilagigen Ausführungsbeispieles eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung.
  • 4 ist eine perspektivische Teilansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 3.
  • 5 ist eine perspektivische Ansicht eines zwölfseitigen Halbleiterchipträgers entsprechend der vorliegenden Erfindung.
  • 6 ist eine perspektivische Teilansicht eines achtseitigen Halbleiterchipträgers entsprechend der vorliegenden Erfindung.
  • 7(a) ist eine perspektivische Ansicht eines zweireihigen Ausführungsbeispieles eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung vor dem aneinander und an dem Boden erfolgenden Befestigen der Seitenwände.
  • 7(b) ist eine perspektivische Ansicht eines zweireihigen Ausführungsbeispieles eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung vor dem aneinander und an dem Boden erfolgenden Befestigen der Seitenwände.
  • 8(a) ist eine perspektivische Ansicht einer SMT-Zuleitung mit einem L-förmigen Fußabschnitt in einer Ausgestaltung entsprechend der vorliegenden Erfindung und mit einer Positionierung an einer Kontaktierfläche eines mehrschichtigen Leiters, so beispielsweise einer Leiterplatte.
  • 8(b) ist eine perspektivische Ansicht einer SMT-Zuleitung entsprechend der vorliegenden Erfindung mit einem L-förmigen Fußabschnitt und einem horizontalen Stabilitätsabschnitt.
  • 9 ist eine perspektivische Ansicht einer weiteren SMT-Zuleitung mit einem L-förmigen Fußabschnitt in einer Ausgestaltung entsprechend der vorliegenden Erfindung.
  • 10 ist eine perspektivische Teilansicht einer leitfähigen Zuleitung, die in eine Seitenwand eingeführt ist, die eine isolierende Struktur zum Verhindern eines übermäßigen Einführens der Zuleitung beinhaltet.
  • 11 ist eine perspektivische Ansicht einer weiteren SMT-Zuleitung mit einem L-förmigen Fußabschnitt in einer Ausgestaltung entsprechend der vorliegenden Erfindung.
  • 12 ist eine perspektivische Ansicht einer SMT-Zuleitung mit einem geraden oder einem Anschlagszuleitungsfußabschnitt in einer Ausgestaltung entsprechend der vorliegenden Erfindung.
  • 13 ist eine perspektivische Ansicht einer PTH-Zuleitung mit einer Ausgestaltung entsprechend der vorliegenden Erfindung.
  • 14 ist eine perspektivische Teilansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 3.
  • 15 ist eine perspektivische Ansicht eines dreilagigen Ausführungsbeispieles eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung.
  • 16 ist eine perspektivische Teilansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 15.
  • 17 ist eine Teilseitenansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 15 vor dem Einführen der Zuleitungen, wobei eine gepunktete Linie sich wiederholende Sätze von Durchgangsanordnungen segmentiert.
  • 18 ist eine Teilseitenansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 15 nach dem Einführen der Zuleitungen, wobei eine gepunktete Linie sich wiederholende Sätze von Kontaktanordnungen segmentiert.
  • 19 ist eine perspektivische Teilansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 15, wobei Einzelheiten der Drahtkontaktierung gezeigt sind.
  • 20 ist eine perspektivische Teilansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 15, wobei Einzelheiten der Zuleitungsgrenzflächen gezeigt sind.
  • 21 ist eine perspektivische Teilansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 15, wobei Einzelheiten der Zuleitungsgrenzfläche gezeigt sind.
  • 22 ist eine Teildraufsicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 15, wobei Einzelheiten der Fußabdrücke gezeigt sind und wobei eine gepunktete Linie sich wiederholende Sätze von Kontaktanordnungen segmentiert.
  • 23 ist eine Teildraufsicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 15, wobei Einzelheiten der Zuleitungsgrenzfläche gezeigt sind und wobei eine gepunktete Linie sich wiederholende Sätze von Kontaktanordnungen segmentiert.
  • 24 ist eine Teilseitenansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 15, wobei eine Kappe beinhaltet ist.
  • 25 ist eine Teilseitenansicht einer Cavity-down-Ausgestaltung (cavity down, Hohlraum nach unten) entsprechend dem Ausführungsbeispiel des Halbleiterchipträgers aus der Darstellung gemäß 15.
  • 26 ist eine Teilseitenansicht einer Chipvertiefungsausgestaltung entsprechend dem Ausführungsbeispiel des Halbleiterchipträgers aus der Darstellung gemäß 15, wobei eine Kappe beinhaltet ist.
  • 27 ist eine Teilseitenansicht einer Ausgestaltung mit gleichen oder ähnlichen Niveaus entsprechend dem Ausführungsbeispiel des Halbleiterchipträgers aus der Darstellung gemäß 15, wobei eine Kappe beinhaltet ist.
  • 28 ist eine Teilseitenansicht einer Plattformausgestaltung entsprechend dem Ausführungsbeispiel des Halbleiterchipträgers aus der Darstellung gemäß 15, wobei eine Kappe beinhaltet ist.
  • 29(a) ist eine perspektivische Teilansicht eines vierlagigen Ausführungsbeispieles eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung.
  • 29(b) ist eine perspektivische Teilansicht eines dreilagigen Ausführungsbeispieles eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung.
  • 30 ist eine Teilseitenansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 29(a) vor dem Einführen der Zuleitungen, wobei eine gepunktete Linie sich wiederholende Sätze von Durchgangsanordnungen segmentiert.
  • 31 ist eine Teilseitenansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 29(a) nach dem Einführen der Zuleitungen, wobei eine gepunktete Linie sich wiederholende Sätze von Kontaktanordnungen segmentiert.
  • 32 ist eine perspektivische Teilansicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 29(a), wobei Einzelheiten der Zuleitungsgrenzfläche gezeigt sind.
  • 33(a) ist eine perspektivische Teilansicht einer mehrere Wände umfassenden Ausgestaltung entsprechend dem Ausführungsbeispiel des Halbleiterchipträgers aus der Darstellung gemäß 29(a).
  • 33(b) ist eine perspektivische Ansicht einer Zuleitung mit einem Stabilisierungsabschnitt mit einem gekerbten Abschnitt mit einer Ausgestaltung zur Verwendung mit einer mehrere Wände umfassenden Ausgestaltung entsprechend der vorliegenden Erfindung.
  • 33(c) ist eine perspektivische Ansicht einer Zuleitung mit einem Stabilitätsabschnitt mit einem erhöhten Abschnitt mit einer Ausgestaltung zur Verwendung mit einer mehrere Wände umfassenden Ausgestaltung entsprechend der vorliegenden Erfindung.
  • 33(d) ist eine perspektivische Teilansicht der Zuleitung von 33(c) mit einer Ausbildung innerhalb der mehrere Wände umfassenden Ausgestaltung eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung.
  • 34 ist eine Teildraufsicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 29(a), wobei Einzelheiten der Fußabdrücke gezeigt sind und wobei eine gepunktete Linie sich wiederholende Mengen von Kontaktanordnungen segmentiert.
  • 35 ist eine Teildraufsicht des Ausführungsbeispieles des Halbleiterchipträgers aus der Darstellung gemäß 29(a), wobei Einzelheiten der Zuleitungsgrenzfläche gezeigt sind und wobei eine gepunktete Linie sich wiederholende Mengen von Kontaktanordnungen zeigt.
  • 36 ist eine perspektivische Teilansicht einer Ausgestaltung eines isolierenden Trenners entsprechend dem Ausführungsbeispiel des Halbleiterchipträgers aus der Darstellung gemäß 29(a).
  • 37 ist eine Teilseitenansicht einer Ausgestaltung eines isolierten Trenners entsprechend dem Ausführungsbeispiel des Halbleiterchipträgers aus der Darstellung gemäß 29(a), wobei eine Kappe beinhaltet ist.
  • 38 ist eine Teilseitenansicht einer Ausgestaltung entsprechend der vorliegenden Erfindung mit einer gestuften keramischen Komponente zur Vereinfachung des Kontaktierens von kleineren Chips mit großen Eingabe-Ausgabe-Eigenschaften.
  • 39(a) ist eine Teilseitenansicht einer Ausgestaltung entsprechend der vorliegenden Erfindung mit nichtkoplanaren Zuleitungen zur Vereinfachung des Montierens an einem mehrschichtigen Leiter, so beispielsweise einer mehrschichtigen Leiterplatte.
  • 39(b) ist eine perspektivische Teilansicht eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung mit koplanaren und nichtkoplanaren Zuleitungen zur Vereinfachung des Montierens an einem mehrschichtigen Leiter, so beispielsweise einer mehrschichtigen Leiterplatte.
  • 40 ist eine perspektivische Teilansicht eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung mit Zuleitungsdurchgängen mit abgerundeten Ecken.
  • 41 ist eine perspektivische Ansicht einer mehrere Chips umfassenden Ausgestaltung eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung.
  • 42 ist eine perspektivische Teilansicht eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung mit nach oben orientierten und nach unten orientierten Zuleitungen.
  • 43 ist eine perspektivische Teilansicht eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung mit sich zur Seite erstreckenden und sich nach unten erstreckenden Zuleitungen.
  • 44 ist eine Teilunteransicht eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung mit einer genesteten Ausgestaltung von sich nach unten erstreckenden Zuleitungen.
  • 45 ist eine Teilunteransicht eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung mit einer abgewandelten Anordnung der sich nach unten erstreckenden Zuleitungen.
  • 46 ist eine Teilunteransicht eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung mit einer genesteten Anordnung von sich nach unten erstreckenden Zuleitungen.
  • 47(a) ist eine Teilunteransicht eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung mit einer abgewandelten Anordnung von sich nach unten erstreckenden Zuleitungen.
  • 47(b) ist eine Teilunteransicht eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung mit einer Anordnung von sich nach unten erstreckenden Zuleitungen in einer Anordnung in Gruppen mit darin befindlichen H-förmigen Räumen.
  • 48 zeigt ein Paar von Flussdiagrammen, die ein herkömmliches Herstellungsverfahren mit einem Verfahren entsprechend der vorliegenden Erfindung vergleichen, wobei letzteres ausgeführt wird, um einen vorgefertigten Halbleiterchipträger herzustellen, zu transportieren und zu montieren.
  • 49(a) ist eine perspektivische Ansicht von Zuleitungen in einer aufrechtstehenden Position an einer Bandoliere während eines Herstellungsprozesses entsprechend der vorliegenden Erfindung.
  • 49(b) ist eine perspektivische Ansicht von Zuleitungen in einer Seitwärtspositionierung an einer Bandoliere während eines Herstellungsprozesses entsprechend der vorliegenden Erfindung.
  • 50 ist eine perspektivische Ansicht eines ersten Typs von Transportpackung entsprechend der vorliegenden Erfindung.
  • 51 ist eine perspektivische Ansicht des ersten Typs der Packung gemäß 50 mit einem darin befindlichen Halbleiterchipträger.
  • 52 ist eine perspektivische Teilansicht des ersten Typs der Packung gemäß 50 mit einem darin befindlichen Halbleiterchipträger.
  • 53 ist eine perspektivische Teilansicht des ersten Typs der Packung gemäß 50 mit einem weiteren darin befindlichen Halbleiterchipträger.
  • 54(a) ist eine Seitenansicht eines zweiten Typs von Transportpackung entsprechend der vorliegenden Erfindung.
  • 54(b) ist eine perspektivische Ansicht eines Halbleiterchipträgers, der insbesondere für die Verwendung mit dem Typ der Transportpackung aus der Darstellung gemäß 54(a) geeignet ist.
  • 55 ist eine perspektivische Ansicht eines dritten Typs von Transportpackung entsprechend der vorliegenden Erfindung.
  • 56 ist eine perspektivische Ansicht einer steckbaren Zuleitung in einer Ausgestaltung entsprechend der vorliegenden Erfindung.
  • 57 ist eine perspektivische Teilansicht des Halbleiterchipträgers entsprechend der vorliegenden Erfindung, die in eine Steckfassung eingesteckt ist.
  • 58 ist eine perspektivische Teilansicht eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung, der in eine weitere Steckfassung eingesteckt ist.
  • 59 ist eine perspektivische Teilansicht eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung, der in die Steckfassung aus der Darstellung gemäß 58 eingesteckt ist.
  • 60 ist eine perspektivische Teilansicht eines Ausführungsbeispieles eines Halbleiterchipträgers mit Zuleitungen, die sich gerade aus einer oder mehreren Seiten des Trägers herauserstrecken und nicht von den Ansprüchen mitumfasst sind.
  • 61 ist eine perspektivische Teilansicht eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung, der Zuleitungen umfasst, die eine abwechselnde Fußausgestaltung aufweisen.
  • 62 ist eine Draufsicht eines einlagigen Ausführungsbeispieles eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung.
  • 63 ist eine perspektivische Teilansicht eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung, wobei sich die Zuleitungen von wenigstens einer Reihe mit Durchkontaktierungen bzw. Vias abwechseln, die sich in ein Substrat, so beispielsweise eine Leiterplatte, hineinerstrecken.
  • 64 ist eine perspektivische Teilansicht eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung, wobei eine Anordnung von Kontaktiererweiterungen innerhalb des Trägers gezeigt ist.
  • 65 ist eine perspektivische Ansicht eines Ausführungsbeispieles einer abgerundeten Zuleitung.
  • 66 ist eine perspektivische Teilansicht eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung mit runden Zuleitungsdurchgängen.
  • 67 ist ein Diagramm, das verschiedene Ausführungsbeispiele entsprechend der vorliegenden Erfindung mit herkömmlicher QFP-Technologie beinhaltet.
  • Beschreibung des bevorzugten Ausführungsbeispieles
  • Ein vorgefertigter Halbleiterchipträger mit einer Herstellung entsprechend der vorliegenden Erfindung umfasst zwei Reihen von elektrisch leitfähigen Zuleitungen mit einer Anordnung auf mehreren vertikal beabstandeten Niveaus um den Umfang eines Trägers herum. Derartige Zuleitungen können zudem an der Oberseite oder Unterseite des Trägers angeordnet sein. Jede der Zuleitungen wird vor dem Chipanbringungsschritt als einzeln hergestellte Zuleitung und nicht als Teilelement eines Zuleitungsrahmens hergestellt und in den Halbleiterchipträger eingebaut, was die mehrere Niveaus aufweisende Struktur vereinfacht.
  • Die Zuleitungen des Halbleiterchipträgers können von anderen Niveaus an demjenigen Punkt, wo sich die Zuleitungen durch die Seitenwände des Trägers erstrecken, und/oder an demjenigen Punkt, wo die Zuleitungen mit einer Leiterplatte oder einer anderen Grenzflächenoberfläche verbunden sind, versetzt sein. Wenigstens letztere Ausgestaltung erlaubt, dass Leiterbahnen an der Leiterplatte zwischen den versetzten Zuleitungen geroutet werden.
  • Die Zuleitungen des Halbleiterchipträgers erstrecken sich in den Chipträger durch die Seitenwände des Chipträgers hindurch und bilden dabei eine Reihe von vertikal beabstandeten Reihen von mehreren Zuleitungen um den Halbleiterchip herum. Die Abschnitte der Zuleitungen mit einer Erstreckung durch die Seitenwände hindurch weisen daran ausgebildete Drahtkontaktieranschlüsse auf. Ein Drahtkontaktierisolator kann verwendet werden, um die Reihen von Zuleitungen zu trennen. Der Halbleiterchip kann innerhalb des Trägers montiert sein, wobei in einer Cavity-up-Ausgestaltung (cavity up, Hohlraum nach oben) die Umfangsflächen des Chips bezüglich der Leiterplatte nach oben und nach unten weisen oder wobei in einer Flip-Chip- oder Cavity-down-Ausgestaltung (cavity down, Hohlraum nach unten) die Umfangsflächen des Chips nach unten hin zu der Leiterplatte weisen.
  • Das Verkapseln des Halbleiterchipträgers der vorliegenden Erfindung wird mittels Verfüllen des Chiphohlraumes mit einer Epoxidsubstanz, einem Flüssigkristallpolymer, so beispielsweise VECTRA (einer Marke der Firma Hoechst Celanese), oder einem anderen Hochtemperaturmaterial bewerkstelligt. Der Halbleiterchipträger kann mit einer Kunststoffkomponente oder einer thermisch leitfähigen Kappe, die als Wärmesenke dienen, kappenartig bedeckt werden.
  • Der Halbleiterchipträger der vorliegenden Erfindung stellt eine Packung bereit, die im Vergleich zu bekannten Halbleiterpackungen eine verringerte Größe aufweist, jedoch die Anzahl der für den Designer und Anwender zur Verfügung stehenden Verbindungen vergrößert. Der Chipträger kann entweder mit der PTH- oder mit der SMT-Technologie steckbar oder kompatibel sein. Der Halbleiterchipträger ist vorgefertigt und wird vor dem Einführen des Halbleiterchips in den Träger getestet, wodurch die Ausbeuten des fertigen Erzeugnisses erhöht und die Gesamtkosten der Einheit verringert werden. Die Ausgestaltung des Chipträgers ermöglicht, dass der Halbleiterchip von mehreren Reihen von Flächen an dem Chip mit mehreren Niveaus von vertikal beabstandeten Reihen von Zuleitungen kontaktiert wird, während das sehr niedrige Profil des Chipträgers erhalten bleibt.
  • Der Halbleiterchipträger der vorliegenden Erfindung bietet eine bessere Koplanarität der Füße der Zuleitungen, wenn diese beispielsweise unter Verwendung der SMT-Methodologie montiert werden, wodurch ein Nichtkontakt zwischen den Zuleitungen und der Oberfläche der Leiterplatte vermieden wird. Eine derartige Koplanarität ist bei Verwendung herkömmlicher Packungstechnologien nicht immer möglich, was vom Verbiegen der Zuleitungen herrührt, das erforderlich ist, wenn ein Zuleitungsrahmen verwendet wird.
  • Einzelheiten im Zusammenhang mit der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die begleitende Zeichnung erläutert. Aus Gründen der Einfachheit werden dieselben Bezugszeichen in den begleitenden Figuren zur Bezeichnung derselben oder ähnlicher Komponenten der vorliegenden Erfindung verwendet.
  • Eine perspektivische Ansicht eines Ausführungsbeispieles des vorgefertigten Halbleiterchipträgers mit einer Herstellung entsprechend der vorliegenden Erfindung ist in 3 gezeigt. Eine Teilansicht des Ausführungsbeispieles von 3 ist in 4 gezeigt. Entsprechend dem Ausführungsbeispiel von 3 beinhaltet der Halbleiterchipträger einen Halbleiterchip 101, ein isolierendes Substrat 102 mit einem Boden 102a und einer Vielzahl von Seitenwänden 102b, eine Mehrzahl von Zuleitungen 103 mit unteren Zuleitungen 103a und oberen Zuleitungen 103b, eine Mehrzahl von Kontaktierflächen 104 mit einer Ausbildung an dem Halbleiterchip, eine Mehrzahl von Kontaktieranschlüssen 105 mit einer Ausbildung an den jeweiligen Zuleitungen 103 und eine Mehrzahl von Kontaktierdrähten 106, von denen jeder wenigstens eine der Kontaktierflächen 104 des Chips mit einem entsprechenden der Kontaktieranschlüsse 105, die an den Zuleitungen ausgebildet sind, verbindet.
  • Obwohl der Halbleiterchip und der Halbleiterchipträger des Ausführungsbeispieles gemäß 3 als viereckig dargestellt sind, können sowohl der Halbleiterchip wie auch der Chipträger eine andere Form aufweisen, so beispielsweise die Form eines Rechteckes mit Seiten unterschiedlicher Längen. Zudem kann die Anzahl der Seiten des Halbleiterchipträgers variiert werden, sodass die Träger beispielsweise zwölf Seiten, wie in 5 gezeigt ist, oder acht Seiten, wie in 6 gezeigt ist, aufweisen, was von der vorliegenden Erfindung mitumfasst ist. Die Chipträger gemäß 5 und 6 sind derart ausgestaltet, dass sie weniger Raum als vierseitige Chipträger einnehmen, und, wie in 6 gezeigt ist, zusätzliche Zuleitungen an den zusätzlichen Seiten bereitgestellt werden können, um eine noch größere Effizienz sicherzustellen. Entsprechend der Ausgestaltung von 6 können beispielsweise 40 zusätzliche Zuleitungen durch Positionieren von zehn zusätzlichen Zuleitungen innerhalb jeder der zusätzlichen Seitenwände bereitgestellt werden. Obwohl der Halbleiterchipträger derart dargestellt ist, dass er zwei Reihen von Zuleitungen 103 aufweist, kann darüber hinaus auch nur eine einzige Reihe von Zuleitungen verwirklicht sein, oder es können auch mehr als zwei Reihen von Zuleitungen verwirklicht sein, was nachstehend noch detaillierter beschrieben ist.
  • Der Halbleiterchip 101 des Halbleiterchipträgers kann ein Halbleiterchip sein, der eine einzelne Reihe von Kontaktierflächen 104 mit einer Anordnung entlang jeder der Kanten hiervon aufweist, wie in 3 gezeigt ist, oder auch ein Halbleiterchip, der beispielsweise zwei oder mehr Reihen von Kontaktierflächen mit einer Anordnung entlang jeder der Kanten hiervon aufweist. In letzterem Fall können die Kontaktierflächen 104 in geraden Reihen bzw. Zeilen und Spalten angeordnet sein, oder es können die Kontaktierflächen 104 in irgendeiner anderen Anordnung angeordnet sein. So können sie beispielsweise derart angeordnet sein, dass die Kontaktierflächen von benachbarten Reihen versetzt sind.
  • Das isolierende Substrat 102 des Halbleiterchipträgers besteht aus einem Flüssigkristallpolymer oder einem Material mit Eigenschaften, die denen eines Flüssigkristallpolymers gleich oder ähnlich sind. Vorzugsweise ist das Flüssigkristallpolymer für das isolierende Substrat 102 VECTRA (Marke), das einen thermischen Expansionskoeffizienten aufweist, der annähernd derselbe wie der thermische Expansionskoeffizient von Silikon oder diesem zumindest ähnlich ist.
  • Das isolierende Substrat 102 kann in einem Formungsprozess gebildet werden, der vor dem Einführen der Zuleitungen 103 in die Seitenwände 102b des Substrates und vor dem Montieren des Chips 101 an dem Boden 102a des Substrates ausgeführt wird. Während des Formungsprozesses wird eine Reihe von Zuleitungslöchern oder Durchgängen 107 innerhalb der Seitenwände 102b des Substrates geformt, wobei jeder der Durchgänge zur Aufnahme einer entsprechenden der Zuleitungen 103 dient und wobei eine Reihe von Gesimsen 108 innerhalb der Seitenwände des Substrates entlang des Umfanges ausgebildet ist, wo der Chip abgelegt wird. Die Gesimse 108 dienen dem Stützen der Zuleitungen 103 (beispielsweise während der Drahtkontaktierprozedur). Als Alternative zur Bildung des Zuleitungsdurchganges 107 und der Gesimse 108 während des Formungsprozesses können die Zuleitungsdurchgänge und/oder Gesimse auch nach dem Formen hinzugefügt werden, so beispielsweise durch Entfernen von Substratmaterial zur Bildung von Zuleitungsdurchgängen und/oder durch Aufbringen von isolierendem Material (unter Verwendung beispielsweise eines Klebemittels oder einer Epoxidsubstanz), wodurch die Gesimse gebildet werden.
  • Darüber hinaus können der Boden 102a und die Seitenwände 102b, anstatt dass sie integral in einem einzigen Formungsprozess ausgebildet werden, auch einzeln geformt und anschließend aneinander befestigt werden, und zwar unter Verwendung eines Klebstoffes oder eines Epoxidmaterials. In diesem Fall können die Zuleitungen 103 in die Seitenwände 102b entweder vor oder nach dem Befestigen der Seitenwände aneinander oder an dem Boden 102a eingeführt werden. 7(a) ist eine Ansicht zur Darstellung eines Beispieles für die Zuleitungen 103, wenn diese in die Seitenwände 102b vor dem Befestigen der Seitenwände aneinander und an dem Boden 102a eingeführt werden. 7(b) zeigt, dass Stufen oder Kerben an dem Boden und/oder an den Ecken der Seitenwände 102b und an den Seiten des Bodens 102a ausgebildet werden können, um den Klebebereich und den Oberflächenbereich dort zu vergrößern, wo der Boden 102a und die Seitenwände 102b zusammentreffen, wodurch die Bildung einer stärkeren Kontaktierung vereinfacht wird.
  • Die Zuleitungen 103 werden in die Seitenwände 102b des Substrates 102 nach der Bildung der Zuleitungsdurchgänge 107 und der Gesimse 108 eingeführt. Die Zuleitungen 103 können jeweils einzeln nacheinander oder auch „gruppenweise" eingeführt werden. Bei der gruppenweise erfolgenden Einführung können sämtliche Zuleitungen 103 für jede Seite des Halbleiterchipträgers gleichzeitig eingeführt werden, oder es können sämtliche unteren Zuleitungen 102a gleichzeitig eingeführt werden, woraufhin ein gleichzeitiges Einführen der oberen Zuleitungen 103b über den unteren Zuleitungen erfolgt.
  • Die Richtung des Einführens der Zuleitungen kann für jede Seitenwand 102b von der äußeren Oberfläche der Seitenwand hin zu der inneren Oberfläche der Seitenwand gewählt sein. Jede der Zuleitungen 103 ist in einen entsprechenden der Zuleitungsdurchgänge 107 eingeführt. Die Abmessungen der Zuleitungen 103 und der Zuleitungsdurchgänge 107 sind derart gewählt, dass jede Zuleitung 103 in einen entsprechenden Zuleitungsdurchgang 107 eingepasst werden kann.
  • Bei dem Ausführungsbeispiel von 3 sind die unteren Zuleitungen 103a und die oberen Zuleitungen 103b der Form nach ähnlich ausgebildet, obwohl die sich vertikal erstreckenden Abschnitte der oberen Zuleitungen kürzer als die sich vertikal erstreckenden Abschnitte der unteren Zuleitungen sind. Die sich horizontal erstreckenden Abschnitte der unteren Zuleitungen 103 können länger oder kürzer als die sich horizontal erstreckenden Abschnitte der oberen Zuleitungen 103b sein oder auch die gleiche Länge aufweisen.
  • Bei dem Ausführungsbeispiel von 3 sind die unteren Zuleitungen 103a und die oberen Zuleitungen 103b in einer geraden Linie gegeneinander und nicht versetzt ausgerichtet. Mit anderen Worten, bei jeder oberen Zuleitung 103b ist eine entsprechende untere Zuleitung 103A direkt unterhalb der oberen Zuleitung befindlich. Obwohl in 3 nicht gezeigt, können die unteren Zuleitungen 103a und die oberen Zuleitungen 103b gegeneinander versetzt sein. In einer versetzen Ausgestaltung ist keine der unteren Zuleitungen 103a unterhalb von irgendeiner der oberen Zuleitungen 103b befindlich. Anstatt dessen ist jede zweite Zuleitung, wenn man an einer der Seitenwände 102b entlanggeht, eine untere Zuleitung 103a oder eine obere Zuleitung 103b.
  • Eine perspektivische Ansicht eines Beispieles für die Zuleitung 103a ist in 8(a) gezeigt. Wie aus 8(a) ersichtlich ist, beinhaltet jede der zehn Leitungen 103 einen Kontaktiererweiterungsabschnitt 1031, umfassend einen Kontaktieranschluss 105, der an einem Endabschnitt hiervon ausgebildet ist, einen Stabilisierungsabschnitt 1032 und einen äußeren Zuleitungsabschnitt 1033. Jede Zuleitung 103 kann aus Beryllium-Kupfer, Phosphor Bronze, Messing, einer Kupferlegierung, Zink, Gold, Palladium oder einem beliebigen anderen geeigneten Metall oder leitfähigen Material gebildet sein, wobei der Kontaktieranschluss 105 eine goldplattierte Fläche oder eine Fläche sein kann, die aus einem anderen geeigneten leitfähigen Material besteht.
  • Der Kontaktiererweiterungsabschnitt 1031 ist ein vergleichsweise langer und schmaler Abschnitt der Zuleitung 103, der in das Innere des Halbleiterchipträgers von der inneren Oberfläche einer entsprechenden der Seitenwände 102b vorsteht. Die untere Oberfläche des Kontaktiererweiterungsabschnittes 1031 wird von dem Boden 102 des Substrates getragen, wenn die Zuleitung eine untere Zuleitung 103a ist, oder wird von einem entsprechenden der Gesimse 108 getragen, wenn die Zuleitung eine obere Zuleitung 103b ist. Alternativ kann das Substrat 102 ohne Gesimse ausgebildet sein, wobei in diesem Fall die oberen Zuleitungen in der Luft über dem Boden 102a hängen und nicht von einem Gesimse getragen werden. Der Kontaktieranschluss 105 kann beispielsweise ein Kontaktieranschluss sein, an dem ein Kontaktierdraht 106 zur Anbringung an einer entsprechenden Kontaktierfläche 104 an dem Chip 101 angeschlossen sein kann.
  • Der Stabilisierungsabschnitt 1032 jeder Zuleitung 103 ist derjenigen Abschnitt der Zuleitung, der innerhalb einer Seitenwand 102b des Substrates 102 verankert ist. Der Stabilisierungsabschnitt weist eine größere Querschnittsfläche als der Kontaktiererweiterungsbereich 1031 auf und kann auch eine größere Querschnittsfläche als der äußeren Zuleitungsabschnitt 1033 aufweisen. Der dicke Stabilisierungsabschnitt hält die Zuleitungen zurück und verhindert, dass Kräfte, die auf den äußeren Zuleitungsabschnitt einwirken, auf die Zuleitungen, die mit dem Kontaktierdraht 106 in Verbindung stehen, übertragen werden. Wie in 8(a) gezeigt ist, kann der Stabilisierungsabschnitt 1032 beispielsweise größer als der Kontaktiererweiterungsabschnitt 1031 und der äußere Zuleitungsabschnitt 1033 ausgebildet sein. Auf gleiche Weise kann der Stabilisierungsabschnitt 1032 breiter als der Kontaktiererweiterungsabschnitt 1031 und der äußere Zuleitungsabschnitt 1033 ausgebildet sein, wie in 8(b) gezeigt ist, oder er kann sowohl breiter als auch höher als der Kontaktiererweiterungsabschnitt 1031 und der äußere Zuleitungsabschnitt 1033 ausgebildet sein. Die Ausgestaltung von 8(b) ermöglicht beispielsweise, dass der Halbleiterchipträger der Höhe nach niedriger ausgebildet wird, da der breitere Teil horizontal angeordnet ist. Über die vorbeschriebenen Ausgestaltungen hinausgehend kann der Stabilisierungsabschnitt 1032 dieselbe Größe des Querschnittes wie der Kontaktiererweiterungsabschnitt 1031 und der äußere Zuleitungsabschnitt 1033 aufweisen. 9 zeigt, dass der Stabilisierungsabschnitt 1032 dieselbe Größe der Querschnittsfläche wie der äußere Zuleitungsabschnitt 1033 aufweisen kann, wenn er gleichzeitig eine Höhe aufweist, die von derjenigen des Kontaktiererweiterungsabschnittes 1031 verschieden ist.
  • Wie sich eindeutig aus 4 ergibt, kann jede der Zuleitungen 103 derart positioniert werden, dass die nach innen weisende Oberfläche desjenigen Teiles des Stabilisierungsabschnittes 1032, der höher als der Kontaktiererweiterungsabschnitt 1031 befindlich ist, bündig zur inneren Oberfläche der entsprechenden Seitenwand 102b ist. Alternativ kann, wie sich aus 10 ergibt, der Zuleitungsdurchgang 107 für jede Zuleitung 103 am Ende des Durchganges, der am nächsten am Inneren des Trägers befindlich ist, verschmälert sein (beispielsweise ausreichend schmal, dass ein Durchgang des Kontaktiererweiterungsabschnittes 1032 durch die Seitenwand 102b des Substrates möglich ist), um zu verhindern, dass die Zuleitung zu weit in die Seitenwand des Substrates eingeführt wird. In diesem Fall ist nach dem vollen Einführen jeder Zuleitung 103 ein Abschnitt des isolierenden Substratmaterials für jede Zuleitung zwischen der inneren Oberfläche der entsprechenden Seitenwand 102b und der nach innen weisenden Oberfläche desjenigen Teiles des Stabilisierungsabschnittes 1032, der höher als der Kontaktiererweiterungsabschnitt 1031 befindlich ist, vorhanden.
  • Wie in 11 zu sehen ist, kann die obere Oberfläche jeder Zuleitung 103 an der Verbindungsstelle zwischen dem Kontaktiererweiterungsabschnitt 1031 und dem Stabilisierungsabschnitt 1032 abgeschrägt sein, damit das Einführen in den jeweiligen Zuleitungsdurchgang 107 vereinfacht wird. Die abgeschrägte Oberfläche kann auch dazu dienen, ein übermäßiges Einführen der Zuleitung 103 zu verhindern, wenn der entsprechende Zuleitungsdurchgang 107 derart abgewandelt ist, dass er am Ende des Durchganges mit einer Anordnung am nächsten am Inneren des Trägers verschmälert oder verjüngt ist. Die Verschmälerung oder Verjüngung am Ende des Zuleitungsdurchganges 107 kann an einer Abschrägung entsprechend derjenigen der abgeschrägten Oberfläche der Zuleitung 103 erfolgen, um ein sattes Einpassen der Zuleitung in den entsprechenden Durchgang zu ermöglichen.
  • Bei der in 8(a) gezeigten Zuleitung 103 sind die untere Oberfläche des Stabilisierungsabschnittes 1032 und die untere Oberfläche des Kontaktiererweiterungsabschnittes 1031 bündig, wohingegen die oberen Oberflächen dieser Abschnitte nicht bündig sind. Wie bei der in 8(a) gezeigten Zuleitung 103 gezeigt ist, sind die oberen und unteren Oberflächen der stabilisierenden und äußeren Zuleitungsabschnitte nicht bündig. Gleichwohl kann jede Zuleitung derart ausgestaltet sein, dass sich der Kontaktiererweiterungsabschnitt 130 von einem mittleren Abschnitt des Stabilisierungsabschnittes 1032 aus (wie der äußere Zuleitungsabschnitt 1033, der in 8(a) gezeigt ist) oder von einem oberen Abschnitt des Stabilisierungsabschnittes 1032 aus (derart, dass beispielsweise die obere Oberfläche des Kontaktiererweiterungsabschnittes 1032 und des Stabilisierungsabschnittes 1032 bündig sind) erstreckt. Zudem kann jede Zuleitung 103 derart ausgestaltet sein, dass sich der äußere Zuleitungsabschnitt 1032 von einem unteren Abschnitt des Stabilisierungsabschnittes 1032 aus (wie bei dem Kontaktiererweiterungsabschnitt 1031, der in 8(a) gezeigt ist, der eine untere Oberfläche aufweist, die bündig in Bezug auf die untere Oberfläche des Stabilisierungsabschnittes 1032 ist) oder von einem oberen Abschnitt des Stabilisierungsabschnittes 1032 aus (derart, dass beispielsweise die oberen Oberflächen des äußeren Zuleitungsabschnittes 1033 und des Stabilisierungsabschnittes 1032 bündig sind) erstreckt.
  • Der äußere Zuleitungsabschnitt 1032 beinhaltet einen sich horizontal erstreckenden Abschnitt 1033a, einen Eckabschnitt 1033b, einen sich vertikal erstreckenden Abschnitt 1033c und einen Fußabschnitt 1033d. Ausgestaltung und Länge der sich horizontal erstreckenden und der sich vertikal erstreckenden Abschnitte für jede einzelne Zuleitung 103 sind auf Grundlage von Designanforderungen gewählt, wobei insbesondere darauf Rücksicht genommen wird, ob die Zuleitung als untere Zuleitung 103a oder als obere Zuleitung 103b verwendet wird. Die sich horizontal erstreckenden Abschnitte 1033 der oberen Zuleitung 103b können länger als die sich horizontal erstreckenden Abschnitte der unteren Zuleitungen 103a sein, wobei die sich vertikal erstreckenden Abschnitte 1033c der oberen Zuleitungen länger als die sich vertikal erstreckenden Abschnitte der unteren Zuleitungen sein können.
  • Wie aus 8(a) ersichtlich ist, erstreckt sich bei jeder Zuleitung 103 der sich horizontal erstreckende Abschnitt 1033a des äußeren Zuleitungsabschnittes 1033 aus dem Stabilisierungsabschnitt 1032 in einer Richtung weg von der äußeren Oberfläche der entsprechenden Seitenwand 102b. Der äußere Zuleitungsabschnitt 1033 biegt sich an einem Eckabschnitt 1033b zwischen dem sich horizontal erstreckenden Abschnitt 1033a und dem sich vertikal erstreckenden Abschnitt 1033c nach unten. Der sich vertikal erstreckende Abschnitt 1033c endet an dem Fußabschnitt 1033b. Die Leiterplattenkontaktoberfläche für den Fußabschnitt 1033b kann eine größere Querschnittsfläche als der sich vertikal erstreckende Abschnitt 1033c, wie in 8(a) gezeigt ist, aufweisen, oder es kann alternativ auch eine Anschlagszuleitungsausgestaltung, wie in 12 gezeigt ist, derart gegeben sein, dass der Querschnitt der Kontaktoberfläche für den Fußabschnitt derselbe wie derjenige des sich vertikal erstreckenden Abschnittes ist.
  • Die Fußabschnitte 1033d, die in 8(a) und 12 gezeigt sind, sind zur Montierung einer Leiterplatte an einer weiteren Grenzflächenoberfläche an einer anderen Grenzflächenschnittstelle ausgestaltet. Alternativ kann der Fußabschnitt 1033d für ein Montieren an einer Leiterplatte oder dergleichen entsprechend der TAB-Technologie, wie beispielweise in 13 gezeigt ist, ausgestaltet sein.
  • Wie in 14 gezeigt ist, wird, nachdem sämtliche Zuleitungen 103 an den Seitenwänden 102b des Trägers ausgebildet sowie elektrisch und mechanisch (auf Rückhaltung, Kontinuität, Koplanarität und dergleichen) getestet worden sind, der Halbleiterchip 101 an dem Boden 102a des Substrates 102 unter Verwendung eines Klebstoffes, einer Epoxidsubstanz oder dergleichen angeklebt. Danach werden die Kontaktierflächen 104 an dem Chip 101 mit den Kontaktanschlüssen 105 an den Kontaktiererweiterungsabschnitten 1031 der jeweiligen Zuleitungen 103 kontaktiert oder angeschlossen, um einen leitfähigen Weg von dem Halbleiterchip 101 zu den äußeren Zuleitungsabschnitten 1033 der Zuleitungen zu schaffen. 14, die eine weitere Teilansicht des Halbleiterchipträgers von 3 ist, zeigt ein Beispiel für die Verbindung einer ersten Chipkontaktierfläche 104a mit einem Kontaktieranschluss 105 an einer unteren Zuleitung 103a und die Verbindung einer zweiten Chipkontaktierfläche 104b mit dem Kontaktieranschluss 105 an der oberen Zuleitung 103b. Jede dieser Verbindungen ist über einen Kontaktierdraht 106 verwirklicht. Derartige Kontaktierdrahtverbindungen können für sämtliche an dem Chip 101 ausgebildeten Kontaktierflächen 104 verwirklicht werden.
  • Nach der Drahtkontaktierprozedur kann eine Verkapselung vorgenommen werden, bei der der durch den Boden 102a und die Seitenwände 102b des Substrates 102 festgelegte Hohlraum mit einer Epoxidsubstanz, einem Flüssigkristallpolymer, so beispielsweise VECTRA (Marke), oder einem anderen Hochtemperaturmaterial verfüllt wird. Der Halbleiterchipträger kann anschließend mit einer Kunststoffkomponente oder einer thermisch leitfähigen Kappe, die als Wärmesenke dienen kann, kappenartig abgedeckt und sodann versiegelt bzw. abgedichtet werden. Wird diese Art von Kappe verwendet, so ist der Verkapselungsschritt optional. Die Wärmesenke und das Hochtemperaturmaterial, die für die Verkapselung verwendet werden können, vereinfachen die Wärmeverteilungseigenschaften des Halbleiterchipträgers.
  • Die Abmessungen des Halbleiterchipträgers mit zwei vertikal beabstandeten Reihen von mehreren Zuleitungen erschließen sich beispielsweise unter Bezugnahme auf die begleitenden Figuren.
  • So kann, wie in 3 gezeigt ist, ein zweireihiger Halbleiterchipträger entsprechend der vorliegenden Erfindung beispielsweise eine Höhe von 2,0 mm, eine Breite von 17,9 mm und eine Zuleitungsreihenlänge von 8,7 mm aufweisen. Bei dieser Ausgestaltung kann der Halbleiterchipträger der vorliegenden Erfindung derart hergestellt werden, dass er um etwa 64% kleiner als herkömmliche 128 Pins aufweisende QFPs ist und gleichzeitig 16 zusätzliche Zuleitungen aufweist.
  • Aufweisen kann, wie sich aus 8(a) erschließt, eine Zuleitung 103 entsprechend der vorliegenden Erfindung einen Kontaktiererweiterungsabschnitt 1031, der eine Länge von 1,5 mm aufweist, einen Stabilisierungsabschnitt 1032, der eine Länge von 1 mm aufweist, und einen äußeren Zuleitungsabschnitt 1033 mit einem sich vertikal erstreckenden Abschnitt 1033c mit einer variierenden Länge in Abhängigkeit davon, ob die Zuleitung eine obere Zuleitung oder eine untere Zuleitung ist. Im Allgemeinen hängen die Längen der sich horizontal erstreckenden Abschnitte und der sich vertikal erstreckenden Abschnitte 1033a und 1033c jeder Zuleitung jeweils davon ab, ob die Zuleitung als untere Zuleitung 103a oder als obere Zuleitung 103b verwendet werden soll. Gegebenenfalls können die Längen der sich horizontal erstreckenden Abschnitte 1033 der unteren und oberen Zuleitungen jeweils dieselben sein, wobei nur die Längen der sich vertikal erstreckenden Abschnitte 1033c verschieden sind. Wie in 8(a) gezeigt ist, kann der Fußabschnitt 1033d der Zuleitung 103 mit einer Ausgestaltung zum Montieren entsprechend der SMT-Technik einen Querschnitt von beispielsweise 0,2 mal 0,4 mm und zum Montieren einer Leiterplattenkontaktierfläche 109 einen Querschnitt von beispielsweise 0,4 mal 0,6 mm aufweisen. 14 zeigt, dass jedes Gesims eine Höhe von beispielsweise 0,7 mm aufweisen kann.
  • Eine perspektivische Ansicht eines weiteren Ausführungsbeispieles eines vorgefertigten Halbleiterchipträgers mit einer Herstellung entsprechend der vorliegenden Erfindung ist in 15 gezeigt. Das Ausführungsbeispiel gemäß 15 entspricht im Wesentlichen dem Ausführungsbeispiel gemäß 3, außer dass drei vertikal beabstandete Reihen von mehreren Zuleitungen 103a, 103b und 103c anstelle von zwei derartigen Reihen verwendet werden. Eine derartige Ausgestaltung verbessert die Eigenschaften hinsichtlich einer wechselseitigen Verbindung bei dem Halbleiterchipträger. Obwohl in 15 nicht gezeigt, können die Gesimse 108 an dem dreireihigen Halbleiterchipträger entsprechend der vorliegenden Erfindung eingesetzt werden.
  • Der Halbleiterchipträger von 15 kann auf dieselbe Weise wie der in 3 gezeigte Halbleiterträger hergestellt werden. Insbesondere werden bei dem Ausführungsbeispiel von 15 die Zuleitungen 103 innerhalb der Seitenwände 104 mittels Einführen des Halbleiters ausgebildet, der Halbleiterchip 101 wird an dem Boden 102a angeklebt, die Kontaktierflächen 104 des Chips werden mit den Kontaktieranschlüssen 105 der jeweiligen Zuleitungen 103 verbunden, und die Hohlräume des Trägers werden mit einem Hochtemperaturmaterial, so beispielsweise mit VECTRA (Marke), verfüllt, und/oder es wird mit einer Kappe eine Abdichtung bzw.
  • Versiegelung an der Oberseite des Trägers bewirkt. Als Beispiele angegebene Abmessungen für das Ausführungsbeispiel von 15 beinhalten eine Höhe von 2,7 mm, eine Breite von 21,5 mm und eine Zuleitungsreihenlänge von 11,8 mm. Bei dieser Ausgestaltung kann der Halbleiterchipträger von 15 derart ausgestaltet sein, dass er 208 Zuleitungen unter Ausnutzung nur der halben Fläche (beispielsweise der Plattenfläche) im Vergleich zu derjenigen Fläche einnimmt, die bei der herkömmlichen QFP-Technologie benötigt wird.
  • 16 ist eine perspektivische Teilansicht des in 15 gezeigten Ausführungsbeispieles, wobei hier Einzelheiten der Art gezeigt sind, mit der die Zuleitungen 103 innerhalb der Seitenwände 102b des Substrates 102 angeordnet sind. 17 ist eine Teilseitenansicht des Halbleiterchipträgers von 15 vor dem Einführen der Zuleitungen 103 in die Zuleitungsdurchgänge 107, während 18 eine Teilseitenansicht des Halbleiterchipträgers von 15 nach dem Einführen der Zuleitungen 103 ist. Die durch gepunktete Linien in 17 und 18 getrennten Muster können sich entlang der Länge jeder Seitenwand 102b wiederholen.
  • Die Anordnung der Zuleitungen 103 innerhalb der Seitenwände 102b ermöglicht, dass die Kontaktiererweiterungsabschnitte 1031 der Zuleitungen derart positioniert werden, dass das Verbinden der Kontaktieranschlüsse 105 der Zuleitungen mit den Kontaktierflächen 104 an dem Halbleiterchip vereinfacht wird. Wie sich aus 19 ergibt, die eine perspektivische Teilansicht des Ausführungsbeispieles von 15 darstellt, wobei hier Einzelheiten der Drahtkontaktierung gezeigt sind, kann ein dreireihiges Ausführungsbeispiel der vorliegenden Erfindung zur Packung in Verbindung mit einem Halbleiterchip mit zwei oder mehr Reihen von Kontaktierflächen 104 mit einer Anordnung entlang jeder der Kanten verwendet werden. Alternativ kann der Halbleiterchip eine einzelne Reihe von Kontaktierflächen 104 mit einer Anordnung entlang jeder der Kanten hiervon aufweisen. Man beachte, dass obwohl Gesimse 108 in 15 nicht gezeigt sind, derartige Gesimse bei dem Ausführungsbeispiel verwendet werden können.
  • 20 und 21 sind perspektivische Teilansichten des Ausführungsbeispieles von 15 zur Darstellung von Einzelheiten hinsichtlich der Art, mit der die Zuleitungen 103 mit einer Leiterplatte oder einer anderen Grenzflächenoberfläche eine Grenzfläche bilden können. 22 ist eine Teildraufsicht zur Darstellung nur der Fußabschnitte 1033 der Zuleitungen 103 mit einer Anordnung an den Kontaktierflächen 109 einer Leiterplatte oder einer anderen Grenzflächenoberfläche. Die Ausgestaltung gemäß Darstellung in 22 wird hier als Fußabdruck des Halbleiterchipträgers bezeichnet. 23 ist eine Teildraufsicht zur Darstellung der Art, mit der sich die Zuleitungen 103 von der äußeren Oberfläche der Seitenwände 102b zum Montieren einer Leiterplatte oder einer anderen Grenzflächenoberfläche erstrecken. Die Muster, die durch gepunktete Linie in 22 und 23 getrennt sind, können sich entlang der Länge jeder Seitenwand 102b wiederholen.
  • Die Anordnung der Zuleitungen 103 in Bezug auf die Leiterplatte oder eine andere Grenzflächenoberfläche vereinfacht das Routen der Leiterbahnen 110 an der Grenzflächenoberfläche, auf der, wenn beispielsweise die SMT-Technologie verwendet wird, oder in der, wenn beispielsweise die PTH-Technologie verwendet wird, der Halbleiterchipträger montiert wird. Wie sich beispielsweise aus 20 bis 23 ergibt, ist der Fußabdruck des Halbleiterchipträgers von 15 in drei Reihen angeordnet. Die erste Reihe „a" des Fußabdruckes, die am nächsten an den Seitenwänden 102b des Trägers befindlich ist, ist durch die Fußabschnitte der unteren Zuleitung 103a festgelegt. Die zweite Reihe „b" des Fußabdruckes, die ein wenig weiter von den Seitenwänden 102b des Trägers entfernt ist, ist durch die Fußabschnitte der mittleren Zuleitung 103b festgelegt. Die dritte Reihe „c" des Fußabdruckes, die am weitesten von den Seitenwänden 102b des Trägers entfernt ist, ist durch die Fußabschnitte der oberen Zuleitungen 103b festgelegt.
  • Der Fußabdruck für das dreireihige Ausführungsbeispiel mit einer Herstellung entsprechend der vorliegenden Erfindung kann derart ausgestaltet sein, dass beispielsweise für jede Reihe des Fußabdruckes der geringste Abstand zwischen benachbarten Fußabschnitten gleich 0,1 mm ist und der geringste von einer Mittellinie zu einer Mittellinie reichende Abstand zwischen benachbarten Fußabschnitten gleich 0,5 mm ist. Dies ermöglicht die Verwirklichung einer hochdichten Verbindungseigenschaft auf der Leiterplatte oder einer anderen Grenzflächenoberfläche, auf oder in der die Zuleitungen 103 montiert sind. Die vorerwähnten Abstände von 0,3 mm und 0,5 mm sind auch bei anderen Ausführungsbeispielen (so beispielsweise bei einreihigen, zweireihigen und dreireihigen Ausführungsbeispielen) der vorliegenden Erfindung verwendbar.
  • Eine Teilseitenansicht des Ausführungsbeispieles von 15 ist in 24 gezeigt. Die Darstellung gemäß 24 zeigt Merkmale des Halbleiterchipträgers, umfassend ein Chipkontaktierklebemittel 111 zum Montieren des Chips 101 an dem Boden 102a sowie Kontaktierflächen 106, die bei jedem der Ausführungsbeispiele der vorliegenden Erfindung derart bemessen sein können, dass sie beispielsweise eine Drahtlänge 1,0 bis 2,5 mm aufweisen, einen Hohlraumverfüller 112, der zur Verfüllung des Hohlraumes verwendet wird, der durch den Boden 102a und die Seitenwände 102b des Trägers während des Verkapselungsprozesses verwendet wird, sowie eine Versiegelungs- bzw. Abdichtungskappe 113, die aus Kunststoff oder einem anderen thermisch leitfähigen Material, so beispielsweise VECTRA (Marke), besteht und die Fähigkeit aufweist, als Wärmesenke zu wirken, wodurch eine Abdeckung für den Halbleiterchipträger bereitgestellt wird.
  • 25 bis 28 zeigen verschiedene Ausgestaltungen im Zusammenhang mit der Anordnung des Halbleiterchips 101 innerhalb des Halbleiterchipträgers. Obwohl 25 bis 28 Ausführungsbeispiele mit einer dreireihigen Ausgestaltung zeigen, sollte einsichtig sein, dass die Chipanordnungsausgestaltungen gemäß Darstellung in diesen Figuren auch bei anderen Ausführungsbeispielen der vorliegenden Erfindung einsetzbar sind, darunter die einreihigen und zweireihigen Ausführungsbeispiele gemäß vorstehender Erläuterung und die vierreihigen Ausführungsbeispiele gemäß nachstehender Erläuterung.
  • Während 24 einer Cavity-up-Ausgestaltung entspricht, bei der der Halbleiterchip innerhalb des Trägers montiert ist, wobei die Umfangsflächen des Halbleiters nach oben und weg von der Leiterplatte oder einer anderen Montieroberfläche weisen, entspricht 25 einer Cavity-down- oder Flip-Chip-Ausgestaltung, bei der Umfangsflächen des Chips nach unten hin zu der Leiterplatte oder einer anderen Grenzflächenoberfläche weisen. Bei der Ausgestaltung gemäß 25 ist der Chip 101 an einer Wärmesenkenkappe 114 montiert, die vorzugsweise aus einem thermisch leitfähigen Material gebildet ist, woraufhin ein Drahtkontaktieren, ein Verkapseln und ein Abdichten bzw. Versiegeln unter Verwendung der Abdicht- bzw. Versiegelungskappe 113, die vorzugsweise aus VECTRA (Marke) besteht, erfolgen. Die Wärmesenkenkappe 114 kann eine integral geformte Komponente des Substrates 102 sein oder an dem Substrat 102 vor Beendigung des Formens des Substrates angebracht werden.
  • 26 zeigt, dass der Halbleiterchip 102 in eine Vertiefung eingebettet oder dort platziert werden kann, die der Größe nach ähnlich dem Halbleiterchip ist, mit einer Ausbildung in dem Boden 102a zur Aufnahme des Chips. Bei dieser Ausgestaltung ist die obere Oberfläche des Chips unterhalb der Kontaktiererweiterungsabschnitte 1031 der unteren Zuleitungen 103a befindlich.
  • 27 zeigt die Platzierung des Halbleiterchips 101 an der Oberfläche eines flachen Bodens 102a. In dieser Ausgestaltung ist die obere Oberfläche des Halbleiterchips 101 auf demselben Niveau oder auf einer Höhe befindlich, die ähnlich zur Höhe der Kontaktiererweiterungsabschnitte 1031 der unteren Zuleitungen 103a ist.
  • 28 zeigt die Platzierung der Halbleiterchips 101 an einer erhöhten Plattform 115, ähnlich der Größe des Chips, mit einer Ausbildung im Inneren des Halbleiterchipträgers. Die erhöhte Plattform 115 kann eine integral geformte Komponente des Substrates 102 sein oder an dem Substrat 102 nach Beendigung des Formens des Substrates angebracht werden.
  • Man beachte, dass bei jeder der Ausgestaltungen gemäß 25 bis 28 der Halbleiterchip 101 unter Verwendung eines Klebstoffmaterials, einer Epoxidsubstanz oder dergleichen angebracht werden kann.
  • Eine Teilansicht eines weiteren Ausführungsbeispieles eines bevorzugten Halbleiterchipträgers mit einer Herstellung entsprechend dem vorliegenden Ausführungsbeispiel ist in 29(a) gezeigt. 29(b) zeigt einen Halbleiterchipträger ähnlich demjenigen von 29(a), außer dass die Gesimse 108 in 29(b) die Lücken zwischen benachbarten Zuleitungen derselben Reihe füllen und nur drei Reihen von Zuleitungen in 29(b) gezeigt sind. Mit anderen Worten, in 29(b) sind die Gesimse 108 nicht unterschnitten. Dies vereinfacht die Trägerformung.
  • Das Ausführungsbeispiel gemäß 29(a) entspricht im Wesentlichen dem Ausführungsbeispiel gemäß Darstellung beispielsweise in 3 und 15, außer dass vier vertikal beabstandete Reihen von mehreren Zuleitungen 103a, 103b, 103c und 103d anstelle von zwei oder drei derartigen Reihen verwendet werden. Eine derartige Ausgestaltung erweitert die Fähigkeiten betreffend eine wechselseitige Verbindung des Halbleiterchipträgers. 29(a) legt dar, dass bei allen Ausführungsbeispielen der vorliegenden Erfindung bei dem Stabilisierungsabschnitt 1032 jeder Zuleitung 103 gegebenenfalls eine Überlappung mit oder eine Erstreckung über die innere Oberfläche der entsprechenden Seitenwand 102b hinaus erfolgen kann. Alternativ kann bei sämtlichen Ausführungsbeispielen der vorliegenden Erfindung ein Anschlag, so beispielsweise der in 10 dargestellte, verwendet werden, um ein übermäßiges Einführen der Zuleitungen zu verhindern.
  • Der Halbleiterchipträger gemäß 29(a) wird auf dieselbe Weise wie der Halbleiterchipträger gemäß Darstellung in 3 und 15 hergestellt. Insbesondere werden bei dem Ausführungsbeispiel von 29(a) die Zuleitungen 103 innerhalb der Seitenwände 102b mittels Einführen ausgebildet, der Halbleiterchip 101 wird an dem Boden 102a angeklebt, die Kontaktierflächen 104 des Chips sind mit den Kontaktieranschlüssen 105 der jeweiligen Zuleitungen 103 verbunden, und der Hohlraum des Trägers kann mit einem Hochtemperaturmaterial, so beispielsweise mit VECTRA (Marke) verfüllt werden, und/oder es kann eine Kappe an der Oberseite des Trägers abdichtend bzw. versiegelnd aufgelegt werden. Als Beispiele angegebene Abmessungen für das Ausführungsbeispiel von 20(a) sind eine Höhe von 3,4 mm, eine Breite von annähernd 28,0 mm und eine Zuleitungsreihenlänge von 16,2 mm. Bei dieser Ausgestaltung kann der Halbleiterchipträger von 29(a) derart ausgebildet werden, dass er um etwa 57% kleiner als eine herkömmliche 300 Pins umfassende QFP ist.
  • 30 ist eine Seitenansicht des Halbleiterchipträgers von 29(a) vor dem Einführen der Zuleitungen 103 in die Zuleitungsdurchgänge 107, während 31 eine Seitenansicht des Halbleiterchipträgers von 29(a) nach Entfernen der Zuleitungen 103 ist. Die Muster, die durch die gepunkteten Linien 39 und 31 getrennt sind, können sich entlang der Länge jeder Seitenwand 102 wiederholen.
  • Wie bei den vorbeschriebenen Ausführungsbeispielen ermöglicht die Anordnung der Zuleitungen 103 innerhalb der Seitenwände 102b, dass die Kontaktiererweiterungsabschnitte der Zuleitungen derart positioniert werden, dass das Verbinden der Kontaktieranschlüsse 105 der Zuleitungen mit den Kontaktierflächen 104 an dem Halbleiterchip 101 vereinfacht wird. Wie bei den vorbeschriebenen Ausführungsbeispielen kann ein vierreihiges Ausführungsbeispiel mit einer Herstellung entsprechend der vorliegenden Erfindung zur Packung in Verbindung mit einem Halbleiterchip 101 mit zwei oder mehr Reihen von Kontaktierflächen 104 mit einer Anordnung entlang jeder der Kanten hiervon verwendet werden. Alternativ kann der Halbleiterchip 101 eine einzige Reihe von Kontaktierflächen 104 in Ausrichtung entlang jeder der Kanten hiervon aufweisen.
  • 32 ist eine perspektivische Teilansicht des Ausführungsbeispieles von 29(a) zur Darstellung von Einzelheiten der Art, mit der die Zuleitungen mit einer Leiterplatte oder einer anderen Grenzflächenoberfläche eine Grenzfläche bilden. 33(a) ist eine perspektivische Teilansicht einer mehrere Wände umfassenden Ausgestaltung entsprechend dem Ausführungsbeispiel des Halbleiterchipträgers, der in 29(a) dargestellt ist. Bei der mehrere Wände umfassenden Ausgestaltung umfasst jede der Seitenwände 102b eine innere Wand 102b1 und eine äußere Wand 102b2 , wobei ein Hohlraum die inneren und die äußeren Wände trennt. Obwohl in 33(a) nicht gezeigt, kann jede Seitenwand 102b bei dem mehrere Wände umfassenden Ausführungsbeispiel eine innere Wand, eine äußere Wand und eine oder mehrere Wände zwischen den inneren und äußeren Wänden umfassen. Das mehrere Wände umfassende Ausführungsbeispiel vereinfacht das Einführen der Zuleitungen 103 in die Seitenwand. Nach dem Einführen der Zuleitungen kann der Hohlraum oder können die Hohlräume zwischen den inneren und äußeren Wänden mit einer Epoxidsubstanz oder einem anderen Klebstoff verfüllt werden, die Leitungen gehalten und stabilisiert werden und der Träger abgedichtet bzw. versiegelt werden, damit einer Verschmutzung vorgebeugt wird.
  • Mit Blick auf die mehrere Wände umfassende Ausgestaltung von 33(a) können bei jeder Zuleitung 103 der innere Zuleitungsdurchgang 1071 und der äußere Zuleitungsdurchgang 1072 dieselben Querschnittsabmessungen aufweisen. Alternativ können bei jeder Zuleitung 103 die inneren und äußeren Zuleitungsdurchgänge 1071 beziehungsweise 1072 verschiedene Querschnittsabmessungen aufweisen. Unter Verwendung beispielsweise eines inneren Durchganges 1071 , der schmäler als der entsprechende äußere Zuleitungsdurchgang 1072 ist, wird beispielsweise für jede Zuleitung 103 diese Zuleitung tendenziell sicher innerhalb des Halbleiterchipträgers gehalten.
  • 33(b) ist eine perspektivische Ansicht einer Zuleitung 103, die für eine Verwendung mit einer mehrere Wände umfassenden Ausgestaltung ausgestaltet ist, wie beispielsweise derjenigen, die in 33(a) gezeigt ist. Wie aus 33(b) ersichtlich ist, kann der Stabilisierungsabschnitt 1032 jeder Zuleitung einen ungekerbten Abschnitt 1032a, einen gekerbten Abschnitt 1032b und einen ungekerbten Abschnitt 1032c aufweisen. Ist der Halbleiterchipträger der vorliegenden Erfindung vollständig zusammengebaut, so können die ungekerbten Abschnitte 1032a und 1032c jeweils innerhalb der inneren und äußeren Wände der mehrere Wände umfassenden Ausgestaltung angeordnet werden, und der gekerbte Abschnitt kann in einem Hohlraum zwischen diesen Wänden angeordnet sein. Die Kerbe in dem Stabilisierungsabschnitt bietet einen zusätzlichen Oberflächenbereich für den Kontakt mit der Epoxidsubstanz oder dem anderen Klebstoff, die den Hohlraum zwischen den inneren und äußeren Wänden füllen.
  • 33(c) ist eine perspektivische Ansicht einer weiteren Zuleitung 103, die für eine Verwendung bei einer mehrere Wände umfassenden Ausgestaltung, so beispielsweise der in 33(a) gezeigten, ausgestaltet ist. Wie in 33(c) zu sehen ist, kann der Stabilisierungsabschnitt 1032 einen erhöhten Abschnitt 1032b umfassen, der einen zusätzlichen Oberflächenbereich für den Kontakt mit der Epoxidsubstanz oder dem anderen Klebstoff bereitstellt, die den Hohlraum zwischen den inneren und äußeren Wänden füllen, und gleichzeitig als Anschlag gegen eine innere Wand dienen kann, um beispielsweise ein übermäßiges Einführen der Zuleitung 103 zu verhindern.
  • 33(d) ist eine perspektivische Teilansicht zur Darstellung des erhöhten Abschnittes 1032d, der als Anschlag dient, wenn er in Verbindung mit einer äußeren Wand 102b2 verwendet wird, wodurch ermöglicht wird, dass der erhöhte Abschnitt hindurch sowie durch eine innere Wand 102b1 geht, die nicht zulässt, dass der erhöhte Abschnitt hindurchgeht.
  • 34 ist eine Teildraufsicht eines als Beispiel angegebenen Abdruckes, der für eine Verwendung mit dem Ausführungsbeispiel von 29(a) geeignet ist. 35 ist eine Teildraufsicht, die die Art zeigt, mit der sich die Zuleitungen 103 von der äußeren Oberfläche der Seitenwände 102b zum Montieren an Kontaktierflächen 109 einer Leiterplatte oder einer anderen Grenzflächenoberfläche erstrecken. Die durch gepunktete Linien in 30 und 35 getrennten Muster können sich entlang der Länge jeder Seitenwand 102b wiederholen.
  • Wie bei den vorstehend beschriebenen Ausführungsbeispielen vereinfacht die Anordnung der Zuleitungen 103 in Bezug auf die Leiterplatte oder eine andere Grenzflächenoberfläche das Routen der Leiterbahnen auf der Leiterplatte oder auf der anderen Grenzfläche, auf der bei Verwendung beispielsweise der SMT-Technologie oder in der bei Verwendung beispielsweise der PTH-Technologie der Halbleiterchipträger montiert wird. Wie sich aus 32 bis 35 ergibt, ist der Fußabdruck des Halbleiterchipträgers von 29(a) in vier Reihen angeordnet. Die erste Reihe „a" des Fußabdruckes, die am nächsten an den Seitenwänden 102b des Trägers befindlich ist, ist durch die Fußabdrücke der unteren Zuleitungen 103a festgelegt, die zweite Reihe „b" des Fußabdruckes, die weiter von den Seitenwänden 102b des Trägers entfernt ist, ist durch die Fußabdrücke der unteren mittleren Zuleitungen 103b festgelegt, die dritte Reihe „c" des Fußabdruckes, die noch weiter von den Seitenwänden 102b des Trägers entfernt ist, ist durch die Fußabdrücke der oberen mittleren Zuleitungen 103c festgelegt, und die vierte Reihe „d" des Fußabdruckes, die am weitesten von den Seitenwänden 102b entfernt ist, ist durch die Fußabdrücke der oberen Zuleitungen 103d festgelegt.
  • 36 ist eine Teilansicht des Ausführungsbeispieles des Halbleiterchipträgers von 29(a), die zusätzliche Komponenten beinhaltet, die mit den Bezugszeichen 116 und 117 bezeichnet sind.
  • Wie in 36 gezeigt ist, bezeichnet das Bezugszeichen 116 einen isolierenden Trenner, der aus einem isolierenden Material gebildet ist, so beispielsweise aus einer dünnen Platte eines Polyesterfilmes oder aus MYLAR (einer Marke der Firma E. I. DuPont de Nemours and Company), während das Bezugszeichen 117 eine Stützsäule bezeichnet, die beispielsweise aus einem Flüssigkristallpolymer gebildet ist, so beispielsweise aus VECTRA (Marke). Der isolierende Trenner 116 und/oder die Stützsäule 117 können integral geformte Komponenten des Substrates 102 sein, oder sie können alternativ an dem Substrat 102 nach Beendigung der Formung des Substrates angebracht werden. Man beachte, dass während 36 nur eine oder zwei Zuleitungen von jeder der vier vertikal beabstandeten Reihen zeigt, sich die Zuleitungen 103 in der Ausgestaltung von 36 entlang im Wesentlichen der gesamten Länge jeder der Seitenwände 102b des Halbleiterchipträgers erstrecken, wie dies auch bei den vorstehend beschriebenen Ausführungsbeispielen der Fall ist. Der isolierende Trenner 116 erstreckt sich zudem im Wesentlichen entlang der gesamten Länge jeder Seitenwand 102b. Obwohl in 36 nicht gezeigt, können einige Stützsäulen 117 regelmäßig oder unregelmäßig entlang jeder der Seitenwände 102b des Halbleiterchipträgers beabstandet sein, um eine ausbalancierte Stütze des isolierenden Trenners 116 entlang der Länge zu gewährleisten.
  • Bei der Ausgestaltung gemäß 36 bieten Stützsäulen 117, die in regelmäßigen oder unregelmäßigen Intervallen entlang jeder Seitenwand 102b des Halbleiterchipträgers angeordnet sind, eine Stütze für den isolierenden Trenner 116 jeder Seitenwand. Der isolierende Trenner 116 bietet wiederum eine Stütze für die Kontaktierdrähte 106 und verhindert eine Kurzschlussbildung der Kontaktierdrähte durch Bereitstellung einer Isolation zwischen der Mehrzahl von Reihen von Zuleitungen. Eine derartige Ausgestaltung erleichtert die Anbringung der Kontaktierdrähte zwischen entsprechenden Paaren von Kontaktierflächen 104 an dem Chip 101 und den Kontaktieranschlüssen 105 und vereinfacht zusätzlich die Verwendung einer höheren Anzahl von Kontaktierflächen 104 pro Linearinch auf dem Halbleiterchip. In dieser Hinsicht macht es der isolierende Trenner 116 einfacher, Kontaktierdrähte verlässlicher mit einem Halbleiterchip mit zwei oder mehr Reihen von Kontaktierflächen in einer Anordnung entlang jeder der Kanten hiervon zu verbinden. Es sollte gleichwohl beachtet werden, dass die Ausgestaltung von 36 auch mit einem Halbleiterchip 101 verwendet werden kann, der beispielsweise nur eine einzige Reihe von Kontaktierflächen 104 in einer Anordnung entlang jeder Kante hiervon aufweist.
  • Eine Teilseitenansicht der Ausgestaltung von 36 ist in 37 gezeigt. 37 zeigt Merkmale des Halbleiterchipträgers mit einer Herstellung entsprechend der vorliegenden Erfindung, beinhaltend einen Chipkontaktierklebstoff 111 zum Montieren des Chips 101 an dem Boden 102a, einen Hohlraumverfüller 112 zur Verwendung beim Verfüllen des Hohlraumes, der durch den Boden 102a und die Seitenwände 102b des Trägers festgelegt ist, während des Verkapselungsprozesses und eine Abdichtungs- bzw. Versiegelungskappe 113, die aus Kunststoff oder einem anderen thermisch leitfähigen Material, so beispielsweise einem Metall oder VECTRA (Marke), besteht und als Wärmesenke dient, zur Bereitstellung einer Abdeckung für den Halbleiterchipträger.
  • Die vorstehend erläuterten Ausführungsbeispiele und Ausgestaltungen mit einer Herstellung entsprechend der vorliegenden Erfindung betreffen einen vorgefertigten Halbleiterchipträger mit einer Reihe von mehreren Zuleitungen oder zwei, drei oder vier vertikal beabstandeten Reihen von mehreren Zuleitungen. Obwohl in der begleitenden Zeichnung nicht gezeigt, sind entsprechend der vorliegenden Erfindung auch vorgefertigte Halbleiterchipträger mit fünf oder mehr vertikal beabstandeten Reihen von mehreren Zuleitungen eingeschlossen. Derartige vorgefertigte Halbleiterchipträger werden von den Ansprüchen der Erfindung mitumfasst betrachtet.
  • 38 ist eine Teilseitenansicht zur Darstellung eines Aspektes der vorliegenden Erfindung, der bei sämtlichen vorstehend genannten Ausführungsbeispielen anwendbar ist. 38 zeigt, dass die mehrschichtige keramische Komponente 118 mit Stufen, die entlang der Seiten hiervon ausgebildet sind, und zwar mit einer Stufe für jede Reihe von Zuleitungen 103, zum Erreichen einer wechselseitigen elektrischen Verbindung zwischen den Zuleitungen und den Kontaktierdrähten 106 verwendet werden kann. Die mehrschichtige keramische Komponente 118 umfasst eine Mehrzahl von Niveaus von elektrisch leitfähigem Material und Flächen entlang der Stufen darin, um eine Übertragung von Signalen zwischen den Zuleitungen 103 und den Kontaktierdrähten 106, die mit dem Chip 101 verbunden sind, sicherzustellen. Die Verbindung zwischen den Zuleitungen 103 und der keramischen Komponente 118 kann beispielsweise durch Löten hergestellt werden. Die Ausgestaltung von 38 ist, so hat man herausgefunden, insbesondere bei kleineren Chips mit kleinen 1/O-Anforderungen von Nutzen. Die Verwendung der keramischen Komponenten ist ebenfalls bei mehrere Chips umfassenden Modulen von Nutzen, die nachstehend erläutert werden, sowie bei Ausgestaltungen, die Kontaktiertechnologien wie C4 oder TAB einsetzen. Insbesondere vereinfacht die Verwendung einer gestuften keramischen Komponente, so beispielsweise der in 18 gezeigten, die Einbeziehung von C4- oder TAB-Kontaktierungen in die verschiedenen Ausführungsbeispiele der vorliegenden Erfindung.
  • 39(a) ist eine Teilseitenansicht zur Darstellung eines weiteren Aspektes der vorliegenden Erfindung, der bei sämtlichen vorstehend erläuterten Ausführungsbeispielen anwendbar ist. In 39(a) ist der Fußabschnitt 1033d zu jeder der Zuleitungen 103a, 103b und 103c SMT-kompatibel. Derartige Fußabschnitte sind jedoch nicht koplanar. Wie aus 39(a) ersichtlich ist, ist der Abschnitt der mittleren Zuleitung 103b niedriger als der Fußabschnitt der unteren Zuleitung 103a, während der Fußabschnitt der oberen Zuleitung 103c niedriger als der Fußabschnitt der mittleren Zuleitung 103b ist. Eine derartige Nichtkoplanarität macht den Halbleiterchipträger der vorliegenden Erfindung für die Verwendung mit einem mehrschichtigen Substrat oder einer mehrschichtigen Platte 119 mit SMT-kompatiblen Oberflächen oder Kontaktierflächen 109a, 109b und 109c, die auf verschiedenen Schichten hiervon ausgebildet sind, geeignet (beispielsweise mit einer Ausbildung an einer oberen Schicht 119a, einer mittleren Schicht 119b und einer unteren Schicht 119c hiervon). Die Druckschrift WO 95/24730 A2 offenbart ein mehrschichtiges Substrat und Leiterplatten, die für eine Verwendung in Verbindung mit der vorliegenden Erfindung sowie insbesondere für eine Ausgestaltung der vorliegenden Erfindung gemäß Darstellung in 39(a) geeignet sind. Derartige Substrate sind mit plattierten oder unplattierten Schächten 120b und 120c ausgestattet, die jeweils einen Durchgang zu den der inneren Schicht zu eigenen Kontaktierflächen bereitstellen. Die Schächte können mit Lot 121b und 121c verfüllt sein, um einen elektrischen Kontakt zwischen den entsprechenden Paaren von Kontaktierflächen und Zuleitungen sowie mechanische Stabilität bereitzustellen.
  • 39(b) zeigt eine Struktur ähnlich derjenigen, die in 39(a) gezeigt ist, außer dass in 39(b) die Zuleitungen 103c an einer äußeren Schicht des mehrschichtigen Substrates und nicht an der inneren Schicht SMT-montiert sind. In 39(b) sind die Zuleitungen aus verschiedenen Reihen in einer geraden Linie zueinander angeordnet und nicht versetzt, sodass die Zuleitungsausgestaltung entlang der Seiten des Trägers und an dem mehrschichtigen Substrat keine Lücken zum Routen der Leiterbahnen erfordert. Dies ermöglicht eine dreireihige Zuleitungsausgestaltung, die eine sehr hohe Dichte aufweist.
  • 40 ist eine perspektivische Teilansicht zur Darstellung eines weiteren Aspektes der vorliegenden Erfindung, der bei sämtlichen vorstehend erläuterten Ausführungsbeispielen anwendbar ist. Wie aus 40 ersichtlich ist, kann jeder der Zuleitungsdurchgänge 107 in einer oder mehreren (beispielsweise in allen) der Seitenwände 102b derart ausgeformt sein, dass er eine primär rechteckige Ausgestaltung mit abgerundeten Ecken aufweist (so beispielsweise die Ausgestaltung eines Hundeknochens). Die abgerundeten Ecken dienen zum Ableiten von Belastungen, die auf den Kunststoff der Seitenwände einwirken können, wenn die Zuleitungen 103 (in 40 nicht gezeigt) eingeführt werden.
  • 41 ist eine perspektivische Ansicht eines weiteren Aspektes der vorliegenden Erfindung, der bei sämtlichen vorstehend erläuterten Ausführungsbeispielen zum Einsatz kommen kann. Wie in 41 gezeigt ist, kann eine Mehrzahl von Halbleiterchips 101 (so beispielsweise vier) innerhalb eines vorgefertigten Halbleiterchipträgers entsprechend der vorliegenden Erfindung eingebaut sein, sodass sich eine noch effizientere Verwendung des Materials und des Plattenraumes ergibt. Gemäß 41 wird eine mehrschichtige keramische Komponente 122 mit einer Mehrzahl von Niveaus von elektrisch leitfähigem Material an dem Boden 102a angeklebt oder auf andere Weise klebend angebracht, wobei die Mehrzahl der Halbleiterchips 101 an der mehrschichtigen keramischen Komponente angeklebt oder auf andere Weise klebend angebracht wird. Diese Chips können elektrisch mit der mehrschichtigen keramischen Komponente unter Verwendung von C4-, Drahtkontaktier-, TAB- oder anderen Kontaktiertechnologien verbunden werden. Für den Fall, dass C4, TAB oder eine andere derartige Kontaktierung verwendet wird, werden leitfähige Landerhebungen an der unteren Oberfläche der Chips verwendet, um eine wechselseitige elektrische Verbindung zwischen den Chips und der keramischen Komponente 122 bereitzustellen. In dem Fall, in dem die Drahtkontaktierung verwendet wird, werden Kontaktierdrähte (nicht gezeigt), die an einem Ende mit den Kontaktierflächen 104 und an dem anderen Ende mit der keramischen Komponente 122 verbunden sind, zur Bereitstellung einer wechselseitigen elektrischen Verbindung zwischen den Chips und der keramischen Komponente verwendet.
  • Die Zuleitungen 103 werden entweder an der keramischen Komponente 122 angelötet oder elektrisch mit der keramischen Komponente unter Verwendung von Kontaktierdrähten (nicht gezeigt) verbunden. Für die Kontaktierflächen 104 entlang der nach außen weisenden Kanten jedes Halbleiterchips 101 können derartige Signale, anstatt dass sie zwischen den Zuleitungen 103 und den Kontaktierflächen 104 über die mehrschichtige keramische Komponente 122 übertragen werden, auch direkt zwischen den Kontaktierflächen und den Zuleitungen über die Kontaktierdrähte (nicht gezeigt) übertragen werden, die direkt mit den Zuleitungen 103 an einem Ende und direkt mit den Kontaktierflächen 104 an dem anderen Ende verbunden sind.
  • Während 41 die Einbeziehung von vier Halbleiterchips in einen einzelnen vorgefertigten Halbleiterchipträger mit einer Herstellung entsprechend der vorliegenden Erfindung zeigt, sind auch mehr oder weniger Chips pro Halbleiterchipträger einbezogen. Wie vorstehend ausgeführt worden ist, ermöglicht die Einbeziehung einer Mehrzahl von Halbleiterchips in den einzelnen Chipträger eine effektivere Verwendung von Materialien und Plattenraum.
  • 42 ist eine perspektivische Teilansicht eines weiteren Aspektes der vorliegenden Erfindung, der bei sämtlichen vorbeschriebenen Ausführungsbeispielen zum Einsatz kommen kann. Wie in 42 gezeigt ist, können einige der Zuleitungen 103 in einer nach oben weisenden Richtung orientiert sein, während andere der Zuleitungen 103 in einer nach unten weisenden Richtung orientiert sind. Die Anzahl von Reihen von nach oben orientierten und nach unten orientierten Zuleitungen kann gleich sein, wie in 42 gezeigt ist, oder es kann die Anzahl von nach oben orientierten Zuleitungen auch größer oder kleiner als die Anzahl von nach unten orientierten Zuleitungen sein. Die Ausgestaltung von 42 erlaubt das Montieren der Zuleitungen an einem oder mehreren Substraten mit einer Anordnung über dem Halbleiterchipträger und zudem auch an einer oder mehreren Leiterplatten mit einer Anordnung unterhalb des Halbleiterchipträgers, weshalb diese Ausgestaltung auch besonders zur Verwendung beim Erzeugen von Stapeln von Leiterplatten oder anderen Substraten von Nutzen ist.
  • 43 ist eine perspektivische Teilansicht eines weiteren Aspektes der vorliegenden Erfindung, der bei sämtlichen vorbeschriebenen Ausführungsbeispielen zum Einsatz kommen kann. In 43 kann zusätzlich zum Bereitstellen der Zuleitungen 103 mit einer seitwärts gegebenen Erstreckung in einer horizontalen Richtung von den Seitenwänden 102b hiervon der vorgefertigte Halbleiterträger zudem Zuleitungen 123 aufweisen, die sich in vertikaler Richtung von dem Boden 102a hiervon weg nach unten erstrecken. Diese Ausgestaltung ermöglicht mehr Zuleitungen an einem einzelnen Halbleiterchipträger und stellt eine erhöhte Designflexibilität und Einsetzbarkeit bereit. Die oberen Abschnitte der Zuleitungen 123 können plattierte (beispielsweise goldplattierte) Spitzen 124 aufweisen, um das Kontaktieren mit den Kontaktierdrähten 106 zu vereinfachen.
  • Entsprechend der Ausgestaltung von 43 können die nach unten weisenden Zuleitungen 123 um den Umfang der Halbleiterchipfläche herum positioniert sein. Zusätzlich oder alternativ hierzu können sich die sich nach unten erstreckenden Zuleitungen 123 von den Abschnitten des Bodens 102a direkt unter die Halbleiterchipfläche erstrecken. Dies kann beispielsweise durch Anordnen einer mehrschichtigen keramischen Komponente (nicht gezeigt) zwischen dem Halbleiterchip 101 und dem Boden 102a erreicht werden. Jeder Halbleiterchip 101 kann elektrisch mit der zwischenliegenden mehrschichtigen keramischen Komponente mittels Drahtkontaktier-, TAB- oder C4-Verbindungen oder dergleichen verbunden werden, während die zwischenliegende mehrschichtige keramische Komponente elektrisch mit den Zuleitungen 123 unter Verwendung der PGA-Technologie elektrisch verbunden werden kann. Die Verwendung von sich nach unten erstreckenden Zuleitungen 123 kann auch ohne Verwendung einer zwischenliegenden mehrschichtigen keramischen Komponente bewirkt werden. In dieser Hinsicht kann jeder Halbleiterchip 101 direkt elektrisch mit den Spitzenabschnitten 124 der sich nach unten erstreckenden Zuleitungen 123 unter Verwendung beispielsweise der C4-Verbindungstechnologie elektrisch verbunden werden.
  • 44 ist eine Teilunteransicht, die eine genestete Anordnung für die sich nach unten erstreckenden Zuleitungen 123 zeigt, wobei die Zuleitungen in einer Mehrzahl von Gruppen 125 angeordnet sind. In der genesteten Anordnung von 44 sind die Gruppen 125 in Reihen und Spalten an dem Boden 102a angeordnet (Die gepunkteten Linien in 44 zeigen jeweils eine Reihe und eine Spalte). Die elektrischen Verbindungskomponenten von benachbarten Reihen der Anordnung sind genauso wie die Gruppen von benachbarten Spalten der Anordnung versetzt. Zudem sind die Gruppen untereinander in einer genesteten Ausgestaltung derart verschachtelt, dass ein Abschnitt jeder Gruppe von Kontakten in Überlappung mit einer benachbarten Reihe von Gruppen von Kontakten oder einer benachbarten Spalte der Gruppen von Kontakten steht. Für die Anordnung nach 44 kann der von einer Mittellinie zu einer Mittellinie reichende Abstand X zwischen Spalten der Gruppen bei 0,9 mm liegen, der von einer Mittellinie zu einer Mittellinie reichende Abstand Y zwischen Reihen von Gruppen kann bei 1,25 mm liegen, und die Gesamtdichte der Anordnung kann bei 1,028 Kontakten pro Quadratinch liegen.
  • Die genestete Ausgestaltung 144 kann derart abgewandelt werden, dass sogar noch größere Dichten bereitgestellt werden können. Ein Beispiel für eine angedachte Abwandlung ist in 45 dargestellt. Bei der Anordnung gemäß 45 sind die Gruppen von Kontakten 125 in Reihen und Spalten an der Bodenoberfläche 102a angeordnet, und wenigstens die Zuleitung 123 jeder Gruppe 125 beinhaltet eine vordere Oberfläche 126, die nach außen und weg von jener Gruppe entlang einer Linie weist, die ursprünglich von einer Seitenoberfläche 127 einer Zuleitung einer weiteren Gruppe von Kontakten geschnitten wird. Zudem sind bei der Anordnung von 45 benachbarte Gruppen von Kontakten derart versetzt, dass die Linie, die von der Mitte jeder Gruppe durch die Mitte eines Kontaktes für jede Gruppe gezogen wird, die Mitte einer beliebigen zu jener Gruppe direkt benachbarten Gruppe nicht schneidet. Darüber hinaus kann bei der Anordnung von 45 der Abstand d zwischen gleichen Oberflächen der Zuleitung 123 bei 1,156 mm liegen, während die Gesamtdichte für die Anordnung bei 1,156 Kontakten pro Quadratinch liegen kann.
  • Die Anordnungen von 44 und 45 können derart abgewandelt werden, dass sie einen Raum 128 in einem mittleren Abschnitt hiervon aufweisen, um die Verwendung einer Drahtkontaktierung, von TAB oder dergleichen zu ermöglichen. 46 und 47(a) zeigen jeweils Beispiele für die Art, mit der die Anordnungen von 44 und 45 abgewandelt werden können, sodass sie den Raum 128 enthalten.
  • Man beachte, dass obwohl die Anordnung von 44 bis 47(a) kreuzförmige Gruppen von Kontakten 120 verwendet, auch andere Formen miteinbezogen sind. Ein Feld von Gruppen von Kontakten 125 mit jeweils einem H-förmigen Raum zwischen den Kontakten hiervon kann beispielsweise, wie in 47(b) zu sehen ist, verwendet werden. Das Feld von 47(b) kann beispielsweise eine Dichte von 636 Kontakten pro Quadratinch bereitstellen.
  • Verwiesen wird nunmehr auf die Druckschrift WO 94/13034 A1 sowie die Druckschrift WO 95/24747 A1 . Diese Anmeldungen offenbaren Anordnungen mit weiteren Aspekten im Zusammenhang mit den Gruppen der sich nach unten erstreckenden Kontakte zur Verwendung bei der vorliegenden Erfindung. Diese Anmeldungen sind explizit durch Verweisung mitaufgenommen.
  • 48 beinhaltet Flussdiagramme. Das Flussdiagramm zur Linken zeigt Schritte, die bei der Herstellung einer herkömmlichen geformten Kunststoffhalbleiterpackung ausgeführt werden. Das Flussdiagramm zur Rechten zeigt Schritte, die bei einem Herstellungsprozess zur Erzeugung eines vorgefertigten Halbleiterträgers entsprechend der vorliegenden Erfindung ausführt werden. Wie sich aus 48 ergibt, beinhaltet die vorliegende Erfindung weniger Schritte im Anschluss an die Kontaktierprozedur, als dies bei herkömmlichen Herstellungsprozessen der Fall ist.
  • Entsprechend der vorliegenden Erfindung, die in dem rechten Diagramm von 48 gezeigt ist, wird in Schritt S1 das Substrat 101 einschließlich des Bodens 102a und der Seitenwände 102b und gegebenenfalls der Zuleitungsdurchgänge 107 und der Gesimse 108 integral unter Verwendung eines Formungsprozesses gebildet. Als Alternative zur Bildung der Zuleitungen 107 und der Gesimse 108 während des Formungsprozesses können die Zuleitungsdurchgänge und/oder die Gesimse auch nach dem Formen beispielsweise durch Entfernen von Material des Substrates zur Bildung der Durchgänge und/oder durch Anwenden eines isolierenden Materials (so beispielsweise eines Klebstoffes oder einer Epoxidsubstanz) zum Bilden der Gesimse hinzugefügt werden. Komponenten, so beispielsweise die erhöhte Plattform 115, der isolierende Trenner 116 und/oder die Stützsäule 117, können ebenfalls entweder integral während des Formungsprozesses gebildet werden, oder es können derartige Elemente auch nach dem Formen hinzugefügt werden. Darüber hinaus ist, wie in 7 gezeigt ist, beabsichtigt, dass anstelle einer integralen Ausbildung in einem einzigen Formungsprozess der Boden 102a und die Seitenwände 102b auch getrennt ausgebildet und anschließend unter Verwendung einer Epoxidsubstanz oder eines anderen Klebstoffes aneinander befestigt werden können. Die Verwendung von VECTRA (Marke) als Material für das Substrat ermöglicht, dass Teile des Halbleiterchipträgers mit einem hohen Grad an Genauigkeit geformt und zusammengebaut werden können. Als Alternative zur Bildung des Substrates 102 und dem anschließenden Einführen der Zuleitungen in das Substrat kann das Substrat auch um die Gesimse herum in einem Einführungsformungsprozess gebildet werden.
  • In Schritt S2 werden Zuleitungen 103 gebildet. Der Zuleitungsbildungsschritt S2 beinhaltet das Ausschneiden oder Ausstanzen von einzelnen Zuleitungen aus Streifen oder gezogenem Draht unter Verwendung beispielsweise einer Stanze. Man hat im Zusammenhang mit der vorliegenden Anmeldung herausgefunden, dass durch einzelnes Herstellen jeder Zuleitung 103 anstelle der Verwendung eines Zuleitungsrahmens zur Herstellung der Zuleitungen die Herstellungskosten verringert werden und gleichzeitig die Ausbeute erhöht wird.
  • Die vorbeschriebenen Zuleitungsherstellungsverfahren ermöglichen ein selektives Plattieren und ein automatisiertes Einführen der Zuleitungen. Die Zuleitungen zum Stanzen können entweder lose an einem Bandolierenträger Träger 129 (siehe beispielsweise 49) oder an einem Streifen sein, da die asymmetrische Form selbst zu einer konsistenten Orientierung in einer automatisierten maschinellen Umgebung beiträgt. Die verschiedene Längen aufweisenden äußeren Zuleitungsabschnitte tragen zur Orientierung bei der Vibrationsschalenzuführung während des automatischen Zusammenbaus bei. Die vorliegende Erfindung ist sowohl zu einer Näh- als auch zu einer Gruppeneinführungsmaschine kompatibel. Die isolierenden Komponenten können derart ausgestaltet werden, dass sie ein automatisches oder robotisches Einführen in die Leiterplatten oder in die Enden des Drahtes zu dem Stecker vereinfachen.
  • 49(a) und 49(b), die nachstehend kollektiv als 49 bezeichnet werden, zeigen die Anordnung der Zuleitungen 103 an einer Bandoliere oder einem anderen Einsatz 129 während der Bildung des Halbleiterchipträgers. Die Zuleitungen sind in L-Form, wie gezeigt ist, ausgestanzt. Mit anderen Worten, die Verwendung einer Bandoliere entsprechend der vorliegenden Erfindung ist bei der Bildung der Zuleitungen 103 nützlich.
  • Schritt S3 von 48 beinhaltet das Einführen der Zuleitung 103 in die Seitenwände 102b des Substrates 102. In demjenigen Fall, in dem der Boden 102a und die Seitenwände 102b getrennt gebildet und anschließend aneinander befestigt werden, können die Zuleitungen in die Seitenwände eingeführt werden, bevor sie aneinander oder an dem Boden befestigt werden. Jede der Zuleitungen 103 ist in einen entsprechenden der Zuleitungseingänge 107 in den Seitenwänden 102b eingeführt. Die Abmessungen der Zuleitungen 103 und der Zuleitungsdurchgänge 107 sind derart, dass jede Zuleitung satt in den entsprechenden Zuleitungsdurchgang 107 passt.
  • In Schritt S4 wird ein mechanisches Testen durchgeführt, um sicherzustellen, dass die Zuleitungen 123 sicher innerhalb des Substrates 102 befestigt sind, um sicherzustellen, dass die Koplanarität der Zuleitungen 103 in einem annehmbaren Bereich ist, um sicherzustellen dass jede Zuleitung genau innerhalb des jeweiligen Zuleitungsdurchganges ausgerichtet ist und dergleichen mehr. Zudem wird das elektrische Testen durchgeführt, um sicherzustellen, dass Signale genau durch die Zuleitungen des Trägers in die Umgebung des Trägers und umgekehrt übermittelt werden können, sowie um sicherzustellen, dass keine der Zuleitungen während der nachfolgenden Schritte der Herstellung und Verwendung des Halbleiterchipträgers einen Kurzschluss bildet.
  • Entsprechend Schritt S5 wird das Substrat 102 mit den darin angeordneten Zuleitungen 103 gepackt und anschließend an einen Ort herverbracht, an dem der in Schritt S6 hergestellte Halbleiterchip mit dem Substrat kontaktiert wird. Vorzugsweise wird eine Transportpackung, so beispielsweise die in 50 bis 55 dargestellte, zur Durchführung des Transportes verwendet. Die in 50 bis 55 dargestellte Packung kann zum Transportieren des Halbleiterchipträgers an einen Ort, an dem das Chipkontaktieren stattfindet, und im Anschluss an das Chipkontaktieren von jenem Ort zu einem Abnehmer verwendet werden.
  • Ein erster Typ von Transportpackung ist in 50 gezeigt. Der Typ von Packung, der in 50 gezeigt ist, wird nachstehend als Trägerfach (carrier tray) bezeichnet. Das Trägerfach beinhaltet einen oberen Abschnitt 130 und einen unteren Abschnitt 131. Jeder dieser Abschnitte umfasst eine Basis 132, an der eine oder mehrere (beispielsweise 20) Stützplattformen 133 mit jeweils einer Menge von entsprechenden Stützsegmenten 134, die damit in Verbindung stehen, ausgebildet sind.
  • 51 bis 53 sind Ansichten zur Darstellung eines Halbleiterchipträgers mit einer Anordnung innerhalb eines Trägerfaches auf eine Art, die in 50 gezeigt ist. Der Halbleiterchipträger von 51 und 52 umfasst Zuleitungen 103, die nach unten zeigen, während die Zuleitungen von dem Halbleiterchipträger in 53 nach oben zeigen.
  • Wie aus 51 bis 53 ersichtlich ist, nimmt die Stützplattform 133 die Funktion einer Sicherstellung dahingehend wahr, dass die Zuleitungen 103 des Halbleiterchipträgers die Basis 132 nicht berühren. Eine derartige Vorbeugung verringert das Auftreten von Brüchen oder von möglichen sonstigen Komplikationen.
  • Die Stützsegmente des oberen Abschnittes 130 sind geringfügig näher aneinander angeordnet, als dies bei den Stützsegmenten des unteren Abschnittes 131 der Fall ist, oder umgekehrt, sodass die oberen und unteren Abschnitte zusammen vor dem Versenden zum Schutz des Halbleiterchipträgers zusammengefügt oder zusammengesteckt werden können. Wie aus 51 bis 53 ersichtlich ist, kann der untere Abschnitt 131 des Chipträgerfaches den Halbleiterchipträger halten, wobei eine Hauptoberfläche nach oben weist, sodass, wenn der obere Abschnitt 130 an einem Bestimmungsort entfernt wird, so beispielsweise am Ort des Chipzusammenbaus, der Chipträger entfernt werden kann (beispielsweise über einen Sog), um einen Chipzusammenbau, ein automatisches Zusammenpassen oder Zusammenstecken oder dergleichen zu ermöglichen. Man beachte, dass das Trägerfach in einem Ausmaß stabil ist, dass der Zusammenbau oder andere Prozesse an dem Halbleiterchipträger vorgenommen werden können, während dieser im Trägerfach befindlich ist. Dies macht die Schritte des Entfernens und des Rückverbringens des Halbleiterchipträgers in das Trägerfach während des Herstellungsprozesses überflüssig.
  • Ein zweiter Typ von Transportpackung ist in 54(a) gezeigt. Der Typ von Packung, der in Figur in 54(a) gezeigt ist, ist ein Kunststoffrohr und eine Hülse 135a mit einem offenen Ende und einem geschlossenen Ende. Bei Verwendung dieses Typs von Packung wird eine Mehrzahl von Halbleiterchipträgern nacheinander durch das offene Ende in das Kunststoffrohr 135a eingeführt. Der erste Halbleiterchipträger, der eingeführt werden soll, ruht an dem geschlossenen Ende des Kunststoffrohres 135a oder einem Anschlag, der benachbart zu dem geschlossenen Ende angeordnet ist, der zweite Halbleiterchipträger, der eingeführt werden soll, ruht an dem ersten, und so weiter. Ein Halbleiterchipträger kann einen Stabtrenner 135b aufweisen, der daran angeformt oder auf andere Weise ausgebildet ist. Der Stabtrenner hält die Zuleitungen von benachbarten Halbleiterchipträgern davon ab, miteinander in Kontakt oder Wechselwirkung zu treten, wenn die Träger in dem Rohr gepackt sind. Sind die Halbleiterchipträger zu entfernen, um den Chipzusammenbau oder dergleichen zu verwirklichen, so werden die Chipträger aus dem Plastikrohr in einer Reihenfolge entfernt, die umgekehrt zu der Reihenfolge des Einführens in das Plastikrohr ist.
  • 54(b) zeigt einen fertigen Halbleiterchipträger mit vier Stabtrennern 135b, die daran ausgebildet sind. Alternativ zur Bereitstellung jedes Halbleiterchipträgers mit vier Stabtrennern kann jeder Träger mit zwei Stabtrennern (beispielsweise zwei Stabtrenner mit einer Anordnung an der Seitenwand des Trägers oder zwei Stabtrenner mit einer Anordnung an entgegengesetzten bzw. gegenüberliegenden Seiten des Chipträgers an entgegengesetzten bzw. gegenüberliegenden Ecken, wie bei den obersten und untersten Stabtrennern, die in 54(b) gezeigt sind) oder einer anderen Anzahl von Stabtrennern versehen sein.
  • Ein dritter Typ von Transportpackung ist in 55 gezeigt. Der Typ von Packung, der in 55 gezeigt ist, wird nachstehend als Packung mit Band and Spule (tape and reel) für einen Bestückungsautomaten bezeichnet. Entsprechend diesem Typ von Packung umfasst ein leitfähiges Kunststoffband 136 eine Mehrzahl von Zähnen 137 sowie eine Mehrzahl von darin ausgebildeten Hohlräumen 138. Jeder Hohlraum kann eine Stützplattform 139 beinhalten, um die Zuleitungen jedes Halbleiterchipträgers von der Unterseite des Hohlraumes her zu isolieren. Bei Verwendung wird der Halbleiterchipträger in jeden Hohlraum 138 eingebracht, woraufhin eine Bandstruktur (beispielsweise ein Maskier- oder Zellophanband) auf das leitfähige Band 136 geklebt wird, um die Halbleiterchipträger während des Transportes in den Hohlräumen zu halten. Das leitfähige Band 126 wird anschließend auf eine Spule oder ein anderes Magazin zum Halten des Bandes verbracht und sodann abtransportiert. Am Zielort des Transportes leitet ein Bestückungsautomat automatisch die Spule unter Verwendung der Zähne 137 zu, nimmt die Bandstruktur ab und entfernt die Chipträger für einen Chipzusammenbau, ein Montieren oder dergleichen unter Verwendung einer Sogprozedur. Wie bei den ersten und zweiten Typen von Packungen, die vorstehend erläutert worden sind, ist der dritte Typ von Packung wiederverwertbar, sodass dieselbe Packung zum Transport der Halbleiterchipträger an einen Ort verwendet werden kann, an dem die Chipkontaktierung stattfindet, und im Anschluss an die Chipkontaktierung von jenem Ort zu einem Abnehmer.
  • Schritt S7 von 48 beinhaltet das Anbringen des Halbleiterchips 101 an dem Boden 101a oder einer anderen Stützfläche (beispielsweise einer erhöhten Plattform 115) innerhalb des Halbleiterchipträgers. Die Anbringung kann unter Verwendung eines Klebstoffes, einer Epoxidsubstanz oder dergleichen erfolgen.
  • Schritt S8 beinhaltet eine Kontaktierprozedur, bei der ein Kontaktierdraht 106 zwischen Komponenten eines Paares mit einer Kontaktierfläche 104 an dem Chip 101 und einem Kontaktieranschluss 105 an einer der Zuleitungen 103 angeschlossen wird. Die Kontaktierdrähte ermöglichen eine elektrische Verbindung zwischen dem Chip und den verschiedenen Zuleitungen 103.
  • In Schritt S9 können weitere elektrische Tests vorgenommen werden, um eine zusätzliche Sicherheit dahingehend zu gewährleisten, dass ein annehmbares Erzeugnis hergestellt wird. In Schritt S10 wird eine Verkapselung durch Verfüllen des Hohlraumes, der durch den Boden 102a und die Seitenwände 102b des Substrates 102 festgelegt ist, mit einer Epoxidsubstanz, einem Flüssigkristallpolymer, so beispielsweise VECTRA (Marke) oder einem anderen Hochtemperaturmaterial, ausgeführt wird. Anschließend können die Halbleiterchipträger kappenartig mit einer Kunststoffkomponente oder einer thermisch leitfähigen Kappe bedeckt werden, die als Wärmesenke dient, und anschließend versiegelt bzw. abgedichtet werden, wobei die Verwendung der Kappe optional ist. Man beachte, dass für den Fall, dass eine Kappe verwendet wird, der vorgenannte Verkapselungsschritt optional ist. Die Wärmesenke und/oder das Hochtemperaturmaterial, das zum Verkapseln und zum Abdichten bzw. Versiegeln verwendet wird, vereinfachen die Wärmeverteilungseigenschaften des Halbleiterchipträgers. In Schritt S11 können weitere mechanische und elektrische Qualitätssteuertests vorgenommen werden, um die Wahrscheinlichkeit zu erhöhen, dass der Halbleiterchipträger erwartungsgemäß funktioniert.
  • Entsprechend Schritt S12 wird der jeweilige Halbleiterchipträger gepackt und zum Abnehmer transportiert. Vorzugsweise wird der Halbleiterchipträger unter Verwendung derselben Transportpackung, in der auch empfangen worden ist, zum Abnehmer transportiert. Wie vorstehend gezeigt worden ist, ist die Transportpackung, die in 50 bis 55 gezeigt ist, für das Wahrnehmen dieses Typs von doppelter Transportfunktion besonders geeignet.
  • Schritt S13 betrifft das Montieren des fertigen Halbleiterchipträgers an oder in einer Grenzflächenoberfläche, so beispielsweise der Leiterplattenoberfläche. In Schritt S13 kann entweder eine PTH-Technologie oder eine SMT-Methodologie verwendet werden, um eine Leiterplattengrenzflächenbildung zu verwirklichen, oder es kann alternativ der Träger in eine Steckfassung eingesteckt werden, die an der Leiterplatte oder einer anderen Grenzflächenvorrichtung montiert ist.
  • 56 zeigt eine Zuleitung 103, die besonders zum Einstecken in eine Steckfassung geeignet ist. Durch Verwenden eines äußeren Zuleitungsabschnittes 1033 mit einer erweiterten Breite wird zusätzliche mechanische Festigkeit bereitgestellt. Diese mechanische Festigkeit vereinfacht das Einstecken des Halbleiterchipträgers in die Steckfassung.
  • 57 zeigt einen Halbleiterchipträger mit einer Herstellung entsprechend der vorliegenden Erfindung in eine Steckfassung eingesteckt. Eine Steckfassung entsprechend der vorliegenden Erfindung beinhaltet ein isolierendes Substrat 140 und eine Mehrzahl von elektrisch leitfähigen Tragstützen 141.
  • Jede der leitfähigen Tragstützen 141 kontaktiert eine entsprechende Zuleitung 103 aus dem Halbleiterchipträger an einem Ende und ist an dem anderen Ende an einer Leiterplatte oder einer anderen Grenzflächenoberfläche angebracht. Die Tragstützen 141 können an der Grenzflächenoberfläche unter Verwendung einer SMT-Methode, wie beispielsweise in 57 gezeigt ist, oder auch unter Verwendung einer PTH-Technologie angebracht werden. Das Fußabdruckmuster der leitfähigen Tragstützen 141 an der Grenzflächenoberfläche kann identisch zu demjenigen der Zuleitungsfußabdrücke sein, die vorstehend erläutert worden sind, und passen, wie in 57 gezeigt ist, zu dem Fußabdruck entsprechend den Zuleitungen des Halbleiterchipträgers, zu dem die Fassung passt. Ein derartiges Passen zwischen dem Fußabdruck der Zuleitungen 103 und dem Fußabdruck der Tragstützen 141 vereinfacht das Routen und das Leiterbahnendesign, indem ermöglicht wird, dass dasselbe leitfähige Leiterplattenmuster sowohl steckbare wie auch SMT-kompatible Chipträger aufnimmt.
  • Die Abschnitte der Tragstützen 141, die sich oberhalb des Substrates 140 erstrecken (auch in 58 und 59 gezeigt) üben jeweils eine Kraft auf eine entsprechende Zuleitung 103 in einer Richtung weg vom Inneren des Halbleiterchipträgers aus (in der Darstellung von 57 beispielsweise nach links). Diese Kraft ist ausreichend, um den Halbleiterchipträger in nächster Umgebung der Fassung zu halten, und ermöglicht gleichzeitig ein auswechselbares Stecken und Herausnehmen des Halbleiterchipträgers. Die Abschnitte der Tragestützen 141, die sich oberhalb des Substrates 140 erstrecken, sind derart flexibel und federnd, dass sich vor dem Passen mit Zuleitungen aus einem Halbleiterchipträger die Zuleitungen in einer Richtung weg vom Inneren des Halbleiterchipträgers biegen (in der Darstellung von 57 nach links), und nach dem Passen, wie in 57 gezeigt ist, aufrecht stehen.
  • 58 und 59 sind dahingehend ähnlich zu 57, dass sie perspektivische Teilansichten des Halbleiterchipträgers mit einer Herstellung entsprechend der vorliegenden Erfindung in Montierung innerhalb einer Fassung zeigen, die an einer Leiterplatte oder einer anderen Grenzflächenoberfläche unter Verwendung der SMT-Methodologie angebracht ist. Gleichwohl wirkt die Kraft, die von den Tragstützen 141 auf die Zuleitungen 103, siehe 58 und 59, ausgeübt wird, in eine Richtung, die senkrecht in Bezug auf die Längen der Zuleitungen ist. Diese Kraft ist genauso wie die Kraft in Verbindung mit der Fassung von 57 ausreichend, um den Halbleiterchipträger in nächster Umgebung an der Fassung zu halten, und ermöglicht gleichzeitig ein Einstecken und Ausstecken des Halbleiterchipträgers. Für die Fassung von 58 und 59 sind die Abschnitte der Tragstützen 141, die sich oberhalb des Substrates 140 erstrecken, derart flexibel und federnd, dass sich vor dem Passen mit Zuleitungen aus einem Halbleiterchipträger die Zuleitungen in einer Richtung senkrecht in Bezug auf die Länge der Zuleitungen biegen und nach dem Passen, wie in 58 und 59 gezeigt ist, aufrecht stehen.
  • Die Ausgestaltung der Fußabdrücke des Halbleiterchipträgers (oder der Steckpassung, wenn eine solche verwendet wird) vereinfacht das Routen der Leiterbahnen auf der Leiterplatte oder einer anderen Grenzflächenoberfläche, auf oder in der der Halbleiterchipträger montiert ist. Weitere mechanische und elektrische Tests können nach Beendigung des Montierprozesses vorgenommen werden.
  • Im Vergleich zu herkömmlichen Verfahren sind merklich weniger Erzeugungsschritte bei der Erzeugung eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung vorhanden. Der Halbleiterchipträger der vorliegenden Erfindung beginnt als vorgeformte Plattform, in die der Chip eingeführt wird. Anschließend wird das Verkapseln durch Kappenbildung und Abdichten bzw. Versiegeln der Plattform nach dem Testen verwirklicht. Dies führt zu einem Überflüssigwerden der gesamten Formungs-, Biege- und Reinigungsprozesse und dem damit verbundenen Kontaktieren des Trägers. Da die Zuleitungen der vorliegenden Erfindung vorgeformt und in die Kunststoffplattform eingeführt sind, werden sie von zusätzlichen Prozeduren, die üblicherweise nach dem Einführen des Chips in die Halbleiterpackung vorgenommen werden, nicht beeinträchtigt. Bei dem herkömmlichen Prozess werden die empfindlichsten Aspekte des Herstellungsprozesses, nämlich das Verkapseln des Chips und das Elektroplattieren und Bilden der Zuleitungen, nach dem Passen des Chips und der Halbleiterpackung ausgeführt. Dies führt zu einem vergleichsweise kostenintensiven Ausschuss, was von der fehlenden Koplanarität unter den Zuleitungen, einem Brechen, einem Versagen der Drahtkontaktierungen aufgrund des Hochdruckformens oder anderen Problemen herrühren kann. All diese Probleme führen zu einer Aussonderung des Chips wie auch der Packung. Der Halbleiterchipträger mit einer Herstellung entsprechend der vorliegenden Erfindung kann jedoch in den Chipanbringbereich nach vollständigem Testen hinsichtlich des Plattierens, der mechanischen Integrität und der Abmessungseigenschaften verbracht werden, sodass der Chip nur in Packungen eingeführt werden muss, die diesen Qualitätsstandards hinreichend genügen. Die Beseitigung der Zwischenprozesse verringert zudem die Herstellungskosten.
  • Der Halbleiterchipträger mit einer Herstellung entsprechend der vorliegenden Erfindung kann mit einer genauen Anzahl von Leitungen einfacher als derzeit geläufige Ausgestaltungen ausgestaltet werden, was von der programmierbaren Natur einer Baugruppe herrührt. Ein Designer kann variierte Anzahlen von Zuleitungen oder Änderungen der Packungsgröße spezifizieren, ohne dass neue Ausgestaltungen der Zuleitungsrahmen entworfen und hergestellt werden müssten. Bei der vorliegenden Erfindung können sowohl die Anzahl der Zuleitungen an einer Seite einer Packung wie auch die Anzahl von Reihen von Zuleitungen einfach durch Erzeugen einer neuen Form für die vorgeformte Plattform und Neuprogrammieren der Maschine für das Einführen der Zuleitungen zum Variieren der Anzahl von Zuleitungen oder der Ausgestaltung der Zuleitungen variiert werden.
  • 60 zeigt, dass sich Zuleitungen 103 aus einer oder mehreren der Seitenwände des Halbleiterchipträgers ohne Biegen oder Drehen in einer vertikalen oder nach oben weisenden Richtung erstrecken. Derartige gerade Zuleitungen sind zum Einstecken in eine Fassung kompatibel oder können alternativ als Anschlagsverbindungsstellenzuleitungen für eine SMT-Montierung an einem Substrat, so beispielsweise an einer Leiterplatte, dienen. Zur Verwendung der Struktur von 60 ist beispielsweise die Leiterplatte oder das andere derartige Substrat, an dem die Zuleitungen des Halbleiterchipträgers SMT-montiert sind, senkrecht in Bezug auf den Boden des Trägers.
  • 61 ist eine perspektivische Teilansicht eines Halbleiterchipträgers mit einer Herstellung entsprechend der vorliegenden Erfindung in alternativer Ausgestaltung. Gemäß 61 sind die Füße der Zuleitungen 103 derart orientiert, dass die Füße in der unteren Reihe 103a zu dem Halbleiterchipträger zeigen und die Füße in der oberen Reihe 103b weg von dem Träger zeigen. Dieser Typ von Ausgestaltung verringert den Gesamtoberflächenbereich, der von dem Substrat (beispielsweise der Leiterplatte) eingenommen wird, an dem der Halbleiterchipträger montiert ist. Das Konzept der Fußabdrücke, die abwechselnd nach oben und weg von dem Halbleiterchipträger zeigen, ist bei sämtlichen Ausführungsbeispielen der vorliegenden Erfindung, bei denen zwei oder mehr Reihen von Zuleitungen zum Einsatz kommen, anwendbar.
  • 62 ist eine Draufsicht eines einlagigen Ausführungsbeispieles eines Halbleiterchipträgers entsprechend der vorliegenden Erfindung. Wie bei den mehrlagigen Ausführungsbeispielen der vorliegenden Erfindung ist das einlagige Ausführungsbeispiel gemäß 62 unter Verwendung von einzeln hergestellten Zuleitungen und nicht mit einem Zuleitungsrahmen hergestellt.
  • 63 ist eine perspektivische Teilansicht eines Halbleiterchipträgers mit einer Herstellung entsprechend der vorliegenden Erfindung, wobei die Zuleitungen von wenigstens einer Reihe (so beispielsweise die Zuleitungen 103b der mittleren Reihe) mit Durchkontaktierungen bzw. Vias 142 mit einer Erstreckung in das Substrat abwechseln, an dem der Halbleiterchipträger montiert ist. Mit anderen Worten, jede Zuleitung 103b in der mittleren Reihe der Ausgestaltung weist eine Durchkontaktierung bzw. ein Via mit einer Anordnung an jedweder Seite hiervon auf. Jede Durchkontaktierung bzw. jedes Via kann zu einer oder mehreren der benachbarten Zuleitungen aus ihrer/seiner Reihe heraus und/oder von anderen Reihen von Zuleitungen geroutet werden. Anstelle einer Versetzung sind die Zuleitungen (und damit auch die Durchkontaktierungen bzw. Vias) in 63 in einer geraden Linie in Bezug aufeinander ausgebildet. Die Anordnung von 63 vergrößert die Anzahl der Zuleitungen, die entlang der Seite des Halbleiterchipträgers angeordnet werden können.
  • 64 ist eine perspektivische Teilansicht eines Halbleiterchipträgers mit einer Herstellung entsprechend der vorliegenden Erfindung, wobei hier eine Anordnung von Kontaktiererweiterungen innerhalb des Trägers gezeigt ist. Insbesondere können sich entsprechend der Struktur von 64 die Kontaktiererweiterungen von einer oder mehreren der Zuleitungen aus einer oberen oder mittleren Reihe in den Halbleiterchipträger in demselben Umfang wie die Kontaktiererweiterungsabschnitte aus den unteren Reihen von Zuleitungen erstrecken. In diesem Fall weisen Kontaktiererweiterungen, die benachbart zueinander, jedoch in verschiedenen Reihen befindlich sind, die gleiche Länge auf, was ihre jeweiligen Kontaktierflächen auf dieselbe Ebene bringt. Diese Anordnung vereinfacht das Substratkontaktieren durch Verringern der Länge der Drahtkontaktierung für die zweite und höhere Lagen von Zuleitungen.
  • 65 zeigt, dass die Zuleitungen 103 zur Nichtverwendung in Verbindung mit dem Halbleiterchipträger mit einer Herstellung entsprechend der vorliegenden Erfindung einen runden Querschnitt aufweisen. Die abgerundete Zuleitung 103 von 65 enthält einen abgeflachten Abschnitt 105, der mit Gold oder einen anderen leitfähigen Material plattiert sein kann und der als Kontaktierfläche zur Ermöglichung einer Anbringung der Zuleitung an dem Kontaktierdraht dienen kann. Das andere Ende der abgerundeten Zuleitung 103 weist eine Anschlagsverbindungsstellenausgestaltung vom Nagelkopftyp auf, was zu einem Fuß 1033d führt, der eine geringere Fläche einnimmt.
  • 66 zeigt, dass die Zuleitungsdurchgänge 107 mit einer Herstellung entsprechend der vorliegenden Erfindung rund sein können. Die runden Zuleitungsdurchgänge von 66 sind nicht nur bei der Verwendung mit runden Zuleitungen anwendbar, sondern auch zur Aufnahme von quadratischen, rechteckigen oder andere Formen aufweisenden Zuleitungen, um eine Druckpassbeziehung zwischen den Zuleitungen und den Zuleitungsdurchgängen zu ermöglichen.
  • Wie vorstehend ausgeführt worden ist, stellt die vorliegende Erfindung Vorteile gegenüber der herkömmlichen Packungstechnologie bereit. Zu diesen Vorteilen zählen das Bereitstellen eines Halbleiterchipträgers, der eine verringerte Fläche einnimmt und in der Lage ist, den Anforderungen von bestehenden und zu erwartenden Halbleiter- und Computertechnologien besser gerecht zu werden. 67 ist ein Diagramm, das den Oberflächenbereich zeigt, der von Ausführungsbeispielen mit einer Herstellung entsprechend der vorliegenden Erfindung im Gegensatz zu geläufigen QFP-Technologien eingenommen wird. Die Vorteile, die durch die vorliegende Erfindung gegenüber der herkömmlichen Packungstechnologie bereitgestellt werden, machen deutlich, dass die vorliegende Erfindung im Gegensatz zur herkömmlichen Packungstechnologie in der Lage ist, mit der schnellen Entwicklung Schritt zu halten, die gegenwärtig in der Halbleiter- und Computertechnik stattfindet.

Claims (23)

  1. Verfahren zum Herstellen eines Halbleiterchipträgers, umfassend die Schritte: Bereitstellen einer Mehrzahl von leitfähigen Leitungen bzw. Zuleitungen (103); Ausbilden eines Substrates (102) zum Halten eines Halbleiterchips, wobei das Substrat eine Mehrzahl von isolierenden Seitenwänden (102b) aufweist, die eine äußere Fläche bzw. Oberfläche des Substrates festlegen; Ausbilden des Substrates derart, dass wenigstens eine von den isolierenden Seitenwänden eine Mehrzahl von durch diese hindurch ausgebildeten Leitungs- bzw. Zuleitungsdurchgängen (107) aufweist; und Einführen der leitfähigen Leitungen bzw. Zuleitungen (103) durch die Leitungs- bzw. Zuleitungsdurchgänge der wenigstens einen isolierenden Seitenwand, gekennzeichnet durch den nachfolgenden Schritt: einzelnes Herstellen jeder leitfähigen Leitung bzw. Zuleitung (103) durch Ausstanzen bzw. Prägen in L-förmiger Gestalt, wobei die leitfähigen Leitungen bzw. Zuleitungen (103) durch die Leitungs- bzw. Zuleitungsdurchgänge der wenigstens einen Seitenwand derart eingeführt werden, dass sie druckgepasst und dadurch in den Durchgängen gesichert sind.
  2. Verfahren zum Herstellen eines Halbleiterchipträgers nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt des Ausbildens der im Wesentlichen L-förmigen leitfähigen Leitungen bzw. Zuleitungen den Schritt des einzelnen Ausstanzens bzw. Prägens der im Wesentlichen L-förmigen leitfähigen Leitungen bzw. Zuleitungen aus Metall beinhaltet.
  3. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Schritt des Ausbildens eines Substrates den Schritt des integralen Formens eines Substratbodens (102a) und von isolierenden Seitenwänden (102b) derart, dass wenigstens eine Seitenwand durch diese hindurch ausgebildete Leitungs- bzw. Zuleitungsdurchgänge (107) aufweist, bein haltet.
  4. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Schritt des Ausbildens eines Substrates die Schritte umfasst: integrales Formen eines Substratbodens (102a) und von isolierenden Seitenwänden (102b); und Entfernen von Material aus wenigstens einer Seitenwand, um durch diese hindurch Leitungs- bzw. Zuleitungsdurchgänge (107) auszubilden.
  5. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Schritt des Ausbildens eines Substrates die Schritte beinhaltet: Formen eines Bodenabschnittes (102a); Formen einer Mehrzahl von isolierenden Seitenwänden (102b) derart, dass wenigstens eine von den isolierenden Seitenwänden durch diese hindurch ausgebildete Leitungs- bzw. Zuleitungsdurchgänge (107) aufweist; und Befestigen der Mehrzahl von isolierenden Seitenwänden an dem Bodenabschnitt.
  6. Verfahren zum Herstellen eines Halbleiterchipträgers nach Anspruch 5, dadurch gekennzeichnet, dass der Schritt des Einführens der leitfähigen Leitungen bzw. Zuleitungen ausgeführt wird, bevor der Schritt des Befestigens ausgeführt wird.
  7. Verfahren zum Herstellen eines Halbleiterchipträgers nach Anspruch 5, dadurch gekennzeichnet, dass der Schritt des Einführens der leitfähigen Leitungen bzw. Zuleitungen ausgeführt wird, nachdem der Schritt des Befestigens ausgeführt wird.
  8. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Leitungs- bzw. Zuleitungsdurchgänge durch die wenigstens eine von den isolierenden Seitenwänden in mehreren vertikal beabstandeten Reihen ausgebildet werden.
  9. Verfahren zum Herstellen eines Halbleiterchipträgers nach Anspruch 8, dadurch gekennzeichnet, dass die Leitungs- bzw. Zuleitungsdurchgänge durch die wenigstens eine von den isolierenden Seitenwänden in wenigstens drei vertikal beabstandeten Reihen ausgebildet werden.
  10. Verfahren zum Herstellen eines Halbleiterchipträgers nach Anspruch 8, dadurch gekennzeichnet, dass die Leitungs- bzw. Zuleitungsdurchgänge durch die wenigstens eine von den isolierenden Seitenwänden in wenigstens vier vertikal beabstandeten Reihen ausgebildet werden.
  11. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass die Leitungs- bzw. Zuleitungsdurchgänge durch die wenigstens eine von den isolierenden Seitenwänden vertikal ausgerichtet sind.
  12. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass die Leitungs- bzw. Zuleitungsdurchgänge in benachbarten Reihen versetzt sind.
  13. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, dass der Schritt des Ausbildens des Substrates den Schritt des Ausbildens von Vorsprüngen bzw. Absätzen bzw. Gesimsen (108) an einer inneren Fläche bzw. Oberfläche der Seitenwände beinhaltet, wobei jeder Vorsprung derart einer Reihe von Leitungs- bzw. Zuleitungsdurchgängen entspricht, dass, wenn die leitfähigen Leitungen bzw. Zuleitungen in die Leitungs- bzw. Zuleitungsdurchgänge eingeführt sind, der Vorsprung einen inneren Abschnitt jeder leitfähigen Leitung bzw. Zuleitung stützt, die sich durch die Leitungs- bzw. Zuleitungsdurchgänge der entsprechenden Reihe erstreckt.
  14. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass der Schritt des Einführens den Schritt des einzelnen Einführens der leitfähigen Leitungen bzw. Zuleitungen in den Leitungs- bzw. Zuleitungsdurchgängen beinhaltet.
  15. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass der Schritt des Einführens den Schritt des gleichzeitigen Einführens von mehreren leitfähigen Leitungen bzw. Zuleitungen in den Leitungs- bzw. Zuleitungsdurchgängen beinhaltet.
  16. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 1 bis 15, des Weiteren umfassend die Schritte: Positionieren eines Halbleiterchips (101) mit Kontaktierflächen (104) innerhalb des Substrates; und elektrisches Verbinden der Kontaktierflächen des Halbleiterchips mit Abschnitten (105) der sich durch die wenigstens eine Seitenwand hindurch in das Innere des Substrates hinein erstreckenden leitfähigen Leitungen bzw. Zuleitungen.
  17. Verfahren zum Herstellen eines Halbleiterchipträgers nach Anspruch 16, des Weiteren gekennzeichnet durch den Schritt des Einkapselns des Halbleiterchips.
  18. Verfahren zum Herstellen eines Halbleiterchipträgers nach Anspruch 17, dadurch gekennzeichnet, dass der Schritt des Einkapselns den Schritt des Verfüllens des Substrates mit einem polymeren Material zum Bedecken des Halbleiterchips beinhaltet.
  19. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 17 oder 18, dadurch gekennzeichnet, dass der Schritt des Einkapselns den Schritt des Abdeckens des polymeren Materials mit einem Wärmesenkenmaterial beinhaltet.
  20. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet, dass der Schritt des Einkapselns den Schritt des Ausbildens einer Abdeckung (113) an bzw. auf den isolierenden Seitenwänden des Substrates zum Umschließen des Halbleiterchips beinhaltet.
  21. Verfahren zum Herstellen eines Halbleiterchipträgers nach einem der Ansprüche 1 bis 20, des Weiteren gekennzeichnet durch den Schritt des Durchführens einer elektrischen und mechanischen Prüfung der leitfähigen Leitungen bzw. Zuleitungen nach dem Schritt des Einführens, jedoch vor dem Schritt des Positionierens.
  22. Verfahren zum Herstellen eines Halbleiterchipträgers nach Anspruch 1, des Weiteren gekennzeichnet durch die Schritte: Versehen der leitfähigen Leitungen bzw. Zuleitungen mit einem Kontakterweiterungsleitungs- bzw. zuleitungsabschnitt (innerer Leitungs- bzw. Zuleitungsabschnitt 1031) und mit einem Stabilisierungsabschnitt (1032); Positionieren des inneren Zuleitungsabschnittes innerhalb der isolierenden Seiten wände des Substrates; Druckpassanordnen des Stabilisierungsabschnittes (1032) innerhalb der wenigstens einen Seitenwand; und größer als der innere Zuleitungsabschnitt erfolgendes Ausgestalten des Stabilisierungsabschnittes jeder Zuleitung.
  23. Verfahren zum Herstellen eines Halbleiterchipträgers nach Anspruch 22, dadurch gekennzeichnet, dass eine vertikale Höhe des Stabilisierungsabschnittes größer als eine vertikale Höhe des inneren Zuleitungsabschnittes ausgestaltet wird.
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