CN102779765B - 具有交错引线的半导体器件 - Google Patents

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Abstract

本发明涉及具有交错引线的半导体器件。提供了一种用于装配半导体器件的方法，所述方法包括提供引线框，所述引线框具有原始平面和具有原始引线节距的多个引线。所述方法包括裁切并成型所述多个引线的第一子集以提供第一排引线。所述方法包括裁切并成型所述多个引线的第二子集以提供第二排引线。引线的至少一个子集被成型为相对于所述原始平面具有钝角，使得与引线的所述第一子集或第二子集相关联的引线节距大于所述原始引线节距。

Description

具有交错引线的半导体器件
技术领域
本发明涉及半导体封装，并且更具体地，涉及具有交错引线以及改进的引线节距(lead pitch)的半导体器件。
背景技术
限制例如给定尺寸的四方扁平引线封装(QFP)等半导体器件可包含的引线密度(每单位长度的引线数量)的因素是引线节距。原始引线节距(native lead pitch)(LP)本质上是原始引线宽度(LW)加上两个引线之间的原始间距(LS)的和。在半导体器件使用表面安装技术(SMT)工艺安装时，较宽的引线节距避免了或者至少减少了电路短路的风险，并且改进了可焊性。也允许形成较宽的引线，其又减少了引线应力和变形的发生。另一方面，较窄的引线节距便于实现较大的引线密度。
因此，希望提供具有较宽的引线节距、而不牺牲引线密度的半导体器件。
附图说明
当结合附图阅读时，以下对本发明优选实施例的详细描述将更好理解。本发明通过示例的方式说明，并且不被附图限制，在附图中，相同的附图标记指示类似的要素。应当理解，附图不必按比例绘制，并且为了方便理解本发明进行了简化。
图1a-1d示出了传统的QFP半导体封装；
图2a-2d示出了根据本发明的一个实施例的QFP封装；
图3示出了在裁切和成型之前的根据本发明实施例的半导体器件和引线框；
图4a-4b示出了在第一排引线裁切之后的图3的半导体器件；
图5a-5b示出了在第一排引线成型之后的图4的半导体器件；
图6a-6b示出了在第一排引线的末端成型之后的图5的半导体器件；
图7a-7b示出了在第二排引线裁切之后的图6的半导体器件；
图8a-8b示出了在第二排引线成型之后的图7的半导体器件；
图9a-9b示出了在第二排引线的末端成型之后的图8的半导体器件；
图10a-10b示出了根据本发明实施例的完成的半导体器件；
图11a-11b示出了根据本发明实施例的另一半导体器件；
图12a-12b示出了根据本发明的又一半导体器件；
图13a-13d示出了根据本发明的又一半导体封装；以及
图14a-14c示出了图10的半导体器件的变型。
具体实施方式
根据本发明的一个方面，提供了一种装配半导体器件的方法，所述方法包括：提供引线框，所述引线框具有原始平面(native plane)和具有原始引线节距的多个引线；裁切并成型所述多个引线的第一子集以提供第一排引线；以及裁切并成型所述多个引线的第二子集以提供第二排引线，其中引线的至少一个子集被成型为相对于所述原始平面具有钝角，使得与所述引线的第一子集或第二子集相关联的引线节距大于所述原始引线节距。
所述方法可以进一步包括裁切并成型所述多个引线的第三子集以提供第三排引线，使得与所述引线的第三子集相关联的引线节距大于所述原始引线节距。
引线的第一子集可以被裁切成第一长度，而引线的第二子集可以被裁切成比第一长度短的第二长度。在优选的形式中，与所成型的引线相关联的引线节距可以大致上是原始引线节距的两倍。引线的第一和第二子集可以被成型为相对于原始平面具有相应第一和第二钝角。
引线的第一子集可以被成型为相对于原始平面具有锐角。所述锐角优选地在70至90度的范围内，并且在一种形式中可以约为80度。引线的第一子集可以被裁切成第一长度，而引线的第二子集可以被裁切成比第一长度长的第二长度。
引线的第一子集可以成型为相对于原始平面具有钝角。所述钝角优选地在90至135度的范围内，并且在一种形式中可以约为120度。每一个引线的宽度可以大致上在NLW至NLP-M mm的范围内，其中NLW表示原始引线宽度，NLP表示原始引线节距，而M表示引线之间的最小余隙。鉴于引线框制造方的当前能力，最小优选余隙M为大约0.1mm。在一种形式中，每个引线的宽度可以为大约0.3mm。每个引线的宽度在其末端处可以比沿着其长度大。
本发明还提供了一种半导体器件，包括：引线框，其包括原始平面和具有原始引线节距的多个引线；所述多个引线的第一子集，其中所述引线的第一子集被裁切和成型为第一排引线；以及所述多个引线的第二子集，其中所述引线的第二子集被裁切和成型为第二排引线，其中引线的至少一个子集被成型为相对于所述原始平面具有钝角，使得与所述引线的第一排或第二排相关联的引线节距大于所述原始引线节距。
图1a-1d示出了传统的QFP半导体器件。QFP封装的典型引线宽度(LW)是0.16mm。在典型的引线间距(LS)为约0.24mm的情况下，传统封装的引线节距(LP)为大约0.16+0.24＝0.4mm。
根据本发明的一个实施例的改进QFP器件在图2a-2d中示出。改进封装的典型引线宽度(LW)为0.3mm，这是图1的现有技术封装中所示的引线宽度的大约两倍(x 1.88)。该改进封装的典型引线间距(LS)为0.5mm，这是图1的传统封装中所示的引线间距的大约两倍(x 2.08)。这给出了该改进封装的典型引线节距(LP)为0.3+0.5＝0.8mm，这是图1的现有技术封装中所示的引线节距的两倍。较宽的引线节距较好地阻止了在SMT工艺中电路短路的发生。同时，较大的引线宽度降低了引线应力，并避免引线变形。这些因素导致图2a-2d中所示的QFP封装相比于图1a-1d中所示的传统封装器件的可焊性的总体提高。
通过将引线的末端或脚部成型为交错的至少两排，即图2a-2d中所示的第一或外排20和第二或内排21，在修改的QFP中实现了较宽的引线节距。下面，参照图3到图10描述制造图2a-2d中示出的QFP器件的裁切和成型处理。
图3示出了在进行裁切和成型处理之前的半导体器件30。所述半导体器件30包括引线框31，所述引线框31包括由未成型的引线所定义的原始平面，多个第一或外引线32，多个第二或内引线33和连接杆34。所述引线框31具有与图1a-1d中所示的现有技术半导体封装相比增大的引线宽度。
图4a-4b示出了在裁切到第一长度之后的第一或外引线32，而图5a-5b示出了在相对于未成型引线的原始平面成型为锐角之后的第一或外引线32。图6a-6b示出了在成型为具有末端60之后的第一或外引线32。
图7a-7b示出了在裁切到第二长度之后的第二或内引线33，而图8a-8b示出了在相对于原始平面成型为锐角之后的第二或内引线33。图9a-9b示出了在成型为具有末端90之后的第二或内引线33。
图10a-10b以相应的侧视图和正等轴测图示出在连接杆34裁切之后的完成的半导体器件100。
图11a-11b示出了根据本发明的半导体器件110，其中外排引线111被成型为相对于原始平面具有大约80度的锐角。外排引线111与参照图3-10描述的实施例中的第一或外引线32相似。内排引线112被成型并转向为相对于原始平面具有大约120度的钝角，而不是如参照图3-10描述的实施例中的第二或内引线33的情况那样成型为具有锐角。
图12a-12b示出了根据本发明的另一半导体器件120，其中外排引线121和内排引线122被成型并转向为相对于原始平面具有相应的第一钝角和第二钝角，而不是如参照图3-10描述的实施例中的情况那样被成型为具有锐角。
图13a-13d示出了根据本发明的又一半导体器件130，其中两排外部引线131、132被成型为相对于原始平面具有锐角，而两排内部引线133、134被成型并转向为具有钝角。
内排引线或外排引线的其它组合可以采用相同或类似的思想成型和转向，所述思想在一般的情况下可以涵盖N排引线(N＞2)，其中将引线的不同子集裁切成短引线或长引线，和/或成型为锐角，和/或转向并成型为钝角，使得相邻的引线分离到相应的排中，由此与引线的给定排或子集相关联的引线节距增加，从而提高可焊性。例如，图13c中的引线131表示成型为具有锐角的短引线，而引线132表示成型为具有锐角的长引线。引线133表示成型并转向为具有钝角的长引线，而引线134表示成型并转向为具有钝角的短引线。
相对于图3-10的实施例，图11-13中示出的进一步的实施例提高了可焊性，这是因为在相应的裁切和成型处理中相邻的引线被分离到多排中，每一排具有增加的引线节距(LP)，例如图13d中所示。
图14a-14c示出了半导体QFP封装的实施例的又一变型140，其中内部和外部引线142的末端141比现有技术的引线宽。除了末端141之外，每一个引线142的其余部分的宽度与例如图1a-1d的现有技术中所示的引线宽度相似。图14a-14c中所示的实施例可以在希望提高引线密度而不牺牲末端宽度的情形中采用。
从上述讨论可以清楚，本发明提供了一种生产半导体器件的方法，所述半导体器件具有交错的引线，并且引线的节距增加。尽管已经示出并描述了本发明的优选实施例，但应当清楚，本发明不仅仅局限于这些实施例。对于本领域技术人员而言，在不脱离权利要求中所限定的本发明的精神和范围的情况下，多种修改、改变、变型、替换和等同方式将是明显的。

Claims (10)

1.一种半导体器件，包括：
引线框，其包括原始平面和具有原始引线节距的多个引线；
所述多个引线的第一子集，其被裁切和成型为第一排引线；以及
所述多个引线的第二子集，其被裁切和成型为第二排引线；
其中所述多个引线的第一子集被成型为相对于所述原始平面具有钝角，并且所述多个引线的第二子集被成型为相对于所述原始平面具有锐角，使得与所述第一或第二排引线相关联的引线节距大于所述原始引线节距。
2.如权利要求1所述的半导体器件，其中所述原始引线节距等于原始引线宽度加上原始引线间距的和。
3.如权利要求1所述的半导体器件，还包括：
所述多个引线的第三子集，其中所述多个引线的第三子集被成型为提供第三排引线，使得与所述第三排引线相关联的引线节距大于所述原始引线节距。
4.如权利要求3所述的半导体器件，其中所述多个引线的第二和第三子集被成型为相对于所述原始平面具有相应的第一和第二锐角。
5.如权利要求3所述的半导体器件，其中所述多个引线的第一和第三子集被成型为相对于所述原始平面具有相应的第一和第二钝角。
6.如权利要求1所述的半导体器件，其中所述多个引线的第一子集被裁切成第一长度，并且所述多个引线的第二子集被裁切成比所述第一长度短的第二长度。
7.如权利要求1所述的半导体器件，其中与第一或第二排成型的引线相关联的引线节距是所述原始引线节距的两倍。
8.如权利要求1所述的半导体器件，其中所述多个引线的第一子集被裁切成第一长度，并且所述多个引线的第二子集被裁切成比所述第一长度长的第二长度。
9.如权利要求1所述的半导体器件，其中每一个引线的宽度在NLW至NLP-M mm的范围内，其中NLW表示原始引线宽度，NLP表示原始引线节距，而M表示引线之间的最小余隙。
10.如权利要求1所述的半导体器件，其中每个引线在其端部处的宽度大于沿其长度的宽度。
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