DE112004000572T5 - Multi-Chip-Ball-Grid-Array-Gehäuse und Herstellungsverfahren - Google Patents

Multi-Chip-Ball-Grid-Array-Gehäuse und Herstellungsverfahren Download PDF

Info

Publication number
DE112004000572T5
DE112004000572T5 DE112004000572T DE112004000572T DE112004000572T5 DE 112004000572 T5 DE112004000572 T5 DE 112004000572T5 DE 112004000572 T DE112004000572 T DE 112004000572T DE 112004000572 T DE112004000572 T DE 112004000572T DE 112004000572 T5 DE112004000572 T5 DE 112004000572T5
Authority
DE
Germany
Prior art keywords
base
chip
substrate
opening
grid array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112004000572T
Other languages
English (en)
Other versions
DE112004000572B4 (de
Inventor
Chen Fung Leng
Brandon Kim Seong Kwang
Cha Wee Lim
Anthony Sun Yi-Sheng
Wolfgang Hetzel
Jochen Thomas
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
United Test and Assembly Center Ltd
Original Assignee
Infineon Technologies AG
United Test and Assembly Center Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG, United Test and Assembly Center Ltd filed Critical Infineon Technologies AG
Publication of DE112004000572T5 publication Critical patent/DE112004000572T5/de
Application granted granted Critical
Publication of DE112004000572B4 publication Critical patent/DE112004000572B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

Ball-Grid-Array-Gehäuse mit einer Basis-IC-Struktur, wobei die Basis-IC-Struktur umfasst:
ein Basissubstrat mit einer ersten Basissubstratoberfläche, einer zweiten Basissubstratoberfläche, die gegenüber der ersten Basissubstratoberfläche angeordnet ist, einer Basissubstratöffnung, die sich zwischen der ersten Basissubstratoberfläche und der zweiten Basissubstratoberfläche erstreckt, und einem Basisleiter;
einen ersten Halbleiterchip mit einer ersten Chipoberfläche, einer zweiten Chipoberfläche, die gegenüber der ersten Chipoberfläche angeordnet ist, und ersten Kontaktflächen, die über der Basisöffnung angeordnet sind; und
eine erste Mehrzahl von Leitungen, die durch die Substratbasisöffnung geführt sind und die ersten Kontaktflächen mit dem Basisleiter elektrisch verbinden.

Description

  • Die Anmeldung beansprucht die Priorität der ebenfalls anhängigen U.S. Provisional Application Nr. 60/459,353, die am 2. April 2003 eingereicht wurde, und die durch Verweis hierin mitaufgenommen wird.
  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich generell auf das Gebiet von Gehäusen für integrierte Schaltungen (ICs) auf Halbleiterbasis. Die vorliegende Erfindung bezieht sich insbesondere auf ein verbessertes Multi-Chip-Ball-Grid-Array- (BGA) Gehäuse, welches für IC-Chips gleicher oder ähnlicher Größen verwendet werden kann, sowie auf ein Verfahren zur Herstellung desselben.
  • Erläuterung der verwandten Technik
  • Halbleiter sind Materialien, die die Eigenschaften von Isolatoren und Leitern aufweisen. In der modernen Technologie sind Halbleitermaterialien als Grundlage für Transistoren, Dioden und andere Festkörpervorrichtungen extrem wichtig geworden. Halbleiter sind in der Regel aus Germanium oder Silizium gemacht, aber Selen oder Kupferoxid sowie andere Materialien finden ebenfalls Verwendung. Bei entsprechender Ausbildung leiten Halbleiter Elektrizität in eine Richtung besser als in die andere Richtung.
  • Gegenwärtig schaffen neu entstehende elektronische Produktanwendungen eine Reihe von Herausforderungen für die IC-Gehäuseindustrie. Wenn die IC-Chips gefertigt und in Halbleitergehäusen vergossen worden sind, können sie in einer breiten Spannbreite von elektronischen Anwendungen verwendet werden. Die Spannbreite von elektronischen Vorrichtungen, die Halbleitergehäuse bzw. -packages beinhalten, ist in den letzten Jahren dramatisch angewachsen und umfasst Mobiltelefone, tragbare Computer, in der Hand gehaltene Vorrichtungen und vieles mehr. Jede dieser Vorrichtungen enthält typischerweise eine Hauptplatine, auf der eine Reihe von Halbleitergehäusen untergebracht ist, um verschiedene elektronische Funktionen bereitzustellen. Mit zunehmender Verbrauchernachfrage verkleinern sich diese Vorrichtungen und ihre Kosten werden reduziert. Daher ist es mehr und mehr wünschenswert, das Profil der integrierten Halbleitergehäuse zu verkleinern, so dass die sich ergebenden elektronischen Systeme in kompaktere Vorrichtungen und Produkte eingearbeitet werden können.
  • Neuerdings genießen Multi-Chip-Gehäuse steigende Popularität. Multi-Chip-Gehäuse sind ein besonderes Gebiet von IC-Gehäusen, das sich auf die Anordnung von mehreren Halbleiterchips in einem einzigen IC-Gehäuse bezieht. Diese Popularität wird durch die Vorgabe der Industrie, mehr und mehr funktionelles Silizium in kleineren Gehäusen bei geringeren Kosten unterzubringen, angetrieben. Das Unterbringen von zwei oder mehr Silizium-Chips in einem einzelnen Gehäuse reduziert die damit verbundenen Kosten und reduziert ferner die Oberfläche auf der Leiterplatte bzw. Platine, auf der das IC-Gehäuse aufgebracht ist. Ferner ermöglichen Multi-Chip-Gehäuse eine größere Nähe der Chips zueinander, was kürzere elektronische Signalwege zwischen den Chips im Gehäuse ergibt. Dies reduziert die elektronische Signallaufzeit und verbessert allgemein Ge schwindigkeit und Leistungsmerkmale. Außerdem benötigen Multi-Chip-Gehäuse nur eine sehr kleine Fläche zum Bestücken, was die Flexibilität für den Belegungsplan bzw. das Layout erhöht.
  • In Verbindung mit BGA-Technologie werden Multi-Chip-Gehäuse als Teil der Lösung für den immer größer werdenden Abstand zwischen Silizium-I/O-Dichte und -Leistungsmerkmale sowie die Materialeigenschaften von Gehäuse und Platine/Substrat betrachtet. Multi-Chip-Gehäuse können als gewöhnliche Single-Chip-Gehäuse betrachtet werden, die modifiziert werden, um mehrere Chips und passive Komponenten aufzunehmen, um somit dem Benutzer eine höhere Funktionalitätsintegration bereitzustellen. Die meisten Multi-Chip-Gehäuse enthalten typischerweise zwischen zwei und sechs Chips und sind in einem herkömmlichen BGA untergebracht.
  • Multi-Chip-Gehäuse haben viele Vorteile. Zum Beispiel ermöglichen sie größere Funktionalität in einem Fenster für den Markteintritt, die durch Silizium-Integration nicht erreicht werden kann. Die effektive Verwendung von Multi-Chip-Gehäusen führt zu größerer Dichte, besseren Leistungsmerkmalen, und geringerer Größe und Gewicht auf der Platinen- oder Systemebene, wobei gleichzeitig die Platinenfläche und die Komplexität der Verbindungen verringert werden. Oft bietet die Verringerung von Platinenschichten einen Ausgleich der zusätzlichen Kosten durch die Verwendung von Multi-Chip-Gehäusen. Weitere Vorteile von Multi-Chip-Gehäusen sind Designoptimierung durch die Verwendung der kostengünstigsten Siliziumlösungen sowie die Möglichkeit, Gehäuse bereitzustellen, die verschiedene Halbleitertechnologien, Chipgeometrien oder Chiparten im selben Gehäuse verwenden.
  • Dieses besondere Gebiet von IC-Gehäusen erhöht den Wert von Hochgeschwindigkeitsdesigns, Herstellungsverfahren und Materialien, die in einem Multi-Chip-Gehäuse enthalten sind. Das Zusammenfassen von Chips auf diese Art vereinfacht auch das Verfahren des Zusammenbaus von sogenannten Stacked-Die-Packages oder zweiseitigen Multi-Level-Gehäusen. Die Vereinigung von verschiedenen Verbindungstechnologien, wie z. B. Flip-Chip oder Wire-Bonding im Multi-Chip-Gehäuse kann mit dieser Technologie in einfacher Weise erreicht werden.
  • In Multi-Chip-Gehäusen können die einzelnen Chips im Allgemeinen übereinander gestapelt werden oder Seite an Seite innerhalb des Gehäusekörpers angeordnet werden. Die 1A und 1B zeigen Beispiele von Multi-Chip-Gehäusen, die gestapelte Anordnungen und nebeneinander angeordnete Chips zeigen. Die Verbindungen zwischen den Chips und den äußeren Anschlüssen auf dem Gehäuse können, wie in den 1A und 1B gezeigt, durch herkömmliche Drahtanschlüsse, durch Höcker nach Flip-Chip-Art, durch Mikrodrahtbonding oder durch eine Kombination dieser Techniken erzielt werden. Vertikal gestapelte Chips benötigen eine geringere Gehäusefläche und somit weniger Platz auf der Platine als nebeneinander angeordnete Chips. Daher sind gestapelte Chips im Allgemeinen der bevorzugte Ansatz in Multi-Chip-Gehäusen. Es gibt jedoch einige fundamentale Schwierigkeiten beim Stapeln von Chips, was das Stapeln von Chips ähnlicher Größe und bestimmte Layoutdesigns der Kontaktflächen bzw. Bonding-Pads angeht.
  • Wie in 1A abgebildet, umfasst eine herkömmliche Technologie zum Stapeln von Chips das Aufbingen eines ersten IC-Chips 115A auf ein Substrat 101, gefolgt vom Aufbringen eines zweiten Chips 116A auf den ersten Chip 115A. Der erste Chip 115A ist mit dem Substrat durch eine Reihe dünner Drähte bzw. Leitungen 121A verbunden, die die (nicht abgebildeten) Kontaktflächen auf der Oberseite des ersten Chips 115A mit einem leitenden Material 103 auf der Oberfläche des Substrats 101 verbinden. Dieses Verfahren setzt voraus, dass ein bestimmter Teil der oberen Seite des ersten Chips 115A, inklusive der Kontaktflächen, frei ist, um daran die dünnen Drähte 121A anzuschließen. Daher muss die Grundfläche des zweiten Chips 116A kleiner sein als die des ersten Chips 115A. Wäre der zweite Chip 116A ebenso groß oder größer als der erste Chip 115A, dann würde auf der oberen Seite des ersten Chips 115A kein Platz sein für die Kontaktflächen, an die die dünnen Drähte 121A angeschlossen werden.
  • Wie in 1B dargestellt, können Multi-Chip-Gehäuse auch im Gehäusekörper nebeneinander angeordnete Chips verwenden. Bei dieser Packagingtechnologie wird zunächst ein erster IC-Chip 115B auf ein Substrat 101 aufgebracht und dann ein zweiter Chip 116B neben dem ersten Chip 115A auf das Substrat 101 aufgebracht. Sowohl der erste Chip 115B als auch der zweite Chip 116B sind mit einer Reihe dünner Drähte 121B an das Substrat angeschlossen. Die dünnen Drähte 121B verbinden (nicht abgebildete) Kontaktflächen auf der oberen Seite des ersten Chips 115B und des zweiten Chips 116B mit einem leitenden Material 103 auf der oberen Seite des Substrats 101.
  • Somit besteht momentan eine Beschränkung der Technologie zum Stapeln von Chips darin, dass Chips ähnlicher Größe mit Layoutdesigns, in denen die Kontaktflächen an der Peripherie angeordnet sind, nicht direkt übereinander gestapelt werden können, da dann die Kontaktflächen des unteren Chips durch den oberen Chip blockiert werden würden.
  • Bei Chips mit einem Layoutdesign, in denen die Kontaktflächen nicht an der Peripherie angeordnet sind, d. h. solche mit Kontaktflächen, die im Wesentlichen in der Mitte auf der Oberfläche des Chips angeordnet sind, ist die Wahrscheinlichkeit, dass die Kontaktflächen des unteren Chips blockiert werden, sogar dann hoch, wenn kleinere Chips darauf gestapelt werden.
  • Die vorliegende Erfindung stellt eine praktikable Lösung für diese Probleme beim Chipstapeln bereit. Die Erfindung vergrößert die funktionelle Kapazität von Halbleiter-IC-Chips und reduziert gleichzeitig die benötigte Fläche des Gehäusekörpers sowie der Platine signifikant. Die Erfindung ermöglicht ferner eine größere Ausbeute.
  • Die Ausbeute ist das Verhältnis von brauchbaren Komponenten eines Gehäuses am Prozessende zu der Anzahl der Komponenten, die in den Prozess eingeführt wurden. Die Ausbeute kann bei jedem Input-Output-Schritt im Prozess untersucht werden und muß sorgfältig definiert und verstanden werden. Oftmals ist die Ausbeute eines Wafers nicht sehr hoch. Daher ist es wichtig, festzustellen, welche Chips defekt sind und welche Chips funktionieren, und zwar bevor die Chips im Gehäuse untergebracht werden. Mittels eines Testverfahrens können defekte Chips aussortiert oder repariert werden, so dass nur funktionierende Chips letztendlich in den elektronischen Vorrichtungen angeordnet sind.
  • Es wird immer wichtiger zu wissen, ob ein Chip funktioniert, bevor er in das Gehäuse eingebaut wird, da mehr und mehr Chips in einzelne Multi-Chip-Module eingebaut werden. Ohne Testen kann der multiplikative Effekt von einzelnen Ausbeuten für mehrere Chips in sehr geringen Ausbeuten für Multi-Chip-Module resultieren. Daher besteht ein Bedarf für ein verbessertes Verfahren, welches das Testen der einzelnen Chips vor dem kompletten Einbau erlaubt.
  • Die vorliegende Erfindung ermöglicht auch ein einfacheres Produkttesten. Sie ermöglicht es Herstellern, den funktionellen Zustand eines Chips zu testen, bevor er auf eine Trägersubstratstruktur aufgebracht wird. Dies reduziert das Risiko, einen schlechten Chip mit einem guten Chip in einem Multi-Chip-Gehäuse zu verbinden (was im Allgemeinen ein nicht reversibler Vorgang ist) und verbessert somit die endgültige Ausbeute an Gehäusen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ein BGA-Gehäuse nach einer ersten beispielhaften Ausführungsform der vorliegenden Erfindung enthält eine Basis-IC-Struktur und eine Mehrzahl von Leitungen. Die Basis-IC-Struktur enthält ein Basissubstrat, in welchem der Länge nach eine Öffnung ausgebildet ist. Das Basissubstrat enthält eine erste Oberfläche und eine der ersten Oberfläche gegenüberliegende zweite Oberfläche. Das Basissubstrat kann außerdem eine Mehrzahl von Durchkontaktierungen enthalten, die zwischen der ersten Oberfläche und der zweiten Oberfläche verlaufen, wobei der leitende Teil ebenfalls durch die Durchkontaktierungen reicht. Das Basissubstrat kann weiterhin einen leitenden Teil enthalten, der auf den ersten und zweiten Oberflächen angeordnet ist. Das Basissubstrat enthält weiterhin eine Schicht eine Lotmaske, die auf die übrigen freien Teile des leitfähigen Teils auf den ersten und zweiten Oberflächen aufgebracht ist, wobei bestimmte Bereiche des leitfähigen Teils von der Lotmaske freigelassen werden. Die Basis-IC-Struktur enthält außerdem einen ersten Halbleiterchip. Der erste Halbleiterchip enthält eine erste Oberfläche, eine zweite Oberfläche, die gegenüber von der ersten Oberfläche angeordnet ist, und eine Mehrzahl von Seiten. Der erste Halbleiterchip enthält ferner eine Mehrzahl von Kontaktflächen, die der Länge nach im Wesentlichen entlang der Mittellinie der zweiten Oberfläche des ersten Halbleiterchips aufgereiht sind. Die zweite Oberfläche des Halbleiterchips ist auf das Ba sissubstrat aufgebracht, so dass die Kontaktflächen durch die Öffnung im Basissubstrat zugänglich sind. Das BGA-Gehäuse enthält weiterhin eine erste Mehrzahl von Leitungen. Jede dieser Leitungen verbindet eine der Kontaktflächen des ersten Halbleiterchips durch die Öffnung mit einem bestimmten Bereich des leitfähigen Teils, der auf der zweiten Oberfläche des Basissubstrats angeordnet ist.
  • Nach einem Aspekt der ersten beispielhaften Ausführungsform der vorliegenden Erfindung enthält das BGA-Gehäuse ferner eine sekundäre IC-Struktur. Die sekundäre IC-Struktur umfasst ein sekundäres Substrat mit einer in Längsrichtung vorgesehenen Öffnung. Das sekundäre Substrat enthält eine erste Oberfläche und eine zweite Oberfläche, die gegenüber der ersten Oberfläche angeordnet ist. Die sekundäre IC-Struktur enthält weiterhin einen zweiten Halbleiterchip mit einer ersten Oberfläche, einer zweiten Oberfläche und einer Mehrzahl von Kontaktflächen, die der Länge nach im Wesentlichen entlang der Mittellinie der zweiten Oberfläche des Chips aufgereiht sind. Die zweite Oberfläche des zweiten Halbleiterchips ist auf dem sekundären Substrat aufgebracht, so dass die Mehrzahl von Kontaktflächen durch die Öffnung des sekundären Substrats zugänglich sind. Die sekundäre IC-Struktur enthält weiterhin eine zweite Mehrzahl von Leitungen, wobei jede der Leitungen eine der Kontaktflächen des zweiten Halbleiterchips durch die Öffnung mit dem leitfähigen Teil, der auf der zweiten Oberfläche des sekundären Substrats angeordnet ist, verbindet. Die sekundäre IC-Struktur enthält weiterhin einen Vergussstoff, der die Öffnung um die zweite Mehrzahl von Leitungen füllt und den leitfähigen Teil auf der zweiten Oberfläche des sekundären Substrats abdeckt. Die sekundäre IC-Struktur ist auf der Basis-IC-Struktur aufgebracht. Nach diesem Aspekt der ersten beispielhaften Ausführungsform enthält das BGA-Gehäuse weiterhin eine dritte Mehrzahl von Leitungen, wobei jede der Lei tungen den leitfähigen Teil der sekundären IC-Struktur mit einem bestimmten Bereich des leitfähigen Teils auf der ersten Oberfläche des Basissubstrats verbindet.
  • Nach einem weiteren Aspekt der ersten beispielhaften Ausführungsform der vorliegenden Erfindung kann das BGA-Gehäuse weiterhin mindestens eine zusätzliche sekundäre IC-Struktur, die auf der ersten Oberfläche des zweiten Halbleiterchips aufgebracht ist, enthalten. Alternativ dazu kann das Gehäuse weiterhin ein Wärmeabfuhrelement mit einer ersten Oberfläche und einer zweiten Oberfläche enthalten, wobei die zweite Oberfläche des Wärmeabfuhrelements auf der ersten Oberfläche des zweiten Halbleiterchips aufgebracht ist.
  • Ein Verfahren zur Herstellung eines Ball-Grid-Array-Gehäuses nach einer zweiten beispielhaften Ausführungsform der vorliegenden Erfindung umfasst das Bereitstellen einer Basis-IC-Struktur und einer sekundären IC-Struktur. Die Basis-IC-Struktur enthält ein Basissubstrat und einen ersten Halbleiterchip, der auf dem Basissubstrat in einer sogenannten Die-Down-Anordnung aufgebracht ist. Die sekundäre IC-Struktur umfasst ein sekundäres Substrat und einen zweiten Halbleiterchip, der auf dem sekundären Substrat in einer Die-Down-Anordnung aufgebracht ist.
  • Das Verfahren enthält weiterhin das Vergießen der sekundären IC-Struktur, so dass der Vergussstoff eine im Wesentlichen ebene Oberfläche an der Unterseite der sekundären IC-Struktur bildet. Das Verfahren enthält weiterhin das Aufbringen der im Wesentlichen ebenen Oberfläche des Vergussstoffs auf der Basis-IC-Struktur durch eine Klebstoffschicht und elektrisches Verbinden der sekundären IC-Struktur mit der Basis-IC-Struktur durch eine Mehrzahl von Leitungen. Jede dieser Leitungen schließt einen leitfähigen Teil der sekundären IC-Struktur an einen leitfähigen Teil der Basis-IC-Struktur an. Ferner enthält das Verfahren das Vergießen der Mehrzahl von Leitungen und das Bestimmen, ob zusätzliche sekundäre IC-Strukturen hinzuzufügen sind. Das Verfahren enthält weiterhin das Vergießen der gesamten BGA-Struktur.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Diese und andere Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden besser ersichtlich sein unter Hinzuziehen der folgenden Beschreibung, Ansprüche und hinzugefügten Zeichnungen, welche die Erfindung jedoch in keiner Weise beschränken.
  • 1A ist ein Querschnitt eines herkömmlichen Multi-Chip-Gehäuses mit gestapelten Halbleiter-Chips.
  • 1B ist ein Querschnitt eines herkömmlichen Multi-Chip-Gehäuses mit mehreren Halbleiterchips, die Seite an Seite angeordnet sind.
  • 2 ist eine perspektivische Ansicht eines Halbleiterchips.
  • 3A ist eine perspektivische Ansicht eines Basissubstrats nach einer beispielhaften Ausführungsform der vorliegenden Erfindung, die nur eine Struktur zeigt, die entlang einer Schnittlinie durchschnitten wurde.
  • 3B ist ein Querschnitt des Substrats in 3A.
  • 3C ist ein Querschnitt einer Basis-IC-Struktur nach einer beispielhaften Ausführungsform der vorliegenden Erfindung.
  • 4A ist eine perspektivische Ansicht eines sekundären Substrats nach einer beispielhaften Ausführungsform der vorliegenden Erfindung, welche lediglich eine Struktur zeigt, die entlang einer Schnittlinie durchschnitten wurde.
  • 4B ist ein Querschnitt des Substrats in 4A.
  • 4C ist ein Querschnitt einer sekundären IC-Struktur nach einer beispielhaften Ausführungsform der vorliegenden Erfindung.
  • 5 zeigt ein BGA-Gehäuse nach einer beispielhaften Ausführungsform der vorliegenden Erfindung.
  • 6 zeigt einen Querschnitt eines weiteren BGA-Gehäuses nach einer beispielhaften Ausführungsform der vorliegenden Erfindung.
  • 7 zeigt einen Querschnitt eines BGA-Gehäuses mit drei Halbleiterchips nach einer beispielhaften Ausführungsform der vorliegenden Erfindung.
  • 8 zeigt einen Querschnitt eines BGA-Gehäuses mit einem Hitzeverteiler nach einer beispielhaften Ausführungsform der vorliegenden Erfindung.
  • 9 zeigt ein beispielhaftes Verfahren zur Herstellung eines IC-Gehäuses.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung wird im Folgenden im Detail beschrieben, und zwar unter Bezugnahme auf die beigefügten Zeichnungen, welche jedoch den Umfang der Erfindung in keiner Weise beschränken.
  • 2 zeigt eine perspektivische Ansicht eines Halbleiterchips 215 mit Kontaktflächen 217, welche durch die Öffnung im Basissubstrat erreichbar sind. Die 3A–3C sowie 4A–4C zeigen die Schritte zum Herstellen eines Gehäuses nach der ersten beispielhaften Ausführungsform. 5 zeigt ein Ball-Grid-Array-Gehäuse nach einer ersten beispielhaften Ausführungsform der vorliegenden Erfindung, wie im Folgenden beschrieben.
  • Die 3A–3C zeigen eine Basis-IC-Struktur 300 nach einer ersten beispielhaften Ausführungsform. Wie in 3C dargestellt, enthält die Basis-IC-Struktur 300 einen IC-Chip 315, welcher in einer Die-Down-Anordnung auf einem Basissubstrat 301 aufgebracht ist. Wie im Folgenden noch im Detail dargelegt wird, wird bei dieser Die-Down-Anordnung ein IC-Chip 315 mit der Oberseite nach unten auf einem Substrat mit einer Öffnung 301c aufgebracht. Dabei sind die Kontaktflächen 317 auf der Oberfläche des IC-Chips 315 durch die Öffnung 301c im Substrat erreichbar, so dass sie mit Basisleitern 307 in einer leitfähigen Schicht 306 auf dem Substrat verbunden werden können, und zwar unter Verwendung von kürzeren Verbindungsleitungen als solche, die für herkömmliches Aufbringen eines IC-Chips mit der Oberfläche nach oben (sog. Face-up-Mounting) benötigt werden würden.
  • Die 3A und 3B zeigen jeweils eine perspektivische Ansicht und einen Querschnitt eines Basissubstrats 301 mit einer ersten Oberfläche 301a und einer zweiten Oberfläche 301b, die gegenüber der ersten Oberfläche angeordnet ist. 3A zeigt dabei lediglich die Struktur entlang einer Schnittlinie. Hierbei werden die Ausdrücke „erste" und „zweite" lediglich der Einfachheit halber verwendet und reflektieren nicht die Reihenfolge der Anordnung, Platzierung oder Beobachtung. Im Basissubstrat 301 ist eine Öffnung 301c ausgebildet (diese kann als erste Öffnung angesehen werden). Vorzugsweise, jedoch ohne darauf beschränkt zu sein, verläuft die Öffnung 301c entlang der Mittellinie des Basissubstrats 301. Die Öffnung ermöglicht es, zu einem späteren Zeitpunkt verbindende Leitungen durch das Substrat 301 zu führen. Das Substrat 301 enthält ein Substratmaterial 302, wobei es sich um ein Epoxy-Glaslaminat, BT, FR4, Tape oder FR5 handeln kann. Eine leitfähige Schicht 306, die aus einem Basisleiter 307 und Leiterbahnen 303 besteht, ist auf den ersten und zweiten Oberflächen 301a bzw. 301b des Substrats 301 vorgesehen, wobei die leitfähige Schicht 306 aus einem leitfähigen Material besteht, welches im Allgemeinen für die Weiterleitung von elektronischen Signalen verwendet wird.
  • Durchkontaktierungen 302d sind an verschiedenen Stellen im Substrat ausgebildet und stellen Durchgänge zwischen der ersten Oberfläche und der zweiten Oberfläche bereit. Die Durchkontaktierungen 302d sind vorgesehen, um die Basisleiter 307 elektrisch miteinander zu verbinden. Die Durchkontaktierungen 302d werden verwendet, um ein Bauteilsignal von einer leitfähigen Schicht zur anderen zu transportieren. Die Durchkontaktierungen im Substratmaterial 302 ermöglichen es somit den Leiterbahnen 403, von der einen Seite des Substrats zur anderen hindurchzugehen. Gewöhnlich werden mehrere Durchkontaktierungen 302d verwendet, es ist jedoch nur eine einzige Durchkontaktierung 302d aus Gründen der Übersichtlichkeit dargestellt.
  • Die Durchkontaktierungen ermöglichen es den Leiterbahnen 403, von der einen Seite des Substrats zur anderen hindurchzugehen. Der Ort der Durchkontaktierungen in der Basisstruktur ist in keinster Weise beschränkt. Das leitfähige Material der leitfähigen Schicht 306 kann z. B. Kupfer, Nickel oder eine Goldschicht sein. Eine Klebstoffschicht 304 zur Befestigung des Chips ist auf der ersten Oberfläche 301a des Substrats 301 vorgesehen. Der Klebstoff 304 ist entlang der Öffnung 301c im Substrat 301 vorgesehen und reicht nicht bis an die Kanten des Substrats 301. Dadurch wird ein Teil der leitfähigen Schicht entlang der Kanten der ersten Oberfläche 301a des Substratmaterials frei von Klebstoff 304 gelassen. Der Klebstoff 304 kann beispielsweise elektrisch leitfähiges oder nicht leitfähiges Epoxy, Leim, Klebefilm oder dergleichen enthalten, so wie es dem einschlägigen Fachmann offensichtlich sein würde.
  • Eine Lotmaske 305 ist auf den ersten und zweiten Oberflächen 301a bzw. 301b des Basissubstrats 301 angeordnet. Bestimmte Bereiche der Lotmaske 305 sind entfernt, um bestimmte Bereiche der Leiterbahnen 303 auf den ersten und zweiten Oberflächen 301a bzw. 301b des Basissubstrats 301 freizulegen. Die Leiterbahnen 303 der leitfähigen Schicht 306 sind somit für eine Verbindung durch darauffolgende Zusammenschaltungen verfügbar.
  • 3C ist ein Querschnitt durch das Basissubstrat der 3A und 3B mit einem darauf aufgebrachten ersten Halbleiterchip 315, wodurch eine Basis-IC-Struktur 300 ausgebildet ist. Der erste Halbleiterchip 315, der eine erste Oberfläche 315a und eine zweite Oberfläche 315b hat, welche gegenüber der ersten Oberfläche angeordnet ist, ist auf dem Basissubstrat der 3A und 3B aufgebracht. Der erste Chip 315 ist ähnlich dem Halbleiterchip 215, dessen zweite Oberfläche in einer perspektivischen Ansicht in 2 dargestellt ist. Der Chip 315 hat eine Mehrzahl von Kontaktflächen 317, die in Reihen darauf aufgereiht sind, und zwar im Wesentlichen entlang der Mittellinie der zweiten Oberfläche 315b des Chips 315. Die zweite Oberfläche 315b des Chips 315 ist auf der Klebstoffschicht 304 des Basissubstrats 301 aufgebracht. Die Kontaktflächen 317 des Chips 315 sind durch die Öffnung 301c im Basissubstrat 301 erreichbar. Eine erste Mehrzahl von Leitungen 321 schließt die Kontaktflächen 317 des Chips 315 elektrisch an die leitfähige Schicht 306 auf der zweiten Oberfläche des Basissubstrats an. Die erste Mehrzahl der Leitungen 321 sowie später beschriebene Verbindungsleitungen können beispielsweise aus Gold, Gold mit einem bestimmten Level von Unreinheiten, Aluminium oder Kupfer bestehen. Zur Verwendung in den Leitungen kann das Gold ein Prozent Unreinheiten enthalten, welche Dotierstoffe oder Zusätze enthalten können, die die Eigenschaften der Leitungen verbessern, wie es dem einschlägigen Fachmann offensichtlich sein wird.
  • Die 4A–4C zeigen eine sekundäre IC-Struktur nach der ersten beispielhaften Ausführungsform der vorliegenden Erfindung. Die 4A und 4B zeigen eine perspektivische Ansicht bzw. einen Querschnitt eines sekundären Substrats 401 mit einer ersten Oberfläche 401a und einer zweiten Oberfläche 401b, die gegenüber der ersten Oberfläche angeordnet ist. Eine Öffnung 401c im sekundären Substrat 401 verläuft in Längsrichtung durch das sekundäre Substrat 401 (diese Öffnung kann als zweite Öffnung angesehen werden). Wie auch schon für die Öffnung im Basissubstrat ausgeführt wurde, ermöglicht es die Öffnung 401c im sekundären Substrat 401, dünne Drähte bzw. Leitungen 421 durch das Substrat 401 zu führen. Das sekundäre Substrat 401 enthält ein Substratmaterial 402, welches dieselben Materialien, wie für das Basissubstratmaterial 302 beschrieben, enthalten kann. Eine leitfähige Schicht 406 hat eine Mehrzahl von Leiterbahnen 403 auf dem Substratmaterial 402. Jede dieser Leiterbahnen 403 ist auf der zweiten Oberfläche 401b des sekundären Substrats 401 angeordnet und um die Seiten des Substrats 401 herum auf dessen erste Oberfläche 401a geführt. Wie schon für das Basissubstrat 401 erläutert wurde, ist eine Klebstoffschicht 404 auf die erste Oberfläche 401a des sekundären Substrats aufgetragen. Die Klebstoffschicht 404, die jede der für die Klebstoffschicht 304 des Basissubstrats 301 beschriebenen Materialien enthalten kann, ist um die Öffnung 401c auf der ersten Oberfläche 401a des sekundären Substrats 401 vorgesehen.
  • 4C ist ein Querschnitt des sekundären Substrats 401 der 4A und 4B mit einem darauf aufgebrachten zweiten Halbleiterchip 415, wodurch die sekundäre IC-Struktur 400 gebildet wird. Ein zweiter Halbleiterchip 415 mit einer ersten Oberfläche 415a und einer zweiten Oberfläche 415b, die gegenüber der ersten Oberfläche angeordnet ist, ist auf dem sekundären Substrat 401 der 4A und 4B aufgebracht. Der zweite Halbleiterchip 415 ist strukturell dem ersten Halbleiterchip 315 ähnlich. Der Chip 415 hat eine Mehrzahl von Kontaktflächen 417, die in Reihen im Wesentlichen entlang der Mittellinie der zweiten Oberfläche 415b des Chips 415 darauf aufgereiht sind. Die zweite Oberfläche 415b des Chips 415 ist auf der Klebstoffschicht 404 des sekundären Substrats 401 aufgebracht. Die Kontaktflächen 417 des Chips 415 sind durch die Öffnung 401c im sekundären Substrat 401 erreichbar. Eine zweite Mehrzahl von Leitungen 421 schließt jede der Kontaktflächen 417 elektrisch an eine Leiterbahn 403 auf der zweiten Oberfläche 401b des Substrats 401 an. Um eine Oberfläche der sekundären IC-Struktur 400, die auf die Basis-IC-Struktur 300 aufgebracht wird, bereitzustellen, wird ein Vergussstoff 425 auf der sekundären IC-Struktur 400 aufgetragen. Der Vergussstoff 425 sowie die weiter unten erwähnten Vergussstoffe können ein Gussgemisch auf Polymerbasis oder auch jedes einer Vielzahl von Vergussmaterialien sein, wie es dem einschlägigen Fachmann offensichtlich sein wird. Der Vergussstoff 425 wird in die Öffnung 401c gefüllt und umgibt die Leitungen 421. Der Vergussstoff 425 bedeckt weiterhin die zweite Oberfläche 401b des sekundären Substrats, wodurch eine im Wesentlichen ebene Oberfläche 425a ausgebildet wird, welche wie unten beschrieben auf die Basissubstratstruktur 300 in 3C aufgebracht werden kann.
  • 5 zeigt einen Querschnitt eines BGA-Gehäuses 500 nach der ersten beispielhaften Ausführungsform der vorliegenden Erfindung, umfassend die Basis-IC-Struktur 300 und die sekundäre IC-Struktur 400, die unter Zuhilfenahme der 3A–3C bzw. 4A–4C beschrieben wurden. Wie dargestellt, ist die im Wesentlichen ebene Oberfläche, die durch den Vergussstoff 425 der sekundären IC-Struktur 400 ausgebildet ist, auf die Basis-IC-Struktur 300 mittels einer Klebstoffschicht 504 aufgebracht. Die Klebstoffschicht 504 ist auf der ersten Oberfläche 315a des ersten Halbleiterchips 315 vorgesehen. Eine Mehrzahl von Drähten bzw. Leitungen 521 stellt eine leitende Verbindung zwischen der leitfähigen Schicht 406 der sekundären IC-Struktur 400 und den Leiterbahnen 303 der Basis-IC-Struktur 300 her. Die Leitungen 521 stellen eine elektrische Verbindung von der Basis-Struktur zur zweiten Struktur her. Ein zweiter Vergussstoff 325 ist vorgesehen, um die erste Mehrzahl von Leitungen 321 der Basis-IC-Struktur zu schützen. Der zweite Vergussstoff 325 ist in die Öffnung 301c im Basissubstrat gefüllt und bedeckt einen Teil der zweiten Oberfläche 301b des Basissubstrats um die Öffnung 301c, wodurch die erste Mehrzahl von Leitungen 312 geschützt wird. Ein dritter Vergussstoff 525 ist zum Verguss des gesamten BGA-Gehäuses vorgesehen. Der dritte Vergussstoff 525 umschließt die erste Oberfläche 301a des Basissubstrats, den ersten Halbleiterchip 315 sowie seine Verbindungen, und den zweiten Halbleiterchip 415 und seine Verbindungen. Der dritte Vergussstoff 525 schützt alle Elemente des BGA-Gehäuses 500 und versieht das Gehäuse mit größerer Festigkeit und Stabilität.
  • Wie in 5 dargestellt, können die gestapelten Halbleiterchips im Gehäuse der vorliegenden Erfindung dieselbe Größe haben. Mit der vorliegenden Erfindung kann sogar ein zweiter größerer Chip auf einem ersten kleineren Chip gestapelt werden, wie es dem einschlägigen Fachmann offensichtlich sein wird. Dieses Stapeln wird durch das Aufbringen der Halbleiterchips 315 und 415 in einer Die-Down-Anordnung ermöglicht. Eine solche Die-Down-Anordnung ermöglicht einen kürzeren Kommunikationspfad zwischen den Kontaktflächen 317 des Chips 315 und dem leitfähigen Teil 303 auf der zweiten Oberflä che des Basissubstrats. Die Die-Down-Anordnung ermöglicht auch direkte Wärmeabfuhr in Verbindung mit einer Kontaktierung, die mit für hohe Geschwindigkeiten geeigneten kurzen Bond-Drähten erzielt wird.
  • In 6 beziehen sich die gleichen Ziffern auf die gleichen oben beschriebenen Elemente. Wie in 6 dargestellt, kann die erste Oberfläche 415a des zweiten Halbleiterchips 415 frei vom Vergussstoff 525 gelassen werden. Dieser Aspekt des BGA-Gehäuses der ersten beispielhaften Ausführungsform ermöglicht es, den zweiten IC-Chip 415 weiter mit einer zusätzlichen sekundären IC-Struktur 700A zu verbinden, wie es in 7 dargestellt ist, oder auch zu einem Hitzeverteiler, wie in 8 dargestellt.
  • 7 zeigt einen Querschnitt eines BGA-Gehäuses 700 nach einem Aspekt der ersten beispielhaften Ausführungsform mit einer zusätzlichen sekundären IC-Struktur 700A. Wie dargestellt, ermöglicht es die Struktur der vorliegenden Erfindung, mehr als zwei Halbleiterchips übereinander zu stapeln. Die zusätzliche sekundäre IC-Struktur 700A gleicht der sekundären IC-Struktur 400, die unter Zuhilfenahme der 4 beschrieben wurde, und wird daher nicht weiter beschrieben. Leitungen 721 verbinden die sekundäre IC-Struktur 400 mit der zusätzlichen sekundären IC-Struktur 700A. Wie bereits für das BGA-Gehäuse 500 in 5 dargelegt wurde, kann das gesamte Gehäuse 700 durch einen Vergussstoff 725 für Schutz, Festigkeit und Stabilität vergossen werden.
  • 8 zeigt einen Querschnitt eines BGA-Gehäuses 800 nach einem weiteren Aspekt der ersten beispielhaften Ausführungsform mit einem Hitzeverteiler 830. Ein großer Teil der von IC-Vorrichtungen verbrauchten Elektrizität wird als Hitze ausgeschieden. Ein Hitzeverteiler, wie z. B. der in 8 dargestellte, oder eine Hitzesenke auf Systemlevel, die auch auf ein BGA-Gehäuse der ersten beispielhaften Ausführungsform aufgebracht werden kann, hilft dabei, Hitze abzuführen, so dass die internen Komponenten der Gehäuse durch überschüssige Hitze nicht beschädigt werden.
  • Die für die folgende Ausführungsform und Aspekte erläuterten Elemente sind ähnlich denen, die bereits in den vorstehenden Ausführungsformen und Aspekten erläutert wurden, und können dieselben beispielhaften Materialien und Strukturen wie oben erläutert enthalten.
  • Nach einer zweiten beispielhaften Ausführungsform der vorliegenden Erfindung und unter Bezugnahme auf die Strukturen, die mit Hilfe der 3A–3C, 4A–4C und 5–8 erläutert wurden, enthält ein Verfahren zum Herstellen eines IC-Gehäuses (siehe 9), welches insbesondere für die Herstellung von BGA-Gehäusen geeignet ist, im Allgemeinen das Bereitstellen einer Basis-IC-Struktur 300 mit einem Basissubstrat 301 und einem ersten Halbleiterchip 315, der auf dem Basissubstrat in einer Die-Down-Anordnung aufgebracht ist (siehe Schritt 900). Das Verfahren enthält ferner das elektrische Anschließen der Kontaktflächen 317 des Basischips 315 an die leitfähige Schicht 306 auf der zweiten Oberfläche des Basissubstrats 301b unter Verwendung einer ersten Mehrzahl von Leitungen 321 (siehe Schritt 910). Das Verfahren enthält ferner das Bereitstellen einer sekundären IC-Struktur 400 mit einem sekundären Substrat 401 und einem zusätzlichen Halbleiterchip 415 (siehe Schritt 920). Als nächstes enthält das Verfahren das Vergießen der sekundären IC-Struktur, um eine ebene Oberfläche auf der zweiten Oberfläche des sekundären Substrats auszubilden (siehe Schritt 930). Das Verfahren enthält ferner das Aufbringen der im Wesentlichen ebenen Oberfläche 425a der sekundären IC-Struktur 400 auf die Basis-IC-Struktur 300 (siehe Schritt 940). Eine Klebstoffschicht 504 ist auf der ersten Oberfläche 315a des ersten Halbleiterchips 315 vorgesehen. Die im Wesentlichen ebene O berfläche 425a wird dann auf die Klebstoffschicht 504 aufgebracht. Das Verfahren enthält ferner das elektrische Verbinden der Mehrzahl von Leitungen mit der Basis-IC-Struktur 300 oder der anderen sekundären IC-Struktur 400 (siehe Schritt 950). Eine Mehrzahl von Leitungen 521 schließt eine Leiterbahn 403 der sekundären IC-Struktur an einen leitfähigen Teil 303 der Basis-IC-Struktur 300 an (siehe Schritt 950). Das Verfahren enthält ferner das Bestimmen, ob es weitere sekundäre IC-Strukturen gibt, die dem Gehäuse hinzuzufügen sind (siehe Schritt 960), und wenn dies der Fall ist, das Wiederholen der Vorbereitung (oder Bereitstellung) einer weiteren sekundären IC-Struktur. Wenn festgestellt wird, dass keine weiteren sekundären IC-Strukturen benötigt werden, dann enthält das Verfahren das Zusammenbauen der Basis-IC-Struktur mit mindestens einer sekundären IC-Struktur (siehe Schritt 970). Das Verfahren enthält ferner das Vergießen der Basis-IC-Struktur und der ersten IC-Struktur mit der ersten und der zweiten Mehrzahl von Leitungen durch einen Vergussstoff 525 (siehe Schritt 980). Das Verfahren enthält das Anbringen von Lotkügelchen an der Struktur (siehe Schritt 990). Schließlich enthält das Verfahren die Vereinzelung der gesamten Struktur (siehe Schritt 9100).
  • Obwohl obenstehend beispielhafte Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, wird es dem einschlägigen Fachmann offensichtlich sein, dass die vorliegende Erfindung nicht auf die beschriebenen beispielhaften Ausführungsformen beschränkt werden sollte, sondern dass verschiedene Änderungen und Modifikationen innerhalb des Geistes und des Umfangs der vorliegenden Erfindung gemacht werden können. Dementsprechend ist der Umfang der vorliegenden Erfindung nicht auf den Umfang der folgenden Ansprüche beschränkt.
  • ZUSAMMENFASSUNG
  • Offenbart wird ein BGA-Gehäuse umfassend eine Basis-IC-Struktur mit einem Basissubstrat, durch das der Länge nach eine Öffnung verläuft. Ein erster Halbleiterchip ist mit der Oberseite nach unten auf dem Basissubstrat aufgebracht, so dass seine Kontaktflächen durch die Öffnung erreichbar sind. Das Gehäuse enthält außerdem eine sekundäre IC-Struktur mit einem sekundären Substrat, durch das eine Öffnung verläuft, und einem zweiten Halbleiterchip. Der zweite Chip ist mit der Oberseite nach unten auf dem sekundären Substrat aufgebracht, so dass seine Kontaktflächen durch die Öffnung im sekundären Substrat erreichbar sind. Ein Vergussstoff verfüllt die Öffnung im sekundären Substrat und bildet eine im Wesentlichen ebene Oberfläche auf der Unterseite des sekundären Substrats. Die im Wesentlichen ebene Oberfläche wird mittels eines Klebstoffes auf den ersten Chip der Basis-IC-Struktur aufgebracht. Leitungen verbinden einen leitfähigen Teil der sekundären IC-Struktur mit einem leitfähigen Teil der Basis-IC-Struktur.

Claims (21)

  1. Ball-Grid-Array-Gehäuse mit einer Basis-IC-Struktur, wobei die Basis-IC-Struktur umfasst: ein Basissubstrat mit einer ersten Basissubstratoberfläche, einer zweiten Basissubstratoberfläche, die gegenüber der ersten Basissubstratoberfläche angeordnet ist, einer Basissubstratöffnung, die sich zwischen der ersten Basissubstratoberfläche und der zweiten Basissubstratoberfläche erstreckt, und einem Basisleiter; einen ersten Halbleiterchip mit einer ersten Chipoberfläche, einer zweiten Chipoberfläche, die gegenüber der ersten Chipoberfläche angeordnet ist, und ersten Kontaktflächen, die über der Basisöffnung angeordnet sind; und eine erste Mehrzahl von Leitungen, die durch die Substratbasisöffnung geführt sind und die ersten Kontaktflächen mit dem Basisleiter elektrisch verbinden.
  2. Ball-Grid-Array-Gehäuse nach Anspruch 1, wobei: das Basissubstrat ferner eine Mehrzahl von Durchkontaktierungen enthält, die sich zwischen der ersten Basissubstratoberfläche und der zweiten Basissubstratoberfläche erstrecken; der Basisleiter sich durch diese Durchkontaktierungen erstreckt; und das Basissubstrat ferner eine Schicht einer Lotmaske enthält, die auf Teilen der ersten und zweiten Chipoberflächen angeordnet ist.
  3. Ball-Grid-Array-Gehäuse nach Anspruch 1, ferner umfassend: eine sekundäre IC-Struktur mit: einem sekundären Substrat mit einer ersten sekundären Substratoberfläche, einer zweiten sekundären Substratoberfläche, die gegenüber der ersten sekundären Substratoberfläche angeordnet ist, einer sekundären Öffnung, die sich zwischen der ersten sekundären Substratoberfläche der zweiten sekundären Substratoberfläche erstreckt, und einem sekundärer Leiter; einem zweiten Halbleiterchip mit einer zweiten Chipoberfläche, einer zweiten Chipoberfläche, die gegenüber der zweiten Chipoberfläche angeordnet ist, und zweite Kontaktflächen, die über der sekundären Öffnung angeordnet sind; und einer zweiten Mehrzahl von Leitungen, die die zweiten Kontaktflächen elektrisch mit dem sekundären Leiter durch die sekundäre Öffnung verbinden; und einem ersten Vergussstoff der die sekundäre Öffnung um die zweite Mehrzahl von Leitungen verfüllt und die zweite sekundäre Substratoberfläche bedeckt.
  4. Ball-Grid-Array-Gehäuse nach Anspruch 3, wobei die zweite sekundäre IC-Struktur auf der Basis-IC-Struktur aufgebracht ist, und ferner umfassend eine dritte Mehrzahl von Leitungen, die die sekundäre IC-Struktur mit der Basis-IC-Struktur verbinden.
  5. Ball-Grid-Array-Gehäuse nach Anspruch 4, ferner umfassend ein Gussgemisch, mit dem zumindest Teile der Basis-IC-Struktur und der sekundären IC-Struktur vergossen sind.
  6. Ball-Grid-Array-Gehäuse nach Anspruch 5, wobei die dritte Mehrzahl von Leitungen mit dem Gussgemisch vergossen ist.
  7. Ball-Grid-Array-Gehäuse nach Anspruch 5, wobei die erste sekundäre Chipoberfläche im Wesentlichen frei von Gussgemisch ist.
  8. Ball-Grid-Array-Gehäuse nach Anspruch 3, ferner umfassend: mindestens eine zusätzliche sekundäre IC-Strukur, die über der ersten sekundären Chipoberfläche aufgebracht ist; und Leitungen, die jeweils einen leitfähigen Teil der mindestens einen zusätzlichen sekundären IC-Struktur mit der Basis-IC-Struktur verbinden.
  9. Ball-Grid-Array-Gehäuse nach Anspruch 3, ferner umfassend ein Wärmeabfuhrelement, welches über der ersten sekundären Chipoberfläche vorgesehen ist.
  10. Verfahren zur Herstellung eines Ball-Grid-Array-Gehäuses mit: Bereitstellen einer Basis-IC-Struktur mit einem Basissubstrat und einem ersten Halbleiterchip, der auf dem Basissubstrat in einer Die-Down-Anordnung aufgebracht ist; Anschließen der Kontaktflächen des Basischips an das Basissubstrat unter Verwendung der ersten Mehrzahl von Leitungen; Bereitstellen einer ersten sekundären IC-Struktur mit einem sekundären Substrat und einem zweiten Halbleiterchip, der auf dem zweiten Substrat in einer Die-Down-Anordnung aufgebracht ist; Aufbringen der ersten sekundären IC-Struktur auf die Basis-IC-Struktur; elektrisches Verbinden eines leitfähigen Teils der sekundären IC-Struktur mit einem leitfähigen Teil der Basis-IC-Struktur unter Verwendung von mindestens einer zweiten Mehrzahl von Leitungen, und Vergießen der Basis-IC-Struktur und der ersten sekundären IC-Struktur, sowie der ersten Mehrzahl von Leitungen und der zweiten Mehrzahl von Leitungen.
  11. Verfahren nach Anspruch 10, wobei der Verguss-Schritt enthält: Vergießen der ersten sekundären IC-Struktur und darauffolgendes Vergießen der Basis-IC-Struktur sowie der ersten sekundären IC-Struktur, zusammen mit der ersten und der zweiten Mehrzahl von Leitungen.
  12. Verfahren nach Anspruch 10, ferner umfassend: Bereitstellen einer zweiten sekundären IC-Struktur mit einem sekundären Substrat und einem Halbleiterchip, der auf dem sekundären Substrat in einer Die-Down-Anordnung aufgebracht ist; Vergießen der zweiten sekundären IC-Struktur, so dass der Vergussstoff eine im Wesentlichen ebene Oberfläche auf der Unterseite der sekundären IC-Struktur bildet; Aufbringen der im Wesentlichen ebenen Oberfläche des Vergussstoffes auf die erste sekundäre IC-Struktur; Elektrisches Verbinden eines leitfähigen Teils der zweiten sekundären IC-Struktur mit einem leitfähigen Teil der mindestens einen Basis-IC-Struktur und der ersten sekundären IC-Struktur; und Verbinden der zweiten sekundären IC-Struktur mit mindestens einer der Basis-IC-Strukturen und der ersten sekundären IC-Struktur unter Verwendung einer Mehrzahl von Leitungen.
  13. Verfahren nach Anspruch 10, ferner umfassend das Vergießen von mindestens einem Teil der Basis-IC-Struktur und der sekundären IC-Struktur.
  14. Verfahren nach Anspruch 12, ferner umfassend das Vergießen von mindestens einem Teil der Basis-IC-Struktur, der ersten sekundären IC-Struktur und der zweiten sekundären IC-Struktur.
  15. Verfahren nach Anspruch 14, ferner umfassend das Anbringen von Lotkügelchen an die Basis-IC-Struktur.
  16. Verfahren nach Anspruch 15, ferner umfassend die Vereinzelung der gesamten BGA-Struktur.
  17. Ball-Grid-Array-Gehäuse mit: einer Basis-Struktur mit einer ersten Öffnung; einem ersten IC-Chip auf der Basisstruktur über der ersten Öffnung, wobei der erste IC-Chip durch die erste Öffnung mit einem Leiter der Basis-Struktur elektrisch verbunden ist; einer zweiten Struktur über dem ersten IC-Chip mit einer zweiten Öffnung; einem zweiten IC-Chip auf der zweiten Struktur über der zweiten Öffnung, wobei der zweite IC-Chip durch die zweite Öffnung mit einem Leiter der zweiten Struktur elektrisch verbunden ist; und einer elektrischen Verbindung von der Basisstruktur zur zweiten Struktur.
  18. Ball-Grid-Array-Gehäuse nach Anspruch 17, ferner umfassend einen Vergussstoff um den ersten IC-Chip und die zweite Struktur.
  19. Ball-Grid-Array-Gehäuse nach Anspruch 18, wobei der Vergussstoff auch um den zweiten IC-Chip vorgesehen ist.
  20. Ball-Grid-Array-Gehäuse nach Anspruch 19, wobei der Vergussstoff auch um die elektrische Verbindung von der Basisstruktur zur zweiten Struktur vorgesehen ist.
  21. Ball-Grid-Array-Gehäuse nach Anspruch 17, wobei der erste IC-Chip und der zweite IC-Chip im Wesentlichen dieselbe Größe haben.
DE112004000572T 2003-04-02 2004-04-02 Multi-Chip-Ball-Grid-Array-Gehäuse und Herstellungsverfahren Expired - Fee Related DE112004000572B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US45935303P 2003-04-02 2003-04-02
US60/459,353 2003-04-02
PCT/IB2004/001734 WO2004088727A2 (en) 2003-04-02 2004-04-02 Multi-chip ball grid array package and method of manufacture

Publications (2)

Publication Number Publication Date
DE112004000572T5 true DE112004000572T5 (de) 2006-03-23
DE112004000572B4 DE112004000572B4 (de) 2008-05-29

Family

ID=33131882

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112004000572T Expired - Fee Related DE112004000572B4 (de) 2003-04-02 2004-04-02 Multi-Chip-Ball-Grid-Array-Gehäuse und Herstellungsverfahren

Country Status (3)

Country Link
DE (1) DE112004000572B4 (de)
TW (1) TWI338927B (de)
WO (1) WO2004088727A2 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200536089A (en) * 2004-03-03 2005-11-01 United Test & Assembly Ct Ltd Multiple stacked die window csp package and method of manufacture
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986209A (en) * 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
JP3420706B2 (ja) * 1998-09-22 2003-06-30 株式会社東芝 半導体装置、半導体装置の製造方法、回路基板、回路基板の製造方法
US6424033B1 (en) * 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
US20020127771A1 (en) * 2001-03-12 2002-09-12 Salman Akram Multiple die package
DE10259221B4 (de) * 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben

Also Published As

Publication number Publication date
WO2004088727A2 (en) 2004-10-14
WO2004088727B1 (en) 2005-03-10
WO2004088727A3 (en) 2004-11-11
TW200504894A (en) 2005-02-01
WO2004088727A8 (en) 2004-12-29
TWI338927B (en) 2011-03-11
DE112004000572B4 (de) 2008-05-29

Similar Documents

Publication Publication Date Title
DE10231385B4 (de) Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
DE60101159T2 (de) Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene
DE60026978T2 (de) Mehrchipgehäuse mit integrierten rf-fähigkeiten
DE102011054908B4 (de) Halbleitervorrichtung, Herstellungsverfahren hierfür und Halbleitergehäuse, das die Halbleitervorrichtung aufweist
DE69433736T2 (de) Mehrchipmodul
DE69935628T2 (de) Hybridmodul
DE10259221B4 (de) Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
DE19650148B4 (de) Halbleitervorrichtung und zugehöriges Herstellungsverfahren
DE112009002155B4 (de) Computersystem mit einer Hauptplatinenbaugruppe mit einem Gehäuse über einem direkt auf der Hauptplatine angebrachten Chip und Verfahren zu dessen Herstellung
DE19520700B4 (de) Halbleiterbausteinanordnung
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE102007052515A1 (de) Halbleiterchipstapelpackung
DE102004001829A1 (de) Halbleitervorrichtung
DE19904258A1 (de) Halbleitervorrichtung
DE102007037543A1 (de) Gehäuse für eine integrierte Schaltung mit einer Wärmeabgabeeinheit und Verfahren zu dessen Herstellung
DE102005002631A1 (de) Mehrchippackung, Halbleiterbauelement und Herstellungsverfahren
DE10002852A1 (de) Abschirmeinrichtung und elektrisches Bauteil mit einer Abschirmeinrichtung
DE102005001851A1 (de) Mehrchippackung und Herstellungsverfahren
DE102014111829A1 (de) Ein Halbleitermodul und ein Verfahren zu dessen Fabrikation durch erweiterte Einbettungstechnologien
DE10339770B4 (de) Verfahren zum Herstellen einer FBGA-Anordnung
DE19709259B4 (de) Mehrlagiges Bodenanschlussgehäuse
DE102013114938A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102005025754A1 (de) Halbleitersensorbauteil mit einem Sensorchip und Verfahren zur Herstellung desselben
DE10394239B4 (de) Verfahren zum Verpacken integrierter Schaltungen und integriertes Schaltungsgehäuse
DE10136655C1 (de) Multichipmodul in COB Bauweise, insbesondere CompactFlash Card mit hoher Speicherkapazität und Verfahren zur Herstellung desselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law

Ref document number: 112004000572

Country of ref document: DE

Date of ref document: 20060323

Kind code of ref document: P

8125 Change of the main classification

Ipc: H01L 25/065 AFI20051222BHDE

8181 Inventor (new situation)

Inventor name: THOMAS, JOCHEN, 81827 MUENCHEN, DE

Inventor name: LENG, CHEN FUNG, SINGAPORE, SG

Inventor name: KWANG, BRANDON KIM SEONG, YIO CHU KANG ROAD, KR

Inventor name: LIM, CHA WEE, UPPER SERANGOON ROAD, SG

Inventor name: YI-SHENG, ANTHONY SUN, FORT ROAD, TW

Inventor name: HETZEL, WOLFGANG, 89564 NATTHEIM, DE

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee